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▶ チャンシン メモリー テクノロジーズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-05-17
(45)【発行日】2024-05-27
(54)【発明の名称】制御方法、半導体メモリ及び電子機器
(51)【国際特許分類】
G11C 29/02 20060101AFI20240520BHJP
G06F 12/00 20060101ALI20240520BHJP
【ＦＩ】
G11C29/02 110
G06F12/00 550K
【請求項の数】
22
(21)【出願番号】P 2022549395
(86)(22)【出願日】2022-05-19
(65)【公表番号】
(43)【公表日】2024-04-03
(86)【国際出願番号】 CN2022093942
(87)【国際公開番号】W WO2023178821
(87)【国際公開日】2023-09-28
【審査請求日】2022-08-16
(31)【優先権主張番号】202210307454.8
(32)【優先日】2022-03-25
(33)【優先権主張国・地域又は機関】CN
(31)【優先権主張番号】202210498332.1
(32)【優先日】2022-05-09
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】522246670
【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド
【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．
(74)【代理人】
【識別番号】100205659
【弁理士】
【氏名又は名称】齋藤 拓也
(74)【代理人】
【識別番号】100185269
【弁理士】
【氏名又は名称】小菅 一弘
(72)【発明者】
【氏名】オム ユンジュ
(72)【発明者】
【氏名】ワン リン
(72)【発明者】
【氏名】チャン ジーチアン
(72)【発明者】
【氏名】ゴン ユアンユアン
【審査官】後藤 彰
(56)【参考文献】
【文献】特開２０１８－２００７３９（ＪＰ，Ａ）
【文献】特表２０１３－５３４０１４（ＪＰ，Ａ）
【文献】特開２００９－２７６１７４（ＪＰ，Ａ）
【文献】特開２００５－３９５４９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ ２９／０２
Ｇ０６Ｆ １２／００
(57)【特許請求の範囲】
【請求項1】
制御方法であって、データ書き込みの入力マスク信号を受信するためのデータマスクピンを備える半導体メモリに適用され、前記半導体メモリが予め設定された検証モードにある時に、前記データマスクピンが検証対象として選択された場合、前記データマスクピンのインピーダンスを、第１インピーダンスパラメータとなるように第１モードレジスターによって制御するステップ、又は、
前記データマスクピンが検証対象でない場合、前記データマスクピンのインピーダンスを、第２インピーダンスパラメータとなるように第２モードレジスターによって制御するステップを含み、
前記半導体メモリは、データを受信又は出力するための少なくとも１つのデータピンを更に備え、前記第１モードレジスターは、少なくとも１つの前記データピンの出力駆動状態時のインピーダンスが第１インピーダンスパラメータであることを指示するためのものであり、前記第２モードレジスターは、少なくとも１つの前記データピンの終了状態時のインピーダンスが第２インピーダンスパラメータであることを指示するためのものである、制御方法。
【請求項2】
第３モードレジスターによって、前記半導体メモリが予め設定された検証モードに入っており、しかも検証対象が選択済みであることを決定するステップと、又は、前記第３モードレジスターによって、前記半導体メモリが予め設定された検証モードに入っていないことを決定するステップを更に含む
請求項１に記載の制御方法。
【請求項3】
前記半導体メモリが予め設定された検証モードに入ったことを決定した場合、前記制御方法は、前記第１モードレジスター内の第１オペコド、前記第２モードレジスター内の第２オペコド及び前記第３モードレジスター内の第３オペコドを取得するステップと、
前記第３オペコドをデコード処理して、第１検証標識信号を得るステップであって、前記第１検証標識信号は前記データマスクピンが検証対象であるか否かを指示するためのものであるステップと、
前記第１検証標識信号に基づいて、前記第１オペコドと前記第２オペコドのうちの１つを選択して前記データマスクピンのインピーダンスを制御するステップと、を更に含む
請求項２に記載の制御方法。
【請求項4】
前記制御方法は、第１非検証状態制御信号と第２インピーダンス制御信号を決定するステップと、
前記半導体メモリが予め設定された検証モードにある時に、前記第１検証標識信号に基づいて、前記第１オペコドと前記第２オペコドのうちの１つに基づいて第１インピーダンス制御信号を決定し、又は、前記半導体メモリが予め設定された検証モードでない時に、前記第１非検証状態制御信号に基づいて第１インピーダンス制御信号を決定するステップと、
前記半導体メモリの動作状態に基づいて、前記第１インピーダンス制御信号と前記第２インピーダンス制御信号のうちの１つを選択して前記データマスクピンのインピーダンスを制御するステップと、を更に含み、
前記第１非検証状態制御信号は、前記データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものであり、前記第２インピーダンス制御信号は、前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、又は、前記第１非検証状態制御信号は、前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、前記第２インピーダンス制御信号は、前記データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものである
請求項３に記載の制御方法。
【請求項5】
前記半導体メモリが予め設定された検証モードに入ったことを決定した場合、前記第３オペコドをデコード処理して、少なくとも１つの第２検証標識信号を得るステップであって、１つの前記第２検証標識信号は１つの前記データピンが検証対象であるか否かを指示するためのものであるステップと、
前記第２検証標識信号に基づいて、前記第１オペコドと第２オペコドのうちの１つを選択して対応する前記データピンのインピーダンスを制御するステップと、を更に含む
請求項３に記載の制御方法。
【請求項6】
前記制御方法は、第３非検証状態制御信号、第４インピーダンス制御信号及び第５インピーダンス制御信号を決定するステップと、
前記半導体メモリが予め設定された検証モードにある時に、前記第２検証標識信号に基づいて、前記第１オペコドと前記第２オペコドのうちの１つに基づいて第３インピーダンス制御信号を決定し、又は、前記半導体メモリが予め設定された検証モードでない時に、前記第３非検証状態制御信号に基づいて第３インピーダンス制御信号を決定するステップと、
前記半導体メモリの動作状態に基づいて、前記第３インピーダンス制御信号と前記第５インピーダンス制御信号を選択して前記データピンのインピーダンスを制御し、又は、前記第４インピーダンス制御信号と前記第５インピーダンス制御信号を選択して前記データピンのインピーダンスを制御するステップと、を更に含み、
前記第３非検証状態制御信号は、対応する前記データピンの終了状態におけるインピーダンスを指示するためのものであり、前記第４インピーダンス制御信号と前記第５インピーダンス制御信号は、共同で対応する前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、又は、前記第３非検証状態制御信号と前記第５インピーダンス制御信号は、共同で対応する前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、前記第４インピーダンス制御信号は、対応する前記データピンの終了状態におけるインピーダンスを指示するためのものである
請求項５に記載の制御方法。
【請求項7】
前記予め設定された検証モードとは、パッケージング後に前記データマスクピン又は少なくとも１つの前記データピンのインピーダンスを検証するためのＰＯＤＴＭモードであり、前記第１モードレジスターの標準番号が５であり、前記第１オペコドとは第１モードレジスターに記憶された第２ビット～第１ビットのオペコドであり、前記第２モードレジスターの標準番号が３４であり、前記第２オペコドとは第２モードレジスターに記憶された第２ビット～第０ビットのオペコドであり、前記第３モードレジスターの標準番号が６１であり、前記第３オペコドとは第３モードレジスターに記憶された第４ビット～第０ビットのオペコドである
請求項３に記載の制御方法。
【請求項8】
前記半導体メモリが予め設定された検証モードにある時に、前記制御方法は、
前記データピンが検証対象として選択された場合、前記データピンのインピーダンスを、第１インピーダンスパラメータとなるように前記第１モードレジスターによって制御するステップ、又は、
前記データピンが検証対象でない場合、前記データピンのインピーダンスを、第２インピーダンスパラメータとなるように前記第２モードレジスターによって制御するステップを更に含む
請求項１に記載の制御方法。
【請求項9】
半導体メモリであって、第１モードレジスター、第２モードレジスター、データマスクピン及び第１駆動回路を備え、前記第１駆動回路がそれぞれ前記第１モードレジスター、前記第２モードレジスター及び前記データマスクピンに接続され、前記データマスクピンは、データ書き込みの入力マスク信号を受信するように構成され、
前記第１駆動回路は、前記半導体メモリが予め設定された検証モードにある時に、前記データマスクピンが検証対象として選択された場合、前記データマスクピンのインピーダンスを、第１インピーダンスパラメータとなるように前記第１モードレジスターによって制御し、又は、前記データマスクピンが検証対象でない場合、前記データマスクピンのインピーダンスを、第２インピーダンスパラメータとなるように前記第２モードレジスターによって制御するように構成され、
前記半導体メモリは、更にデータを受信又は出力するための少なくとも１つのデータピンを備え、前記第１モードレジスターは、少なくとも１つの前記データピンの出力駆動状態時のインピーダンスが第１インピーダンスパラメータであることを指示するためのものであり、前記第２モードレジスターは、少なくとも１つの前記データピンの終了状態時のインピーダンスが第２インピーダンスパラメータであることを指示するためのものである、半導体メモリ。
【請求項10】
前記半導体メモリは、前記第１モードレジスター、前記第２モードレジスター及び１つの前記データピンにそれぞれ接続される少なくとも１つの第２駆動回路を更に備え、前記第２駆動回路は、前記半導体メモリが予め設定された検証モードにある時に、対応する前記データピンが検証対象として選択された場合、前記データピンのインピーダンスを、第１インピーダンスパラメータとなるように前記第１モードレジスターによって制御し、又は、対応する前記データピンが検証対象でない場合、前記データピンのインピーダンスを、第２インピーダンスパラメータとなるように前記第２モードレジスターによって制御するように構成される
請求項９に記載の半導体メモリ。
【請求項11】
前記半導体メモリは、第３モードレジスターと第１デコードモジュールを更に備え、前記第１モードレジスターは、第１オペコドを記憶、出力するように構成され、
前記第２モードレジスターは、第２オペコドを記憶、出力するように構成され、
前記第３モードレジスターは、第３オペコドを記憶、出力するように構成され、前記第３オペコドは前記半導体メモリが予め設定された検証モードに入ったか否かを指示するためのものであり、
前記第１デコードモジュールは、第３オペコドを受信し、前記第３オペコドをデコードし、第１検証標識信号を出力するように構成され、前記第１検証標識信号は前記データマスクピンが検証対象であるか否かを指示するためのものであり、
前記第１駆動回路は、更に、前記第１検証標識信号、前記第１オペコド及び前記第２オペコドを受信し、前記半導体メモリが予め設定された検証モードに入った場合、前記第１検証標識信号に基づいて、前記第１オペコドと前記第２オペコドのうちの１つを選択して前記データマスクピンのインピーダンスを制御するように構成される
請求項１０に記載の半導体メモリ。
【請求項12】
前記半導体メモリは、更に、第１非検証状態制御信号、第２インピーダンス制御信号、及びプルアップ抵抗値を較正するための第１較正信号を決定するように構成され、前記第１駆動回路は、
前記第１検証標識信号、前記第１オペコド、前記第２オペコド及び前記第１非検証状態制御信号を受信し、前記半導体メモリが予め設定された検証モードにある時に、前記第１検証標識信号に基づいて、前記第１オペコドと前記第２オペコドのうちの１つに基づいて第１インピーダンス制御信号を出力し、又は、前記半導体メモリが予め設定された検証モードでない時に、前記第１非検証状態制御信号に基づいて第１インピーダンス制御信号を出力するように構成される第１信号処理モジュールと、
前記第１インピーダンス制御信号、前記第２インピーダンス制御信号及び前記第１較正信号を受信し、前記第１インピーダンス制御信号、前記第２インピーダンス制御信号及び前記第１較正信号に対して選択と論理組合を行って、第１目標信号を出力するように構成される第１論理モジュールと、
複数の第１インピーダンスユニットを備え、前記第１目標信号を受信し、前記第１目標信号を用いて複数の第１インピーダンスユニットを制御することによって、前記データマスクピンのインピーダンスを制御するように構成される第１駆動モジュールと、を備え、
前記第１非検証状態制御信号は、前記データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものであり、前記第２インピーダンス制御信号は、前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、又は、前記第１非検証状態制御信号は、前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、前記第２インピーダンス制御信号は、前記データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものである
請求項１１に記載の半導体メモリ。
【請求項13】
前記第１信号処理モジュールは、第１オペコドを受信し、前記第１オペコドをデコードし、第１デコード信号を出力するように構成される第２デコードモジュールと、
第２オペコドを受信し、前記第２オペコドをデコードし、第２デコード信号を出力するように構成される第３デコードモジュールと、
前記第１検証標識信号、前記第１デコード信号及び前記第２デコード信号を受信し、前記第１検証標識信号に基づいて、前記第１デコード信号と前記第２デコード信号のうちの１つを選択して第１検証状態制御信号を出力するように構成される第１選択モジュールと、
検証イネーブル信号、前記第１検証状態制御信号及び前記第１非検証状態制御信号を受信し、前記検証イネーブル信号に基づいて、前記第１検証状態制御信号と前記第１非検証状態制御信号のうちの１つを選択して前記第１インピーダンス制御信号を出力するように構成される第２選択モジュールであって、前記検証イネーブル信号は前記半導体メモリが予め設定された検証モードにあるか否かを指示するためのものである第２選択モジュールと、を備える
請求項１２に記載の半導体メモリ。
【請求項14】
前記第１デコード信号、前記第２デコード信号、前記第１検証状態制御信号、前記第１非検証状態制御信号及び前記第１インピーダンス制御信号は、いずれも（Ｍ＋１）ビットのサブ信号を含み、前記第１選択モジュールは、（Ｍ＋１）個の第１データセレクタを含み、前記第２選択モジュールは、（Ｍ＋１）個の第２データセレクタを含み、１つの前記第１データセレクタの入力端子がそれぞれ前記第１デコード信号の１ビットのサブ信号と前記第２デコード信号の１ビットのサブ信号を受信し、１つの前記第１データセレクタの出力端子が前記第１検証状態制御信号の１ビットのサブ信号を出力するためのものであり、全ての第１データセレクタの制御端子がいずれも前記第１検証標識信号を受信し、
１つの前記第２データセレクタの入力端子が前記第１検証状態制御信号の１ビットのサブ信号と前記第１非検証状態制御信号の１ビットのサブ信号を受信し、１つの前記第２データセレクタの出力端子が前記第１インピーダンス制御信号の１ビットのサブ信号を出力するためのものであり、全ての第２データセレクタの制御端子がいずれも前記検証イネーブル信号を受信し、
Ｍが正整数である
請求項１３に記載の半導体メモリ。
【請求項15】
前記第２インピーダンス制御信号は、（Ｍ＋１）ビットのサブ信号を含み、前記第１較正信号は、Ｎビットのサブ信号を含み、前記第１目標信号は、Ａ組のサブ信号を含み、各組のサブ信号がＮビットのサブ信号を含み、前記第１駆動モジュールは、Ａ個の第１インピーダンスユニットを備え、各前記第１インピーダンスユニットは、それぞれ前記第１目標信号内の１組のサブ信号を受信するためのものであり、
前記第１論理モジュールは、前記第１インピーダンス制御信号と前記第２インピーダンス制御信号に基づいて、少なくとも１つの前記第１インピーダンスユニットのレベルプルアップ機能が起動されるか否かを決定し、また、ａ番目の前記第１インピーダンスユニットのレベルプルアップ機能を起動する場合、前記第１較正信号に基づいて、前記第１目標信号内のａ組目のサブ信号のレベル状態を決定して、ａ番目の前記第１インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、ａ番目の前記第１インピーダンスユニットのレベルプルアップ機能を起動しない場合、前記第１目標信号内のａ組目のサブ信号が全て第１レベル状態にあることを決定するように構成され、
各前記第１インピーダンスユニットは、いずれもＮ個の第１スイッチトランジスタ、Ｎ個の第２スイッチトランジスタ及び２Ｎ個の第１抵抗器を含み、ａ番目の前記第１インピーダンスユニットにおけるｎ番目の第１スイッチトランジスタの制御端子が前記第１目標信号におけるａ組目のサブ信号内のｎ番目のサブ信号に接続され、１つの前記第１スイッチトランジスタの第１端子が１つの前記第１抵抗器の第１端子に接続され、１つの前記第１スイッチトランジスタの第２端子が１つの電源信号に接続され、１つの前記第２スイッチトランジスタの制御端子がアース信号に接続され、１つの前記第２スイッチトランジスタの第１端子がアース信号に接続され、１つの前記第２スイッチトランジスタの第２端子が１つの前記第１抵抗器の第１端子に接続され、２Ｎ個の前記第１抵抗器の第２端子がいずれも前記データマスクピンに接続され、
ｎ、ａ、Ｎ、Ａがいずれも整数であり、ｎがＮ以下であり、ａがＡ以下であり、（Ｍ＋１）がＡ以下である
請求項１４に記載の半導体メモリ。
【請求項16】
前記第１デコードモジュールは、更に、前記第３オペコドをデコード処理して、少なくとも１つの第２検証標識信号を出力するように構成され、１つの前記第２検証標識信号は１つの前記データピンが検証対象であるか否かを指示するためのものであり、前記第２駆動回路は、更に、対応する前記第２検証標識信号、前記第１オペコド及び前記第２オペコドを受信し、前記半導体メモリが予め設定された検証モードに入った場合、前記第２検証標識信号に基づいて、前記第１オペコドと前記第２オペコドのうちの１つを選択して前記データピンのインピーダンスを制御するように構成される
請求項１１に記載の半導体メモリ。
【請求項17】
前記半導体メモリは、更に、第３非検証状態制御信号、第４インピーダンス制御信号、第５インピーダンス制御信号、プルアップ抵抗値を較正するための第２較正信号、及びプルダウン抵抗値を較正するための第３較正信号を決定するように構成され、前記第２駆動回路は、
前記第２検証標識信号、前記第１オペコド、前記第２オペコド及び前記第３非検証状態制御信号を受信し、前記半導体メモリが予め設定された検証モードにある時に、前記第２検証標識信号により、前記第１オペコドと前記第２オペコドのうちの１つに基づいて第３インピーダンス制御信号を出力し、又は、前記半導体メモリが予め設定された検証モードでない時に、前記第３非検証状態制御信号に基づいて第３インピーダンス制御信号を出力するように構成される第２信号処理モジュールと、
前記第３インピーダンス制御信号、前記第４インピーダンス制御信号及び前記第２較正信号を受信し、前記第３インピーダンス制御信号、前記第４インピーダンス制御信号及び前記第２較正信号に対して選択と論理組合を行って、第２目標信号を出力するように構成される第２論理モジュールと、
前記第５インピーダンス制御信号と前記第３較正信号を受信し、前記第５インピーダンス制御信号と前記第３較正信号に対して論理組合処理を行って、第３目標信号を出力するように構成される第３論理モジュールと、
複数の第２インピーダンスユニットを備え、前記第２目標信号と前記第３目標信号を受信し、前記第２目標信号と前記第３目標信号を用いて複数の前記第２インピーダンスユニットを制御して、対応する前記データピンのインピーダンスを制御するように構成される第２駆動モジュールと、を備え、
前記第３非検証状態制御信号は、対応する前記データピンの終了状態におけるインピーダンスを指示するためのものであり、前記第４インピーダンス制御信号と前記第５インピーダンス制御信号は、共同で対応する前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、又は、前記第３非検証状態制御信号と前記第５インピーダンス制御信号は、共同で対応する前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、前記第４インピーダンス制御信号は、対応する前記データピンの終了状態におけるインピーダンスを指示するためのものである
請求項１６に記載の半導体メモリ。
【請求項18】
前記第２信号処理モジュールは、前記第１オペコドを受信し、前記第１オペコドをデコードし、第３デコード信号を出力するように構成される第４デコードモジュールと、
前記第２オペコドを受信し、前記第２オペコドをデコードし、第４デコード信号を出力するように構成される第５デコードモジュールと、
前記第２検証標識信号、前記第３デコード信号及び前記第４デコード信号を受信し、前記第２検証標識信号に基づいて、前記第３デコード信号と前記第４デコード信号のうちの１つを選択して第３検証状態制御信号を出力するように構成される第３選択モジュールと、
検証イネーブル信号、前記第３検証状態制御信号及び前記第３非検証状態制御信号を受信し、前記検証イネーブル信号に基づいて、前記第３検証状態制御信号と前記第３非検証状態制御信号のうちの１つを選択して前記第３インピーダンス制御信号を出力するように構成される第４選択モジュールであって、前記検証イネーブル信号は前記半導体メモリが予め設定された検証モードにあるか否かを指示するためのものである第４選択モジュールと、を備える
請求項１７に記載の半導体メモリ。
【請求項19】
前記第３デコード信号、前記第４デコード信号、前記第３検証状態制御信号、前記第３非検証状態制御信号及び前記第３インピーダンス制御信号は、いずれも（Ｍ＋１）ビットのサブ信号を含み、前記第３選択モジュールは、（Ｍ＋１）個の第３データセレクタを含み、前記第４選択モジュールは、（Ｍ＋１）個の第４データセレクタを含み、１つの前記第３データセレクタの入力端子は、前記第３デコード信号の１ビットのサブ信号と前記第４デコード信号の１ビットのサブ信号を受信し、１つの前記第３データセレクタの出力端子は、前記第３検証状態制御信号の１ビットのサブ信号を出力するためのものであり、全ての第３データセレクタの制御端子は、いずれも前記第２検証標識信号を受信し、
１つの前記第４データセレクタの入力端子は、前記第３検証状態制御信号の１ビットのサブ信号と前記第３非検証状態制御信号の１ビットのサブ信号を受信し、１つの前記第４データセレクタの出力端子は、前記第３インピーダンス制御信号の１ビットのサブ信号を出力するためのものであり、全ての第４データセレクタの制御端子はいずれも前記検証イネーブル信号を受信する
請求項１８に記載の半導体メモリ。
【請求項20】
前記第４インピーダンス制御信号は、（Ｍ＋１）ビットのサブ信号を含み、前記第２較正信号と前記第３較正信号は、いずれもＮビットのサブ信号を含み、前記第２目標信号と前記第３目標信号は、いずれもＡ組のサブ信号を含み、各組のサブ信号がＮビットのサブ信号を含み、前記第２駆動モジュールは、Ａ個の第２インピーダンスユニットを備え、各前記第２インピーダンスユニットは、前記第２目標信号内の１組のサブ信号と前記第３目標信号内の１組のサブ信号を受信するためのものであり、
前記第２論理モジュールは、前記第３インピーダンス制御信号と前記第４インピーダンス制御信号に基づいて、少なくとも１つの前記第２インピーダンスユニットのレベルプルアップ機能が起動されるか否かを決定し、また、ａ番目の前記第２インピーダンスユニットのレベルプルアップ機能を起動する場合、前記第２較正信号に基づいて、前記第２目標信号内のａ組目のサブ信号のレベル状態を決定して、ａ番目の前記第２インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、ａ番目の前記第２インピーダンスユニットのレベルプルアップ機能を起動しない場合、前記第２目標信号内のａ組目のサブ信号が全て第１レベル状態にあることを決定するように構成され、
前記第３論理モジュールは、前記第５インピーダンス制御信号に基づいて、少なくとも１つの前記第２インピーダンスユニットのレベルプルダウン機能が起動されるか否かを決定し、また、ａ番目の前記第２インピーダンスユニットのレベルプルダウン機能を起動する場合、前記第３較正信号に基づいて、前記第３目標信号内のａ組目のサブ信号のレベル状態を決定して、ａ番目の前記第２インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、ａ番目の前記第２インピーダンスユニットのレベルプルダウン機能を起動しない場合、前記第３目標信号内のａ組目のサブ信号が全て第２レベル状態にあることを決定するように構成され、
各前記第２インピーダンスユニットは、いずれもＮ個の第３スイッチトランジスタ、Ｎ個の第４スイッチトランジスタ及び２Ｎ個の第２抵抗器を含み、ａ番目の前記第２インピーダンスユニットにおけるｎ番目の第３スイッチトランジスタの制御端子は、前記第２目標信号におけるａ組目のサブ信号内のｎ番目のサブ信号に接続され、１つの前記第３スイッチトランジスタの第１端子は１つの前記第２抵抗器の第１端子に接続され、１つの前記第３スイッチトランジスタの第２端子は電源信号に接続され、ａ番目の前記第２インピーダンスユニットにおけるｎ番目の第４スイッチトランジスタの制御端子は前記第３目標信号におけるａ組目のサブ信号内のｎ番目のサブ信号に接続され、１つの前記第４スイッチトランジスタの第１端子はアース信号に接続され、１つの前記第４スイッチトランジスタの第２端子は１つの前記第２抵抗器の第１端子に接続され、２Ｎ個の前記第２抵抗器の第２端子はいずれも対応する前記データピンに接続される
請求項１９に記載の半導体メモリ。
【請求項21】
第１レベル状態がハイレベル状態であり、第２レベル状態がローレベル状態であり、第１スイッチトランジスタと第３スイッチトランジスタはいずれもＰ型チャネル電界効果トランジスタであり、第２スイッチトランジスタと第４スイッチトランジスタはいずれもＮ型チャネル電界効果トランジスタであり、
前記Ｐ型チャネル電界効果トランジスタの制御端子がゲート電極であり、前記Ｐ型チャネル電界効果トランジスタの第２端子がソース電極であり、前記Ｐ型チャネル電界効果トランジスタの第１端子がドレイン電極であり、前記Ｎ型チャネル電界効果トランジスタの制御端子がゲート電極であり、前記Ｎ型チャネル電界効果トランジスタの第２端子がドレイン電極であり、前記Ｎ型チャネル電界効果トランジスタの第１端子がソース電極であり、
標準抵抗値がいずれも２４０オームである
請求項１５－２０のいずれか一項に記載の半導体メモリ。
【請求項22】
請求項９－２０のいずれか一項に記載の半導体メモリを備える、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願の相互参照）
本開示は、出願番号が２０２２１０３０７４５４．８であり、出願日が２０２２年３月２５日である中国特許出願、及び出願番号が２０２２１０４９８３３２．１であり、出願日が２０２２年５月９日である中国特許出願に基づいて出願され、これら２つの中国特許出願の優先権を主張し、これら２つの中国特許出願の内容全体が援用によって本開示に組み込まれる。
本開示は、出願番号が２０２２１０３０７４５４．８であり、出願日が２０２２年３月２５日である中国特許出願、及び出願番号が２０２２１０４９８３３２．１であり、出願日が２０２２年５月９日である中国特許出願に基づいて出願され、これら２つの中国特許出願の優先権を主張し、これら２つの中国特許出願の内容全体が援用によって本開示に組み込まれる。
【0002】
本開示は、半導体の技術分野に関し、特に、制御方法、半導体メモリ及び電子機器に関するものである。
【背景技術】
【0003】
ダイナミック・ランダム・アクセス・メモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）は、コンピュータでよく使われる半導体記憶部品であり、少なくともデータピンとデータマスクピンが存在する。ここで、データピンは、データ書き込みとデータ読み取りという二重の機能を有し、データマスクピンは、データ書き込みの入力マスク信号を受信するためのものであり、書き込み動作中に不必要な入力データを遮断することに用いられ、データ書き込み機能だけをサポートする。第５版のメモリ規格（ＤＤＲ５とも称する）において、幾つかの検証モードではデータマスクピン又はデータピンのインピーダンスを検証する必要がある。
【発明の概要】
【0004】
本開示は、予め設定された検証モードにおけるデータマスクピンの制御方法を明らかにし、回路処理エラーを回避する、制御方法、半導体メモリ及び電子機器を提供する。
【0005】
第１局面においては、本開示の実施例は、データ書き込みの入力マスク信号を受信するためのデータマスクピンを備える半導体メモリに適用される制御方法であって、
半導体メモリが予め設定された検証モードにある時に、データマスクピンが検証対象として選択された場合、データマスクピンのインピーダンスを、第１インピーダンスパラメータとなるように第１モードレジスターによって制御するステップ、又は、データマスクピンが検証対象でない場合、データマスクピンのインピーダンスを、第２インピーダンスパラメータとなるように第２モードレジスターによって制御するステップを含み、
半導体メモリは、更に、データを受信又は出力するための少なくとも１つのデータピンを備え、第１モードレジスターは、少なくとも１つのデータピンの出力駆動状態時のインピーダンスが第１インピーダンスパラメータであることを指示するためのものであり、第２モードレジスターは、少なくとも１つのデータピンの終了状態時のインピーダンスが第２インピーダンスパラメータであることを指示するためのものである、制御方法を提供する。
半導体メモリが予め設定された検証モードにある時に、データマスクピンが検証対象として選択された場合、データマスクピンのインピーダンスを、第１インピーダンスパラメータとなるように第１モードレジスターによって制御するステップ、又は、データマスクピンが検証対象でない場合、データマスクピンのインピーダンスを、第２インピーダンスパラメータとなるように第２モードレジスターによって制御するステップを含み、
半導体メモリは、更に、データを受信又は出力するための少なくとも１つのデータピンを備え、第１モードレジスターは、少なくとも１つのデータピンの出力駆動状態時のインピーダンスが第１インピーダンスパラメータであることを指示するためのものであり、第２モードレジスターは、少なくとも１つのデータピンの終了状態時のインピーダンスが第２インピーダンスパラメータであることを指示するためのものである、制御方法を提供する。
【0006】
第２局面においては、本開示の実施例は、第１モードレジスター、第２モードレジスター、データマスクピン及び第１駆動回路を備え、第１駆動回路がそれぞれ第１モードレジスター、第２モードレジスター及びデータマスクピンに接続される半導体メモリであって、
データマスクピンは、データ書き込みの入力マスク信号を受信するように構成され、
第１駆動回路は、半導体メモリが予め設定された検証モードにある時に、データマスクピンが検証対象として選択された場合、データマスクピンのインピーダンスを第１インピーダンスパラメータとなるように第１モードレジスターにより制御し、又は、
データマスクピンが検証対象でない場合、データマスクピンのインピーダンスを第２インピーダンスパラメータとなるように第２モードレジスターにより制御するように構成され、
半導体メモリは、更にデータを受信又は出力するための少なくとも１つのデータピンを備え、第１モードレジスターは、少なくとも１つのデータピンの出力駆動状態時のインピーダンスが第１インピーダンスパラメータであることを指示するためのものであり、第２モードレジスターは、少なくとも１つのデータピンの終了状態時のインピーダンスが第２インピーダンスパラメータであることを指示するためのものである、半導体メモリを提供する。
データマスクピンは、データ書き込みの入力マスク信号を受信するように構成され、
第１駆動回路は、半導体メモリが予め設定された検証モードにある時に、データマスクピンが検証対象として選択された場合、データマスクピンのインピーダンスを第１インピーダンスパラメータとなるように第１モードレジスターにより制御し、又は、
データマスクピンが検証対象でない場合、データマスクピンのインピーダンスを第２インピーダンスパラメータとなるように第２モードレジスターにより制御するように構成され、
半導体メモリは、更にデータを受信又は出力するための少なくとも１つのデータピンを備え、第１モードレジスターは、少なくとも１つのデータピンの出力駆動状態時のインピーダンスが第１インピーダンスパラメータであることを指示するためのものであり、第２モードレジスターは、少なくとも１つのデータピンの終了状態時のインピーダンスが第２インピーダンスパラメータであることを指示するためのものである、半導体メモリを提供する。
【0007】
第３局面においては、本開示の実施例は、第２局面に記載の半導体メモリを備える、電子機器を提供する。
【0008】
本開示の実施例は、制御方法、半導体メモリ及び電子機器を提供し、半導体メモリが予め設定された検証モードにある時に、データピンに関連する第１モードレジスターと第２モードレジスターが直接データマスクピンＤＭのインピーダンスを定義することが許容され、データマスクピンＤＭにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【図面の簡単な説明】
【0009】
【図1】本開示の実施例に係る制御方法の流れの模式図である。
【図2】本開示の実施例に係る別の制御方法の流れの模式図である。
【図3】本開示の実施例に係る半導体メモリの構造模式図である。
【図4A】本開示の実施例に係る半導体メモリの第１部分構造模式図である。
【図4B】本開示の実施例に係る半導体メモリの第２部分構造模式図である。
【図5】本開示の実施例に係る第１デコードモジュールの構造模式図である。
【図6】本開示の実施例に係る第１駆動回路の構造模式図である。
【図7】本開示の実施例に係る第１駆動回路の第１詳細構造模式図である。
【図8】本開示の実施例に係る第１駆動回路の第２詳細構造模式図である。
【図9】本開示の実施例に係る第２駆動回路の構造模式図である。
【図10】本開示の実施例に係る第２駆動回路の第１詳細構造模式図である。
【図11】本開示の実施例に係る第２駆動回路の第２詳細構造模式図である。
【図12】本開示の実施例に係る電子機器の構成模式図である。
【発明を実施するための形態】
【0010】
以下において、本開示の実施例における図面を参照しながら本開示の実施例における技術手段を明確に、完全に説明する。ここで説明される具体的な実施例は関連出願を解釈するためのものに過ぎず、当該出願を限定する意図がないことが理解可能である。また、説明の便宜上、図面には関連出願に関連する部分のみを示していることを更に説明する必要がある。
【0011】
他に定義されない限り、本明細書で使用される全ての技術用語及び科学用語は本開示が属する技術分野の当業者によって一般的に理解されるのと同じ意味を有する。本明細書で使用される用語は単に本開示の実施例の目的を記載するためのものに過ぎず、本開示を限定するものではない。
【0012】
以下の記載において、言及される「幾つかの実施例」は、あらゆる可能な実施例の部分集合を記載しているが、「幾つかの実施例」はあらゆる可能な実施例の同じ部分集合又は異なる部分集合であってよく、且つ矛盾なく互いに組み合わせることができることが理解される。
【0013】
説明すべきことは、本開示の実施例で言及される用語「第１／第２／第３」は類似する対象を区別するためのものに過ぎず、対象についての特定の順序付けではなく、また、「第１／第２／第３」は、ここで記載される本開示の実施例がここで図示又は記載される以外の順序で実施可能にするように、可能である限り特定の順序又は先後順序を交換することができることが理解される点である。
【0014】
以下は本開示の実施例に関わる専門用語の説明及び一部の用語の対応関係である。
【0015】
ダイナミック・ランダム・アクセス・メモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）
同期ダイナミック・ランダム・アクセス・メモリ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＤＲＡＭ）
ダブルデータレートメモリ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ：ＤＤＲ）
第５世代ＤＤＲ規格（ＤＤＲ５ Ｓｐｅｃｉｆｉｃａｔｉｏｎ：ＤＤＲ５ ＳＰＥＣ）
データピン（ＤＱ Ｐｉｎ：ＤＱ）
データマスクピン（Ｄａｔａ Ｍａｓｋ Ｐｉｎ：ＤＭ）
パッケージング後の出力駆動検証モード（Ｐａｃｋａｇｅ Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ Ｔｅｓｔ Ｍｏｄｅ：ＰＯＤＴＭ）
モードレジスター（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ：ＭＲ）
オペコド（Ｏｐｅｒａｎｄ：ＯＰ）
ＤＤＲ５ ＳＰＥＣにおいては、ＰＯＤＴＭと称される新しい検証モードが規定されており、それは、チップをパッケージングした後に、ホストによって、１つのデータピンＤＱ又はデータマスクピンＤＭの出力駆動回路（Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ）をイネーブルすると共に、他のデータピンＤＱ又はデータマスクピンＤＭを終了状態にし、それによって、イネーブルしたデータピンＤＱ又はデータマスクピンＤＭの出力駆動状態におけるプルアップインピーダンスが予想と一致するか否かを検証することに用いられる。しかしながら、データマスクピンＤＭの出力駆動状態が元々定義されていないので、ＰＯＤＴＭモードがデータマスクピンＤＭに適応することがなく、回路処理エラーを引き起こしやすい。
同期ダイナミック・ランダム・アクセス・メモリ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＤＲＡＭ）
ダブルデータレートメモリ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ：ＤＤＲ）
第５世代ＤＤＲ規格（ＤＤＲ５ Ｓｐｅｃｉｆｉｃａｔｉｏｎ：ＤＤＲ５ ＳＰＥＣ）
データピン（ＤＱ Ｐｉｎ：ＤＱ）
データマスクピン（Ｄａｔａ Ｍａｓｋ Ｐｉｎ：ＤＭ）
パッケージング後の出力駆動検証モード（Ｐａｃｋａｇｅ Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ Ｔｅｓｔ Ｍｏｄｅ：ＰＯＤＴＭ）
モードレジスター（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ：ＭＲ）
オペコド（Ｏｐｅｒａｎｄ：ＯＰ）
ＤＤＲ５ ＳＰＥＣにおいては、ＰＯＤＴＭと称される新しい検証モードが規定されており、それは、チップをパッケージングした後に、ホストによって、１つのデータピンＤＱ又はデータマスクピンＤＭの出力駆動回路（Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ）をイネーブルすると共に、他のデータピンＤＱ又はデータマスクピンＤＭを終了状態にし、それによって、イネーブルしたデータピンＤＱ又はデータマスクピンＤＭの出力駆動状態におけるプルアップインピーダンスが予想と一致するか否かを検証することに用いられる。しかしながら、データマスクピンＤＭの出力駆動状態が元々定義されていないので、ＰＯＤＴＭモードがデータマスクピンＤＭに適応することがなく、回路処理エラーを引き起こしやすい。
【0016】
これに鑑みて、本開示の実施例は、制御方法を提供し、半導体メモリが予め設定された検証モードにある時に、データピンＤＱに関連する第１モードレジスターと第２モードレジスターが直接データマスクピンＤＭのインピーダンスを定義することが許容され、データマスクピンＤＭにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンＤＭに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0017】
以下、図面を参照しながら本開示の各実施例を詳細に説明する。
【0018】
【0019】
Ｓ１０１では、半導体メモリが予め設定された検証モードにある時に、データマスクピンが検証対象として選択された場合、データマスクピンのインピーダンスを、第１インピーダンスパラメータとなるように第１モードレジスターによって制御し、又は、データマスクピンが検証対象でない場合、データマスクピンのインピーダンスを、第２インピーダンスパラメータとなるように第２モードレジスターによって制御する。
【0020】
本開示の実施例に係る制御方法が半導体メモリに適用されることを説明すべきである。半導体メモリは、データマスクピンＤＭと少なくとも１つのデータピンＤＱを含む。ここで、データピンＤＱは、データを受信又は出力するためのものであり、書き込み（Ｗｒｉｔｅ）機能又は読み取り（Ｒｅａｄ）機能を兼ね備え、終了状態と出力駆動状態が存在する。データマスクピンＤＭは、データ書き込みの入力マスク信号を受信するためのものであり、Ｗｒｉｔｅ機能しか持たなく、終了状態が存在する。
【0021】
本開示の実施例では、予め設定された検証モードとは、ＤＤＲ５に導入されているＰＯＤＴＭモードであり、ＰＯＤＴＭモードは、パッケージング後にデータマスクピン又は少なくとも１つのデータピンのインピーダンスを検証することに用いられる。より具体的には、ＰＯＤＴＭモードにおいて、ホストがデータマスクピンＤＭ又はデータピンＤＱのプルアップインピーダンスを検証することが許容される。
【0022】
データマスクピンＤＭがＰＯＤＴＭモードにおける検証対象として選択された時に、データマスクピンＤＭのインピーダンスを、第１インピーダンスパラメータとなるに第１モードレジスターによって制御することが許容される。ここで、第１モードレジスターがデータピンＤＱの出力駆動状態におけるプルアップ（Ｐｕｌｌ－ｕｐ）インピーダンスを指示するためのものであり、そのため、ホストはデータマスクピンＤＭの出力駆動に関連するプルアップインピーダンスを検証することができ、データマスクピンＤＭの出力駆動状態を定義する必要がない。
【0023】
データマスクピンＤＭがＰＯＤＴＭにおける検証対象でない時に、データマスクピンＤＭのインピーダンスを、第２インピーダンスパラメータとなるように第２モードレジスターによって制御することが許容される。ここで、第２モードレジスターは、終了状態におけるインピーダンスを指示するためのものであり、そのため、データマスクピンＤＭが選択された検証対象の検証結果に影響を及ぼすことを回避することができる。
【0024】
このようにして、半導体メモリが予め設定された検証モードにある時に、第１モードレジスターと第２モードレジスターが直接データマスクピンＤＭのインピーダンスを定義することが許容され、データマスクピンＤＭにとって、予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンＤＭに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0025】
幾つかの実施例では、当該方法は、
半導体メモリが予め設定された検証モードにある時に、データピンが検証対象として選択された場合、データピンのインピーダンスを、第１インピーダンスパラメータとなるように第１モードレジスターによって制御し、又は、データピンが検証対象でない場合、データピンのインピーダンスを、第２インピーダンスパラメータとなるように第２モードレジスターによって制御するステップを更に含む。
半導体メモリが予め設定された検証モードにある時に、データピンが検証対象として選択された場合、データピンのインピーダンスを、第１インピーダンスパラメータとなるように第１モードレジスターによって制御し、又は、データピンが検証対象でない場合、データピンのインピーダンスを、第２インピーダンスパラメータとなるように第２モードレジスターによって制御するステップを更に含む。
【0026】
このようにして、データピンＤＱがＰＯＤＴＭモードにおける検証対象として選択された時に、第１モードレジスターによってデータピンＤＱのプルアップ出力駆動インピーダンスを制御して、それによって当該データピンＤＱの検証結果を取得する。データピンＤＱがＰＯＤＴＭモードにおける検証対象でない時に、データピンＤＱを、終了状態となるように第２モードレジスターによって制御し、当該データピンＤＱが選択された検証対象の検証結果に影響を及ぼすことを回避する。
【0027】
幾つかの実施例では、第３モードレジスターによって、半導体メモリが予め設定された検証モードに入っており、しかも検証対象が選択済みであることを決定し、又は、第３モードレジスターによって、半導体メモリが予め設定された検証モードに入っていないことを決定する。
【0028】
各モードレジスターはそれぞれ複数のオペコドビット位置を有し、対応する制御機能を提供することを理解すべきである。本開示の実施例では、第１モードレジスターにおける本開示の実施例に関連するオペコドを第１オペコドと称し、第２モードレジスターにおける本開示の実施例に関連するオペコドを第２オペコドと称し、第３モードレジスターにおける本開示の実施例に関連するオペコドを第３オペコドと称する。
【0029】
つまり、本開示の実施例では、第３モードレジスターにおける第３オペコドによって、半導体メモリがＰＯＤＴＭモードに入ったか否かを決定し、また、ＰＯＤＴＭモードに入った場合、データマスクピンＤＭと少なくとも１つのデータピンＤＱから検証対象を選択し、次に、選択された検証対象のインピーダンスを、第１インピーダンスパラメータ（本質的にはプルアップ出力駆動インピーダンスである）となるように第１モードレジスターにおける第１オペコドによって制御し、選択されないピンのインピーダンスを、第２インピーダンスパラメータ（本質的には終端インピーダンス）となるように第２モードレジスターにおける第２オペコドによって制御して、検証対象のインピーダンス検証結果を取得する。データマスクピンＤＭにとって、予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンＤＭに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0030】
幾つかの実施例では、第１モードレジスターの標準番号が５であり、第１オペコドとは第１モードレジスターに記憶された第２ビット～第１ビットのオペコドであり、ＭＲ５ ＯＰ［２：１］で表し、第２モードレジスターの標準番号が３４であり、第２オペコドとは第２モードレジスターに記憶された第２ビット～第０ビットのオペコドであり、ＭＲ３４ ＯＰ［２：０］で表し、第３モードレジスターの標準番号が６１であり、第３オペコドとは第３モードレジスターに記憶された第４ビット～第０ビットのオペコドであり、ＭＲ６１ ＯＰ［４：０］で表す。ここで、標準番号とはＤＤＲ５におけるモードレジスター番号である。
【0031】
以下、表１～表３を参照しながら、第３オペコドＭＲ６１ ＯＰ［４：０］、第１オペコドＭＲ５ ＯＰ［２：１］及び第２オペコドＭＲ３４ ＯＰ［２：０］をそれぞれ具体的に説明する。
【0032】
表１に示すように、ＭＲ６１ ＯＰ［４：０］は、ＰＯＤＴＭ（Ｐａｃｋａｇｅ Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ Ｔｅｓｔ Ｍｏｄｅ）モードに入ったか否かを決定し、且つ選択されたピンを決定するためのものである。異なるビットの半導体メモリにとって、データマスクピンＤＭとデータピンＤＱの数量が異なることを理解すべきである。４ビット（Ｘ４）メモリにとって、１つの下位データマスクピン（ＤＭＬで表す）と４つの下位データピンＤＱ（それぞれＤＱＬ０～ＤＱＬ３と称する）が存在し、８ビット（Ｘ８）メモリにとっては、１つの下位データマスクピン（ＤＭＬで表す）と８つの下位データピンＤＱ（それぞれＤＱＬ０～ＤＱＬ７と称する）が存在し、１６ビット（Ｘ１６）メモリにとっては、１つの下位データマスクピン（ＤＭＬで表す）、１つの上位データマスクピン（ＤＭＵで表す）、８つの下位データピンＤＱ（それぞれＤＱＬ０～ＤＱＬ８と称する）及び８つの上位データピンＤＱ（それぞれＤＱＵ０～ＤＱＵ８と称する）が存在する。
【0033】
ＭＲ６１ ＯＰ［４：０］＝０００００Ｂの場合、半導体メモリがＰＯＤＴＭモードでないことを意味し、ＭＲ６１ ＯＰ［４：０］の値が表１における０００００Ｂ以外の他の組合形式である場合、半導体メモリがＰＯＤＴＭモードにあることを意味する。具体的には、ＭＲ６１ ＯＰ［４：０］＝００００１Ｂの場合、検証対象が下位データマスクピンＤＭＬであることを意味し、ＭＲ６１ ＯＰ［４：０］＝０００１０Ｂの場合、検証対象が上位データマスクピンＤＭＵであることを意味する（１６ビットメモリのみに有効）。ＭＲ６１ ＯＰ［４：０］＝１００００Ｂの場合、検証対象が第０ビットのデータピンＤＱＬ０であることを意味し、他には参照しながら理解できるため、一つ一つ説明しない。
【0034】
【表1】
【0035】
表２に示すように、ＭＲ５ ＯＰ［２：１］がデータピンＤＱのプルアップ出力駆動インピーダンス（Ｐｕｌｌ－ｕｐ Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ Ｉｍｐｅｄａｎｃｅ）を決定するためのものであるため、ＰＯＤＴＭモードにおいて選択されたピンのインピーダンスを第１インピーダンスパラメータとなるようにＭＲ５ ＯＰ［２：１］によって制御する。
【0036】
ＭＲ５ ＯＰ［２：１］＝００Ｂの場合、プルアップ入力駆動インピーダンスがＲＺＱ／７、即ち３４オームであることを意味し、ＭＲ５ ＯＰ［２：１］＝０１Ｂの場合、プルアップ入力駆動インピーダンスがＲＺＱ／６、即ち４０オームであることを意味し、ＭＲ５ ＯＰ［２：１］＝１０Ｂの場合、プルアップ入力駆動インピーダンスがＲＺＱ／５、即ち４８オームであることを意味し、ここで、ＲＺＱが標準抵抗値２４０オームである。
【0037】
【表2】
【0038】
表３に示すように、ＭＲ３４ ＯＰ［２：０］がデータピンＤＱ又はデータマスクピンＤＭの終端インピーダンス（ＲＴＴ＿ＰＡＲＫ）を決定するためのものであるため、ＰＯＤＴＭモードにおいて選択されないピンのインピーダンスを第２インピーダンスパラメータとなるようにＭＲ３４ ＯＰ［２：０］によって制御する。
【0039】
ＭＲ５ ＯＰ［２：０］＝００１Ｂの場合、終端インピーダンスがＲＺＱ、即ち２４０オームであることを意味し、ＭＲ５ ＯＰ［２：０］＝０１０Ｂの場合、終端インピーダンスがＲＺＱ／２、即ち１２０オームであることを意味し、他には参照しながら理解できるため、一つ一つ説明しない。
【0040】
【表3】
【0041】
また、表１～表３における説明していない部分についてはＤＤＲ５ ＳＰＥＣを参照すれば良い。
【0042】
以上から分かるように、ＤＲＡＭがＰＯＤＴＭモードにある時に、ホスト（Ｈｏｓｔ）でＤＲＡＭにおける単一ピンの出力駆動回路を単独でオンにすると共に、他のピンを終了状態に制御することが許容され、このようにしてパッケージング後のＤＲＡＭの特性検証を行う。ＰＯＤＴＭモードを使用するために、ホストは、ＭＲ６１：ＯＰ［４：０］を設置することによって、目標検証対象としてデータマスクピンＤＭ又はデータピンＤＱを選択し、更に、ＭＲ５ ＯＰ［２：１］＝００Ｂを設置することによって、目標検証対象の出力駆動回路のプルアップインピーダンス値を、３４オームとなるように制御すると共に、ＤＲＡＭにおける他のデータマスクピンＤＭ又はデータピンＤＱのインピーダンス状態を、ＲＴＴ＿ＰＡＲＫとなるようにＭＲ３４ ＯＰ［２：０］によって定義する。データマスクピンＤＭをイネーブルするか否かはＭＲ５ ＯＰ［５］によって定義されることに注意されたい。また、データマスクピンＤＭがＰＯＤＴＭモードにおける目標検証対象として選択された場合、ＤＲＡＭはＭＲ５ ＯＰ［２：１］によりデータマスクピンＤＭのインピーダンスを設置すべきである。
【0043】
以上の仕組みを実現するために、以下、具体的な信号処理方法を例示する。
【0044】
図２に示すように、幾つかの実施例では、半導体メモリが予め設定された検証モードに入ったことを決定した場合、当該方法は、下記のステップＳ２０１、Ｓ２０２及びＳ２０３を更に含む。
【0045】
Ｓ２０１では、第１モードレジスター内の第１オペコド、第２モードレジスター内の第２オペコド及び第３モードレジスター内の第３オペコドを取得する。
【0046】
Ｓ２０２では、第３オペコドをデコード処理して、第１検証標識信号を得、第１検証標識信号はデータマスクピンが検証対象であるか否かを指示するためのものである。
【0047】
Ｓ２０３では、第１検証標識信号に基づいて、第１オペコドと第２オペコドのうちの１つを選択してデータマスクピンのインピーダンスを制御する。
【0048】
幾つかの実施例では、半導体メモリが予め設定された検証モードに入ったことを決定した場合、ステップＳ２０１の後、当該方法は、ステップＳ２０４及びＳ２０５を更に含む。
【0049】
Ｓ２０４では、第３オペコドをデコード処理して、少なくとも１つの第２検証標識信号を得、１つの第２検証標識信号は１つのデータピンが検証対象であるか否かを指示するためのものである。
【0050】
Ｓ２０５では、第２検証標識信号に基づいて、第１オペコドと第２オペコドのうちの１つを選択して対応するデータピンのインピーダンスを制御する。
【0051】
ステップＳ２０２とステップＳ２０４の実行順序を制限せず、ステップＳ２０３がステップＳ２０２の後に実行され、ステップＳ２０５がステップＳ２０４の後に実行されることを理解すべきである。
【0052】
説明すべきこととして、第１検証標識信号は、データマスクピンＤＭに対して導入された内部標識信号であり、データマスクピンＤＭがＰＯＤＴＭモードにおける検証対象であるか否かを指示し、第２検証標識信号は、データピンＤＱに対して導入された内部標識信号であり、データピンＤＱがＰＯＤＴＭモードにおける検証対象であるか否かを指示するためのものである。第１検証標識信号と第２検証標識信号はいずれもＭＲ６１ ＯＰ［４：０］に基づいてデコードして得られるものであり、具体的には上記の表１を参照する。
【0053】
幾つかの実施例では、データマスクピンＤＭに対しては、当該方法は、
第１非検証状態制御信号と第２インピーダンス制御信号を決定するステップと、
半導体メモリが予め設定された検証モードにある時に、第１検証標識信号に基づいて、第１オペコドと第２オペコドのうちの１つに基づいて第１インピーダンス制御信号を決定し、又は、半導体メモリが予め設定された検証モードでない時に、第１非検証状態制御信号に基づいて第１インピーダンス制御信号を決定するステップと、
半導体メモリの動作状態に基づいて、第１インピーダンス制御信号と第２インピーダンス制御信号のうちの１つを選択してデータマスクピンのインピーダンスを制御するステップと、を更に含む。
第１非検証状態制御信号と第２インピーダンス制御信号を決定するステップと、
半導体メモリが予め設定された検証モードにある時に、第１検証標識信号に基づいて、第１オペコドと第２オペコドのうちの１つに基づいて第１インピーダンス制御信号を決定し、又は、半導体メモリが予め設定された検証モードでない時に、第１非検証状態制御信号に基づいて第１インピーダンス制御信号を決定するステップと、
半導体メモリの動作状態に基づいて、第１インピーダンス制御信号と第２インピーダンス制御信号のうちの１つを選択してデータマスクピンのインピーダンスを制御するステップと、を更に含む。
【0054】
説明すべきこととしては、データマスクピンＤＭとデータピンＤＱの機能に異なるが、産業化製造の便宜上、共に類似する信号制御原理と回路構造を採用している。具体的には、各ピンはそれぞれ読み取り関連属性と書き込み関連属性を有するものと見なしてもよく、各ピンの最終的なインピーダンスは読み取り関連属性に対応する信号と書き込み関連属性に対応する信号の二者のうちの有効信号によって制御され、これで各ピンは異なる動作場面でそれぞれ読み取り機能（Ｒｅａｄ機能）と書き込み機能（Ｗｒｉｔｅ機能）をサポートする（ただし、ＤＭの読み取り機能が起動されない）。
【0055】
ある場合、第１非検証状態制御信号はデータマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものであり、第２インピーダンス制御信号はデータピンの出力駆動状態におけるインピーダンスを指示するためのものである。ここで、データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスは、正常書き込み時のインピーダンスと非読み取り非書き込み時のインピーダンスを含んでもよく、いずれも書き込み関連属性である。
【0056】
この時に、第１非検証状態制御信号は書き込み関連属性に対応する信号と理解してもよく、第２インピーダンス制御信号は読み取り関連属性に対応する信号と理解してもよい。このようにして、ＰＯＤＴＭモードでは、第１オペコド又は第２オペコドのうちの１つに基づいてＰＯＤＴＭモードに対応する第１インピーダンス制御信号を決定し、又は、非ＰＯＤＴＭモードでは、第１非検証状態制御信号に基づいて書き込み関連属性に対応する第１インピーダンス制御信号を決定し、次に、半導体メモリの動作状態に基づいて、ＰＯＤＴＭモード又は書き込み関連属性に対応する第１インピーダンス制御信号又は読み取り関連属性に対応する第２インピーダンス制御信号を用いてデータマスクピンのインピーダンスを制御する。具体的に言えば、半導体メモリの動作状態は、書き込み状態、読み取り状態、非読み取り非書き込み状態及び予め設定された検証モード（ＰＯＤＴＭモード）を含んでもよい。ここで、（１）半導体メモリが書き込み状態又は非読み取り非書き込み状態又は予め設定された検証モードにある時に、第１インピーダンス制御信号を用いてデータマスクピンのインピーダンスを制御する。（２）半導体メモリが読み取り状態にある時に、第２インピーダンス制御信号を用いてデータマスクピンのインピーダンスを制御する。
【0057】
このようにして、データマスクピンＤＭのＰＯＤＴＭモードにおける信号制御ポリシーを書き込み関連属性の信号制御ポリシーと組み合わせることによって、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0058】
別の場合、第１非検証状態制御信号はデータピンの出力駆動状態におけるインピーダンスを指示するためのものであり、第２インピーダンス制御信号はデータマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものである。
【0059】
この時に、第１非検証状態制御信号は読み取り関連属性に対応する信号であると理解してもよく、第２インピーダンス制御信号は書き込み関連属性に対応する信号であると理解してもよい。このようにして、ＰＯＤＴＭモードでは、第１オペコド又は第２オペコドのうちの１つに基づいてＰＯＤＴＭモードに対応する第１インピーダンス制御信号を決定し、又は、非ＰＯＤＴＭモードでは、第１非検証状態制御信号に基づいて読み取り関連属性に対応する第１インピーダンス制御信号を決定し、次に、半導体メモリの動作状態に基づいて、ＰＯＤＴＭモード又は読み取り関連属性に対応する第１インピーダンス制御信号又は書き込み関連属性に対応する第２インピーダンス制御信号を用いてデータマスクピンのインピーダンスを制御する。具体的に言えば、半導体メモリの動作状態は、書き込み状態、読み取り状態、非読み取り非書き込み状態及び予め設定された検証モード（ＰＯＤＴＭモード）を含んでもよい。ここで、（１）半導体メモリが書き込み状態又は非読み取り非書き込み状態にある時に、第２インピーダンス制御信号を用いてデータマスクピンのインピーダンスを制御する。（２）半導体メモリが読み取り状態又は予め設定された検証モードにある時に、第１インピーダンス制御信号を用いてデータマスクピンのインピーダンスを制御する。
【0060】
このようにして、データマスクピンＤＭのＰＯＤＴＭモードにおける信号制御ポリシーを読み取り属性に関連する信号制御ポリシーと組み合わせることによって、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0061】
類似的に、以下、データピンＤＱの具体的な信号制御方式を例示する。
【0062】
幾つかの実施例では、データピンＤＱに対しては、当該方法は、
第３非検証状態制御信号、第４インピーダンス制御信号及び第５インピーダンス制御信号を決定するステップと、
半導体メモリが予め設定された検証モードにある時に、第２検証標識信号により、第１オペコドと第２オペコドのうちの１つに基づいて第３インピーダンス制御信号を決定し、又は、半導体メモリが予め設定された検証モードでない時に、第３非検証状態制御信号に基づいて第３インピーダンス制御信号を決定するステップと、
半導体メモリの動作状態に基づいて、第３インピーダンス制御信号と第５インピーダンス制御信号を選択してデータピンのインピーダンスを制御し、又は、第４インピーダンス制御信号と第５インピーダンス制御信号を選択してデータピンのインピーダンスを制御するステップと、を更に含む。
第３非検証状態制御信号、第４インピーダンス制御信号及び第５インピーダンス制御信号を決定するステップと、
半導体メモリが予め設定された検証モードにある時に、第２検証標識信号により、第１オペコドと第２オペコドのうちの１つに基づいて第３インピーダンス制御信号を決定し、又は、半導体メモリが予め設定された検証モードでない時に、第３非検証状態制御信号に基づいて第３インピーダンス制御信号を決定するステップと、
半導体メモリの動作状態に基づいて、第３インピーダンス制御信号と第５インピーダンス制御信号を選択してデータピンのインピーダンスを制御し、又は、第４インピーダンス制御信号と第５インピーダンス制御信号を選択してデータピンのインピーダンスを制御するステップと、を更に含む。
【0063】
従って、ある場合、第３非検証状態制御信号は対応するデータピンの終了状態におけるインピーダンスを指示するためのものであり、第４インピーダンス制御信号と第５インピーダンス制御信号は共同で対応するデータピンの出力駆動状態におけるインピーダンスを指示するためのものである。具体的に言えば、半導体メモリの動作状態は、書き込み状態、読み取り状態、非読み取り非書き込み状態及び予め設定された検証モード（ＰＯＤＴＭモード）を含んでもよい。ここで、（１）半導体メモリが書き込み状態又は非読み取り非書き込み状態又は予め設定された検証モードにある時に、第３インピーダンス制御信号と第５インピーダンス信号を用いてデータピンのインピーダンスを制御する。（２）半導体メモリが読み取り状態にある時に、第４インピーダンス制御信号と第５インピーダンス制御信号を用いてデータピンのインピーダンスを制御する。
【0064】
このようにして、データピンのＰＯＤＴＭモードにおける信号制御ポリシーを書き込み関連属性の信号制御ポリシーと組み合わせることによって、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0065】
別の場合、第３非検証状態制御信号と第５インピーダンス制御信号は共同で対応するデータピンの出力駆動状態におけるインピーダンスを指示するためのものであり、第４インピーダンス制御信号は対応するデータピンの終了状態におけるインピーダンスを指示するためのものである。具体的に言えば、半導体メモリの動作状態は、書き込み状態、読み取り状態、非読み取り非書き込み状態及び予め設定された検証モード（ＰＯＤＴＭモード）を含んでもよい。ここで、（１）半導体メモリが書き込み状態又は非読み取り非書き込み状態にある時に、第４インピーダンス制御信号と第５インピーダンス信号を用いてデータピンのインピーダンスを制御する。（２）半導体メモリが読み取り状態又は予め設定された検証モードにある時に、第３インピーダンス制御信号と第５インピーダンス制御信号を用いてデータピンのインピーダンスを制御する。
【0066】
このようにして、データピンのＰＯＤＴＭモードにおける信号制御ポリシーを読み取り属性に関連する信号制御ポリシーと組み合わせることによって、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0067】
Ｗｒｉｔｅ機能がプルアップインピーダンス（終端インピーダンスとする）の制御だけに関わり、Ｒｅａｄ機能が同時にプルアップインピーダンスとプルダウンインピーダンスの制御に関わることを理解すべきである。データマスクピンＤＭがＲｅａｄ機能を起動せず、Ｗｒｉｔｅ機能のみを起動するので、データマスクピンＤＭはプルアップインピーダンスの制御信号だけに関わり、そのプルダウンインピーダンスの制御信号が固定レベル信号に設置されてプルダウンインピーダンスの機能をオフにする。また、データピンＤＱが同時にＷｒｉｔｅ機能とＲｅａｄ機能をサポートするため、データピンＤＱはプルアップインピーダンスの制御信号とプルダウンインピーダンスの制御信号に関わる。
【0068】
従って、データマスクピンＤＭにとっては、その読み取り関連属性はプルアップインピーダンスの制御を実現するための１種の信号（第１非検証状態制御信号又は第２インピーダンス制御信号）だけに関わり、データピンＤＱにとっては、その読み取り関連属性はそれぞれプルアップインピーダンスとプルダウンインピーダンスの制御を実現する２種の信号（第３非検証状態制御信号＋第５インピーダンス制御信号、又は、第４インピーダンス制御信号＋第５インピーダンス制御信号）に関わる。
【0069】
本開示の実施例は、制御方法を提供し、半導体メモリが予め設定された検証モードにある時に、データピンＤＱに関連する第１モードレジスターと第２モードレジスターが直接データマスクピンＤＭのインピーダンスを定義することが許容され、データマスクピンＤＭにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンＤＭに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0070】
本開示の一実施例では、本開示の実施例に係る半導体メモリ３０の構造模式図を示す図３を参照する。図３に示すように、当該半導体メモリ３０は、第１モードレジスター３０１、第２モードレジスター３０２、データマスクピン３１０及び第１駆動回路３１１を含み、第１駆動回路３１１がそれぞれ第１モードレジスター３０１、第２モードレジスター３０２及びデータマスクピン３１０に接続される半導体メモリであって、
データマスクピン３１０は、データ書き込みの入力マスク信号を受信するように構成され、
第１駆動回路３１１は、半導体メモリ３０が予め設定された検証モードにある時に、データマスクピン３１０が検証対象として選択された場合、データマスクピン３１０のインピーダンスを、第１インピーダンスパラメータとなるように第１モードレジスター３０１によって制御し、又は、データマスクピン３１０が検証対象でない場合、データマスクピン３１０のインピーダンスを、第２インピーダンスパラメータとなるように第２モードレジスター３０２によって制御するように構成される。
データマスクピン３１０は、データ書き込みの入力マスク信号を受信するように構成され、
第１駆動回路３１１は、半導体メモリ３０が予め設定された検証モードにある時に、データマスクピン３１０が検証対象として選択された場合、データマスクピン３１０のインピーダンスを、第１インピーダンスパラメータとなるように第１モードレジスター３０１によって制御し、又は、データマスクピン３１０が検証対象でない場合、データマスクピン３１０のインピーダンスを、第２インピーダンスパラメータとなるように第２モードレジスター３０２によって制御するように構成される。
【0071】
ここで、半導体メモリ３０は、更にデータを受信又は出力するための少なくとも１つのデータピンを備え、第１モードレジスター３０１は、少なくとも１つのデータピンの出力駆動状態時のインピーダンスが第１インピーダンスパラメータであることを指示するためのものであり、第２モードレジスター３０２は、少なくとも１つのデータピンの終了状態時のインピーダンスが第２インピーダンスパラメータであることを指示するためのものである。
【0072】
このようにして、半導体メモリ３０が予め設定された検証モードにある時に、第１モードレジスター３０１と第２モードレジスター３０２で直接データマスクピン３１０のインピーダンスを定義することが許容され、データマスクピン３１０にとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピン３１０に適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0073】
幾つかの実施例では、図４Ａに示すように、半導体メモリ３０は、第１モードレジスター３０１、第２モードレジスター３０２及び１つのデータピン３２０にそれぞれ接続される少なくとも１つの第２駆動回路３２１を更に備え、
第２駆動回路３２１は、半導体メモリ３０が予め設定された検証モードにある時に、対応するデータピン３２０が検証対象として選択された場合、対応するデータピン３２０のインピーダンスが第１インピーダンスパラメータとなるように第１モードレジスター３０１によって制御し、又は、対応するデータピン３２０が検証対象でない場合、対応するデータピン３２０のインピーダンスを第２インピーダンスパラメータとなるように第２モードレジスター３０２によって制御するように構成される。
第２駆動回路３２１は、半導体メモリ３０が予め設定された検証モードにある時に、対応するデータピン３２０が検証対象として選択された場合、対応するデータピン３２０のインピーダンスが第１インピーダンスパラメータとなるように第１モードレジスター３０１によって制御し、又は、対応するデータピン３２０が検証対象でない場合、対応するデータピン３２０のインピーダンスを第２インピーダンスパラメータとなるように第２モードレジスター３０２によって制御するように構成される。
【0074】
図４Ａにおいては、例示するためにデータピン３２０が１つだけ示されており、半導体メモリ３０において実際にはより多いデータピンが存在することを理解すべきである。本開示の実施例はデータマスクピン３１０とデータピン３２０の数量を限定しない。
【0075】
説明すべきこととして、予め設定された検証モードはＰＯＤＴＭモードであってもよく、ホストがデータマスクピン又はデータピンのプルアップインピーダンスを検証することを許容する。
【0076】
幾つかの実施例では、図４Ｂに示すように、半導体メモリ３０は、更に第３モードレジスター３０３と第１デコードモジュール３０４を備え、
第１モードレジスター３０１は、第１オペコドを記憶、出力するように構成され、
第２モードレジスター３０２は、第２オペコドを記憶、出力するように構成され、
第３モードレジスター３０３は、第３オペコドを記憶、出力するように構成され、第３オペコドは半導体メモリ３０が予め設定された検証モードに入ったか否かを指示するためのものであり、
第１デコードモジュール３０４は、第３オペコドを受信し、第３オペコドをデコードし、第１検証標識信号を出力するように構成され、第１検証標識信号はデータマスクピン３１０が検証対象であるか否かを指示するためのものであり、
第１駆動回路３１１は、更に、第１検証標識信号、第１オペコド及び第２オペコドを受信し、半導体メモリ３０が予め設定された検証モードに入った場合、第１検証標識信号に基づいて、第１オペコドと第２オペコドのうちの１つを選択してデータマスクピン３１０のインピーダンスを制御するように構成される。
第１モードレジスター３０１は、第１オペコドを記憶、出力するように構成され、
第２モードレジスター３０２は、第２オペコドを記憶、出力するように構成され、
第３モードレジスター３０３は、第３オペコドを記憶、出力するように構成され、第３オペコドは半導体メモリ３０が予め設定された検証モードに入ったか否かを指示するためのものであり、
第１デコードモジュール３０４は、第３オペコドを受信し、第３オペコドをデコードし、第１検証標識信号を出力するように構成され、第１検証標識信号はデータマスクピン３１０が検証対象であるか否かを指示するためのものであり、
第１駆動回路３１１は、更に、第１検証標識信号、第１オペコド及び第２オペコドを受信し、半導体メモリ３０が予め設定された検証モードに入った場合、第１検証標識信号に基づいて、第１オペコドと第２オペコドのうちの１つを選択してデータマスクピン３１０のインピーダンスを制御するように構成される。
【0077】
幾つかの実施例では、図４Ｂに示すように、第１デコードモジュール３０４は、更に、第３オペコドをデコード処理し、少なくとも１つの第２検証標識信号を出力するように構成され、１つの第２検証標識信号は１つのデータピンが検証対象であるか否かを指示するためのものであり、
第２駆動回路３２１は、更に、対応する第２検証標識信号、第１オペコド及び第２オペコドを受信し、半導体メモリ３０が予め設定された検証モードに入った場合、第２検証標識信号に基づいて、第１オペコドと第２オペコドのうちの１つを選択してデータピン３２０のインピーダンスを制御するように構成される。
第２駆動回路３２１は、更に、対応する第２検証標識信号、第１オペコド及び第２オペコドを受信し、半導体メモリ３０が予め設定された検証モードに入った場合、第２検証標識信号に基づいて、第１オペコドと第２オペコドのうちの１つを選択してデータピン３２０のインピーダンスを制御するように構成される。
【0078】
説明すべきこととして、第１検証標識信号はデータマスクピン３１０に対して導入された内部標識信号であり、データマスクピン３１０がＰＯＤＴＭモードにおける検証対象であるか否かを指示し、第２検証標識信号はデータピン３２０に対して導入された内部標識信号であり、データピン３２０がＰＯＤＴＭモードにおける検証対象であるか否かを指示するためのものである。第１検証標識信号と第２検証標識信号はいずれも第３オペコドデコードに基づいて得られるものである。
【0079】
このようにして、本開示の実施例では、第３モードレジスターにおける第３オペコドによって、半導体メモリ３０がＰＯＤＴＭモードに入ったか否かを決定し、ＰＯＤＴＭモードに入った場合、データマスクピンと少なくとも１つのデータピンから検証対象を選択し、次に、第１モードレジスターにおける第１オペコドに基づいて、選択された検証対象のインピーダンスを、第１インピーダンスパラメータ（本質的にはプルアップ出力駆動インピーダンス）となるように制御し、第２モードレジスターにおける第２オペコドに基づいて、選択されない検証対象のインピーダンスを、第２インピーダンスパラメータ（本質的には終端インピーダンス）となるように制御して、検証対象のインピーダンス検証結果を取得する。データマスクピンにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0080】
説明すべきこととして、第１モードレジスターの標準番号が５であり、第１オペコドとは第１モードレジスターに記憶された第２ビット～第１ビットのオペコドであり、ＭＲ５ ＯＰ［２：１］で表し、第２モードレジスターの標準番号が３４であり、第２オペコドとは第２モードレジスターに記憶された第２ビット～第０ビットのオペコドであり、ＭＲ３４ ＯＰ［２：０］で表し、第３モードレジスターの標準番号が６１であり、第３オペコドとは第３モードレジスターに記憶された第４ビット～第０ビットのオペコドであり、ＭＲ６１ ＯＰ［４：０］で表す。
【0081】
図５に示すように、８ビット（Ｘ８）の半導体メモリ３０を例とすると、第１デコードモジュール３０４は、第３オペコドＭＲ６１ ＯＰ［４：０］を受信し、デコードして、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮ、第２検証標識信号ＰＯＤＴＭ＿ＤＱ０＿ＥＮ～ＰＯＤＴＭ＿ＤＱ７＿ＥＮを得るためのものである。ここで、第２検証標識信号ＰＯＤＴＭ＿ＤＱ０＿ＥＮ～ＰＯＤＴＭ＿ＤＱ７＿ＥＮはそれぞれデータピンＤＱＬ０～ＤＱＬ７がＰＯＤＴＭにおける検証対象であるか否かを指示するためのものであるためのものである。第１デコードモジュール３０４における論理回路が上記の表１に応じて設計されることを理解すべきである。
【0082】
以下、第１駆動回路３１１の具体的な構造を例示的に説明する。
【0083】
本開示の実施例では、半導体メモリ３０は、更に、第１非検証状態制御信号、第２インピーダンス制御信号及び第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を決定するように構成される。
【0084】
図６に示すように、第１駆動回路３１１は、
第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮ、第１オペコドＭＲ５ ＯＰ［２：１］、第２オペコドＭＲ３４ ＯＰ［２：０］及び第１非検証状態制御信号を受信し、半導体メモリ３０が予め設定された検証モードにある時に、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮにより、第１オペコドＭＲ５ ＯＰ［２：１］と第２オペコドＭＲ３４ ＯＰ［２：０］のうちの１つに基づいて第１インピーダンス制御信号を出力し、又は、半導体メモリ３０が予め設定された検証モードでない時に、第１非検証状態制御信号に基づいて第１インピーダンス制御信号を出力するように構成される第１信号処理モジュール４１と、
第１インピーダンス制御信号、第２インピーダンス制御信号及び第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を受信し、第１インピーダンス制御信号、第２インピーダンス制御信号及び第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］に対して選択と論理組合を行って、第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを出力するように構成される第１論理モジュール４２と、
複数の第１インピーダンスユニットを含み、第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを受信し、第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを用いて複数の第１インピーダンスユニットを制御して、データマスクピン３１０のインピーダンスを制御するように構成される第１駆動モジュール４３と、を備えてもよい。
第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮ、第１オペコドＭＲ５ ＯＰ［２：１］、第２オペコドＭＲ３４ ＯＰ［２：０］及び第１非検証状態制御信号を受信し、半導体メモリ３０が予め設定された検証モードにある時に、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮにより、第１オペコドＭＲ５ ＯＰ［２：１］と第２オペコドＭＲ３４ ＯＰ［２：０］のうちの１つに基づいて第１インピーダンス制御信号を出力し、又は、半導体メモリ３０が予め設定された検証モードでない時に、第１非検証状態制御信号に基づいて第１インピーダンス制御信号を出力するように構成される第１信号処理モジュール４１と、
第１インピーダンス制御信号、第２インピーダンス制御信号及び第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を受信し、第１インピーダンス制御信号、第２インピーダンス制御信号及び第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］に対して選択と論理組合を行って、第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを出力するように構成される第１論理モジュール４２と、
複数の第１インピーダンスユニットを含み、第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを受信し、第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを用いて複数の第１インピーダンスユニットを制御して、データマスクピン３１０のインピーダンスを制御するように構成される第１駆動モジュール４３と、を備えてもよい。
【0085】
理解すべきこととして、データマスクピン３１０はＷｒｉｔｅ機能だけをサポートし、外部にデータを出力する必要がなく、終了状態時に、レベルプルダウン機能に関わらず、レベルプルアップ機能だけに関わるので、第１駆動回路３１１にはレベルプルアップ機能を制御する第１インピーダンス制御信号と第２インピーダンス制御信号だけが存在し、レベルプルダウン機能を制御する関連信号に関わらない。また、各第１インピーダンスユニットはプルアップ抵抗値が全て標準抵抗値である。しかし、実際の動作環境の温度、電圧等の環境パラメータの変化に伴い、第１インピーダンスユニットの抵抗値も対応的に変化する。従って、第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］は各第１インピーダンスユニットの抵抗値を標準抵抗値に較正するためのものである。ここで、全ての第１インピーダンスユニットは第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を共用する。
【0086】
説明すべきこととしては、第１インピーダンス制御信号と第２インピーダンス制御信号がそれぞれ書き込み関連属性と読み取り関連属性という２種の属性に対応する。理解すべきことは、非ＰＯＤＴＭモードでは、実際の動作状態に基づいて、第１インピーダンス制御信号と第２インピーダンス制御信号の二者のうちの１つが有効になり、第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］と組み合わせて第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得、また、ＰＯＤＴＭモードでは、第２インピーダンス制御信号が無効であり、第１インピーダンス制御信号と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を組み合わせて第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得る。ここで、第１インピーダンス制御信号と第２インピーダンス制御信号のうちの有効信号は第１インピーダンスユニットのレベルプルアップ機能をオン又はオフにするためのものであり、第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］は第１インピーダンスユニットのレベルプルアップ機能がオンにされる時に、当該第１インピーダンスユニットの抵抗値を標準抵抗値に較正するためのものである。
【0087】
幾つかの実施例では、図６に示すように、第１信号処理モジュール４１は、
第１オペコドＭＲ５ ＯＰ［２：１］を受信し、第１オペコドＭＲ５ ＯＰ［２：１］をデコードし、第１デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第２デコードモジュール４１１と、
第２オペコドＭＲ３４ ＯＰ［２：０］を受信し、第２オペコドＭＲ３４ ＯＰ［２：０］をデコードし、第２デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第３デコードモジュール４１２と、
第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮ、第１デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］及び第２デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を受信し、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮに基づいて、第１デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］と第２デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］のうちの１つを選択して第１検証状態制御信号を出力するように構成される第１選択モジュール４１３と、
検証イネーブル信号ＰＯＤＴＭ＿ＥＮ、第１検証状態制御信号及び第１非検証状態制御信号を受信し、検証イネーブル信号ＰＯＤＴＭ＿ＥＮにより、第１検証状態制御信号と第１非検証状態制御信号のうちの１つを選択して第１インピーダンス制御信号を出力するように構成される第２選択モジュール４１４と、を備える。
第１オペコドＭＲ５ ＯＰ［２：１］を受信し、第１オペコドＭＲ５ ＯＰ［２：１］をデコードし、第１デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第２デコードモジュール４１１と、
第２オペコドＭＲ３４ ＯＰ［２：０］を受信し、第２オペコドＭＲ３４ ＯＰ［２：０］をデコードし、第２デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第３デコードモジュール４１２と、
第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮ、第１デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］及び第２デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を受信し、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮに基づいて、第１デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］と第２デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］のうちの１つを選択して第１検証状態制御信号を出力するように構成される第１選択モジュール４１３と、
検証イネーブル信号ＰＯＤＴＭ＿ＥＮ、第１検証状態制御信号及び第１非検証状態制御信号を受信し、検証イネーブル信号ＰＯＤＴＭ＿ＥＮにより、第１検証状態制御信号と第１非検証状態制御信号のうちの１つを選択して第１インピーダンス制御信号を出力するように構成される第２選択モジュール４１４と、を備える。
【0088】
理解すべきこととして、第２デコードモジュール４１１における論理回路が上記の表２に基づいて設計され、即ち、第１デコード信号が駆動インピーダンスＲｏｎの抵抗値（第１インピーダンスパラメータ）を表すためのものであり、第３デコードモジュール４１２における論理回路が上記の表３に基づいて設計され、即ち、第２デコード信号が終端インピーダンスＲＴＴの抵抗値（第２インピーダンスパラメータ）を表すためのものである。また、Ｍは正整数であり、その具体的な値を実際の動作場面に応じて決定する必要がある。
【0089】
説明すべきことは、検証イネーブル信号ＰＯＤＴＭ＿ＥＮは半導体メモリが予め設定された検証モードＰＯＤＴＭにあるか否かを指示するためのものであり、同様に第３オペコドＭＲ６１ ＯＰ［４：０］によりデコードして得られ、上記の表１に示すように、ＭＲ６１ ＯＰ［４：０］の値が表１における０００００Ｂ以外の他の組合形式である時に、半導体メモリが予め設定された検証モードＰＯＤＴＭにあることを意味し、このため、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが第１レベル状態（例えば、論理「１」）にあり、ＭＲ６１ ＯＰ［４：０］＝０００００Ｂの時に、半導体メモリが予め設定された検証モードＰＯＤＴＭでないことを意味し、このため、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが第２レベル状態（例えば、論理「０」）にある。又は、第１検証標識信号又は第２検証標識信号のうちの１つの信号が第１レベル状態にある場合、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが第１レベル状態にあり、第１検証標識信号と第２検証標識信号が共に第２レベル状態にある場合、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが第２レベル状態にあるように理解してもよい。
【0090】
図６に示す第１駆動回路３１１は、第１非検証状態制御信号と第２インピーダンス制御信号の定義によっては、具体的な実施形態が２種存在してもよい。
【0091】
一実施形態では、第１非検証状態制御信号はデータマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものであり、第２インピーダンス制御信号はデータピンの出力駆動状態におけるインピーダンスを指示するためのものである。つまり、データマスクピンのＰＯＤＴＭモードにおける信号制御ポリシーを書き込み関連属性の信号制御ポリシーと組み合わせることによって、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0092】
対応的に、図７に示すように、第１インピーダンス制御信号がＯＤＴ＿ＭＵＸ［Ｍ：０］で表され、第２インピーダンス制御信号がＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］で表されている。特に、図６と比べると、図７における第１駆動回路３１１は、更に、第１オペコドＭＲ５ ＯＰ［２：１］をデコードして第２インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］を得るための第１前処理モジュール４４と、ＲＴＴ＿ＷＲに関わるＭＲ３４［５：３］、ＲＴＴ＿ＮＯＭ＿ＷＲに関わるＭＲ３５［２：０］、ＲＴＴ＿ＮＯＭ＿ＲＤに関わるＭＲ３５［５：３］、ＲＴＴ＿ＰＡＲＫに関わるＭＲ３４［２：０］、ＤＱＳ＿ＲＴＴ＿ＰＡＲＫに関わるＭＲ３３［５：３］に基づいて、第１非検証状態制御信号を決定するための第２前処理モジュール４５と、を備え、上記信号の具体的な定義についてはＤＤＲ５ ＳＰＥＣの規定を参照でき、且つこの部分の信号は本開示の実施例の実施に影響を及ぼさないので、詳細な説明を省略する。また、後の説明において、半導体メモリ３０がＰＯＤＴＭモードにある場合、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「１」であり、半導体メモリ３０がＰＯＤＴＭモードでない場合、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「０」であり、データマスクピン３１０がＰＯＤＴＭモードの検証対象である場合、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理「１」であり、データマスクピン３１０がＰＯＤＴＭモードの検証対象でない場合、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理「０」である。
【0093】
以下、３種の動作場面に分けて図７の動作原理を説明する。
【0094】
動作場面１では、半導体メモリ３０がＰＯＤＴＭモードに入っており、且つデータマスクピン３１０が検証対象である。この時に、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理「１」であるため、第１選択モジュール４１３は第１デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］を出力して、第１検証状態制御信号を得、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「１」であるため、第２選択モジュール４１４は第１選択モジュール４１３の決定した第１検証状態制御信号を出力して、第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］を得る。上述したように、ＰＯＤＴＭモードにおける第２インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］が無効であるため、第１論理モジュール４２は、実際に第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を論理的に組み合わせて第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得て、更にデータマスクピン３１０のインピーダンスを制御する。ここで、第２インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］の無効化は、第１前処理モジュール４４に対応する信号遮断論理を増加するか、又は第１論理モジュール４２に対応する信号遮断論理を増加するという少なくとも２種の方式によって実現してもよい。
【0095】
以上から分かるように、動作場面１においては、データマスクピン３１０のインピーダンスは実際に第１オペコドＭＲ５ ＯＰ［２：１］によって制御される。
【0096】
動作場面２では、半導体メモリ３０がＰＯＤＴＭモードに入っており、且つデータマスクピン３１０が検証対象でない。この時に、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理「０」であるため、第１選択モジュール４１３は第２デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を出力して、第１検証状態制御信号を得、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「１」であるため、第２選択モジュール４１４は第１選択モジュール４１３の決定した第１検証状態制御信号を出力して、第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］を得る。上述したように、ＰＯＤＴＭモードにおける第２インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］が無効であるため、第１論理モジュール４２は、実際に第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を論理的に組み合わせて第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得て、更にデータマスクピン３１０のインピーダンスを制御する。
【0097】
以上から分かるように、動作場面２においては、データマスクピン３１０のインピーダンスは実際に第２オペコドＭＲ３４ ＯＰ［２：０］によって制御される。
【0098】
動作場面３では、半導体メモリ３０がＰＯＤＴＭモードになっていない。この時に、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「０」であるため、第２選択モジュール４１４は第２前処理モジュール４５で決定された第１非検証状態制御信号を出力して、第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］を得ると同時に、第１前処理モジュール４４は第２インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］を出力する。データマスクピン３１０がＷｒｉｔｅ機能だけをサポートするため、非ＰＯＤＴＭモードにおける第２インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］が無効であり、且つ第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］が有効であるため、第１論理モジュール４２は、第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を組み合わせて第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得て、更にデータマスクピン３１０のインピーダンスを制御する。
【0099】
以上から分かるように、動作場面３においては、データマスクピン３１０のインピーダンスは第２前処理モジュール４５によって制御され、具体的には実際の動作状態によって定められる。
【0100】
別の実施形態では、第１非検証状態制御信号はデータピンの出力駆動状態におけるインピーダンスを指示するためのものであり、第２インピーダンス制御信号はデータマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものである。つまり、データマスクピンのＰＯＤＴＭモードにおける信号制御ポリシーを読み取り関連属性の信号制御ポリシーと組み合わせることによって、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0101】
対応的に、図８に示すように、第１インピーダンス制御信号がＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］で表され、第２インピーダンス制御信号がＯＤＴ＿ＣＴＲＬ［Ｍ：０］で表されている。特に、図６と比べると、図８における半導体メモリ３０も、第１オペコドＭＲ５ ＯＰ［２：１］をデコードして第１非検証状態制御信号を得るための第１前処理モジュール４４と、ＲＴＴ＿ＷＲに関わるＭＲ３４［５：３］、ＲＴＴ＿ＮＯＭ＿ＷＲに関わるＭＲ３５［２：０］、ＲＴＴ＿ＮＯＭ＿ＲＤに関わるＭＲ３５［５：３］、ＲＴＴ＿ＰＡＲＫに関わるＭＲ３４［２：０］、ＤＱＳ＿ＲＴＴ＿ＰＡＲＫに関わるＭＲ３３［５：３］に基づいて、第２インピーダンス制御信号を決定するための第２前処理モジュール４５を備える。
【0102】
類似的に、以下、３種の動作場面に分けて図８の動作原理を説明する。
【0103】
動作場面１では、半導体メモリ３０がＰＯＤＴＭモードに入っており且つデータマスクピン３１０が検証対象である。この時に、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理「１」であるため、第１選択モジュール４１３は第１デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］を出力して、第１検証状態制御信号を得、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「１」であるため、第２選択モジュール４１４は第１選択モジュール４１３の決定した第１検証状態制御信号を出力して、第１インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］を得る。上述したように、ＰＯＤＴＭモードにおける第２インピーダンス制御信号ＯＤＴ＿ＣＴＲＬ［Ｍ：０］が無効であるため、第１論理モジュール４２は、実際に第１インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を論理的に組み合わせて第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得て、更にデータマスクピン３１０のインピーダンスを制御する。
【0104】
このようにして、動作場面１においては、データマスクピン３１０のインピーダンスはやはり第１オペコドＭＲ５ ＯＰ［２：１］によって制御される。
【0105】
動作場面２では、半導体メモリ３０がＰＯＤＴＭモードに入っており、且つデータマスクピン３１０が検証対象でない。この時に、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理「０」であるため、第１選択モジュール４１３は第２デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を出力して、第１検証状態制御信号を得、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「１」であるため、第２選択モジュール４１４は第１選択モジュール４１３で決定された第１検証状態制御信号を出力して、第１インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］を得る。上述したように、ＰＯＤＴＭモードにおける第２インピーダンス制御信号ＯＤＴ＿ＣＴＲＬが無効であるため、第１論理モジュール４２は、実際に第１インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を論理的に組み合わせて第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得て、更にデータマスクピン３１０のインピーダンスを制御する。
【0106】
このようにして、動作場面２においては、データマスクピン３１０のインピーダンスはやはり第２オペコドＭＲ３４ ＯＰ［２：０］によって制御される。
【0107】
動作場面３では、半導体メモリ３０がＰＯＤＴＭモードになっていない。この時に、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「０」であるため、第２選択モジュール４１４は第１前処理モジュール４４で決定された第１非検証状態制御信号を出力して、第１インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］を得る。同時に第２前処理モジュール４５は第２インピーダンス制御信号ＯＤＴ＿ＣＴＲＬ ［Ｍ：０］を出力する。上述したように、データマスクピンＤＭがＷｒｉｔｅ機能だけをサポートするため、非ＰＯＤＴＭモードにおける第１インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］が無効であり、且つ第２インピーダンス制御信号ＯＤＴ＿ＣＴＲＬ［Ｍ：０］が有効であるため、第１論理モジュール４２は、第２インピーダンス制御信号ＯＤＴ＿ＣＴＲＬ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を組み合わせて第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得て、更にデータマスクピン３１０のインピーダンスを制御する。
【0108】
このようにして、動作場面３においては、データマスクピン３１０のインピーダンスも第２前処理モジュール４５によって制御され、具体的には実際の動作状態によって決められる。
【0109】
更に説明すべきことは、図７と図８では、信号通路に付いている「／」という符号はここで実際に複数本の信号通路が存在することを示すためのものであり、例示するように１本しか描かれていない点である。言い換えると、ＭＲ３４ ＯＰ［２：０］、ＭＲ５ ＯＰ［２：１］、ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］、ＲＴＴ＿ＣＯＤＥ［Ｍ：０］、ＩＭＰｐｕ＿ＣＯＤＥ ［Ｍ：０］、ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］、ＯＤＴ＿ＣＴＲＬ［Ｍ：０］、ＯＤＴ＿ＭＵＸ［Ｍ：０］、ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥのうちの各信号はそれぞれ自分の信号通路を有する複数のサブ信号を含む。
【0110】
【0111】
幾つかの実施例では、図７又は図８に示すように、第１デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］、第２デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］、第１検証状態制御信号、第１非検証状態制御信号及び第１インピーダンス制御信号はいずれも（Ｍ＋１）ビットのサブ信号を含み、［Ｍ：０］で表し、第１選択モジュール４１３は、（Ｍ＋１）個の第１データセレクタを含み、第２選択モジュール４１４は、（Ｍ＋１）個の第２データセレクタを含み、１つの第１データセレクタの入力端子がそれぞれ第１デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］の１ビットのサブ信号と第２デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］の１ビットのサブ信号を受信し、１つの第１データセレクタの出力端子が第１検証状態制御信号の１ビットのサブ信号を出力するためのものであり、全ての第１データセレクタの制御端子がいずれも第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮを受信し、１つの第２データセレクタの入力端子が第１検証状態制御信号の１ビットのサブ信号と第１非検証状態制御信号の１ビットのサブ信号を受信し、１つの第２データセレクタの出力端子が第１インピーダンス制御信号の１ビットのサブ信号を出力するためのものであり、全ての第２データセレクタの制御端子がいずれも検証イネーブル信号ＰＯＤＴＭ＿ＥＮを受信し、Ｍが正整数である。
【0112】
説明すべきこととしては、第１検証状態制御信号が第１検証状態制御信号［Ｍ：０］で表され、第１非検証状態制御信号が第１非検証状態制御信号［Ｍ：０］で表され、第１インピーダンス制御信号が第１インピーダンス制御信号［Ｍ：０］で表される。このようにして、１番目の第１データセレクタは、それぞれＲＯＮｐｕ＿ＣＯＤＥ［０］、ＲＴＴ＿ＣＯＤＥ［０］及びＰＯＤＴＭ＿ＤＭ＿ＥＮを受信し、ＰＯＤＴＭ＿ＤＭ＿ＥＮに基づいて、ＲＯＮｐｕ＿ＣＯＤＥ［０］とＲＴＴ＿ＣＯＤＥ［０］のうちの１つを選択して第１検証状態制御信号［０］を出力し、１番目の第２データセレクタは、それぞれ第１検証状態制御信号［０］、第１非検証状態制御信号［０］及びＰＯＤＴＭ＿ＥＮを受信し、ＰＯＤＴＭ＿ＥＮに基づいて、第１検証状態制御信号［０］と第１非検証状態制御信号［０］のうちの１つを選択して第１インピーダンス制御信号［０］を出力し、他について参照して理解できる。
【0113】
幾つかの実施例では、第２インピーダンス制御信号は、（Ｍ＋１）ビットのサブ信号を含み、第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］は、Ｎビットのサブ信号を含む。第１目標信号は、Ａ組のサブ信号を含み、各組のサブ信号がＮビットのサブ信号を含み、第１目標信号内の１組目の信号がＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］で表され、第１目標信号内の２組目の信号がＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿２［Ｎ－１：０］で表され…第１目標信号内のＡ組目の信号がＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿Ａ［Ｎ－１：０］で表される。
【0114】
第１駆動モジュール４３は、それぞれ第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ内の１組のサブ信号を受信するためのＡ個の第１インピーダンスユニットを備え、図７又は図８に示すように、第１論理モジュール４２は、具体的には、第１インピーダンス制御信号と第２インピーダンス制御信号に基づいて、少なくとも１つの第１インピーダンスユニットのレベルプルアップ機能が起動されるか否かを決定し、また、ａ番目の第１インピーダンスユニットのレベルプルアップ機能を起動する場合、第１較正信号に基づいて、第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ内のａ組目のサブ信号のレベル状態を決定して、ａ番目の第１インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、ａ番目の第１インピーダンスユニットのレベルプルアップ機能を起動しない場合、第１目標信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ内のａ組目のサブ信号が全て第１レベル状態にあることを決定するように構成され、ａ、Ｎ、Ａがいずれも整数であり、ａがＡ以下であり、（Ｍ＋１）がＡ以下である。
【0115】
理解すべきこととしては、複数の第１インピーダンスユニットが並列接続状態にあり、各第１インピーダンスユニットが標準抵抗値ＲＺＱを提供することができる。このようにして、データマスクピン３１０のプルアップインピーダンスをＲＺＱ／２に調整する必要がある場合、２つの第１インピーダンスユニットのレベルプルアップ機能をオンにし、残りの第１インピーダンスユニットのレベルプルアップ機能をオフにし、データマスクピン３１０のプルアップインピーダンスをＲＺＱ／３に調整する必要がある場合、３つの第１インピーダンスユニットのレベルプルアップ機能を起動し、残りの第１インピーダンスユニットのレベルプルアップ機能をオフにし、他には参照して理解されたい。
【0116】
理解すべきこととしては、第１論理モジュール４２にとっては、第１インピーダンス制御信号と第２インピーダンス制御信号の二者のうち、有効信号が１つだけ存在する。Ｍ＋１≦Ａである場合、当該有効信号内の１ビットのサブ信号は１つ又は複数の第１インピーダンスユニットのレベルプルアップ機能が起動されるか否かを制御する。
【0117】
例として、Ｍ＋１＝Ａ＝７である場合、第１インピーダンス制御信号と第２インピーダンス制御信号の二者のうちの有効信号がＩＭＰｐｕ＿ＣＯＤＥ［６：０］であると仮定すると、ＩＭＰｐｕ＿ＣＯＤＥ［０］が１番目の第１インピーダンスユニットを制御し、ＩＭＰｐｕ＿ＣＯＤＥ［１］が２番目の第１インピーダンスユニットを制御し…ＩＭＰｐｕ＿ＣＯＤＥ［６］が７番目の第１インピーダンスユニットを制御する。具体的には、ＩＭＰｐｕ＿ＣＯＤＥ［６：０］＝１１１１１１１であると仮定すると、第１目標信号内の各組のサブ信号（合計７組）のレベル値が共に第１較正信号のレベル値と対応的に同じであり、これで７つの第１インピーダンスユニットのプルアップ抵抗値が共にＲＺＱとなり、更にデータマスクピン３１０のプルアップインピーダンスがＲＺＱ／７となり、ＩＭＰｐｕ＿ＣＯＤＥ［６：０］＝１１１１０００であると仮定すると、第１目標信号内の１組目のサブ信号～３組目のサブ信号のそれぞれのレベル値が共に第１レベル状態であり、且つ４組目のサブ信号～７組目のサブ信号内の各組のサブ信号のレベル値が共に第１較正信号のレベル値と対応的に同じであり、これで１番目の第１インピーダンスユニット～３番目の第１インピーダンスユニットが共に切断状態となり、且つ４番目の第１インピーダンスユニット～７番目の第１インピーダンスユニットのプルアップ抵抗値が共にＲＺＱとなり、更にデータマスクピン３１０のプルアップインピーダンスがＲＺＱ／４となる。他について参照して理解できる。
【0118】
例として、Ｍ＋１＝４、Ａ＝７の場合、第１インピーダンス制御信号と第２インピーダンス制御信号二者のうちの有効信号がＩＭＰｐｕ＿ＣＯＤＥ［３：０］であると仮定すると、ＩＭＰｐｕ＿ＣＯＤＥ［０］が１番目の第１インピーダンスユニットを制御し、ＩＭＰｐｕ＿ＣＯＤＥ［１］が２番目の第１インピーダンスユニットと３番目の第１インピーダンスユニットを制御し、ＩＭＰｐｕ＿ＣＯＤＥ［２］が４番目の第１インピーダンスユニットと５番目のインピーダンスユニットを制御し、ＩＭＰｐｕ＿ＣＯＤＥ［３］が６番目の第１インピーダンスユニットと７番目の第１インピーダンスユニットを制御する。具体的には、ＩＭＰｐｕ＿ＣＯＤＥ［３：０］＝１１１１であると仮定すると、第１目標信号内の各組のサブ信号のレベル値が共に第１較正信号のレベル値と同じであり、これで７つの第１インピーダンスユニットのプルアップ抵抗値がＲＺＱとなり、更にデータマスクピン３１０のプルアップインピーダンスがＲＺＱ／７となり、ＩＭＰｐｕ＿ＣＯＤＥ［３：０］＝１１００であると仮定すると、第１目標信号内の１組目のサブ信号～３組目のサブ信号のそれぞれのレベル値が共に第１レベル状態であり、且つ４組目のサブ信号～７組目のサブ信号内の各組のサブ信号のレベル値が共に第１較正信号のレベル値と対応的に同じであり、これで１番目の第１インピーダンスユニット～３番目の第１インピーダンスユニットが切断状態となり、且つ４番目の第１インピーダンスユニット～７番目の第１インピーダンスユニットのプルアップ抵抗値が共にＲＺＱとなり、更にデータマスクピン３１０のプルアップインピーダンスがＲＺＱ／４となる。他について参照して理解できる。
【0119】
これに基づき、ある第１インピーダンスユニットのレベルプルアップ機能を起動する場合、第１較正信号を用いて当該第１インピーダンスユニットのプルアップ抵抗値を標準抵抗値に較正し、逆に、当該第１インピーダンスユニットのレベルプルアップ機能を起動しない場合、第１レベル状態にある固定信号を用いて第１インピーダンスユニットの関連回路を切断する。
【0120】
幾つかの実施例では、図７又は図８に示すように、各第１インピーダンスユニットは、いずれもＮ個の第１スイッチトランジスタ（例えば、図７又は図８における第１スイッチトランジスタ４３１）、Ｎ個の第２スイッチトランジスタ（例えば、図７又は図８における第２スイッチトランジスタ４３２）及び２Ｎ個の第１抵抗器（例えば、図７又は図８における第１抵抗器４３３）を備え、ａ番目の第１インピーダンスユニットにおけるｎ番目の第１スイッチトランジスタの制御端子が第１目標信号におけるａ組目のサブ信号内のｎ番目のサブ信号に接続され、１つの第１スイッチトランジスタの第１端子が１つの第１抵抗器の第１端子に接続され、１つの第１スイッチトランジスタの第２端子が１つの電源信号に接続され、１つの第２スイッチトランジスタの制御端子がアース信号ＶＳＳに接続され、１つの第２スイッチトランジスタの第１端子がアース信号ＶＳＳに接続され、１つの第２スイッチトランジスタの第２端子が１つの第１抵抗器の第１端子に接続され、２Ｎ個の第１抵抗器の第２端子がいずれもデータマスクピンに接続される。ｎがＮ以下である。特に、第２スイッチトランジスタの制御端子に接続される信号は具体的な回路論理により決定される必要があり、主に第２スイッチトランジスタを非導通状態に制御することに用いられる。
【0121】
説明すべきこととして、図７又は図８では、１番目の第１インピーダンスユニットを例とすると、１番目の第１インピーダンスユニットが第１目標信号内の１組目のサブ信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］を受信するためのものであり、且つＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］がＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿１［０］、ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿１［１］…ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１］といったＮ個のサブ信号を含み、各サブ信号が、１つの第１スイッチトランジスタの動作状態を対応的に制御することで、標準抵抗値でレベルプルアップ機能を実行するか、又はレベルプルアップ機能を実行しないように当該第１インピーダンスユニットを制御するためのものである。
【0122】
また、図７又は図８では、１番目の第１インピーダンスユニットは、３つの第１スイッチトランジスタ（１つの第１スイッチトランジスタ４３１のみに番号が記載されている）、３つの第２スイッチトランジスタ（１つの第２スイッチトランジスタ４３２のみに番号が記載されている）及び６つの第１抵抗器（１つの第１抵抗器４３３のみに番号が記載されている）のみが示されているが、実際の場合、第１スイッチトランジスタ／第２スイッチトランジスタ／第１抵抗器の数量はより多くても、より少なくてもよい。
【0123】
理解すべきこととして、データマスクピン３１０はデータ書き込み機能のみをサポートし、終端インピーダンスを提供するので、レベルプルダウン機能を実行する必要がない。従って、全ての第２スイッチトランジスタの第１端子がいずれもアース信号ＶＳＳに接続され、全ての第２スイッチトランジスタが導通しないことに相当する。
【0124】
以下、第２駆動回路３２１の具体的な構造を例示的に説明する。理解すべきこととして、第２駆動回路３２１内の何らかの信号の名称が第１駆動回路３１１内の何らかの信号と異なるが、信号源と波形が基本的に同じなので、同じ英語名が採用されている。
【0125】
本開示の実施例では、半導体メモリ３０は、更に、第３非検証状態制御信号、第４インピーダンス制御信号、第５インピーダンス制御信号、第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］及び第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］を決定するように構成される。
【0126】
図９に示すように、第２駆動回路３２１は、
第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮ（例えば、上記のＰＯＤＴＭ＿ＤＱ０＿ＥＮ又はＰＯＤＴＭ＿ＤＱ１＿ＥＮ…又はＰＯＤＴＭ＿ＤＱ７＿ＥＮ）、第１オペコドＭＲ５ ＯＰ［２：１］、第２オペコドＭＲ３４ ＯＰ［２：０］及び第３非検証状態制御信号を受信し、半導体メモリ３０が予め設定された検証モードにある時に、第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮにより、第１オペコドＭＲ５ ＯＰ［２：１］と第２オペコドＭＲ３４ ＯＰ［２：０］のうちの１つに基づいて第３インピーダンス制御信号を出力し、又は、半導体メモリ３０が予め設定された検証モードでない時に、第３非検証状態制御信号に基づいて第３インピーダンス制御信号を出力するように構成される第２信号処理モジュール５１と、
第３インピーダンス制御信号、第４インピーダンス制御信号及び第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］を受信し、第３インピーダンス制御信号、第４インピーダンス制御信号及び第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］に対して選択と論理組合を行って、第２目標信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥを出力するように構成される第２論理モジュール５２１と、
第５インピーダンス制御信号と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］を受信し、第５インピーダンス制御信号と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］に対して論理組合処理を行って、第３目標信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを出力するように構成される第３論理モジュール５２２と、
複数の第２インピーダンスユニットを含み、第２目標信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥと第３目標信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを受信し、第２目標信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥと第３目標信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを用いて複数の第２インピーダンスユニットを制御して、対応するデータピン３２０のインピーダンスを制御するように構成される第２駆動モジュール５３と、を備えてもよい。
第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮ（例えば、上記のＰＯＤＴＭ＿ＤＱ０＿ＥＮ又はＰＯＤＴＭ＿ＤＱ１＿ＥＮ…又はＰＯＤＴＭ＿ＤＱ７＿ＥＮ）、第１オペコドＭＲ５ ＯＰ［２：１］、第２オペコドＭＲ３４ ＯＰ［２：０］及び第３非検証状態制御信号を受信し、半導体メモリ３０が予め設定された検証モードにある時に、第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮにより、第１オペコドＭＲ５ ＯＰ［２：１］と第２オペコドＭＲ３４ ＯＰ［２：０］のうちの１つに基づいて第３インピーダンス制御信号を出力し、又は、半導体メモリ３０が予め設定された検証モードでない時に、第３非検証状態制御信号に基づいて第３インピーダンス制御信号を出力するように構成される第２信号処理モジュール５１と、
第３インピーダンス制御信号、第４インピーダンス制御信号及び第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］を受信し、第３インピーダンス制御信号、第４インピーダンス制御信号及び第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］に対して選択と論理組合を行って、第２目標信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥを出力するように構成される第２論理モジュール５２１と、
第５インピーダンス制御信号と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］を受信し、第５インピーダンス制御信号と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］に対して論理組合処理を行って、第３目標信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを出力するように構成される第３論理モジュール５２２と、
複数の第２インピーダンスユニットを含み、第２目標信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥと第３目標信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを受信し、第２目標信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥと第３目標信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを用いて複数の第２インピーダンスユニットを制御して、対応するデータピン３２０のインピーダンスを制御するように構成される第２駆動モジュール５３と、を備えてもよい。
【0127】
説明すべきこととして、各データピン３２０がそれぞれ各自の第２駆動回路３２１に対応し、本開示の実施例では１つの第２駆動回路３２１を例として説明する。
【0128】
理解すべきこととして、データピン３２０はＷｒｉｔｅ機能とＲｅａｄ機能をサポートし、同時にレベルプルアップ機能とレベルプルダウン機能に関わるので、第２駆動回路３２１にはレベルプルアップ機能を制御する第３インピーダンス制御信号と第４インピーダンス制御信号が存在するだけでなく、レベルプルダウン機能を制御する第５インピーダンス制御信号も存在する。
【0129】
説明すべきこととして、第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］がプルアップ抵抗値を較正するためのものであり、即ち、第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］が各第２インピーダンスユニットのプルアップ抵抗値を標準抵抗値に較正するためのものである。第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］がプルダウン抵抗値を較正するためのものであり、即ち、第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］が各第２インピーダンスユニットのプルダウン抵抗値を標準抵抗値に較正するためのものである。
【0130】
また、第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］と第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］がいずれもプルアップ抵抗値を較正するものであり、一部の実施例では、第１インピーダンスユニットと第２インピーダンスユニットのずれが誤差許容範囲内にあると考えられるので、第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］と第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］が同じ信号であってもよい。
【0131】
更に説明すべきこととして、第２駆動回路３２１にとっては、第２論理モジュール５２１によって第３インピーダンス制御信号と第４インピーダンス制御信号のうちの有効信号と第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］を組み合わせて、第２インピーダンスユニット５３のレベルプルアップ機能を制御するための第２目標信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥを形成する。この部分の回路の回路構造と信号処理過程については第１駆動回路３１１を参照して対応的に理解でき、ここで詳細な説明を省略する。
【0132】
このほか、第２駆動回路３２１は、更に、第３論理モジュール５２２によって第５インピーダンス制御信号と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］を組み合わせて、第２インピーダンスユニット５３のレベルプルダウン機能を制御するための第３目標信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを形成する。
【0133】
幾つかの実施例では、図９に示すように、第２信号処理モジュール５１は、
第１オペコドＭＲ５ ＯＰ［２：１］を受信し、第１オペコドＭＲ５ ＯＰ［２：１］をデコードし、第３デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第４デコードモジュール５１１と、
第２オペコドＭＲ３４ ＯＰ［２：０］を受信し、第２オペコドＭＲ３４ ＯＰ［２：０］をデコードし、第４デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第５デコードモジュール５１２と、
第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮ、第３デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］及び第４デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を受信し、第２検証標識信号に基づいて、第３デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］と第４デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］のうちの１つを選択して第３検証状態制御信号を出力するように構成される第３選択モジュール５１３と、
検証イネーブル信号ＰＯＤＴＭ＿ＥＮ、第３検証状態制御信号及び第３非検証状態制御信号を受信し、検証イネーブル信号ＰＯＤＴＭ＿ＥＮにより、第３検証状態制御信号と第３非検証状態制御信号のうちの１つを選択して第３インピーダンス制御信号を出力するように構成される第４選択モジュール５１４であって、検証イネーブル信号ＰＯＤＴＭ＿ＥＮは半導体メモリ３０が予め設定された検証モードにあるか否かを指示するためのものである第４選択モジュール５１４と、を備えてもよい。
第１オペコドＭＲ５ ＯＰ［２：１］を受信し、第１オペコドＭＲ５ ＯＰ［２：１］をデコードし、第３デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第４デコードモジュール５１１と、
第２オペコドＭＲ３４ ＯＰ［２：０］を受信し、第２オペコドＭＲ３４ ＯＰ［２：０］をデコードし、第４デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第５デコードモジュール５１２と、
第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮ、第３デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］及び第４デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を受信し、第２検証標識信号に基づいて、第３デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］と第４デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］のうちの１つを選択して第３検証状態制御信号を出力するように構成される第３選択モジュール５１３と、
検証イネーブル信号ＰＯＤＴＭ＿ＥＮ、第３検証状態制御信号及び第３非検証状態制御信号を受信し、検証イネーブル信号ＰＯＤＴＭ＿ＥＮにより、第３検証状態制御信号と第３非検証状態制御信号のうちの１つを選択して第３インピーダンス制御信号を出力するように構成される第４選択モジュール５１４であって、検証イネーブル信号ＰＯＤＴＭ＿ＥＮは半導体メモリ３０が予め設定された検証モードにあるか否かを指示するためのものである第４選択モジュール５１４と、を備えてもよい。
【0134】
図９に示す第２駆動回路３２１は、第３非検証状態制御信号と第４インピーダンス制御信号の定義によっては、具体的な実施形態が２種存在してもよい。
【0135】
一実施例では、第３非検証状態制御信号は対応するデータピンの終了状態におけるインピーダンスを指示するためのものであり、第４インピーダンス制御信号と第５インピーダンス制御信号は共同で対応するデータピンの出力駆動状態におけるインピーダンスを指示するためのものである。つまり、データピンのＰＯＤＴＭモードにおける信号制御ポリシーを書き込み関連属性の信号制御ポリシーと組み合わせることによって、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0136】
対応的に、図１０に示すように、第３インピーダンス制御信号がＯＤＴ＿ＭＵＸ［Ｍ：０］で表され、第４インピーダンス制御信号がＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］で表され、第５インピーダンス制御信号がＩＭＰｐｄ＿ＣＯＤＥ［Ｍ：０］で表されている。特に、図９と比べると、図１０における第２駆動回路３２１は、更に、第１オペコドＭＲ５ ＯＰ［２：１］をデコードして第４インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］を得るための第３前処理モジュール５４と、ＲＴＴ＿ＷＲに関わるＭＲ３４［５：３］、ＲＴＴ＿ＮＯＭ＿ＷＲに関わるＭＲ３５［２：０］、ＲＴＴ＿ＮＯＭ＿ＲＤに関わるＭＲ３５［５：３］、ＲＴＴ＿ＰＡＲＫに関わるＭＲ３４［２：０］、ＤＱＳ＿ＲＴＴ＿ＰＡＲＫに関わるＭＲ３３［５：３］により、第３非検証状態制御信号を決定するための第４前処理モジュール５５を備える。また、後の説明において、半導体メモリ３０がＰＯＤＴＭモードにある場合、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「１」であり、半導体メモリ３０がＰＯＤＴＭモードでない場合、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「０」であり、対応するデータピン３２０がＰＯＤＴＭモードの検証対象である場合、対応する第１検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮが論理「１」であり、対応するデータピン３２０がＰＯＤＴＭモードの検証対象でない場合、対応する第１検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮが論理「０」である。
【0137】
図１０における第２駆動回路３２１は図７における第１駆動回路３１１の動作原理と大体同じであり、上記の図７についての説明を参照して対応的に理解でき、本開示の実施例で詳細な説明が省略される。また、図１０における第２駆動回路３２１においてはレベルプルダウンインピーダンスの制御部分となる第３論理モジュール５２２が増設されており、その信号処理原理については後の説明を参照されたい。理解すべきこととして、データピン３２０がＷｒｉｔｅ機能とＲｅａｄ機能をサポートするため、非ＰＯＤＴＭモードで、実際の動作要求に応じて第３インピーダンス制御信号を有効にするか、又は第４インピーダンス制御信号を有効にするかを決定する必要があり、更に有効にされた信号と第２較正信号ＺＱ２＿ＣＯＤＥ［Ｍ：０］を論理的に組み合わせて、第２目標信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥを得る。
【0138】
別の実施例では、第３非検証状態制御信号と第５インピーダンス制御信号は共同で対応するデータピンの出力駆動状態におけるインピーダンスを指示するためのものであり、第４インピーダンス制御信号は対応するデータピンの終了状態におけるインピーダンスを指示するためのものである。つまり、データピンのＰＯＤＴＭモードにおける信号制御ポリシーを読み取り関連属性の信号制御ポリシーと組み合わせることによって、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0139】
対応的に、図１１に示すように、第３インピーダンス制御信号がＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］で表され、第４インピーダンス制御信号がＯＤＴ＿ＣＴＲＬ［Ｍ：０］で表され、第５インピーダンス制御信号がＩＭＰｐｄ＿ＣＯＤＥ［Ｍ：０］で表されている。特に、図９と比べると、図１１における半導体メモリ３０も、第１オペコドＭＲ５ ＯＰ［２：１］をデコードして第３非検証状態制御信号を得るための第３前処理モジュール５４と、ＲＴＴ＿ＷＲに関わるＭＲ３４［５：３］、ＲＴＴ＿ＮＯＭ＿ＷＲに関わるＭＲ３５［２：０］、ＲＴＴ＿ＮＯＭ＿ＲＤに関わるＭＲ３５［５：３］、ＲＴＴ＿ＰＡＲＫに関わるＭＲ３４［２：０］、ＤＱＳ＿ＲＴＴ＿ＰＡＲＫに関わるＭＲ３３［５：３］により、第４インピーダンス制御信号を決定するための第４前処理モジュール５５と、を備える。
【0140】
図１１における第２駆動回路３２１は図８における第１駆動回路３１１の動作原理と大体同じであり、上記の図８についての説明を参照して対応的に理解でき、本開示の実施例で詳細な説明が省略される。また、図１１における第２駆動回路３２１においてはレベルプルダウンインピーダンスの制御部分となる第３論理モジュール５２２が増設されており、その信号処理原理について後の説明を参照されたい。
【0141】
【0142】
幾つかの実施例では、第３デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］、第４デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］、第３検証状態制御信号、第３非検証状態制御信号及び第３インピーダンス制御信号は、いずれも（Ｍ＋１）ビットのサブ信号を含み、第３選択モジュール５１３は、（Ｍ＋１）個の第３データセレクタを含み、第４選択モジュール５１４は、（Ｍ＋１）個の第４データセレクタを含み、１つの第３データセレクタの入力端子が第３デコード信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］の１ビットのサブ信号と第４デコード信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］の１ビットのサブ信号を受信し、１つの第３データセレクタの出力端子が第３検証状態制御信号の１ビットのサブ信号を出力するためのものであり、全ての第３データセレクタの制御端子がいずれも第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮを受信し、１つの第４データセレクタの入力端子が第３検証状態制御信号の１ビットのサブ信号と第３非検証状態制御信号の１ビットのサブ信号を受信し、１つの第４データセレクタの出力端子が第３インピーダンス制御信号の１ビットのサブ信号を出力するためのものであり、全ての第４データセレクタの制御端子がいずれも検証イネーブル信号ＰＯＤＴＭ＿ＥＮを受信する。
【0143】
説明すべきこととして、第３検証状態制御信号が第３検証状態制御信号［Ｍ：０］で表され、第３非検証状態制御信号が第３非検証状態制御信号［Ｍ：０］で表され、第３インピーダンス制御信号が第３インピーダンス制御信号［Ｍ：０］で表される。このようにして、１番目の第３データセレクタは、それぞれＲＯＮｐｕ＿ＣＯＤＥ［０］、ＲＴＴ＿ＣＯＤＥ［０］及びＰＯＤＴＭ＿ＤＱ＿ＥＮを受信し、ＰＯＤＴＭ＿ＤＱ＿ＥＮにより、ＲＯＮｐｕ＿ＣＯＤＥ［０］とＲＴＴ＿ＣＯＤＥ［０］のうちの１つを選択して第３検証状態制御信号［０］を出力し、１番目の第４データセレクタは、それぞれ第３検証状態制御信号［０］、第３非検証状態制御信号［０］及びＰＯＤＴＭ＿ＥＮを受信し、ＰＯＤＴＭ＿ＥＮにより、第３検証状態制御信号［０］と第３非検証状態制御信号［０］のうちの１つを選択して第３インピーダンス制御信号［０］を出力し、他には参照しながら理解して類推することができる。
【0144】
幾つかの実施例では、第４インピーダンス制御信号は、（Ｍ＋１）ビットのサブ信号を含み、第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］は、いずれもＮビットのサブ信号を含み、第２目標信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥと第３目標信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥは、いずれもＡ組のサブ信号を含み、各組のサブ信号がいずれもＮビットのサブ信号を含む。第２駆動モジュール５３は、それぞれ第２目標信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ内の１組のサブ信号と第３目標信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥ内の１組のサブ信号を受信するためのものＡ個の第２インピーダンスユニットを備え、第２論理モジュール５２１は、具体的には、第３インピーダンス制御信号と第４インピーダンス制御信号に基づいて、少なくとも１つの第２インピーダンスユニットのレベルプルアップ機能が起動されるか否かを決定し、また、ａ番目の第２インピーダンスユニットのレベルプルアップ機能を起動する場合、第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］により第２目標信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ内のａ組目のサブ信号のレベル状態を決定して、ａ番目の第２インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、ａ番目の第２インピーダンスユニットのレベルプルアップ機能を起動しない場合、第２目標信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ内のａ組目のサブ信号が全て第１レベル状態にあることを決定するように構成される。第３論理モジュール５２２は、具体的には、第５インピーダンス制御信号に基づいて、少なくとも１つの第２インピーダンスユニットのレベルプルダウン機能が起動されるか否かを決定し、また、ａ番目の第２インピーダンスユニットのレベルプルダウン機能を起動する場合、第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］により第３目標信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥ内のａ組目のサブ信号のレベル状態を決定して、ａ番目の第２インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、ａ番目の第２インピーダンスユニットのレベルプルダウン機能を起動しない場合、第３目標信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥ内のａ組目のサブ信号がいずれも第２レベル状態にあることを決定するように構成される。
【0145】
説明すべきこととして、第２論理モジュール５２１によって第３インピーダンス制御信号と第４インピーダンス制御信号のうちの有効信号と第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］を組み合わせて、第２目標信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥを得て、更に第２インピーダンスユニットのレベルプルアップ機能を制御する。第２論理モジュール５２１は構造と機能が第１論理モジュール４２と大体同じであり、動作原理については上記の第１論理モジュール４２についての説明を参照でき、ここで詳細な説明が省略される。
【0146】
第３論理モジュール５２２は第５インピーダンス制御信号ＩＭＰｐｄ＿ＣＯＤＥ［Ｍ：０］と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］を組み合わせて、第３目標信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを得て、更に第２インピーダンスユニットのレベルプルダウン機能を制御するためのものである。類似的に、第５インピーダンス制御信号ＩＭＰｐｄ＿ＣＯＤＥ［Ｍ：０］の１ビットのサブ信号は１つ又は複数の第２インピーダンスユニットのレベルプルダウン機能が起動されるか否かを制御する。これに基づき、ある第２インピーダンスユニットのレベルプルダウン機能を起動する場合、第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］を用いて当該第２インピーダンスユニットのプルダウン抵抗値を標準抵抗値に較正して、レベルプルダウン機能を実行し、逆に、当該第２インピーダンスユニットのレベルプルダウン機能を起動しない場合、第２レベル状態にある固定信号を用いて第２インピーダンスユニットの関連回路を切断する。
【0147】
幾つかの実施例では、各第２インピーダンスユニットは、いずれもＮ個の第３スイッチトランジスタ（例えば、図１０又は図１１における第３スイッチトランジスタ５３１）、Ｎ個の第４スイッチトランジスタ（例えば、図１０又は図１１における第４スイッチトランジスタ５３２）及び２Ｎ個の第２抵抗器（例えば、図１０又は図１１における第２抵抗器５３３）を備え、ａ番目の第２インピーダンスユニットにおけるｎ番目の第３スイッチトランジスタの制御端子が第２目標信号におけるａ組目のサブ信号内のｎ番目のサブ信号に接続され、１つの第３スイッチトランジスタの第１端子が１つの第２抵抗器の第１端子に接続され、１つの第３スイッチトランジスタの第２端子が電源信号に接続され、ａ番目の第２インピーダンスユニットにおけるｎ番目の第４スイッチトランジスタの制御端子が第３目標信号におけるａ組目のサブ信号内のｎ番目のサブ信号に接続され、１つの第４スイッチトランジスタの第１端子がアース信号に接続され、１つの第４スイッチトランジスタの第２端子が１つの第２抵抗器の第１端子に接続され、２Ｎ個の第２抵抗器の第２端子がいずれも対応するデータピンに接続される。
【0148】
説明すべきこととして、図１０又は図１１においては、１番目の第２インピーダンスユニットを例とすると、１番目の第２インピーダンスユニットが第２目標信号内の１組目のサブ信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］と第３目標信号内の１組目のサブ信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］を受信するためのものである。ここで、ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］は、ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ＿１［０］、ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ＿１［１］…ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１］といったサブ信号を含み、各サブ信号が、１つの第３スイッチトランジスタの動作状態を対応して制御することで、標準抵抗値でレベルプルアップ機能を実行するか、又はレベルプルアップ機能を実行しないように当該第２インピーダンスユニットを制御するためのものであり、ＰＤ＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］は、ＰＤ＿ＭＡＩＮ＿ＣＯＤＥ＿１［０］、ＰＤ＿ＭＡＩＮ＿ＣＯＤＥ＿１［１］…ＰＤ＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１］といったサブ信号を含み、各サブ信号が、１つの第４スイッチトランジスタの動作状態を対応的に制御することで、標準抵抗値でレベルプルダウン機能を実行するか、又はレベルプルダウン機能を実行しないように当該第２インピーダンスユニットを制御するためのものである。
【0149】
また、図１０又は図１１においては、１番目の第２インピーダンスユニットは、３つの第３スイッチトランジスタ（１つの第３スイッチトランジスタ５３１のみに番号を付した）、３つの第４スイッチトランジスタ（１つの第４スイッチトランジスタ５３２のみに番号を付した）及び６つの第２抵抗器（１つの第２抵抗器５３３のみに番号を付した）のみが示されているが、実際の場合、第３スイッチトランジスタ／第４スイッチトランジスタ／第２抵抗器の数量はより多くても、より少なくてもよい。
【0150】
上記内容において、第１レベル状態がハイレベル状態であり、第２レベル状態がローレベル状態である。ハイレベル状態とはＮ型チャネル電界効果トランジスタを導通させるか、又はＰ型チャネル電界効果トランジスタを導通させないレベル値であり、ローレベル状態とはＮ型チャネル電界効果トランジスタを導通させないか、又はＰ型チャネル電界効果トランジスタを導通させるレベル値である。
【0151】
第１スイッチトランジスタと第３スイッチトランジスタがいずれもＰ型チャネル電界効果トランジスタであり、第２スイッチトランジスタと第４スイッチトランジスタがいずれもＮ型チャネル電界効果トランジスタであり、Ｐ型チャネル電界効果トランジスタの制御端子がゲート電極であり、Ｐ型チャネル電界効果トランジスタの第２端子がソース電極であり、Ｐ型チャネル電界効果トランジスタの第１端子がドレイン電極であり、Ｎ型チャネル電界効果トランジスタの制御端子がゲート電極であり、Ｎ型チャネル電界効果トランジスタの第２端子がドレイン電極であり、Ｎ型チャネル電界効果トランジスタの第１端子がソース電極であり、標準抵抗値がいずれも２４０オームである。
【0152】
本開示の実施例は、半導体メモリを提供し、半導体メモリが予め設定された検証モードにある時に、データピンに関連する第１モードレジスターと第２モードレジスターが直接データマスクピンのインピーダンスを定義することが許容され、データマスクピンにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンとに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0153】
【0154】
本開示の実施例では、半導体メモリ３０はＤＲＡＭチップであってもよい。
【0155】
更に、幾つかの実施例では、ＤＲＡＭチップがＤＤＲ５メモリ規格に合致する。
【0156】
本開示の実施例は、主に、半導体メモリによるデータマスクピンとデータピンの制御方法及び関連制御回路に関する。半導体メモリが予め設定された検証モードにある時に、データピンに関連する第１モードレジスターと第２モードレジスターが直接データマスクピンのインピーダンスを定義することが許容され、データマスクピンにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0157】
以上は本開示の好適な実施例に過ぎず、本開示の保護範囲を限定するためのものではない。
【0158】
説明すべきこととして、本開示において、用語「含む」、「からなる」又はその他のあらゆる変形は非排他的包含を含むように意図され、それにより一連の要素を含むプロセス、方法、物品又は装置は、それらの要素のみならず、明示されていない他の要素、又はこのようなプロセス、方法、物品又は装置に固有の要素をも含む。特に断らない限り、語句「一つの……を含む」により限定される要素は、該要素を含むプロセス、方法、物品又は装置に別の同じ要素がさらに存在することを排除するものではない。
【0159】
上記の本開示の実施例番号は説明するためのものに過ぎず、実施例の優劣を表すことがない。
【0160】
本開示により提供される幾つかの方法の実施例で開示された方法は、矛盾なく任意に組み合わせて、新たな方法の実施例を得ることができる。
【0161】
本開示により提供される幾つかの製品の実施例で開示された特徴は、矛盾なく任意に組み合わせて、新たな製品の実施例を得ることができる。
【0162】
本開示により提供される幾つかの方法又は機器の実施例で開示された特徴は、矛盾なく任意に組み合わせて、新たな方法の実施例又は機器の実施例を得ることができる。
【0163】
以上は本開示の具体的な実施形態に過ぎず、本開示の保護範囲がそれに限定されるものでなく、本開示に記載された技術範囲内に当業者に容易に想到される変化又は取り替えは、全て本開示の保護範囲に含まれる。従って、本開示の保護範囲は請求項の保護範囲に準ずるものとする。
【産業上の利用可能性】
【0164】
本開示の実施例は、制御方法、半導体メモリ及び電子機器を提供し、半導体メモリが予め設定された検証モードにある時に、データピンに関連する第１モードレジスターと第２モードレジスターが直接データマスクピンＤＭのインピーダンスを定義することが許容され、データマスクピンＤＭにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】