特許 7490995 炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-20

(45)【発行日】2024-05-28

(54)【発明の名称】炭化珪素半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240521BHJP

   H01L 29/12 20060101ALI20240521BHJP

   H01L 21/336 20060101ALI20240521BHJP

   H01L 29/423 20060101ALI20240521BHJP

   H01L 29/49 20060101ALI20240521BHJP

   H01L 21/28 20060101ALI20240521BHJP

【ＦＩ】

H01L29/78 652Q

H01L29/78 652T

H01L29/78 653A

H01L29/78 652J

H01L29/78 652C

H01L29/78 658E

H01L29/78 658F

H01L29/58 G

H01L21/28 301B

H01L21/28 301D

H01L29/78 652N

H01L29/78 652K

【請求項の数】 5

(21)【出願番号】P 2020046992

(22)【出願日】2020-03-17

(65)【公開番号】P2021150407

(43)【公開日】2021-09-27

【審査請求日】2023-02-13

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】木下 明将

【審査官】恩田 和彦

(56)【参考文献】

【文献】国際公開第２０１９／１１６６８４（ＷＯ，Ａ１）

【文献】特開２００９－０２１３０８（ＪＰ，Ａ）

【文献】特開２００３－２５８２５４（ＪＰ，Ａ）

【文献】特開２０１６－２１３４２１（ＪＰ，Ａ）

【文献】特開２０００－２２３７０５（ＪＰ，Ａ）

【文献】特開２０１８－１１７０５４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／４２３

Ｈ０１Ｌ ２１／２８

(57)【特許請求の範囲】

【請求項1】

第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板のおもて面側に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に選択的に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層を貫通して、前記第１半導体層に達する第１トレンチと、
前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
前記炭化珪素半導体基板の裏面に設けられた第２電極と、
前記第２半導体層を貫通して、前記第１半導体層に達する第２トレンチと、
前記第２トレンチの内部に前記ゲート絶縁膜を介して設けられた多結晶シリコン層と、
前記多結晶シリコン層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられたシリサイド層と、
前記ゲート電極および前記シリサイド層上に設けられた層間絶縁膜と、
をオン時に主電流が流れる活性領域内に備え、
前記多結晶シリコン層および前記シリサイド層は、前記ゲート電極と電気的に接続され、
前記シリサイド層と前記第１半導体領域との距離は、前記第２トレンチの深さ以上であることを特徴とする炭化珪素半導体装置。

【請求項2】

前記第２トレンチの奥行き方向は、前記第１トレンチの奥行き方向と垂直に設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記第２トレンチの幅は、１μｍ以下であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。

【請求項4】

前記第２トレンチの幅は、前記第１トレンチの幅と同じであることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。

【請求項5】

前記第２トレンチは、前記第１トレンチの奥行き方向に複数並列に設けられていることを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置に関する。

【背景技術】

【0002】

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。

【0003】

炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。

【0004】

トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。

【0005】

従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴを例に説明する。図１３は、従来の炭化珪素半導体装置の構造を示す上面図である。図１３に示すように、主電流が流れる活性領域１５３の外周部に、活性領域１５３の周囲を囲んで耐圧を保持するエッジ終端領域１５４が設けられている。活性領域１５３には、ゲート電極と電気的に接続するゲート電極パッド１２０と、ソース電極と電気的に接続するソース電極パッド１１５とが設けられている。

【0006】

従来、パワーＭＯＳＦＥＴでは、チップサイズが大きくなった場合に、ゲート電極とゲート電極パッド１２０との間のゲート抵抗のチップ内ばらつきを抑えるため、チップ表面にメタル構造のあるゲートランナー１５２を活性領域１５３内に横切るように設ける構成としている。

【0007】

図１４は、従来の炭化珪素半導体装置の構造を示す図１３の断面図であり、（ａ）は図１３のＡ－Ａ’断面図、（ｂ）は図１３のＢ―Ｂ’断面図である。図１４では、図１３のトレンチ型ＭＯＳＦＥＴ１５０の活性領域１５３のみを示している。トレンチ型ＭＯＳＦＥＴ１５０では、ＭＯＳ構造部１５１とゲートランナー１５２とを活性領域１５３内に備える。

【0008】

図１４に示すように、ｎ⁺型炭化珪素基板１０１のおもて面にｎ⁺型バッファ層１１６およびｎ型炭化珪素エピタキシャル層１０２が堆積される。ｎ型炭化珪素エピタキシャル層１０２のｎ⁺型炭化珪素基板１０１側に対して反対側の表面側は、ｎ型高濃度領域１０６が設けられている。また、ｎ型高濃度領域１０６のｎ⁺型炭化珪素基板１０１側に対して反対側の表面層には、第１ｐ⁺型ベース領域１０４が選択的に設けられている。ｎ型高濃度領域１０６には、トレンチ１１８の底面全体を覆うように第２ｐ⁺型ベース領域１０５が選択的に設けられている。

【0009】

また、ＭＯＳ構造部１５１には、さらにｐ型炭化珪素エピタキシャル層１０３、ｎ⁺型ソース領域１０７、ｐ⁺⁺型コンタクト領域１０８、ゲート絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１３、裏面電極１１４、トレンチ１１８、ソース電極パッド１１５およびドレイン電極パッド（不図示）が設けられている。ソース電極１１３は、ｎ⁺型ソース領域１０７、ｐ⁺⁺型コンタクト領域１０８上に設けられ、ソース電極１１３上にソース電極パッド１１５が設けられている。

【0010】

トレンチ型ＭＯＳＦＥＴ１５０では、ゲート電極１１０はチップ面内に複雑に張り巡らされているため、外部から電圧を印加するためのゲート電極パッド１２０からの距離が遠くなる部分も生じる。一般に、パワーＭＯＳＦＥＴではゲート電極１１０とゲート電極パッド１２０とを電気的に接続するゲート配線１１９を多結晶シリコン（Ｐｏｌｙ－Ｓｉ）で形成している。多結晶シリコンは抵抗がそれほど低くないため、ゲート電極パッド１２０から離れた場所のゲート電極１１０は、ゲート電極パッド１２０より近い場所のゲート電極１１０に比べて、ゲート配線１１９の抵抗が高くなり、チップ面内での動作時間に差が生じるおそれがある。

【0011】

この問題を解決するため、大きなチップ、例えば１辺が３ｍｍ以上のチップでは、ゲート配線１１９の抵抗が面内で均一になるように、低抵抗の金属を重ねて配線する構造（ゲートランナー）がチップの外周や活性領域１５３に作られる。例えば、図１３に示すように、表面にメタル構造のあるゲートランナー１５２を活性領域１５３内に横切る構成としている。

【0012】

図１４に示すように、ゲートランナー１５２には、ＭＯＳ構造部１５１と同様のｎ⁺型炭化珪素基板１０１、ｎ⁺型バッファ層１１６、ｎ型炭化珪素エピタキシャル層１０２、ｐ型炭化珪素エピタキシャル層１０３、ｎ⁺型ソース領域１０７およびｐ⁺⁺型コンタクト領域１０８が設けられている。ｐ型炭化珪素エピタキシャル層１０３、ｎ⁺型ソース領域１０７およびｐ⁺⁺型コンタクト領域１０８上にゲート絶縁膜１０９が設けられ、ゲート絶縁膜１０９上に多結晶シリコン層１１７および層間絶縁膜１１１が設けられる。層間絶縁膜１１１に設けられた開口部を通じて、多結晶シリコン層１１７と接続されるゲート配線１１９が設けられる。ここで、多結晶シリコン層１１７がＭＯＳ構造部１５１のゲート電極１１０と電気的に接続され、ゲート配線１１９を経由してゲート電極パッド１２０に接続される。

【0013】

また、高いアバランシェ耐量を得るため、複数のゲートフィンガートレンチと、複数のゲートフィンガートレンチを横切り、ゲート電極に電気的に接続されたゲートフィンガーとを含む、半導体装置が公知である（例えば、下記特許文献１参照）。

【0014】

また、複数のアクティブゲートトレンチが少なくとも１つのゲートランナートレンチに隣接するように、シリコン領域に画定されているトレンチゲート電界効果トランジスタ（ＦＥＴ）が公知である（例えば、下記特許文献２参照）。

【先行技術文献】

【特許文献】

【0015】

【文献】特許第６６００４７５号公報

【文献】特開２００９－５２２８０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0016】

上記のようにチップが大きくなると、ゲートランナー１５２を活性領域１５３内にも配置する必要があるが、ゲート配線１１９は、層間絶縁膜１１１上に設けられているため、活性領域１５３の一部を犠牲にする必要がある。さらに、ゲートランナー１５２では、メタル構造のゲート配線１１９をチップ表面に形成しなければならないため、広い領域を必要とする。例えば、図１４のゲートランナー１５２の幅Ｗｔ（ソース電極パッド１１５に設けられた開口部の幅）は、１００μｍ程度必要である。

【0017】

さらに、ソース電極パッド１１５を分断して、ゲートランナー１５２が設けられ、ゲートランナー１５２上には、ソース電極パッド１１５と接続するワイヤーを設けることができない。このため、ワイヤーボンディングを行うときのボンディング位置やボンディング方向等に制約が発生する。

【0018】

この発明は、上述した従来技術による問題点を解消するため、活性領域の縮小を抑えて、ワイヤーボンディングの領域に制約を加えない構造を実現できる炭化珪素半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0019】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板のおもて面側に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層を貫通して、前記第１半導体層に達する第１トレンチが設けられる。前記第１トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第２半導体層および前記第１半導体領域の表面に第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記第２半導体層を貫通して、前記第１半導体層に達する第２トレンチが設けられる。前記第２トレンチの内部に前記ゲート絶縁膜を介して多結晶シリコン層が設けられる。前記多結晶シリコン層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的にシリサイド層が設けられる。前記ゲート電極および前記シリサイド層上に層間絶縁膜が設けられる。これらをオン時に主電流が流れる活性領域内に備える。前記多結晶シリコン層および前記シリサイド層は、前記ゲート電極と電気的に接続される。前記シリサイド層と前記第１半導体領域との距離は、前記第２トレンチの深さ以上である。

【0020】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２トレンチの奥行き方向は、前記第１トレンチの奥行き方向と垂直に設けられていることを特徴とする。

【0021】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２トレンチの幅は、１μｍ以下であることを特徴とする。

【0022】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２トレンチの幅は、前記第１トレンチの幅と同じであることを特徴とする。

【0023】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２トレンチは、前記第１トレンチの奥行き方向に複数並列に設けられていることを特徴とする。

【0025】

上述した発明によれば、活性領域のゲートランナーはトレンチ構造であり、トレンチ内にシリサイド層と多結晶シリコン層が埋め込まれている。これにより、活性領域のゲートランナーの面積を少なくして、ＭＯＳ構造として使用できる領域を増やすことができる。また、シリサイド層を設けることで、ゲート抵抗を低くすることができる。さらに、従来のようにゲート配線が表面に露出していないため、ワイヤーボンディングの位置の制約が無くなる。

【発明の効果】

【0026】

本発明にかかる炭化珪素半導体装置によれば、活性領域の縮小を抑えて、ワイヤーボンディングの領域に制約を加えない構造を実現できるという効果を奏する。

【図面の簡単な説明】

【0027】

【図1】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図であり、（ａ）は図２のＡ－Ａ’断面図であり、（ｂ）は図２のＢ－Ｂ’断面図である。

【図2】実施の形態にかかる炭化珪素半導体装置の構造を示す図１の上面図である。

【図3】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。

【図4】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。

【図5】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。

【図6】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。

【図7】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。

【図8】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。

【図9】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。

【図10】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その８）。

【図11】実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である。

【図12】実施の形態にかかる炭化珪素半導体装置の他の構造を示す図１１のＢ－Ｂ’上面図である。

【図13】従来の炭化珪素半導体装置の構造を示す上面図である。

【図14】従来の炭化珪素半導体装置の構造を示す断面図で、（ａ）は図１３のＡ－Ａ’断面図、（ｂ）は図１３のＢ－Ｂ’断面図である。

【発明を実施するための形態】

【0028】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。

【0029】

（実施の形態）
実施の形態にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図であり、（ａ）は後述する図２のＡ－Ａ’断面図であり、（ｂ）は図２のＢ－Ｂ’断面図である。

【0030】

実施の形態にかかる炭化珪素半導体装置は、主電流が流れる活性領域の外周部に、活性領域の周囲を囲んで耐圧を保持するエッジ終端領域が設けられている。図１では、トレンチ型ＭＯＳＦＥＴの活性領域のみを示している。トレンチ型ＭＯＳＦＥＴの活性領域は、ＭＯＳ構造部５１とゲートランナー５２とを備える。

【0031】

図１に示すように、トレンチ型ＭＯＳＦＥＴ５０のＭＯＳ構造部５１は、半導体基板のおもて面（後述するｐ型炭化珪素エピタキシャル層３側の面）側にトレンチゲート構造のＭＯＳゲートを備えている。炭化珪素半導体基体は、炭化珪素からなるｎ⁺型炭化珪素基板（第１導電型の半導体基板）１上にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２およびｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３を順にエピタキシャル成長させてなる。ｎ⁺型バッファ層１６をｎ⁺型炭化珪素基板１上にエピタキシャル成長させてもよい。また、ｎ型高濃度領域６をｎ型炭化珪素エピタキシャル層２上にエピタキシャル成長させてもよい。

【0032】

トレンチゲート構造のＭＯＳゲートは、ｐ型炭化珪素エピタキシャル層３、ｎ⁺型ソース領域（第１導電型の第１半導体領域）７、ｐ⁺⁺型コンタクト領域８、トレンチ（第１トレンチ）１８、ゲート絶縁膜９およびゲート電極１０で構成される。

【0033】

具体的には、トレンチ１８は、半導体基板のおもて面から深さ方向ｚにｐ型炭化珪素エピタキシャル層３を貫通して、ｎ型高濃度領域６（ｎ型高濃度領域６が設けられていない場合は、ｎ型炭化珪素エピタキシャル層２、以下（２）と称する）に達する。深さ方向ｚとは、半導体基板のおもて面から裏面へ向かう方向である。トレンチ１８は、例えば、ストライプ状に配置されている。

【0034】

トレンチ１８の内部には、トレンチ１８の内壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９上にトレンチ１８の内部に埋め込むようにゲート電極１０が設けられている。１つのトレンチ１８内のゲート電極１０と、当該ゲート電極１０を挟んで隣り合うメサ領域（隣り合うトレンチ１８間の領域）と、でメイン半導体素子の１つの単位セルが構成される。図１（ａ）では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

【0035】

ｎ⁺型炭化珪素基板１のおもて面側に、ｎ⁺型バッファ層１６が設けられていてもよい。ｎ⁺型バッファ層１６は、ｎ⁺型炭化珪素基板１と同程度の不純物濃度で、例えば窒素がドーピングされているバッファ層である。ｎ⁺型バッファ層１６内で電子－ホールの再結合を促進し、ｎ⁺型炭化珪素基板１に注入されるホール密度を抑えることで、三角・帯状積層欠陥の発生を効果的に抑制することができる。

【0036】

ｎ型炭化珪素エピタキシャル層２のソース側（後述するソース電極１３側）の表面層に、ｐ型炭化珪素エピタキシャル層３に接するようにｎ型領域（以下、ｎ型高濃度領域とする）６が設けられていてもよい。ｎ型高濃度領域６は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型高濃度領域６は、例えば、トレンチ１８の内壁を覆うように、基板おもて面（半導体基板のおもて面）に平行な方向に一様に設けられている。

【0037】

ｎ型高濃度領域６は、ｐ型炭化珪素エピタキシャル層３との界面から、トレンチ１８の底面よりもドレイン側（後述する裏面電極１４側）に深い位置に達している。ｎ型高濃度領域６の内部には、第１，２ｐ⁺型ベース領域４、５がそれぞれ選択的に設けられていてもよい。第１ｐ⁺型ベース領域４は、隣り合うトレンチ１８間（メサ領域）に、第２ｐ⁺型ベース領域５およびトレンチ１８と離して設けられ、かつｐ型炭化珪素エピタキシャル層３に接する。第２ｐ⁺型ベース領域５は、トレンチ１８の底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ１８の底面コーナー部とは、トレンチ１８の底面と側壁との境界である。

【0038】

第１，２ｐ⁺型ベース領域４、５とｎ型炭化珪素エピタキシャル層２とのｐｎ接合は、トレンチ１８の底面よりもドレイン側に深い位置に形成されている。ｎ型高濃度領域６を設けずに、第１，２ｐ⁺型ベース領域４、５がｎ型炭化珪素エピタキシャル層２の内部に設けられていてもよい。第１，２ｐ⁺型ベース領域４、５のドレイン側端部の深さ位置は、第１，２ｐ⁺型ベース領域４、５とｎ型炭化珪素エピタキシャル層２とのｐｎ接合がトレンチ１８の底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第１，２ｐ⁺型ベース領域４、５により、トレンチ１８の底面に沿った部分でゲート絶縁膜９に高電界が印加されることを防止することができる。

【0039】

ｐ型炭化珪素エピタキシャル層３の内部には、ｎ⁺型ソース領域７が選択的に設けられている。ｎ⁺型ソース領域７と接するようにｐ⁺⁺型コンタクト領域８が選択的に設けられていてもよい。ｎ⁺型ソース領域７は、トレンチ１８の側壁のゲート絶縁膜９に接し、トレンチ１８の側壁のゲート絶縁膜９を介してゲート電極１０に対向する。

【0040】

層間絶縁膜１１は、ゲート電極１０を覆うように、半導体基板のおもて面全面に設けられている。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｚに貫通して基板おもて面に達するコンタクトホールが開口されている。

【0041】

ソース電極（第１電極）１３は、コンタクトホール内において半導体基板（ｎ⁺型ソース領域７）にオーミック接触し、かつ層間絶縁膜１１によりゲート電極１０と電気的に絶縁されている。ソース電極１３上に、ソース電極パッド１５が設けられている。ｐ⁺⁺型コンタクト領域８が設けられている場合、ソース電極１３はｐ⁺⁺型コンタクト領域８とオーミック接触する。ｐ⁺⁺型コンタクト領域８が設けられていない場合、ソース電極１３はｐ型炭化珪素エピタキシャル層３とオーミック接触する。

【0042】

半導体基板の裏面に、ドレイン電極となる裏面電極（第２電極）１４が設けられている。裏面電極１４上には、ドレイン電極パッド（不図示）が設けられている。

【0043】

また、図１（ｂ）に示すように、ゲートランナー５２は、ＭＯＳ構造部５１と同様のｎ⁺型炭化珪素基板１、ｎ⁺型バッファ層１６、ｎ型炭化珪素エピタキシャル層２が、ｐ型炭化珪素エピタキシャル層３、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８が設けられている。

【0044】

実施の形態では、活性領域内にゲート配線トレンチ（第２トレンチ）２１を形成して、ゲート配線１９をゲート配線トレンチ２１内に設ける。具体的には、ゲート配線トレンチ２１は、半導体基板のおもて面から深さ方向ｚにｐ型炭化珪素エピタキシャル層３を貫通して、ｎ型高濃度領域６（２）に達する。ゲート配線トレンチ２１は、例えば、ストライプ状に配置されている。ゲート配線トレンチ２１では、ｐ⁺型領域２０がゲート配線トレンチ２１の底部および側壁を覆い、ＭＯＳとして動作しないようになっている。

【0045】

ゲート配線トレンチ２１の内部には、ゲート配線トレンチ２１の内壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９上にゲート配線トレンチ２１内部に埋め込むように多結晶シリコン層１７が設けられている。また、多結晶シリコン層１７の一部または全部に多結晶シリコンよりも抵抗の低いシリサイド層２２が設けられている。シリサイド層２２の厚さは、多結晶シリコン層１７を形成する際に堆積する多結晶シリコンの膜厚程度である。例えば、多結晶シリコンの膜厚が０．５μｍ程度である場合、シリサイド層２２の厚さは０．５μｍ程度である。

【0046】

図１（ｂ）では、多結晶シリコン層１７の上部（層間絶縁膜１１側）にシリサイド層２２を設けた場合を示している。多結晶シリコン層１７とシリサイド層２２とをあわせてゲート配線１９となる。ゲート配線１９がＭＯＳ構造部５１のゲート電極１０と電気的に接続され、ゲート配線１９を経由してゲート電極１０とゲート電極パッドとが電気的に接続される。実施の形態では、シリサイド層２２を設けることで、ゲート電極１０とゲート電極パッドとの間のゲート抵抗を低くすることができる。

【0047】

ゲート配線トレンチ２１の幅は、１μｍ以下であることが好ましい。ゲート配線トレンチ２１に多結晶シリコン層１７を埋め込む際の多結晶シリコンの膜厚は０．５μｍ程度である。このため、ゲート配線トレンチ２１の幅が多結晶シリコンの膜厚の２倍より大きいと、ゲート配線トレンチ２１内に多結晶シリコン層１７を充填することができず、中に空洞ができる可能性があるためである。

【0048】

実施の形態のように、ゲートランナー５２の構造としてトレンチ構造を利用すると、少ない面積でゲートランナー５２を構成できる。例えば、ゲートランナー５２は、ＭＯＳ構造部５１の１セル分で形成でき、トレンチ１８とゲート配線トレンチ２１を同じ（同じとは：製造ばらつきを考慮して±５％程度以内）の大きさにすれば、ゲートランナー５２の幅Ｗ１は、０．５μｍ～１．０μｍ程度とすることができ、従来の１００μｍ程度より狭くなっている。このため、活性領域５３（図１参照）内でＭＯＳ構造部５１として使用できる領域を増やすことができる。なお、ｐ⁺型領域２０の幅は５μｍ以下である。

【0049】

さらに、ゲートランナー５２の表面にソース電極パッド１５が設けられ、表面の構造は従来のＭＯＳ構造部５１の構造と同様の構造をしている。従来のようにゲート配線１９が表面に露出していないため、ワイヤーボンディングの位置や方向の制約が無くなる。さらに、ゲートランナー５２の表面がＭＯＳ構造部５１と同程度に平坦になる。具体的には、層間絶縁膜１１の厚さが、ゲートランナー５２とＭＯＳ構造部５１とで同程度の厚さになるため、ソース電極パッド１５は、ゲートランナー５２とＭＯＳ構造部５１とで同程度に平坦になっている。

【0050】

図２は、実施の形態にかかる炭化珪素半導体装置の構造を示す図１のソース電極１３より上を省いたおもて面の上面図である。図２に示すように、トレンチ１８およびゲート配線トレンチ２１は、ストライプ状の構造を有し、トレンチ１８の奥行き方向とゲート配線トレンチ２１の奥行き方向は直交している。ＭＯＳＦＥＴとして動作する部分Ｍの間にゲートランナーとして動作する部分Ｓが設けられている。また、ゲート配線トレンチ２１のトレンチ１８と接続する部分では、シリサイド層２２が、トレンチ１８の奥行き方向（ｘ軸方向）に延在していてもよい。また、ゲートランナーとして動作する部分Ｓの幅Ｗ２は、５μｍ程度である。また、ＭＯＳＦＥＴとして動作する部分Ｍとシリサイド層２２との間の距離Ｗ３、つまりｎ⁺型ソース領域７とシリサイド層２２との間の距離は、ゲート配線トレンチ２１の深さＬ（図１参照）以上とすることが好ましい。これにより、シリサイド層２２がＭＯＳＦＥＴの動作に影響を及ぼすことを軽減することができる。

【0051】

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図３～図１０は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【0052】

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながらｎ⁺型バッファ層１６をエピタキシャル成長させてもよい。ｎ⁺型バッファ層１６の不純物濃度は、ｎ⁺型炭化珪素基板１の不純物濃度と同程度にする。次に、ｎ⁺型バッファ層１６の表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図３に示されている。

【0053】

次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ⁺型ベース領域４ａおよび第２ｐ⁺型ベース領域５を形成する。

【0054】

また、隣り合う下部第１ｐ⁺型ベース領域４ａと第２ｐ⁺型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ⁺型ベース領域４ａおよび第２ｐ⁺型ベース領域５の不純物濃度を例えば５×１０¹⁸／ｃｍ³程度に設定する。

【0055】

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを形成してもよい。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。ここまでの状態が図４に示されている。

【0056】

次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０¹⁵／ｃｍ³程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂとを合わせてｎ型炭化珪素エピタキシャル層２となる。

【0057】

次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ⁺型ベース領域４ｂを、下部第１ｐ⁺型ベース領域４ａに重なるように形成する。下部第１ｐ⁺型ベース領域４ａと上部第１ｐ⁺型ベース領域４ｂは連続した領域を形成し、第１ｐ⁺型ベース領域４となる。上部第１ｐ⁺型ベース領域４ｂの不純物濃度を例えば５×１０¹⁸／ｃｍ³程度となるように設定する。

【0058】

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２ｎ型炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを形成してもよい。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図５に示されている。

【0059】

次にｎ型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型炭化珪素エピタキシャル層３を１．１μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０¹⁷／ｃｍ³程度に設定する。ｐ型炭化珪素エピタキシャル層３をエピタキシャル成長により形成した後、ｐ型炭化珪素エピタキシャル層３にさらにアルミニウム等のｐ型の不純物を、ｐ型炭化珪素エピタキシャル層３のチャネル領域にイオン注入を行ってもよい。

【0060】

次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ⁺型ソース領域７を形成する。次に、ｎ⁺型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にリン等のｐ型の不純物をイオン注入し、ｐ⁺⁺型コンタクト領域８を形成してもよい。ｐ⁺⁺型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図６に示されている。

【0061】

ゲートランナー５２でも同様に、ｎ⁺型炭化珪素基板１の第１主面上に、ｎ⁺型バッファ層１６、ｎ型炭化珪素エピタキシャル層２、ｎ型高濃度領域６、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８が形成される。ｐ⁺型領域２０は、第１ｐ⁺型ベース領域４と同様な方法で形成することができる。

【0062】

次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ⁺型ベース領域４、第２ｐ⁺型ベース領域５、ｎ⁺型ソース領域７、ｐ⁺⁺型コンタクト領域８およびｐ⁺型領域２０の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

【0063】

次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型高濃度領域６（２）に達するトレンチ１８およびゲート配線トレンチ２１を形成する。トレンチ１８の底部はｎ型高濃度領域６（２）に形成された第２ｐ⁺型ベース領域５に達してもよい。ゲート配線トレンチ２１は、ｐ⁺型領域２０に達するように形成する。次に、トレンチ形成用マスクを除去する。ここまでの状態が図７に示されている。このように、実施の形態では、ゲート配線トレンチ２１は、トレンチ１８と同時に形成することが可能であるため、半導体装置製造のプロセスを変更する必要がない。

【0064】

次に、ｎ⁺型ソース領域７の表面と、トレンチ１８およびゲート配線トレンチ２１の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。ゲートランナー５２での、ここまでの状態が図９に示されている。

【0065】

次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン膜を設ける。この多結晶シリコン膜はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン膜をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。

【0066】

ゲートランナー５２でも同様に、多結晶シリコン膜はゲート配線トレンチ２１内を埋めるように形成してもよい。この多結晶シリコン膜をフォトリソグラフィによりパターニングし、ゲート配線トレンチ２１内部に残すことによって、多結晶シリコン層１７を形成する。次に、ゲートランナー５２では、多結晶シリコン１７上にニッケル膜２３を形成する。ゲートランナー５２での、ここまでの状態が図１０に示されている。

【0067】

次に、ニッケル膜２３をフォトリソグラフィによりパターニングし、ゲートランナーとして動作する部分Ｓに対応する領域のみに残す。次に、ゲート絶縁膜９に覆われた炭化珪素半導体層のシリコンとだけ反応する温度、例えば５００℃程度の温度で、多結晶シリコン層１７の一部または全部をシリサイド化してシリサイド層２２を形成する。ここでは、ゲートランナー５２のみをシリサイド化したが、ＭＯＳ構造部５１のゲート電極１０もシリサイド化してもよい。なお、シリサイド層２２を形成するための金属は、ニッケル以外にもクロム（Ｃｒ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、モリブデン（Ｍｏ）等の金属を利用してもよい。

【0068】

ゲート配線トレンチ２１に埋め込まれた多結晶シリコンは、エッチバックにより、へこんだ形状をしているが、実施の形態のように、シリサイド層２２を形成するとシリサイド層２２が盛り上がり、バリアメタル等との密着性が向上する。トレンチ１８にシリサイド層２２を形成した場合も、同様にバリアメタル等との密着性が向上する。

【0069】

次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８を露出させたコンタクトホールを形成する。ｐ⁺⁺型コンタクト領域８を形成しない場合、ｎ⁺型ソース領域７およびｐ型炭化珪素エピタキシャル層３を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図８に示されている。また、層間絶縁膜１１にコンタクトホールを形成した後に、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。この場合、バリアメタルにもｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８を露出させるコンタクトホールが設けられる。

【0070】

次に、層間絶縁膜１１に設けられたコンタクトホール内および層間絶縁膜１１上にソース電極１３となる導電性の膜を形成する。導電性の膜は、例えばニッケル（Ｎｉ）膜である。また、ｎ⁺型炭化珪素基板１の第２主面上にも、同様にニッケル（Ｎｉ）膜を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、コンタクトホール内部のニッケル膜をシリサイド化してソース電極１３とする。同時に、第２主面に形成したニッケル膜は、ｎ⁺型炭化珪素基板１とオーミック接合を形成する裏面電極１４となる。その後、未反応のニッケル膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１３を残す。

【0071】

次に、コンタクトホールを埋め込むようにソース電極パッド１５を形成する。ソース電極パッド１５を形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ⁺型炭化珪素基板１の裏面には、裏面電極１４のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、裏面電極１４を形成する。

【0072】

上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１に示すトレンチ型ＭＯＳＦＥＴ５０が完成する。

【0073】

図１１は、実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である。図１２は、実施の形態にかかる炭化珪素半導体装置の他の構造を示す図１１のＢ－Ｂ’上面図である。図１１および図１２に示すように、ゲート配線トレンチ２１は、ゲートランナーとして動作する部分Ｓの中に複数設けられてもよい。複数のゲート配線トレンチ２１は、ゲート配線トレンチ２１の奥行き方向（ｘ軸方向）と垂直な方向（ｙ軸方向）に並んでいる。

【0074】

多結晶シリコン層１７に、ｐ型の多結晶シリコンを用いるとｎ型に比べて抵抗が高くなる。このため、図１１および図１２のように、ゲート配線トレンチ２１を複数設けることで、ゲート抵抗を低減することができる。ゲート配線トレンチ２１の幅を広げると、多結晶シリコン層１７の埋め込みが十分できず中に空洞ができる場合があるため、ゲート配線トレンチ２１の幅を広くするよりも、複数設ける方が好ましい。

【0075】

以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、活性領域のゲートランナーはトレンチ構造であり、トレンチ内にシリサイド層と多結晶シリコン層が埋め込まれている。これにより、活性領域のゲートランナーの面積を少なくして、ＭＯＳ構造として使用できる領域を増やすことができる。また、シリサイド層を設けることで、ゲート抵抗を低くすることができる。さらに、従来のようにゲート配線が表面に露出していないため、ワイヤーボンディングの位置の制約が無くなる。

【0076】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0077】

以上のように、本発明にかかる炭化珪素半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

【符号の説明】

【0078】

１、１０１ ｎ⁺型炭化珪素基板
２、１０２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３、１０３ ｐ型炭化珪素エピタキシャル層
４、１０４ 第１ｐ⁺型ベース領域
４ａ 下部第１ｐ⁺型ベース領域
４ｂ 上部第１ｐ⁺型ベース領域
５、１０５ 第２ｐ⁺型ベース領域
６、１０６ ｎ型高濃度領域
６ａ 下部ｎ型高濃度領域
６ｂ 上部ｎ型高濃度領域
７、１０７ ｎ⁺型ソース領域
８、１０８ ｐ⁺⁺型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１３、１１３ ソース電極
１４、１１４ 裏面電極
１５、１１５ ソース電極パッド
１６、１１６ ｎ⁺型バッファ層
１７、１１７ 多結晶シリコン層
１８、１１８ トレンチ
１９、１１９ ゲート配線
２０ ｐ⁺型領域
２１ ゲート配線トレンチ
２２ シリサイド層
２３ ニッケル膜
５０、１５０ トレンチ型ＭＯＳＦＥＴ
５１、１５１ ＭＯＳ構造部
５２、１５２ ゲートランナー
５３、１５３ 活性領域
５４、１５４ エッジ終端領域
１２０ ゲート電極パッド

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】