特許 7491006 情報処理装置、及びプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-20

(45)【発行日】2024-05-28

(54)【発明の名称】情報処理装置、及びプログラム

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240521BHJP

   G06F 15/167 20060101ALI20240521BHJP

【ＦＩ】

G06F12/00 564A

G06F12/00 580

G06F15/167 610Z

【請求項の数】 6

(21)【出願番号】P 2020051605

(22)【出願日】2020-03-23

(65)【公開番号】P2021149848

(43)【公開日】2021-09-27

【審査請求日】2023-02-28

(73)【特許権者】

【識別番号】000005496

【氏名又は名称】富士フイルムビジネスイノベーション株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】ヌデ島 正起

(72)【発明者】

【氏名】橋本 貴之

(72)【発明者】

【氏名】高澤 大樹

【審査官】松平 英

(56)【参考文献】

【文献】特開２０１１－１３４０５７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／００５１２０４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ１２／００－１２／１２８

１３／１６－１３／１８

１５／１６－１５／１７７

Ｇ０６Ｔ １／００－１／４０

３／００－５／５０

Ｇ１１Ｃ１１／５６

１６／００－１７／１８

２９／００－２９／５６

(57)【特許請求の範囲】

【請求項1】

プロセッサを備え、
前記プロセッサは、
メモリに記憶された、時系列で処理をされるべき複数のデータにパイプライン方式で前記処理を行う複数のモジュールの各々が、前記複数のデータのうちの一のデータに前記処理を行うときの、前記メモリへのアクセスでの第１の帯域幅を監視し、
前記複数のモジュールのうち、前記第１の帯域幅が最も大きい第１のモジュールと最も小さいモジュールの比率が所定の閾値を超えている場合に、前記第１のモジュールが前記一のデータに続く他のデータに前記処理を行うときの、前記メモリへのアクセスでの第２の帯域幅を、前記第１のモジュールが前記一のデータに前記処理を行うときの、前記メモリへのアクセスでの前記第１の帯域幅より減少させる、
情報処理装置。

【請求項2】

前記プロセッサは、
前記第１のモジュールの前記第２の帯域幅の減少を、
前記第１のモジュールが前記処理に用いるクロックの個数を増加させることにより行う、
請求項１に記載の情報処理装置。

【請求項3】

前記プロセッサは、
前記第１のモジュールの前記第２の帯域幅の減少を、
前記第１のモジュールが前記処理に用いるクロックの周波数を低下させることにより行う、
請求項１に記載の情報処理装置。

【請求項4】

前記プロセッサは、
前記第１のモジュールの前記第２の帯域幅が、前記複数のモジュールのうち、前記第１の帯域幅が前記第１のモジュールの前記第１の帯域幅より小さい第２のモジュールの前記第１の帯域幅に近付くまで、前記第１のモジュールの前記第２の帯域幅の減少を繰り返す、
請求項１から請求項３までのいずれか１項に記載の情報処理装置。

【請求項5】

前記プロセッサは、
前記第１のモジュールの前記第２の帯域幅が、前記複数のモジュールのうち、前記第１の帯域幅が最も小さい第２のモジュールの前記第１の帯域幅に近付くまで、前記第１のモジュールの前記第２の帯域幅の減少を繰り返す、
請求項１から請求項４までのいずれか１項に記載の情報処理装置。

【請求項6】

コンピュータに、
メモリに記憶された、時系列で処理をされるべき複数のデータにパイプライン方式で前記処理を行う複数のモジュールの各々が、前記複数のデータのうちの一のデータに前記処理を行うときの、前記メモリへのアクセスでの第１の帯域幅を監視し、
前記複数のモジュールのうち、前記第１の帯域幅が最も大きい第１のモジュールと最も小さいモジュールの比率が所定の閾値を超えている場合に、前記第１のモジュールが前記一のデータに続く他のデータに前記処理を行うときの、前記メモリへのアクセスでの第２の帯域幅を、前記第１のモジュールが前記一のデータに前記処理を行うときの、前記メモリへのアクセスでの前記第１の帯域幅より減少させる、処理を実行させるプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、情報処理装置、及びプログラムに関する。

【背景技術】

【0002】

特許文献１は、メモリ装置を開示する。特許文献１のメモリ装置は、メモリと、ライト要求またはリード要求を出力するモジュールと、前記メモリを制御するメモリコントローラと、バッファとからなる。前記メモリコントローラは、キューと、ピーク管理部と、アビ－タとを備える。前記キューは、前記モジュールのリード要求またはライト要求を蓄える。前記ピーク管理部は、前記キューに蓄えられたリード要求またはライト要求が予め設定したピーク値を超過するか否かを監視する。前記アビ－タは、前記ピーク管理部が前記超過を検出しない場合は、前記ライト要求またはリード要求に対するアービトレーションを行い、前記ピーク管理部が前記超過を検出した場合は、前記キューに蓄えられたライト要求に基づいてライトデータを前記バッファに書き込み処理させる。

【0003】

特許文献２は、スケジューリング方法を開示する。特許文献２のスケジューリング方法は、バスを介してデータ転送を実行する複数のプロセッサを用いることによって複数の処理を特定の時間間隔内に実行するためのスケジューリング方法である。特許文献２のスケジューリング方法は、入力ステップと、実行ステップとを具備する。入力ステップでは、前記複数の処理それぞれの実行に要する時間を示すコスト情報、および前記複数の処理それぞれが必要とするデータ転送バンド幅を示すバンド幅情報を入力する。実行ステップでは、前記複数の処理が前記特定の時間間隔内に実行され、且つ前記複数の処理の中で必要とするデータ転送バンド幅が大きい上位少なくとも２つの処理の実行期間が互いに重複しないように、前記入力されたコスト情報およびバンド幅情報に基づいて、前記複数の処理それぞれが実行されるプロセッサと前記複数の処理それぞれの実行開始タイミングとを決定するスケジューリング処理を実行する。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００７－１０８９９６号公報

【文献】特開２００５－１００２６４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

情報処理装置を構成する複数のモジュールは、メモリに格納されているデータにアクセスしつつ、パイプライン方式で、前記データに各モジュールの処理を行う。

【0006】

例えば、１つのモジュールが処理を行うべきデータの大きさが変動すると、前記１つのモジュールが前記メモリへのアクセスのために使用する帯域幅が、前記１つのモジュールが使用する見込みであると想定されていた帯域幅より増大することがある。

【0007】

しかし、前記複数のモジュールがアクセスのために使用することができる、前記メモリの帯域幅には、上限がある。従って、上記した、前記１つのモジュールの帯域幅の増大に起因して、他のモジュールは、前記メモリへのアクセスのための帯域幅を確保することができなくなる。その結果として、前記パイプライン方式の下での、前記複数のモジュールの全体としての処理が、遅延することになる。

【0008】

本発明の目的は、1つのモジュールがメモリへのアクセスのために使用する帯域幅が変化しても、他のモジュールが前記メモリへのアクセスのための帯域幅を確保しない場合と比較して、他のモジュールが前記メモリへのアクセスのために使用する帯域幅への影響を低減することができる情報処理装置、及びプログラムを提供することにある。

【課題を解決するための手段】

【0009】

上記した課題を解決すべく、第１態様に係る情報処理装置は、プロセッサを備え、前記プロセッサは、メモリに記憶された、時系列で処理をされるべき複数のデータにパイプライン方式で前記処理を行う複数のモジュールの各々が、前記複数のデータのうちの一のデータに前記処理を行うときの、前記メモリへのアクセスでの第１の帯域幅を監視し、前記複数のモジュールのうち、前記第１の帯域幅が最も大きい第１のモジュールと最も小さいモジュールの比率が所定の閾値を超えている場合に、前記第１のモジュールが前記一のデータに続く他のデータに前記処理を行うときの、前記メモリへのアクセスでの第２の帯域幅を、前記第１のモジュールが前記一のデータに前記処理を行うときの、前記メモリへのアクセスでの前記第１の帯域幅より減少させる。

【0010】

第２態様に係る情報処理装置は、第１態様に係る情報処理装置において、前記プロセッサは、前記第１のモジュールの前記第２の帯域幅の減少を、前記第１のモジュールが前記処理に用いるクロックの個数を増加させることにより行う。

【0011】

第３態様に係る情報処理装置は、第１態様に係る情報処理装置において、前記プロセッサは、前記第１のモジュールの前記第２の帯域幅の減少を、前記第１のモジュールが前記処理に用いるクロックの周波数を低下させることにより行う。

【0012】

第４態様に係る情報処理装置は、第１態様から第３態様までのいずれかの態様に係る情報処理装置において、前記プロセッサは、前記第１のモジュールの前記第２の帯域幅が、前記複数のモジュールのうち、前記第１の帯域幅が前記第１のモジュールの前記第１の帯域幅より小さい第２のモジュールの前記第１の帯域幅に近付くまで、前記第１のモジュールの前記第２の帯域幅の減少を繰り返す。

【0013】

第５態様に係る情報処理装置は、第１態様から第４態様までのいずれかの態様に係る情報処理装置において、前記プロセッサは、前記第１のモジュールの前記第２の帯域幅が、前記複数のモジュールのうち、前記第１の帯域幅が最も小さい第２のモジュールの前記第１の帯域幅に近付くまで、前記第１のモジュールの前記第２の帯域幅の減少を繰り返す。

【0014】

第６態様に係るプログラムは、コンピュータに、メモリに記憶された、時系列で処理をされるべき複数のデータにパイプライン方式で前記処理を行う複数のモジュールの各々が、前記複数のデータのうちの一のデータに前記処理を行うときの、前記メモリへのアクセスでの第１の帯域幅を監視し、前記複数のモジュールのうち、前記第１の帯域幅が最も大きい第１のモジュールと最も小さいモジュールの比率が所定の閾値を超えている場合に、前記第１のモジュールが前記一のデータに続く他のデータに前記処理を行うときの、前記メモリへのアクセスでの第２の帯域幅を、前記第１のモジュールが前記一のデータに前記処理を行うときの、前記メモリへのアクセスでの前記第１の帯域幅より減少させる。

【発明の効果】

【0015】

第１態様に係る情報処理装置、及び第６態様に係るプログラムによれば、1つのモジュールがメモリへのアクセスのために使用する帯域幅が変化しても、他のモジュールが前記メモリへのアクセスのための帯域幅を確保しない場合と比較して、他のモジュールが前記メモリへのアクセスのために使用する帯域幅への影響を低減することができる。

【0016】

第２態様に係る情報処理装置によれば、前記第１のモジュールのためのクロックの動作を変更することなく、前記第１のモジュールの帯域幅を減少させることができる。

【0017】

第３態様に係る情報処理装置によれば、前記第１のモジュールの動作を変更することなく、前記第１のモジュールの帯域幅を減少させることができる。

【0018】

第４態様に係る情報処理装置によれば、前記第１のモジュールによる前記他のデータのための第２の帯域幅を、前記第２のモジュールによる前記一のデータのための第１の帯域幅に近似させることができる。

【0019】

第５態様に係る情報処理装置によれば、前記第１の帯域幅が最も大きい前記第１のモジュールによる前記他のデータのための第２の帯域幅を、前記第１の帯域幅が最も小さい前記第２のモジュールによる前記一のデータのための第１の帯域幅に近似させる。これにより、前記第１の帯域幅が最も小さくないモジュールを基準とすることに比較して、前記第１のモジュールの第２の帯域幅をより一層、減少させることができる。

【図面の簡単な説明】

【0020】

【図1】実施形態の情報処理装置ＪＳの接続関係を示す。

【図2】実施形態の情報処理装置ＪＳの具体的な構成を示す。

【図3】実施形態の情報処理装置ＪＳの抽象的な構成を示す。

【図4】実施形態の情報処理装置ＪＳの機能ブロック図である。

【図5】実施形態の頁画像ＰＧ及び分割画像ＢＧを示す。

【図6】実施形態の第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）の基本動作を示す。

【図7】実施形態の情報処理装置ＪＳの動作を示すフローチャートである。

【図8】実施形態の情報処理装置ＪＳの動作を示すタイムチャートである。

【図9】実施形態の所要時間ＳＪ及び帯域幅ＴＨテーブルＴＢＬを示す。

【図10】実施形態の情報処理装置ＪＳの帯域幅を示すタイムチャートである。

【図11】比較例の情報処理装置の動作を示すタイムチャートである。

【図12】比較例の情報処理装置の帯域幅を示すタイムチャートである。

【発明を実施するための形態】

【0021】

〈実施形態〉
本発明に係る情報処理装置の実施形態について説明する。

【0022】

〈情報処理装置ＪＳの外部との接続関係〉
図１は、実施形態の情報処理装置ＪＳの接続関係を示す。

【0023】

実施形態の情報処理装置ＪＳは、図１に示されるように、スキャナＳＣ及びプリンタＰＲに接続されている。情報処理装置ＪＳは、スキャナＳＣから、スキャナＳＣにより走査された、Ａ４サイズ等の頁画像ＰＧ（図５を参照して後述。）の入力を受け、前記頁画像ＰＧに画像処理を行い、前記画像処理が行われた頁画像ＰＧを、プリンタＰＲへ出力する。

【0024】

〈情報処理装置ＪＳの具体的な構成〉
図２は、実施形態の情報処理装置ＪＳの具体的な構成を示す。

【0025】

実施形態の情報処理装置ＪＳは、図２に示されるように、管理ユニットＫＵと、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）と、メモリユニットＭＵと、を含む。情報処理装置ＪＳの内部にある第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）、及びメモリユニットＭＵ、並びに、情報処理装置ＪＳの外部にあるスキャナＳＣ（図１に図示。）、及びプリンタＰＲ（図１に図示。）は、図２に示されるように、バスＢＳを介して相互に接続されている。

【0026】

管理ユニットＫＵは、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）の動作を監視し、かつ、制御する。

【0027】

第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）は、それぞれ、第１のクロックＣＬＫ１～第５のクロックＣＬＫ５に基づき、動作する。第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）は、バスＢＳ経由でスキャナＳＣから頁画像ＰＧの入力を受け、頁画像ＰＧに画像処理（例えば、画像の圧縮拡張）を行い、画像処理が行われた頁画像ＰＧをバスＢＳ経由でプリンタＰＲへ出力する。具体的には、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）は、時系列で前記画像処理をされるべき、上記した頁画像ＰＧを構成する第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）（図５を参照して後述。）に、パイプライン方式で前記画像処理を行う。

【0028】

ここで、第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）は、『複数のデータ』の一例である。

【0029】

メモリユニットＭＵには、バスＢＳ経由でスキャナＳＣから入力された、第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）が記憶される。

【0030】

第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）は、第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）に画像処理を行うときに、メモリユニットＭＵへアクセスする。より具体的には、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）は、画像処理を行う前に、メモリユニットＭＵから第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）を読み出し、また、画像処理を行った後、メモリユニットＭＵへ第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）を書き込む。

【0031】

メモリユニットＭＵからは、バスＢＳ経由でプリンタＰＲへ、画像処理が行われた第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）が、出力される。

【0032】

メモリユニットＭＵは、例えば、ＤＤＲ ＳＤＲＡＭ(Double Data Rate Static Random Access Memory)である。

【0033】

第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）は、『データ』の一例である。メモリユニットＭＵは、『メモリ』の一例である。

【0034】

〈情報処理装置ＪＳの抽象的な構成〉
図３は、実施形態の情報処理装置ＪＳの抽象的な構成を示す。実施形態の情報処理装置ＪＳは、図１に示されるように、入力部１と、ＣＰＵ２（Central Processing Unit）と、出力部３と、記憶媒体４と、メモリ５と、を含む。

【0035】

入力部１は、例えば、キーボード、マウス、タッチパネル、通信ユニットから構成される。

【0036】

ＣＰＵ２は、『プロセッサ』の一例であり、ソフトウェアに従ってハードウェアを動作させる、よく知られたコンピュータの中核である。

【0037】

出力部３は、例えば、プリンタ、液晶モニター、通信ユニットから構成される。記憶媒体４は、例えば、ハードディスクドライブ（ＨＤＤ：Hard Disk Drive）、ソリッドステートドライブ（ＳＳＤ：Solid State Drive）、ＲＯＭ（Read Only Memory）から構成される。メモリ５は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）から構成される。

【0038】

記憶媒体４は、プログラムＰＲＧを記憶する。プログラムＰＲＧは、情報処理装置ＪＳが実行すべき処理の内容を規定する命令群である。

【0039】

メモリ５は、所要時間・帯域幅テーブルＴＢＬ（図９にも図示。）を記憶する。所要時間・帯域幅テーブルＴＢＬについては、後述する。

【0040】

〈情報処理装置ＪＳの機能〉
図４は、実施形態の情報処理装置ＪＳの機能ブロック図である。

【0041】

情報処理装置ＪＳは、図４に示されるように、初期設定・変数更新部１１と、測定部１２と、特定部１３と、比較部１４と、減速部１５と、制御部１６と、記憶部１７と、を含む。

【0042】

情報処理装置ＪＳにおける、ハードウェアの構成と機能的構成との関係については、以下のとおりである。記憶媒体４（記憶部１７の一部の機能を実現する。）に記憶されたプログラムＰＲＧに基づき、管理ユニットＫＵであるＣＰＵ２が制御する下で、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）は、第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）への画像処理を、メモリユニットＭＵであるメモリ５（記憶部１７の他の一部の機能を実現する。）を用いつつ実行する。管理ユニットＫＵであるＣＰＵ２は、また、制御部１６として、必要に応じて、入力部１及び出力部３の動作を制御することにより、初期設定・変数更新部１１、測定部１２、特定部１３、比較部１４、及び、減速部１５の各部の機能を実現する。各部の機能については、後述する。

【0043】

〈頁画像ＰＧと分割画像ＢＧ〉
図５は、実施形態の頁画像ＰＧ及び分割画像ＢＧを示す。

【0044】

頁画像ＰＧは、上記したように、また、図５に示されるように、例えば、Ａ４サイズの画像である。頁画像ＰＧは、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）の画像処理の観点から、図５に示されるように、第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）に分割される。第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）は、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）の各々が画像処理を行う一単位（一纏まり）である。

【0045】

〈第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）の基本動作〉
図６は、実施形態の第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）の基本動作を示す。

【0046】

第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）は、図６に示されるように、時系列で画像処理を施される。

【0047】

第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）は、パイプライン方式で、第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）に画像処理を行う。

【0048】

より詳しくは、図６に示されるように、例えば、第１のモジュールＭＤ（１）は、まず、第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）のうち、第１の分割画像ＢＧ（１）に画像処理を行う。第１のモジュールＭＤ（１）は、次に、画像処理が行われた第１の分割画像ＢＧ（１）を、第１のモジュールＭＤ（１）に引き続いて画像処理を行うべき第２のモジュールＭＤ（２）に引き渡す。第１のモジュールＭＤ（１）は、次に、第１の分割画像ＢＧ（１）に引き続いて画像処理を行うべき第２の分割画像ＢＧ（２）に画像処理を行う。

【0049】

〈実施形態の動作〉
図７は、実施形態の情報処理装置ＪＳの動作を示すフローチャートである。

【0050】

図８は、実施形態の情報処理装置ＪＳの動作を示すタイムチャートである。

【0051】

以下、実施形態の情報処理装置ＪＳの動作について、図７のフローチャート、及び、図８のタイムチャートを参照して説明する。

【0052】

以下では、説明及び理解を容易にすべく、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）を「モジュールＭＤ（ｓ）」（ｓは、変数）で表し、また、第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）を「分割画像ＢＧ（ｔ）」（ｔは、変数）で表す。

【0053】

ステップＳ１：情報処理装置ＪＳでは、管理ユニットＫＵ（図２に図示。）であるＣＰＵ２（図３に図示。）は、初期設定・変数更新部１１（図４に図示。）として、初期設定を行う。ＣＰＵ２は、具体的には、ｓ＝１、及び、ｔ＝１を設定する。

【0054】

ステップＳ２：ステップＳ１で初期設定が終了すると、管理ユニットＫＵであるＣＰＵ２は、測定部１２（図４に図示。）として、モジュールＭＤ（ｓ）が、分割画像ＢＧ（ｔ）に画像処理を行うために、メモリユニットＭＵを使用する所要時間ＳＪを測定する。

【0055】

ＣＰＵ２は、例えば、図８に示されるように、モジュールＭＤ（１）である第１のモジュールＭＤ（１）が、分割画像ＢＧ（１）である第１の分割画像ＢＧ（１）に画像処理を行うために、メモリユニットＭＵを使用する所要時間ＳＪ（図６に図示。）を測定する。

【0056】

ここで、所要時間ＳＪは、モジュールＭＤ（ｓ）の各々がメモリユニットＭＵにアクセスする、単位時間当たりの帯域幅ＴＨであると換言できる。所要時間ＳＪが短いほど、即ち、画像処理を速く行うほど、帯域幅ＴＨは、大きく、反対に、所要時間ＳＪが長いほど、即ち、画像処理を遅く行うほど、帯域幅ＴＨは、小さい。

【0057】

図９は、実施形態の所要時間ＳＪ及び帯域幅ＴＨのテーブルＴＢＬを示す。

【0058】

ＣＰＵ２は、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）毎に測定された所要時間ＳＪ、及び、所要時間ＳＪから換算される帯域幅ＴＨを、所要時間・帯域幅テーブルＴＢＬの形式で、メモリ５（図４に図示。）に格納する。これにより、ＣＰＵ２は、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）がメモリユニットＭＵにアクセスするときの帯域幅ＴＨを監視する。

【0059】

ステップＳ３：ステップＳ２で、モジュールＭＤ（ｓ）が、分割画像ＢＧ（ｔ）に画像処理を行うためにメモリユニットＭＵにアクセスする所要時間ＳＪが測定されると、ＣＰＵ２は、比較部１４（図４に図示。）として、ｓ＝５であるか否かを判断する。

【0060】

ｓ＝５であるとき、処理は、「ＹＥＳ」を経て、ステップＳ４へ進む。他方で、ｓ＝５でないとき、より正確には、ｓ＜５であるとき、処理は、「ＮＯ」を経て、ステップＳ１０へ進む。

【0061】

ステップＳ４：ステップＳ３で、ｓ＝５であると判断されると、ＣＰＵ２は、特定部１３（図４に図示。）として、所要時間・帯域幅テーブルＴＢＬ（図９に図示。）を参照して、所要時間ＳＪが最も短いモジュールＭＤ（ｓ）、換言すれば、帯域幅ＴＨが最も大きいモジュールＭＤ（ｓ）を特定する。

【0062】

詳しくは、ｔ＝１であることを想定すると、ステップＳ３でｓ＝５であることから、ステップＳ２で、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）の各々が、第１の分割画像ＢＧ（１）への画像処理のためにメモリユニットＭＵにアクセスする所要時間ＳＪの測定が終了している。

【0063】

より詳しくは、第１のモジュールＭＤ（１）が第１の分割画像ＢＧ（１）への画像処理のためにメモリユニットＭＵにアクセスする所要時間ＳＪ１（図示無し。）、第２のモジュールＭＤ（２）が第１の分割画像ＢＧ（１）への画像処理のためにメモリユニットＭＵにアクセスする所要時間ＳＪ２（図示無し。）、第３のモジュールＭＤ（３）が第１の分割画像ＢＧ（１）への画像処理のためにメモリユニットＭＵにアクセスする所要時間ＳＪ３（図示無し。）、第４のモジュールＭＤ（４）が第１の分割画像ＢＧ（１）への画像処理のためにメモリユニットＭＵにアクセスする所要時間ＳＪ４（図示無し。）、及び、第５のモジュールＭＤ（５）が第１の分割画像ＢＧ（１）への画像処理のためにメモリユニットＭＵにアクセスする所要時間ＳＪ５（図示無し。）の測定が終了している。

【0064】

加えて、所要時間ＳＪ１～ＳＪ５に対応する帯域幅ＴＨ１～ＴＨ５（図示無し。）の算出も終了している。

【0065】

ここで、図８に示されるように、第１の分割画像ＢＧ（１）の所要時間ＳＪ１～ＳＪ５のうち、所要時間ＳＪ５が最も短いと想定する。

【0066】

ＣＰＵ２は、上記した所要時間ＳＪ１～ＳＪ５のうち、所要時間ＳＪ５に対応する第５のモジュールＭＤ（５）を「所要時間ＳＪが最も短い（帯域幅ＴＨが最も大きい）モジュールＭＤ（ｆａｓｔ）」であると位置付ける。

【0067】

ステップＳ５：ステップＳ４で、モジュールＭＤ（ｆａｓｔ）が特定されると、ＣＰＵ２は、特定部１３として、所要時間・帯域幅テーブルＴＢＬ（図９に図示。）を参照して、ステップＳ４での動作とは対照的に、所要時間ＳＪが最も長いモジュールＭＤ（ｓ）、換言すれば、帯域幅ＴＨが最も狭いモジュールＭＤ（ｓ）を特定する。

【0068】

詳しくは、上記と同様に、ｔ＝１であることを想定すると、ステップＳ３でｓ＝５であることから、ステップＳ２で、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）の各々が、第１の分割画像ＢＧ（１）への画像処理のためにメモリユニットＭＵを使用する所要時間ＳＪ１～ＳＪ５の測定が終了している。

【0069】

加えて、所要時間ＳＪ１～ＳＪ５に対応する帯域幅ＴＨ１～ＴＨ５の算出も終了している。

【0070】

ここで、図８に示されるように、第１の分割画像ＢＧ（１）の所要時間ＳＪ１～ＳＪ５のうち、所要時間ＳＪ３が最も長いと想定する。

【0071】

ＣＰＵ２は、上記した所要時間ＳＪ１～ＳＪ５のうち、所要時間ＳＪ３に対応する第３のモジュールＭＤ（３）を「所要時間ＳＪが最も長い（帯域幅ＴＨが最も小さい）モジュールＭＤ（ｓｌｏｗ）」であると位置付ける。

【0072】

ステップＳ６：ＣＰＵ２は、比較部１４（図４に図示。）として、モジュールＭＤ（ｆａｓｔ）とモジュールＭＤ（ｓｌｏｗ）との比率が、所定の閾値を超えているか否かを比較する。

【0073】

前記比率が前記閾値を超えていると判断されるとき、処理は、「ＹＥＳ」を経て、ステップＳ７へ進む。他方で、前記比率が前記閾値を超えていないと判断されるとき、処理は、「ＮＯ」を経て、ステップＳＳ８へ進む。

【0074】

ステップＳ７：ステップＳ６で、モジュールＭＤ（ｆａｓｔ）とモジュールＭＤ（ｓｌｏｗ）との比率が、上記の閾値を超えていると判断されると、ＣＰＵ２は、減速部１５（図４に図示。）として、モジュールＭＤ（ｆａｓｔ）が、分割画像ＢＧ（ｔ）に引き続く分割画像ＢＧ（ｔ＋１）を処理する動作を遅らせることを設定する。換言すれば、ＣＰＵ２は、モジュールＭＤ（ｆａｓｔ）が分割画像ＢＧ（ｔ＋１）を処理するときの帯域幅ＴＨを減少させることを設定する。

【0075】

ここで、分割画像ＢＧ（ｔ）は、『一のデータ』の一例であり、分割画像ＢＧ（ｔ＋１）は、『他のデータ』の一例である。また、モジュールＭＤ（ｆａｓｔ）が分割画像ＢＧ（ｔ）を処理するときの帯域幅は、『第１の帯域幅』の一例であり、モジュールＭＤ（ｆａｓｔ）が分割画像ＢＧ（ｔ＋１）を処理するときの帯域幅は、『第２の帯域幅』の一例である。

【0076】

詳しくは、ｔ＝１であることを想定すると、ＣＰＵ２は、モジュールＭＤ（ｆａｓｔ）である第５のモジュールＭＤ（５）が、第１の分割画像ＢＧ（１）に引き続く第２の分割画像ＢＧ（２）に行うであろう画像処理の動作を、第１の分割画像ＢＧ（１）に行った画像処理の動作に比して減速させることを設定する。

【0077】

ＣＰＵ２は、上記した、第５のモジュールＭＤ（５）による第２の分割画像ＢＧ（２）への画像処理の動作を減速させることを、例えば、以下のように実現する。

【0078】

ＣＰＵ２は、第１の分割画像ＢＧ（１）に画像処理を行うときに要した第５のクロックＣＬＫ５（図２に図示。）のクロックの個数（例えば、４個）よりも、例えば、１つのクロックの分だけ増加させたクロックの個数（例えば、５個）を用いて、第２の分割画像ＢＧ（２）の画像処理を行わせる。

【0079】

ＣＰＵ２は、また、第２の分割画像ＢＧ（２）に画像処理を行うときに用いる第５のクロックＣＬＫ５の周波数を、第１の分割画像ＢＧ（１）に画像処理を行うときに用いた第５のクロックＣＬＫ５の周波数よりも低下させる。

【0080】

ステップＳ８：ステップＳ７で、モジュールＭＤ（ｆａｓｔ）が分割画像ＢＧ（ｔ＋１）を処理する動作を遅らせることが設定されると、ＣＰＵ２は、初期設定・変数更新部１１として、変数ｓを設定し、また、変数ｔを更新する。ＣＰＵ２は、具体的には、ｓ＝１に設定し、かつ、ｔ＝ｔ＋１に更新する。

【0081】

ステップＳ９：ステップＳ８で、変数ｓが設定され、また、変数ｔが更新されると、ＣＰＵ２は、比較部１４として、ｔ＞８であるか否かを判断する。

【0082】

ｔ＞８であると判断されると、換言すれば、第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）の全てについて、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）による画像処理が終了したと判断されると、処理は、「ＹＥＳ」を経て終了する。

【0083】

他方で、ｔ＞８でないと判断されると、換言すれば、第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）のうちの１つ以上が、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）の全てによる画像処理が未了であると判断されると、処理は、「ＮＯ」を経てステップＳ２へ戻る。

【0084】

処理が、ステップＳ２に戻った後に、再び、ステップＳ７に至ったときには、ＣＰＵ２は、モジュールＭＤ（ｆａｓｔ）である第５のモジュールＭＤ（５）による、第２の分割画像ＢＧ（２）に引き続く第３の分割画像ＢＧ（３）への画像処理の動作を遅らせる。

【0085】

ステップＳ７でモジュールＭＤ（ｆａｓｔ）である第５のモジュールＭＤ（５）による画像処理を遅らせることを、ｔ＝１→２→３→４→、、、、毎に繰り返すことにより、モジュールＭＤ（ｆａｓｔ）である第５のモジュールＭＤ（５）の所要時間ＳＪ５が徐々に長くなり、換言すれば、帯域幅ＴＨ５が徐々に小さくなる。上記した繰り返しにより、第５のモジュールＭＤ（５）の所要時間ＳＪ５は、第３のモジュールＭＤ（３）の所要時間ＳＪ３に徐々に近付き、換言すれば、第５のモジュールＭＤ（５）の帯域幅ＴＨ５は、第３のモジュールＭＤ（３）の帯域幅ＴＨ３に徐々に近付くことになる。

【0086】

ステップＳ１０：ステップＳ３で、ｓ＜５であると判断され、「ＮＯ」を経てステップＳ１０に至ると、ＣＰＵ２は、初期設定・変数更新部１１として、変数ｓを更新する。具体的には、ＣＰＵ２は、ｓ＝ｓ＋１に更新する。

【0087】

〈実施形態と比較例との対比〉
図１０は、実施形態の情報処理装置ＪＳの帯域幅を示すタイムチャートである。

【0088】

図１１は、比較例の情報処理装置の動作を示すタイムチャートである。

【0089】

図１２は、比較例の情報処理装置の帯域幅を示すタイムチャートである。

【0090】

実施形態の情報処理装置ＪＳでは、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）が、図７のフローチャートに沿って動作する。これにより、上記したように、また、図８に示されるように、モジュールＭＤ（ｆａｓｔ）である第５のモジュールＭＤ（５）による第１の分割画像ＢＧ（１）の所要時間ＳＪ５、第２の分割画像ＢＧ（２）の所要時間ＳＪ５、、、及び、第８の分割画像ＢＧ（８）の所要時間ＳＪ５は、時間の経過と共に遅くなる。

【0091】

換言すれば、図１０に示されるように、モジュールＭＤ（ｆａｓｔ）である第５のモジュールＭＤ（５）による第１の分割画像ＢＧ（１）の帯域幅ＴＨ５、第５のモジュールＭＤ（５）による第２の分割画像ＢＧ（２）の帯域幅ＴＨ５、、、、及び、第５のモジュールＭＤ（５）による第８の分割画像ＢＧ（８）の帯域幅ＴＨ５は、時間の経過と共に小さくなる。

【0092】

上記したように、第５のモジュールＭＤ（５）の帯域幅ＴＨ５が時間の経過と共に小さくなることにより、他の第１のモジュールＭＤ（１）～第４のモジュールＭＤ（４）が、それぞれ、メモリユニットＭＵでの帯域幅ＴＨ１～ＴＨ４を確保することが不可能である、または、困難であるという事態が回避される。その結果、例えば、情報処理装置ＪＳがプリンタＰＲへ提供すべき頁画像ＰＧ、正確には、第１の分割画像ＢＧ（１）～第８の分割画像ＢＧ（８）のうちのいずれかが、いわゆるアンダーラン（印刷に必要な量のデータが供給されないこと）になり、プリンタＰＲが、頁画像ＰＧを印刷することができなくなるという事態が回避される。

【0093】

上記した実施形態の情報処理装置ＪＳの動作とは対照的に、比較例の情報処理装置では、第１のモジュールＭＤ（１）～第５のモジュールＭＤ（５）が、図７のフローチャートに沿って動作しない。これにより、図１１に示されるように、モジュールＭＤ（ｆａｓｔ）である第５のモジュールＭＤ（５）による第１の分割画像ＢＧ（１）の所要時間ＳＪ５、第２の分割画像ＢＧ（２）の所要時間ＳＪ５、、、及び、第８の分割画像ＢＧ（８）の所要時間ＳＪ５は、時間が経過しても何ら変化しない。

【0094】

換言すれば、図１２に示されるように、モジュールＭＤ（ｆａｓｔ）である第５のモジュールＭＤ（５）による第１の分割画像ＢＧ（１）の帯域幅ＴＨ５、第５のモジュールＭＤ（５）による第２の分割画像ＢＧ（２）の帯域幅ＴＨ５、、、、及び、第５のモジュールＭＤ（５）による第８の分割画像ＢＧ（８）の帯域幅ＴＨ５は、時間が経過しても何ら変化しない。

【0095】

その結果、比較例の情報処理装置では、プリンタへの頁画像ＰＧについてアンダーランが発生するという事態が回避されない。

【0096】

〈実施形態の変形例〉
上記したステップＳ５で、ＣＰＵ２は、所要時間ＳＪが最も長い（帯域幅ＴＨが最も小さい）モジュールＭＤ（ｓｌｏｗ）を特定することに代えて、以下のような特定を行った上で処理を進めても良い。即ち、上記したステップＳ４で特定されたモジュールＭＤ（ｆａｓｔ）である第５のモジュールＭＤ（５）との比較で、所要時間ＳＪが短い（帯域幅ＴＨが小さい）モジュールＭＤ（ｓ）を特定した上で、ステップＳ７以後の処理を、前記特定されたモジュールＭＤ（ｓ）に基づき、進めても良い。

【0097】

〈プロセッサ、プログラムの補足説明〉
上記した実施形態において、プロセッサとは、広義的なプロセッサを指す。汎用的なプロセッサ（例えば、ＣＰＵ： Central Processing Unit等）に加えて、専用のプロセッサ（例えば、ＧＰＵ： Graphics Processing Unit、ＡＳＩＣ： Application Specific Integrated Circuit、ＦＰＧＡ： Field Programmable Gate Array、プログラマブル論理デバイス等）を含む。

【0098】

上記した実施形態において、プロセッサの動作は、１つのプロセッサによって実現されてもよく、また、複数のプロセッサの協働によって実現されてもよい。また、プロセッサの各動作の順序は、上記した実施形態における順序に限定されず、適宜変更してもよい。

【0099】

上記した実施形態において、プログラムＰＲＧは、記憶媒体４に予め記憶（インストール）されていることに代えて、ＣＤ－ＲＯＭ（Compact Disc Read Only Memory）、ＤＶＤ－ＲＯＭ（Digital Versatile Disc Read Only Memory）、及びＵＳＢ（Universal Serial Bus）メモリ等の記録媒体に記録されて提供されてもよく、ネットワークを介して外部装置からダウンロードされてもよい。

【符号の説明】

【0100】

ＪＳ 情報処理装置
ＳＣ スキャナ
ＰＲ プリンタ
ＫＵ 管理ユニットＫＵ
ＭＤ（１）～ＭＤ（５） 第１のモジュール～第５のモジュール
ＭＵ メモリユニット
ＢＳ バス
ＣＬＫ１～ＣＬ５ 第１のクロック～第５のクロック

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】