特許 7491283 センサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-20

(45)【発行日】2024-05-28

(54)【発明の名称】センサ

(51)【国際特許分類】

   H03K 17/955 20060101AFI20240521BHJP

   H03K 3/354 20060101ALI20240521BHJP

【ＦＩ】

H03K17/955 U

H03K3/354 B

【請求項の数】 12

(21)【出願番号】P 2021152104

(22)【出願日】2021-09-17

(65)【公開番号】P2023044202

(43)【公開日】2023-03-30

【審査請求日】2023-02-22

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】太田 則一

(72)【発明者】

【氏名】尾崎 貴志

(72)【発明者】

【氏名】藤吉 基弘

【審査官】及川 尚人

(56)【参考文献】

【文献】米国特許出願公開第２０１１／０００１５４８（ＵＳ，Ａ１）

【文献】特開２００４－２５８０１８（ＪＰ，Ａ）

【文献】特表２０１８－５００５５５（ＪＰ，Ａ）

【文献】特開２００５－１８４５２８（ＪＰ，Ａ）

【文献】特開２００７－２２８５４６（ＪＰ，Ａ）

【文献】特開２０００－３４１１００（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１０／００５３０９７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １７／７４－１７／９８

Ｈ０３Ｋ ３／００－３／８６

(57)【特許請求の範囲】

【請求項1】

Ｎ個（Ｎは２以上の自然数）のセンサ回路を備えるセンサアレイであって、
前段のセンサ回路の出力論理信号が次段のセンサ回路の入力論理信号として入力されるシリアル接続を有している、前記センサアレイと、
前記センサアレイの初段のセンサ回路に入力される前記入力論理信号が入力されているとともに、Ｎ個の前記センサ回路の各々から出力されるＮ個の前記出力論理信号が入力されており、シリアル出力信号を出力する出力回路と、
を備え、
Ｎ個の前記センサ回路の各々は、容量素子と、前記容量素子の充電経路と、前記容量素子の放電経路と、前記充電経路に配置されている抵抗素子と、を備えており、
Ｋ番目（Ｋは１以上Ｎ－１以下の自然数）の前記センサ回路は、Ｋ－１番目の前記センサ回路の前記出力論理信号が第１レベルから第２レベルに反転することに応じて前記充電経路を介して前記容量素子を充電することにより検出動作を開始し、Ｋ番目の前記センサ回路の検出動作が開始されてからＫ番目の前記センサ回路の検知量に比例した検知時間の経過後に、Ｋ番目の前記センサ回路の前記出力論理信号を前記第１レベルから前記第２レベルに反転させることで検出動作を終了する回路であり、
前記検知時間は、前記容量素子と前記充電経路に備えられている前記抵抗素子とによって構成されるＲＣ回路の時定数に比例した時間であり、
前記出力回路は、
Ｋ－１番目の前記センサ回路の前記出力論理信号が反転することに応じて、前記シリアル出力信号を反転させ、
Ｋ番目の前記センサ回路の検知量に比例した検知時間の経過後にＫ番目の前記センサ回路の前記出力論理信号が反転することに応じて、前記シリアル出力信号を反転させ、
前記出力回路から出力される前記シリアル出力信号は、Ｎ個の前記センサ回路で検知されたＮ個の前記検知時間を示す信号を連続して出力する信号であり、
Ｋ番目の前記センサ回路は、Ｋ－１番目の前記センサ回路の前記出力論理信号が前記第２レベルから前記第１レベルに反転することに応じて、前記放電経路を介して前記容量素子を放電することにより、Ｋ番目の前記センサ回路の前記出力論理信号を前記第２レベルから前記第１レベルに反転させることでリセット動作を実行する回路であり、
最終段の前記センサ回路の前記出力論理信号が、初段の前記センサ回路の前記入力論理信号として入力されており、
最終段の前記センサ回路の前記出力論理信号が反転して最終段の前記センサ回路の検知動作が終了することに応じて、前記リセット動作が実行され、
前記容量素子と前記放電経路とによって構成されるＲＣ回路の時定数は、前記容量素子と前記充電経路に備えられている前記抵抗素子とによって構成されるＲＣ回路の時定数よりも小さい、
センサ。

【請求項2】

Ｎ個の前記センサ回路の各々は、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備えており、
前記ｐＭＯＳトランジスタのソース端子は、電源電圧部位に接続されており、
前記ｎＭＯＳトランジスタのソース端子は、基準電圧部位に接続されており、
前記抵抗素子の一端は、ｐＭＯＳトランジスタのドレイン端子に接続されており、
前記抵抗素子の他端は、接続ノードで、前記ｎＭＯＳトランジスタのドレイン端子に接続されており、
前記接続ノードは、前記容量素子の一端に接続されている、
請求項１に記載のセンサ。

【請求項3】

Ｎ個（Ｎは２以上の自然数）のセンサ回路を備えるセンサアレイであって、前段のセンサ回路の出力論理信号が次段のセンサ回路の入力論理信号として入力されるシリアル接続を有している、前記センサアレイと、
前記センサアレイの初段のセンサ回路に入力される前記入力論理信号が入力されているとともに、Ｎ個の前記センサ回路の各々から出力されるＮ個の前記出力論理信号が入力されており、シリアル出力信号を出力する出力回路と、
を備え、
Ｋ番目（Ｋは１以上Ｎ－１以下の自然数）の前記センサ回路は、Ｋ－１番目の前記センサ回路の前記出力論理信号が反転することに応じて検出動作を開始し、Ｋ番目の前記センサ回路の検出動作が開始されてからＫ番目の前記センサ回路の検知量に比例した検知時間の経過後に、Ｋ番目の前記センサ回路の前記出力論理信号を反転させることで検出動作を終了する回路であり、
Ｎ個の前記センサ回路の各々は、フォトダイオードを備えており、
前記検知量は、前記フォトダイオードの逆方向リーク電流値であり、
前記検知時間は、前記逆方向リーク電流値に逆比例した時間であり、
前記出力回路は、
Ｋ－１番目の前記センサ回路の前記出力論理信号が反転することに応じて、前記シリアル出力信号を反転させ、
Ｋ番目の前記センサ回路の検知量に比例した検知時間の経過後にＫ番目の前記センサ回路の前記出力論理信号が反転することに応じて、前記シリアル出力信号を反転させ、
前記出力回路から出力される前記シリアル出力信号は、Ｎ個の前記センサ回路で検知されたＮ個の前記検知時間を示す信号を連続して出力する信号である、
センサ。

【請求項4】

Ｎ個の前記センサ回路の各々は、論理素子と、前記フォトダイオードに接続されている容量素子と、を備えており、
前記フォトダイオードおよび前記容量素子で構成されるＲＣ回路の時定数は、前記論理素子の遅延時間よりも大きい、請求項３に記載のセンサ。

【請求項5】

Ｎ個（Ｎは２以上の自然数）のセンサ回路を備えるセンサアレイであって、前段のセンサ回路の出力論理信号が次段のセンサ回路の入力論理信号として入力されるシリアル接続を有している、前記センサアレイと、
前記センサアレイの初段のセンサ回路に入力される前記入力論理信号が入力されているとともに、Ｎ個の前記センサ回路の各々から出力されるＮ個の前記出力論理信号が入力されており、シリアル出力信号を出力する出力回路と、
を備え、
Ｋ番目（Ｋは１以上Ｎ－１以下の自然数）の前記センサ回路は、Ｋ－１番目の前記センサ回路の前記出力論理信号が反転することに応じて検出動作を開始し、Ｋ番目の前記センサ回路の検出動作が開始されてからＫ番目の前記センサ回路の検知量に比例した検知時間の経過後に、Ｋ番目の前記センサ回路の前記出力論理信号を反転させることで検出動作を終了する回路であり、
前記出力回路は、
Ｋ－１番目の前記センサ回路の前記出力論理信号が反転することに応じて、前記シリアル出力信号を反転させ、
Ｋ番目の前記センサ回路の検知量に比例した検知時間の経過後にＫ番目の前記センサ回路の前記出力論理信号が反転することに応じて、前記シリアル出力信号を反転させ、
前記出力回路から出力される前記シリアル出力信号は、Ｎ個の前記センサ回路で検知されたＮ個の前記検知時間を示す信号を連続して出力する信号であり、
前記センサアレイは、Ｎ個の前記センサ回路の少なくとも１つにおいて、予め定められた一定の検知量に対応する基準検知時間を検出する基準センサ回路を備える、
センサ。

【請求項6】

Ｎ個（Ｎは２以上の自然数）のセンサ回路を備えるセンサアレイであって、前段のセンサ回路の出力論理信号が次段のセンサ回路の入力論理信号として入力されるシリアル接続を有している、前記センサアレイと、
前記センサアレイの初段のセンサ回路に入力される前記入力論理信号が入力されているとともに、Ｎ個の前記センサ回路の各々から出力されるＮ個の前記出力論理信号が入力されており、シリアル出力信号を出力する出力回路と、
を備え、
Ｋ番目（Ｋは１以上Ｎ－１以下の自然数）の前記センサ回路は、Ｋ－１番目の前記センサ回路の前記出力論理信号が反転することに応じて検出動作を開始し、Ｋ番目の前記センサ回路の検出動作が開始されてからＫ番目の前記センサ回路の検知量に比例した検知時間の経過後に、Ｋ番目の前記センサ回路の前記出力論理信号を反転させることで検出動作を終了する回路であり、
最終段の前記センサ回路の前記出力論理信号が、初段の前記センサ回路の前記入力論理信号として入力されており、
最終段の前記センサ回路の前記出力論理信号が反転して最終段の前記センサ回路の検知動作が終了することに応じて、初段の前記センサ回路の検出動作が開始され、
前記出力回路は、
Ｋ－１番目の前記センサ回路の前記出力論理信号が反転することに応じて、前記シリアル出力信号を反転させ、
Ｋ番目の前記センサ回路の検知量に比例した検知時間の経過後にＫ番目の前記センサ回路の前記出力論理信号が反転することに応じて、前記シリアル出力信号を反転させ、
前記出力回路から出力される前記シリアル出力信号は、Ｎ個の前記センサ回路で検知されたＮ個の前記検知時間を示す信号を連続して出力する信号である、
センサ。

【請求項7】

Ｎ個の前記センサ回路の各々は、可変容量を備えており、
前記検知量は、前記可変容量の静電容量であり、
前記検知時間は、前記可変容量の静電容量に比例した時間である、請求項１－６の何れか１項に記載のセンサ。

【請求項8】

Ｎ個の前記センサ回路の各々は、論理素子を備えており、
前記可変容量の充放電の時定数は、前記論理素子の遅延時間よりも大きい、請求項７に記載のセンサ。

【請求項9】

Ｎ個の前記センサ回路の各々は、可変抵抗を備えており、
前記検知量は、前記可変抵抗の抵抗値であり、
前記検知時間は、前記可変抵抗の抵抗値に比例した時間である、請求項１－６の何れか１項に記載のセンサ。

【請求項10】

Ｎ個の前記センサ回路の各々は、論理素子と、前記可変抵抗に接続されている容量素子と、を備えており、
前記可変抵抗および前記容量素子で構成されるＲＣ回路の時定数は、前記論理素子の遅延時間よりも大きい、請求項９に記載のセンサ。

【請求項11】

前記シリアル出力信号はプッシュプル出力信号であり、
前記出力回路は、ＣＭＯＳ論理回路で構成されている、請求項１～１０の何れか１項に記載のセンサ。

【請求項12】

前記シリアル出力信号はオープンドレイン出力信号である、請求項１～１０の何れか１項に記載のセンサ。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書で開示される技術は、回路規模の小型化かつ低消費電力化が可能なセンサに関する。

【背景技術】

【0002】

特許文献１には、２次元アレイ状に配置された複数の可変容量と、Ｘ－Ｙデコーダと、を備えるセンサが示されている。Ｘ－Ｙデコーダによって選択された可変容量の静電容量が、検出可能である。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００４－２５８０１８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１のセンサでは、可変容量を選択するためのスキャン回路や制御回路が必要となるため、センサの回路規模が大きくなってしまう。

【課題を解決するための手段】

【0005】

本明細書で開示されるセンサは、Ｎ個（Ｎは２以上の自然数）のセンサ回路を備えるセンサアレイを備える。センサアレイは、前段のセンサ回路の出力論理信号が次段のセンサ回路の入力論理信号として入力されるシリアル接続を有している。センサは、センサアレイの初段のセンサ回路に入力される入力論理信号が入力されているとともに、Ｎ個のセンサ回路の各々から出力されるＮ個の出力論理信号が入力されており、シリアル出力信号を出力する出力回路を備える。センサ回路は、入力論理信号が反転することに応じて検出動作を開始し、入力論理信号が反転してからセンサ回路の検知量に比例した検知時間の経過後に出力論理信号を反転させることで検出動作を終了する回路である。Ｋ番目（Ｋは１以上Ｎ－１以下の自然数）のセンサ回路の出力論理信号が反転してＫ番目のセンサ回路の検知動作が終了することに応じて、Ｋ＋１番目のセンサ回路の検出動作が開始される。出力回路から出力されるシリアル出力信号は、Ｎ個のセンサ回路で検知されたＮ個の検知時間を示す信号を連続して出力する信号である。

【0006】

当該センサでは、Ｋ番目のセンサ回路の検知動作が終了することに応じて、Ｋ＋１番目のセンサ回路の検出動作が開始される。よって、シリアル接続されたセンサ回路の並び順で、自律的に検出動作を進行させることができる。Ｘ－Ｙデコーダなどのスキャン回路を備えることなく、Ｎ個のセンサ回路からＮ個のセンサ信号を読み出すことができるため、センサの回路規模を小型化かつ低消費電力化することが可能となる。

【0007】

シリアル出力信号は、Ｋ番目のセンサ回路の出力論理信号が反転することに応じて反転する信号であってもよい。

【0008】

Ｎ個のセンサ回路の各々は、可変容量を備えていてもよい。検知量は、可変容量の静電容量であってもよい。検知時間は、可変容量の静電容量に比例した時間であってもよい。

【0009】

Ｎ個のセンサ回路の各々は、論理素子を備えていてもよい。可変容量の充放電の時定数は、論理素子の遅延時間よりも大きくてもよい。

【0010】

Ｎ個のセンサ回路の各々は、可変抵抗を備えていてもよい。検知量は、可変抵抗の抵抗値であってもよい。検知時間は、可変抵抗の抵抗値に比例した時間であってもよい。

【0011】

Ｎ個のセンサ回路の各々は、論理素子と、可変抵抗に接続されている容量素子と、を備えていてもよい。可変抵抗および容量素子で構成されるＲＣ回路の時定数は、論理素子の遅延時間よりも大きくてもよい。

【0012】

Ｎ個のセンサ回路の各々は、ダイオード素子を備えていてもよい。検知量は、ダイオード素子の逆方向リーク電流値であってもよい。検知時間は、逆方向リーク電流値に逆比例した時間であってもよい。

【0013】

Ｎ個のセンサ回路の各々は、論理素子と、ダイオード素子に接続されている容量素子と、を備えていてもよい。ダイオード素子および容量素子で構成されるＲＣ回路の時定数は、論理素子の遅延時間よりも大きくてもよい。

【0014】

シリアル出力信号はプッシュプル出力信号であってもよい。出力回路は、ＣＭＯＳ論理回路で構成されていてもよい。

【0015】

シリアル出力信号はオープンドレイン出力信号であってもよい。

【0016】

センサアレイは、Ｎ個のセンサ回路の少なくとも１つにおいて、予め定められた一定の検知量に対応する基準検知時間を検出する基準センサ回路を備えていてもよい。

【0017】

最終段のセンサ回路の出力論理信号が、初段のセンサ回路の入力論理信号として入力されていてもよい。最終段のセンサ回路の出力論理信号が反転して最終段のセンサ回路の検知動作が終了することに応じて、初段のセンサ回路の検出動作が開始されてもよい。

【0018】

Ｎ個のセンサ回路の各々の間で用いられる論理素子は、シュミットトリガ入力の素子であってもよい。

【図面の簡単な説明】

【0019】

【図1】実施例１のセンサ１の概略を示すブロック図である。

【図2】センサ回路ＳＣ（Ｋ）の回路構成図である。

【図3】センサ回路ＳＣ（Ｋ）の動作を説明する波形図である。

【図4】センサ１の全体の動作を説明する波形図である。

【図5】実施例２に係るセンサ１ａの概略を示すブロック図である。

【図6】センサ回路ＳＣａ（１）～ＳＣａ（Ｎ）の回路構成図である。

【図7】センサ回路ＳＣｂ（Ｋ）の回路構成図である。

【図8】センサ回路ＳＣｃ（Ｋ）の回路構成図である。

【図9】センサ回路ＳＣｄ（Ｋ）の回路構成図である。

【図10】センサ回路ＳＣｅ（Ｋ）の回路構成図である。

【図11】センサ回路ＳＣｆ（Ｋ）の回路構成図である。

【図12】センサ回路ＳＣｆ（Ｋ）の動作を説明する波形図である。

【図13】実施例４のセンサ１ｆの概略を示すブロック図である。

【図14】センサ１ｆの全体の動作を説明する波形図である。

【図15】変形例の出力回路３０ｂを備えるセンサ１ｂの概略を示すブロック図である。

【発明を実施するための形態】

【実施例1】

【0020】

（センサ１の構成）
図１に、実施例１に係るセンサ１を示す。センサ１は、各種の物理量をデジタル値に変換するＡ／Ｄ変換回路の一例である。センサ１は、イネーブル回路１０、センサアレイ２０、出力回路３０、を備えている。

【0021】

イネーブル回路１０は、ＮＡＮＤ論理回路である。イネーブル回路１０には、不図示の制御回路から出力されるイネーブル信号ＥＮ、および、最終段のセンサ回路ＳＣ（Ｎ）から出力される出力信号ＯＳ（Ｎ）が入力される。イネーブル回路１０から出力される開始信号ＳＴは、初段のセンサ回路ＳＣ（１）に入力される。すなわち、最終段のセンサ回路ＳＣ（Ｎ）の出力信号ＯＳ（Ｎ）が、初段のセンサ回路ＳＣ（１）の入力論理信号として入力されている。

【0022】

イネーブル回路１０は、センサ１のオン／オフ制御を行う回路である。イネーブル信号ＥＮがハイレベルの期間は、センサ１では検出動作が行われる。イネーブル信号ＥＮがローレベルの期間は、センサ１は停止する。

【0023】

センサアレイ２０は、Ｎ個（Ｎは２以上の自然数）のセンサ回路ＳＣ（１）～ＳＣ（Ｎ）を備える。初段のセンサ回路ＳＣ（１）には、開始信号ＳＴが入力される。センサ回路ＳＣ（１）から出力される出力信号ＯＳ（１）は、２段目のセンサ回路ＳＣ（２）に入力される。以下同様に、センサアレイ２０は、前段のセンサ回路の出力信号が次段のセンサ回路の入力信号として入力されるシリアル接続を有している。

【0024】

出力回路３０には、開始信号ＳＴおよび出力信号ＯＳ（１）～ＯＳ（Ｎ）が入力される。出力回路３０からは、シリアル出力信号Ｓｏｕｔが出力される。シリアル出力信号Ｓｏｕｔは、下式（１）で示される論理信号である。

【数1】

そして出力回路３０は、式（１）の論理演算を行うための論理回路を備えている。具体的には、ＮＡＮＤ回路ＮＤ（１）～ＮＤ（Ｍ）、インバータＩＮＶ（１）～ＩＮＶ（Ｍ）、ＡＮＤ回路ＡＤ、を備える。ここでＭは、Ｍ＝（Ｎ＋１）／２を満たす自然数である。

【0025】

ＮＡＮＤ回路ＮＤ（１）には、インバータＩＮＶ（１）を介して開始信号ＳＴが入力されるとともに、出力信号ＯＳ（１）が入力される。ＮＡＮＤ回路ＮＤ（１）からは、論理信号ＬＳ（１）が出力される。以下同様にして、ＮＡＮＤ回路ＮＤ（Ｍ）には、インバータＩＮＶ（Ｍ）を介して出力信号ＯＳ（Ｎ－１）が入力されるとともに、出力信号ＯＳ（Ｎ）が入力される。ＮＡＮＤ回路ＮＤ（Ｍ）からは、論理信号ＬＳ（Ｍ）が出力される。ＡＮＤ回路ＡＤには論理信号ＬＳ（１）～ＬＳ（Ｍ）が入力され、シリアル出力信号Ｓｏｕｔが出力される。

【0026】

出力回路３０はＣＭＯＳ論理回路で構成されており、シリアル出力信号Ｓｏｕｔはプッシュプル出力である。よって出力回路３０により、高速および低消費電力での検出動作が可能となる。

【0027】

（センサ回路ＳＣ（Ｋ）の構成および動作）
図２を用いて、Ｋ番目のセンサ回路ＳＣ（Ｋ）の回路構成を説明する。ここでＫは、１以上Ｎ－１以下の自然数である。センサ回路ＳＣ（Ｋ）はｐＭＯＳトランジスタＴＰ、ｎＭＯＳトランジスタＴＮ、抵抗素子ＲＮ、可変容量素子ＣＮ（Ｋ）、シュミットトリガインバータＳＩ、を備える。抵抗素子ＲＮは、固定の抵抗値Ｒ０を備える。可変容量素子ＣＮ（Ｋ）は、検知対象の静電容量値ＣＶ（Ｋ）を備える。

【0028】

ｐＭＯＳトランジスタＴＰおよびｎＭＯＳトランジスタＴＮのゲート端子には、前段のセンサ回路ＳＣ（Ｋ－１）から出力された出力信号ＯＳ（Ｋ－１）が入力される。ｐＭＯＳトランジスタＴＰのソース端子およびバックゲート端子は、電源電圧部位ＶＤＤに接続されている。ｎＭＯＳトランジスタＴＮのソース端子およびバックゲート端子は、基準電圧部位ＧＮＤに接続されている。抵抗素子ＲＮの一端は、ｐＭＯＳトランジスタＴＰのドレイン端子に接続されている。抵抗素子ＲＮの他端は、接続ノードＮＮで、ｎＭＯＳトランジスタＴＮのドレイン端子に接続されている。接続ノードＮＮは、可変容量素子ＣＮ（Ｋ）の一端およびシュミットトリガインバータＳＩの入力端子に接続されている。可変容量素子ＣＮ（Ｋ）の他端は、基準電圧部位ＧＮＤに接続されている。シュミットトリガインバータＳＩの入力端子には、電圧信号ＡＮ（Ｋ）が入力される。シュミットトリガインバータＳＩの正の電源端子は電源電圧部位ＶＤＤに接続され、負の電源端子は基準電圧部位ＧＮＤに接続されている。

【0029】

図３の波形図を用いて、センサ回路ＳＣ（Ｋ）の動作を説明する。時刻ｔ（Ｋ－１）よりも前の時刻では、センサ回路ＳＣ（Ｋ）に入力される出力信号ＯＳ（Ｋ－１）はハイレベルであり、ｐＭＯＳトランジスタＴＰはオフ状態、ｎＭＯＳトランジスタＴＮはオン状態である。このとき電圧信号ＡＮ（Ｋ）は０［Ｖ］であり、シュミットトリガインバータＳＩから出力される出力信号ＯＳ（Ｋ）はハイレベルになっている。

【0030】

時刻ｔ（Ｋ－１）で出力信号ＯＳ（Ｋ－１）がハイレベルからローレベルに切り替わると、ｐＭＯＳトランジスタＴＰはオン、ｎＭＯＳトランジスタＴＮはオフとなり、可変容量素子ＣＮ（Ｋ）の充電が開始されるため、電圧信号ＡＮ（Ｋ）が上昇を開始する。このときｐＭＯＳトランジスタＴＰのオン抵抗が、抵抗素子ＲＮの抵抗値Ｒ０よりも十分小さく無視できると考えると、電圧信号ＡＮ（Ｋ）は「ＶＤＤ／（Ｒ０×ＣＶ（Ｋ））」の傾きで上昇する（領域Ａ１参照）。

【0031】

時刻ｔ（Ｋ）で電圧信号ＡＮ（Ｋ）がシュミットトリガインバータＳＩの立上り論理しきい値電圧ＶＴ１に達すると、出力信号ＯＳ（Ｋ）はハイレベルからローレベルに反転する（矢印Ｙ１参照）。時刻ｔ（Ｋ－１）からｔ（Ｋ）までの検知時間ＤＴ（Ｋ）は、「Ｒ０×ＣＶ（Ｋ）」に比例した時間になる。よって検知時間ＤＴ（Ｋ）が、検知対象である静電容量値ＣＶ（Ｋ）に対応する出力となる。その後、電圧信号ＡＮ（Ｋ）は、電源電圧ＶＤＤに到達するまで上昇する。

【0032】

すなわちセンサ回路ＳＣ（Ｋ）は、入力論理信号である出力信号ＯＳ（Ｋ－１）が反転することに応じて検出動作を開始する回路である。そして入力論理信号が反転してから、検知量である静電容量値ＣＶ（Ｋ）に比例した検知時間ＤＴ（Ｋ）の経過後に、出力論理信号である出力信号ＯＳ（Ｋ）を反転させることで検出動作を終了する回路である。

【0033】

時刻ｔ（Ｋ）以降において、出力信号ＯＳ（Ｋ－１）がローレベルを保持している間は、電圧信号ＡＮ（Ｋ）は電源電圧ＶＤＤを維持し、出力信号ＯＳ（Ｋ）はローレベルを維持する。そして時刻ｔｒｅｓにおいて、出力信号ＯＳ（Ｋ－１）がローレベルからハイレベルに切り替わると、ｐＭＯＳトランジスタＴＰはオフ、ｎＭＯＳトランジスタＴＮはオンとなる。ｎＭＯＳトランジスタＴＮのオン抵抗は十分小さいため、可変容量素子ＣＮ（Ｋ）に蓄積された電荷は瞬時に放電され、電圧信号ＡＮ（Ｋ）は０［Ｖ］に変化する（矢印Ｙ２参照）。これを受けて、シュミットトリガインバータＳＩから出力される出力信号ＯＳ（Ｋ）は、ローレベルからハイレベルに反転する（矢印Ｙ３参照）。

【0034】

なお、抵抗値Ｒ０および静電容量値ＣＶ（Ｋ）で定まる充放電の時定数が、ｐＭＯＳトランジスタＴＰおよびｎＭＯＳトランジスタＴＮで構成される論理素子の遅延時間や、シュミットトリガインバータＳＩの遅延時間に比して大きくなるように、回路設計を行うことが好ましい。これにより、検知時間ＤＴ（Ｋ）によって、静電容量値ＣＶ（Ｋ）を正確に示すことが可能となる。

【0035】

また、センサ回路ＳＣ（１）～ＳＣ（Ｎ）内で使用される論理素子は、シュミットトリガ入力の論理素子に置き換えることができる。これにより、チャタリングの発生を回避することができ、正確に検知時間ＤＴ（Ｋ）を検出することが可能となる。

【0036】

（センサ１の動作）
図４の波形図を用いて、センサ１の全体の動作を説明する。図４の時刻ｔ（０）よりも前の時刻では、イネーブル信号ＥＮはローレベルであり、センサ１はオフ状態である。センサ１のオフ状態では、開始信号ＳＴはハイレベルであり、初段のセンサ回路ＳＣ（１）の出力信号ＯＳ（１）はハイレベルである。図１に示すように、各センサ回路の入力は前段のセンサ回路の出力であるため、すべてのセンサ回路の出力信号ＯＳ（１）～ＯＳ（Ｎ）もハイレベルである。また式（１）の論理式および図１の出力回路３０から分かるように、シリアル出力信号Ｓｏｕｔもハイレベルとなる。

【0037】

時刻ｔ（０）でイネーブル信号ＥＮをハイレベルに切り替えると、開始信号ＳＴがハイレベルからローレベルに切り替えられ、センサ１での１周目の検出動作が開始される。開始信号ＳＴのローレベルへの遷移に応じて、初段のセンサ回路ＳＣ（１）内の可変容量素子ＣＮ（１）の充電が開始される。同時に、出力回路３０のＮＡＮＤ回路ＮＤ（１）から出力される論理信号ＬＳ（１）がローレベルに切り替わるため、シリアル出力信号Ｓｏｕｔはハイレベルからローレベルに反転する（矢印Ｙ１１）。

【0038】

時刻ｔ（１）で初段のセンサ回路ＳＣ（１）の出力信号ＯＳ（１）がハイレベルからローレベルに切り替わると、ＮＡＮＤ回路ＮＤ（１）から出力される論理信号ＬＳ（１）がハイレベルに切り替わるため、シリアル出力信号Ｓｏｕｔはローレベルからハイレベルに反転する（矢印Ｙ１２）。シリアル出力信号Ｓｏｕｔの両エッジ間の検知時間ＤＴ（１）は、初段のセンサ回路ＳＣ（１）の検知対象の静電容量値ＣＶ（１）に比例する時間となっている。また時刻ｔ（１）で出力信号ＯＳ（１）がローレベルに切り替わることに応じて、２段目のセンサ回路ＳＣ（２）内の可変容量素子ＣＮ（２）の充電が開始される。

【0039】

同様にして、時刻ｔ（２）で２段目のセンサ回路ＳＣ（２）の出力信号ＯＳ（２）がハイレベルからローレベルに切り替わると、シリアル出力信号Ｓｏｕｔはハイレベルからローレベルに反転する（矢印Ｙ１３）。シリアル出力信号Ｓｏｕｔの両エッジ間の検知時間ＤＴ（２）は、２段目のセンサ回路ＳＣ（２）の検知対象の静電容量値ＣＶ（２）に比例する時間となっている。また時刻ｔ（２）において、３段目のセンサ回路ＳＣ（３）内の可変容量素子ＣＮ（３）の充電が開始される。

【0040】

以下同様にして、前段のセンサ回路ＳＣ（Ｋ）の出力信号ＯＳ（Ｋ）がハイレベルからローレベルに切り替わると、シリアル出力信号ＳｏｕｔにＫ回目の反転が発生し、同時に次段のセンサ回路ＳＣ（Ｋ＋１）内の可変容量素子ＣＮ（Ｋ＋１）の充電が開始される。このように、シリアル接続された順に検出動作が受け渡される。

【0041】

そして、時刻ｔ（Ｎ）で最終段であるＮ段目のセンサ回路ＳＣ（Ｎ）の出力信号ＯＳ（Ｎ）がハイレベルからローレベルに切り替わると、シリアル出力信号Ｓｏｕｔが反転する（矢印Ｙ１４）。これにより、Ｎ個のセンサ回路ＳＣ（１）～ＳＣ（Ｎ）の一通りの検出動作が終了する。そしてシリアル出力信号Ｓｏｕｔは、Ｎ個のセンサ回路ＳＣ（１）～ＳＣ（Ｎ）で検知されたＮ個の検知時間ＤＴ（１）～ＤＴ（Ｎ）を示す信号を、連続して出力する信号となる。

【0042】

最終段のセンサ回路ＳＣ（Ｎ）の出力信号ＯＳ（Ｎ）が反転して最終段のセンサ回路ＳＣ（Ｎ）の検知動作が終了することに応じて、初段のセンサ回路ＳＣ（１）の検出動作が開始される。以下に説明する。出力信号ＯＳ（Ｎ）はイネーブル回路１０に戻されている。また時刻ｔ（Ｎ）においてイネーブル信号ＥＮはハイレベルであり、センサ１がオン状態とされている。よって、出力信号ＯＳ（Ｎ）の立ち下がりエッジに応じて、開始信号ＳＴはハイレベルに切り替えられる（矢印Ｙ１５）。初段のセンサ回路ＳＣ（１）内の可変容量素子ＣＮ（１）が瞬時に放電され、出力信号ＯＳ（１）がローレベルからハイレベルに反転する（矢印Ｙ１６）。この変化は、短時間で最終段のセンサ回路ＳＣ（Ｎ）まで伝搬し（矢印Ｙ１７）、出力信号ＯＳ（１）～ＯＳ（Ｎ）の全てが初期状態のハイレベルになる。

【0043】

出力信号ＯＳ（Ｎ）の立ち上がりエッジに応じて、イネーブル回路１０から出力される開始信号ＳＴがハイレベルからローレベルに切り替えられ、センサ１での２周目の検出動作が開始される（矢印Ｙ１８）。なお、２周目の検出動作の内容は、１周目の検出動作と同様であるため、説明を省略する。

【0044】

その後、任意の時刻ｔｄｉｓにおいて、イネーブル信号ＥＮをハイレベルからローレベルに切り替えると、開始信号ＳＴはローレベルに切り替えられる（矢印Ｙ１９）。従って、出力信号ＯＳ（１）～ＯＳ（Ｎ）の全てが初期状態のハイレベルにリセットされる（領域Ａ２）。すなわち、イネーブル信号ＥＮのローレベルへの遷移により、センサ１がオフ状態にされる。

【0045】

（効果）
本実施例のセンサ１では、Ｋ番目のセンサ回路の検知動作が終了することに応じて、Ｋ＋１番目のセンサ回路の検出動作を開始させることができる。よって、シリアル接続されたセンサ回路ＳＣ（１）～ＳＣ（Ｎ）の並び順で、自律的に検出動作を進行させることができる。Ｘ－Ｙデコーダなどのスキャン回路を備えることなく、Ｎ個のセンサ回路からＮ個のセンサ信号を読み出すことができるため、センサ１の回路規模を小型化することが可能となる。

【0046】

Ｋ番目のセンサ回路ＳＣ（Ｋ）の検出動作時には、他のセンサ回路の動作を停止させることができる。無駄な電力消費が発生しないため、センサ１の省電力化が可能となる。

【0047】

センサ回路ＳＣ（１）～ＳＣ（Ｎ）の検出動作はシリアルに実行されるため、検知時間ＤＴ（１）～ＤＴ（Ｎ）は重複することがない。これにより出力回路３０では、組み合わせ回路のみでシリアル出力信号Ｓｏｕｔを生成することができる。

【0048】

以上から、本実施例のセンサ１は、小型化、低消費電力化が必要な用途への適用に向いており、エネルギーハーベスティングとの相性が良い。またセンサ１は、消費電力の大きいアナログ増幅回路も使用しておらず、発熱量も小さくできるため、皮膚張り付けやインプラント用途への応用も可能である。また、デジタル回路、容量素子、抵抗素子などの汎用技術のみでセンサ１を構成できるため、製造コストの低減が可能である。

【実施例2】

【0049】

図５に、実施例２に係るセンサ１ａを示す。実施例１の出力回路３０（図１）は、プッシュプル出力の回路構成例であった。一方、実施例２の出力回路３０ａ（図５）は、オープンドレイン出力の回路構成例である。なお、出力回路３０ａ以外の構成は実施例１の内容と同様である。実施例１と同一内容の部位には同一符号を付すことで、説明を省略する。

【0050】

出力回路３０ａは、ＮＡＮＤ回路ＮＤ（１）～ＮＤ（Ｍ）、インバータＩＮＶ（１）～ＩＮＶ（Ｍ）、を備える。ＮＡＮＤ回路ＮＤ（１）～ＮＤ（Ｍ）は、オープンドレイン出力ＮＡＮＤ回路である。ＮＡＮＤ回路ＮＤ（１）～ＮＤ（Ｍ）の各々は、直列接続された２つのｎＭＯＳトランジスタを備えている。ＮＡＮＤ回路ＮＤ（１）の一方のｎＭＯＳトランジスタのゲートには、インバータＩＮＶ（１）を介して開始信号ＳＴが入力される。また他方のｎＭＯＳトランジスタのゲートには、出力信号ＯＳ（１）が入力される。以下同様にして、ＮＡＮＤ回路ＮＤ（Ｍ）の一方のｎＭＯＳトランジスタのゲートには、インバータＩＮＶ（Ｍ）を介して出力信号ＯＳ（Ｎ－１）が入力される。また他方のｎＭＯＳトランジスタのゲートには、出力信号ＯＳ（Ｎ）が入力される。

【0051】

ＮＡＮＤ回路ＮＤ（１）～ＮＤ（Ｍ）のドレイン側の端子は第１端子Ｔ１に共通接続されており、ソース側の端子は第２端子Ｔ２に共通接続されている。これによりＮＡＮＤ回路ＮＤ（１）～ＮＤ（Ｍ）は、ワイヤードＡＮＤ接続されている。よって、実施例２の出力回路３０ａは、実施例１の出力回路３０（図１）と同様の論理回路構成となっている。

【0052】

第１端子Ｔ１は、検出回路３１ａの側で、プルアップ抵抗Ｒｐｕを介して電源電圧部位ＶＤＤに接続される。第２端子Ｔ２は、基準電圧部位ＧＮＤに接続されている。第１端子Ｔ１からはシリアル出力信号Ｓｏｕｔが出力される。シリアル出力信号Ｓｏｕｔは、検出回路３１ａで受信される。

【0053】

実施例２の出力回路３０ａの動作内容は、実施例１の出力回路３０と同様であるため、説明を省略する。実施例２の出力回路３０ａでは、オープンドレイン出力とすることで、回路規模や配線数を抑制することができる。センサ１ａを小型化することが可能となる。

【実施例3】

【0054】

実施例３では、図６～図１０を用いて、センサ回路ＳＣの第１～第５構成例を説明する。なお、図２に示す実施例１のセンサ回路ＳＣ（Ｋ）と同一内容の部位には同一符号を付すことで、説明を省略する。

【0055】

図６を用いて、第１構成例であるセンサ回路ＳＣａ（１）～ＳＣａ（Ｎ）を説明する。センサ回路ＳＣａ（１）～ＳＣａ（Ｎ）は、共通の定電流バイアス回路ＣＣを備えている。定電流バイアス回路ＣＣは、電源電圧部位ＶＤＤと基準電圧部位ＧＮＤとの間に直列接続されている、ｐＭＯＳトランジスタＴＰ０および基準抵抗素子ＲＢを備えている。定電流バイアス回路ＣＣのｐＭＯＳトランジスタＴＰ０のゲート端子が、センサ回路ＳＣａ（１）～ＳＣａ（Ｎ）の各々が備えるｐＭＯＳトランジスタＴＰのゲート端子に共通接続されることで、カレントミラー回路が構成されている。これにより、図２のセンサ回路ＳＣ（Ｋ）の抵抗素子ＲＮを不要とすることができる。そして、センサ回路ＳＣａ（１）～ＳＣａ（Ｎ）の充電電流を同一にすることができるため、検知時間ＤＴ（１）～ＤＴ（Ｎ）をより正確に検出することが可能となる。

【0056】

図７を用いて、第２構成例であるセンサ回路ＳＣｂ（Ｋ）を説明する。センサ回路ＳＣｂ（Ｋ）は、実施例１のセンサ回路ＳＣ（Ｋ）（図２参照）の抵抗素子ＲＮをフォトダイオードＰＤに置換するとともに、可変容量素子ＣＮ（Ｋ）を固定容量素子ＣＮｂに置換した構造を備える。フォトダイオードＰＤを流れる逆方向リーク電流ＩＳは、受光量に応じて変化するため、固定容量素子ＣＮｂの充電時間が変化する。これにより、検知時間ＤＴ（Ｋ）を、逆方向リーク電流ＩＳに逆比例した時間（すなわち検知対象である受光量に対応した時間）とすることができる。なお、フォトダイオードＰＤおよび固定容量素子ＣＮｂで構成されるＲＣ回路の時定数が、センサ回路ＳＣｂ（Ｋ）に備えられる各種の論理素子の遅延時間に比して大きくなるように、回路設計を行うことが好ましい。これにより、検知時間ＤＴ（Ｋ）によって受光量を正確に示すことが可能となる。

【0057】

図８を用いて、第３構成例であるセンサ回路ＳＣｃ（Ｋ）を説明する。センサ回路ＳＣｃ（Ｋ）は、実施例１のセンサ回路ＳＣ（Ｋ）（図２参照）のｐＭＯＳトランジスタＴＰおよびｎＭＯＳトランジスタＴＮをインバータＩＮＶｃに置換した構造を備える。また、抵抗素子ＲＮの配置を、電源電圧部位ＶＤＤとインバータＩＮＶｃの正の電源端子との間に変更した構造を備える。これにより、個別のトランジスタではなく、論理素子を用いてセンサ回路を構成できるため、設計の自由度を高めることが可能となる。

【0058】

図９を用いて、第４構成例であるセンサ回路ＳＣｄ（Ｋ）を説明する。センサ回路ＳＣｄ（Ｋ）は、実施例１のセンサ回路ＳＣ（Ｋ）（図２参照）のｐＭＯＳトランジスタＴＰをインバータＩＮＶｄに置換した構造を備える。このように、論理素子を用いてセンサ回路を構成することも可能である。

【0059】

図１０を用いて、第５構成例であるセンサ回路ＳＣｅ（Ｋ）を説明する。センサ回路ＳＣｅ（Ｋ）は、第４構成例のセンサ回路ＳＣｄ（Ｋ）のｎＭＯＳトランジスタＴＮを、オープンドレイン出力論理のインバータＯＤＩＮＶに置換した構造を備える。これにより、市販の論理素子を用いてセンサ回路を構成できるため、設計の自由度を高めることが可能となる。

【実施例4】

【0060】

実施例１～３では、可変容量素子ＣＮの充電時間を検出する形態を説明した。実施例４では、可変容量素子ＣＮの放電時間を検出する形態を説明する。実施例１～３と同一内容の部位には同一符号を付すことで、説明を省略する。

【0061】

（センサ回路ＳＣｆ（Ｋ）の構成および動作）
図１１に、実施例４に係るセンサ回路ＳＣｆ（Ｋ）を示す。センサ回路ＳＣｆ（Ｋ）は、実施例１のセンサ回路ＳＣ（Ｋ）（図２参照）の抵抗素子ＲＮの配置を、接続ノードＮＮと可変容量素子ＣＮ（Ｋ）との間に変更した構造を備える。すなわち、可変容量素子ＣＮ（Ｋ）の充電経路および放電経路の両方に抵抗素子ＲＮを配置した構造である。

【0062】

図１２の波形図を用いて、センサ回路ＳＣｆ（Ｋ）の動作を説明する。時刻ｔ（Ｋ－１）から時刻ｔｒｅｓまでの動作は、図３で説明した実施例１のセンサ回路ＳＣ（Ｋ）の動作と同様であるため、説明を省略する。時刻ｔｒｅｓにおいて、出力信号ＯＳ（Ｋ－１）がローレベルからハイレベルに切り替わると、ｐＭＯＳトランジスタＴＰはオフ、ｎＭＯＳトランジスタＴＮはオンとなる。可変容量素子ＣＮ（Ｋ）の放電が開始されるため、電圧信号ＡＮ（Ｋ）は、「－ＶＤＤ／（Ｒ０×ＣＶ（Ｋ））」の傾きで下降する（領域Ａ３参照）。

【0063】

時刻Ｆｔ（Ｋ）で電圧信号ＡＮ（Ｋ）がシュミットトリガインバータＳＩの立下り論理しきい値電圧ＶＴ２に達すると、出力信号ＯＳ（Ｋ）はローレベルからハイレベルに反転する（矢印Ｙ４参照）。時刻ｔｒｅｓからＦｔ（Ｋ）までの検知時間ＦＤＴ（Ｋ）は、「Ｒ０×ＣＶ（Ｋ）」に比例するため、検知対象である静電容量値ＣＶ（Ｋ）に対応する出力となる。その後、電圧信号ＡＮ（Ｋ）は、０［Ｖ］まで下降する。

【0064】

（センサ１ｆの構成）
図１３に、実施例４のセンサ１ｆを示す。センサアレイ２０ｆは、図１１で前述したセンサ回路ＳＣｆ（１）～ＳＣｆ（Ｎ）がシリアル接続された構造を備える。また出力回路３０ｆは、Ｘ－ＮＯＲ回路ＸＮ（１）～ＸＮ（Ｍ）を備える。Ｘ－ＮＯＲ回路ＸＮ（１）には、開始信号ＳＴおよび出力信号ＯＳ（１）が入力される。以下同様にして、Ｘ－ＮＯＲ回路ＸＮ（Ｍ）には、出力信号ＯＳ（Ｎ－１）および出力信号ＯＳ（Ｎ）が入力される。なお、実施例４のセンサ１ｆのその他の構成は、実施例１のセンサ１と同様である。実施例１と同一内容の部位には同一符号を付すことで、説明を省略する。

【0065】

（センサ１ｆの動作）
図１４の波形図を用いて、センサ１ｆの全体の動作を説明する。時刻ｔ（０）から時刻ｔ（Ｎ－１）までの動作は、図４で説明した実施例１のセンサ１の動作と同様であるため、説明を省略する。時刻ｔ（Ｎ）において、可変容量素子の充電時の検知時間ＤＴ（１）～ＤＴ（Ｎ）を示すシリアル出力信号Ｓｏｕｔの出力が完了する。そして最終段の出力信号ＯＳ（Ｎ）の立ち下がりエッジに応じて、開始信号ＳＴはハイレベルに切り替えられる（矢印Ｙ２１）。よって、初段のセンサ回路ＳＣｆ（１）内の可変容量素子ＣＮ（１）の放電が開始される。

【0066】

時刻Ｆｔ（１）でセンサ回路ＳＣｆ（１）の出力信号ＯＳ（１）がローレベルからハイレベルに切り替わると、シリアル出力信号Ｓｏｕｔはハイレベルからローレベルに反転する（矢印Ｙ２２）。シリアル出力信号Ｓｏｕｔの両エッジ間の検知時間ＦＤＴ（１）は、初段のセンサ回路ＳＣｆ（１）の検知対象の静電容量値ＣＶ（１）に比例する時間となっている。また時刻ｆｔ（１）で出力信号ＯＳ（１）がハイレベルに切り替わることに応じて、２段目のセンサ回路ＳＣｆ（２）内の可変容量素子ＣＮ（２）の放電が開始される。

【0067】

以下同様にして、時刻Ｆｔ（Ｎ）で最終段であるＮ段目のセンサ回路ＳＣｆ（Ｎ）の出力信号ＯＳ（Ｎ）がローレベルからハイレベルに切り替わると、シリアル出力信号Ｓｏｕｔが反転する（矢印Ｙ２３）。これにより、Ｎ個のセンサ回路ＳＣｆ（１）～ＳＣｆ（Ｎ）における、可変容量素子の放電時の検知時間ＦＤＴ（１）～ＦＤＴ（Ｎ）の検出動作が終了する。

【0068】

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【0069】

（変形例）
出力回路３０は様々な論理回路で構成することができる。図１５に、変形例の出力回路３０ｂを備えるセンサ１ｂを示す。実施例１と同一内容の部位には同一符号を付すことで、説明を省略する。Ｎ個のセンサユニットＳＵ（１）～ＳＵ（Ｎ）の各々は、センサ回路ＳＣ（１）～ＳＣ（Ｎ）およびＮＡＮＤ回路ＮＤｂ（１）～ＮＤｂ（Ｎ）を備えている。ＮＡＮＤ回路ＮＤｂ（１）～ＮＤｂ（Ｎ）およびインバータＩＮＶｂによって、出力回路３０ｂが構成されている。ＮＡＮＤ回路ＮＤｂ（１）には、インバータＩＮＶｂを介して開始信号ＳＴが入力されるとともに、出力信号ＯＳ（１）が入力される。ＮＡＮＤ回路ＮＤｂ（１）からは、論理信号ＬＳｂ（１）が出力される。以下同様にして、ＮＡＮＤ回路ＮＤｂ（Ｎ）には、論理信号ＬＳｂ（Ｎ－１）が入力されるとともに、出力信号ＯＳ（Ｎ）が入力される。ＮＡＮＤ回路ＮＤｂ（Ｎ）からは、シリアル出力信号Ｓｏｕｔが出力される。すなわち出力回路３０ｂは、下式（２）で示されるシリアル出力信号Ｓｏｕｔを出力する論理回路である。

【数2】

効果を説明する。Ｎ個のセンサユニットＳＵ（１）～ＳＵ（Ｎ）の各々では、センサ回路ＳＣ（１）～ＳＣ（Ｎ）の近傍にＮＡＮＤ回路ＮＤｂ（１）～ＮＤｂ（Ｎ）を配置することができる。よって、センサユニットＳＵ（１）～ＳＵ（Ｎ）の間の配線数を最小化することができる。これにより変形例の出力回路３０ｂでは、実施例１の出力回路３０に比して、配線を簡略化することが可能となる。１次元センサストリング向きの出力回路を構成することが可能となる。

【0070】

図２、図８～図１１のセンサ回路では、検知対象の物理量として、可変容量素子ＣＮの静電容量を用いる場合を説明したが、この形態に限られず、様々な物理量を検知対象とすることが可能である。例えば可変抵抗素子の抵抗値を検知対象とする場合には、図２、図８～図１１のセンサ回路において、固定の抵抗値Ｒ０を有する抵抗素子ＲＮを可変抵抗素子に置換すればよい。また、可変容量素子ＣＮ（Ｋ）を固定容量素子に置換すればよい。これにより、検知量である抵抗値に比例した検知時間ＤＴ（Ｋ）を検出することが可能になる。なお、可変抵抗素子および固定容量素子で構成されるＲＣ回路の時定数が、センサ回路に備えられる各種の論理素子の遅延時間に比して大きくなるように、回路設計を行うことが好ましい。これにより、検知時間ＤＴ（Ｋ）によって抵抗値を正確に示すことが可能となる。

【0071】

センサアレイ２０は、Ｎ個のセンサ回路ＳＣ（１）～ＳＣ（Ｎ）の少なくとも１つにおいて、基準センサ回路を備えていてもよい。基準センサ回路は、予め定められた一定の検知量（例：既知の静電容量値）を有する回路である。一定の検知量に対応する基準検知時間を検出することで、検出対象の物理量と検知時間との相関を知ることができる。よって、検知時間から検知対象の物理量への換算を正確に行うことが可能となる。

【0072】

本実施例では、センサ回路の各々が偶数段のインバータを備えることで、立ち上がりエッジが伝搬する（または立ち下がりエッジが伝搬する）形態を説明したが、この形態に限られない。センサ回路の各々が奇数段のインバータを備えることで、立ち上がりエッジと立ち下がりエッジが交互に伝搬する形態であってもよい。この場合、センサ回路が充電時間または放電時間の一方のみを検出する構成を有すると、検知時間ＤＴの検出は、シリアル接続されたセンサ回路の１個おきに行われることになる。

【0073】

本実施例では、最終段のセンサ回路ＳＣ（Ｎ）の出力信号ＯＳ（Ｎ）が、初段のセンサ回路ＳＣ（１）の入力論理信号として入力される場合を説明したが、この形態に限られない。出力信号ＯＳ（Ｎ）を初段のセンサ回路ＳＣ（１）に入力しない形態であってもよい。

【符号の説明】

【0074】

１：センサ １０：イネーブル回路 ２０：センサアレイ ３０：出力回路 ＡＮ（Ｋ）：電圧信号 ＣＮ（Ｋ）：可変容量素子 ＤＴ（１）～（Ｎ）：検知時間 ＯＳ（１）～ＯＳ（Ｎ）：出力信号 ＲＮ：抵抗素子 ＳＣ（１）～ＳＣ（Ｎ）：センサ回路 Ｓｏｕｔ：シリアル出力信号 ＴＮ：ｎＭＯＳトランジスタ ＴＰ：ｐＭＯＳトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】