特許 7491546 信号出力回路及び表示装置駆動ドライバ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-20

(45)【発行日】2024-05-28

(54)【発明の名称】信号出力回路及び表示装置駆動ドライバ

(51)【国際特許分類】

   G09G 3/20 20060101AFI20240521BHJP

   G09G 3/3225 20160101ALI20240521BHJP

   G09G 3/3275 20160101ALI20240521BHJP

   H03K 17/687 20060101ALI20240521BHJP

   H03K 19/0175 20060101ALI20240521BHJP

【ＦＩ】

G09G3/20 612P

G09G3/20 680G

G09G3/20 621L

G09G3/20 623B

G09G3/20 623R

G09G3/20 621F

G09G3/3225

G09G3/3275

H03K17/687 F

H03K19/0175 220

【請求項の数】 6

(21)【出願番号】P 2020021804

(22)【出願日】2020-02-12

(65)【公開番号】P2021128219

(43)【公開日】2021-09-02

【審査請求日】2023-01-18

(73)【特許権者】

【識別番号】520333321

【氏名又は名称】深▲セン▼通鋭微電子技術有限公司

(74)【代理人】

【識別番号】110002848

【氏名又は名称】弁理士法人ＮＩＰ＆ＳＢＰＪ国際特許事務所

(72)【発明者】

【氏名】山野 要

【審査官】塚本 丈二

(56)【参考文献】

【文献】特開２００３－３１８７１４（ＪＰ，Ａ）

【文献】特開２０１９－１０１０６７（ＪＰ，Ａ）

【文献】特開２００９－０１５２８６（ＪＰ，Ａ）

【文献】特開２００１－０８５９８５（ＪＰ，Ａ）

【文献】米国特許第０６１６６５８２（ＵＳ，Ａ）

【文献】中国特許出願公開第１８２５７６７（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｇ ３／２０－３／３８

Ｈ０３Ｋ １７／６８７

Ｈ０３Ｋ １９／０１７５

(57)【特許請求の範囲】

【請求項1】

ロジック回路と、
前記ロジック回路が出力するロジック信号のレベルをシフトするレベルシフトブロックと、
前記ロジック信号のレベルがシフトされたレベルシフト信号を出力するための出力バッファ回路とを備え、
前記出力バッファ回路が、
ハイレベルのレベルシフト信号を出力するための第１のＮ型トランジスタと、
ローレベルのレベルシフト信号を出力するための第２のＮ型トランジスタとを含み、
前記レベルシフトブロックが、
前記第１のＮ型トランジスタを駆動する信号の振幅レベルを正側に拡張する第１レベルシフタと、
前記第２のＮ型トランジスタを駆動する信号の振幅レベルを正側に拡張する第２レベルシフタとを含み、
前記第１のＮ型トランジスタをオンさせるゲート信号レベルが前記出力バッファ回路の正側電源電位よりも高い電位であり、前記第２のＮ型トランジスタをオンさせるゲート信号レベルが前記出力バッファ回路の正側電源電位よりも高い電位であり、
前記ロジック回路が、２入力のＡＮＤ論理ゲートを含み、
前記２入力のＡＮＤ論理ゲートの入力の一方がＨレベルで、かつ、前記２入力のＡＮＤ論理ゲートの入力の他方がＨレベルである場合には、前記２入力のＡＮＤ論理ゲートの出力が前記第１レベルシフタに入力されると、前記第１のＮ型トランジスタはＯＮし、
前記２入力のＡＮＤ論理ゲートの入力の一方がＨレベルで、かつ、前記２入力のＡＮＤ論理ゲートの入力の他方がＬレベルである場合には、前記２入力のＡＮＤ論理ゲートの出力が前記第１レベルシフタに入力されると、前記第１のＮ型トランジスタはＯＦＦし、
前記第１レベルシフタが、前記２入力のＡＮＤ論理ゲートから出力された信号の振幅を拡大する第１レベルシフタ回路と、前記第１レベルシフタ回路の出力信号を正の電圧源とＧＮＤとの間の振幅を有する信号に変換する第２レベルシフタ回路とを含むことを特徴とする信号出力回路。

【請求項2】

前記第１レベルシフタは、表示装置のための階調電圧を生成する階調電圧生成回路に供給される電源電圧に基づいて、前記第１のＮ型トランジスタを駆動する信号の振幅レベルを正側に拡張する請求項１に記載の信号出力回路。

【請求項3】

前記第１レベルシフタにより正側に拡張された振幅レベルに対応する電圧が、前記第１のＮ型トランジスタの耐圧を超えない電圧である請求項１に記載の信号出力回路。

【請求項4】

前記第２レベルシフタは、表示装置のための階調電圧を生成する階調電圧生成回路に供給される電源電圧に基づいて、前記第２のＮ型トランジスタを駆動する信号の振幅レベルを正側に拡張する請求項１に記載の信号出力回路。

【請求項5】

前記第２レベルシフタにより正側に拡張された振幅レベルに対応する電圧が、前記第２のＮ型トランジスタの耐圧を超えない電圧である請求項１に記載の信号出力回路。

【請求項6】

請求項２又は４に記載の信号出力回路と、
前記階調電圧生成回路により生成された階調電圧に基づいて前記表示装置を駆動するソース駆動回路とを備えることを特徴とする表示装置駆動ドライバ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ロジック信号を入出力信号にレベルシフトして出力する信号出力回路及びこれを用いた表示装置駆動ドライバに関し、特に、多電源を要する表示装置駆動ドライバに用いられる信号出力回路に関する。

【背景技術】

【0002】

演算や記憶を行う半導体素子は、低消費電力化や高速動作のため動作電圧が低下している。しかしながら、表示素子については、高電圧での駆動が一般的である。

【0003】

表示素子を駆動するディスプレイドライバＩＣの場合、ロジック信号用の制御電源（例えば＋１．１Ｖ）の他に、階調電圧用電源（例えば＋８Ｖ）、パネル内トランジスタ駆動用電源（例えば＋２０Ｖや―１０Ｖ）が必要となる。これに加え、表示装置の他のロジックデバイスと接続するための、入出力系電源（例えば１．８Ｖ）が必要となる。

【0004】

ところが、一般的なディスプレイドライバＩＣ向けのプロセスでは、階調電圧用電源（例えば＋８Ｖ）やパネル内トランジスタ駆動用電源（例えば＋２０Ｖや－１０Ｖ）に適したトランジスタは用意されるものの、入出力系電源に最適な耐圧のトランジスタが用意されていない場合が多く、階調電圧用電源（例えば＋８Ｖ）に適したトランジスタを使って入出力回路を設計せざるを得ない。そのため、出力バッファ回路を高速駆動させることが非常に困難になる。

【0005】

階調電圧用電源（例えば＋８Ｖ）に適したトランジスタを使って出力バッファ回路を高速駆動させるために、信号出力するためのＰ（Positive charge、正電荷）型トランジスタとＮ（Negative charge、負電荷）型トランジスタとで構成される出力バッファ回路を備え、Ｐ型トランジスタをオンさせるゲート信号レベルは出力バッファ回路の負側電源電位よりも低い電位であり、前記Ｎ型トランジスタをオンさせるゲート信号レベルは出力バッファ回路の正側電源電位よりも高い電位である信号出力回路が知られている（特許文献１）。

【0006】

そして、信号出力するためのＰ型トランジスタとＮ型トランジスタとで構成される出力バッファ回路を備え、Ｐ型トランジスタがプルアップ制御信号により導通されるとき、プルアップノードの電圧を負電圧に変化させる負電圧発生回路を含む信号出力回路が知られている（特許文献２）。

【先行技術文献】

【特許文献】

【0007】

【文献】特開2019-101067号公報（2019年6月24日公開）

【文献】特開2016-116157号公報（2016年6月23日公開）

【発明の概要】

【発明が解決しようとする課題】

【0008】

出力バッファ回路に設けられるＰ型トランジスタ及びＮ型トランジスタは、一般的に階調電圧用電源（例えば＋８Ｖ）に適したプロセスで生成されるが、実際には入出力系電源（例えば１．８Ｖ）により動作するので、高速駆動させることが非常に困難になるという課題が存在する。

【0009】

特許文献１の信号出力回路は、この課題を解決して高速駆動を可能にするが、負電圧を生成する必要が発生するので、当該負電圧を生成するための構成及び制御が追加的に必要になるという課題が発生する。

【0010】

特許文献２の信号出力回路では、出力バッファ回路を構成する最終段Ｐ型トランジスタのＯＮ時に、そのゲートをキャパシタ素子と遅延素子を用いて負電圧にして出力バッファ回路を高速駆動させる技術が説明されている。この信号出力回路は、負電圧を用意する必要がない利点があるものの、ロジック信号用の制御電源電圧が例えば＋１．１Ｖであり、出力バッファ回路の入出力系電源電圧が＋１．８Ｖであり、この出力バッファ回路を構成するトランジスタが階調電圧用電源（＋８Ｖ）のプロセスで生成される場合には、出力バッファ回路を高速駆動させる効果を十分に上げることが難しいという課題が存在する。

【0011】

本発明の一態様は、出力バッファ回路専用に最適化されたプロセスを追加することの不要な簡素な構成で、ディスプレイドライバで用いられるプロセスで十分に駆動能力を引き上げることができる信号出力回路及び表示装置駆動ドライバを実現することを目的とする。

【課題を解決するための手段】

【0012】

上記の課題を解決するために、本発明の一態様に係る信号出力回路は、信号を出力するための出力バッファ回路を備え、前記出力バッファ回路が、ハイレベルの信号を出力するための第１のＮ型トランジスタと、ローレベルの信号を出力するための第２のＮ型トランジスタとを含むことを特徴とする。

【0013】

上記の課題を解決するために、本発明の一態様に係る他の信号出力回路は、ロジック信号のレベルをシフトするレベルシフトブロックと、前記ロジック信号のレベルがシフトされたレベルシフト信号を出力するための出力バッファ回路とを備え、前記出力バッファ回路が、ハイレベルのレベルシフト信号を出力するための第１のＮ型トランジスタと、ローレベルのレベルシフト信号を出力するための第２のＮ型トランジスタとを含み、前記レベルシフトブロックが、前記第１のＮ型トランジスタを駆動する信号の振幅レベルを正側に拡張する第１レベルシフタと、前記第２のＮ型トランジスタを駆動する信号の振幅レベルを正側に拡張する第２レベルシフタとを含むことを特徴とする。

【0014】

上記の課題を解決するために、本発明の一態様に係る表示装置駆動ドライバは、本発明の一態様に係る信号出力回路と、前記階調電圧生成回路により生成された階調電圧に基づいて前記表示装置を駆動するソース駆動回路とを備えることを特徴とする。

【発明の効果】

【0015】

本発明の一態様によれば、出力バッファ回路専用に最適化されたプロセスを追加することの不要な簡素な構成で、ディスプレイドライバで用いられるプロセスで十分に駆動能力を引き上げることができる信号出力回路及び表示装置駆動ドライバを実現することができる。

【図面の簡単な説明】

【0016】

【図1】実施形態に係る表示装置のブロック図である。

【図2】上記表示装置に設けられた駆動ドライバのブロック図である。

【図3】上記駆動ドライバに設けられた信号出力回路のブロック図である。

【図4】上記信号出力回路に設けられたレベルシフタの回路図である。

【図5】比較例に係る信号出力回路のブロック図である。

【図6】上記信号出力回路に設けられたレベルシフタの回路図である。

【図7】他の比較例に係る信号出力回路のブロック図である。

【図8】上記信号出力回路に設けられた第１レベルシフタの回路図である。

【図9】上記信号出力回路に設けられた第２レベルシフタの回路図である。

【発明を実施するための形態】

【0017】

（実施形態）
以下、本発明の一実施形態について、詳細に説明する。図１は、アクティブマトリックス型有機ＥＬディスプレイの表示装置１０１の要部を示すブロック図である。この表示装置１０１は、マトリックス状に形成された複数の画素１０２と、駆動ドライバ８と、Ｆｌａｓｈメモリー１０４とを備える。そして、各画素１０２は、ゲートライン１２１と、データライン１２２とに接続される。また、各画素１０２は、第１薄膜トランジスタ１２３と、キャパシタ１２４と、第２薄膜トランジスタ１２５と、有機発光ダイオード（発光素子）１２６とを含む。

【0018】

第１薄膜トランジスタ１２３は、Ｎ型トランジスタにより構成される。この第１薄膜トランジスタ１２３のゲートはゲートライン１２１に接続される。また、第１薄膜トランジスタ１２３のドレインはデータライン１２２に接続される。また、キャパシタ１２４は、第１薄膜トランジスタ１２３のソースに接続される。

【0019】

一方、第２薄膜トランジスタ１２５は、Ｐ型トランジスタにより構成される。この第２薄膜トランジスタ１２５のゲートは、キャパシタ１２４を介して、第１薄膜トランジスタ１２３のソースに接続される。そして、有機発光ダイオード１２６は、陽極が第２薄膜トランジスタ１２５のドレインに接続される。

【0020】

また、ゲートライン１２１は、駆動ドライバ８のゲート駆動信号（Ｇａｔｅ ｄｒｉｖｅ ｓｉｇｎａｌｓ）端子に接続され、データライン１２２は駆動ドライバ８のソース駆動信号（Ｓｏｕｒｃｅ ｄｒｉｖｅ ｓｉｇｎａｌｓ）端子に接続され、第２薄膜トランジスタ１２５のソースは有機発光ダイオード電源１０５の電圧Ｅｌｖｄｄの端子に接続され、有機発光ダイオード１２６の陰極は有機発光ダイオード電源１０５の電圧Ｅｌｖｓｓの端子に接続される。

【0021】

更に、駆動ドライバ８は、Ｆｌａｓｈメモリー１０４と接続され、同期信号ＣＬＫ、出力信号ＤＡＴＡ、高電圧源ＩＯＶＣＣ、電圧ＡＶＤＤが外部から供給される。

【0022】

図２に駆動ドライバ８のブロック図を示す。尚、記載する電圧の値は一例であり、本発明はこれらの値に限定されない。

【0023】

駆動ドライバ８は、外部から高電圧源ＩＯＶＣＣと電圧ＡＶＤＤとが供給される。高電圧源ＩＯＶＣＣは制御回路系の電源であり、１．８Ｖの電圧が与えられる。電圧ＡＶＤＤはディスプレイ駆動系の電源の電圧であり、例えば＋８Ｖの電圧が与えられる。

【0024】

リニア・レギュレータ（ＬＤＯ）２０１は高電圧源ＩＯＶＣＣからの電圧を駆動ドライバ８の内部のロジック動作電圧（ＶＤＤＤ）１．１Ｖに変換する。

【0025】

シリアル・ペリフェラル・インタフェース（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ，ＳＰＩ Ｉ／Ｆ）２０２は、接続されたＦｌａｓｈメモリー１０４とのインターフェースである。駆動ドライバ８の内部ロジックで作成されるロジック動作電圧（ＶＤＤＤ）レベルの信号（１．１Ｖ）をＦｌａｓｈメモリー１０４にアクセスする信号（Ｉｎｔｅｒｆａｃｅ Ｓｉｇｎａｌｓ）の信号レベル（ＩＯＶＣＣ、１．８Ｖ）へレベルシフトしてシリアル・ペリフェラル・インタフェース２０２は出力する。シリアル・ペリフェラル・インタフェース２０２に設けられる信号出力回路１については後述する。

【0026】

ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）Ｉ／Ｆ２０４は、外部の画像処理用デバイスから表示データＤＡＴＡと同期信号ＣＬＫを受けとるインターフェースである。

【0027】

階調電圧生成回路６（ＧＡＭＭＡ ＶＯＬＴＡＧＥ ＧＥＮＥＲＡＴＥ ＢＬＫ）は、画像データに対応した表示電圧（Ｇａｍｍａ Ｖｏｌｔａｇｅ）を作成するブロックである。表示電圧は表示するパネルのガンマ特性に合わせて作成され、有機発光ダイオード１２６の陽極から陰極に流れる電流を制御する第２薄膜トランジスタ１２５のゲートに印加される。図１に示すその他の画素１０２においても同様の接続となる。

【0028】

有機発光ダイオード１２６の陽極には第２薄膜トランジスタ１２５を介して有機発光ダイオード電源１０５の正側電源の端子である電圧Ｅｌｖｄｄの端子が接続され、陰極には負側電源の端子である電圧Ｅｌｖｓｓの端子が接続される。この正側の電圧Ｅｌｖｄｄの端子と負側の電圧Ｅｌｖｓｓの端子は複数ある画素１０２に共通に接続される。電圧Ｅｌｖｄｄと電圧Ｅｌｖｓｓとについては、本発明と密接な関係を有しないので、ここでは詳細な説明を省略する。

【0029】

データラッチＤＡコンバータ（ＤＡＴＡ ＬＡＴＣＨ、Ｄ／Ａ ｃｏｎｖｅｒｔｅｒ）２０６は、表示電圧（Ｇａｍｍａ Ｖｏｌｔａｇｅ）から画像データに合致する電圧をソース駆動回路（ＳＯＵＲＣＥ ＤＲＩＶＥＲ）７へ出力する。

【0030】

ソース駆動回路７は、データライン１２２を駆動するためのバッファを備える。ＧＩＰ電圧生成ブロック（ＧＩＰ（ｇａｔｅ ｄｒｉｖｅｒｓ ｉｎ ｐａｎｅｌ）ＶＯＬＴＡＧＥ ＧＥＮＥＲＡＴＥ ＢＬＫ）２０８は、ＧＩＰ電圧を作成する。ＧＩＰ電圧は、第１薄膜トランジスタ１２３をオンできる電圧である。タイミングジェネレータ（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）２０９は、第１薄膜トランジスタ１２３をオンするタイミングを作成する。

【0031】

ＧＩＰドライバ（ＧＩＰ ＤＲＩＶＥＲ）２１０は、ゲートライン１２１を駆動するためのバッファを備える。

【0032】

ロジックブロック（ＬＯＧＩＣ ＢＬＫ）２１２は、本発明と密接な関係を有しないので詳細な説明を省略する。

【0033】

係る構成において、各画素１０２の駆動は、次の様に行われる。まず、ＧＩＰドライバ２１０、ゲートライン１２１を介して、第１薄膜トランジスタ１２３のゲートにＧＩＰ電圧が印加される。これにより、第１薄膜トランジスタ１２３はオンになる。次に、ソース駆動回路７からソース駆動信号がデータライン１２２へ出力される。ソース駆動信号は、表示対象の画素１０２に対応するガンマ電圧である。データライン１２２の電圧は、第１薄膜トランジスタ１２３を通り、キャパシタ１２４を介して、第２薄膜トランジスタ１２５のゲートに印加され、第２薄膜トランジスタ１２５にゲート電圧に対応した電流が流れる。これにより、有機発光ダイオード１２６に電流が供給されて、有機発光ダイオード１２６が所望の輝度で発光する。

【0034】

次に、シリアル・ペリフェラル・インタフェース２０２に設けられる信号出力回路１を、図３に示す。この信号出力回路１は、出力制御信号ＯＥがイネーブルの場合、出力信号ＤＡＴＡ及び同期信号ＣＬＫを外部へ出力する例を示している。

【0035】

信号出力回路１は、ロジック信号のレベルをシフトするレベルシフトブロック２と、ロジック信号のレベルがシフトされたレベルシフト信号を出力するための出力バッファ回路５とを備える。

【0036】

出力バッファ回路５は、ハイレベルのレベルシフト信号を出力するためのＮ型トランジスタＮ１（第１のＮ型トランジスタ）と、ローレベルのレベルシフト信号を出力するためのＮ型トランジスタＮ０（第２のＮ型トランジスタ）とを含む。

【0037】

レベルシフトブロック２は、Ｎ型トランジスタＮ１を駆動する信号の振幅レベルを正側に拡張するレベルシフタ３（第１レベルシフタ）と、Ｎ型トランジスタＮ０を駆動する信号の振幅レベルを正側に拡張するレベルシフタ４（第２レベルシフタ）とを含む。

【0038】

レベルシフタ３は、表示装置１０１のための階調電圧を生成する階調電圧生成回路６に供給される電圧ＡＶＤＤ（電源電圧）に基づいて、Ｎ型トランジスタＮ１を駆動する信号の振幅レベルを正側に拡張する。レベルシフタ３により正側に拡張された振幅レベルに対応する電圧は、トランジスタＮ１の耐圧を超えない電圧である。

【0039】

第２レベルシフタ４は、表示装置１０１のための階調電圧を生成する階調電圧生成回路６に供給される電圧ＡＶＤＤ（電源電圧）に基づいて、Ｎ型トランジスタＮ０を駆動する信号の振幅レベルを正側に拡張する。レベルシフタ４により正側に拡張された振幅レベルに対応する電圧は、Ｎ型トランジスタＮ０の耐圧を超えない電圧である。

【0040】

このように、最終段の出力バッファ回路５の電源電圧ＩＯＶＣＣにＮ型トランジスタＮ１が接続される。そして、Ｎ型トランジスタＮ１に供給されるゲート信号を駆動するレベルシフタ３の高電圧源ＶＰＯＳの電圧を＋８Ｖにしており、その低電圧源の電圧をＧＮＤ（０Ｖ）にしている。さらに、レベルシフタ３へゲート信号を出力する論理ゲートは、ＡＮＤ論理ゲート１２にしている。

【0041】

出力制御信号ＯＥ、出力信号ＤＡＴＡ、及び同期信号ＣＬＫは、ロジック系の信号のＶＤＤ―ＧＮＤレベル（１．１Ｖ）である。このため、信号出力回路１のロジック回路１０に設けられたインバータ１１、ＡＮＤ論理ゲート１２、及びＮＯＲ論理ゲート１３は、制御ロジック用電源（１．１Ｖ）で最適な動作になるようなプロセスで作成される。レベルシフトブロック２、及び、出力バッファ回路５のＮ型トランジスタＮ１及びＮ型トランジスタＮ０は、ロジック系の信号（１．１Ｖ）を入出力系の信号（１．８Ｖ）へ変換し、出力を行う必要があるので、入出力系電源（１．８Ｖ）で最適な動作になるプロセスで作成することが望まれる。しかしながら、専用の当該プロセスが無いので、耐圧が１．８Ｖ以上で最適な動作電圧が入出力系電源（１．８Ｖ）に近い階調用電源（＋８Ｖ）のプロセスで、レベルシフトブロック２、及び、出力バッファ回路５のＮ型トランジスタＮ１及びＮ型トランジスタＮ０は作成される。

【0042】

この信号出力回路１により、ロジック系の信号（１．１Ｖ）の出力信号ＤＡＴＡ及び同期信号ＣＬＫが、レベルシフトブロック２および出力バッファ回路５により、入出力系の信号（１．８Ｖ）に変換されて外部へ出力される。

【0043】

出力バッファ回路５を構成するＮ型トランジスタＮ１とＮ型トランジスタＮ０とのそれぞれのゲート信号を供給するレベルシフタ３とレベルシフタ４とは同じ構成を有する。

【0044】

図４は信号出力回路１に設けられたレベルシフタ４の回路図である。なお、レベルシフタ３の回路図もレベルシフタ４の回路図と同様である。

【0045】

レベルシフタ４は、ロジック系信号（１．１Ｖ）の振幅を高電圧源ＩＯＶＣＣ系電源電圧（１．８Ｖ）に拡大するレベルシフタ回路Ｌ７００と、レベルシフタ回路Ｌ７００の高電圧源ＩＯＶＣＣ系出力信号（１．８Ｖ）を、高電圧源ＶＰＯＳ（＋８Ｖ）とＧＮＤとの間の振幅を有する信号に変換するレベルシフタ回路Ｌ７１０とを備える。

【0046】

レベルシフタ４は、出力バッファ回路５のＮ型トランジスタＮ０のオン動作を高速化する事を目的としているので、入力信号ＩＮがＬ(ＧＮＤ)からＨ（１．１Ｖ）に変化する場合を説明する。

【0047】

定常時で入力信号ＩＮがＬレベルの時、レベルシフタ回路Ｌ７００のＮ型トランジスタＮ７０１はＯＦＦしており、Ｎ型トランジスタＮ７０２はＯＮしている。この時、ノードＷ７０２はＧＮＤレベルになっているので、Ｐ型トランジスタＰ７０１がＯＮしてノードＷ７０１が高電圧源ＩＯＶＣＣレベルになっている。

【0048】

この時、ノードＷ７０１が接続されているＮ型トランジスタＮ７１２はＯＮし、レベルシフタ回路Ｌ７１０の出力ノードＯＵＴはＧＮＤレベルとなる。

【0049】

さらに、出力ノードＯＵＴが接続されているＰ型トランジスタＰ７１１はＯＮし、ノードＷ７１１を高電圧源ＶＰＯＳレベル（＋８Ｖ）にするので、Ｐ型トランジスタＰ７１２はＯＦＦする。また、高電圧源ＶＰＯＳレベルとなっているノードＷ７１１が接続されているＮ型トランジスタＮ７１１はＯＦＦしている。

【0050】

入力信号ＩＮがＬレベルの定常時からＨレベルに移行した時、レベルシフタ回路Ｌ７００のＮ型トランジスタＮ７０２がＯＦＦし、Ｎ型トランジスタＮ７０１がＯＮする。この時、Ｎ型トランジスタＮ７０１に接続されるノードＷ７０１がＧＮＤレベルになるので、Ｐ型トランジスタＰ７０２はＯＮし、ノードＷ７０２が高電圧源ＩＯＶＣＣレベルになり、Ｐ型トランジスタＰ７０１はＯＦＦする。

【0051】

さらに、ノードＷ７０１とノードＷ７０２とが接続されるレベルシフタ回路Ｌ７１０のＮ型トランジスタＮ７１１がＯＮするので、接続されるノードＷ７１１がＧＮＤレベルになる。そのため、ノードＷ７１１に接続されるＰ型トランジスタＰ７１２がＯＮし、レベルシフタ回路Ｌ７１０の出力ノードＯＵＴが高電圧源ＶＰＯＳレベル（＋８Ｖ）になる。

【0052】

一方、出力ノードＯＵＴが接続されているＰ型トランジスタＰ７１１はＯＦＦしており、高電圧ＶＰＯＳレベル（＋８Ｖ）になっている出力ノードＯＵＴに接続されるＮ型トランジスタＮ７１２もＯＦＦになる。

【0053】

この出力ノードＯＵＴはソース電位をＧＮＤに接続している図３のＮ型トランジスタＮ０に接続されているので、ＯＮ動作時にはＮ型トランジスタＮ０のゲート電位が高電圧源ＶＰＯＳレベル（＋８Ｖ）となる。このため、Ｎ型トランジスタＮ０のゲートソース間電圧を十分に確保することができる。従って、駆動電流をＮ型トランジスタＮ０に多く流すことができる。この結果、出力バッファ回路５のトランジスタサイズを大きくすることなく、出力バッファ回路５を駆動するための仕様の駆動能力を確保する事が可能になる。

【0054】

ここで、高電圧源ＶＰＯＳの電圧は一例として＋８Ｖとして説明しているが、本発明はこれに限定されない。高電圧源ＶＰＯＳの電圧は、レベルシフタ４のＧＮＤレベルとの差が、Ｎ型トランジスタＮ０の耐圧を超えなければよいことは言うまでもない。

【0055】

高電圧源ＶＰＯＳ（＋８Ｖ）は、図２のブロック図に示すように、外部から供給される電圧ＡＶＤＤを使用して作成する。

【0056】

ロジック回路１０に設けられたＡＮＤ論理ゲート１２の入力には、出力制御信号ＯＥ（出力イネーブル）、出力信号ＤＡＴＡ（データ）、及び同期信号ＣＬＫが供給される。出力信号ＯＥ（出力イネーブル）がＨレベル（１．１Ｖ）で、出力信号ＤＡＴＡ、及び同期信号ＣＬＫがＨレベル（１．１Ｖ）ならば、２入力のＡＮＤ論理ゲート１２の出力は高電圧源ＩＯＶＣＣのレベル（１．８Ｖ）となり、これを入力とするレベルシフタ３の出力は高電圧源ＶＰＯＳのレベル（＋８Ｖ）となり、出力バッファ回路５を構成するＮ型トランジスタＮ１はＯＮする。

【0057】

また、レベルシフタ４の入力は、２入力のＮＯＲ論理ゲート１３が出力しており、この場合、２入力のＮＯＲ論理ゲート１３の出力はＧＮＤレベル（０Ｖ）となり、これを入力とするレベルシフタ４の出力はＧＮＤレベル（０Ｖ）となり、出力バッファ回路５を構成するＮ型トランジスタＮ０はＯＦＦする。

【0058】

一方、出力信号ＯＥ（出力イネーブル）がＨレベル（１．１Ｖ）で、出力信号ＤＡＴＡ、及び同期信号ＣＬＫがＬレベル（０Ｖ）ならば、２入力のＡＮＤ論理ゲート１２の出力はＧＮＤレベル（０Ｖ）となり、これを入力とするレベルシフタ３の出力はＧＮＤレベル（０Ｖ）となり、出力バッファ回路５を構成するＮ型トランジスタＮ１はＯＦＦする。

【0059】

また、２入力のＮＯＲ論理ゲート１３の出力はＨレベル（１．１Ｖ）となり、これを入力とするレベルシフタ４の出力は高電圧源ＶＰＯＳレベル（＋８Ｖ）となり、出力バッファ回路５を構成するＮ型トランジスタＮ０はＯＮする。

【0060】

先に説明した出力バッファ回路５がＨレベルを出力する状態では、高電圧源ＩＯＶＣＣレベル（１．８Ｖ）に対して、出力バッファ回路５を構成するＮ型トランジスタＮ１のゲート電位が、高電圧源ＶＰＯＳレベル（＋８Ｖ）と高く、Ｎ型トランジスタＮ１のゲートソース間電圧を十分に確保することができる。従って、駆動電流をＮ型トランジスタＮ１に多く流すことができる。この結果、出力バッファ回路５のトランジスタサイズを大きくすることなく、出力バッファ回路５を駆動する駆動能力を確保する事が可能になる。

【0061】

また、出力バッファ回路５がＬレベルを出力する状態では、ＧＮＤレベル（０Ｖ）に対して、出力バッファ回路５を構成するＮ型トランジスタＮ０のゲート電位が、高電圧源ＶＰＯＳレベル（＋８Ｖ）と高く、Ｎ型トランジスタＮ０のゲートソース間電圧を十分に確保することができる。従って、駆動電流をＮ型トランジスタＮ０に多く流すことができる。この結果、出力バッファ回路５のトランジスタサイズを大きくすることなく、出力バッファ回路５を駆動する駆動能力を確保する事が可能になる。

【0062】

ここで、高電圧源ＶＰＯＳの電圧は一例として＋８Ｖとして説明しているが、本発明はこれに限定されない。高電圧源ＶＰＯＳの電圧は、レベルシフタ３、及びレベルシフタ４のＧＮＤレベルとの差が、Ｎ型トランジスタＮ１、及びＮ型トランジスタＮ０の耐圧を超えなければよいことは言うまでもない。

【0063】

高電圧源ＶＰＯＳ（＋８Ｖ）は、図２のブロック図に示すように、外部から供給される電圧ＡＶＤＤを使用して作成する。また、ロジック信号の電圧レベルを１．１Ｖとしてこれまで説明しているが、プロセスによっては異なるため、これに限らない。

【0064】

このように高電圧源ＶＰＯＳ（＋８Ｖ）は外部から供給される電圧ＡＶＤＤを使用して作成するので、本実施形態に係る信号出力回路１は新たな電源を必要としない。信号出力回路１は、表示装置１０１に必要な電圧（電圧ＡＶＤＤ）を利用して構成するため、回路が新たな電源のために増大せずチップ面積へのインパクトを最小にすることができる。また、入出力に最適なトランジスタを用意することなく、表示装置を駆動するためのこれまでのデバイスの製造プロセスで信号出力回路１を作成できるので、製造プロセスを追加することもなく製造ＴＡＴ（ターンアラウンド・タイム、Turn Around Time）への影響も無くなる。

【0065】

また、出力バッファ回路５の正側の高電圧源ＩＯＶＣＣを一例として１．８Ｖとして説明しているが、本発明はこれに限定されない。Ｎ型トランジスタＮ１の電流供給能力を引き出すには、Ｎ型トランジスタＮ１の耐圧を超えない範囲でゲート電圧と高電圧源ＩＯＶＣＣレベルとの間の電圧差を最大限に確保することが望ましい。高電圧源ＩＯＶＣＣが１．８Ｖでは、効果を十分に得られるものの、例えば、高電圧源ＩＯＶＣＣが３．３Ｖになると、ゲート電圧との間の電圧差が小さくなり効果が減少してしまう。しかしながら、近年は高電圧源ＩＯＶＣＣ１．８ＶはディスプレイドライバＩＣでは一般的であり、本実施形態のレベルシフト回路１の構成は十分に効果を発揮できる。

【0066】

（比較例）
図５は比較例に係る信号出力回路３１のブロック図である。前述した構成要素と同様の構成要素には同様の参照符号を付し、その詳細な説明は繰り返さない。

【0067】

信号出力回路３１は一般的な信号出力回路である。図５は出力制御信号ＯＥがイネーブルの場合、出力信号ＤＡＴＡ及びＣＬＫを外部へ出力する例を示している。図３で前述した信号出力回路１と異なる点は、出力バッファ回路３５にＰ型トランジスタＰ３０及びＮ型トランジスタＮ３０が設けられている点、レベルシフトブロック３２にレベルシフタ３３・３４が設けられている点、及び、ロジック回路９０にＮＡＮＤ論理ゲート９２が設けられている点である。

【0068】

出力制御信号ＯＥおよび出力信号ＤＡＴＡ及び同期信号ＣＬＫは、ロジック系の信号のＶＤＤ―ＧＮＤレベル（１．１Ｖ）である。このため、信号出力回路３１のインバータ１１、ＮＡＮＤ論理ゲート９２、及びＮＯＲ論理ゲート１３は制御ロジック用電源（１．１Ｖ）で最適な動作になるようなプロセスで作成される。レベルシフトブロック３２、及び、出力バッファ回路３５のＰ型トランジスタＰ３０及びＮ型トランジスタＮ３０は、ロジック系の信号（１．１Ｖ）を入出力系の信号（１．８Ｖ）へ変換し、出力を行う必要があるので、入出力系電源（１．８Ｖ）で最適な動作になるプロセスで作成することが望ましい。しかしながら、専用のプロセスが無いので、耐圧が１．８Ｖ以上で最適な動作電圧が入出力系電源（１．８Ｖ）に近い階調用電源（＋８Ｖ）用のプロセスで上記レベルシフトブロック３２、及び、Ｐ型トランジスタＰ３０及びＮ型トランジスタＮ３０を作成する。

【0069】

この信号出力回路３１により、ロジック系の信号（１．１Ｖ）の出力信号ＤＡＴＡ及びＣＬＫが、レベルシフトブロック３２および出力バッファ３５で入出力系の信号（１．８Ｖ）に変換されて外部へ出力される。

【0070】

図６は信号出力回路３１に設けられたレベルシフタ３３の回路図である。前述した構成要素と同様の構成要素には同様の参照符号を付し、その詳細な説明は繰り返さない。

【0071】

レベルシフタ３３は、レベルシフタ３４と同様の構成を有する。レベルシフタ３３は、２個のＮ型トランジスタＮ４１、Ｎ４２と、ゲートが互いに双方のドレインに接続されるクロスカップル型の２個のＰ型トランジスタＰ４１、Ｐ４２と、インバータＩＮＶ４０とを備える。このインバータＩＮＶ４０は入力端子ＩＮの入力信号を反転し、１．１Ｖの低電圧源ＶＤＤ（図示せず）で動作する。インバータＩＮＶ４０以外の素子は、１．８Ｖの高電圧源ＩＯＶＣＣで動作する高電圧側の素子である。

【0072】

２個のＮ型トランジスタＮ４１、Ｎ４２は、ソースが接地されると共に、互いに相補の信号、すなわち入力端子ＩＮの入力信号、及びインバータＩＮＶ４０からの入力信号の反転信号をそれぞれ受け取る。２個のＰ型トランジスタＰ４１とＰ４２とは、ソースが高電圧源ＩＯＶＣＣに接続され、ゲートは互いに相手方のドレインにクロスカップル接続され、ドレインが各々Ｎ型トランジスタＮ４１、Ｎ４２のドレインにそれぞれ接続される。Ｐ型トランジスタＰ４１とＮ型トランジスタＮ４１との接続点をノードＷ４１とし、Ｐ型トランジスタＰ４２とＮ型トランジスタＮ４２との接続点をノードＷ４２とする。更に、出力端子ＯＵＴは、ノードＷ４２に接続される。

【0073】

次に、このレベルシフタ３３の動作を説明する。定常時では、例えば入力信号がＨ（ＶＤＤ）レベル、その反転信号がＬ（ＧＮＤ＝０Ｖ）レベルの時、Ｎ型トランジスタＮ４１はＯＮ、Ｎ型トランジスタ４２はＯＦＦ、Ｐ型トランジスタＰ４１はＯＦＦ、Ｐ型トランジスタＰ４２はＯＮ状態にある。また、一方のノードであるノードＷ４１はＬ（ＧＮＤ）レベル、他方のノードであるノードＷ４２はＨ（ＩＯＶＣＣ）レベルにある。Ｎ型トランジスタＮ４１とＰ型トランジスタＰ４１とは相補的な関係にあり、Ｎ型トランジスタＮ４２とＰ型トランジスタＰ４２とは相補的な関係にあるので、この定常時では各トランジスタＮ４１・Ｐ４１及びＮ４２・Ｐ４２に電流は流れない。

【0074】

その後、入力信号がＬ（ＧＮＤ）レベルに変化し、状態遷移時になると、Ｎ型トランジスタＮ４１がＯＦＦ、Ｎ型トランジスタＮ４２はＯＮする。従って、高電圧源ＩＯＶＣＣからＯＮ状態のＰ型トランジスタＰ４２及びＮ型トランジスタＮ４２を経てＧＮＤへ貫通電流が流れ、ノードＷ４２の電位はＨ（ＩＯＶＣＣ）レベルから低下し始める。ノードＷ４２の電位がＩＯＶＣＣ－Ｖｔｐ（ＶｔｐはＰ型トランジスタＰ４２の閾値電圧）以下に低下すると、Ｐ型トランジスタＰ４１がＯＮし始め、ノードＷ４１の電位（Ｐ型トランジスタＰ４２のゲートの電位）は上昇して、Ｐ型トランジスタＰ４２のドレイン電流は少なくなり、ノードＷ４２の電位は一層低くなる。

【0075】

最終的に、ノードＷ４１の電位はＨ（ＩＯＶＣＣ）レベル、ノードＷ４２の電位はＬ（ＧＮＤ）レベルになり、貫通電流は流れなくなって、出力論理が反転し、次の入力信号の変化待ち状態となる。以上、入力信号がＨレベル（ＶＤＤ）からＬレベル（ＧＮＤ）に変化した場合について説明したが、その逆の場合もこのレベルシフタ３３は同様に動作する。

【0076】

ここまで、比較例に係る信号出力回路３１の構成、動作について説明したが、ディスプレイドライバＩＣの入出力系の電源電圧が一般的に１．８Ｖ、もしくは３．３Ｖであることから、階調電圧用電源（例えば＋８Ｖ）に適したプロセスにより生成したトランジスタで出力信号ＤＡＴＡや同期信号ＣＬＫ信号を高速で出力するような高速駆動の可能な信号出力回路３１を構成することは容易でないことは明らかである。

【0077】

上記比較例に係る図５の信号出力回路３１において、最終段出力バッファ回路３５を構成するＰ型トランジスタＰ３０をＯＮする場合（この時Ｎ型トランジスタＮ３０はＯＦＦ）、Ｐ型トランジスタＰ３０のソース端子であるＩＯＶＣＣ電源（１．８Ｖ）に対して、ゲート端子レベルは０Ｖとするが、このＰ型トランジスタＰ３０は階調用電源（＋８Ｖ）のプロセスで生成しているため、閾値電圧Ｖｔｐが大きく電流量が小さくなる。また、Ｎ型トランジスタＮ３０をＯＮする場合（この時Ｐ型トランジスタＰ３０はＯＦＦ）、Ｎ型トランジスタＮ３０のソース端子であるＧＮＤ電源（０Ｖ）に対して、ゲート端子レベルはＩＯＶＣＣレベル（１．８Ｖ）とするが、このＮ型トランジスタＮ３０も階調用電源（＋８Ｖ）のプロセスで生成しているため、閾値電圧Ｖｔｎが大きく電流量が小さくなる。従って、図５の信号出力回路３１は高速駆動に適していない。

【0078】

図７は他の比較例に係る信号出力回路５１のブロック図である。前述した構成要素と同様の構成要素には同様の参照符号を付し、その詳細な説明は繰り返さない。

【0079】

上記高速駆動を可能にすべく、図７に示す出力バッファ回路５５を備えた信号出力回路５１が開示されおり（特許文献１）、これについて説明する。

【0080】

他の比較例に係る信号出力回路５１の構成は、比較例として図５及び図６を参照して説明した信号出力回路３１の構成と類似するが、特にレベルシフトブロック５２の構成が信号出力回路３１の構成と異なる。出力バッファ回路５５のＰ型トランジスタＰ５０を駆動するレベルシフタ５３の低電圧側の電源を低電圧源ＶＮＥＧ（－４Ｖ）にし、出力バッファ回路５５のＮ型トランジスタＮ５０を駆動するレベルシフタ５４の高電圧側の電源を高電圧源ＶＰＯＳ（＋８Ｖ）にしている。

【0081】

図８は信号出力回路５１に設けられたレベルシフタ５３の回路図である。前述した構成要素と同様の構成要素には同様の参照符号を付し、その詳細な説明は繰り返さない。

【0082】

レベルシフタ５３の動作を、図８を基に説明する。

【0083】

レベルシフタ５３は、ロジック系信号（１．１Ｖ）の振幅を高電圧源ＩＯＶＣＣ系電源電圧（１．８Ｖ）に拡大するレベルシフタ回路Ｌ６００と、レベルシフタ回路Ｌ６００の高電圧源ＩＯＶＣＣ系出力信号（１．８Ｖ）を、高電圧源ＩＯＶＣＣ系電源電圧と低電圧源ＶＮＥＧ（－４Ｖ）との間で振幅する信号に変換するレベルシフタ回路Ｌ６１０とで構成される。

【0084】

レベルシフタ５３は、出力バッファ回路５５のＰ型トランジスタＰ５０のオン動作を高速化する事を目的とするので、入力信号ＩＮがＨ（１．１Ｖ）からＬ（ＧＮＤ）に変化する場合を説明する。

【0085】

定常時で入力信号ＩＮがＨレベルの時、レベルシフタ回路Ｌ６００のＮ型トランジスタＮ６０２はＯＦＦしており、Ｎ型トランジスタＮ６０１はＯＮしている。この時、ノードＷ６０１はＧＮＤレベルになっているので、Ｐ型トランジスタＰ６０２がＯＮしてノードＷ６０２が高電圧源ＩＯＶＣＣレベルになっている。

【0086】

この時、ノードＷ６０１が接続されているＰ型トランジスタＰ６１２はＯＮし、レベルシフタ回路Ｌ６１０の出力ノードＯＵＴは高電圧源ＩＯＶＣＣレベルとなる。

【0087】

さらに、出力ノードＯＵＴが接続されているＮ型トランジスタＮ６１１はＯＮし、ノードＷ６１１を低電圧源ＶＮＥＧレベル（－４Ｖ）にするので、Ｎ型トランジスタＮ６１２はＯＦＦする。また、高電圧源ＩＯＶＣＣレベルとなっているノードＷ６０２が接続されているＰ型トランジスタＰ６１１はＯＦＦしている。

【0088】

入力信号ＩＮがＨレベルの定常時からＬレベルに移行した時、レベルシフタ回路Ｌ６００のＮ型トランジスタＮ６０１がＯＦＦし、Ｎ型トランジスタＮ６０２がＯＮする。この時、Ｎ型トランジスタＮ６０２に接続されるノードＷ６０２がＧＮＤレベルになるので、Ｐ型トランジスタＰ６０１はＯＮし、ノードＷ６０１が高電圧源ＩＯＶＣＣレベルになり、Ｐ型トランジスタＰ６０２はＯＦＦする。

【0089】

さらに、ノードＷ６０１とノードＷ６０２とが接続されるレベルシフタ回路Ｌ６１０のＰ型トランジスタＰ６１１がＯＮするので、接続されるノードＷ６１１が高電圧源ＩＯＶＣＣレベルになる。そのため、ノードＷ６１１に接続されるＮ型トランジスタＮ６１２がＯＮし、レベルシフタ回路Ｌ６１０の出力ノードＯＵＴが低電圧源ＶＮＥＧレベル（－４Ｖ）になる。一方、出力ノードＯＵＴが接続されているＮ型トランジスタＮ６１１はＯＦＦしており、高電圧源ＩＯＶＣＣレベルになっているノードＷ６１１に接続されるＰ型トランジスタＰ６１２もＯＦＦになる。

【0090】

この出力ノードＯＵＴは図７に示されるソース電位を高電圧源ＩＯＶＣＣに接続しているＰ型トランジスタＰ５０に接続されているので、ＯＮ動作時にはゲート電位が低電圧源ＶＮＥＧレベル（－４Ｖ）となり、ゲートソース間電圧を十分に確保することができる。このため、駆動電流をＰ型トランジスタＰ５０に多く流すことができ、出力バッファ回路５５のトランジスタサイズを大きくすることなく、仕様の駆動能力を確保する事が可能になる。ここで、低電圧源ＶＮＥＧは一例として―４Ｖとして説明しているが、これに限定されない。

【0091】

レベルシフトブロック５２の高電圧源ＩＯＶＣＣと低電圧源ＶＮＥＧレベルとの間の差が、Ｐ型トランジスタＰ５０の耐圧を超えなければよいことは言うまでもない。

【0092】

図９は信号出力回路５１に設けられたレベルシフタ５４の回路図である。前述した構成要素と同様の構成要素には同様の参照符号を付し、その詳細な説明は繰り返さない。

【0093】

レベルシフタ５４の動作を、図９を基に説明する。

【0094】

レベルシフタ５４は、ロジック系信号（１．１Ｖ）の振幅を高電圧源ＩＯＶＣＣ系電源電圧（１．８Ｖ）に拡大するレベルシフタ回路Ｌ７００と、レベルシフタ回路Ｌ７００の高電圧源ＩＯＶＣＣ系出力信号（１．８Ｖ）を、高電圧源ＶＰＯＳ（＋８Ｖ）とＧＮＤとの間の振幅を有する信号に変換するレベルシフタ回路Ｌ７１０とで構成される。

【0095】

レベルシフタ５４は出力バッファ回路５５のＮ型トランジスタＮ５０のオン動作を高速化する事を目的としているので、入力信号ＩＮがＬ(ＧＮＤ)からＨ（１．１Ｖ）に変化する場合を説明する。

【0096】

定常時で入力信号ＩＮがＬレベルの時、レベルシフタ回路Ｌ７００のＮ型トランジスタＮ７０１はＯＦＦしており、Ｎ型トランジスタＮ７０２はＯＮしている。この時、ノードＷ７０２はＧＮＤレベルになっているので、Ｐ型トランジスタＰ７０１がＯＮしてノードＷ７０１が高電圧源ＩＯＶＣＣレベルになっている。

【0097】

この時、ノードＷ７０１が接続されているＮ型トランジスタＮ７１２はＯＮし、レベルシフタ回路Ｌ７１０の出力ノードＯＵＴはＧＮＤレベルとなる。

【0098】

さらに、出力ノードＯＵＴが接続されているＰ型トランジスタＰ７１１はＯＮし、ノードＷ７１１を高電圧源ＶＰＯＳレベル（＋８Ｖ）にするので、Ｐ型トランジスタＰ７１２はＯＦＦする。また、高電圧源ＶＰＯＳレベルとなっているノードＷ７１１が接続されているＮ型トランジスタＮ７１１はＯＦＦしている。

【0099】

入力信号ＩＮがＬレベルの定常時からＨレベルに移行した時、レベルシフタ回路Ｌ７００のＮ型トランジスタＮ７０２がＯＦＦし、Ｎ型トランジスタＮ７０１がＯＮする。この時、Ｎ型トランジスタＮ７０１に接続されるノードＷ７０１がＧＮＤレベルになるので、Ｐ型トランジスタＰ７０２はＯＮし、ノードＷ７０２が高電圧源ＩＯＶＣＣレベルになり、Ｐ型トランジスタＰ７０１はＯＦＦする。

【0100】

さらに、ノードＷ７０１とノードＷ７０２とが接続されるレベルシフタ回路Ｌ７１０のＮ型トランジスタＮ７１１がＯＮするので、接続されるノードＷ７１１がＧＮＤレベルになる。そのため、ノードＷ７１１に接続されるＰ型トランジスタＰ７１２がＯＮし、レベルシフタ回路Ｌ７１０の出力ノードＯＵＴが高電圧源ＶＰＯＳレベル（＋８Ｖ）になる。

【0101】

一方、出力ノードＯＵＴが接続されているＰ型トランジスタＰ７１１はＯＦＦしており、高電圧源ＶＰＯＳレベル（＋８Ｖ）になっている出力ノードＯＵＴに接続されるＮ型トランジスタＮ７１２もＯＦＦになる。

【0102】

この出力ノードＯＵＴはソース電位をＧＮＤに接続している図７のＮ型トランジスタＮ５０に接続されているので、ＯＮ動作時にはＮ型トランジスタＮ５０のゲート電位が高電圧源ＶＰＯＳレベル（＋８Ｖ）となる。このため、Ｎ型トランジスタＮ５０のゲートソース間電圧を十分に確保することができる。従って、駆動電流をＮ型トランジスタＮ５０に多く流すことができる。この結果、出力バッファ回路５５のトランジスタサイズを大きくすることなく、出力バッファ回路５５を駆動するための駆動能力を確保する事が可能になる。

【0103】

しかしながら、図７～図９で説明した信号出力回路５１のような構成では、最終段の出力バッファ回路５５を構成するＰ型トランジスタＰ５０を駆動するために、－４Ｖのような負電圧がないと高速駆動に対応できない。この負電圧は、図２に示す内部電圧ＡＶＥＥＲから供給するが、この負電圧は、図７に示すような出力バッファ回路５５及びレベルシフトブロック５２が動作する前に、起動させる制御が必要であり、また所望の電圧に達するまで待ち時間も必要となる。この負電圧を駆動ドライバ８の外部から印加しても構わないが、やはりその負電圧を発生するデバイスや、そのデバイスの制御が追加で必要となってしまう。

【0104】

このように、図７に示される他の比較例に係る信号出力回路５１は、出力バッファ回路５５を構成するＰ型トランジスタＰ５０の電流能力を確保するために、Ｐ型トランジスタＰ５０のゲート端子を駆動するレベルシフタ５３の電源に、例えば－４Ｖのような負電圧を用意する必要があるという問題が存在するし、且つ、負電圧の起動を待ってからでないと出力バッファ回路５５及びレベルシフトブロック５２の動作を開始できないという問題が存在する。

【0105】

（実施形態の効果）
これに対して、本実施形態に係る信号出力回路１は、出力バッファ回路５が、ハイレベルの信号を出力するためのＮ型トランジスタＮ１と、ローレベルの信号を出力するためのＮ型トランジスタＮ０とを含み、レベルシフトブロック２が、Ｎ型トランジスタＮ１を駆動する信号の振幅レベルを正側に拡張するレベルシフタ３と、Ｎ型トランジスタＮ０を駆動する信号の振幅レベルを正側に拡張するレベルシフタ４とを含むので、負電圧を用意する必要が消滅し、上記問題が解決する。

【0106】

このように、本実施形態に係る信号出力回路１は、出力バッファ回路５専用に最適化されたプロセスを追加することの不要な簡素な構成で、駆動ドライバ８の駆動能力を引き上げることが可能となり、表示装置１０１を駆動する駆動ドライバ８と接続されるＦｌａｓｈメモリー１０４との通信時間を大幅に短縮することができる。

【0107】

〔まとめ〕
本発明の態様１に係る信号出力回路１は、信号を出力するための出力バッファ回路５を備え、前記出力バッファ回路５が、ハイレベルの信号を出力するための第１のＮ型トランジスタＮ１と、ローレベルの信号を出力するための第２のＮ型トランジスタＮ０とを含んでいる。

【0108】

上記の構成によれば、第１のＮ型トランジスタをオンさせるゲート信号レベルを出力バッファ回路の正側電源電位よりも高い電位にすることができ、第２のＮ型トランジスタをオンさせるゲート信号レベルを出力バッファ回路の正側電源電位よりも高い電位にすることができる。このため、負電圧を用意する必要がない簡素な構成で、出力バッファ回路専用に最適化されたプロセスを追加することなく、ディスプレイドライバで用いられるプロセスで十分に駆動能力を引き上げることができる。

【0109】

本発明の態様２に係る信号出力回路１は、ロジック信号のレベルをシフトするレベルシフトブロック２と、前記ロジック信号のレベルがシフトされたレベルシフト信号を出力するための出力バッファ回路５とを備え、前記出力バッファ回路５が、ハイレベルのレベルシフト信号を出力するための第１のＮ型トランジスタＮ１と、ローレベルのレベルシフト信号を出力するための第２のＮ型トランジスタＮ０とを含み、前記レベルシフトブロック２が、前記第１のＮ型トランジスタＮ１を駆動する信号の振幅レベルを正側に拡張する第１レベルシフタ（レベルシフタ３）と、前記第２のＮ型トランジスタＮ０を駆動する信号の振幅レベルを正側に拡張する第２レベルシフタ（レベルシフタ４）とを含む。

【0110】

上記の構成によれば、第１のＮ型トランジスタをオンさせるゲート信号レベルを出力バッファ回路の正側電源電位よりも高い電位にすることができ、第２のＮ型トランジスタをオンさせるゲート信号レベルを出力バッファ回路の正側電源電位よりも高い電位にすることができる。このため、負電圧を用意する必要がない簡素な構成で、出力バッファ回路専用に最適化されたプロセスを追加することなく、ディスプレイドライバで用いられるプロセスで十分に駆動能力を引き上げることができる。

【0111】

本発明の態様３に係る信号出力回路１は、上記態様２において、前記第１レベルシフタ（レベルシフタ３）は、表示装置１０１のための階調電圧を生成する階調電圧生成回路６に供給される電源電圧（電圧ＡＶＤＤ）に基づいて、前記第１のＮ型トランジスタＮ１を駆動する信号の振幅レベルを正側に拡張することが好ましい。

【0112】

上記の構成によれば、第１のＮ型トランジスタを駆動する信号の振幅レベルを正側に拡張するための新たな電源が不要になる。このため、表示装置の回路が新たな電源のために増大せずチップ面積へのインパクトを最小にすることができる。また、表示装置を駆動するためのこれまでのデバイスの製造プロセスで信号出力回路を作成できるので、製造プロセスを追加することもなく製造ＴＡＴへの影響も無くなる。

【0113】

本発明の態様４に係る信号出力回路１は、上記態様２において、前記第１レベルシフタ（レベルシフタ３）により正側に拡張された振幅レベルに対応する電圧が、前記第１のＮ型トランジスタＮ１の耐圧を超えない電圧であることが好ましい。

【0114】

上記の構成によれば、第１レベルシフタが振幅レベルを正側に拡張した信号により、第１のＮ型トランジスタを良好に駆動することができる。

【0115】

本発明の態様５に係る信号出力回路１は、上記態様２において、前記第２レベルシフタ（レベルシフタ４）は、表示装置１０１のための階調電圧を生成する階調電圧生成回路６に供給される電源電圧（電圧ＡＶＤＤ）に基づいて、前記第２のＮ型トランジスタＮ０を駆動する信号の振幅レベルを正側に拡張することが好ましい。

【0116】

上記の構成によれば、第２のＮ型トランジスタを駆動する信号の振幅レベルを正側に拡張するための新たな電源が不要になる。このため、表示装置の回路が新たな電源のために増大せずチップ面積へのインパクトを最小にすることができる。また、表示装置を駆動するためのこれまでのデバイスの製造プロセスで信号出力回路を作成できるので、製造プロセスを追加することもなく製造ＴＡＴへの影響も無くなる。

【0117】

本発明の態様６に係る信号出力回路１は、上記態様２において、前記第２レベルシフタ（レベルシフタ４）により正側に拡張された振幅レベルに対応する電圧が、前記第２のＮ型トランジスタＮ０の耐圧を超えない電圧であることが好ましい。

【0118】

上記の構成によれば、第２レベルシフタが振幅レベルを正側に拡張した信号により、第２のＮ型トランジスタを良好に駆動することができる。

【0119】

本発明の態様７に係る表示装置駆動ドライバ（駆動ドライバ８）は、上記態様３又は５に係る信号出力回路１と、前記階調電圧生成回路６により生成された階調電圧に基づいて前記表示装置１０１を駆動するソース駆動回路７とを備える。

【0120】

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

【符号の説明】

【0121】

１ 信号出力回路
２ レベルシフトブロック
３ レベルシフタ（第１レベルシフタ）
４ レベルシフタ（第２レベルシフタ）
５ 出力バッファ回路
６ 階調電圧生成回路
７ ソース駆動回路
８ 駆動ドライバ（表示装置駆動ドライバ）
３１ 従来の信号出力回路
３２ レベルシフトブロック
３３ レベルシフタ
３４ レベルシフタ
３５ 出力バッファ回路
５１ 信号出力回路
５２ レベルシフトブロック
５３ レベルシフタ（第１レベルシフタ）
５４ レベルシフタ（第２レベルシフタ）
５５ 出力バッファ回路
Ｎ１ Ｎ型トランジスタ（第１のＮ型トランジスタ）
Ｎ０ Ｎ型トランジスタ（第２のＮ型トランジスタ）
Ｌ６００ レベルシフタ回路５３を構成する第１段目のレベルシフタ
Ｌ６１０ レベルシフタ回路５３を構成する第２段目のレベルシフタ
Ｌ７００ レベルシフタ回路５４を構成する第１段目のレベルシフタ
Ｌ７１０ レベルシフタ回路５４を構成する第２段目のレベルシフタ
ＩＯＶＣＣ 高電圧源
ＶＰＯＳ 高電圧源
ＶＮＥＧ 負電圧源
ＧＮＤ 接地電圧源
ＡＶＤＤ 電圧（電源電圧）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】