(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-05-21
(45)【発行日】2024-05-29
(54)【発明の名称】負性容量ゲート構造体を有する電界効果トランジスタ
(51)【国際特許分類】
H01L 21/336 20060101AFI20240522BHJP
H01L 29/78 20060101ALI20240522BHJP
H01L 29/66 20060101ALI20240522BHJP
H01L 29/10 20060101ALI20240522BHJP
【ＦＩ】
H01L29/78 301J
H01L29/78 301G
H01L29/66 Z
H01L29/10
【請求項の数】
15
【外国語出願】
(21)【出願番号】P 2022066788
(22)【出願日】2022-04-14
(65)【公開番号】P2022164614
(43)【公開日】2022-10-27
【審査請求日】2022-08-08
(31)【優先権主張番号】21168691
(32)【優先日】2021-04-15
(33)【優先権主張国・地域又は機関】EP
(73)【特許権者】
【識別番号】521124319
【氏名又は名称】テラ クアンタム アーゲー
【氏名又は名称原語表記】ＴＥＲＲＡ ＱＵＡＮＴＵＭ ＡＧ
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(72)【発明者】
【氏名】ルキヤンチュク・イーゴリ
(72)【発明者】
【氏名】チーホノフ・ユーリイ
(72)【発明者】
【氏名】ラスムナジャ・アンナ
(72)【発明者】
【氏名】ヴィノコール・ヴァレリー
【審査官】石塚 健太郎
(56)【参考文献】
【文献】特開２０２０－３１２１３（ＪＰ，Ａ）
【文献】特開２０２０－４７９２３（ＪＰ，Ａ）
【文献】I. Luk'yanchuk et al.，Harnessing ferroelectric domains for negative capacitance，COMMUNICATIONS PHYSICS，2，2019年，1-6
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／６６
Ｈ０１Ｌ ２９／１０
(57)【特許請求の範囲】
【請求項1】
チャネル（２１６）と、前記チャネル（２１６）を覆って配置されたゲート誘電体（２１８）とを備える、負性容量ゲート構造体（２０２、２０２’）を有する電界効果トランジスタ（２００、２００’）であって、前記負性容量ゲート構造体（２０２、２０２’）は、下部電極（２１２）を含む下部電極構造体と、
前記下部電極（２１２）を覆って配置されたマルチドメイン素子（２０４）であって、複数の位相ドメイン（２０６、２０８）および少なくとも１つの位相ドメイン壁（２１０）を含むマルチドメイン素子（２０４）を含むマルチドメイン構造体と、
前記マルチドメイン素子（２０４）を覆って配置された上部電極（２１４）を含む上部電極構造体とを含み、
前記負性容量ゲート構造体（２０２、２０２’）の前記下部電極構造体の少なくとも一部は、前記ゲート誘電体（２１８）を覆って配置され、前記ゲート誘電体（２１８）を介して前記チャネル（２１６）に結合され、
前記電界効果トランジスタ（２００’）は、さらに、前記下部電極構造体と前記上部電極構造体との間に配置された追加の誘電体素子（４００、４００ａ、４００ａ’、４００ｂ、４００ｃ）を備え、
前記追加の誘電体素子（４００、４００ａ、４００ａ’、４００ｂ、４００ｃ）を挟む前記下部電極（２１２）および前記上部電極（２１４）の部分は、並列かつ正の容量を与える追加のキャパシタを形成する
電界効果トランジスタ（２００、２００’）。
【請求項2】
前記位相ドメイン（２０６、２０８）は、強誘電体ドメインであり、前記位相ドメイン壁（２１０）は、強誘電体ドメイン壁である請求項１に記載の電界効果トランジスタ（２００、２００’）。
【請求項3】
前記マルチドメイン素子（２０４）は、向きが前記下部電極（２１２）の上面の向きに対応する断面領域（３００ａ、３００ｂ、３００ｃ）であって、前記断面領域（３００ａ、３００ｂ、３００ｃ）を等しい面積の複数の領域に分割する最短分離線（３０４ａ、３０４ｂ、３０４ｃ）を規定する断面領域（３００ａ、３００ｂ、３００ｃ）と、
前記最短分離線（３０４ａ、３０４ｂ、３０４ｃ）に対してずれており、前記断面領域（３００ａ、３００ｂ、３００ｃ）によって規定された面内にある基準線（３０６）とを含み、
前記断面領域（３００ａ、３００ｂ、３００ｃ）内の前記基準線（３０６）の長さ（３０８）は、前記断面領域（３００ａ、３００ｂ、３００ｃ）内の前記最短分離線（３０４ａ、３０４ｂ、３０４ｃ）の長さ（３０２ａ、３０２ｂ、３０２ｃ）より、ある差だけ短く、前記差は、前記最短分離線（３０４ａ、３０４ｂ、３０４ｃ）付近において、前記基準線（３０６）と前記最短分離線（３０４ａ、３０４ｂ、３０４ｃ）との距離（３１０）が大きくなるにつれて増加する
請求項１に記載の電界効果トランジスタ（２００、２００’）。
【請求項4】
前記追加の誘電体素子（４００、４００ａ、４００ａ’、４００ｂ、４００ｃ）は、前記断面領域（３００ａ、３００ｂ、３００ｃ）を完全にまたは部分的に取り囲む
請求項３に記載の電界効果トランジスタ（２００、２００’）。
【請求項5】
前記マルチドメイン素子（２０４）は、前記下部電極（２１２）から前記上部電極（２１４）に向かう第１方向（ｚ）に沿った厚さ（ｄｆ）を有し、前記最短分離線（３０４ａ、３０４ｂ、３０４ｃ）の位置での前記マルチドメイン素子（２０４）の幅（３０２ａ、３０２ｂ、３０２ｃ）は、前記厚さ（ｄｆ）を超える請求項３に記載の電界効果トランジスタ（２００、２００’）。
【請求項6】
前記最短分離線（３０４ａ、３０４ｂ、３０４ｃ）の位置での前記マルチドメイン素子（２０４）の幅（３０２ａ、３０２ｂ、３０２ｃ）は、１，０００ｎｍを超えないか、１００ｎｍを超えないか、５０ｎｍを超えないか、２０ｎｍを超えないか、または１５ｎｍを超えない請求項３に記載の電界効果トランジスタ（２００、２００’）。
【請求項7】
前記複数の位相ドメイン（２０６、２０８）は、正確に２つの位相ドメイン（２０６、２０８）を含む請求項１に記載の電界効果トランジスタ（２００、２００’）。
【請求項8】
さらに、第２マルチドメイン素子（２０４ｂ）を備え、前記追加の誘電体素子（４００、４００ａ、４００ａ’）は、前記マルチドメイン素子（２０４ａ）と前記第２マルチドメイン素子（２０４ｂ）を分離する請求項４に記載の電界効果トランジスタ（２００’）。
【請求項9】
前記追加の誘電体素子（４００ｃ）は、第２下部電極を覆って配置され、前記第２下部電極は、前記下部電極（２１２）とは異なり、前記負性容量ゲート構造体（２０２’）の前記下部電極構造体における、前記ゲート誘電体（２１８）を介して前記チャネル（２１６）に結合される部分は、前記下部電極（２１２）または前記第２下部電極を含む請求項４に記載の電界効果トランジスタ（２００’）。
【請求項10】
前記下部電極（２１２）の電荷は、浮遊している請求項１に記載の電界効果トランジスタ（２００、２００’）。
【請求項11】
負性容量ゲート構造体（２０２、２０２’）を有する電界効果トランジスタ（２００、２００’）を動作させる方法であって、前記電界効果トランジスタ（２００、２００’）は、チャネル（２１６）と、前記チャネル（２１６）を覆って配置されたゲート誘電体（２１８）とを備え、前記負性容量ゲート構造体（２０２、２０２’）は、下部電極（２１２）を含み、かつ少なくとも一部が前記ゲート誘電体（２１８）を覆って配置される下部電極構造体と、
前記下部電極（２１２）を覆って配置されたマルチドメイン素子（２０４）であって、複数の位相ドメイン（２０６、２０８）および少なくとも１つの位相ドメイン壁（２１０）を含むマルチドメイン素子（２０４）を含むマルチドメイン構造体と、
前記マルチドメイン素子（２０４）を覆って配置された上部電極（２１４）を含む上部電極構造体とを含み、
前記電界効果トランジスタ（２００’）は、さらに、前記下部電極構造体と前記上部電極構造体との間に配置された追加の誘電体素子（４００、４００ａ、４００ａ’、４００ｂ、４００ｃ）を備え、
前記追加の誘電体素子（４００、４００ａ、４００ａ’、４００ｂ、４００ｃ）を挟む前記下部電極（２１２）および前記上部電極（２１４）の部分は、並列かつ正の容量を与える追加のキャパシタを形成し、
前記方法は、
ゲート電圧に達するように前記上部電極（２１４）の電圧をそのモジュラスの分だけ増加させ、それによって、前記位相ドメイン壁（２１０）の形状を変化させ、前記ゲート電圧のモジュラスよりも大きいモジュラスを有する、前記下部電極（２１２）の増幅電圧を生じさせるステップを含む
方法。
【請求項12】
さらに、前記上部電極（２１４）の電圧をそのモジュラスの分だけ増加させつつ、前記下部電極（２１２）の電荷を一定に保つステップを含む請求項１１に記載の方法。
【請求項13】
前記位相ドメイン壁（２１０）の形状を変化させるステップは、前記位相ドメイン壁（２１０）の湾曲を大きくするステップを含む請求項１１に記載の方法。
【請求項14】
前記下部電極構造体に含まれる各下部電極（２１２）は、同じ下部電極電圧を有し、かつ／または、前記上部電極構造体に含まれる各上部電極（２１４）は、同じ上部電極電圧を有する請求項１１に記載の方法。
【請求項15】
前記上部電極（２１４）の電圧をそのモジュラスの分だけ増加させるステップにより、印加された前記上部電極（２１４）の各電圧に対応する前記下部電極（２１２）の電圧を発生させ、前記方法は、さらに、前記ゲート電圧に達した後に前記上部電極（２１４）の電圧をそのモジュラスの分だけ低下させ、前記上部電極（２１４）の電圧を増加させている間と同じ、印加された前記上部電極（２１４）の各電圧に対応する前記下部電極（２１２）の電圧を発生させるステップを含む請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電界効果トランジスタ、特に、電界効果トランジスタのゲート構造体、より詳細には、負性容量を有するゲート構造体に関する。
【背景技術】
【0002】
マイクロエレクトロニクス産業は、急速な成長を遂げており、小型化が進む一方で、電子回路が複雑化している。最新の製造方法を用いて作られ得る幾何学的サイズ（すなわち、回路の最小構成要素）は小さくなっているが、機能密度（すなわち、チップ面積当たりの相互連結されたデバイスの数）は増加している。集積回路の電力密度が増加し続けると、高密度で廃熱が発生し、ムーアの法則による集積回路の継続的な成長が制限される恐れがある。
【0003】
トランジスタ、より具体的には、電界効果トランジスタは、マイクロエレクトロニクス技術における基本的な回路部品である。半導体回路の小型化が進む中、電界効果トランジスタの電力損失とそれに伴う発熱が課題となっている。室温で６０ｍＶ／ｄｅｃａｄｅを超えるサブスレッショルドスロープが生じないように、電力散逸による発熱を克服するための多大な努力が長年なされてきた。
【0004】
特に、トンネル電界効果トランジスタ、ナノ電気機械システムおよびフィードバック電界効果トランジスタを含む、標準的な金属－酸化物－半導体電界効果トランジスタの既存の代替物が提案され、研究されている。最近、強誘電体材料を含めることにより、負性容量が得られる可能性があるという考えが提唱されている。特に、負性キャパシタは、６０ｍＶ／ｄｅｃａｄｅのサブスレッショルドスロープを克服するという課題を解決することができるであろう。負性容量トランジスタは、強誘電体材料をゲートに組み込むことによって作成されてもよい。しかしながら、今日まで、単一材料の組合せでも、単一形状でも、安定した可逆的な、ヒステリシスのない負性容量を有するキャパシタを実現することが成功裏に示されていない。
【0005】
負性容量トランジスタの一般的な設計原理は、安定性能を可能にしたり、半導体デバイスへ柔軟に組み込んだりするのに望ましい。
【先行技術文献】
【特許文献】
【0006】
【文献】韓国公開特許第２０１４－０００４８５５号公報
【非特許文献】
【0007】
【文献】Ｌｕｋ’ｙａｎｃｈｕｋ，Ｉ．，Ｔｉｋｈｏｎｏｖ，Ｙ．，Ｓｅｎe，Ａ．＆Ｖ．Ｍ．Ｖｉｎｏｋｕｒ．“Ｈａｒｎｅｓｓｉｎｇ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｄｏｍａｉｎｓ ｆｏｒ ｎｅｇａｔｉｖｅ ｃａｐａｃｉｔａｎｃｅ”，Ｃｏｍｍｕｎ．Ｐｈｙｓ．２，２２（２０１９）
【発明の概要】
【発明が解決しようとする課題】
【0008】
上述した技術的課題に鑑み、負性容量が調整される負性容量ゲート構造体を有する改良された電界効果トランジスタ、特に、安定した静的負性容量を保証する負性容量ゲート構造体が必要である。
【0009】
この目的は、独立請求項１に記載の電界効果トランジスタを用いて達成される。独立請求項１１は、負性容量ゲート構造体を有する電界効果トランジスタを動作させる方法を提供する。従属請求項は、好ましい実施形態に関する。
【課題を解決するための手段】
【0010】
第１態様において、電界効果トランジスタは、負性容量ゲート構造体を有する。電界効果トランジスタは、チャネルと、チャネルを覆って配置されたゲート誘電体とを備える。負性容量ゲート構造体は、下部電極を含む下部電極構造体と、マルチドメイン構造体と、上部電極構造体とを含む。マルチドメイン構造体は、下部電極を覆って配置されたマルチドメイン素子であって、複数の位相ドメインおよび少なくとも１つの位相ドメイン壁を含むマルチドメイン素子を含む。上部電極構造体は、マルチドメイン素子を覆って配置された上部電極を含む。負性容量ゲート構造体の下部電極構造体の少なくとも一部は、ゲート誘電体を覆って配置され、ゲート誘電体を介してチャネルに結合される。
【0011】
負性容量ゲート構造体を有する電界効果トランジスタは、切替速度を向上させ得る。負性容量ゲート構造体を有する電界効果トランジスタは、また、エネルギー効率を向上させ得る。その結果、負性容量ゲート構造体を有する電界効果トランジスタは、エネルギー散逸が低い状態で動作し、発生する廃熱がより少なくなる可能性があり、これにより、電界効果トランジスタの性能がさらに向上し得る。複数の位相ドメインを有する電界効果トランジスタは、安定した可逆負性容量を提供し得る。複数の位相ドメインを有する電界効果トランジスタは、上部電極に印加された電圧に対してチャネルの電圧のヒステリシスが低いか、または無視できる状態で動作し得る。
【0012】
位相ドメインは、強誘電体分極ドメインであってもよく、位相ドメイン壁は、強誘電体ドメイン壁であってもよい。
【0013】
対応する実施形態によれば、電界効果トランジスタは、負性容量ゲート構造体を有する。電界効果トランジスタは、チャネルと、チャネルを覆って配置されたゲート誘電体とを備える。負性容量ゲート構造体は、下部電極を含む下部電極構造体と、強誘電体構造体と、上部電極構造体とを含む。強誘電体構造体は、下部電極を覆って配置され、かつ複数の強誘電体分極ドメインおよび少なくとも１つの強誘電体ドメイン壁を含む、強誘電体素子を含む。上部電極構造体は、強誘電体素子を覆って配置された上部電極を含む。負性容量ゲート構造体の下部電極構造体の少なくとも一部は、ゲート誘電体を覆って配置され、ゲート誘電体を介してチャネルに結合される。
【0014】
あるいは、位相ドメインは、位相励起、特に位相ソリトンという用語で表されてもよい。位相ドメイン壁は、位相励起ドメイン壁、特に位相ソリトンドメイン壁であってもよい。
【0015】
特に、位相ドメインは、分極バブルであってもよく、位相ドメイン壁は、分極バブルドメイン壁であってもよく、または、位相ドメインは、スキルミオンであってもよく、位相ドメイン壁は、スキルミオンドメイン壁であってもよく、または、位相ドメインは、ホップフィオンであってもよく、位相ドメイン壁は、ホップフィオンドメイン壁であってもよい。
【0016】
一実施形態によれば、チャネル、ゲート誘電体および負性容量ゲート構造体の全体的な容量は、負である。
【0017】
下部電極の上面は、マルチドメイン素子の下面と共形であってもよい。
【0018】
マルチドメイン素子の上面は、上部電極の下面と共形であってもよい。
【0019】
マルチドメイン素子の下面は、下部電極の上面と直接接触してもよい。
【0020】
マルチドメイン素子の上面は、上部電極の下面と直接接触してもよい。
【0021】
いくつかの実施形態によれば、電界効果トランジスタは、さらに、基板を備え、チャネルは、基板を覆って配置される。
【0022】
いくつかの実施形態によれば、電界効果トランジスタは、さらに、第１ソース／ドレイン領域および第２ソース／ドレイン領域を備え、チャネルは、第１ソース／ドレイン領域から第２ソース／ドレイン領域まで延在する。
【0023】
第１ソース／ドレイン領域および第２ソース／ドレイン領域は、基板を覆って配置されてもよい。
【0024】
電界効果は、さらに、フィン構造体を備えてもよく、チャネルは、フィン構造体上に配置されてもよい。
【0025】
トランジスタは、平面トランジスタ、金属－絶縁体－半導体トランジスタ、金属－酸化物－半導体トランジスタ、特にデュアルゲート金属－酸化物－半導体トランジスタ、もしくはトリプルゲート金属－酸化物－半導体トランジスタ、絶縁ゲートバイポーラトランジスタ、トンネル電界効果トランジスタ、金属－半導体電界効果トランジスタ、量子電界効果トランジスタ、ショットキーバリア電界効果トランジスタ、および／もしくはフィン型電界効果トランジスタを備えてもよく、またはそれらであってもよい。
【0026】
いくつかの実施形態によれば、負性容量ゲート構造体は、安定した静的負性容量を有する。
【0027】
マルチドメイン素子は、向きが下部電極の上面の向きに対応する断面領域を有してもよく、断面領域は、当該断面領域を等しい面積または略等しい面積の複数の領域に分割する最短分離線を規定してもよい。
【0028】
本開示において、最短分離線は、断面領域を（略）等しい面積の複数の領域、特に、（略）等しい面積の２つの領域に分割する最短切断線を示してもよい。分離線は、断面領域を（略）等しい面積の複数の領域に分割し、かつ断面領域との交差長が最短分離線よりも短い切断線または線分が存在しないという意味で、最短であってもよい。
【0029】
しかしながら、実施形態によっては、例えば断面領域が円形である場合、等しい長さの最短分離線が複数あってもよい。
【0030】
本開示において、最短分離線は、隣接する位相ドメインを分離する位相ドメイン壁に相当するか、もしくはそれを表してもよく、かつ／または、複数の領域は、複数の位相ドメインに相当するか、もしくはそれを表してもよい。
【0031】
断面領域を（略）等しい面積の複数の領域に分割する最短分離線は、ゼロゲート電圧における位相ドメイン壁の平衡位置に相当してもよい。したがって、最短分離線は、本開示において平衡分離線と呼ばれてもよい。
【0032】
基準線は、最短分離線に対してずれていてもよく、特に、最短分離線と平行して、断面領域によって規定された面内に少なくとも部分的に延在してもよい。断面領域内の基準線の長さは、断面領域内の最短分離線の長さより短くてもよく、断面領域内の基準線の長さは、断面領域内の最短分離線の長さとある差だけ異っていてもよく、その差は、最短分離線付近において、基準線と最短分離線との距離が大きくなるにつれて増加する。最短分離線は、少なくとも１つの位相ドメイン壁の画像を提供してもよい。最短分離線の長さと基準線の長さの差は、向上した信頼性と負性容量のロバスト性を表し得る。
【0033】
ゲート電圧を印加すると、最短分離線／平衡分離線は、ゼロ電圧における平衡位置からずれてもよく、基準線は、ずれた分離線に相当するか、またはそれを表してもよい。分離線は、ゼロ電圧における平衡位置からずれると長さが減少してもよく、断面領域の境界における断面領域の縁部に直交したままであるように曲がるか、または湾曲してもよい。
【0034】
いくつかの実施形態では、基準線は、直線の線分である。他の実施形態では、基準線は、曲がった部分および湾曲した部分を含んでもよい。
【0035】
略等しい面積の複数の領域は、等しい面積の正確に２つの領域から構成されてもよい。
【0036】
これにより、少なくとも１つの位相ドメイン壁と、２つの位相分極ドメインを有する実施形態との動力学が、確実に制御される。
【0037】
下部電極の上面は、平坦であってもよく、断面領域は、下部電極の上面と平行であってもよい。
【0038】
下部電極の上面は、複数の平坦面、特に、下にあるフィン構造体の表面を反射する平坦面を含んでもよく、断面領域は、複数の平面内に配置されてもよく、各平面は、下部電極の平坦面と平行であってもよい。
【0039】
下部電極の上面は、円筒形または球形であってもよく、断面領域は、下部電極の上面と同軸または同心円状であってもよい。
【0040】
最短分離線の付近は、断面領域における最短分離線に最も近い領域、特に、断面領域の面積の少なくとも５パーセントの面積、特に、断面領域の面積の少なくとも１０パーセントの面積、または断面領域の面積の少なくとも２０パーセントの面積を有する、断面領域における最短分離線に最も近い領域を含んでもよい。
【0041】
電界効果トランジスタは、さらに、下部電極構造体と上部電極構造体との間に配置された追加の誘電体素子、例えば、マルチドメイン素子のシェルコーティング、特に強誘電体素子のシェルコーティングを構成する追加の誘電体素子を備えてもよい。
【0042】
追加の誘電体素子の材料は、マルチドメイン素子の材料と異なっていてもよい。
【0043】
追加の誘電体素子の材料の少なくとも一部、特に、少なくとも大部分は、強誘電体でなくてもよい。
【0044】
下部電極構造体の第１部分と上部電極構造体の第１部分との間の第１領域は、マルチドメイン素子の材料を含んでもよいが、追加の誘電体素子の材料を含まなくてもよく、かつ／または、下部電極構造体の第２部分と上部電極構造体の第２部分との間の第２領域は、追加の誘電体素子の材料を含んでもよいが、マルチドメイン素子の材料を含まなくてもよい。
【0045】
第１キャパシタ領域は、下部電極構造体の第１部分と、第１領域と、上部電極構造体の第１部分とを含むか、またはそれらから構成されてもよく、第１キャパシタ領域は、負の容量を有してもよい。
【0046】
いくつかの実施形態によれば、第２キャパシタ領域は、下部電極構造体の第２部分と、第２領域と、上部電極構造体の第２部分とを含むか、またはそれらから構成され、第２キャパシタ領域は、正の容量を有する。
【0047】
下部電極構造体と上部電極構造体との間のスペースは、ガスまたは真空スペーサを含んでもよい。
【0048】
下部電極構造体と上部電極構造体との間のスペースは、マルチドメイン構造体および追加の誘電体素子によって部分的にまたは完全に充填されてもよい。
【0049】
マルチドメイン素子は、下部電極から上部電極に向かう第１方向に沿った厚さを有してもよく、最短分離線の位置でのマルチドメイン素子の幅は、厚さを超える。
【0050】
いくつかの実施形態によれば、最短分離線の位置でのマルチドメイン素子の幅は、１，０００ｎｍを超えないか、特に、１００ｎｍを超えないか、５０ｎｍを超えないか、２０ｎｍを超えないか、または１５ｎｍを超えない。
【0051】
マルチドメイン素子の対応する幅は、位相ドメイン壁の形成、特に、最短分離線に近い位置での位相ドメイン壁の制御された形成を有利に促す。
【0052】
いくつかの実施形態によれば、最短分離線の位置でのマルチドメイン素子の幅は、少なくとも２ｎｍ、特に、少なくとも５ｎｍ、または少なくとも８ｎｍである。
【0053】
複数の位相ドメインは、正確に２つの位相ドメインを含んでもよい。
【0054】
正確に２つの位相ドメインを含む実施形態は、位相ドメイン壁の形成、特に、最短分離線に近い位置での位相ドメイン壁の制御された形成を高いレベルで制御し得る。
【0055】
少なくとも１つの位相ドメイン壁は、下部電極の表面電位と上部電極の表面電位との差がゼロである場合、最短分離線を含んでもよい。
【0056】
下部電極の表面電位と上部電極の表面電位との差は、下部電極の仕事関数と上部電極の仕事関数との仕事関数差に対して補正された、下部電極の電圧と上部電極の電圧との差であってもよい。
【0057】
下部電極の仕事関数と上部電極の仕事関数とが同一である実施形態では、下部電極の表面電位と上部電極の表面電位との差は、下部電極の電圧と上部電極の電圧との差であってもよい。
【0058】
電界効果トランジスタは、さらに、第２マルチドメイン素子を備えてもよく、追加の誘電体素子は、マルチドメイン素子と第２マルチドメイン素子を分離する。
【0059】
第２マルチドメイン素子は、マルチドメイン素子において上述した特徴の一部またはすべてを有してもよい。
【0060】
マルチドメイン素子および第２マルチドメイン素子は、共に下部電極の上方に配置されてもよい。
【0061】
マルチドメイン素子および第２マルチドメイン素子は、共に上部電極の下方に配置されてもよい。
【0062】
一実施形態において、マルチドメイン構造体は、少なくとも３つのマルチドメイン素子を含んでもよく、追加の誘電体構造体は、少なくとも３つのマルチドメイン素子の各々を、当該少なくとも３つのマルチドメイン素子の他のいずれのマルチドメイン素子からも分離してもよい。
【0063】
少なくとも３つのマルチドメイン素子の各々は、下部電極と上部電極との間に配置されてもよい。
【0064】
一実施形態において、追加の誘電体素子は、断面領域を完全にまたは部分的に取り囲んでもよい。
【0065】
追加の誘電体素子は、マルチドメイン構造体に含まれる各マルチドメイン素子を完全にまたは部分的に取り囲んでもよい。
【0066】
第２マルチドメイン素子は、第２ゲート誘電体を覆って配置されてもよい。
【0067】
一実施形態において、電界効果トランジスタのチャネルは、フィン構造体を有してもよく、ゲート誘電体および第２ゲート誘電体は、フィン構造体の異なる側面を覆って配置されてもよい。
【0068】
ゲート誘電体および第２ゲート誘電体は、連続層を形成してもよい。
【0069】
電界効果トランジスタは、さらに、第２下部電極を備えてもよく、第２下部電極は、第２ゲート誘電体を覆って配置されてもよく、第２マルチドメイン素子は、第２下部電極を覆って配置されてもよい。
【0070】
下部電極および第２下部電極は、共通電位を有するように電気的に接続されてもよい。
【0071】
電界効果トランジスタは、第２上部電極を備えてもよく、第２上部電極は、第２マルチドメイン素子上に配置されてもよい。
【0072】
上部電極および第２上部電極は、共通電位を有するように電気的に接続されてもよい。
【0073】
追加の誘電体素子は、第２下部電極を覆って配置されてもよく、第２下部電極は、下部電極とは異なってもよい。
【0074】
特に、負性容量ゲート構造体の下部電極構造体における、ゲート誘電体を介してチャネルに結合される部分は、下部電極または第２下部電極を含んでもよい。
【0075】
対応する実施形態では、下部電極と、マルチドメイン素子と、上部電極とによって形成された第１構造体は、負の容量、特に、第２下部電極と、追加の誘電体素子と、第２上部電極とによって形成された第２構造体の（正の）容量よりも大きい負の容量を提供してもよい。
【0076】
第１構造体は、半導体基板の一部分の上に形成されてもよく、第２構造体は、半導体基板の異なる部分の上に形成されてもよい。
【0077】
第１構造体と第２構造体を分離することにより、レイアウト設計の自由度が向上し、電界効果トランジスタを備えるデバイスの製造がより効率的に、例えば、よりコスト効率が良く、より容易で、かつ／または、より信頼性を有し得る。
【0078】
下部電極構造体における、ゲート誘電体を介してチャネルに結合される部分は、下部電極を含んでもよく、第２下部電極は、チャネルから離れて配置されてもよい。
【0079】
下部電極構造体における、ゲート誘電体を介してチャネルに結合される部分は、第２下部電極を含んでもよく、下部電極は、チャネルから離れて配置されてもよい。
【0080】
下部電極構造体に含まれる下部電極はすべて、互いに電気的に接続されてもよく、かつ／または、上部電極構造体に含まれる上部電極はすべて、互いに電気的に接続されてもよい。
【0081】
下部電極の電荷は、浮遊していてもよい。
【0082】
特に、下部電極は、絶縁材料によって部分的にまたは完全に取り囲まれてもよい。
【0083】
一実施形態において、電界効果トランジスタは、さらに、下部電極に電気的に結合された電荷制御回路を備えてもよく、電荷制御回路は、下部電極の固定電荷を維持してもよい。
【0084】
第２態様において、本開示は、負性容量ゲート構造体を有する電界効果トランジスタを動作させる方法に関し、電界効果トランジスタは、チャネルと、チャネルを覆って配置されたゲート誘電体とを備える。負性容量ゲート構造体は、下部電極を含む下部電極構造体を含む。下部電極構造体の一部は、ゲート誘電体を覆って配置される。負性容量ゲート構造体は、さらに、マルチドメイン構造体と、上部電極構造体とを含む。マルチドメイン構造体は、下部電極を覆って配置されたマルチドメイン素子であって、複数の位相ドメインおよび少なくとも１つの位相ドメイン壁を含むマルチドメイン素子を含む。上部電極構造体は、マルチドメイン素子を覆って配置された上部電極を含む。方法は、ゲート電圧に達するように上部電極の電圧をそのモジュラスの分だけ増加させ、それによって、位相ドメイン壁の形状を変化させ、ゲート電圧のモジュラスよりも大きいモジュラスを有する、下部電極の増幅電圧を生じさせるステップを含む。
【0085】
一実施形態によれば、本開示は、負性容量ゲート構造体を有する電界効果トランジスタを動作させる方法であって、電界効果トランジスタは、チャネルと、チャネルを覆って配置されたゲート誘電体とを含む方法に関する。負性容量ゲート構造体は、下部電極を含む下部電極構造体を含む。下部電極構造体の少なくとも一部は、ゲート誘電体を覆って配置される。負性容量ゲート構造体は、さらに、強誘電体構造体と、上部電極構造体とを含む。強誘電体構造体は、下部電極を覆って配置され、かつ複数の強誘電体分極ドメインおよび少なくとも１つの強誘電体ドメイン壁を含む、強誘電体素子を含む。上部電極構造体は、強誘電体素子を覆って配置された上部電極を含む。方法は、ゲート電圧に達するように上部電極の電圧をそのモジュラスの分だけ増加させ、それによって、強誘電体ドメイン壁の形状を変化させ、ゲート電圧のモジュラスよりも大きいモジュラスを有する、下部電極の増幅電圧を生じさせるステップを含む。
【0086】
あるいは、位相ドメインは、位相励起、特に位相ソリトンという用語で表されてもよい。位相ドメイン壁は、位相励起ドメイン壁、特に位相ソリトンドメイン壁であってもよい。
【0087】
特に、位相ドメインは、分極バブルであってもよく、位相ドメイン壁は、分極バブルドメイン壁であってもよく、または、位相ドメインは、スキルミオンであってもよく、位相ドメイン壁は、スキルミオンドメイン壁であってもよく、または、位相ドメインは、ホップフィオンであってもよく、位相ドメイン壁は、ホップフィオンドメイン壁であってもよい。
【0088】
方法は、さらに、上部電極の電圧をそのモジュラスの分だけ増加させつつ、下部電極の電荷を一定に保つステップを含んでもよい。
【0089】
位相ドメイン壁の形状を変化させるステップは、位相ドメイン壁の湾曲を大きくするステップを含んでもよい。
【0090】
下部電極構造体に含まれる各下部電極は、同じ下部電極電圧を有してもよく、かつ／または、上部電極構造体に含まれる各上部電極は、同じ上部電極電圧を有してもよい。
【0091】
上部電極の電圧をそのモジュラスの分だけ増加させるステップにより、印加された上部電極の各電圧に対応する下部電極の電圧を発生させてもよい。
【0092】
方法は、さらに、ゲート電圧に達した後に上部電極の電圧をそのモジュラスの分だけ低下させ、特に、上部電極の電圧を増加させている間と同じ、印加された上部電極の各電圧に対応する下部電極の電圧を発生させるステップを含んでもよい。
【0093】
印加された上部電極の各電圧に対応する下部電極の電圧は、マルチドメイン素子のネット分極に対応してもよい。
【0094】
一実施形態において、上部電極の電圧をゲート電圧未満の基準値まで増加させるステップにより、上部電極の電圧を基準値まで低下させる場合と同じマルチドメイン素子のネット分極を生じさせてもよい。
【0095】
方法は、電界効果トランジスタにおいて上述した特徴の一部またはすべてに対応する特徴によって特徴付けられてもよい。
【0096】
特に、下部電極の増幅電圧を生じさせるステップに関して、増幅効果は、総ゲート容量を、負であるがそのモジュラスの分だけ小さい総ゲート容量に合わせ得るシェルコーティングなどの追加の誘電体素子によって、著しく向上させることができる。
【図面の簡単な説明】
【0097】
【発明を実施するための形態】
【0098】
以下の開示は、汎用性を高めるために負性容量ゲート構造体を有する電界効果トランジスタを備えた電気回路を実装する多くの様々な実施形態または例を提供する。結果として、本開示は、電界効果トランジスタにおける容量マッチングの手段を広げ得る。特に、本開示は、非線形差動容量または過渡的動的レジームの過渡的負性容量とは対照的に、安定した可逆静的負性容量を保証する負性容量ゲート構造体を実装し得る。
【0099】
本開示を簡略化するために、構成要素および配置の特定の例を後述する。これらは、当然、限定することのない単なる例である。例えば、第１特徴または第２特徴の形成は、第１特徴および第２特徴が直接接触して形成される実施形態を含んでもよい。これらの特徴は、また、第１特徴および第２特徴が直接接触し得ないように第１特徴と第２特徴との間に追加の構成要素が形成され得る実施形態を含んでもよい。
【0100】
さらに、本開示では、様々な例において参照番号および参照文字が繰り返され得る。この繰り返しは、単純かつ明瞭にするためのものであり、説明する様々な実施形態と構成との関係を決定するものではない。
【0101】
さらに、本明細書では、「下に」、「下方に」、「下部の」、「上方に」、「上部の」などの用語を用いる配置の開示説明は、特定の図に示すように、デバイスの１つの素子を、別の素子、態様または構成要素に対する空間的関係において説明する記述を容易にするために用いられ得る。空間的相対語は、一見異なるが、図に描かれた構成と位相的に均等である可能性のある、考え得るデバイスの他の異なる空間設定に関連してもよい。例えば、デバイスは、異なるように方向付けられてもよく、本明細書で用いられた空間的相対用語は、同様にそれに応じて解釈されてもよい。
【0102】
同様に、「約」、「およそ」などとして記載された数または数の範囲は、記載された数または当業者によって理解されるような他の値の＋／－１０％または＋／－５％などの、記載された数を含む合理的な範囲内にある数を包含する。例えば、「約５ｎｍ」という用語は、４．５ｎｍ～５．５ｎｍの寸法範囲を包含する。
【0103】
ここで、本開示の様々な態様について、図を参照して下記に詳述する。
【0104】
図１ａ、図１ｂおよび図１ｃには、負性容量の異なるタイプの電圧－電荷特性が描かれている。これらの図において、水平軸は、キャパシタの電荷Ｑに対応し、垂直軸は、帯電工程でキャパシタに印加された電圧Ｕに対応する。帯電工程は、所与のモジュラス（絶対値）を有する負電圧から開始し、電圧を同じモジュラスの正電圧に変更し、そして初期負電圧に戻すことを含んでもよい。電圧－電流曲線上の矢印は、帯電工程の方向を示す。
【0105】
図１ａにおいて、破線１０２ａは、電圧Ｕと電荷Ｑとの間に負の傾きを有する正比例を示す。正比例は、安定した負性容量を有するキャパシタに特有であり、負の傾きは、安定した静的負性容量の値を規定する。図１ａの太い実曲線１０４ａは、安定した負性容量を示し、かつ、少なくとも十分に小さい印加電圧Ｕに対して、ほぼ電圧に依存しない安定した負性容量を有する、キャパシタの電圧－電流特性を表す。
【0106】
図１ｂにおいて、太い実線１０４ｂは、印加された電荷Ｑに対する電圧Ｕの非線形かつ非単調な依存性を示す。電荷の増加がキャパシタの電圧の低下をもたらす曲線の減少部分は、差動負性容量を規定する。破線１０２ｂは、対応する電圧Ｕ／電荷Ｑ範囲の電圧－電流特性に対して接線方向であり、傾きは、差動負性容量の値を示す。
【0107】
図１ｃにおいて、太い実曲線１０４ｃは、キャパシタの電荷Ｑの変化に対する反応として電圧Ｕの動的ヒステリシス挙動の例を示しており、動的過渡的負性容量を実証している。そのような動的過渡的負性容量は、平衡状態間の過渡的不可逆切替中に実現されてもよい。平衡状態は、例えば、位相ドメインの２つの異なる状態に対応してもよい。電荷を増加させている（右への矢印１０６）、および電荷を減少させている（左への矢印１０８）間、記録された電圧－電荷特性に対する接線１０２ｃおよび１０２ｃｃが異なること、すなわち、電圧－電荷特性１０４ｃを有するデバイスがヒステリシスを有することは、動的過渡的負性容量に特有である。
【0108】
先行技術では、「負性容量」という用語は、通常、単一の強誘電体ドメインを備えたデバイスの負性容量を指す。例えば、特許文献１を参照。そのようなデバイスは、動的過渡的負性容量を有する、図１ｃの曲線１０４ｃと同様のヒステリシス電圧－電荷特性を有すると予想され得る。対照的に、本開示は、弱いか、または無視できるヒステリシスを有する、図１ａの実線１０４ａによって概略的に示されるような安定した静的負性容量を特徴とする負性容量ゲート構造体を有する電界効果トランジスタを提供する。実施形態によっては、本開示の技術により、完全な可逆性を実現し、ヒステリシスを完全になくすことが可能である。したがって、本明細書による電界効果トランジスタにより、電界効果トランジスタの動作で発生する熱を低減し得る。よって、本明細書による電界効果トランジスタは、向上したエネルギー効率を有し得る。さらに、従来の電界効果トランジスタでは、この熱の放散が、技術電気回路の小型化に厳しい制約を課している。したがって、本明細書による電界効果トランジスタにより、電界効果トランジスタを備える半導体集積回路の小型化が向上し得る。さらに、本明細書による負性容量ゲート構造体に関連付けられた電界効果トランジスタの全体的な容量の低下により、電界効果トランジスタのチャネルの切替が加速し、ひいては、電界効果トランジスタの切替速度が加速し得る。安定した静的負性容量は、また、ゲート電圧の安定した線形増幅を提供し得、その安定した線形増幅は、サブスレッショルドスロープの６０ｍＶ／ｄｅｃａｄｅというサブスレッショルドスロープ限界を克服するのに有益であり得る。
【0109】
図２ａは、負性容量ゲート構造体２０２を有する例示的電界効果トランジスタ２００の斜視図である。負性容量ゲート構造体２０２は、複数の位相ドメインを有するマルチドメイン素子２０４を含み、マルチドメイン素子２０４は、実施形態のうちのいくつかにおいてドメイン構造体またはマルチドメイン分極構造体とも呼ばれる。位相ドメイン壁２１０は、ドメイン構造体の位相ドメイン２０６、２０８を分離する。位相ドメインは、例えば、強誘電体分極ドメイン、分極バブル、スキルミオン、またはホップフィオンに相当してもよく、それらは、それぞれの強誘電体ドメイン壁２１０、分極バブルドメイン壁２１０、スキルミオンドメイン壁２１０、またはホップフィオンドメイン壁２１０によって分離されてもよい。
【0110】
以下に、負性容量ゲート構造体２０２を有する電界効果トランジスタ２００について、強誘電体ドメイン壁２１０によって分離される第１強誘電体分極ドメイン２０６および第２強誘電体分極ドメイン２０８を含むマルチドメイン分極テクスチャ（ドメイン構造体）の例を主に使用して説明する。第１強誘電体分極ドメイン２０６は、分極の第１の向きを有し、第２強誘電体分極ドメイン２０８は、第１の向きとは異なる、分極の第２の向きを有する。強誘電体ドメイン壁２１０は、第１強誘電体分極ドメイン２０６を第２強誘電体分極ドメイン２０８から分離する。
【0111】
強誘電体素子２０４は、下部電極２１２と上部電極２１４との間に挟まれている。下部電極２１２は、ゲート誘電体２１８を介してチャネル２１６に電界結合されるか、または電磁結合される。電極２１２、２１４のうちの一方、好ましくは下部電極２１２は、製造中に強誘電体素子２０４のドメイン構造体の形成を促進し、かつ／または、電界効果トランジスタ２００の動作中に強誘電体素子２０４のドメイン構造体を安定化させるための材料を含む。あるいは、製造中にドメイン構造体の形成を促進するか、またはドメイン構造体を安定化させるために、追加の材料、例えば、半導体材料または誘電体材料が下部電極２１２上に配置されてもよい。
【0112】
図２ａの例示的実施形態では、下部電極２１２および上部電極２１４は、共に強誘電体素子２０４との界面において強誘電体素子２０４と共形である。この例において、強誘電体素子２０４、下部電極２１２および上部電極２１４の断面領域は、下部電極２１２から上部電極２１４に向かう方向に沿って変化しない。強誘電体素子２０４のサイズおよび形状が、マルチドメイン分極構造体、例えば２ドメイン分極構造体を形成するように選択される限り、より複雑な形状、例えば、負性容量ゲート構造体２０２に含まれる素子２０４、２１２、２１４の方向ｚに沿って変化する直径または形状が、本開示において実現可能である。
【0113】
強誘電体素子２０４は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＰｂＴｉＯ３、ＨｆＯ２（特に、例えばジルコニウムを含有するドープＨｆＯ２）、ＢａＴｉＯ３、Ｂａ（Ｓｒ，Ｔｉ）Ｏ３、Ｐ（ＶＤＦ－ＴｒＦＥ）を含む様々な強誘電体材料を含んでもよく、または、それらから製造されてもよい。強誘電体素子２０４は、例示的直径（最短分離線の位置の幅）が約１０ｎｍである、２ｎｍ～１，０００ｎｍの範囲の直径（より一般的には、最短分離線の位置の幅であり、この最短分離線は、上部電極のゼロ印加電圧における平衡分離線に相当してもよい。詳細については、図３ａ～図３ｃを参照する説明を参照）を有してもよい。強誘電体素子の厚さｄｆも、２ｎｍ～１，０００ｎｍの範囲にあってもよい。安定した静的負性容量を提供する強誘電体素子２０４の特徴的サイズは、異なる材料に対して異なり、同様の長さ間隔に広がってもよい。負性容量ゲート構造体２０２の形状は、円盤体または円筒体として選択される。円筒状形状は、所望の安定した可逆静的負性容量値を得るための利点を有し得る。
【0114】
上部電極２１４は、入力電圧Ｖｇを供給するためにコンタクト線２２２を介して外部電圧源に接続され、入力電圧Ｖｇは、印加電圧のチューニングのために指定されてもよい。下部電極２１２は、上述したドメイン構造体の形成および／または安定化を向上させ得るだけでなく、さらにその下面に均一な電位を提供し得る。次に、下部電極２１２の下面における均一な電位は、ゲート誘電体２１８、最終的にはチャネル２１６における電位の均一性を向上させ、それによって、電界効果トランジスタの性能を向上させ得る。電界効果トランジスタ２００の状態、例えば、第１ソース／ドレイン領域２２４と第２ソース／ドレイン領域２２６との間のチャネル２１６の抵抗を変更するために入力電圧Ｖｇが変更されるが、下部電極２１２は、一定の電荷、例えばゼロの電荷に維持されてもよい。任意選択のコンタクト線２２８は、下部電極２１２を外部ソースに接続するために使用されてもよく、必要に応じて、例えば、ＦＥＴの作用点を移動させるようにこの電極の電荷を変更するために、または、この電荷を一定に、例えばゼロに等しく維持するために、この電荷を調整する働きをしてもよい。
【0115】
下部電極２１２とチャネル２１６との間の制御されていない電荷漏れは、ゲート誘電体２１８によって防止されてもよい。例えば、ゲート誘電体２１８は、ＳｉＯ２、Ａｌ２Ｏ３、Ｌｉ２Ｏ、ＨｆＳｉＯ４、Ｓｃ２Ｏ３、ＳｒＯ、ＺｒＯ２、Ｙ２Ｏ３、ＢａＯ、Ｔａ２Ｏ５、ＢａＯ、ＷＯ３、ＭｏＯ３、ＴｉＯ２、ＳｒＴｉＯ３、ＤｙＳｃＯ３を含む高ｋ誘電体を含んでもよい。ゲート誘電体２１８は、また、ＳｉＯ２などの低ｋ誘電体または有機誘電体を含んでもよい。
【0116】
チャネル２１６、ゲート誘電体２１８、第１ソース／ドレイン領域２２４および第２ソース／ドレイン領域２２６は、各々基板２２０上または基板２２０内に形成されてもよい。例えば、基板は、結晶シリコンなどの半導体から構成されてもよい。第１ソース／ドレイン領域２２４および第２ソース／ドレイン領域２２６は、高度にドープされてもよい。図２ａの例示的実施形態によれば、チャネル２１６は、それぞれ基板２２０のドーピング型とは異なる、ソース／ドレイン領域２２４、２２６と同じドーピング型（ｎ型またはｐ型）および／または（主に電子または正孔による）導電性を有する。ソース／ドレイン領域２２４、２２６は、コンタクト線２３０、２３２を使用して、他の電気部品、特に半導体集積回路の他の構成要素に接続されてもよい。実施形態によっては、本体電極２３４とも呼ばれる裏面電極２３４が存在し、本体電圧を印加するのに使用されてもよい。本体電極２３４を有する実施形態では、本体電圧は、他の電位、または、例えば下部電極２１２および上部電極２１４の電圧の基準となり得る。図２ａの実施形態によれば、本体電極２３４は、アースされるが、別の実施形態では、電界効果トランジスタの性能を向上させるために異なる電圧が印加されてもよい。
【0117】
負性容量ゲート構造体２０２を有する電界効果トランジスタ２００を製造するために、十分に開発されたナノ製造手順、特に半導体産業において開発されたナノ製造手順が適用されてもよい。これらの手順により、複雑な設計を高い精度および信頼性で作成することができる。例えば、製造の進歩により、電界効果トランジスタ２００の三次元設計を作成することができる。それぞれ選択されたドーピング型または導電性（例えばｎ導電性）の典型的な単結晶半導体基板２００が、様々な供給元から市販されている。ソース・ドレイン特徴部２２４、２２６は、基板２００の領域または基板２００上の領域の適切なドーピング、例えば、高度にドープされた半導体材料のイオン注入または堆積によって、形成されてもよい。適切な幾何学的設計は、適切なリソグラフィ技術およびエッチング技術、例えば、電子線リソグラフィおよびイオンエッチングによって、実現される。例えばＡＬＤ技術を用いて、ゲート誘電体層２１８を成長させてもよい。下部電極２１２および上部電極２１４は、複雑なＣＶＤ法およびＰＶＤ法ならびに／または他の適切な工程によって形成されてもよい。強誘電体層は、例えばＡＬＤ法および／または他の適切な工程によって、例えば下部電極２１２を覆って、配置されてもよい。任意選択でコーティング誘電体層を、例えばＡＬＤ技術によって、下部電極２１２を覆って成長させる。負性容量ゲート構造体２０２の素子２１２、２０４、２１４は、それらの堆積後、例えば単一の構成ステップにて、個別にまたは共に構成されてもよい。前者の場合、各段階の幾何学的構成は、適切なリソグラフィ技術、例えば極端紫外線または電子ビームリソグラフィを使用して、設計される。上部導電層は、例えばＣＶＤ法およびＰＶＤ法によって、ゲート、ソース、およびドレインワイヤ接続２２２、２３０、２３２を形成するように基板上または基板内に形成されてもよい。デバイスのパターニングおよびアーキテクチャは、例えばＣａｄｅｎｃｅ Ａｌｌｅｇｒｏソフトパッケージおよび／または他の適切なパッケージによって、実装される。
【0118】
図２ｂは、図２ａの実施形態と同様の、負性容量ゲート構造体２０２を有する電界効果トランジスタ２００の実施形態の有効電気回路図２４０を示す。図２ｂの強誘電体容量Ｃｆを有する強誘電体キャパシタ２４２は、下部電極２１２と、強誘電体素子２０４と、上部電極２１４とを含む図２ａの負性容量ゲート構造体２０２と同様の構造体に対応してもよい。ゲート電圧Ｖｇは、図２ａのゲート電圧と同様の上部電極２１４に印加されたゲート電圧Ｖｇに対応してもよい。負の容量Ｃｄを有する誘電体キャパシタ２４４は、図２ａの下部電極２１２と、ゲート誘電体２１８と、チャネル２１６とを含む構造体と同様の構造体に対応してもよい。内部動作電圧Ｖｓは、図２ａのチャネル２１６の電圧に対応してもよい。容量Ｃｓを有する基準電位２５０のキャパシタ２４６は、チャネル２１６および本体電極２３４を含む図２Ａの構造体と同様の構造体のキャパシタであってもよい。基準電位２５０は、図２ａの基板２２０の基準電位、または本体電極２３４を含む実施形態における本体電極２３４の電位に対応してもよい。代替または追加として、基準電位２５０は、半導体基板２２０と同様の半導体基板の中に形成された内部空乏層の電位に対応してもよい。図２ｂの例示的実施形態では、基準電位はアースされるが、別の実施形態では、異なる基準電位が印加されてもよい。電流Ｉｑは、図２ａのコンタクト線２２８と同様のコンタクト線を流れる電流に対応してもよい。
【0119】
強誘電体素子２０４を有するゲート構造体２０２の負性容量は、強誘電体キャパシタ２４２の負の強誘電体容量Ｃｆに起因する。強誘電体キャパシタ２４２は、正の容量Ｃｄ、すなわちＣｄ＞０を有する誘電体キャパシタ２４４と直列接続される。強誘電体キャパシタ２４２および誘電体キャパシタ２４４からなるサブ構造体２４８の総容量Ｃｇは、Ｃｇ＝１／（Ｃｄ
－１＋Ｃｆ
－１）である。
【0120】
図２ａのコンタクト線２２８と同様であり得る任意選択の中間コンタクト２２８’は、外部ソースと、ＣｄとＣｆとの間の基準点２５０との間で、電流ＩＱとして電荷を移動させる。基準点２１２’は、図２ａの下部電極２１２上の点に対応してもよい。電流ＩＱは、強誘電体キャパシタ２４２の電極のうちの一方の電荷を一定に保ち、かつ／または誘電体キャパシタ２４４の電極のうちの一方の電荷を一定に保つ働きをする。例えば、キャパシタ２４２、２４４の対応する電極の電荷は、ゼロに等しく保たれてもよい。
【0121】
電界効果トランジスタを備えるデバイスの効率を特徴付けるために一般に使用される量は、基板バイアス係数ｍ＝（∂Ｖｓ／∂Ｖｇ）－１である。従来の電界効果トランジスタでは、Ｖｓ＜Ｖｇであり、基板バイアス係数は、１より大きい。図２ｂの回路図２４０に対応する負性容量ゲート構造体２０２を有する電界効果トランジスタ２００の実施形態では、チャネル２１６の電圧に対応し得る内部動作電圧Ｖｓは、Ｖｓ＝Ｖｇ／（１＋Ｃｓ／Ｃｇ）＝Ｖｇ／（１＋Ｃｓ／Ｃｄ＋Ｃｓ／Ｃｆ）のように、上部電極２１４に印加される電圧に対応し得るゲート電圧Ｖｇに関係している。
【0122】
Ｃｆの符号が負であると、結果として生じる基板バイアス係数
は、｜Ｃｆ｜＜Ｃｄ（すなわちＣｇ＜０）である場合、１より小さい値まで低下する可能性がある。
【数1】
【0123】
したがって、強誘電体素子２０４を有する負性容量ゲート構造体２０２をゲートスタック内に組み込むことで、本明細書の電界効果トランジスタ２００は、チャネル２１６の領域内で同じ内部動作電圧Ｖｓを維持しつつ、著しく低下したゲート電圧Ｖｇを有してもよい。これにより、それぞれ、Ｖｓ＞Ｖｇとなり、基板バイアス係数ｍは低下し、１より小さくなる。これは、電界効果トランジスタ２００の切替速度を向上し得る。また、これは、電界効果トランジスタ２００のエネルギー効率を向上し、それによって、エネルギー散逸および発熱が減少し得る。したがって、本明細書による電界効果トランジスタ２００は、従来の電界効果トランジスタでは制限スロープと考えられてきた室温での６０ｍＶ／ｄｅｃａｄｅのサブスレッショルドスロープを超えるための重要なステップをもたらし得る。
【0124】
図３ａ～図３ｃは、負性容量ゲート構造体２０２に適用され得る強誘電体素子２０４の断面領域３００ａ、３００ｂ、３００ｃのいくつかの例を示す。負性容量ゲート構造体２０２の負性容量は、強誘電体素子２０４の断面領域の形状に密接に関係している。図２ａの実施形態によれば、電界効果トランジスタ２００は、平面ゲート２１６と、円筒形強誘電体素子２０４とを有する。この実施形態によれば、強誘電体素子２０４の断面領域は、図３ａに描かれたような円３００ａであり、円３００ａは、（方向ｚに垂直な）水平面、すなわち下部電極２１２に平行な面と、下部電極２１２と上部電極２１４との間の領域内における強誘電体素子２０４との交差部によって規定されてもよい。しかしながら、例えば、チャネル２１６が平坦でなく、かつ／または、半導体基板の平坦でない部分に配置される場合、負性容量ゲート構造体２０２のより複雑な形状も同様に可能である。例えば、チャネル２１６、ゲート誘電体２１８および／または負性容量ゲート構造体２０２が湾曲している実施形態では、強誘電体素子２０４の断面は、湾曲面と強誘電体素子２０４との交差部、例えば、下部電極２１２、チャネル２１６および／またはゲート誘電体２１８の湾曲部と同軸または同心円状の湾曲面を指してもよい。
【0125】
チャネル２１６が、フィン構造体、特にフィン型電界効果トランジスタの半導体フィン構造体の２または３以上の側面上または少なくとも部分的にそれらの側面内に配置される実施形態も、同様に可能である。そのような実施形態では、強誘電体素子２０４の断面領域は、強誘電体素子２０４と、２または３以上の平面を有する面との交差部によって規定されてもよく、平面の各々は、チャネル２１６が上または中に配置されるフィン構造体の側面と平行である。このように規定される断面領域は、湾曲していてもよく、または複数の平坦領域を有してもよい。平坦な断面領域は、複数の平坦領域からなる湾曲を有する断面領域を単一平面に適切に投影することによって、例えば、平坦領域の境界線の少なくともいくつかを維持しつつ、複数の平坦領域で単一平面を「タイリングする」ことによって、規定されてもよい。
【0126】
任意の強誘電体素子２０４の任意の断面領域について、少なくとも１つの最短分離線が、最小幅の切断線として、すなわち、強誘電体素子２０４の断面領域を等しい面積の２つのサブ領域に分割し、かつすべてのそのような切断線の中で断面領域を有する最も短い交差長を有する切断線として、規定されてもよい。
【0127】
図３ａ～図３ｃは、いくつかの例示的断面領域３００ａ、３００ｂ、３００ｃの最小幅３０２ａ、３０２ｂ、３０２ｃの切断線を規定する例示的方法を示す。実施形態によれば、断面領域３００ａ、３００ｂ、３００ｃのうちのいずれについても、断面領域３００ａ、３００ｂ、３００ｃを等しい面積の２つの領域に分離する最短分離線が特定される。最短分離線の選択は、唯一である必要はなく、例えば図３ａでは、円形断面領域３００ａの中心を有する任意の線が、本開示において最短分離線と考えられ得る。最小幅は、断面領域３００ａ、３００ｂ、３００ｃ内の最短分離線３０４ａ、３０４ｂ、３０４ｃの切断長３０２ａ、３０２ｂ、３０２ｃによって得られる。
【0128】
この手法は、複数の強誘電体分極ドメインが正確に２つの強誘電体分極ドメイン２０６、２０８を含む実施形態に対して、特に有用であり得る。複数の強誘電体分極ドメインが３つ（または４つ、またはそれより大きい任意の数）の強誘電体分極ドメインを含む実施形態では、断面領域を等しい面積の３つ（または４つ、またはそれより大きい任意の数）の領域に分離する、２つ（または３つ、またはそれより大きい任意の数）の最短分離線の１セットが特定されてもよい。そして、最小幅は、分離線のセットの最短分離線の長さに相当してもよい。
【0129】
図３ａ～図３ｆの断面領域３００ａ、３００ｂ、３００ｃは、共通して、それらの幅が最短分離線３０４ａ、３０４ｂ、３０４ｃの付近（近隣）で変化する。この形状は、図４ａ、図４ｂ、図４ｃおよび図４ｄにおいて、より詳細に説明するように、負性容量ゲート構造体２０２の形成を助けてもよい。変化する幅は、図３ｂに描かれた基準線３０６を用いて特徴付けられてもよい。基準線３０６は、最短分離線３０４ｂと平行であり、また、断面領域３００ｂ内に位置する。明瞭にするために、基準線は、図３ｂの実施形態にのみ示すが、図３ａ、図３ｃ、または他の任意の強誘電体素子２０２の他の任意の断面領域および最短分離線の実施形態にも同様に簡単な方法で規定されてもよい。基準線３０６の長さ３０８は、最短分離線３０４ｂの長さ３０２ｂとは異なり、その差は、基準線３０８と最短分離線３０２ｂとの距離３１０が大きくなるにつれて増加する。この形状は、強誘電体素子２０４の断面領域に特有と考えられ得る。また、最短分離線の長さと基準線の長さは、最短分離線の付近では基準線に対する距離に伴って次第に異なるが、最短分離線の付近外ではさらに離れた基準線に対する距離に伴って次第に異ならなくても十分であり得る。
【0130】
最短分離線３０４ａ、３０４ｂ、３０４ｃの付近には、ドメイン壁２１０のための優先形成部位が設けられ、この形成部位は、本開示による負性容量ゲート構造体２０２を有する電界効果トランジスタ２００に有利に使用される。これは、電界効果トランジスタ２００と、例えば特許文献１におけるドメイン壁のない単一ドメイン構造体に基づく異なる動作原理を用いる従来の負性容量トランジスタとの差異を示し得る。本開示による電界効果トランジスタ２００は、ドメイン壁２１０と、強誘電体分極ドメイン２０６、２０８の強誘電体分極との両方を利用することにより、安定した完全に可逆的な負性容量を反映する、図１ａの電圧－電荷特性１０４ａと同様のヒステリシスのない電圧－電荷特性を有利に有し得る。本明細書による電界効果トランジスタ２００のマルチドメイン構造体２０６、２０８は、強誘電体素子２０４の断面領域３００ａ、３００ｂ、３００ｃの数ナノメートルから最大数十ナノメートルという最小幅３０２ａ、３０２ｂ、３０２ｃ、例えば２ｎｍ～２０ｎｍの範囲の最小幅３０２ａ、３０２ｂ、３０２ｃに対して、特に効率的に形成されてもよい。これにより、負性容量ゲート構造体２０２を有する電界効果トランジスタ２００は、半導体デバイスおよび回路への集積化に特に魅力的となる。
【0131】
図４ａ～図４ｄは、負性容量ゲート構造体２０２の負性容量を生じさせる、例示的電界効果トランジスタ２００の動作機構を示す。図４ａおよび図４ｃは、電界効果トランジスタ２００の垂直断面を示す。図４ｃおよび図４ｄは、電界効果トランジスタ２００の水平断面を示す。
【0132】
図４ａおよび図４ｃは、下部電極２１２および上部電極２１４の表面電位が等しい電界効果トランジスタ２００を示す。上部電極２１４の表面電位は、上部電極２１４の表面における電圧を指してもよく、この電圧は、基準電極との仕事関数差に対して補正された、上部電極２１４に印加された入力電圧Ｖｇに対応してもよい。下部電極２１２の表面電位も、同様に規定されてもよい。図示された実施形態では、明瞭にするために、上部電極２１４および下部電極２１２の仕事関数は、同一であるとみなされる。下部電極２１２は、アースされ（上部電極２１４には電圧Ｕ＝０が印加される）、次いで、浮遊電位を有するように分離された。したがって、Ｕ＝０の電圧が上部電極２１４に印加される場合、上部電極２１４と下部電極２１２との間に表面電位差は存在しない。この状況において、ドメイン壁２１０は、実質的に最短分離線を含む。したがって、２つの分極ドメイン２０６、２０８と、円形断面領域３００ａを有する円筒形強誘電体素子２０４とを含む図示された実施形態では、ドメイン壁２１０は、強誘電体素子２０４の中心を含み、ｚ方向に沿った平面と一致する。電極２１２、２１４は、各々全体として中性であるが、それぞれの電極に沿った電荷は、強誘電体ドメイン２０６、２０６の分極方向に応じて分配され、分極ドメイン２０６、２０８の分極を補償し、ひいては、システムの静電エネルギーを低減する。システムの静電エネルギーの最小値は、強誘電体素子２０４内部で電界が消失していることに相当する。
【0133】
図４ｂおよび図４ｄは、上部電極２１４に電圧＋Ｕ０が印加されたことが異なる、図４ａ、図４ｃの電界効果トランジスタ２００を示す。ドメイン壁２１０は、システムの静電エネルギーを低減するために、図４ａ、図４ｃに描かれた位置に対して変位する。ドメイン壁２１０の形状および位置は、図４ｄにおいて最も良好に見える。ドメイン壁は、上部電極２１４上の余分な電荷によって引き起こされた電界を補償するために、最初のゼロ電界（Ｕ＝０）二等分位置から変位する。重要なことには、ドメイン壁２１０は、その表面エネルギーを最小化する傾向があり得る。結果として、強誘電体素子２０４の縁部へのシフトは、強誘電体ドメイン２０６、２０８内部の電界の消失に必要なシフトを超えてもよい。ドメイン壁２１０は、強誘電体素子２０４の縁部付近で曲がってもよく、ドメイン壁２１０の湾曲は、図４ａ、図４ｃのドメイン壁２１０の湾曲と比較して大きくなってもよい。ドメイン壁２１０の曲げおよび大きくなった湾曲は、（強誘電体素子２０４が従来の誘電体と置き換えられた場合、電圧Ｕ＝Ｕ０を印加することによって引き起こされるであろう上部電極２１４と下部電極２１２との間の電界の方向に対して）逆方向の電界を強誘電体素子２０４内部に生じさせてもよい。言い換えれば、強誘電体素子２０４のある領域では、電界は、負に帯電した電極（例えば、正のＵ０の場合、下部電極２１２）から、正に帯電した電極（例えば正のＵ０の場合、上部電極２１４）に向かう成分を有する。さらに言い換えれば、強誘電体素子２０４の逆の電界方向を有する領域では、強誘電体ドメイン壁２１０の曲げおよび大きくなった湾曲は、電極電荷による電界の補償に必要なものよりも多くネット分極を引き起こし得る。２ドメイン・テクスチャを有する強誘電体の負性容量を生じ得る物理原理についても、非特許文献１にさらに詳細に記載されている。
【0134】
【0135】
図５ａの実施形態２００’は、図２ａの実施形態２００と同様であるが、さらに、下部電極２１２と上部電極２１４との間に追加の誘電体素子４００を含む。追加の誘電体素子４００を挟む下部電極２１２および上部電極２１４の部分は、追加のキャパシタ２５２を形成し、キャパシタ２５２は、下部電極２１２、上部電極２１４および強誘電体素子２０４を含む強誘電体キャパシタ２４２と平行に正の容量Ｃ０を与えてもよい。したがって、負性容量ゲート構造体２０２の（負の）総容量Ｃｆは、容量Ｃ０およびＣｆの合計から得られるため、それぞれＣ０およびＣｆを調整するように強誘電体素子２０４または誘電体素子４００で下部電極２１２と上部電極２１４との間のスペースの適切な体積を充填することによって、調整されてもよい。これにより、サブ構造体２４８’の容量Ｃｇ、ひいては、負性容量ゲート構造体２０２’を有する電界効果トランジスタ２００’の動作レジームを、所与の用途の要件に柔軟に調整することができる。特に、図２ａの実施形態による電界効果トランジスタ２００の負性容量は、特定の用途には（そのモジュラスの分だけ）非常に大きくてもよく、追加の誘電体素子４００の導入により、電界効果トランジスタ２００’を備えるデバイスの基板バイアス係数の低減が向上し得る。
【0136】
図５ｂの電気回路図２４０’を参照すれば、負の容量Ｃｆを有する強誘電体キャパシタ２４２と、正の容量Ｃ０＞０を有する追加のキャパシタ２５２と、正の容量Ｃｄ＞０を有する誘電体キャパシタ２４４とを含むサブ構造体２４０’の総容量は、Ｃｇ＝１／（Ｃｄ
－１＋（Ｃｆ＋Ｃ０）－１）である。追加の誘電体素子４００の寸法を適切に選択することにより、Ｃ０が調整され、ひいては、所望の負の値である容量Ｃｇを得ることができる。
【0137】
図５の電界効果トランジスタ２００’のチャネル２１６の電圧に対応する内部動作電圧Ｖｓ‘は、Ｖｓ＝Ｖｇ／（１＋Ｃｓ／Ｃｇ）＝Ｖｇ／（１＋Ｃｓ／Ｃｄ＋Ｃｓ／（Ｃｆ＋Ｃ０））のように、上部電極２１４に印加された入力電圧Ｖｇに関係している。Ｃｆの符号が負であると、結果として生じる基板バイアス係数
は、｜Ｃｆ＋Ｃ０｜＜Ｃｄ（すなわちＣｇ＜０）である場合、１より小さい値まで低下する可能性がある。したがって、本開示は、基板バイアス係数を、１よりも著しく小さい大きさまで低下させる機会を与え、これにより、負性容量ゲート構造体２０２’を有する電界効果トランジスタ２００’を備えるデバイスの性能を高め得る。
【数2】
【0138】
図５ａの実施形態２００’によれば、強誘電体素子２０４は、追加の誘電体素子４００によって取り囲まれており、電界効果トランジスタ２００’は、被覆キャパシタを有する電界効果トランジスタ２００’と呼ばれてもよい。しかしながら、負性容量電界効果トランジスタ２００’のレイアウト自由度を向上させるために、追加の誘電体素子４００が、例えば、強誘電体素子２０４と隣接して位置するが、強誘電体素子２０４から特に分離されるか、または、強誘電体素子２０４から離れて位置し得る、負性容量ゲート構造体２０２’の別の設計も可能である。特に、これらの設計では、追加の誘電体素子４００の形状および／または位置は、強誘電体素子２０４の断面領域および／または強誘電体素子２０４の形状および／または強誘電体素子２０４の位置とは無関係に選択されてもよい。
【0139】
図６ａおよび図６ｂは、強誘電体素子２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ、…および少なくとも１つの追加の誘電体素子４００ａ、４００ａ’、４００ｂ、４００ｃの実現可能な構成を有する負性容量ゲート構造体２００’’、２００’’’の他のいくつかの例を示す。図６ａおよび図６ｂの実施形態によれば、強誘電体素子４００ａは、強誘電体素子２０４ａ、２０４ｂ（および図６ｂの２０４ｃ）を分離する。このように、横方向に拡張された負性容量ゲート構造体２０２’’、２０２’’’が設けられてもよい。負性容量ゲート構造体２０２’’、２０２’’’の各々および構造体４０２は、単一の下部電極および単一の上部電極、あるいは、複数の下部電極および／または複数の上部電極を含んでもよい。負性容量ゲート構造体は、第１負性容量ゲート構造体２０２’’および第２負性容量ゲート構造体２０２’’’、ならびに／または、第１負性容量ゲート構造体２０２’’および正の容量を有する構造体４０２を含んでもよい。上部電極はすべて、同じ第１電位に維持され、下部電極も同様にすべて、同じ第２電位に維持されることが好ましい。例えば、上部電極および下部電極は、追加の誘電体素子４００ａ、４００ａ’、４００ｂ、４００ｃと強誘電体素子２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ…との上方および下方の追加の誘電体素子４００ａ、４００ａ’、４００ｂ、４００ｃの各々の最外外形によって規定された形状で形成されてもよい。図６ａの実施形態によれば、これにより、強誘電体素子２０４ａ、２０４ｂおよび追加の誘電体素子４００ａが第１下部電極と第２上部電極との間に挟まれた第１負性容量ゲート構造体２０２’’と、強誘電体素子２０４ｃ、２０４ｄおよび追加の誘電体構造体４００ｂが第２下部電極と第２上部電極との間に挟まれた第２負性容量ゲート構造体２０２’’’とが生じる。例えば、第１負性容量ゲート構造体２０２’’は、電界効果トランジスタのフィン構造体の第１側に配置されてもよく、第２負性容量ゲート構造体２０２’’’は、同じ電界効果トランジスタのフィン構造体の第２側に配置されてもよい。
【0140】
図６ｂは、拡張された追加の誘電体構造体４００ａ’と、それに埋め込まれた複数の強誘電体素子２０４ａ、２０４ｂ、２０４ｃ、…とを含む別の実施形態を示す。それらを第１下部電極と第１上部電極との間に挟むことで、第１負性容量ゲート構造体２０２’’が形成される。追加の誘電体構造体４００ｃを第２下部電極と第２上部電極との間に挟むことで、第２層状構造体４０２が形成される。第１負性容量ゲート構造体２０２’’は、負性容量のリザーバとして機能してもよく、第２層状構造体４０２は、負性容量ゲート構造体を有する電界効果トランジスタをゲート制御するために、電界効果トランジスタのチャネルおよびゲート誘電体を覆って配置されてもよい。第１負性容量ゲート構造体２０２’’を第２層状構造体４０２から離して形成し、第２下部電極のみをゲート誘電体およびチャネル上に配置することにより、負性容量ゲート構造体を有する電界効果トランジスタを備える半導体集積回路のレイアウト自由度が向上し得る。
【0141】
明細書および図は、単に、本開示の技術およびその技術に関連する利点を説明するためのものであり、いかなる限定をも意味するとは理解されるべきでない。本開示の範囲は、添付の特許請求の範囲から決定されるべきである。
【図1a】
【図1b】
【図1c】
【図2a】
【図2b】
【図3a】
【図3b】
【図3c】
【図4a】
【図4b】
【図4c】
【図4d】
【図5a】
【図5b】
【図6a】
【図6b】
