特許 7492306 セラミック電子部品およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-21

(45)【発行日】2024-05-29

(54)【発明の名称】セラミック電子部品およびその製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20240522BHJP

【ＦＩ】

H01G4/30 201C

H01G4/30 513

H01G4/30 201A

【請求項の数】 7

(21)【出願番号】P 2020089360

(22)【出願日】2020-05-22

(65)【公開番号】P2021184432

(43)【公開日】2021-12-02

【審査請求日】2023-04-10

(73)【特許権者】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】110004370

【氏名又は名称】弁理士法人片山特許事務所

(72)【発明者】

【氏名】大和 雄斗

(72)【発明者】

【氏名】浅井 尚

(72)【発明者】

【氏名】服部 貴之

【審査官】木下 直哉

(56)【参考文献】

【文献】実開平０７－０３２９３６（ＪＰ，Ｕ）

【文献】特開２０００－０７７２６０（ＪＰ，Ａ）

【文献】特開２０１３－０９８５２５（ＪＰ，Ａ）

【文献】特開２０１９－１７６１２７（ＪＰ，Ａ）

【文献】特開２０２０－０１３９７４（ＪＰ，Ａ）

【文献】特開２０２０－０３６００１（ＪＰ，Ａ）

【文献】特開平１１－２９７５６６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｇ ４／３０

(57)【特許請求の範囲】

【請求項1】

セラミックを主成分とする誘電体層と、第１の内部電極層と、が交互に積層された第１の積層構造と、前記誘電体層と、第２の内部電極層とが交互に積層され、積層方向において前記第１の積層構造の外側に設けられた第２の積層構造と、を備え、略直方体形状を有し、積層された複数の前記第１の内部電極層が交互に対向する２端面に露出するように形成され、積層された複数の前記第２の内部電極層が交互に前記２端面に露出するように形成された積層チップと、
前記２端面から前記積層チップの少なくともいずれかの側面にかけて形成された１対の外部電極と、
を備え、
前記第１の内部電極層及び前記第２の内部電極層の主成分と前記外部電極の主成分とは異なり、
前記積層方向及び前記２端面の対向方向と直交する方向における前記第１の内部電極層の幅は、前記直交する方向における前記第２の内部電極層の幅よりも大きく、
異なる外部電極に接続された隣接する前記第１の内部電極層同士が対向する第１の容量領域において、前記積層方向における高さ１ｍｍあたりの前記第１の内部電極層の積層数は、５００以上であり、
異なる外部電極に接続された隣接する前記第２の内部電極層同士が対向する第２の容量領域において、前記積層方向における高さ１ｍｍあたりの前記第２の内部電極層の積層数は、５００以上であり、
前記２端面の対向方向に直交する断面において、前記直交する方向において対向する前記積層チップの２側面側に延びた前記第１の内部電極層の端部を結んだ線を延長した線と、前記第２の内部電極層のうち最外の第２の内部電極層と、前記第１の内部電極層のうち最外の第１の内部電極層とによって規定される第１領域の面積に対し、前記第１領域内において前記第２の内部電極層が存在しない第２領域の総面積の割合であるマージン部比率が、０．５０２以上である、
ことを特徴とするセラミック電子部品。

【請求項2】

前記対向方向に直交する断面において、前記積層チップの前記積層方向における上面及び下面と２側面とを接続する稜線部と前記第１の内部電極層および前記第２の内部電極層のいずれかとの最短距離は、１０μｍ以上である、
ことを特徴とする請求項１に記載のセラミック電子部品。

【請求項3】

前記第１の内部電極層は３００層から９５０層、前記第２の内部電極層は２５層から２５０層である請求項１または請求項２に記載のセラミック電子部品。

【請求項4】

前記積層チップのサイズは、長さ１．６ｍｍ以上、幅０．８ｍｍ以上、高さ０．８ｍｍ以上である、
ことを特徴とする請求項１から請求項３のいずれか１項に記載のセラミック電子部品。

【請求項5】

前記第１の内部電極層及び前記第２の内部電極層の主成分はニッケルであり、
前記外部電極の主成分は銅である、
ことを特徴とする請求項１から請求項４のいずれか１項に記載のセラミック電子部品。

【請求項6】

前記誘電体層の厚みは１μｍ以下である請求項１から請求項５のいずれか一項に記載のセラミック電子部品。

【請求項7】

セラミック誘電体層グリーンシートと、金属導電ペーストの第１パターンとが、前記金属導電ペーストが対向する２端面に露出するように交互に積層された第１の積層部分と、セラミック誘電体層グリーンシートと、金属導電ペーストの第２パターンとが、前記金属導電ペーストが対向する２端面に露出するように交互に積層され、前記第１の積層部分の積層方向における外側に設けられた第２の積層部分と、を含むセラミック積層体を準備する工程と、
前記セラミック積層体を焼成して、誘電体層と、第１の内部電極層と、が交互に積層された第１の積層構造と、前記誘電体層と、第２の内部電極層とが交互に積層され、積層方向において前記第１の積層構造の外側に設けられた第２の積層構造と、を備え、略直方体形状を有し、積層された複数の前記第１の内部電極層が交互に対向する２端面に露出するように形成され、積層された複数の前記第２の内部電極層が交互に前記２端面に露出するように形成された積層チップを得る工程と、
前記積層チップの前記２端面から、前記積層チップの少なくともいずれかの側面にかけて金属ペーストを塗布する工程と、
前記金属ペーストを焼き付けて外部電極を形成する工程と、
を含み、
前記積層方向及び前記２端面の対向方向と直交する方向における前記第１の内部電極層の幅は、前記直交する方向における前記第２の内部電極層の幅よりも大きく、
異なる外部電極に接続された隣接する前記第１の内部電極層同士が対向する第１の容量領域において、前記積層方向における高さ１ｍｍあたりの前記第１の内部電極層の積層数は、５００以上であり、
異なる外部電極に接続された隣接する前記第２の内部電極層同士が対向する第２の容量領域において、前記積層方向における高さ１ｍｍあたりの前記第２の内部電極層の積層数は、５００以上であり、
前記２端面の対向方向に直交する断面において、前記直交する方向において対向する前記積層チップの２側面側に延びた前記第１の内部電極層の端部を結んだ線を延長した線と、前記第２の内部電極層のうち最外の第２の内部電極層と、前記第１の内部電極層のうち最外の第１の内部電極層とによって規定される第１領域の面積に対し、前記第１領域内において前記第２の内部電極層が存在しない第２領域の総面積の割合であるマージン部比率が、０．５０２以上である、
ことを特徴とするセラミック電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、セラミック電子部品およびその製造方法に関する。

【背景技術】

【0002】

積層セラミックコンデンサの大容量化が進み、電解コンデンサから積層セラミックコンデンサへの置き換えが進んでいる。そのため、大型で大容量の積層セラミックコンデンサの需要が高まっている（例えば、特許文献１及び２）

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１９－１１０１５８号公報

【文献】特開２０１４－２４１４５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

積層セラミックコンデンサは、例えば、内部電極層が誘電体層を挟んで積層された容量領域と、内部電極層の側部を保護するサイドマージン領域と、を有する。大型大容量の積層セラミックコンデンサでは、内部電極層の積層数が多いため、積層セラミックコンデンサが重くなる。そのため、製造工程や実装時においてわずかな高さから落下した場合でも、その衝撃によって積層セラミックコンデンサにクラックが発生し、耐湿性が悪化する場合がある。

【0005】

また、大容量化に伴って内部電極層の薄層化及び多積層化が進むと、焼成時において容量領域とサイドマージン領域との収縮差が大きくなり、クラックが発生しやすくなる。また、容量領域を保護するカバー層が厚いほど、収縮時の追従性が悪化し、カバー層にクラックが発生するリスクが高まる。

【0006】

さらに、外部電極の焼き付け時に、外部電極の主成分金属と内部電極層の主成分金属とが相互拡散し、内部電極層が膨張することで、クラックが発生する場合がある。信頼性の観点から、外部電極の焼き付け温度は高い方がよいが、焼き付け温度が高いほど外部電極の主成分金属の拡散距離が長くなるため、クラックの発生率が上昇する。このクラックは外部電極よりも内側で発生するため、外観から確認することができず、信頼性の低下を招いてしまう。

【0007】

本発明は、上記課題に鑑みなされたものであり、クラックの発生を抑制できるセラミック電子部品およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明に係るセラミック電子部品は、セラミックを主成分とする誘電体層と、第１の内部電極層と、が交互に積層された第１の積層構造と、前記誘電体層と、第２の内部電極層とが交互に積層され、積層方向において前記第１の積層構造の外側に設けられた第２の積層構造と、を備え、略直方体形状を有し、積層された複数の前記第１の内部電極層が交互に対向する２端面に露出するように形成され、積層された複数の前記第２の内部電極層が交互に前記２端面に露出するように形成された積層チップと、前記２端面から前記積層チップの少なくともいずれかの側面にかけて形成された１対の外部電極と、を備え、前記第１の内部電極層及び前記第２の内部電極層の主成分と前記外部電極の主成分とは異なり、前記積層方向及び前記２端面の対向方向と直交する方向における前記第１の内部電極層の幅は、前記直交する方向における前記第２の内部電極層の幅よりも大きく、異なる外部電極に接続された隣接する前記第１の内部電極層同士が対向する第１の容量領域において、前記積層方向における高さ１ｍｍあたりの前記第１の内部電極層の積層数は、５００以上であり、異なる外部電極に接続された隣接する前記第２の内部電極層同士が対向する第２の容量領域において、前記積層方向における高さ１ｍｍあたりの前記第２の内部電極層の積層数は、５００以上であり、前記２端面の対向方向に直交する断面において、前記直交する方向において対向する前記積層チップの２側面側に延びた前記第１の内部電極層の端部を結んだ線を延長した線と、前記第２の内部電極層のうち最外の第２の内部電極層と、前記第１の内部電極層のうち最外の第１の内部電極層とによって規定される第１領域の面積に対し、前記第１領域内において前記第２の内部電極層が存在しない第２領域の総面積の割合であるマージン部比率が、０．５０２以上である、ことを特徴とする。

【0010】

上記セラミック電子部品において、前記対向方向に直交する断面において、前記積層チップの前記積層方向における上面及び下面と２側面とを接続する稜線部と前記第１の内部電極層および前記第２の内部電極層のいずれかとの最短距離は、１０μｍ以上であるとしてもよい。

【0011】

上記セラミック電子部品において、前記積層チップのサイズは、長さ１．６ｍｍ以上、幅０．８ｍｍ以上、高さ０．８ｍｍ以上であるとしてもよい。

【0012】

上記セラミック電子部品において、前記第１の内部電極層及び前記第２の内部電極層の主成分はニッケルであり、前記外部電極の主成分は銅であるとしてもよい。

【0013】

本発明に係るセラミック電子部品の製造方法は、セラミック誘電体層グリーンシートと、金属導電ペーストの第１パターンとが、前記金属導電ペーストが対向する２端面に露出するように交互に積層された第１の積層部分と、セラミック誘電体層グリーンシートと、金属導電ペーストの第２パターンとが、前記金属導電ペーストが対向する２端面に露出するように交互に積層され、前記第１の積層部分の積層方向における外側に設けられた第２の積層部分と、を含むセラミック積層体を準備する工程と、前記セラミック積層体を焼成して、誘電体層と、第１の内部電極層と、が交互に積層された第１の積層構造と、前記誘電体層と、第２の内部電極層とが交互に積層され、積層方向において前記第１の積層構造の外側に設けられた第２の積層構造と、を備え、略直方体形状を有し、積層された複数の前記第１の内部電極層が交互に対向する２端面に露出するように形成され、積層された複数の前記第２の内部電極層が交互に前記２端面に露出するように形成された積層チップを得る工程と、前記積層チップの前記２端面から、前記積層チップの少なくともいずれかの側面にかけて金属ペーストを塗布する工程と、前記金属ペーストを焼き付けて外部電極を形成する工程と、を含み、前記積層方向及び前記２端面の対向方向と直交する方向における前記第１の内部電極層の幅は、前記直交する方向における前記第２の内部電極層の幅よりも大きく、異なる外部電極に接続された隣接する前記第１の内部電極層同士が対向する第１の容量領域において、前記積層方向における高さ１ｍｍあたりの前記第１の内部電極層の積層数は、５００以上であり、異なる外部電極に接続された隣接する前記第２の内部電極層同士が対向する第２の容量領域において、前記積層方向における高さ１ｍｍあたりの前記第２の内部電極層の積層数は、５００以上であり、前記２端面の対向方向に直交する断面において、前記直交する方向において対向する前記積層チップの２側面側に延びた前記第１の内部電極層の端部を結んだ線を延長した線と、前記第２の内部電極層のうち最外の第２の内部電極層と、前記第１の内部電極層のうち最外の第１の内部電極層とによって規定される第１領域の面積に対し、前記第１領域内において前記第２の内部電極層が存在しない第２領域の総面積の割合であるマージン部比率が、０．５０２以上である、ことを特徴とする。

【発明の効果】

【0014】

本発明によれば、クラックの発生を抑制できるセラミック電子部品およびその製造方法を提供できる。

【図面の簡単な説明】

【0015】

【図1】第１実施形態に係る積層セラミックコンデンサの部分断面斜視図である。

【図2】図２は、図１のＡ－Ａ線断面図である。

【図3】図３（Ａ）及び図３（Ｂ）は、図１のＢ－Ｂ線断面図である。

【図4】図４（Ａ）は、内部電極層の幅が変化しない積層セラミックコンデンサの部分断面斜視図であり、図４（Ｂ）は、図４（Ａ）のＡ－Ａ線断面図であり、図４（Ｃ）は、図４（Ａ）のＢ－Ｂ線断面図である。

【図5】図５は、積層セラミックコンデンサ２００の落下試験の結果を示す。

【図6】図６（Ａ）は、積層セラミックコンデンサの稜線部の半径Ｒに対する、積層セラミックコンデンサの製造工程でのクラック発生率を示すグラフであり、図６（Ｂ）は、半径Ｒについて説明するための図である。

【図7】図７は、稜線部と内部電極層との距離のうち最も短い距離Ｄ１が異なる積層セラミックコンデンサを異なる高さから落下させた後、耐湿性負荷試験を実施した結果を示す。

【図8】図８は、最短距離Ｄ１とカバー層の厚みを変えた積層セラミックコンデンサにおいて、焼成時にクラックが生じたか否かを示す図である。

【図9】図９（Ａ）は、内部電極層１２の幅が変化しない積層セラミックコンデンサの焼成前後の状態を示す断面図であり、図９（Ｂ）は、実施形態に係る積層セラミックコンデンサの焼成前後の状態を示す断面図である。

【図10】図１０は、外部電極の焼き付け温度に対する信頼性試験の結果と外部電極の焼き付け後に、クラックが発生している割合を示すグラフである。

【図11】図１１（Ａ）及び図１１（Ｂ）は、外部電極の焼き付け時におけるクラックの発生について説明するための図であり、図１１（Ｃ）は、本実施形態において外部電極の焼き付け時におけるクラックの発生が抑制される理由を説明するための図である。

【図12】実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャートである。

【図13】図１３（Ａ）～図１３（Ｄ）は、積層工程を例示する図である。

【図14】図１４（Ａ）及び図１４（Ｂ）は、積層工程を例示する図である。

【図15】図１５は、積層工程を例示する図である。

【図16】図１６は、第１の内部電極層の幅に対する第２の内部電極層の幅の割合に対する、焼成後の積層チップにおけるクラック発生率を示す図である。

【図17】図１７（Ａ）～図１７（Ｃ）は、マージン部比率について説明するための図である。

【図18】図１８は、マージン部比率に対する、外部電極焼き付け後の外部電極下のクラック発生率を示す図である。

【発明を実施するための形態】

【0016】

以下、図面を参照しつつ、実施形態について説明する。

【0017】

（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３（Ａ）及び図３（Ｂ）は、図１のＢ－Ｂ線断面図である。図１～図３（Ｂ）で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。

【0018】

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、内部電極層１２とが、交互に積層された積層構造を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。また、積層チップ１０において、４つの側面のうち、誘電体層１１と内部電極層１２との積層方向（以下、積層方向と称する。）の上面と下面とは、カバー層１３によって形成されている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の主成分材料は、誘電体層１１の主成分材料と同じである。

【0019】

図３（Ａ）及び図３（Ｂ）に示すように、積層セラミックコンデンサ１００では、積層方向及び２端面の対向方向（以後、対向方向と記載する）と直交する方向（以後、直交方向と記載する）において、内部電極層１２の幅が２段階に変化している。より具体的には、図３（Ａ）に示すように、内部電極層１２は、第１の内部電極層１２ａと、第２の内部電極層１２ｂとを含み、図３（Ｂ）に示すように、直交方向における第２の内部電極層１２ｂの幅Ｗ２は、第１の内部電極層１２ａの幅Ｗ１よりも小さくなっている。

【0020】

第１の内部電極層１２ａは、第１の内部電極層１２ａと誘電体層１１とが交互に積層された第１の積層構造に含まれ、第２の内部電極層１２ｂは、第２の内部電極層１２ｂと誘電体層１１とが交互に積層された第２の積層構造に含まれる。したがって、積層セラミックコンデンサ１００では、誘電体層１１と内部電極層１２とが交互に積層された積層構造は、積層方向において第２の積層構造、第１の積層構造、および第２の積層構造を下から順に積層した構成を有する。すなわち、第２の積層構造は、積層方向において、第１の積層構造の外側に設けられている。

【0021】

積層セラミックコンデンサ１００のサイズは、例えば、長さ１．６ｍｍ、幅０．８ｍｍ、高さ０．８ｍｍであり、または長さ２．０ｍｍ、幅１．２ｍｍ、高さ１．２ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ３．２ｍｍ、幅２．５ｍｍ、高さ２．５ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。

【0022】

内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。内部電極層１２の平均厚みは、例えば、１μｍ以下である。誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。誘電体層１１の平均厚みは、例えば、１μｍ以下である。

【0023】

外部電極２０ａ，２０ｂは、Ｃｕ，Ｎｉ，Ａｌ（アルミニウム），Ｚｎ（亜鉛），Ａｇ，Ａｕ，Ｐｄ，Ｐｔなどの金属、またはこれらの２以上の合金（例えば、ＣｕとＮｉとの合金）を主成分とする。本実施形態において、外部電極２０ａ，２０ｂの主成分金属と、内部電極層１２の主成分金属とは異なる。例えば、内部電極層１２の主成分金属に対する外部電極２０ａ，２０ｂの主成分金属の拡散係数は、外部電極２０ａ，２０ｂの主成分金属に対する内部電極層１２の主成分金属の拡散係数よりも大きい。例えば、内部電極層１２の主成分金属はＮｉであり、外部電極２０ａ，２０ｂの主成分金属はＣｕである。

【0024】

図２及び図３（Ａ）で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そのため、当該電気容量を生じる領域を、容量領域１４と称する。すなわち、容量領域１４は、異なる外部電極に接続された隣接する内部電極層１２同士が対向する領域である。

【0025】

本実施形態では、容量領域１４は、第１の容量領域１４ａと第２の容量領域１４ｂとを含む。第１の容量領域１４ａは、外部電極２０ａに接続された第１の内部電極層１２ａと外部電極２０ｂに接続された第１の内部電極層１２ａとが対向する領域である。すなわち、第１の容量領域１４ａは、異なる外部電極に接続された隣接する第１の内部電極層１２ａ同士が対向する領域である。

【0026】

また、第２の容量領域１４ｂは、外部電極２０ａに接続された第２の内部電極層１２ｂと外部電極２０ｂに接続された第２の内部電極層１２ｂとが対向する領域である。すなわち、第２の容量領域１４ｂは、異なる外部電極に接続された隣接する第２の内部電極層１２ｂ同士が対向する領域である。

【0027】

図２に示すように、外部電極２０ａに接続された内部電極層１２同士が外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域をエンドマージン領域１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン領域１５である。すなわち、エンドマージン領域１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン領域１５は、電気容量を生じない領域である。

【0028】

図３（Ａ）で例示するように、積層チップ１０において、積層チップ１０の２側面から第１の内部電極層１２ａに至るまでの領域をサイドマージン領域１６と称する。すなわち、サイドマージン領域１６は、上記積層体において積層された複数の第１の内部電極層１２ａが２側面側に延びた端部を覆うように設けられた領域である。サイドマージン領域１６も、電気容量を生じない領域である。

【0029】

また、図３（Ａ）で例示するように、カバー層１３と、サイドマージン領域１６と、容量領域１４と、に囲まれた部分をマージン部１７と称する。マージン部１７も電気容量を生じない領域である。

【0030】

本実施形態では、積層チップ１０の２端面の対向方向に直交する断面において、積層チップ１０の側面と上面及び下面とを接続する稜線部Ｐ１と、内部電極層１２との距離のうち最も短い距離（図３（Ｂ）の例では、最外の第２の内部電極層１２ｂの端部と稜線部Ｐ１との距離）をＤ１とすると、最短距離Ｄ１は、１０μｍ以上となっている。これにより、クラックが生じたとしても、クラックが内部電極層１２に到達するのを抑制することができる。

【0031】

また、本実施形態に係る積層セラミックコンデンサ１００では、容量領域１４の積層方向の高さ１ｍｍあたり内部電極層１２の積層数は、５００以上であり、これにより大容量を実現している。より具体的には、第１の容量領域１４ａにおいて、積層方向における高さ１ｍｍあたりの第１の内部電極層１２ａの積層数は、５００以上である。また、第２の容量領域１４ｂにおいて、積層方向における高さ１ｍｍあたりの第２の内部電極層１２ｂの積層数も、５００以上である。

【0032】

このような多積層の積層セラミックコンデンサ１００は比重が高いため、落下などの衝撃によりクラックが発生するおそれがある。しかしながら、上述したように、本実施形態に係る積層セラミックコンデンサ１００では、セラミックを主成分とする誘電体層１１と、第１の内部電極層１２ａと、が交互に積層された第１の積層構造と、誘電体層１１と、第２の内部電極層１２ｂとが交互に積層され、積層方向において第１の積層構造の外側に設けられた第２の積層構造と、を備え、積層方向及び２端面の対向方向と直交する方向における第２の内部電極層１２ｂの幅Ｗ２が、第１の内部電極層１２ａの幅Ｗ１よりも小さくなっている。これにより、クラックの発生が抑制できる。この点について具体的に説明する。

【0033】

まず、本実施形態に係る積層セラミックコンデンサ１００と異なり、内部電極層１２の幅が変化しない積層セラミックコンデンサ２００について説明する。図４（Ａ）は、内部電極層１２の幅が変化しない積層セラミックコンデンサ２００の部分断面斜視図であり、図４（Ｂ）は、図４（Ａ）のＡ－Ａ線断面図であり、図４（Ｃ）は、図４（Ａ）のＢ－Ｂ線断面図である。図４（Ｃ）に示すように、積層セラミックコンデンサ２００は、内部電極層１２の幅が変化しないことを除き、積層セラミックコンデンサ１００と同様の構成を有する。

【0034】

図５は、長さ１．６ｍｍ、幅０．８ｍｍ、高さ０．８ｍｍの積層セラミックコンデンサ２００の落下試験の結果を示す。図５において、横軸は、容量領域１４の積層方向における高さ１ｍｍあたりの内部電極層１２の積層数を示し、縦軸は、積層セラミックコンデンサ２００を落下させた高さを示す。図５に示すように、内部電極層の積層数が５００層／ｍｍ以上となると、積層セラミックコンデンサ２００自体が重くなるため、０．０３ｍという比較的低い高さからの落下でも、クラックが発生してしまう。このような落下によって発生したクラックによって、積層セラミックコンデンサの耐湿性が悪化する。

【0035】

図６（Ａ）は、積層セラミックコンデンサ２００の稜線部Ｐ１の半径Ｒ（図４（Ｃ）参照）に対する、積層セラミックコンデンサ２００の製造工程でのクラック発生率を示すグラフであり、図６（Ｂ）は、半径Ｒについて説明するための図である。

【0036】

図６（Ｂ）に示すように、積層セラミックコンデンサ２００の上面および端面における稜線部Ｐ１の開始点同士を結んだ線分Ｌ１の長さをＷとし、線分Ｌ１と直交する方向において、線分Ｌ１から稜線部Ｐ１まで伸ばした線分のうち、最も長い線分Ｌ２の長さをｈとしたとき、半径Ｒは以下の式で表すことができる。
Ｒ＝（（Ｗ／２）^２＋ｈ^２）／２ｈ

【0037】

図６（Ａ）において、積層セラミックコンデンサ２００のサイズは、長さ１．６ｍｍ、幅０．８ｍｍ、高さ０．８ｍｍである。図６（Ａ）に示すように、積層セラミックコンデンサ２００のサイズが長さ１．６ｍｍ、幅０．８ｍｍ、高さ０．８ｍｍの場合、半径Ｒを１０５μｍ以上とすると、製造工程におけるクラックの発生が抑制できることがわかる。

【0038】

しかしながら、積層セラミックコンデンサ２００のように内部電極層１２の幅が一定であると、稜線部Ｐ１の半径Ｒが大きくなるほど、稜線部Ｐ１と内部電極層１２の端部との最短距離Ｄ１が短くなるため、クラックが内部電極層１２に到達する可能性が高くなる。したがって、稜線部Ｐ１の半径Ｒを大きくすることが難しい。これに対し、本実施形態に係る積層セラミックコンデンサ１００では、カバー層１３の近傍に幅が狭い第２の内部電極層１２ｂが配置されているため、内部電極層１２の幅が変化しない場合と比較して稜線部Ｐ１の半径Ｒを大きくとることができる。

【0039】

図７は、稜線部Ｐ１と内部電極層１２との距離のうち最も短い距離Ｄ１が異なる積層セラミックコンデンサ２００を異なる高さから落下させた後、耐湿性負荷試験を実施した結果を示している。耐湿性負荷試験では、落下後の積層セラミックコンデンサ２００に、温度４５℃、相対湿度９５％で１０Ｖの電圧を印加し、５００時間保持した。その後に、絶縁抵抗計で直流抵抗を計測し、１ＭΩ以下となった場合に不良とした。

【0040】

図７において、白丸は最短距離Ｄ１が１０μｍ以上の場合を示し、×は１０μｍ未満の場合を示している。図７に示すように、最短距離Ｄ１を１０μｍ以上とすると、不良が発生しないことがわかる。

【0041】

ここで、例えば、長さ１．６ｍｍ、幅０．８ｍｍ、高さ０．８ｍｍの積層セラミックコンデンサ２００において、稜線部Ｐ１の半径Ｒを１０５μｍとし、最短距離Ｄ１を１０μｍ以上としようとすると、カバー層１３の厚みを１６０μｍ以上とする必要がある。

【0042】

図８は、最短距離Ｄ１とカバー層１３の厚みとを変えた積層セラミックコンデンサ２００において、焼成時にクラックが生じたか否かを示す図である。図８に示すように、最短距離Ｄ１を１０μｍ以上とし、かつ、カバー層１３の厚みを１６０μｍ以上とすると、焼成時にカバー層１３にクラックが生じてしまう。これは、図９（Ａ）においてハッチングで示す内部電極層１２が積層された部分Ｐ１１は焼成による収縮が大きく、サイドマージン領域１６に対応する部分Ｐ１２は収縮が小さいため、カバー層１３がその収縮差に追従できないためだと考えられる。

【0043】

一方、本実施形態に係る積層セラミックコンデンサ１００では、内部電極層１２の幅を２段階に変化させている。そのため、図９（Ｂ）に示すように、第１の内部電極層１２ａのみが積層されている部分Ｐ２２は、第１の内部電極層１２ａと第２の内部電極層１２ｂとが積層されている部分Ｐ２１よりも収縮が小さい。このように、部分Ｐ２１と部分Ｐ２３との間に、収縮が中程度の部分Ｐ２２が介在するため、カバー層１３の追従性が改善され、焼成時のクラックの発生が抑制される。なお、図９（Ａ）及び図９（Ｂ）において、点線は、焼成前のカバー層の位置を表し、二点鎖線は内部電極層１２が積層された領域を示している。

【0044】

さらに、図１０は、外部電極２０ａ，２０ｂの焼き付け温度に対する信頼性試験の結果と外部電極２０ａ，２０ｂの焼き付け後に、クラックが発生している割合を示すグラフである。図１０において、白丸は、信頼性試験において不良とされたサンプルの割合を示し、黒丸は、クラックの発生率を示す。図１０に示すように、焼き付け温度が高いほど、信頼性は高くなるが、クラックの発生率が増加する。なお、信頼性試験では、１０５℃の環境下で１０Ｖの直流電圧をサンプルに印加し、絶縁破壊に至る時間が１０００時間未満のサンプルを不良とした。

【0045】

これは、図１１（Ａ）及び図１１（Ｂ）に示すように、内部電極層１２と外部電極２０ａ，２０ｂとが焼付け時に反応し、このとき、外部電極２０ａ，２０ｂの金属成分であるＣｕが内部電極層１２へ拡散し、内部電極層１２が膨張するために、図１１（Ａ）及び図１１（Ｂ）において矢印で示すように、サイドマージン領域１６及びエンドマージン領域１５に外側に向かう応力が生じ、カバー層１３と、サイドマージン領域１６と、エンドマージン領域１５とが重なる部分にクラック３０が生じるからであると考えられる。

【0046】

積層セラミックコンデンサ２００では、内部電極層１２の端部からクラックが発生しやすいが、本実施形態に係る積層セラミックコンデンサ１００のようにマージン部１７を有さない。従って、カバー層１３が応力に対して十分な強度を有さずに、クラックが発生してしまうと考えられる。一方、積層セラミックコンデンサ１００では、内部電極層１２の幅が変化する部分（図１１（Ｃ）にＰ３０で示す）からクラックが発生しやすいと考えられるが、マージン部１７を有するために、焼き付け時に生じる外側に向かう応力に対して十分な強度が得られ、クラックの発生が抑制できる。

【0047】

以上詳細に説明したように、本実施形態に係る積層セラミックコンデンサ１００によれば、クラックの発生を抑制できる。

【0048】

なお、第２の内部電極層１２ｂの幅Ｗ２が小さくなるほど、積層セラミックコンデンサ１００の容量が小さくなってしまう。そこで、第１の内部電極層１２ａの幅Ｗ１に対する第２の内部電極層１２ｂの幅Ｗ２の割合は、０．５以上とすることが好ましく、０．５５以上とすることがより好ましく、０．６０以上とすることがさらに好ましい。一方、第２の内部電極層１２ｂの幅Ｗ２の割合を大きくすると、マージン部の面積が小さくなるため、外部電極２０ａ，２０ｂ焼き付け時の応力に対する耐久性が低下し、クラックが発生するおそれがある。したがって、第１の内部電極層１２ａの幅Ｗ１に対する第２の内部電極層１２ｂの幅Ｗ２の割合は０．７５以下とすることが好ましく、０．７以下とすることがより好ましく、０．６５以下とすることがさらに好ましい。

【0049】

なお、第１の内部電極層１２aの幅Ｗ１は、±４％の範囲で互いに異なっていてもよく、第２の内部電極層１２ｂの幅Ｗ２は、±４％の範囲で互いに異なっていてもよい。したがって、第１の内部電極層１２ａの幅Ｗ１に対する第２の内部電極層１２ｂの幅Ｗ２の割合は、複数の第１の内部電極層１２ａの幅Ｗ１の平均値に対する複数の第２の内部電極層１２ｂの幅Ｗ２の平均値の割合であってもよい。

【0050】

次に、実施形態に係る積層セラミックコンデンサ１００の製造方法について説明する。図１２ は、実施形態に係る積層セラミックコンデンサ１００の製造方法を示すフローチャートである。

【0051】

（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体材料は、誘電体層１１の主成分セラミックを含む。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ_３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ_３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ_３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。

【0052】

得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｚｒ（ジルコニウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｖ（バナジウム）、Ｃｒ（クロム）、希土類元素の酸化物、並びに、Ｃｏ（コバルト）、Ｎｉ、Ｌｉ（リチウム）、Ｂ（ホウ素）、Ｎａ（ナトリウム）、Ｋ（カリウム）およびＳｉ（ケイ素）の酸化物もしくはガラスが挙げられる。

【0053】

次に、エンドマージン領域１５およびサイドマージン領域１６を形成するためのマージン材料を用意する。マージン材料は、エンドマージン領域１５およびサイドマージン領域１６の主成分セラミックを含む。主成分セラミックとして、例えば、ＢａＴｉＯ_３粉を作製する。ＢａＴｉＯ_３粉は、誘電体材料と同様の手順により作製することができる。得られたＢａＴｉＯ_３粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｚｒ、Ｃａ、Ｓｒ、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、希土類元素の酸化物、並びに、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫおよびＳｉの酸化物もしくはガラスが挙げられる。

【0054】

次に、カバー層１３を形成するためのカバー材料を用意する。カバー材料は、カバー層１３の主成分セラミックを含む。主成分セラミックとして、例えば、ＢａＴｉＯ_３粉を作製する。ＢａＴｉＯ_３粉は、誘電体材料と同様の手順により作製することができる。得られたＢａＴｉＯ_３粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｚｒ、Ｃａ、Ｓｒ、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、希土類元素の酸化物、並びに、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫおよびＳｉの酸化物もしくはガラスが挙げられる。なお、カバー材料として、上述したマージン材料を用いてもよい。

【0055】

（積層工程）
次に、原料粉末作製工程で得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシート５１を塗工して乾燥させる。

【0056】

次に、図１３（Ａ）で例示するように、誘電体グリーンシート５１の表面に、有機バインダを含む内部電極層形成用の金属導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、第１の内部電極層用の第１パターン５２ａを配置する。金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層１１の主成分セラミックと同じであることが好ましい。

【0057】

次に、原料粉末作製工程で得られたマージン材料に、エチルセルロース系等のバインダと、ターピネオール系等の有機溶剤とを加え、ロールミルにて混練して逆パターン層用のマージンペーストを得る。図１３（Ａ）で例示するように、誘電体グリーンシート５１上において、第１パターン５２ａが印刷されていない周辺領域にマージンペーストを印刷することで第２パターン５３ａを配置し、第１パターン５２ａとの段差を埋める。

【0058】

その後、図１３（Ｂ）で例示するように、第１の内部電極層１２ａと誘電体層１１とが互い違いになるように、かつ第１の内部電極層１２ａが誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、誘電体グリーンシート５１、第１パターン５２ａおよび第２パターン５３ａを積層していき、第１の積層部分を得る。例えば、誘電体グリーンシート５１の積層数を３００～９５０層とする。

【0059】

次に、図１３（Ｃ）で例示するように、誘電体グリーンシート５１の表面に、内部電極層形成用の金属導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、第２の内部電極層用の第３パターン５２ｂを配置する。２側面の対向方向における第２の内部電極層用の第３パターン５２ｂの幅Ｗ４は、第１の内部電極層用の第１パターン５２ａの幅Ｗ３よりも狭くなっている。

【0060】

図１３（Ｃ）で例示するように、誘電体グリーンシート５１上において、第３パターン５２ｂが印刷されていない周辺領域にマージンペーストを印刷することで第４パターン５３ｂを配置し、第３パターン５２ｂとの段差を埋める。

【0061】

その後、図１３（Ｄ）で例示するように、第２の内部電極層１２ｂと誘電体層１１とが互い違いになるように、かつ第２の内部電極層１２ｂが誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、誘電体グリーンシート５１、第３パターン５２ｂおよび第４パターン５３ｂを積層していき、第２の積層部分を得る。例えば、誘電体グリーンシート５１の積層数を２５～２５０層とする。

【0062】

次に、図１４（Ａ）及び図１４（Ｂ）に示すように、第２の積層部分、第１の積層部分、第２の積層部分を順に積層し、セラミック積層体を得る。なお、図１４（Ａ）は、図１のＡ－Ａ断面に相当する断面図であり、図１４（Ｂ）は、図１のＢ－Ｂ断面に相当する断面図である。

【0063】

次に、原料粉末作製工程で得られたカバー材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み１０μｍ以下の帯状のカバーシート５４を塗工して乾燥させる。図１４（Ａ）及び図１４（Ｂ）で例示するように、セラミック積層体の上下にカバーシート５４を所定数（例えば２～１０層）だけ積層して熱圧着させ、所定チップ寸法（例えば１．６ｍｍ×０．８ｍｍ）にカットする。なお、所定数のカバーシート５４を積層して圧着してから、セラミック積層体の上下に貼り付けてもよい。

【0064】

サイドマージン領域の一部は、上記第１及び第２の積層部分の側面に貼り付けまたは塗布してもよい。具体的には、第２の内部電極層１２ｂと誘電体層１１とが互い違いになるように、かつ第２の内部電極層１２ｂが誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、誘電体グリーンシート５１、第３パターン５２ｂおよび第４パターン５３ｂを所定層数（例えば２５～２５０層）だけ積層する。次に、第１の内部電極層１２ａと誘電体層１１とが互い違いになるように、かつ第１の内部電極層１２ａが誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、誘電体グリーンシート５１、第１パターン５２ａおよび第２パターン５３ａを所定層数（例えば３００～９５０層）だけ積層する。さらに、第２の内部電極層１２ｂと誘電体層１１とが互い違いになるように、かつ第２の内部電極層１２ｂが誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、誘電体グリーンシート５１、第３パターン５２ｂおよび第４パターン５３ｂを所定層数（例えば２５～２５０層）だけ積層する。

【0065】

次に、上下にカバー層１３となるカバーシート５４を積層し、圧着する。その後、得られた積層体を、所定寸法にカットして、第１及び第２の内部電極層１２ａ，１２ｂのパターンが１つおきに露出する２端面と、全ての第１の内部電極層１２ａのパターンが露出する２側面とを有する積層体を形成する。次に、図１５に示すように、積層体の側面に、サイドマージンペーストで形成したシート５５を貼り付ける、またはサイドマージンペーストを塗布することで、サイドマージン領域を形成してもよい。サイドマージンペーストには、マージンペーストを用いることができる。

【0066】

（焼成工程）
このようにして得られたセラミック積層体を、例えば、Ｈ_２が１．０体積％程度の還元雰囲気中において、１１００℃～１４００℃程度の焼成温度で２時間程度焼成する。このようにして、内部に焼結体からなる誘電体層１１と内部電極層１２とが交互に積層され、最外層にカバー層１３が形成された積層チップ１０が得られる。なお、過焼結による温度特性の悪化を抑制するために、焼成温度を１１００℃～１２００℃とすることが好ましい。

【0067】

（再酸化処理工程）
その後、Ｎ_２ガス雰囲気中で６００℃～１０００℃で再酸化処理を行ってもよい。

【0068】

（外部電極形成工程）
次に、焼成後の積層チップ１０の内部電極層パターンが露出する２端面に、外部電極形成用導電ペーストを塗布する。外部電極形成用導電ペーストは、外部電極２０ａ，２０ｂの主成分金属（本実施形態では、Ｃｕ）の粉末と、ガラス成分と、バインダと、溶剤と、必要に応じてその他助剤とを含んでいる。バインダおよび溶剤は、上記したセラミックペーストと同様のものを使用できる。

【0069】

次に、窒素雰囲気中で、外部電極形成用導電ペーストを塗布した積層チップ１０を約７７０℃以下の温度で焼付ける。これにより、外部電極２０ａ，２０ｂが焼付けられる。

【0070】

その後、めっき処理により、外部電極２０ａ，２０ｂに、Ｃｕ，Ｎｉ，Ｓｎ等の金属コーティングを行ってもよい。

【0071】

本実施形態に係る製造方法によれば、内部電極層１２の幅を２段階に変化させている。そのため、サイドマージン領域１６と隣り合う領域では、内部電極層１２の積層数が、積層セラミックコンデンサ２００よりも少なくなっているため、焼成時の収縮差が小さくなる。このため、焼成時にカバー層１３にクラックが発生することが抑制される。

【0072】

さらに、内部電極層１２が階段状になっている部分にマージン部が存在するため、外部電極の焼き付け時に生じる外側に向かう応力に対して十分な強度が得られるため、クラックの発生が抑制できる。

【実施例】

【0073】

実施形態に係る積層セラミックコンデンサを作製し、信頼性について調べた。

【0074】

チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料を得た。チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕してマージン材料を得た。チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕してカバー材料を得た。

【0075】

誘電体材料に有機バインダとしてブチラール系、溶剤としてトルエン、エチルアルコールを加えてドクターブレード法にて誘電体グリーンシート５１を作製した。得られた誘電体グリーンシート５１に金属導電ペーストの第３パターン５２ｂを印刷した。また、誘電体グリーンシート５１に金属導電ペーストの第１パターン５２ａを印刷した。第３パターン５２ｂの位置が交互にずれるように、第３パターン５２ｂが印刷された誘電体グリーンシート５１を３０枚重ね、次に、第１パターン５２ａの位置が交互にずれるように、第１パターン５２ａが印刷された誘電体グリーンシート５１を８４０枚重ね、さらに、その上に、第３パターン５２ｂの位置が交互にずれるように、第３パターン５２ｂが印刷された誘電体グリーンシート５１を３０枚重ねた。

【0076】

カバー材料に有機バインダとしてブチラール系、溶剤としてトルエン、エチルアルコールを加えてドクターブレード法にてカバーシート５４を作製した。その後、重ねた誘電体グリーンシート５１の上下に、カバーシート５４を積層して熱圧着し、積層体を作成した。

【0077】

その後、積層体を所定の寸法にカットし、焼成を行うことで積層チップを作製した。

【0078】

その後、Ｃｕフィラー、ガラス成分、バインダ、および溶剤を含む外部電極形成用導電ペーストを積層チップに塗布し、焼き付け、積層セラミックコンデンサを得た。

【0079】

第１の内部電極層１２ａの幅Ｗ１に対する第２の内部電極層１２ｂの幅Ｗ２の割合を変えて、焼成後の積層チップにおけるクラック発生率を調べた。

【0080】

（実施例１および２）
実施例１では、第１の内部電極層１２ａの幅Ｗ１に対する第２の内部電極層１２ｂの幅Ｗ２の割合を０．５とした。実施例２では、第１の内部電極層１２ａの幅Ｗ１に対する第２の内部電極層１２ｂの幅Ｗ２の割合を０．７５とした。

【0081】

（比較例１～３）
比較例１では、第１の内部電極層１２ａの幅Ｗ１に対する第２の内部電極層１２ｂの幅Ｗ２の割合を０．４とし、比較例２では、０．９とし、比較例３では、１とした。

【0082】

図１６に結果を示す。図１６に示すように、比較例１～３のサンプルではクラックが発生したが、実施例１および２ではクラックが発生しなかった。

【0083】

次に、図１７（Ａ）に示すように、２端面の対向方向に直交する断面において、積層チップ１０の２側面側に延びた第１の内部電極層１２ａの端部を結んだ線を延長した線と、容量領域１４の最外層の内部電極層１２と、最外の第１の内部電極層１２ａとによって規定される領域Ｒ１の面積に対し、当該領域Ｒ１内において内部電極層１２が存在しない領域Ｒ２の総面積の割合をマージン部比率とし、マージン部比率が、外部電極焼き付け後の外部電極下のクラック発生率に与える影響を調べた。

【0084】

（実施例３および４）
実施例３では、図１７（Ａ）に示すように、内部電極層１２の幅を２段階に変化させ、マージン部比率を０．５０２とし、実施例４では、０．５２５とした。

【0085】

（比較例５～７）
比較例５および６では、図１７（Ｂ）に示すように、内部電極層１２の幅を３段階に変化させ、マージン部比率をそれぞれ０．４７５および０．４９５とした。また、比較例７では、図１７（Ｃ）に示すように、内部電極層１２の幅を４段階に変化させ、マージン部比率を０．４６５とした。

【0086】

図１８に結果を示す。図１８に示すように、内部電極層１２の幅を３段階に変化させた比較例５および６、ならびに４段階に変化させた比較例７では、クラックが発生した。一方、内部電極層１２の幅を２段階に変化させた実施例３及び４では、クラックは発生しなかった。このことにより、内部電極層１２の幅を２段階に変化させた場合には、外部電極の焼き付け時に生じる内部電極層の膨張による応力に対して十分な強度が得られることがわかった。

【0087】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0088】

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１２ａ 第１の内部電極層
１２ｂ 第２の内部電極層
１３ カバー層
１４ 容量領域
１４ａ 第１の容量領域
１４ｂ 第２の容量領域
１５ エンドマージン領域
１６ サイドマージン領域
２０ａ，２０ｂ 外部電極
１００ 積層セラミックコンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】