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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2024-05-23
(45)【発行日】2024-05-31
(54)【発明の名称】フェーズドアレイアンテナ装置
(51)【国際特許分類】
H01Q 3/26 20060101AFI20240524BHJP
H01Q 21/06 20060101ALI20240524BHJP
G01S 7/02 20060101ALI20240524BHJP
【ＦＩ】
H01Q3/26 Z
H01Q21/06
G01S7/02 216
【請求項の数】
7
(21)【出願番号】P 2023104327
(22)【出願日】2023-06-26
【審査請求日】2024-02-05
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和４年度、国立研究開発法人科学技術振興機構、未来社会創造事業、産業技術力強化法第１７条第１項の適用を受ける特許出願
【早期審査対象出願】
(73)【特許権者】
【識別番号】503361400
【氏名又は名称】国立研究開発法人宇宙航空研究開発機構
(74)【代理人】
【識別番号】110000925
【氏名又は名称】弁理士法人信友国際特許事務所
(72)【発明者】
【氏名】前田 崇
(72)【発明者】
【氏名】冨井 直弥
(72)【発明者】
【氏名】小林 雄太
【審査官】佐藤 当秀
(56)【参考文献】
【文献】特開２０２１－１８８９４３（ＪＰ，Ａ）
【文献】特開２０１３－２１７８８４（ＪＰ，Ａ）
【文献】特開２０１８－１３６２１９（ＪＰ，Ａ）
【文献】特開２０２０－１５３８７１（ＪＰ，Ａ）
【文献】特開平０６－２０９２０９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｑ ３／２６
Ｈ０１Ｑ ２１／０６
Ｇ０１Ｓ ７／０２
(57)【特許請求の範囲】
【請求項1】
複数の実アンテナ素子と、前記実アンテナ素子ごとに設けられた、前記実アンテナ素子で受信したアナログの信号をデジタルの信号に変換して該信号のデータを出力する信号処理部と、
前記実アンテナ素子ごとに設けられた、前記実アンテナ素子の所定範囲内に配置されていると仮定した仮想アンテナ素子と前記実アンテナ素子ごとに、前記信号処理部から出力されるデータに対して、前記実アンテナ素子及び前記仮想アンテナ素子の位置と、指向方向とに基づく遅延処理を行うデータ処理部と、
複数の前記実アンテナ素子の遅延処理後のデータと、複数の前記仮想アンテナ素子の遅延処理後のデータとを加算処理する加算部と、を備える
フェーズドアレイアンテナ装置。
【請求項2】
前記実アンテナ素子の所定範囲は、前記実アンテナ素子とその周囲に配置した前記仮想アンテナ素子により得られる各データを加算処理したビームパターンに関し、メインローブの出力に対してグレーティングローブの出力が所定のしきい値以下となる範囲である請求項１に記載のフェーズドアレイアンテナ装置。
【請求項3】
前記データ処理部は、前記実アンテナ素子及び前記仮想アンテナ素子ごとに、基準の実アンテナ素子に到達する信号と、前記実アンテナ素子及び前記仮想アンテナ素子に到達する信号との行路差に相当する遅延時間を適用して遅延処理する請求項２に記載のフェーズドアレイアンテナ装置。
【請求項4】
前記遅延時間をｔ、前記実アンテナ素子を通じて受信したアナログの信号がデジタルの信号に変換されるときのサンプリング間隔をＴ、サンプリングクロックのサンプル数をｎ、時間をτ、とすると、遅延時間ｔは下記式で表され、ｔ＝ｎＴ＋τ
前記実アンテナ素子と、前記実アンテナ素子の所定範囲内の前記仮想アンテナ素子には、同じサンプル数ｎが用いられる
請求項３に記載のフェーズドアレイアンテナ装置。
【請求項5】
前記データ処理部は、前記実アンテナ素子及び前記仮想アンテナ素子ごとに設けられた、前記信号処理部から出力される前記実アンテナ素子で受信した信号のデータに対し、サンプリング間隔Ｔと前記サンプル数ｎを用いたサンプル遅延処理を行う複数の第１の遅延部と、
前記実アンテナ素子及び前記仮想アンテナ素子ごとに設けられた、複数の前記第１の遅延部のうち対応する前記第１の遅延部から出力されるサンプル遅延処理後のデータに対し、高速フーリエ変換を行う複数の高速フーリエ変換部と、
前記実アンテナ素子及び前記仮想アンテナ素子ごとに設けられた、複数の前記高速フーリエ変換部のうち対応する前記高速フーリエ変換部から出力されるデータに対し、時間τを用いた位相スロープを付加することによる遅延処理を行い前記加算部へ出力する複数の第２の遅延部と、を有する
請求項４に記載のフェーズドアレイアンテナ装置。
【請求項6】
前記データ処理部は、前記実アンテナ素子ごとに設けられた、前記信号処理部から出力される前記実アンテナ素子で受信した信号のデータに対し、サンプリング間隔Ｔと前記サンプル数ｎを用いたサンプル遅延処理を行う第１の遅延部と、
前記実アンテナ素子ごとに設けられた、前記第１の遅延部から出力されるサンプル遅延処理後のデータに対し、高速フーリエ変換を行う高速フーリエ変換部と、
前記実アンテナ素子及び前記仮想アンテナ素子ごとに設けられた、前記高速フーリエ変換部から出力されるデータに対し、時間τを用いた位相スロープを付加することによる遅延処理を行い前記加算部へ出力する複数の第２の遅延部と、を有する
請求項４に記載のフェーズドアレイアンテナ装置。
【請求項7】
前記データ処理部は、前記実アンテナ素子ごとに設けられた、前記信号処理部から出力される前記実アンテナ素子で受信した信号のデータに対し、高速フーリエ変換を行う高速フーリエ変換部と、
前記実アンテナ素子及び前記仮想アンテナ素子ごとに設けられた、前記高速フーリエ変換部から出力されるデータに対し、前記遅延時間ｔを用いた位相スロープを付加することによる遅延処理を行い前記加算部へ出力する複数の遅延部と、を有する
請求項４に記載のフェーズドアレイアンテナ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、主にマイクロ波を受信するためのフェーズドアレイアンテナ装置に関する。
【背景技術】
【0002】
従来、電波を受信するアンテナの指向範囲（ビーム幅）を狭くし、指向方向を連続的に変化させる技術は、例えばマイクロ波リモートセンシングにおいては、観測量の分布を高空間分解能で得るために必要不可欠である。この技術の具体的な手法としては、（１）アンテナを取り付けた反射鏡を回転させる、（２）複数のアンテナ素子でフェーズドアレイアンテナを構成し、各アンテナ素子からの受信信号を指向方向に合わせて時間差をつけて合成する、ことが考えられる。
【0003】
衛星観測の場合、観測量の分布を高精細で得るために空間分解能は高い方が望ましい。電波より遥かに高周波数（短波長）の可視光線又は赤外線であれば、従来技術でも最高数ｍの空間分解能で観測した信号の強度分布が得られる。しかし、可視光線又は赤外線を用いても、雲の下の物体の情報や、可視光線なら夜間の物体の情報に対しては、観測した信号の強度分布を得ることができない。
【0004】
一方、可視光線又は赤外線に比べて、波長の長い電波ならば雲の下の物体の情報や夜間の物体の情報に対しても、アンテナの空間分解能により観測対象の強度分布を得ることができる。ただし、電波を用いた従来技術では、空間分解能が低いことが問題となっていた。このため、空間分解能を上げて、従来技術の問題を解決することが求められていた。
【0005】
上記（２）のフェーズドアレイアンテナ装置として、本出願人により、特許文献１に記載のフェーズドアレイアンテナ装置が提案されている。特許文献１には「フェーズドアレイアンテナ装置は、アンプで増幅したアンテナのアナログ信号を、ＢＰＦを介して直接Ａ／Ｄ変換する。そして、ＦＦＴで複素周波数データに変換後、クロススペクトル演算を行う。微弱な電磁波を検出するため、長時間に渡ってＦＦＴを繰り返し実行し、最後に積算する」と記載されている。
【先行技術文献】
【特許文献】
【0006】
【文献】特開２０２１－９３６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
高空間分解能で電波の強度を観測するにあたっては、（１）の場合は大型の回転反射鏡を必要とし、（２）の場合は多くのアンテナ素子を必要とする。いずれの場合も重厚長大なシステムとなってしまい、製造コストの増加につながるだけでなく、システムの設置環境が制限されるなどの問題があった。
【0008】
本発明は、上記の状況に鑑みてなされたものであり、少ないアンテナ素子数であっても、高空間分解能を実現することが可能なフェーズドアレイアンテナ装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記課題を解決するために、本発明の一態様のフェーズドアレイアンテナ装置は、複数の実アンテナ素子と、信号処理部と、データ処理部と、加算部と、を備える。
上記信号処理部は、実アンテナ素子ごとに設けられた、実アンテナ素子で受信したアナログ信号をデジタル信号（デジタルデータ）に変換する。上記データ処理部は、実アンテナ素子ごとに設けられた、実アンテナ素子の所定範囲内に配置されていると仮定した仮想アンテナ素子と実アンテナ素子ごとに、上記信号処理部から出力されるデジタルデータに対して、実アンテナ素子及び仮想アンテナ素子の位置と、指向方向とに基づく遅延処理を行う。上記加算部は、複数の実アンテナ素子の遅延処理後のデジタルデータと、複数の仮想アンテナ素子の遅延処理後のデジタルデータとの加算処理を行う。
上記信号処理部は、実アンテナ素子ごとに設けられた、実アンテナ素子で受信したアナログ信号をデジタル信号（デジタルデータ）に変換する。上記データ処理部は、実アンテナ素子ごとに設けられた、実アンテナ素子の所定範囲内に配置されていると仮定した仮想アンテナ素子と実アンテナ素子ごとに、上記信号処理部から出力されるデジタルデータに対して、実アンテナ素子及び仮想アンテナ素子の位置と、指向方向とに基づく遅延処理を行う。上記加算部は、複数の実アンテナ素子の遅延処理後のデジタルデータと、複数の仮想アンテナ素子の遅延処理後のデジタルデータとの加算処理を行う。
【発明の効果】
【0010】
本発明の少なくとも一態様によれば、少ないアンテナ素子数であっても、高空間分解能を実現することが可能なフェーズドアレイアンテナ装置を提供することができる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【0011】
【図1】本発明の技術的思想を説明する図である。
【図2】Ａ／Ｄ変換機能を実装したフェーズドアレイアンテナ装置の例を示す図である。
【図3】２つのアンテナ素子間における指向方向から到達する信号の行路差及び遅延時間を説明する図である。
【図4】本発明の第１の実施形態に係るフェーズドアレイアンテナ装置の構成例を示す図である。
【図5】本発明の第１の実施形態に係るフェーズドアレイアンテナ装置が備えるコントローラのハードウェア構成例を示すブロック図である。
【図6】本発明の第２の実施形態に係るフェーズドアレイアンテナ装置の構成例を示す図である。
【図7】本発明の第３の実施形態に係るフェーズドアレイアンテナ装置の構成例を示す図である。
【発明を実施するための形態】
【0012】
以下、本発明を実施するための形態（以下、「実施形態」と称する）の例について、添付図面を参照して説明する。本明細書及び添付図面において、同一の構成要素又は実質的に同一の機能を有する構成要素には同一の符号を付して重複する説明を省略する。また、同一あるいは同様の機能を有する構成要素が複数ある場合には、同一の符号に異なる添字を付して説明する場合がある。なお、これらの複数の構成要素を区別する必要がない場合には、添字を省略して説明することもある。
【0013】
【0014】
［本発明の技術的思想］
まず、本発明の技術的思想について、図１を参照して説明する。
図１に示すように、実際に存在するアンテナ素子Ｅｉに対して、実際には存在しない仮想的なアンテナ素子Ｅｉ，ｊを定義し、基線ベクトルａ、及び鋭い感度を向けたい方向（指向方向）への単位ベクトルｒを設定すると（図３参照）、アンテナ素子Ｅｉとアンテナ素子Ｅｉ，ｊの行路差δは、次式（１）で表される。以降、実際に存在するアンテナ素子を「実素子」、実際には存在しない仮想的なアンテナ素子を「仮想素子」とも記載する。
まず、本発明の技術的思想について、図１を参照して説明する。
図１に示すように、実際に存在するアンテナ素子Ｅｉに対して、実際には存在しない仮想的なアンテナ素子Ｅｉ，ｊを定義し、基線ベクトルａ、及び鋭い感度を向けたい方向（指向方向）への単位ベクトルｒを設定すると（図３参照）、アンテナ素子Ｅｉとアンテナ素子Ｅｉ，ｊの行路差δは、次式（１）で表される。以降、実際に存在するアンテナ素子を「実素子」、実際には存在しない仮想的なアンテナ素子を「仮想素子」とも記載する。
【0015】
【数1】
【0016】
本発明では、実素子Ｅｉの受信信号をδ／ｃだけ遅らせた信号を、仮想素子Ｅｉ，ｊが受信したとみなして処理する。受信信号を正確に遅らせて合成するために、受信信号をアナログ－デジタル変換（Ａ／Ｄ変換）したデジタル信号を処理対象とする。ここで、基線ベクトルａの大きさの限界は、次式（２）のように表すことができる。
【0017】
【数2】
【0018】
Ａ／Ｄ変換器のサンプリング速度（ＳＰＳ：Sample Per Second）をより高速に、すなわちサンプリング間隔Ｔをより短くすることができれば、高い精度で遅延時間δ／ｃの限界（図１の破線で示した円）を求めることが可能である。例えば、本実施形態に係るフェーズドアレイアンテナ装置では、Ａ／Ｄ変換のサンプリング速度及びサンプリング間隔は以下の値である。
【0019】
・Ａ／Ｄ変換のサンプリング速度：
Ｆ＝２７．６４８×１０９［ＳＰＳ］（２７．６４８［ＧＳＰＳ］）
・Ａ／Ｄ変換のサンプリング間隔：
Ｔ＝１／Ｆ＝１／（２７．６４８×１０９）
Ｆ＝２７．６４８×１０９［ＳＰＳ］（２７．６４８［ＧＳＰＳ］）
・Ａ／Ｄ変換のサンプリング間隔：
Ｔ＝１／Ｆ＝１／（２７．６４８×１０９）
【0020】
［Ａ／Ｄ変換機能を実装したフェーズドアレイアンテナ装置］
次に、Ａ／Ｄ変換機能を実装したフェーズドアレイアンテナ装置について、図２を参照して説明する。
次に、Ａ／Ｄ変換機能を実装したフェーズドアレイアンテナ装置について、図２を参照して説明する。
【0021】
図２は、Ａ／Ｄ変換機能を実装したフェーズドアレイアンテナ装置の例を示す図である。
図２に示すように、アレイアンテナを構成するアンテナ素子（▽記号）群は、原点Ｏのアンテナ素子を基準として配置されている。ここでは、４つのアンテナ素子の例であるが、アンテナ素子の数はこの例に限らない。
図２に示すように、アレイアンテナを構成するアンテナ素子（▽記号）群は、原点Ｏのアンテナ素子を基準として配置されている。ここでは、４つのアンテナ素子の例であるが、アンテナ素子の数はこの例に限らない。
【0022】
図２の例では、この基準のアンテナ素子から他の複数のアンテナ素子までの距離はそれぞれ、距離ｂ１～ｂ３である。距離ｂ１～ｂ３はそれぞれ、基準のアンテナ素子と他の複数のアンテナ素子との位置関係を表しているとも言える。また、指向方向Ｒ（θ，φ）において、基準のアンテナ素子と、距離ｂ２の位置関係にあるアンテナ素子との行路差はｄ２であり、基準のアンテナ素子と、距離ｂ３の位置関係にあるアンテナ素子との行路差はｄ３である。θは方位角、φは仰角である。
【0023】
フェーズドアレイアンテナ装置において、各アンテナ素子による受信信号をＡ／Ｄ変換した後、各受信信号のデジタルデータ（以下、受信データ）に対して指向方向Ｒ（θ，φ）に応じた行路差ｄｎに基づく遅延付加ｔ０～ｔ３を行う。遅延付加（指向制御）された受信データは、周波数解析処理として高速フーリエ変換（ＦＦＴ：Fast Fourier Transform）が適用される（ｇ０～ｇ３）。
【0024】
その後、フェーズドアレイアンテナ装置は、各受信データに高速フーリエ変換を実施して得られた出力データ（スペクトル成分データ）を用いて電圧加算を行う。ここでは、図示しないが、２つのＦＦＴの出力データ（例えば、ｇ０,ｇ１）について、同じ複素周波数成分ごとに、片方のデータを共役複素数に変換した上で乗算処理を行う。
【0025】
そして、フェーズドアレイアンテナ装置は、乗算処理により得られた各出力データ（クロススペクトル成分データ）の加算処理（相関処理）を行う。これは、アンテナの受信信号電圧を加算(相関処理)することに相当する。なお、このようなフェーズドアレイアンテナ装置における電圧加算処理の方法は、特許文献１に記載されているように周知である。
【0026】
フェーズドアレイアンテナ装置は、加算処理により得られた各出力データ（電圧スペクトル成分データ）に対して、電力変換（積分処理）を行う。ここでは、電圧スペクトル成分データの自己相関処理が行われる。「自己相関」とは、ある波形（データ）と、それと対応する同じ波形（データ）の相関を求める処理であり、全時刻において、ある波形の値とそれと同じ波形の値(複素数ならその共役複素数)を掛ける処理である。
【0027】
アンテナ素子は電力（エネルギー）を受信すると、アンテナ素子には電力に対応する電圧が掛かる。よって、アンテナ素子の後段に配置される受信回路にも電圧が掛かり、それに対応する電流が流れて、電流×電圧＝（電圧２／抵抗）を計算して電力が得られる。
【0028】
上述のように、受信回路を流れる電圧をデジタルデータ化した時系列信号に対してフーリエ変換が適用される。フーリエ変換の結果、電圧の各周波数成分に対応する複素フーリエ係数が求まる。このとき、電圧の各周波数成分に対応する複素フーリエ係数のｔａｎ－１（虚部／実部）は、フーリエ変換を行った瞬間の位相を表している。なお、フーリエ変換を行った瞬間の位相において、電圧の各周波数成分が持つ電力は不変である。これは、複素数の特性（位相、ノルム）のうち、ノルム＝（実部２＋虚部２）＝（実部＋虚部）×（実部－虚部）が位相に関わらず不変であることに対応する。
【0029】
以上より、受信信号の電圧の全周波数成分に関する複素フーリエ係数（＝複素電圧スペクトル成分データ）の自己相関を求めることは、電力スペクトル成分データ（電力の全周波数成分）を求めることである。また、電力スペクトル成分データは、複素電圧スペクトル成分データのノルム、すなわち、複素電圧スペクトル成分データの「（実部＋虚部）×（実部－虚部）」を求めることで得られる。ここで、電力スペクトル成分データを、アンテナ受信電力スペクトルとも呼ぶ。このようなフェーズドアレイアンテナ装置における電力変換処理の方法は、特許文献１に記載されているように周知である。
【0030】
フェーズドアレイアンテナ装置は、電力変換後、アンテナ受信電力スペクトルを時間積分し、輝度温度校正処理を実施して、指向方向Ｒ（θ，φ）ごとに輝度温度スペクトルを得る。一般に、熱的な温度（Ｔ）は輝度温度（ＴＢ）とは異なる。
【0031】
時間積分は、１回のフーリエ変換で得られた電力スペクトルを順次、足し合わせていく処理である。これにより、時間変化による電力の激しい変化が弱まり、時間変化による電力の緩い変化だけが残る。例えば、受信信号を２７．６４８ＧＳＰＳでＡ／Ｄ変換して１０２４点のデータを得るには、約３．６ｎｓかかる。そして、ここからそれらのデータをフーリエ変換した後に自己相関を計算して電力スペクトル成分データとし、レジスタ（メモリ）に保持するまで数ｎｓ（ここでは６．４ｎｓとする）かかる。すなわち、１回のフーリエ変換の所要時間が１０ｎｓである場合、積分時間が１秒ならば、電力スペクトルは１０００万回足し合わされることになる。
【0032】
フェーズドアレイアンテナ装置では、実際には、アンテナ素子で受信した電圧は、Ａ／Ｄ変換されるまでに何回か増幅器（例えば、ＬＮＡ(Low Noise Amplifier)）で増幅されるため、得られる電力スペクトルは増幅器の特性を含んだものになる。これを「電力カウント値スペクトル」と呼び、アンテナ素子で受信した「電力スペクトル」とは異なる。この電力カウント値スペクトルは、後述する図１２の電力カウント値に相当する。
【0033】
アンテナ素子で受信した電力スペクトルを得るには、電力カウント値スペクトルを換算する手続きが必要で、これを校正処理という。アンテナ素子で受信した電力（Ｐ）と輝度温度（ＴＢ）は、ＴＢ＝Ｐ／ｋＢ（ｋ：ボルツマン定数、Ｂ：帯域幅）で変換できる。例えば、受信信号を２７．６４８ＧＳＰＳでＡ／Ｄ変換して１０２４点のデータを得てフーリエ変換すると、スペクトルの隣同士の間隔は２７．６４８×１０９／１０２４＝２７×１０６Ｈｚ＝２７ＭＨｚとなる。よって、ある周波数においてアンテナ素子で受信した輝度温度（ＴＢ）が３００Ｋであれば、アンテナ素子で受信した電力（Ｐ）は、ｋＢ・ＴＢ＝１．１・１０－１１Ｗである。これは、増幅器の特性を含む電力カウント値とは異なる。
【0034】
このように、アンテナ素子で受信した電力は極めて小さな値で扱いにくいことから、代わりに輝度温度が用いられる。電力カウント値からアンテナ素子で受信した電力（＝輝度温度スペクトル）を求めるには、既知の「輝度温度－電力カウント値」の関係を２つ持っておいて、この関係を内挿及び／又は外挿して、任意の電力カウント値から対応する輝度温度に換算する。熱的な温度が既知の吸収体は、輝度温度も既知である。例えば、熱的な温度が１００Ｋの吸収体（受信回路上では終端器）の輝度温度は１００Ｋ、熱的な温度が４００Ｋなら輝度温度は４００Ｋである。
【0035】
このようなＡ／Ｄ変換機能を実装したフェーズドアレイアンテナ装置は、一般的な無線通信やマイクロ波放射計等とは異なり、極めて広い周波数範囲の微弱な電磁波を、周波数成分毎に検出することが可能になる。また、Ａ／Ｄ変換機能を実装したフェーズドアレイアンテナ装置は、機械可動部品を全く使わないため、機械可動部品を使用するアンテナ装置と比べて長寿命である。また、Ａ／Ｄ変換機能を実装したフェーズドアレイアンテナ装置は、回転駆動させる必要がないため、機械可動部品を使用するアンテナ装置よりも容易に装置の規模を大きくすることができる。このことは、アンテナ装置の空間分解能の点で有利である。
【0036】
なお、既述したように、Ａ／Ｄ変換機能を実装したフェーズドアレイアンテナ装置については、特許文献１にも開示されている。
【0037】
［アンテナ素子間における指向方向から到達する信号の行路差］
次に、２つのアンテナ素子間における指向方向から到達する信号の行路差及び遅延時間について、図３を参照して説明する。簡単のため、２つのアンテナ素子で説明する。
次に、２つのアンテナ素子間における指向方向から到達する信号の行路差及び遅延時間について、図３を参照して説明する。簡単のため、２つのアンテナ素子で説明する。
【0038】
図３は、２つのアンテナ素子間における指向方向から到達する信号の行路差及び遅延時間を説明する図である。図中、第１素子は実素子、第２素子は仮想素子に対応する。２つのアンテナ素子間での指向方向からの信号の行路差をδ、受信信号が行路差δだけ進むのに要する時間（遅延時間）をｔ＝δ／ｃとすると、サンプリング間隔Ｔ＝１／Ｆ＝１／（２７．６４８×１０９［ＳＰＳ］）により、遅延時間ｔは次式（３）で表すことができる。ｎはサンプリングクロックのサンプル数、ｎＴはサンプル遅延（ビット遅延とも呼ばれる）である。
【0039】
【数3】
【0040】
第２素子で受信した信号を遅延時間ｔだけ遅らせて、第１素子で受信した信号と合成する。周波数ｆの信号は時間τで位相が２πｆτ進む。そのため、ｎサンプル遅延させた第２素子の信号をＦＦＴでスペクトルに分解し、その各周波数成分にｅｊ２πｆτ（位相スロープ）を掛ければ、遅延時間ｔだけ遅らせた第２素子の信号（の各周波数成分）が得られる。時間τは、サンプリング間隔Ｔよりも短い時間とする。時間τにより、遅延時間ｔについて、サンプル遅延ｎＴでは調整できない端数の時間を調整可能となる。
【0041】
【0042】
図４は、本発明の第１の実施形態に係るフェーズドアレイアンテナ装置の構成例を示す図である。図４に示すフェーズドアレイアンテナ装置４００は、アンテナ素子群１０、信号処理部２０、データ処理部３０、クロック制御部１０７、遅延パターンデータ１０８、電圧加算部４０、及び電力変換部５０を備える。なお、データ処理部３０、クロック制御部１０７、及び遅延パターンデータ１０８は、コントローラ５００に内包されている。コントローラ５００のハードウェア構成については、図５で後述する。
【0043】
アンテナ素子群１０は、複数の実アンテナ素子（以下、実素子）とその周囲に配置される複数の仮想アンテナ素子（以下、仮想素子）を含み、実素子ごとにグループに分けられる。仮に実素子が１４個であれば、１４のグループが形成される。図４において、実素子１のグループＧ１は、実素子１０１ｒ（実素子１）と、仮想素子１０１ａ～１０１ｃ（実素子１の仮想素子１～３）を含む。
【0044】
また、実素子２のグループＧ２は、実素子２０１ｒ（実素子２）と、仮想素子２０１ａ～２０１ｃ（実素子２の仮想素子１～３）を含む。図４では、仮想素子をはじめとして、仮想の回路及び処理部を破線で示している。以下では、実素子１のグループＧ１と実素子２のグループＧ２は、信号処理部２０及びデータ処理部３０の構成は同じであるから、実素子１のグループＧ１について説明する。
【0045】
信号処理部２０は、受信回路（図中、ＲＣ）１０２ｒと、Ａ／Ｄ変換器１０３ｒを備え、実素子１０１ｒを通じて受信した信号をデジタルデータに変換する。信号処理部２０は、実素子ごとに設けられる。実素子１のグループＧ１では、信号処理部２０は、実素子１０１ｒに到達した電波を受信する受信回路１０２ｒ、及びＡ／Ｄ変換器１０３ｒを備える。また、信号処理部２０は、仮想素子１０１ａ～１０１ｃに到達した電波を受信する仮想の受信回路１０２ａ～１０２ｃ、及び仮想のＡ／Ｄ変換器１０３ａ～１０３ｃを備える。
【0046】
仮想素子１０１ａ～１０１ｃ、仮想の受信回路１０２ａ～１０２ｃ、及び仮想のＡ／Ｄ変換器１０３ａ～１０３ｃは、実際には存在しない。後述するデータ処理部３０におけるソフトウェア処理によって、仮想素子１０１ａ～１０１ｃ、仮想の受信回路１０２ａ～１０２ｃ、及び仮想のＡ／Ｄ変換器１０３ａ～１０３ｃがあたかも存在するかのような処理が行われる。
【0047】
受信回路１０２ｒ（図中、ＲＣ）は、一例として、ＬＮＡ等のプリアンプ及びＢＰＦ（Band-Pass Filter）により構成される。Ａ／Ｄ変換器１０３ｒ（図中、Ａ／Ｄ）は、アナログの入力信号をデジタル化して後段のデータ処理部３０に出力する。なお、信号処理部２０において、Ａ／Ｄ変換器１０３の後段にレジスタ又はメモリを設けてもよい。
【0048】
データ処理部３０は、信号処理部２０から出力される各アンテナ素子の受信信号のデジタルデータに、周波数解析処理、及び遅延処理を適用して電圧加算部４０に出力する。データ処理部３０は、実素子ごとに設けられる。実素子１のグループＧ１では、データ処理部３０は、実素子１０１ｒで受信した信号のデータが入力されるサンプル遅延部１０４ｒ，１０４ａ～１０４ｃと、ＦＦＴ１０５ｒ，１０５ａ～１０５ｃと、スロープ付加部１０６ｒ，１０６ａ～１０６ｃを備える。データ処理部３０の処理は、クロック制御部１０７により制御される。データ処理部３０は、仮想素子の信号に対応するデータに対して、「サンプル遅延」と「スロープ付加」を行う。
【0049】
データ処理部３０は、実素子及び仮想素子ごとに、基準の実素子に到達する信号と、実素子及び仮想素子に到達する信号との行路差（図２）に相当する遅延時間を適用して遅延処理する。
【0050】
クロック制御部１０７は、フェーズドアレイアンテナ装置４００が電波を受信する目標とする方角（指向方向）に応じて、データ処理部３０へのサンプリングクロックの供給タイミングに時間的なズレ（遅延）を与える。
【0051】
クロック制御部１０７は、予め設定された又は手動で指定された対象エリアを走査する際に、指向方向（θ，φ）ごとに遅延パターンデータ１０８から遅延時間ｔ（ｎ，τ）を読み込む。そして、クロック制御部１０７は、サンプル遅延部１０４ｒ，１０４ａ～１０４ｃに遅延させるサンプル数ｎ、スロープ付加部１０６ｒ，１０６ａ～１０６ｃに時間τを通知する。本実施形態において、時間τはサンプリング間隔Ｔよりも短い。同様にして、クロック制御部１０７は、実素子２のグループＧ２及び他のグループに対しても、クロック制御を行う。
【0052】
遅延パターンデータ１０８は、アンテナ素子群１０の実素子及び各仮想素子に対して、指向方向（方位角θ、仰角φ）と遅延時間ｔ（ｎ，τ）の対応関係を定義したマップ情報（テーブル）である。基準の実素子から他の実素子及び周囲の仮想素子への距離が異なる場合、基準の実素子に対する他の実素子及び周囲の仮想素子の受信信号の遅延時間ｔが変わり、基準の実素子から他の実素子及び周囲の仮想素子への距離が同じならば遅延時間tは変わらない。
【0053】
サンプル遅延部１０４ｒ，１０４ａ～１０４ｃは、実素子１０１ｒの所定範囲内に配置されていると仮定した仮想素子１０１ａ～１０１ｃと実素子１０１ｒごとに、信号処理部２０から出力される実素子のデータに対して、実素子１０１ｒ及び仮想素子１０１ａ～１０１ｃの位置と、指向方向（θ，φ）とに基づくサンプル遅延処理を行う。サンプル遅延部１０４では、各仮想素子の信号は実素子で受信された信号と同じとみなされる。本実施形態では、サンプル遅延部１０４は、クロック制御部１０７から通知されたサンプル遅延ｎＴに基づいて、実素子１０１ｒで受信した信号の高速フーリエ変換前のデジタルデータに遅延処理を行う。
【0054】
上記の実素子の所定範囲は、実素子とその周囲に配置した仮想素子により得られる各データを加算処理したビームパターンに関し、メインローブの出力に対してグレーティングローブの出力が所定のしきい値（１０％等）以下となる範囲である。一般に、メインローブに対するグレーティングローブの出力が１０％以下の場合、ビームパターンについて一定の品質を期待できる。このような条件下で各仮想素子を実素子の周囲に仮想的に配置することで、各仮想素子の信号は実素子で受信された信号と同じとみなすことができる。それゆえ、実素子で受信した信号を用いて、仮想素子について実際に存在するかのような信号処理を行うことができる。
【0055】
ＦＦＴ１０５ｒ，１０５ａ～１０５ｃは、サンプル遅延部１０４ｒ，１０４ａ～１０４ｃの各々から出力される遅延処理されたデータに、高速フーリエ変換を適用して周波数解析を行う。ＦＦＴは、例えば集積回路で設計するなどによりハードウェアで実現してもよい。例えば、ハードウェアとして、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）などを用いてもよい。
【0056】
スロープ付加部１０６ｒ，１０６ａ～１０６ｃは、ＦＦＴ１０５ｒ，１０５ａ～１０５ｃから出力されるスペクトル成分データに、位相スロープを付加するスロープ付加処理を行う。スロープ付加部１０６ｒ，１０６ａ～１０６ｃは、クロック制御部１０７から通知された時間τに基づいて、高速フーリエ変換後の各スペクトル成分データに位相スロープｅｊ２πｆτを付加する。
【0057】
実素子２のグループＧ２においても、アンテナ素子群１０、信号処理部２０、データ処理部３０、を備える。実素子２のグループＧ２では、アンテナ素子群１０は、例えば実素子１０１ｒに隣接して配置された実素子２０１ｒ（実素子２）と、仮想素子２０１ａ～２０１ｃ（実素子２の仮想素子１～３）を含む。
【0058】
また、実素子２のグループＧ２では、信号処理部２０は、受信回路（図中、ＲＣ）２０２ｒと、Ａ／Ｄ変換器２０３ｒを備える。また、実素子２のグループＧ２では、データ処理部３０は、実素子２０１ｒで受信した信号のデータが入力されるサンプル遅延部２０４ｒ，２０４ａ～２０４ｃと、ＦＦＴ２０５ｒ，２０５ａ～２０５ｃと、スロープ付加部２０６ｒ，２０６ｃ～２０６ｃを備える。
【0059】
図４の例では、データ処理部３０、クロック制御部１０７、及び遅延パターンデータ１０８が、コントローラ５００に内包されものとした。一方、データ処理部３０と、クロック制御部１０７及び遅延パターンデータ１０８とを別体の構成としてもよいし、データ処理部３０がクロック制御部１０７及び遅延パターンデータ１０８を含む構成としてもよい。すなわち、コントローラ５００に、クロック制御部１０７のクロック制御機能と、データ処理部３０のデータ処理機能が実装される。
【0060】
［コントローラのハードウェア構成］
ここで、フェーズドアレイアンテナ装置４００が備えるコントローラ５００のハードウェア構成について、図５を参照して説明する。
ここで、フェーズドアレイアンテナ装置４００が備えるコントローラ５００のハードウェア構成について、図５を参照して説明する。
【0061】
図５は、コントローラ５００のハードウェア構成例を示すブロック図である。コントローラ５００は、一例としてＦＰＧＡを用いて構成することができる。図５に示すように、コントローラ５００は、一例として、プロセッサ５０１、メモリ５０２、不揮発性ストレージ５０３、及び入出力インターフェース５０４を備える。各ブロックは、システムバスを介して相互にデータを送信及び受信することができる。コントローラ５００の構成は、コンピューターとして用いられるハードウェアの一例である。
【0062】
プロセッサ５０１は、本実施形態に係る各機能を実現するソフトウェアのプログラムコードを不揮発性ストレージ５０３から読み出してメモリ５０２にロードし、実行する。メモリ５０２には、プロセッサ５０１の演算処理の途中で発生した変数やパラメーター等が一時的に書き込まれ、これらの変数やパラメーター等がプロセッサ５０１によって適宜読み出される。プロセッサ５０１がメモリ５０２に読み出したプログラムコードを実行することで、コントローラ５００のクロック制御機能及びデータ処理機能が実現される。
【0063】
不揮発性ストレージ５０３は、非一過性の記録媒体の一例であり、プログラムが使用するデータやプログラムを実行して得られたデータなどを保存することが可能である。遅延パターンデータ１０８は、不揮発性ストレージ５０３を用いて構成される。不揮発性ストレージ５０３としては、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）、光や磁気を利用するディスク媒体、又は半導体メモリカード等が用いられる。
【0064】
入出力インターフェース５０４には、例えばＮＩＣ（Network Interface Card）等の通信デバイスが用いられる。入出力インターフェース５０４は、インターネット等の通信ネットワーク等を介して、信号処理部２０や外部装置との間で各種のデータを送受信することが可能に構成されている。
以上、フェーズドアレイアンテナ装置４００が備えるコントローラ５００のハードウェア構成について説明した。
以上、フェーズドアレイアンテナ装置４００が備えるコントローラ５００のハードウェア構成について説明した。
【0065】
再び、図４に戻って説明を続ける。図４に示したデータ処理部３０は、サンプル遅延部１０４により、ある実素子で受信した信号のデータを、基準の実素子で受信した信号のデータに対する遅延時間を考慮しサンプリング間隔をＴとしてｎサンプル分遅延させた後、ＦＦＴ１０５によりフーリエ変換を実行する。そして、データ処理部３０は、ＦＦＴ１０５により実素子の信号のデータをフーリエ変換して得られたスペクト成分データを、仮想素子のスペクト成分データとして使用する。
【0066】
そして、データ処理部３０は、ＦＦＴ１０５でフーリエ変換を実施して得られた出力データを電圧加算部４０により加算して、周波数成分ごとの複素電圧スペクトルを得る。電圧加算部４０は、データ処理部３０から出力された各グループの、複数の実素子の遅延処理後のデータと、複数の仮想素子の遅延処理後のデータとを加算する。
【0067】
さらに、データ処理部３０は、電力変換部５０により、それぞれの複素電圧スペクトルを加算して自己相関を取って電力スペクトルを得る。この電力スペクトルは、基準の実素子と他の実素子の行路差がサンプル遅延ｎＴになるような指向方向全てから受信した電力の総和を表している。
【0068】
本実施形態では、ある実素子のグループに属する仮想素子群に対し、サンプル遅延処理時にその実素子と同じサンプル数ｎを使う。すなわち、ｔ＝ｎＴ＋τで規定される遅延時間ｔに関し、実素子とその周囲の仮想素子群で同じサンプル遅延ｎＴを適用し、ベクトルａの大きさの限界（図１）を超えない範囲で、時間τによって各素子のデータに適切な遅延時間tを与える。
【0069】
このようにすることで、一つの実素子の周囲の、遅延時間の限界を超えない範囲で各々の行路差が異なる位置に、複数の仮想素子を配置した計算になる。それにより、高空間分解能のフェーズドアレイアンテナ装置が実現される。
【0070】
このような構成の本実施形態によれば、フェーズドアレイアンテナ装置を構成するアンテナ素子を設置できる面積を小さくすることができる。そのため、質量や供給電力上限に制約がある小型衛星に対しても、本実施形態のフェーズドアレイアンテナ装置を設置することが可能になる。
【0071】
例えば、フェーズドアレイアンテナ装置４００は、多くのアンテナ素子を必要とする従来のフェーズドアレイアンテナ装置と同様に、鋭いビーム幅を実現することができる。よって、本実施形態のフェーズドアレイアンテナ装置を衛星観測に用いた場合には、高空間分解能観測が実現される。
【0072】
以上のとおり、第１の実施形態に係るフェーズドアレイアンテナ装置は、複数の実アンテナ素子と、実アンテナ素子ごとに設けられた、実アンテナ素子を通じて受信したアナログの信号をデジタルの信号に変換して該信号のデータを出力する信号処理部（信号処理部２０）と、実アンテナ素子ごとに設けられた、実アンテナ素子の所定範囲内に配置されていると仮定した仮想アンテナ素子と実アンテナ素子ごとに、信号処理部から出力されるデータに対して、実アンテナ素子又は仮想アンテナ素子の位置と、指向方向とに基づく遅延処理を行うデータ処理部（データ処理部３０）と、複数の実アンテナ素子の遅延処理後のデータと、複数の仮想アンテナ素子の遅延処理後のデータとを加算する加算部（電圧加算部４０）と、を備える。
【0073】
より具体的には、本実施形態によるデータ処理部（データ処理部３０）は、実アンテナ素子及び仮想アンテナ素子ごとに設けられた、信号処理部から出力される実アンテナ素子で受信した信号のデータに対し、サンプリング間隔Ｔとサンプル数ｎを用いたサンプル遅延処理を行う第１の遅延部（サンプル遅延部１０４ｒ，１０４ａ～１０４ｃ，２０４ｒ，２０４ａ～２０４ｃ）と、実アンテナ素子及び仮想アンテナ素子ごとに設けられた、第１の遅延部から出力されるサンプル遅延処理後のデータに対し、高速フーリエ変換を行う高速フーリエ変換部（ＦＦＴ１０５ｒ，１０５ａ～１０５ｃ，２０５ｒ，２０５ａ～２０５ｃ）と、実アンテナ素子及び仮想アンテナ素子ごとに設けられた、高速フーリエ変換部から出力されるデータに対し、時間τを用いた位相スロープを付加することによる遅延処理を行い加算部へ出力する複数の第２の遅延部（スロープ付加部１０６ｒ，１０６ａ～１０６ｃ，２０６ｒ，２０６ａ～２０６ｃ）と、を有する。
【0074】
上述した本実施形態によれば、少ない実アンテナ素子数であっても、仮想的に多くのアンテナ素子で構成されたフェーズドアレイアンテナ装置を実現することができる。これは、実際に多くの実アンテナ素子で構成されたフェーズドアレイアンテナ装置に匹敵する高空間分解能、及び指向制御機能を、少ないアンテナ素子数で実現できることを意味する。
【0075】
また、本実施形態によれば、アンテナ素子数が少なくなることで、同一性能の実現に必要な製造コストを下げることができる。そして、アンテナ素子数が少なくなることで、従来は、設置面積や質量、供給電力上限で不可能だった場所にも、フェーズドアレイアンテナ装置を設置できることになり、フェーズドアレイアンテナ装置の適用範囲を広げることができる。
【0076】
衛星／地上を問わず、干渉計や合成開口レーダなどフェーズドアレイアンテナ装置を使用するマイクロ波送受信システムの利用は多岐に渡る。それゆえ、マイクロ波送受信システムに本発明のフェーズドアレイアンテナ装置を適用することで、小型化及び軽量化の恩恵を受けられる範囲が広がることが期待できる。
【0077】
＜第２の実施形態＞
第２の実施形態は、第１の実施形態に係るフェーズドアレイアンテナ装置４００（図４）のデータ処理部３０の構成を簡素化した例である。
第２の実施形態は、第１の実施形態に係るフェーズドアレイアンテナ装置４００（図４）のデータ処理部３０の構成を簡素化した例である。
【0078】
図６は、本発明の第２の実施形態に係るフェーズドアレイアンテナ装置の構成例を示す図である。図６に示すフェーズドアレイアンテナ装置６００では、コントローラ５００が、第１の実施形態に係るデータ処理部３０（図４）の代わりに、データ処理部３０Ａを備える。
【0079】
データ処理部３０Ａは、仮想素子の信号に対応するデータに対して「スロープ付加」のみを行うように構成されている。実素子１のグループＧ１では、仮想素子１０１ａ～１０１ｃの信号に対応するデータに対して、データ処理部３０Ａに、サンプル遅延部１０４ａ～１０４ｃ、及びＦＦＴ１０５ａ～１０５ｃが存在しない。
【0080】
同様に、実素子２のグループＧ２では、仮想素子２０１ａ～２０１ｃの信号に対応するデータに対して、データ処理部３０Ａに、サンプル遅延部２０４ａ～２０４ｃ、及びＦＦＴ２０５ａ～２０５ｃが存在しない。
【0081】
本実施形態では、第１の実施形態と同様に、ある実素子のグループに属する仮想素子群に対し、サンプル遅延処理時にその実素子と同じサンプル数ｎによるサンプル遅延ｎＴを考慮する。ここでは、実素子のデータに対してのみサンプル遅延ｎＴを反映し、サンプル遅延ｎＴを反映したデータを、実素子と仮想素子群の各々のスロープ付加部に入力する。そして、各スロープ付加部において最終的に、ベクトルａの大きさの限界（図１）を超えない範囲で、時間τによって各素子のデータに適切な遅延時間tを与える。
【0082】
このようにすることで、第１の実施形態よりも簡素な構成によって、一つの実素子の周囲の、遅延時間の限界を超えない範囲で各々の行路差が異なる位置に、複数の仮想素子を配置した計算になる。この構成でも、高空間分解能のフェーズドアレイアンテナ装置が実現される。
【0083】
また、実素子と仮想素子の信号を処理するコントローラ５００（例えば、ＦＰＧＡで構成）に書き込めるプログラム容量には、制限がある。しかし、本実施形態では、仮想素子用のサンプル遅延部とＦＦＴが不要となるため、プログラム容量を減らして仮想素子の数を増やすことができる。これにより、更に高空間分解能のフェーズドアレイアンテナ装置を実現できる。
【0084】
以上のとおり、第２の実施形態に係るフェーズドアレイアンテナ装置では、データ処理部（データ処理部３０Ａ）は、実アンテナ素子ごとに設けられた、信号処理部から出力される実アンテナ素子で受信した信号のデータに対し、サンプリング間隔Ｔとサンプル数ｎを用いたサンプル遅延処理を行う第１の遅延部（サンプル遅延部１０４ｒ，２０４ｒ）と、実アンテナ素子ごとに設けられた、第１の遅延部から出力されるサンプル遅延処理後のデータに対し、高速フーリエ変換を行う高速フーリエ変換部（ＦＦＴ１０５ｒ，２０５ｒ）と、実アンテナ素子及び仮想アンテナ素子ごとに設けられた、高速フーリエ変換部から出力されるデータに対し、時間τを用いた位相スロープを付加することによる遅延処理を行い加算部へ出力する複数の第２の遅延部（スロープ付加部１０６ｒ，１０６ａ～１０６ｃ，２０６ｒ，２０６ａ～２０６ｃ）と、を有する。
【0085】
＜第３の実施形態＞
第３の実施形態は、第２の実施形態に係るフェーズドアレイアンテナ装置６００（図６参照）のデータ処理部３０Ａの構成を更に簡素化した例である。
第３の実施形態は、第２の実施形態に係るフェーズドアレイアンテナ装置６００（図６参照）のデータ処理部３０Ａの構成を更に簡素化した例である。
【0086】
図７は、本発明の第３の実施形態に係るフェーズドアレイアンテナ装置の構成例を示す図である。図７に示すフェーズドアレイアンテナ装置７００では、コントローラ５００が、第２の実施形態に係るデータ処理部３０Ａ（図６）ではなく、データ処理部３０Ｂを備える。
【0087】
データ処理部３０Ｂは、実素子及び仮想素子の信号に対応するデータに対して「スロープ付加」のみを行うように構成されている。データ処理部３０Ｂは、実素子及び仮想素子ともに、サンプル遅延させることなく、スロープ付加部において遅延時間ｔに基づくｅｊ２πｆｔを位相スロープとして掛けることができる。
【0088】
実素子１のグループＧ１では、実素子１０１ｒ及び仮想素子１０１ａ～１０１ｃの信号に対応するデータに対して、データ処理部３０Ａに、サンプル遅延部１０４ｒ，１０４ａ～１０４ｃ、及びＦＦＴ１０５ｒ，１０５ａ～１０５ｃが存在しない。同様に、実素子２のグループＧ２では、実素子２０１ｒ及び仮想素子２０１ａ～２０１ｃの信号に対応するデータに対して、データ処理部３０Ａに、サンプル遅延部２０４ｒ，２０４ａ～２０４ｃ、及びＦＦＴ２０５ｒ，２０５ａ～２０５ｃが存在しない。
【0089】
本実施形態では、あるグループに属する実素子及び仮想素子群に対し、スロープ付加処理時にその実素子と同じサンプル数ｎによるサンプル遅延ｎＴを考慮する。すなわち、ｔ＝ｎＴ＋τで規定される遅延時間ｔに関し、実素子とその周囲の仮想素子群で同じサンプル遅延ｎＴを、実素子及び仮想素子群のデータに対するスロープ付加に反映する。各スロープ付加部は、ベクトルａの大きさの限界（図１）を超えない範囲で、サンプル遅延ｎＴ込みの時間τによって各素子のデータに適切な遅延時間tを与える。
【0090】
このようにすることで、第２の実施形態よりも簡素な構成によって、一つの実素子の周囲の、遅延時間の限界を超えない範囲で各々の行路差が異なる位置に、複数の仮想素子を配置した計算になる。この構成でも、高空間分解能のフェーズドアレイアンテナ装置が実現される。
【0091】
以上のとおり、第３の実施形態に係るフェーズドアレイアンテナ装置では、データ処理部（データ処理部３０Ｂ）は、実アンテナ素子ごとに設けられた、信号処理部から出力される実アンテナ素子で受信した信号のデータに対し、高速フーリエ変換を行う高速フーリエ変換部（ＦＦＴ１０５ｒ，２０５ｒ）と、実アンテナ素子及び仮想アンテナ素子ごとに設けられた、高速フーリエ変換部から出力されるデータに対し、遅延時間ｔを用いた位相スロープを付加することによる遅延処理を行い加算部へ出力する複数の遅延部（スロープ付加部１０６ｒ，１０６ａ～１０６ｃ，２０６ｒ，２０６ａ～２０６ｃ）と、を有する。
【0092】
【0093】
［実アンテナ素子のみの場合］
図８Ａ及び図８Ｂは、複数の実アンテナ素子によるアレイアンテナとそのビームパターンの例を示す図である。図８Ａには、１４個の実アンテナ素子で構成されるアレイアンテナの例を示し、図８Ｂには、そのアレイアンテナにより得られるビームパターンの例を示している。図８Ａのアンテナ素子配置８１０の下に記載された「Ｚ［ｍ］」は、Ｘ－Ｙ平面に垂直な軸を意味し、アンテナ素子の高さを表している。図８Ａの例では、全ての実アンテナ素子が同じ高さ（例えば、Ｚ＝０）に設置されている。
図８Ａ及び図８Ｂは、複数の実アンテナ素子によるアレイアンテナとそのビームパターンの例を示す図である。図８Ａには、１４個の実アンテナ素子で構成されるアレイアンテナの例を示し、図８Ｂには、そのアレイアンテナにより得られるビームパターンの例を示している。図８Ａのアンテナ素子配置８１０の下に記載された「Ｚ［ｍ］」は、Ｘ－Ｙ平面に垂直な軸を意味し、アンテナ素子の高さを表している。図８Ａの例では、全ての実アンテナ素子が同じ高さ（例えば、Ｚ＝０）に設置されている。
【0094】
図８Ｂのビームパターン８２０は、アレイアンテナに対してあらゆる指向方向（方位角θ、仰角φ）から１０ＧＨｚの信号が届いた場合の行路差を基に、各素子に遅延を与えて合成したシミュレーション結果である。
【0095】
図８Ｂの下側に示す「Ｇａｉｎ」は、電力変換後のアンテナ素子の感度に関する指標である。図８Ｂの例では、指向方向（θ，φ）＝（０，０）における感度を０ｄＢとして、これに対する各指向方向の感度の比が色で表されている。例えば、比が０．１ならば－１０ｄＢ、０．０１ならば－２０ｄＢとなる。ビームパターン８２０に示すように、１４個の素子では不要方向の感度（グレーティングローブ）が無数に発生する。
【0096】
［仮想アンテナ素子を導入した場合］
図９Ａ及び図９Ｂは、実アンテナ素子の周辺に複数の仮想アンテナ素子を導入したアレイアンテナとそのビームパターンの例を示す図である。図９Ａには、１個の実アンテナ素子の周辺に１５個の仮想アンテナ素子を配置したアレイアンテナの例を示し、図９Ｂには、そのアレイアンテナにより得られるビームパターンのシミュレーション結果の例を示している。
図９Ａ及び図９Ｂは、実アンテナ素子の周辺に複数の仮想アンテナ素子を導入したアレイアンテナとそのビームパターンの例を示す図である。図９Ａには、１個の実アンテナ素子の周辺に１５個の仮想アンテナ素子を配置したアレイアンテナの例を示し、図９Ｂには、そのアレイアンテナにより得られるビームパターンのシミュレーション結果の例を示している。
【0097】
図９Ａのアンテナ素子配置９１０に示すように、実素子に対して、実素子の位置を原点にして１５個の仮想素子群が展開されている。仮想素子群と実素子の信号には、最大で１４個分の差がある。図９Ｂのビームパターン９２０において、指向方向（θ，φ）＝（０，０）の原点９２１における感度は、他の指向方向よりも高いが、不要方向の感度（グレーティングローブ）も多く発生している。
【0098】
［複数の実アンテナ素子に対して仮想アンテナ素子を導入した場合］
図１０Ａ及び図１０Ｂは、複数の実アンテナ素子の各々の周囲に複数の仮想アンテナ素子を導入したアレイアンテナとそのビームパターンの例を示す図である。図１０Ａには、１４個の実アンテナ素子それぞれの周辺に１５個の仮想アンテナ素子を配置したアレイアンテナの例を示す、図１０Ｂには、そのアレイアンテナにより得られるビームパターンのシミュレーション結果の例を示している。
図１０Ａ及び図１０Ｂは、複数の実アンテナ素子の各々の周囲に複数の仮想アンテナ素子を導入したアレイアンテナとそのビームパターンの例を示す図である。図１０Ａには、１４個の実アンテナ素子それぞれの周辺に１５個の仮想アンテナ素子を配置したアレイアンテナの例を示す、図１０Ｂには、そのアレイアンテナにより得られるビームパターンのシミュレーション結果の例を示している。
【0099】
図１０Ａのアンテナ素子配置１０１０に示すように、各実素子に対して、各実素子の位置を原点にして１５個の仮想素子群が展開されている。すなわち、アンテナ素子配置１０１０では、（１実素子＋１５仮想素子）×１４セット＝素子２２４個が配置されている。
【0100】
図１０Ｂのビームパターン１０２０に示すように、方位角及び仰角が０度の位置１０２１で感度（Ｇａｉｎ）が大幅に上がって、他の位置では感度が下がっている。なお、図８Ｂ、図９Ｂ、及び図１０Ｂの例は、第１の実施形態によるフェーズドアレイアンテナ装置４００（図４）の構成を想定したシミュレーション結果である。
【0101】
＜シミュレーション結果及び実測結果＞
発明者らは、発明の効果を検証するため、複数の実アンテナ素子によるアレイアンテナと、複数の実アンテナ素子の各々の周囲に複数の仮想アンテナ素子を導入したアレイアンテナとで、複数の指向方向からマイクロ波を受信した場合の図４に示した信号処理及びデータ処理を実行してみた。
発明者らは、発明の効果を検証するため、複数の実アンテナ素子によるアレイアンテナと、複数の実アンテナ素子の各々の周囲に複数の仮想アンテナ素子を導入したアレイアンテナとで、複数の指向方向からマイクロ波を受信した場合の図４に示した信号処理及びデータ処理を実行してみた。
【0102】
【0103】
図１１Ａは、複数の実アンテナ素子によるアレイアンテナの例と、そのアレイアンテナによるビームパターンのシミュレーションの結果を示す図である。
図１１Ｂは、複数の実アンテナ素子の各々の周囲に複数の仮想アンテナ素子を導入したアレイアンテナの例と、そのアレイアンテナによるビームパターンのシミュレーションの結果を示す図である。
これらのシミュレーションの結果は、第２の実施形態に係るフェーズドアレイアンテナ装置６００（図６）を用いて得られたものである。
図１１Ｂは、複数の実アンテナ素子の各々の周囲に複数の仮想アンテナ素子を導入したアレイアンテナの例と、そのアレイアンテナによるビームパターンのシミュレーションの結果を示す図である。
これらのシミュレーションの結果は、第２の実施形態に係るフェーズドアレイアンテナ装置６００（図６）を用いて得られたものである。
【0104】
図１１Ａのビームパターン１１１０に示すように、１４個の実素子のみの場合、グレーティングローブはメインローブの４０％以下になる。一方、図１１Ｂのビームパターン１１２０に示すように、１４個の実素子の各々に仮想素子（各１５個）を導入した場合、グレーティングローブはメインローブの１０％以下になる。このシミュレーションの結果から、仮想素子を導入することにより、アレイアンテナにおけるグレーティングローブを抑圧する効果が認められる。
【0105】
【0106】
図１２Ａは、複数の実アンテナ素子によるアレイアンテナの例と、そのアレイアンテナによる電力カウント値の実測の結果を示す図である。
図１２Ｂは、複数の実アンテナ素子の各々の周囲に複数の仮想アンテナ素子を導入したアレイアンテナの例と、そのアレイアンテナによる電力カウント値の実測の結果を示す図である。図中の“ｌｅ１４”は、１０１４を意味する。
図１２Ｂは、複数の実アンテナ素子の各々の周囲に複数の仮想アンテナ素子を導入したアレイアンテナの例と、そのアレイアンテナによる電力カウント値の実測の結果を示す図である。図中の“ｌｅ１４”は、１０１４を意味する。
【0107】
図１２Ａのアンテナ素子配置８１０では、実際に１４個の実素子を用いてアレイアンテナを製作し、このアレイアンテナで電波を受信した。また、図１２Ｂのアンテナ素子配置１０１０では、実際に１４個の実素子に対し、各実素子の周囲に１５個の仮想素子を配置した。この実測の結果は、第２の実施形態に係るフェーズドアレイアンテナ装置６００（図６）を用いた実際の測定により得られたものである。
【0108】
図１２Ａの電力カウント値データ１２１０に示すように、１４個の実素子のみの場合、グレーティングローブの電力カウント値は、メインローブの４０％以下であるが、メインローブの１０％を超える頻度が高い。一方、図１２Ｂの電力カウント値データ１２２０に示すように、グレーティングローブの電力カウント値は、メインローブ以外での値が減少し、かつ、メインローブの１０％を超える頻度も減少している。この実測の結果から、仮想素子を導入することにより、アレイアンテナにおけるグレーティングローブを抑圧する効果が認められる。
【0109】
電力カウント値は、実測で得られた値であるので、図８Ｂ、図９Ｂ、図１０Ｂ、及び図１１Ｂに示したＧａｉｎ（輝度温度スペクトル）を用いた場合と比較して大きな値となっているが、シミュレーションの結果と同程度までグレーティングローブが抑圧されたことを確認することができた。
【0110】
なお、図１１及び図１２に示す結果は、第２の実施形態によるフェーズドアレイアンテナ装置６００（図６）の構成を用いて得られたものであるが、第１及び第３の実施形態によるフェーズドアレイアンテナ装置４００，７００を用いた場合でも同様の結果が得られる。
【0111】
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限られるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、その他種々の応用例、変形例を取り得ることは勿論である。例えば、上述した実施形態は本発明を分かりやすく説明するためにフェーズドアレイアンテナ装置の構成を詳細かつ具体的に説明したものであり、必ずしも説明した全ての構成要素を備えるものに限定されない。また、各実施形態の構成の一部について、他の構成要素の追加又は置換、削除をすることも可能である。
【0112】
また、上述した実施形態において、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成要素が相互に接続されていると考えてもよい。
【符号の説明】
【0113】
１０…アンテナ素子群、 ２０…信号処理部、 ３０，３０Ａ，３０Ｂ…データ処理部、 ４０…電圧加算部、 ５０…電力変換部、 １０１ｒ，２０１ｒ…実素子、 １０１ａ～１０１ｃ，２０１ａ～２０１ｃ…仮想素子、 １０２ｒ，１０２ａ～１０２ｃ，２０２ｒ，２０２ａ～２０２ｃ…受信回路、 １０３ｒ，１０３ａ～１０３ｃ，２０３ｒ，２０３ａ～２０２ｃ…Ａ／Ｄ変換器、 １０４ｒ，１０４ａ～１０４ｃ，２０４ｒ，２０４ａ～２０４ｃ…サンプル遅延部、 １０５ｒ，１０５ａ～１０５ｃ，２０５ｒ，２０５ａ～２０５ｃ…ＦＦＴ、 １０６ｒ，１０６ａ～１０６ｃ，２０６ｒ，２０６ａ～２０６ｃ…スロープ付加部、 １０７…クロック制御部、 １０８…遅延パターンデータ、 ４００，６００，７００…フェーズドアレイアンテナ装置、 ５００…コントローラ、 Ｇ１，Ｇ２…グループ
【要約】
【課題】少ないアンテナ素子数であっても、高空間分解能を実現するフェーズドアレイアンテナ装置を提供する。
【解決手段】
複数の実素子１０１ｒ，２０１ｒと、実素子ごとに設けられた、実素子で受信したアナログ信号をデジタル信号のデータに変換する信号処理部２０と、実素子ごとに設けられた、実素子の所定範囲内に配置されていると仮定した仮想素子１０１ａ～１０１ｃ，２０１ａ～２０１ｃと実素子ごとに、信号処理部２０から出力されるデータに対して、実素子及び仮想素子の位置と、指向方向とに基づく遅延処理を行うデータ処理部３０と、複数の実素子の遅延処理後のデータと、複数の仮想素子の遅延処理後のデータとを加算処理する加算部４０と、を備える。
【選択図】図４
【解決手段】
複数の実素子１０１ｒ，２０１ｒと、実素子ごとに設けられた、実素子で受信したアナログ信号をデジタル信号のデータに変換する信号処理部２０と、実素子ごとに設けられた、実素子の所定範囲内に配置されていると仮定した仮想素子１０１ａ～１０１ｃ，２０１ａ～２０１ｃと実素子ごとに、信号処理部２０から出力されるデータに対して、実素子及び仮想素子の位置と、指向方向とに基づく遅延処理を行うデータ処理部３０と、複数の実素子の遅延処理後のデータと、複数の仮想素子の遅延処理後のデータとを加算処理する加算部４０と、を備える。
【選択図】図４
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】