特許 7493570 薄膜トランジスターアレイ基板及びこれを含む電子装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-23

(45)【発行日】2024-05-31

(54)【発明の名称】薄膜トランジスターアレイ基板及びこれを含む電子装置

(51)【国際特許分類】

   H01L 29/786 20060101AFI20240524BHJP

   G02F 1/1368 20060101ALI20240524BHJP

   G09F 9/30 20060101ALI20240524BHJP

   H05B 33/02 20060101ALI20240524BHJP

   H10K 50/10 20230101ALI20240524BHJP

   H10K 59/00 20230101ALI20240524BHJP

【ＦＩ】

H01L29/78 626A

G02F1/1368

G09F9/30 338

G09F9/30 348A

H01L29/78 618B

H05B33/02

H05B33/14 A

H10K59/00

【請求項の数】 28

(21)【出願番号】P 2022175196

(22)【出願日】2022-11-01

(65)【公開番号】P2023099453

(43)【公開日】2023-07-13

【審査請求日】2022-11-01

(31)【優先権主張番号】10-2021-0194693

(32)【優先日】2021-12-31

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】100094112

【弁理士】

【氏名又は名称】岡部 讓

(74)【代理人】

【識別番号】100106183

【弁理士】

【氏名又は名称】吉澤 弘司

(74)【代理人】

【識別番号】100114915

【弁理士】

【氏名又は名称】三村 治彦

(74)【代理人】

【識別番号】100125139

【弁理士】

【氏名又は名称】岡部 洋

(74)【代理人】

【識別番号】100209808

【弁理士】

【氏名又は名称】三宅 高志

(72)【発明者】

【氏名】任 曙 延

(72)【発明者】

【氏名】崔 聖 主

(72)【発明者】

【氏名】徐 廷 錫

(72)【発明者】

【氏名】朴 在 潤

(72)【発明者】

【氏名】鄭 進 元

【審査官】田付 徳雄

(56)【参考文献】

【文献】米国特許出願公開第２０２０／０１１９１５４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０３００８９９（ＵＳ，Ａ１）

【文献】特開２０１６－１４９５５２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／３３６

Ｇ０２Ｆ １／１３６８

Ｇ０９Ｆ ９／３０

Ｈ０５Ｂ ３３／０２

Ｈ１０Ｋ ５０／１０

Ｈ１０Ｋ ５９／１０

(57)【特許請求の範囲】

【請求項1】

少なくとも一つの薄膜トランジスターを含むパネルと、
前記パネルに結合され、前記パネルを駆動するための駆動回路を含む電子装置であって、
前記パネルは、
基板と、
前記基板上に配置された第１電極と、
前記第１電極の上面の一部を露出するホールを含む第１絶縁膜と、
前記第１絶縁膜の上面の一部及び前記第１電極の上面の一部に接触されたアクティブ層と、
前記アクティブ層上に配置された第２絶縁膜と、
前記第２絶縁膜上に配置されたゲート電極と、
前記ゲート電極上に配置された第３絶縁膜と、
前記第３絶縁膜に配置されてお互いに離隔され、前記アクティブ層に電気的に連結された第２電極及び第３電極を含み、
前記アクティブ層はお互いに離隔された第１チャンネル領域及び第２チャンネル領域を含み、前記第１チャンネル領域及び前記第２チャンネル領域は前記第１絶縁膜の前記ホールの側面上に位置された領域を含み、
前記アクティブ層は、
前記第１絶縁膜の上面の一部に配置されてお互いに離隔された第１領域及び第２領域と、
前記第１領域及び第２領域の間に配置されて前記第１絶縁膜の上面の一部、前記第１絶縁膜の前記ホールの側面及び前記ホール内で前記第１電極上に配置された第３領域と
を含み、
前記第１電極は少なくとも一つの溝を含み、
前記第１電極の溝の一部は前記第１絶縁膜の前記ホール全体と重畳されている、
電子装置。

【請求項2】

前記アクティブ層は酸化物半導体であることを特徴とする請求項１に記載の電子装置。

【請求項3】

前記ゲート電極は前記アクティブ層の前記第３領域と重畳されたことを特徴とする請求項１に記載の電子装置。

【請求項4】

前記第２電極は前記アクティブ層の前記第１領域と接触され、前記第３電極は前記アクティブ層の前記第２領域と接触されたことを特徴とする請求項１に記載の電子装置。

【請求項5】

前記第３領域はお互いに離隔された前記第１チャンネル領域及び前記第２チャンネル領域を含むことを特徴とする請求項１に記載の電子装置。

【請求項6】

前記第１チャンネル領域は、
前記アクティブ層の前記第１領域から延長されて前記第１絶縁膜の上面の一部に配置され、
前記第１絶縁膜の前記ホールの側面の一部に配置され、
前記ホールと重畳された前記第１電極の上面の一部に配置されたことを特徴とする請求項５に記載の電子装置。

【請求項7】

前記第２チャンネル領域は、
前記アクティブ層の前記第２領域から延長されて前記第１絶縁膜の上面の一部に配置され、
前記第１絶縁膜の前記ホールの側面の一部に配置され、
前記ホールと重畳された第１電極の上面の一部に配置されたことを特徴とする請求項５に記載の電子装置。

【請求項8】

前記第１チャンネル領域の長さ及び前記第２チャンネル領域の長さは前記第１絶縁膜の高さに比例することを特徴とする請求項５に記載の電子装置。

【請求項9】

前記アクティブ層を含むトランジスターがオン状態である時、
前記第１チャンネル領域と前記第２チャンネル領域との間に位置された連結部を含み、
前記連結部の抵抗は前記第１及び第２チャンネル領域の抵抗より高いことを特徴とする請求項５に記載の電子装置。

【請求項10】

前記アクティブ層はお互いに離隔された第１チャンネル領域及び第２チャンネル領域を含み、
前記第１及び第２チャンネル領域の長さは前記第１電極の前記溝の高さと比例することを特徴とする請求項１に記載の電子装置。

【請求項11】

少なくとも一つの薄膜トランジスターを含むパネルと、
前記パネルに結合され、前記パネルを駆動するための駆動回路を含む電子装置であって、
前記パネルは、
基板と、
前記基板上に配置された第１電極と、
前記第１電極の上面の一部を露出するホールを含む第１絶縁膜と、
前記第１絶縁膜の上面の一部及び前記第１電極の上面の一部に接触されたアクティブ層と、
前記アクティブ層上に配置された第２絶縁膜と、
前記第２絶縁膜上に配置されたゲート電極と、
前記ゲート電極上に配置された第３絶縁膜と、
前記第３絶縁膜に配置されてお互いに離隔され、前記アクティブ層に電気的に連結された第２電極及び第３電極を含み、
前記アクティブ層はお互いに離隔された第１チャンネル領域及び第２チャンネル領域を含み、前記第１チャンネル領域及び前記第２チャンネル領域は前記第１絶縁膜の前記ホールの側面上に位置された領域を含み、
前記アクティブ層は、
前記第１絶縁膜の上面の一部及び前記ホールの一部に配置された第１アクティブ層及び前記第１絶縁膜の上面の他の一部及び前記ホールの残り一部に配置された第２アクティブ層を含む、
電子装置。

【請求項12】

前記第１アクティブ層は、
Ｎ＋不純物イオンが注入された領域である第１部分と、
前記第１部分と離隔され、前記第１絶縁膜の前記ホールで前記第１電極の上面の一部に配置された第２部分と、
前記第１及び第２部分の間に配置されて前記第１絶縁膜の前記ホールと未重畳された領域に配置された部分、前記第１絶縁膜の前記ホールの側面と重畳された領域に配置された部分及び前記第１絶縁膜の前記ホール内で前記第１電極の上面の一部に配置された第３部分を含むことを特徴とする請求項１１に記載の電子装置。

【請求項13】

前記第１アクティブ層の前記第３部分は前記第１アクティブ層のチャンネル領域であり、
前記第３部分の長さは前記第１絶縁膜の前記ホールの高さに比例することを特徴とする請求項１２に記載の電子装置。

【請求項14】

前記第２アクティブ層は、
Ｐ＋不純物イオンが注入された領域である第４部分と、
前記第４部分と離隔され、前記第１絶縁膜の前記ホールで前記第１電極の上面の一部に配置された第５部分と、
前記第４及び第５部分の間に配置されて前記第１絶縁膜の前記ホールと未重畳された領域に配置された部分、前記第１絶縁膜の前記ホールの側面が一部と重畳された領域に配置された部分及び前記第１絶縁膜の前記ホール内で前記第１電極の上面の一部に配置された第６部分を含むことを特徴とする請求項１１に記載の電子装置。

【請求項15】

前記第２アクティブ層の前記第６部分は前記第２アクティブ層のチャンネル領域であり、
前記第６部分の長さは前記第１絶縁膜の前記ホールの高さに比例することを特徴とする請求項１４に記載の電子装置。

【請求項16】

前記第１絶縁膜の前記ホール内で、
前記第１アクティブ層の一部と前記第２アクティブ層の一部はお互いに重畳されたことを特徴とする請求項１１に記載の電子装置。

【請求項17】

前記第１電極はソース電極であり、
前記第２電極及び前記第３電極はドレイン電極であることを特徴とする請求項１に記載の電子装置。

【請求項18】

前記第２電極及び第３電極には同一の信号が印加されることを特徴とする請求項１に記載の電子装置。

【請求項19】

前記第２電極及び第３電極にはお互いに異なる信号が印加されることを特徴とする請求項１に記載の電子装置。

【請求項20】

前記第１電極の幅は前記アクティブ層の幅より長いことを特徴とする請求項１に記載の電子装置。

【請求項21】

基板上に、第１面を有する第１電極と、
前記第１電極の前記第１面上の第１絶縁膜と、
前記第１絶縁膜を通って延長して、前記第１電極の前記第１面を露出するホールと、
前記第１絶縁膜および前記ホール上に、前記ホールで第１電極の前記第１面に接触されたアクティブ層と、
前記アクティブ層上の第２絶縁膜と、
前記第２絶縁膜上のゲート電極と、
前記アクティブ層上に、前記第２絶縁膜を通って延長して、前記アクティブ層に電気的に連結された第２電極と、
前記アクティブ層上に、前記第２電極に離間して反対側に配置され、前記第２絶縁膜を通って延長して、前記アクティブ層に電気的に連結された第３電極を含み、
前記第１絶縁膜は、前記第１絶縁膜を通って延長する前記ホールによって形成された第１傾斜面と反対側の第２傾斜面及び前記第１電極の前記第１面と反対側の第３面を有し、
前記アクティブ層は、前記ホールの前記第１電極の前記第１面から前記第１絶縁膜の前記第２傾斜面まで延長し、少なくとも部分的に前記第１絶縁膜の前記第３面と重畳し、
前記第１電極は前記第１面に隣接する第２面を有し、前記第１電極の前記第１面は前記第１電極の溝にあり、前記第１電極は前記第１面と前記第２面との間の傾斜面を含み、
前記第１絶縁膜を通って延長する前記ホールの幅は、前記溝の幅よりも小さい、
薄膜トランジスターアセンブリ。

【請求項22】

前記第３電極は、前記第１絶縁膜の前記第３面に少なくとも部分的に重畳する前記アクティブ層の一部と重畳し、
前記第１絶縁膜の前記第２面及び前記第１絶縁膜の前記第３面は互いに離間して、互いに同一平面上にあることを特徴とする請求項２１に記載の薄膜トランジスターアセンブリ。

【請求項23】

前記アクティブ層、前記第２絶縁膜及び前記ゲート電極は、それぞれ前記第１電極の前記溝の対応する位置に溝を含むことを特徴とする請求項２１に記載の薄膜トランジスターアセンブリ。

【請求項24】

少なくとも１つの薄膜トランジスターを含む電子装置であって、
前記薄膜トランジスターは、
基板上に、第１面を有する第１電極と、
前記第１電極の前記第１面上の第１絶縁膜と、
前記第１絶縁膜を通って延長して、前記第１電極の前記第１面を露出するホールと、
前記第１絶縁膜および前記ホール上に、前記ホールで第１電極の前記第１面に接触されたアクティブ層と、
前記アクティブ層上の第２絶縁膜と、
前記第２絶縁膜上のゲート電極と、
前記アクティブ層上に、前記第２絶縁膜を通って延長して、前記アクティブ層に電気的に連結された第２電極と、
前記アクティブ層上に、前記第２電極に離間して反対側に配置され、前記第２絶縁膜を通って延長して、前記アクティブ層に電気的に連結された第３電極を含み、
前記第１絶縁膜は、前記第１絶縁膜を通って延長する前記ホールによって形成された第１傾斜面及び前記第１電極の前記第１面と反対側の第２面を有し、
前記アクティブ層は、前記ホールの前記第１電極の前記第１面から前記第１絶縁膜の前記第１傾斜面まで延長し、少なくとも部分的に前記第１絶縁膜の前記第２面と重畳し、
前記第１絶縁膜は、前記第１絶縁膜を通って延長する前記ホールによって形成された前記第１傾斜面と反対側の第２傾斜面及び前記第１電極の前記第１面と反対側の第３面を有し、
前記アクティブ層は、前記ホールの前記第１電極の前記第１面から前記第１絶縁膜の前記第２傾斜面まで延長し、少なくとも部分的に前記第１絶縁膜の前記第３面と重畳し、
前記第１電極は前記第１面に隣接する第２面を有し、前記第１電極の前記第１面は前記第１電極の溝にあり、前記第１電極は前記第１面と前記第２面との間の傾斜面を含み、
前記第１絶縁膜を通って延長する前記ホールの幅は、前記溝の幅よりも小さい、
電子装置。

【請求項25】

前記第２電極は、前記第１絶縁膜の前記第２面に少なくとも部分的に重畳する請求項２４に記載の電子装置。

【請求項26】

前記第３電極は、前記第１絶縁膜の前記第３面に少なくとも部分的に重畳する前記アクティブ層の一部と重畳し、
前記第１絶縁膜の前記第２面及び前記第１絶縁膜の前記第３面は互いに離間して、互いに同一平面上にあることを特徴とする請求項２４に記載の電子装置。

【請求項27】

前記アクティブ層、前記第２絶縁膜及び前記ゲート電極は、それぞれ前記第１電極の前記溝の対応する位置に溝を含むことを特徴とする請求項２４に記載の電子装置。

【請求項28】

前記ゲート電極上の第３絶縁膜をさらに含み、
前記第２電極及び前記第３電極は、前記第３絶縁膜上にあり、
前記第２電極は、前記第３絶縁膜及び前記第２絶縁膜を通って延長し、前記アクティブ層に電気的に接続され、
前記第３電極は、前記第３絶縁膜及び前記第２絶縁膜を通って延長し、前記アクティブ層に電気的に接続されることを特徴とする請求項２４に記載の電子装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施例は、薄膜トランジスターアレイ基板及びこれを含む電子装置に関する。

【背景技術】

【0002】

情報化社会が発展することによって、表示装置、照明装置などの多様な電子装置に対する要求が多様な形態で増加している。このような電子装置はデータラインとゲートラインが配置されたパネルと、データラインを駆動するためのデータドライバーと、ゲートラインを駆動するためのゲートドライバーを含むことができる。

【0003】

このような電子装置の核心構成であるパネルは駆動のために数多くのトランジスターが多様な機能で配置されることができる。

【0004】

これにより、パネル製作工程は必然的に複雑になって難しくなる。これによって、工程便宜性を追い求めると、トランジスターの素子性能が落ちる問題点が発生することがある。

【0005】

また、高い解像度などの電子装置の優秀な特性を実現するためにはトランジスターの集積度が高くならなければならない。しかし、工程及び設計などの問題でトランジスターの面積を無制限に減らすことが技術的に困難であるので、トランジスターの特性を落とさずに、これらが占める面積を調節することは有益である。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本開示の実施例は、短いチャンネル（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ）の実現及び集積化が可能な垂直構造トランジスターを含む薄膜トランジスターアレイ基板（または薄膜トランジスタ―アセンブリ）及びこれを含む電子装置に関する。

【0007】

また、本開示の実施例は狭い面積を占めながら電流特性が向上された薄膜トランジスターアレイ基板及びこれを含む電子装置に関する。

【0008】

また、本開示の実施例は向上された工程便宜性、短いチャンネル及び素子小型化をすべて可能にさせる垂直構造トランジスターを含む薄膜トランジスターアレイ基板及びこれを含む電子装置に関する。

【課題を解決するための手段】

【0009】

本開示の実施例は、少なくとも一つの薄膜トランジスターを含むパネル及びパネルを駆動するための駆動回路を含み、パネルは、基板、基板上に配置された第１電極、第１電極の上面の一部を露出するホールを含む第１絶縁膜、第１絶縁膜の上面の一部及び第１電極の上面の一部に接触されたアクティブ層、アクティブ層上に配置された第２絶縁膜、第２絶縁膜上に配置されたゲート電極、ゲート電極上に配置された第３絶縁膜及び第３絶縁膜に配置されてお互いに離隔され、アクティブ層に電気的に連結された第２電極及び第３電極を含み、第２電極及び第３電極には同一の信号が印加され、アクティブ層はお互いに離隔された第１チャンネル領域及び第２チャンネル領域を含み、第１及び第２チャンネル領域は第１絶縁膜のホールの側面上に位置された領域を含む電子装置を提供することができる。

【0010】

本開示の実施例は基板上に配置された第１電極、第１電極の上面の一部を露出するホールを含む第１絶縁膜、第１絶縁膜の上面の一部及び第１電極の上面の一部に接触されたアクティブ層、アクティブ層上に配置された第２絶縁膜、第２絶縁膜上に配置されたゲート電極、ゲート電極上に配置された第３絶縁膜及び第３絶縁膜に配置されてお互いに離隔され、アクティブ層に電気的に連結された第２電極及び第３電極を含み、第２電極及び第３電極には同一の信号が印加され、アクティブ層はお互いに離隔された第１チャンネル領域及び第２チャンネル領域を含み、第１及び第２チャンネル領域は第１絶縁膜のホールの側面上に位置された領域を含む薄膜トランジスターアレイ基板を提供することができる。

【発明の効果】

【0011】

本開示の実施例によれば、短いチャンネル（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ）の実現及び集積化が可能な垂直構造トランジスターを含む薄膜トランジスターアレイ基板及びこれを含む電子装置を提供することができる。

【0012】

本開示の実施例によれば、狭い面積を占めながら電流特性が向上された薄膜トランジスターアレイ基板及びこれを含む電子装置を提供することができる。

【0013】

本開示の実施例によれば、優秀な工程便宜性、短いチャンネル及び素子小型化をすべて可能にさせる垂直構造トランジスターを含む薄膜トランジスターアレイ基板及びこれを含む電子装置を提供することができる。

【図面の簡単な説明】

【0014】

【図1】本開示の実施例による電子装置の概略的なシステム構成図である。

【図2a】本開示の実施例による電子装置のシステム構成例示図である。

【図2b】本開示の実施例による電子装置が表示装置である場合、アクティブ領域に含まれた一つのサブピクセルの構造を概略的に示した図である。

【図3】発明の実施例によるパネル（ＰＮＬ）がＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）パネルである場合、サブピクセル（ＳＰ）の構造を示した図である。

【図4】一つのサブピクセル（ＳＰ）が駆動トランジスター（ＤＲＴ）の第２ノード（Ｎ２）と基準電圧ライン（ＲＶＬ）との間に電気的に連結された第２トランジスター（Ｔ２）をさらに含む３Ｔ（Ｔｒａｎｓｉｓｔｏｒ）１Ｃ（Ｃａｐａｃｉｔｏｒ）構造を例示的に示した図である。

【図5】本開示の実施例によるパネル（ＰＮＬ）に配置されたゲート駆動回路（ＧＤＣ）を概略的に示した図である。

【図6】本開示の実施例による電子装置に配置されたトランジスターがターンオフ（ＯＦＦ）状態である時を示した図面である。

【図7】本開示の実施例による電子装置に配置されたトランジスターがターンオン（ＯＮ）状態である時を示した図面である。

【図8】本開示の実施例によるトランジスターの断面構造を示した図である。

【図9】本開示の実施例によるトランジスターの断面構造を示した図である。

【図10】トランジスターが多結晶シリコントランジスターである構造を示した図である。

【図11】トランジスターが多結晶シリコントランジスターである構造を示した図である。

【図12】本開示の実施例による垂直構造トランジスターがサブピクセル内に配置された場合、ピクセル電極と連結されたトランジスターを示した図である。

【図13】本開示の実施例による垂直構造トランジスターがサブピクセル内に配置された場合、有機発光素子と連結されたトランジスターを示した図である。

【図14】本開示の実施例によるトランジスター（Ｔｒ）のＳ係数（ＳＳ）及びこれによる電流増加量（Ｉｏｎ５）を比較例によるトランジスター（Ｔｒ）のＳ－係数及びこれによる電流増加量と比べた図である。

【図15】本開示の実施例によるトランジスター（Ｔｒ）のＳ係数（ＳＳ）及びこれによる電流増加量（Ｉｏｎ５）を比較例によるトランジスター（Ｔｒ）のＳ係数及びこれによる電流増加量と比べた図である。

【発明を実施するための形態】

【0015】

以下、本開示の一部実施例を例示的な図面を参照して詳細に説明する。各図面の構成要素に参照符号を付け加えることにおいて、等しい構成要素に対してはたとえ他の図面上に表示されてもできるだけ等しい符号を有することができる。また、本開示を説明することにおいて、関連される公知構成または機能に対する具体的な説明が本開示の要旨を濁すことがあると判断される場合には、その詳細な説明は略することができる。本明細書上で言及された「含む」、「有する」、「なされる」などが使用される場合「～のみ」が使用されない以上他の部分が加えられることができる。構成要素を単数で表現した場合に特別な明示上な記載事項がない限り複数を含む場合を含むことができる。

【0016】

また、本開示の構成要素を説明することにおいて、第１、第２、Ａ、Ｂ、（ａ）、（ｂ）などの用語を使用することができる。このような用語はその構成要素を他の構成要素と区別するためのものであるだけで、その用語によって該当構成要素の本質、順番、順序でまたは個数などが限定されない。

【0017】

構成要素の位置関係に対する説明において、二以上の構成要素が「連結」、「結合」または「接続」などがなると記載した場合、二以上の構成要素が直接的に「連結」、「結合」または「接続」されることができるが、二以上の構成要素と異なる構成要素がさらに「介在」されて連結」、「結合」または「接続」されることもできると理解されなければならないであろう。ここで、他の構成要素はお互いに「連結」、「結合」または「接続」される二以上の構成要素中の一つ以上に含まれることもある。

【0018】

構成要素や、動作方法や製作方法などと関連された時間的流れ関係に対する説明において、例えば、「～後に」、「～に続いて」、「～次に」、「～前に」などで時間的先後関係または流れ的先後関係が説明される場合、「直ちに」または「直接」が使用されない以上連続的ではない場合も含むことができる。

【0019】

本開示の実施形態を説明するための添付図面に示された形状、サイズ、寸法（例えば、長さ、幅、高さ、厚さ、半径、直径、面積など）、比率、角度、要素数などは単なる例であり、本開示はそれに限定されない。

【0020】

図面に示されている各構成要素のサイズと厚さを含む寸法は、説明の便宜のために図示されており、本開示は、図示されている構成要素のサイズと厚さに限定されない。

【0021】

一方、構成要素に対する数値またはその対応情報（例えば、レベルなど）が言及された場合、別途の明示上記載がなくても、数値またはその対応情報は各種要因（例えば、工程上の要因、内部または外部衝撃、ノイズなど）によって発生することがある誤差範囲（例えば、約５％～１０％）を含むことで解釈されることができる。

【0022】

以下、添付された図面を参照して本開示の多様な実施例を詳しく説明する。

【0023】

図１は、本開示の実施例による電子装置の概略的なシステム構成図である。

【0024】

本開示の実施例による電子装置は表示装置、照明装置、発光装置などを含むことができる。以下では、説明の便宜のために、表示装置を中心に説明する。しかし、表示装置だけではなく、トランジスターを含むだけで、照明装置、発光装置などの他の多様な電子装置にも等しく適用されることができるであろう。

【0025】

本開示の実施例による電子装置は、映像を表示するか、または光を出力するパネル（ＰＮＬ）と、このようなパネル（ＰＮＬ）を駆動するための駆動回路を含むことができる。

【0026】

パネル（ＰＮＬ）は、複数のデータライン（ＤＬ）及び複数のゲートライン（ＧＬ）が配置されて複数のデータライン（ＤＬ）及び複数のゲートライン（ＧＬ）によって定義される複数のサブピクセル（ＳＰ）がマトリックスタイプで配列されることができる。

【0027】

パネル（ＰＮＬ）で複数のデータライン（ＤＬ）及び複数のゲートライン（ＧＬ）はお互いに交差して配置されることができる。例えば、複数のゲートライン（ＧＬ）は行（Ｒｏｗ）または例（Ｃｏｌｕｍｎ）で配列されることができ、複数のデータライン（ＤＬ）は例（Ｃｏｌｕｍｎ）または、行（Ｒｏｗ）に配列されることができる。以下では、説明の便宜のために、複数のゲートライン（ＧＬ）は行（Ｒｏｗ）で配置され、複数のデータライン（ＤＬ）は例（Ｃｏｌｕｍｎ）で配置されると仮定する。

【0028】

パネル（ＰＮＬ）には、サブピクセル構造などによって、複数のデータライン（ＤＬ）及び複数のゲートライン（ＧＬ）以外に、他の種類の信号配線が配置されることができる。駆動電圧配線、基準電圧配線、または、共通電圧配線などがさらに配置されることができる。

【0029】

パネル（ＰＮＬ）はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）パネル、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）パネルなど多様なタイプのパネルであることができる。

【0030】

パネル（ＰＮＬ）に配置される信号配線の種類は、サブピクセル構造、パネルタイプ（例えば、ＬＣＤパネル、ＯＬＥＤパネルなど）などによって変わることができる。そして、本明細書では信号配線は信号が印加される電極を含む概念である場合もある。

【0031】

パネル（ＰＮＬ）は画像（映像）が表示されるアクティブ領域（Ａ／Ａ）と、その外郭領域で画像が表示されない非アクティブ領域（Ｎ／Ａ）を含むことができる。ここで、非アクティブ領域（Ｎ／Ａ）はベゼル領域とも称する。

【0032】

アクティブ領域（Ａ／Ａ）には画像表示のための複数のサブピクセル（ＳＰ）が配置される。

【0033】

非アクティブ領域（Ｎ／Ａ）にはデータドライバー（ＤＤＲ）が電気的に連結されるためのパッド部が配置され、このようなパッド部と複数のデータライン（ＤＬ）との間の連結のための複数のデータリンクラインが配置されることもできる。ここで、複数のデータリンクラインは複数のデータライン（ＤＬ）が非アクティブ領域（Ｎ／Ａ）に延長された部分であるか、または、複数のデータライン（ＤＬ）と電気的に連結された別途のパターンであることができる。

【0034】

また、非アクティブ領域（Ｎ／Ａ）にはデータドライバー（ＤＤＲ）が電気的に連結されるパッド部を通じてゲートドライバー（ＧＤＲ）にゲート駆動に必要な電圧（信号）を伝達してくれるためのゲート駆動関連配線が配置されることができる。例えば、ゲート駆動関連配線は、クロック信号を伝達するためのクロック配線、ゲート電圧（ＶＧＨ、ＶＧＬ）を伝達するためのゲート電圧配線、スキャン信号生成に必要な各種制御信号を伝達するためのゲート駆動制御信号配線などを含むことができる。このようなゲート駆動関連配線は、アクティブ領域（Ａ／Ａ）に配置されるゲートライン（ＧＬ）と異なるように、非アクティブ領域（Ｎ／Ａ）に配置される。

【0035】

駆動回路は、複数のデータライン（ＤＬ）を駆動するデータドライバー（ＤＤＲ）と、複数のゲートライン（ＧＬ）を駆動するゲートドライバー（ＧＤＲ）と、データドライバー（ＤＤＲ）及びゲートドライバー（ＧＤＲ）を制御するコントローラー（ＣＴＲ）などを含むことができる。

【0036】

データドライバー（ＤＤＲ）は複数のデータライン（ＤＬ）にデータ電圧を出力することで複数のデータライン（ＤＬ）を駆動することができる。

【0037】

ゲートドライバー（ＧＤＲ）は複数のゲートライン（ＧＬ）にスキャン信号を出力することで複数のゲートライン（ＧＬ）を駆動することができる。

【0038】

コントローラー（ＣＴＲ）は、データドライバー（ＤＤＲ）及びゲートドライバー（ＧＤＲ）の駆動動作に必要な各種制御信号（ＤＣＳ、ＧＣＳ）を供給してデータドライバー（ＤＤＲ）及びゲートドライバー（ＧＤＲ）の駆動動作を制御することができる。また、コントローラー（ＣＴＲ）はデータドライバー（ＤＤＲ）に映像データ（ＤＡＴＡ）を供給することができる。

【0039】

コントローラー（ＣＴＲ）は、各フレームで構成するタイミングによってスキャンを始めて、外部から入力される入力映像データをデータドライバー（ＤＤＲ）で使用するデータ信号形式に合うように転換して転換された映像データ（ＤＡＴＡ）を出力し、スキャンに合わせて適当な時間にデータ駆動を統制する。

【0040】

コントローラー（ＣＴＲ）は、データドライバー（ＤＤＲ）及びゲートドライバー（ＧＤＲ）を制御するために、垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、入力データイネーブル（ＤＥ：Ｄａｔａ Ｅｎａｂｌｅ）信号、クロック信号（ＣＬＫ）などのタイミング信号を外部（例えば、ホストシステム）から入力を受けて、各種制御信号を生成してデータドライバー（ＤＤＲ）及びゲートドライバー（ＧＤＲ）に出力する。

【0041】

例えば、コントローラー（ＣＴＲ）は、ゲートドライバー（ＧＤＲ）を制御するために、ゲートスタートパルス（ＧＳＰ：Ｇａｔｅ Ｓｔａｒｔ Ｐｕｌｓｅ）、ゲートシフトクロック（ＧＳＣ：Ｇａｔｅ Ｓｈｉｆｔ Ｃｌｏｃｋ）、ゲート出力イネーブル信号（ＧＯＥ：Ｇａｔｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）などを含む各種ゲート制御信号（ＧＣＳ：Ｇａｔｅ Ｃｏｎｔｒｏｌ Ｓｉｇｎａｌ）を出力する。

【0042】

また、コントローラー（ＣＴＲ）は、データドライバー（ＤＤＲ）を制御するために、ソーススタートパルス（ＳＳＰ：Ｓｏｕｒｃｅ Ｓｔａｒｔ Ｐｕｌｓｅ）、ソースサンプリングクロック（ＳＳＣ：Ｓｏｕｒｃｅ Ｓａｍｐｌｉｎｇ Ｃｌｏｃｋ）、ソース出力イネーブル信号（ＳＯＥ：Ｓｏｕｒｃｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）などを含む各種データ制御信号（ＤＣＳ：Ｄａｔａ Ｃｏｎｔｒｏｌ Ｓｉｇｎａｌ）を出力する。

【0043】

コントローラー（ＣＴＲ）は、通常のディスプレイ技術で利用されるタイミングコントローラー（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）であるか、または、タイミングコントローラー（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）を含んで他の制御機能もさらに遂行することができる制御装置であることができる。

【0044】

コントローラー（ＣＴＲ）は、データドライバー（ＤＤＲ）と別途の部品で構成されることもできて、データドライバー（ＤＤＲ）と共に統合されて集積回路で構成されることができる。

【0045】

データドライバー（ＤＤＲ）は、コントローラー（ＣＴＲ）から映像データ（ＤＡＴＡ）の入力を受けて複数のデータライン（ＤＬ）にデータ電圧を供給することで、複数のデータライン（ＤＬ）を駆動する。ここで、データドライバー（ＤＤＲ）はソースドライバーとも称する。

【0046】

データドライバー（ＤＤＲ）は多様なインターフェースを通じてコントローラー（ＣＴＲ）と各種信号を取り交わすことができる。

【0047】

ゲートドライバー（ＧＤＲ）は、複数のゲートライン（ＧＬ）にスキャン信号を順次に供給することで、複数のゲートライン（ＧＬ）を順次に駆動する。ここで、ゲートドライバー（ＧＤＲ）はスキャンドライバーとも称する。

【0048】

ゲートドライバー（ＧＤＲ）は、コントローラー（ＣＴＲ）の制御によって、オン（Ｏｎ）電圧またはオフ（Ｏｆｆ）電圧のスキャン信号を複数のゲートライン（ＧＬ）に順次に供給する。

【0049】

データドライバー（ＤＤＲ）は、ゲートドライバー（ＧＤＲ）によって特定ゲートラインが開かれる場合、コントローラー（ＣＴＲ）から受信した映像データ（ＤＡＴＡ）をアナログ形態のデータ電圧に変換して複数のデータライン（ＤＬ）に供給する。

【0050】

データドライバー（ＤＤＲ）は、パネル（ＰＮＬ）の一側（例えば、上側または下側）だけに位置することもできて、場合によっては、駆動方式、パネル設計方式などによってパネル（ＰＮＬ）の両側（例えば、上側と下側）にすべて位置することもできる。

【0051】

ゲートドライバー（ＧＤＲ）は、パネル（ＰＮＬ）の一側（例えば、左側または右側）だけに位置することもできて、場合によっては、駆動方式、パネル設計方式などによってパネル（ＰＮＬ）の両側（例えば、左側と右側）にすべて位置することもできる。

【0052】

データドライバー（ＤＤＲ）は一つ以上のソースドライバー集積回路（ＳＤＩＣ：Ｓｏｕｒｃｅ Ｄｒｉｖｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を含んで構成されることができる。

【0053】

各ソースドライバー集積回路（ＳＤＩＣ）はシフトレジスター（Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）、ラッチ回路（Ｌａｔｃｈ Ｃｉｒｃｕｉｔ）、デジタルアナログコンバータ（ＤＡＣ：Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）、出力バッファー（Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）などを含むことができる。データドライバー（ＤＤＲ）は、場合によっては、一つ以上のアナログデジタルコンバータ（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）をさらに含むことができる。

【0054】

各ソースドライバー集積回路（ＳＤＩＣ）は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）タイプまたはＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）タイプでパネル（ＰＮＬ）のボンディングパッド（Ｂｏｎｄｉｎｇ Ｐａｄ）に連結されるか、またはパネル（ＰＮＬ）上に直接配置されることもできる。場合によっては、各ソースドライバー集積回路（ＳＤＩＣ）はパネル（ＰＮＬ）に集積化されて配置されることもできる。また、各ソースドライバー集積回路（ＳＤＩＣ）はＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）タイプで構成されることができる。この場合、各ソースドライバー集積回路（ＳＤＩＣ）は回路フィルム上に実装され、回路フィルムを通じてパネル（ＰＮＬ）でのデータライン（ＤＬ）と電気的に連結されることができる。

【0055】

ゲートドライバー（ＧＤＲ）は複数のゲート駆動回路（ＧＤＣ）を含むことができる。ここで、複数のゲート駆動回路（ＧＤＣ）は複数のゲートライン（ＧＬ）とそれぞれ対応されることができる。

【0056】

各ゲート駆動回路（ＧＤＣ）はシフトレジスター（Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）、レベルシフタ（Ｌｅｖｅｌ Ｓｈｉｆｔｅｒ）などを含むことができる。

【0057】

各ゲート駆動回路（ＧＤＣ）はＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）タイプまたはＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）タイプでパネル（ＰＮＬ）のボンディングパッド（Ｂｏｎｄｉｎｇ Ｐａｄ）に連結されることができる。また、各ゲート駆動回路（ＧＤＣ）はＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式で構成されることができる。この場合、各ゲート駆動回路（ＧＤＣ）は回路フィルム上に実装され、回路フィルムを通じてパネル（ＰＮＬ）でのゲートライン（ＧＬ）と電気的に連結されることができる。また、各ゲート駆動回路（ＧＤＣ）はＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）タイプで構成されてパネル（ＰＮＬ）に内蔵されることができる。すなわち、各ゲート駆動回路（ＧＤＣ）はパネル（ＰＮＬ）に直接形成されることができる。

【0058】

図２ａは、本開示の実施例による電子装置のシステム構成例示図である。図２ｂは、本開示の実施例による電子装置が表示装置である場合、アクティブ領域に含まれた一つのサブピクセルの構造を概略的に示した図である。

【0059】

図２ａを参照すれば、本開示の実施例による電子装置で、データドライバー（ＤＤＲ）は多様なタイプ（ＴＡＢ、ＣＯＧ、ＣＯＦなど）のうち、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）タイプで構成され、ゲートドライバー（ＧＤＲ）は多様なタイプ（ＴＡＢ、ＣＯＧ、ＣＯＦ、ＧＩＰなど）のうち、ＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）タイプで構成されることができる。

【0060】

データドライバー（ＤＤＲ）は一つ以上のソースドライバー集積回路（ＳＤＩＣ）で構成されることができる。図２ａは、データドライバー（ＤＤＲ）が複数のソースドライバー集積回路（ＳＤＩＣ）で構成された場合を例示したものである。

【0061】

データドライバー（ＤＤＲ）がＣＯＦタイプで構成された場合、データドライバー（ＤＤＲ）を構成した各ソースドライバー集積回路（ＳＤＩＣ）は、ソース側回路フィルム（ＳＦ）上に実装されることができる。

【0062】

ソース側回路フィルム（ＳＦ）の一側は、パネル（ＰＮＬ）の非アクティブ領域（Ｎ／Ａ）に存在するパッド部（パッドの集合体）と電気的に連結されることができる。

【0063】

ソース側回路フィルム（ＳＦ）上には、ソースドライバー集積回路（ＳＤＩＣ）とパネル（ＰＮＬ）を電気的に連結するための配線が配置されることができる。

【0064】

電子装置は、複数のソースドライバー集積回路（ＳＤＩＣ）と異なる装置の間の回路的な連結のために、一つ以上のソース印刷回路基板（ＳＰＣＢ）と、制御部品と各種電気装置を実装するためのコントロール印刷回路基板（ＣＰＣＢ）を含むことができる。

【0065】

一つ以上のソース印刷回路基板（ＳＰＣＢ）にはソースドライバー集積回路（ＳＤＩＣ）が実装されたソース側回路フィルム（ＳＦ）の他側が連結されることができる。

【0066】

すなわち、ソースドライバー集積回路（ＳＤＩＣ）が実装されたソース側回路フィルム（ＳＦ）は、一側がパネル（ＰＮＬ）の非アクティブ領域（Ｎ／Ａ）と電気的に連結され、他側がソース印刷回路基板（ＳＰＣＢ）と電気的に連結されることができる。

【0067】

コントロール印刷回路基板（ＣＰＣＢ）には、データドライバー（ＤＤＲ）及びゲートドライバー（ＧＤＲ）などの動作を制御するコントローラー（ＣＴＲ）が配置されることができる。

【0068】

また、コントロール印刷回路基板（ＣＰＣＢ）には、パネル（ＰＮＬ）、データドライバー（ＤＤＲ）及びゲートドライバー（ＧＤＲ）などで各種電圧または電流を供給してくれるか、または供給する各種電圧または電流を制御するパワー管理集積回路（ＰＭＩＣ：Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）などがさらに配置されることもできる。

【0069】

ソース印刷回路基板（ＳＰＣＢ）とコントロール印刷回路基板（ＣＰＣＢ）は少なくとも一つの連結部材（ＣＢＬ）を通じて回路的に連結されることができる。ここで、連結部材（ＣＢＬ）は、一例で、可撓性印刷回路（ＦＰＣ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）、可撓性フラットケーブル（ＦＦＣ：Ｆｌｅｘｉｂｌｅ Ｆｌａｔ Ｃａｂｌｅ）などである場合がある。

【0070】

一つ以上のソース印刷回路基板（ＳＰＣＢ）とコントロール印刷回路基板（ＣＰＣＢ）は一つの印刷回路基板で統合されて構成されることもできる。

【0071】

ゲートドライバー（ＧＤＲ）がＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）タイプで構成された場合、ゲートドライバー（ＧＤＲ）に含まれた複数のゲート駆動回路（ＧＤＣ）はパネル（ＰＮＬ）の非アクティブ領域（Ｎ／Ａ）上に直接形成されることができる。

【0072】

複数のゲート駆動回路（ＧＤＣ）それぞれはパネル（ＰＮＬ）でのアクティブ領域（Ａ／Ａ）に配置された該当ゲートライン（ＧＬ）に該当スキャン信号（ＳＣＡＮ）を出力することができる。

【0073】

パネル（ＰＮＬ）上に配置された複数のゲート駆動回路（ＧＤＣ）は、非アクティブ領域（Ｎ／Ａ）に配置されたゲート駆動関連配線を通じて、スキャン信号生成に必要な各種信号（クロック信号、ハイレベルゲート電圧（ＶＧＨ）、ローレベルゲート電圧（ＶＧＬ）、スタート信号（ＶＳＴ）、リセット信号（ＲＳＴ）など）の供給を受けることができる。

【0074】

非アクティブ領域（Ｎ／Ａ）に配置されたゲート駆動関連配線は、複数のゲート駆動回路（ＧＤＣ）に最も隣接するように配置されたソース側回路フィルム（ＳＦ）と電気的に連結されることができる。

【0075】

アクティブ領域（Ａ／Ａ）には複数のサブピクセル（ＳＰ）が配置されることができる。一例で、複数のサブピクセル（ＳＰ）は発光領域（ＥＡ）と非発光領域（ＮＥＡ）を含むことができる。

【0076】

非発光領域（ＮＥＡ）には複数のトランジスター（ＤＲＴ、Ｔ１、Ｔ２）を含むことができる。発光領域（ＥＡ）と重畳された電極は非発光領域（ＮＥＡ）に配置された少なくとも一つのトランジスター（ＤＲＴ）と電気的に連結されることができる。

【0077】

これを図３及び図４を参照して具体的に検討すれば次のようである。

【0078】

図３は、本開示の実施例によるパネル（ＰＮＬ）がＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）パネルである場合、サブピクセル（ＳＰ）の構造を示した図である。

【0079】

図３を参照すれば、ＯＬＥＤパネルであるパネル（ＰＮＬ）での各サブピクセル（ＳＰ）は、駆動トランジスター（ＤＲＴ）のゲートノードに該当する第１ノード（Ｎ１）にデータ電圧（ＶＤＡＴＡ）を伝達してくれるための第１トランジスター（Ｔ１）と、映像信号電圧に該当するデータ電圧（Ｖｄａｔａ）または、これに対応される電圧を一フレーム時間の間に維持するストレージコンデンサ（Ｃｓｔ）をさらに含んで構成されることができる。

【0080】

有機発光素子（ＯＬＥＤ）は有機発光素子の第１電極（アノード電極またはカソード電極）３０１、少なくとも一層の発光層を含む有機層３０２及び第２電極（カソード電極またはアノード電極）３０３などでなされることができる。

【0081】

一例で、有機発光素子（ＯＬＥＤ）の第２電極３０３には基底電圧（ＥＶＳＳ）が印加されることができる。

【0082】

駆動トランジスター（ＤＲＴ）は有機発光素子（ＯＬＥＤ）に駆動電流を供給してくれることで有機発光素子（ＯＬＥＤ）を駆動してくれる。

【0083】

駆動トランジスター（ＤＲＴ）は第１ノード（Ｎ１）、第２ノード（Ｎ２）及び第３ノード（Ｎ３）を有する。

【0084】

駆動トランジスター（ＤＲＴ）の第１ノード（Ｎ１）はゲートノードに該当するノードとして、第１トランジスター（Ｔ１）のソースノードまたはドレインノードと電気的に連結されることができる。

【0085】

駆動トランジスター（ＤＲＴ）の第２ノード（Ｎ２）は、有機発光素子（ＯＬＥＤ）の第１電極３０１と電気的に連結されることができ、ソースノードまたはドレインノードであることができる。

【0086】

駆動トランジスター（ＤＲＴ）の第３ノード（Ｎ３）は、駆動電圧（ＥＶＤＤ）が印加されるノードとして、駆動電圧（ＥＶＤＤ）を供給する駆動電圧ライン（ＤＶＬ：Ｄｒｉｖｉｎｇ Ｖｏｌｔａｇｅ Ｌｉｎｅ）と電気的に連結されることができ、ドレインノードまたはソースノードであることができる。

【0087】

駆動トランジスター（ＤＲＴ）と第１トランジスター（Ｔ１）は、ｎタイプで構成されることもでき、ｐタイプでも構成されることもできる。

【0088】

第１トランジスター（Ｔ１）はデータライン（ＤＬ）と駆動トランジスター（ＤＲＴ）の第１ノード（Ｎ１）との間に電気的に連結され、ゲートラインを通じてスキャン信号（ＳＣＡＮ）をゲートノードで印加を受けて制御されることができる。

【0089】

このような第１トランジスター（Ｔ１）はスキャン信号（ＳＣＡＮ）によってターンオンされてデータライン（ＤＬ）から供給されたデータ電圧（Ｖｄａｔａ）を駆動トランジスター（ＤＲＴ）の第１ノード（Ｎ１）に伝達してくれることができる。

【0090】

ストレージコンデンサ（Ｃｓｔ）は駆動トランジスター（ＤＲＴ）の第１ノード（Ｎ１）と第２ノード（Ｎ２）との間に電気的に連結されることができる。

【0091】

このようなストレージコンデンサ（Ｃｓｔ）は、駆動トランジスター（ＤＲＴ）の第１ノード（Ｎ１）と第２ノード（Ｎ２）との間に存在する内部コンデンサ（Ｉｎｔｅｒｎａｌ Ｃａｐａｃｉｔｏｒ）である寄生コンデンサ（例えば、Ｃｇｓ、Ｃｇｄ）ではなく、駆動トランジスター（ＤＲＴ）の外部に意図的に設計した外部コンデンサ（Ｅｘｔｅｒｎａｌ Ｃａｐａｃｉｔｏｒ）である。

【0092】

図３に例示された各サブピクセル構造は、２Ｔ（Ｔｒａｎｓｉｓｔｏｒ）１Ｃ（Ｃａｐａｃｉｔｏｒ）構造として、説明のための例示であるだけで、１個以上のトランジスターをさらに含むか、または、場合によっては、１個以上のコンデンサをさらに含むこともできる。または、複数のサブピクセルらそれぞれが等しい構造になっていることもできて、複数のサブピクセルのうちで一部は他の構造でなっていることもある。

【0093】

図４は、一つのサブピクセル（ＳＰ）が駆動トランジスター（ＤＲＴ）の第２ノード（Ｎ２）と基準電圧ライン（ＲＶＬ）との間に電気的に連結された第２トランジスター（Ｔ２）をさらに含む３Ｔ（Ｔｒａｎｓｉｓｔｏｒ）１Ｃ（Ｃａｐａｃｉｔｏｒ）構造を例示的に示した図である。

【0094】

図４を参照すれば、第２トランジスター（Ｔ２）は駆動トランジスター（ＤＲＴ）の第２ノード（Ｎ２）と基準電圧ライン（ＲＶＬ）との間に電気的に連結され、ゲートノードで第２スキャン信号（ＳＣＡＮ２）の印加を受けてオン－オフが制御されることができる。

【0095】

第２トランジスター（Ｔ２）のドレインノードまたはソースノードは基準電圧ライン（ＲＶＬ）に電気的に連結され、第２トランジスター（Ｔ２）のソースノードまたはドレインノードは駆動トランジスター（ＤＲＴ）の第２ノード（Ｎ２）に電気的に連結されることができる。

【0096】

第２トランジスター（Ｔ２）は、一例で、ディスプレイ駆動時区間でターンオンされることができ、駆動トランジスター（ＤＲＴ）の特性値または有機発光ダイオド（ＯＬＥＤ）の特性値をセンシングするためのセンシング駆動時区間でターンオンされることができる。

【0097】

第２トランジスター（Ｔ２）は該当駆動タイミング（例えば、ディスプレイ駆動タイミングまたはセンシング駆動時区間内の初期化タイミング）に合わせて、第２スキャン信号（ＳＣＡＮ２）によってターンオンされ、基準電圧ライン（ＲＶＬ）に供給された基準電圧（Ｖｒｅｆ）を駆動トランジスター（ＤＲＴ）の第２ノード（Ｎ２）に伝達してくれることができる。

【0098】

また、第２トランジスター（Ｔ２）は該当駆動タイミング（例えば、センシング駆動時区間内のサンプリングタイミング）に合わせて、第２スキャン信号（ＳＣＡＮ２）によってターンオンされ、駆動トランジスター（ＤＲＴ）の第２ノード（Ｎ２）の電圧を基準電圧ライン（ＲＶＬ）に伝達してくれることができる。

【0099】

言い換えれば、第２トランジスター（Ｔ２）は、駆動トランジスター（ＤＲＴ）の第２ノード（Ｎ２）の電圧状態を制御するか、または、駆動トランジスター（ＤＲＴ）の第２ノード（Ｎ２）の電圧を基準電圧ライン（ＲＶＬ）に伝達してくれることができる。

【0100】

ここで、基準電圧ライン（ＲＶＬ）は基準電圧ライン（ＲＶＬ）の電圧をセンシングしてデジタル値に変換し、デジタル値を含むセンシングデータを出力するアナログデジタルコンバータと電気的に連結されることができる。

【0101】

アナログデジタルコンバータはデータ駆動回路（ＤＤＲ）を構成したソースドライバー集積回路（ＳＤＩＣ）の内部に含まれることもできる。

【0102】

アナログデジタルコンバータから出力されたセンシングデータは、駆動トランジスター（ＤＲＴ）の特性値（例えば、閾値電圧、移動度など）または有機発光ダイオド（ＯＬＥＤ）の特性値（例えば、閾値など）をセンシングするのに利用されることができる。

【0103】

一方、ストレージコンデンサ（Ｃｓｔ）は、駆動トランジスター（ＤＲＴ）の第１ノード（Ｎ１）と第２ノード（Ｎ２）との間に存在する内部コンデンサ（Ｉｎｔｅｒｎａｌ Ｃａｐａｃｉｔｏｒ）である寄生コンデンサ（例えば、Ｃｇｓ、Ｃｇｄ）ではなく、駆動トランジスター（ＤＲＴ）の外部に意図的に設計した外部コンデンサ（Ｅｘｔｅｒｎａｌ Ｃａｐａｃｉｔｏｒ）であることがある。

【0104】

駆動トランジスター（ＤＲＴ）、第１トランジスター（Ｔ１）及び第２トランジスター（Ｔ２）それぞれはｎタイプトランジスターであるか、またはｐタイプトランジスターであることがある。

【0105】

一方、第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）は別個のゲート信号であることができる。この場合、第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）はお互いに異なるゲートラインを通じて、第１トランジスター（Ｔ１）のゲートノード及び第２トランジスター（Ｔ２）のゲートノードにそれぞれ印加されることもできる。

【0106】

場合によっては、第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）は同一のゲート信号であることもある。この場合、第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）は同一のゲートラインを通じて第１トランジスター（Ｔ１）のゲートノード及び第２トランジスター（Ｔ２）のゲートノードに共通に印加されることもできる。

【0107】

図３及び図４に例示された各サブピクセル構造は説明のための例示であり、１個以上のトランジスターをさらに含むか、または、場合によっては、１個以上のコンデンサをさらに含むこともできる。

【0108】

または、複数のサブピクセルらそれぞれが同一の構造になっていることもでき、複数のサブピクセルのうちで一部は他の構造になっていることもできる。

【0109】

図５は、本開示の実施例によるパネル（ＰＮＬ）に配置されたゲート駆動回路（ＧＤＣ）を概略的に示した図である。

【0110】

図５を参照すれば、各ゲート駆動回路（ＧＤＣ）はプルアップトランジスター（Ｔｕｐ）、プルダウントランジスター（Ｔｄｏｗｎ）及び制御スイッチ回路（ＣＳＣ）などを含むことができる。

【0111】

制御スイッチ回路（ＣＳＣ）はプルアップトランジスター（Ｔｕｐ）のゲートノードに該当するＱノードの電圧と、プルダウントランジスター（Ｔｄｏｗｎ）のゲートノードに該当するＱＢノードの電圧を制御する回路として、いくつかのスイッチ（例えば、トランジスター）を含むことができる。

【0112】

プルアップトランジスター（Ｔｕｐ）はゲート信号出力ノード（Ｎｏｕｔ）を通じてゲートライン（ＧＬ）に第１レベル電圧（例えば、ハイレベル電圧（ＶＧＨ））に該当するゲート信号（Ｖｇａｔｅ）を供給するトランジスターである。プルダウントランジスター（Ｔｄｏｗｎ）はゲート信号出力ノード（Ｎｏｕｔ）を通じてゲートライン（ＧＬ）に第２レベル電圧（例えば、ローレベル電圧（ＶＧＬ））に該当するゲート信号（Ｖｇａｔｅ）を供給するトランジスターである。プルアップトランジスター（Ｔｕｐ）とプルダウントランジスター（Ｔｄｏｗｎ）はお互いに異なるタイミングにターンオンされることができる。

【0113】

プルアップトランジスター（Ｔｕｐ）は、クロック信号（ＣＬＫ）が印加されるクロック信号印加ノード（Ｎｃｌｋ）とゲートライン（ＧＬ）に電気的に連結されたゲート信号出力ノード（Ｎｏｕｔ）の間に電気的に連結され、Ｑノードの電圧によってターンオンまたはターンオフされる。

【0114】

プルアップトランジスター（Ｔｕｐ）のゲートノードはＱノードに電気的に連結される。プルアップトランジスター（Ｔｕｐ）のドレインノードまたはソースノードはクロック信号印加ノード（Ｎｃｌｋ）に電気的に連結される。プルアップトランジスター（Ｔｕｐ）のソースノードまたはドレインノードはゲート信号（Ｖｇａｔｅ）が出力されるゲート信号出力ノード（Ｎｏｕｔ）に電気的に連結される。

【0115】

プルアップトランジスター（Ｔｕｐ）は、Ｑノードの電圧によってターンオンされ、クロック信号（ＣＬＫ）のハイレベル区間でのハイレベル電圧（ＶＧＨ）を有するゲート信号（Ｖｇａｔｅ）をゲート信号出力ノード（Ｎｏｕｔ）に出力する。

【0116】

ゲート信号出力ノード（Ｎｏｕｔ）に出力されたハイレベル電圧（ＶＧＨ）のゲート信号（Ｖｇａｔｅ）は該当ゲートライン（ＧＬ）に供給される。

【0117】

プルダウントランジスター（Ｔｄｏｗｎ）は、ゲート信号出力ノード（Ｎｏｕｔ）と基底電圧ノード（Ｎｖｓｓ）との間に電気的に連結され、ＱＢノードの電圧によってターンオンまたはターンオフされる。

【0118】

プルダウントランジスター（Ｔｄｏｗｎ）のゲートノードは、ＱＢノードに電気的に連結される。プルダウントランジスター（Ｔｄｏｗｎ）のドレインノードまたはソースノードは基底電圧ノード（Ｎｖｓｓ）に電気的に連結されて正電圧に該当する基底電圧（ＶＳＳ）の印加を受ける。プルダウントランジスター（Ｔｄｏｗｎ）のソースノードまたはドレインノードは、ゲート信号（Ｖｇａｔｅ）が出力されるゲート信号出力ノード（Ｎｏｕｔ）に電気的に連結される。

【0119】

プルダウントランジスター（Ｔｄｏｗｎ）は、ＱＢノードの電圧によってターンオンされ、ローレベル電圧（ＶＧＬ）のゲート信号（Ｖｇａｔｅ）をゲート信号出力ノード（Ｎｏｕｔ）に出力する。これによって、ローレベル電圧（ＶＧＬ）のゲート信号（Ｖｇａｔｅ）はゲート信号出力ノード（Ｎｏｕｔ）を通じて該当ゲートライン（ＧＬ）に供給されることができる。ここで、ローレベル電圧（ＶＧＬ）のゲート信号（Ｖｇａｔｅ）は、一例で、基底電圧（ＶＳＳ）であることがある。

【0120】

一方、制御スイッチ回路（ＣＳＣ）は、二以上のトランジスターなどで構成されることができ、Ｑノード、ＱＢノード、セットノード（Ｓ、スタートノードとも称する）、リセットノード（Ｒ）などの主要ノードがある。場合によって、制御スイッチ回路（ＣＳＣ）は駆動電圧（ＶＤＤ）などの各種電圧が入力される入力ノードなどがさらにあり得る。

【0121】

制御スイッチ回路（ＣＳＣ）で、Ｑノードはプルアップトランジスター（Ｔｕｐ）のゲートノードと電気的に連結され、充電と放電が繰り返される。

【0122】

制御スイッチ回路（ＣＳＣ）で、ＱＢノードはプルダウントランジスター（Ｔｄｏｗｎ）のゲートノードと電気的に連結され、充電と放電が繰り返される。

【0123】

制御スイッチ回路（ＣＳＣ）で、セットノード（Ｓ）は該当ゲート駆動回路（ＧＤＣ）のゲート駆動の開始を指示するためのセット信号（ＳＥＴ）の印加を受ける。

【0124】

ここで、セットノード（Ｓ）に印加されるセット信号（ＳＥＴ）はゲートドライバー（ＧＤＲ）の外部で入力されるスタート信号（ＶＳＴ）であることもあって、現在のゲート駆動回路（ＧＤＣ）より先に進んだ以前ステージ（ｓｔａｇｅ）のゲート駆動回路（ＧＤＣ）から出力されたゲート信号（Ｖｇａｔｅ）がフィードバックされた信号（キャリー信号）であることもある。

【0125】

制御スイッチ回路（ＣＳＣ）でリセットノード（Ｒ）に印加されるリセット信号（ＲＳＴ）は、すべてのステージのゲート駆動回路（ＧＤＣ）を同時に初期化するためのリセット信号であることもあって、他のステージ（以前または以後ステージ）から入力されたキャリー信号であることができる。

【0126】

制御スイッチ回路（ＣＳＣ）はセット信号（ＳＥＴ）に回答してＱノードを充電し、リセット信号（ＲＳＴ）に回答してＱノードを放電する。制御スイッチ回路（ＣＳＣ）はＱノードとＱＢノードそれぞれをお互いに異なるタイミングに充電または放電させるためにインバーター回路を含むことができる。

【0127】

図３に示されたように、ＯＬＥＤパネルに該当するパネル（ＰＮＬ）のアクティブ領域（Ａ／Ａ）内の複数のサブピクセル（ＳＰ）それぞれには駆動トランジスター（ＤＲＴ）及び第１トランジスター（Ｔ１）が配置されることができる。但し、本実施例はこれに限定されず、図４に示されたように、ＯＬＥＤパネルに該当するパネル（ＰＮＬ）のアクティブ領域（Ａ／Ａ）内の３個以上のトランジスターが配置されることもできる。

【0128】

また、図２ａに示されたように、ゲート駆動回路（ＧＤＣ）がＧＩＰタイプで構成された場合、すなわち、ゲート駆動回路（ＧＤＣ）がパネル（ＰＮＬ）に内蔵される場合、図５のようなゲート駆動回路（ＧＤＣ）を構成する各種トランジスター（Ｔｕｐ、Ｔｄｏｗｎ、ＣＳＣ内部のトランジスター）がパネル（ＰＮＬ）のアクティブ領域（Ａ／Ａ）の外郭領域である非アクティブ領域（Ｎ／Ａ）に配置されることができる。

【0129】

一方、パネル（ＰＮＬ）のアクティブ領域（Ａ／Ａ）及び／または非アクティブ領域（Ｎ／Ａ）に配置されるトランジスターはアクティブ層のチャンネル長さによってトランジスターの素子性能（例えば、移動度、オン－オフ性能など）が変わることがある。これに、以下では、素子性能を向上させることができるデュアルタイプの並列式トランジスターの構造を説明する。

【0130】

また、トランジスターが占める面積を減らし、短いチャンネル（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ）を有して、電流特性が低下されないトランジスターの構造を説明する。

【0131】

後述する説明では説明の便宜のためにトランジスターが電子装置の駆動トランジスターであることを中心に説明するが、本開示の実施例によるトランジスターがこれに限定されるものではない。例えば、図３のＴ１、図４のＴ１及びＴ２、図５のＴｕｐ及びＴｄｏｗｎにも適用されることができる。

【0132】

図６は、本開示の実施例による電子装置に配置されたトランジスターがターンオフ（ＯＦＦ）状態である時を示した図であり、図７は本開示の実施例による電子装置に配置されたトランジスターがターンオン（ＯＮ）状態である時を示した図である。

【0133】

図６及び図７は、図２ｂのＡ－Ｂに沿って切断した断面図である。

【0134】

本開示の実施例による電子装置に配置されたトランジスターのうちで少なくとも一つは駆動時にチャンネル領域７３１、７３２が基板の表面（例えば、基板６００の上面ＵＳＳ）の方向に横切る方向に形成される垂直構造トランジスター（Ｔｒ）を含むことができる。

【0135】

例えば、垂直構造トランジスター（Ｔｒ）に含まれたアクティブ層６３０のチャンネル領域７３１、７３２が基板６００の上面ＵＳＳと平行しない領域を含むことを意味する。包括的には、アクティブ層６３０のチャンネル領域７３１、７３２と基板６００との間の角度が０°より大きく１８０°未満である領域を含む垂直構造トランジスター（Ｔｒ）をすべて含むことができる。

【0136】

図７を参照すると、チャンネル領域７３１（または第１チャンネル領域７３１）は、基板６００の上面ＵＳＳに対して角度αを形成する。より具体的には、第１電極６１０が存在する実施形態では、第１チャンネル領域７３１は、第１電極６１０の上面に対して角度αを形成する。同様に、チャンネル領域７３２（または第２チャンネル領域７３２）は、基板６００の上面ＵＳＳに対して角度βを形成する。より具体的には、第１電極６１０が存在する実施形態では、第２チャンネル領域７３２は、第１電極６１０の上面に対して角度βを形成する。上記のように、角αと角βは０°より大きく１８０°未満である。いくつかの実施例では、第１チャンネル領域７３１の角度αは第２チャンネル領域７３２の角度βと同一である。他の実施例では、第１チャンネル領域７３１の角度αと第２チャンネル領域７３２の角度βは異なってもよい。

【0137】

図７に示すように、第１チャンネル領域７３１は、第１チャンネル領域７３１と第２チャンネル領域７３２との間に配置された連結部７３３から第１領域６３１まで延びている。第１チャンネル領域７３１は、傾斜角（例えば角度α）を有する第１絶縁膜６２０の傾斜面ＩＳに沿って配置されている。同様に、第２チャンネル領域７３２は、連結部７３３から第２領域６３２まで延びている。第２チャンネル領域７３２は、傾斜角（例えば角度β）を有する第２絶縁膜６２０の傾斜面に沿って配置されている。

【0138】

図６及び図７を参照すれば、本開示の実施例によるトランジスター（Ｔｒ）は、第１電極６１０、アクティブ層６３０、ゲート電極６５０、第２電極６７０及び第３電極６８０を含むことができる。

【0139】

例えば、基板６００上には第１電極６１０が配置されることができる。

【0140】

図６及び図７では第１電極６１０が単一層である構造が示されたが、本開示の実施例がこれに限定されるものではなく、第１電極６１０は２層以上の多層構造であることもある。

【0141】

第１電極６１０はアルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）などの金属またはこれらの合金のうちで何れか一つを含むことができるが、本開示の実施例がこれに限定されるものではない。

【0142】

第１電極６１０はトランジスター（Ｔｒ）のソース電極であることができる。

【0143】

このような基板６００及び第１電極６１０上には第１電極６１０の上面（ＵＳ）の一部を露出する少なくとも一つのホール６２１（例えば、露出部ＥＰ）を構成した第１絶縁膜６２０が配置されることができる。

【0144】

第１絶縁膜６２０は無機絶縁物質、例えば、シリコンオキサイド（ＳｉＯｘ）、シリコンナイトライド（ＳｉＮｘ）及びシリコンオキシナイトライド（ＳｉＯＮ）のうちで一つ以上を含んで構成されることができる。

【0145】

第１絶縁膜６２０及び第１電極６１０上にはアクティブ層６３０が配置されることができる。

【0146】

アクティブ層６３０は第１絶縁膜６２０のホール６２１内で、第１絶縁膜６２０の側面（例えば、傾斜面ＩＳ）上に配置されて第１電極６１０の上面（ＵＳ）に配置されることができる。また、アクティブ層６３０は第１絶縁膜６２０のホール６２１の周辺まで延長されて配置されることができる。

【0147】

具体的に、アクティブ層６３０は第１絶縁膜６２０の上面（ＵＰＳ）の一部に配置され、第１絶縁膜６２０が第１電極６１０の上面（ＵＳ）を露出するホール６２１内で第１絶縁膜６２０の側面（例えば傾斜面ＩＳ）上に配置されることができる。また、アクティブ層６３０は絶縁膜６２０のホール６２１内で第１電極６１０の上面と（ＵＳ）接触されることができる。

【0148】

これに、アクティブ層６３０は少なくとも一つの段差を有する構造であることができる。例示された図は傾斜面ＩＳを含む一つの段差を示しているが、他の実施形態は複数の段差を含む複数の段差を含むことができる。

【0149】

アクティブ層６３０は酸化物（Ｏｘｉｄｅ）半導体などでなされることができる。アクティブ層６３０が酸化物半導体である場合、酸化亜鉛（ＺｎＯ）、亜鉛スズ酸化物（ＺＴＯ）、亜鉛インジウム酸化物（ＺＩＯ）、インジウム酸化物（ＩｎＯ）、チタン酸化物（ＴｉＯ）、インジウムガリウム－亜鉛酸化物（ＩＧＺＯ）、インジウム亜鉛スズ酸化物（ＩＺＴＯ）のうちで少なくとも一つを含むことができるが、本開示の実施例のアクティブ層６３０がこれに限定されるものではない。

【0150】

例えば、アクティブ層６３０はＩＧＺＯ（ＩｎＧａＺｎＯ）系酸化物半導体物質（ここで、Ｉｎの濃度はＧａの濃度より高いことがある）、ＩＺＯ（ＩｎＺｎＯ）系酸化物半導体物質、ＩＧＺＴＯ（ＩｎＧａＺｎＳｎＯ）系酸化物半導体物質、ＩＴＺＯ（ＩｎＳｎＺｎＯ）系酸化物半導体物質、ＦＩＺＯ（ＦｅＩｎＺｎＯ）系酸化物半導体物質、ＺｎＯ系酸化物半導体物質、ＳＩＺＯ（ＳｉＩｎＺｎＯ）系酸化物半導体物質、ＺｎＯＮ（Ｚｎ－Ｏｘｙｎｉｔｒｉｄｅ）系酸化物半導体物質を含むことができる。

【0151】

図６及び図７ではアクティブ層６３０が単一層である構造を示したが、本開示の実施例がこれに限定されるものではなくて、２層以上の多層構造であることもある。

【0152】

アクティブ層６３０上には第２絶縁膜６４０が配置されることができる。

【0153】

第２絶縁膜６４０は無機絶縁物質、例えば、シリコンオキサイド（ＳｉＯｘ）、シリコンナイトライド（ＳｉＮｘ）及びシリコンオキシナイトライド（ＳｉＯＮ）のうちで一つ以上を含んで構成されることができる。

【0154】

第２絶縁膜６４０上にはトランジスター（Ｔｒ）のゲート電極６５０が配置されることができる。

【0155】

図６及び図７ではゲート電極６５０が単一層である構造が示されたが、本開示の実施例がこれに限定されるものではなく、ゲート電極６５０は２層以上の多層構造であることもある。

【0156】

ゲート電極６５０はアルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）などの金属、またはこれらの合金のうちで何れか一つを含むことができるが、本開示の実施例がこれに限定されるものではない。

【0157】

このようなゲート電極６５０は第１電極６１０及びアクティブ層６３０それぞれの一部と重畳されることができる。

【0158】

また、ゲート電極６５０は第１絶縁膜６２０のホール６２１と重畳されることができる。

【0159】

ゲート電極６５０上には第３絶縁膜６６０が配置されることができる。

【0160】

第３絶縁膜６６０は無機絶縁物質、例えば、シリコンオキサイド（ＳｉＯｘ）、シリコンナイトライド（ＳｉＮｘ）及びシリコンオキシナイトライド（ＳｉＯＮ）のうちで一つ以上を含んで構成されることができる。

【0161】

第３絶縁膜６６０上にはトランジスター（Ｔｒ）の第２電極６７０と第３電極６８０が離隔して配置されることができる。

【0162】

第２電極６７０は第２絶縁膜６４０と第３絶縁膜６６０に構成されたコンタクトホールを通じてアクティブ層６３０の第１領域６３１と接触されることができる。

【0163】

第３電極６８０は第２絶縁膜６４０と第３絶縁膜６６０に構成された他のコンタクトホールを通じてアクティブ層６３０の第２領域６３２と接触されることができる。

【0164】

第２電極６７０と第３電極６８０はトランジスター（Ｔｒ）のドレイン電極であることができる。

【0165】

第２電極６７０及び第３電極６８０と電気的に連結されたアクティブ層６３０は第１領域６３１、第２領域６３２及び第３領域６３３を含むことができる。

【0166】

図６及び図７に示されたように、アクティブ層６３０の第１領域６３１と第２領域６３２は第１絶縁膜６２０上に配置された領域であり、ドーピングされた領域（または、導体化された領域）であることがある。

【0167】

そして、アクティブ層６３０の第３領域６３３は第１領域６３１と第２領域６３２の間に配置されることができる。

【0168】

アクティブ層６３０の第３領域６３３は第１絶縁膜６２０の上面の一部から第１絶縁膜６２０のホール６２１の側面上に配置されるが、第１絶縁膜６２０のホール６２１と重畳された第１電極６１０の上面に配置されることができる。

【0169】

図６を参照すれば、トランジスター（Ｔｒ）がオフ（ＯＦＦ）状態である場合（例えば、ゲートバイアスが印加されない場合）、アクティブ層６３０の第１領域６３１と第２領域６３２の抵抗はアクティブ層６３０の第３領域６３３の抵抗より低いことがある。

【0170】

言い換えれば、アクティブ層６３０の第１及び第２領域６３１、６３２はドーピングされた領域（または、導体化された領域）であるので、第３領域６３３に比べてキャリア（ｃａｒｒｉｅｒ、例えば電子）の濃度が高い領域であることがある。

【0171】

このようなアクティブ層６３０の第１乃至第３領域６３１、６３２、６３３は一体で構成されることができる。例えば、アクティブ層６３０の第１領域６３１、第２領域６３２、第３領域６３３は連続的に連続して形成されることができる。アクティブ層６３０の両端で定義される幅（Ｗ）は、ゲート電極６５０の両端で定義される幅（ＷＷ）より大きくてもよい。図６の点線で示すように、アクティブ層６３０の第３領域６３３の両端はゲート電極６５０の両端と対応されることができる。

【0172】

第１電極６１０の幅は、アクティブ層６３０の幅（Ｗ）より大きくなることがある。これに、基板６００の下部で入射される光がアクティブ層６３０に到逹することを防止することができる。アクティブ層６３０の幅（Ｗ）と第１電極６１０の幅は基板６００上に第１電極６１０が積層される方向と垂直な方向を基準にした長さであるが、アクティブ層６３０の幅（Ｗ）は、アクティブ層６１０の両末端の最短距離を意味することがある。

【0173】

すなわち、第１電極６１０が光遮断層（または光シールド層）の役割とトランジスター（Ｔｒ）のソース電極役割を同時にすることで、トランジスター（Ｔｒ）の構造が簡単になり、製造方法が簡単になることができ、製造費用も低減することができる（例えば、トランジスターの下に光シールド層を形成する余分な製造工程を省くことができる。）。すなわち、一つ以上の実施形態による新しい垂直構造トランジスターは、向上されたチャンネル設計を提供するだけでなく、より少ない部品を使用し、より少ない製造工程と費用の削減にもつながる。

【0174】

基板６００上に第１電極６１０が積層される方向を基準でアクティブ層６３０の第３領域６３３全体はゲート電極６５０と重畳されることができる。

【0175】

図７を参照すれば、トランジスター（Ｔｒ）がオン（ＯＮ）状態である場合（ゲートバイアスが印加される場合）、アクティブ層６３０は他の領域に比べてキャリア濃度が低いチャンネル領域７３１、７３２が設けることができる。

【0176】

チャンネル領域７３１、７３２はアクティブ層６３０の第３領域６３３に含まれることができる。

【0177】

トランジスター（Ｔｒ）にゲートバイアスが加えられない場合、アクティブ層６３０の第１及び第２領域６３１、６３２の抵抗より第３領域６３３の抵抗が大きいために第１及び第２領域６３１、６３２に存在するキャリアが第３領域６３３の側に移動し難いことがある。

【0178】

反対に、トランジスター（Ｔｒ）にゲートバイアスが加えられる場合、ゲートフィールド（ｇａｔｅ ｆｉｌｅｄ）によってゲート電極６５０と重畳されたアクティブ層６３０の第３領域６３３の一部領域でキャリア濃度が増加されることがある。

【0179】

これに、アクティブ層６３０の第１及び第２領域６３１、６３２に存在するキャリアが第３領域６３３を経って第１電極６１０に移動することができる。

【0180】

この時、第３領域６３３の一部はキャリアが移動する経路になることができるが、残り一部はキャリアが移動しないこともある。

【0181】

トランジスター（Ｔｒ）にゲートバイアスが加えられてキャリアが移動するアクティブ層６３０の第３領域６３３は第１チャンネル領域７３１と第２チャンネル領域７３２に定義されることができる。

【0182】

すなわち、トランジスター（Ｔｒ）がオン（ＯＮ）状態である時、アクティブ層６３０の第３領域６３３は第１チャンネル領域７３１、第２チャンネル領域７３２及び連結部７３３を含むことができる。

【0183】

図７を参照すれば、第１チャンネル領域７３１はアクティブ層６３０の第１領域６３１から延長されて第１絶縁膜６２０の上面の一部に配置され、第１絶縁膜６２０のホール６２１の側面に配置され、ホール６２１と重畳される第１電極６１０上面の一部まで配置されることができる。

【0184】

第２チャンネル領域７３２はアクティブ層６３０の第２領域６３２から延長されて第１絶縁膜６２０の上面の一部に配置され、第１絶縁膜６２０のホール６２１の側面に配置され、ホール６２１と重畳される第１電極６１０の上面の一部まで配置されることができる。

【0185】

第３領域６３３の連結部７３３は第１絶縁膜６２０のホール６２１と重畳された第１電極６１０の上面と接触されるが、第１チャンネル領域７３１及び第２チャンネル領域７３２の間に配置されることができる。

【0186】

第１チャンネル領域７３１と第２チャンネル領域７３２は、第３領域６３３の連結部７３３を基準で対称に配置されることができる。

【0187】

第１チャンネル領域７３１と第２チャンネル領域７３２のそれぞれの長さは、第１絶縁膜６２０上に配置された領域の第１長さ、第１絶縁膜６２０の側面（ホールによる側面）上に配置された領域の第２長さ及び第１電極６１０の上面と接触された領域の第３長さを合わせた長さであることがある。

【0188】

ここで、第１及び第２チャンネル領域７３１、７３２それぞれの第１及び第３長さは基板６００表面と平行な方向に対する長さであることがある。

【0189】

第１及び第２チャンネル領域７３１、７３２それぞれの第２長さは、アクティブ層６３０が配置された第１絶縁膜６２０の側面の長さと対応されることができる。

【0190】

このようなアクティブ層６３０の第１及び第２チャンネル領域７３１、７３２それぞれの長さは第２長さを含むので、第１絶縁膜６２０の側面の長さによって調節されることができる。

【0191】

第１絶縁膜６２０の高さ（Ｔ、基板６００上に第１電極６１０が積層される方向に対する長さ）が減る場合、第１絶縁膜６２０の側面の長さも短くなり、アクティブ層６３０の第１及び第２チャンネル領域７３１、７３２の長さも短くなることがある。すなわち、アクティブ層６３０の第１及び第２チャンネル領域７３１、７３２の長さは第１絶縁膜６２０の側面の長さに直接的に比例することができる。

【0192】

言い換えれば、本開示の実施例による垂直構造トランジスター（Ｔｒ）は、別途の工程（例えば、露光工程など）を通じてアクティブ層６３０の第１及び第２チャンネル領域７３１、７３２の長さが決定されるものではなく、第１絶縁膜６２０の側面の長さ（または、第１絶縁膜６２０の高さ（Ｔ））の調節だけでもアクティブ層６３０の第１及び第２チャンネル領域７３１、７３２の長さを調節することができる。

【0193】

本開示の実施例によるトランジスター（Ｔｒ）がオン（ＯＮ）状態である時、アクティブ層６３０の第１及び第２領域６３１、６３２から移動されるキャリアは第１及び第２チャンネル領域７３１、７３２を経って第１電極６１０に移動されることができる。

【0194】

この時、キャリアは最も短い経路に移動されるために、第１領域６３１と第２領域６３２から遠く位置された第３領域６３３まで移動しない。

【0195】

よって、第１チャンネル領域７３１と第２チャンネル領域７３２との間にアクティブ層６３０の連結部７３３が存在することができる。連結部７３３は第１チャンネル領域７３１及び第２チャンネル領域７３２の間で位置するが、第１及び第２チャンネル領域７３１、７３２と連結部７３３は一体で形成されることができる。

【0196】

アクティブ層６３０の連結部７３３にはキャリアが移動しないので、トランジスター（Ｔｒ）がオン（ＯＮ）状態である時、アクティブ層６３０の連結部７３３の抵抗は第１及び第２チャンネル領域７３１、７３２の抵抗より高いことがある。

【0197】

本開示の実施例によるトランジスター（Ｔｒ）は、図７に示されたように、一つのトランジスター（Ｔｒ）が２個のドレイン電極（例えば、第２電極６７０及び第３電極６８０）を含むことができる。各ドレイン電極には同一信号が印加されることができる。

【0198】

本開示の実施形態による垂直構造トランジスター（Ｔｒ）の構造はこれに限定されず、第２電極６７０と第３電極６８０に異なる信号を印加してもよい。

【0199】

すなわち、トランジスター（Ｔｒ）のゲート電極６５０（Ｇ）を外部入力端子に接続した入力線（Ｖｉｎ）に接続し、垂直構造トランジスター（Ｔｒ）のソース電極（Ｓ）である第１電極６１０をグラウンド（ＥＶＳＳ）に接続し、同じ出力線（Ｖｏｕｔ）または異なる出力線（Ｖｏｕｔ）をドレイン電極（Ｄ、Ｄ１およびＤ２）である第２電極６７０および第３電極６８０に接続してもよい。

【0200】

このように、トランジスター（Ｔｒ）は一つのソース電極、一つのアクティブ層６３０、一つのゲート電極６５０を含むが、トランジスタ（Ｔｒ）は二つのドレイン電極を持つため、二つのチャンネル領域７３１と７３２を持つことができる。

【0201】

一方、水平構造トランジスターでは、アクティブ層のチャンネル領域の長さを短くするために、微細なサイズの露光工程が必要である。しかし、露光装備の制限により、チャンネル領域の長さを短くすることは制限される。

【0202】

また、露光装備によって短いチャンネルを持つアクティブ層が形成されるが、電子デバイス（例えばパネルＰＮＬ）に形成されるトランジスタ（Ｔｒ）は、チャンネル領域長さが一定でなく、不均一である場合がある。

【0203】

反対に、本開示の実施例による垂直構造トランジスター（Ｔｒ）は、段差を有するアクティブ層６３０の下部でアクティブ層６３０の一部とソース電極（例えば、第１電極６１０の一部）が接触され、同一または異なる信号が印加されるドレイン電極（例えば、第２電極６７０及び第３電極６８０）を含むことで、短い長さを有する２個のチャンネル領域７３１、７３２を含むことができるので、短いチャンネル領域を有するアクティブ層を形成するため、露光工程を適用する必要がない。

【0204】

本開示の実施例によるトランジスター（Ｔｒ）の個数をふやさなくても短い長さのチャンネル領域を有する２個のトランジスターが配置された効果を得ることができる。

【0205】

よって、トランジスター（Ｔｒ）が占める面積を減らしながら、電流特性を向上させることができる。

【0206】

図６及び図７を参照すれば、第１絶縁膜６２０のホール６２１を利用してアクティブ層６３０が少なくとも一つの段差を有するようにすることで、チャンネル領域７３１、７３２が基板６００の表面と交差する方向を含む構造を有するようにしたが、本開示の実施例による構造がこれに限定されるものではない。

【0207】

図８及び図９は、本開示の実施例によるトランジスターの断面構造を示した図面である。

【0208】

図８及び図９は、図２ｂのＡ－Ｂに沿って切断した断面図である。

【0209】

後述する説明では前で説明した実施例と重複される内容（構成、効果など）は略することができる。

【0210】

図８及び図９を参照すれば、本開示の実施例によるトランジスター（Ｔｒ）は第１電極６１０、アクティブ層６３０、ゲート電極６５０、第２電極６７０及び第３電極６８０を含むことができる。

【0211】

第１電極６１０は少なくとも一つの溝８１１を含むことができる。

【0212】

このような第１電極６１０が配置された基板６００上には第１絶縁膜６２０が配置されることができる。

【0213】

第１絶縁膜６２０は第１電極６１０の上面の一部に配置されることができる。例えば、図８及び図９に示されたように、第１絶縁膜６２０は第１電極６１０の溝８１１と重畳された領域で第１電極６１０の上面の一部を露出するように配置されることができる。

【0214】

言い換えれば、第１電極６１０の溝８１１の一部は第１絶縁膜６２０のホール６２１の全体と重畳されることができる。

【0215】

一方、図８及び図９では第１絶縁膜６２０が第１電極６１０の溝８１１内に一部配置される構造を示したが、本開示の実施例によるトランジスター（Ｔｒ）の構造がこれに限定されるものではない。

【0216】

例えば、第１絶縁膜６２０は第１電極６１０の溝８１１の一部と未重畳されることもある。

【0217】

言い換えれば、第１絶縁膜６２０は第１電極６１０の溝８１１と対応される領域で第１電極６１０の上面の一部を露出するように配置されることができる。

【0218】

第１絶縁膜６２０及び第１電極６１０上にはアクティブ層６３０が配置されることができる。

【0219】

アクティブ層６３０は第１領域６３１、第２領域６３２及び第３領域６３３を含むことができる。

【0220】

アクティブ層６３０は第１電極６１０の溝８１１を覆う構造であることができる。言い換えれば、アクティブ層６３０は第１電極６１０の溝８１１の全体と重畳され、第１電極６１０の溝８１１の周辺領域にも配置されることができる。

【0221】

これに、第１電極６１０の溝８１１によってアクティブ層６３０は少なくとも一つの段差を有するように形成されることができる。

【0222】

アクティブ層６３０の第１領域６３１と第２領域６３２は、第１絶縁膜６２０と接触されることができる。

【0223】

また、アクティブ層６３０の第３領域６３３の一部は、第１電極６１０の溝８１１で第１電極６１０の上面と接触されることができる。第３領域６３３の残り一部は第１絶縁膜６２０の上面の一部と接触されることができる。例えば、第３領域６３３の残り一部は第１電極６１０の溝８１１と未重畳された領域に配置された第１絶縁膜６２０の表面と接触され、第１電極６１０の溝８１１と対応される領域に配置された第１絶縁膜６２０の表面にも接触されることができる。

【0224】

このようなアクティブ層６３０上には第２絶縁膜６４０が配置されることができる。

【0225】

第２絶縁膜６４０上にはゲート電極６５０が配置されることができる。

【0226】

ゲート電極６５０は第１電極６１０及びアクティブ層６３０それぞれの一部と重畳されることができる。

【0227】

ゲート電極６５０の一部は第１電極６１０の溝８１１の全体と重畳されることができる。

【0228】

このようなゲート電極６５０は第１電極６１０の溝８１１と未重畳された領域でアクティブ層６３０の一部と未重畳されることができる。例えば、ゲート電極６５０はアクティブ層６３０の第１領域６３１及び第２領域６３２それぞれと未重畳されることができる。

【0229】

ゲート電極６５０上には第３絶縁膜６６０が配置されることができる。

【0230】

第３絶縁膜６６０上にはトランジスター（Ｔｒ）の第２電極６７０と第３電極６８０が離隔して配置されることができる。

【0231】

図８に示されたように、トランジスター（Ｔｒ）がオフ（ＯＦＦ）状態である場合（ゲートバイアスが印加されない場合）、アクティブ層６３０の第１領域６３１と第２領域６３２の抵抗はアクティブ層６３０の第３領域６３３の抵抗より低いことがある。

【0232】

図９に示されたように、トランジスター（Ｔｒ）がオン（ＯＮ）状態である場合（ゲートバイアスが印加される場合）、アクティブ層６３０は他の領域に比べてキャリア濃度が低いチャンネル領域７３１、７３２が設けられることができる。

【0233】

トランジスター（Ｔｒ）がオン（ＯＮ）状態である時、アクティブ層６３０の第３領域６３３は第１チャンネル領域７３１、第２チャンネル領域７３２及び連結部７３３を含むことができる。

【0234】

図９を参照すれば、第１チャンネル領域７３１はアクティブ層６３０の第１領域６３１から延長されて第１絶縁膜６２０の上面の一部に配置され、第１電極６１０の溝８１１の側面の一部と対応される領域に配置され、溝８１１と重畳される第１電極６１０上面の一部まで配置されることができる。

【0235】

第２チャンネル領域７３２はアクティブ層６３０の第２領域６３２から延長されて第１絶縁膜６２０の上面の一部に配置され、第１電極６１０の溝８１１の側面の一部と対応される領域に配置され、溝８１１と重畳される第１電極６１０の上面の一部まで配置されることができる。

【0236】

第３領域６３３の連結部７３３は第１電極６１０の溝８１１で第１電極６１０の上面と接触されるが、第１チャンネル領域７３１及び第２チャンネル領域７３２との間に配置されることができる。

【0237】

第１チャンネル領域７３１と第２チャンネル領域７３２は第３領域６３３の連結部７３３を基準に対称で配置されることができる。

【0238】

図８及び図９を参照すると、第１チャンネル領域７３１は基板６００の上面ＵＳＳに対して角度α’を形成する。より具体的には、溝８１１を有する第１電極６１０が存在するこの実施例では、第１チャンネル領域７３１の底面ＢＳは、溝８１１における第１電極６１０の上面ＵＳＲに対して角度α’を形成する。同様に、第２チャンネル領域７３２は、基板６００の上面ＵＳＳに対して角度β’を形成する。より具体的には、本実施例では、第２チャンネル領域７３２の底面は、溝８１１内の第１電極６１０の上面ＵＳＲに対して角度β’を形成している。上記のように、角α’と角β’は０°より大きく１８０°未満である。いくつかの実施例では、第１チャンネル領域７３１の角度α’は第２チャンネル領域７３２の角度β’と同一である。他の実施例では、第１チャンネル領域７３１の角度α’と第２チャンネル領域７３２の角度β’は異なってもよい。第１電極６１０に溝が存在するいくつかの実施形態では、角度α’は角度α（図６及び図７参照）より大きくてもよい。同様に、角度β’は角度β（図６及び図７参照）よりも大きい場合がある。

【0239】

一実施形態では、図８に示すように、溝８１１の幅（ＷＲ）は、ホール６２１の幅（ＷＡ）よりも大きい（例えば、ホール６２１が第１電極６１０の表面を露出する領域）。

【0240】

一実施形態では、第１電極６１０の溝８１１により、溝８１１の上の後続の層も、それぞれの層（例えば、６４０、６５０、６６０）の対応する位置に溝を含む。

【0241】

図９で第１及び第２チャンネル領域７３１、７３２それぞれの長さは、アクティブ層６３０が配置された第１電極６１０の溝８１１の高さに比例することができる。

【0242】

すなわち、第１電極６１０の溝８１１の高さを調節することで、第１及び第２チャンネル領域７３１、７３２それぞれの長さを調節することができる。

【0243】

図８及び図９の両方の図に示すように、第１電極６１０は、第１絶縁膜６２０に接触して対向する上面または上面を含む。図６及び図７に示された実施例とは異なり、第１電極６１０は溝８１１を含む。したがって、第１電極６１０の上面は少なくとも三つの部分または部分を有する。第１電極６１０は、溝８１１の上面ＵＳＲの上にある上面ＵＳＥを含む。また、第１電極６１０は、第１電極６１０の上面ＵＳＥと第１電極６１０の上面ＵＳＲとの間の傾斜面ＩＳＥを溝８１１に含む。

【0244】

図６乃至図９では、アクティブ層６３０が酸化物半導体である構成を中心に説明したが、本開示の実施例がこれに限定されるものではない。

【0245】

例えば、トランジスター（Ｔｒ）がＣＭＯＳトランジスターであることもある。

【0246】

これを図１０及び図１１を参照して検討すれば次のようである。

【0247】

図１０及び図１１は、トランジスターが多結晶シリコントランジスターである構造を示した図である。

【0248】

図１０及び図１１は、図２ｂのＡ－Ｂに沿って切断した断面図である。

【0249】

後述する説明では前で説明した実施例と重複される内容（構成、効果など）は略することができる。

【0250】

図１０及び図１１を参照すれば、基板６００上には第１電極６１０が配置され、基板６００及び第１電極６１０上には第１電極６１０の上面の一部を露出する少なくとも一つのホール６２１を構成した第１絶縁膜６２０が配置されることができる。

【0251】

第１絶縁膜６２０及び第１電極６１０上にはアクティブ層６３０が配置されることができる。

【0252】

アクティブ層６３０は第１アクティブ層１０３１及び第２アクティブ層１０３２を含むことができる。

【0253】

第１及び第２アクティブ層１０３１、１０３２はポリシリコン（ｐｏｌｙ ｓｉｌｉｃｏｎ）でなされることができるが、本開示の実施例がこれに限定されるものではない。

【0254】

図１０を参照すれば、第１アクティブ層１０３１はお互いに離隔された第１部分１０３１ａ及び第２部分１０３２ａを含み、第１部分１０３１ａと第２部分１０３２ａとの間に位置された第３部分１０３３ａを含むことができる。

【0255】

図１０を参照すれば、第１アクティブ層１０３１の第１部分１０３１ａにはＮ＋不純物イオンが注入された領域であることができる。第１アクティブ層１０３１の第２部分１０３２ａ及び第３部分１０３３ａはイオンが注入されない領域であることができる。

【0256】

本開示の実施例による第１アクティブ層１０３１の構造がこれに限定されるものではなく、第２部分１０３２ａにもイオンが注入されることができる。

【0257】

第１アクティブ層１０３１の第３部分１０３３ａはトランジスター（Ｔｒ）がオン（ＯＮ）状態である時、キャリアが移動するチャンネル領域であることができる。第３部分１０３３ａは第１絶縁膜６２０のホール６２１と未重畳された領域上に配置された部分、第１絶縁膜６２０のホール６２１の側面と重畳された領域に配置された部分及び第１絶縁膜６２０のホール６２１内で第１電極６１０上の上面に配置された部分を含むことができる。

【0258】

トランジスター（Ｔｒ）がオン（ＯＮ）状態である時、第１部分１０３１ａのキャリアは第３部分１０３３ａを移動し、第３部分１０３３ａと第１電極６１０がコンタクトされた領域を通じて第１電極６１０に移動することができる。

【0259】

図１０を参照すれば、第２アクティブ層１０３２はお互いに離隔された第４部分１０３１ｂ及び第５部分１０３２ｂを含み、第４部分１０３１ｂと第５部分１０３２ｂの間に位置された第６部分１０３３ｂを含むことができる。

【0260】

図１０を参照すれば、第２アクティブ層１０３２の第４部分１０３１ｂはＰ＋不純物イオンが注入された領域であることができる。第２アクティブ層１０３２の第５部分１０３２ｂ及び第６部分１０３３ｂはイオンが注入されない領域であることができる。

【0261】

本開示の実施例による第２アクティブ層１０３２の構造がこれに限定されるものではなくて、第５部分１０３２ｂにもイオンが注入されることができる。

【0262】

第２アクティブ層１０３２の第６部分１０３３ｂはトランジスター（Ｔｒ）がオン（ＯＮ）状態である時、キャリアが移動するチャンネル領域であることができる。第６部分１０３３ｂは第１絶縁膜６２０のホール６２１と未重畳された領域上に配置された部分、第１絶縁膜６２０のホール６２０の側面と重畳された領域に配置された部分及び第１絶縁膜６２０のホール６２１内で第１電極６１０上の上面配置された部分を含むことができる。

【0263】

第１アクティブ層１０３１のチャンネル領域と第２アクティブ層１０３２のそれぞれは第１絶縁膜６２０のホール６２１と未重畳された領域上に配置された部分の長さ、第１絶縁膜６２０のホール６２１の側面と重畳された領域上に配置された部分の長さ及び第１絶縁膜６２０のホール６２１内で第１電極６１０上に配置された部分を合わせた長さであることができる。

【0264】

トランジスター（Ｔｒ）がオン（ＯＮ）状態である時、第４部分１０３１ｂのキャリアは第６部分１０３３ｂを移動し、第６部分１０３３ｂと第１電極６１０がコンタクトされた領域を通じて第１電極６１０に移動することができる。

【0265】

すなわち、第１及び第２アクティブ層１０３１、１０３２それぞれのチャンネル領域は第１絶縁膜６２０の高さを通じて調節されることができる。

【0266】

図１０を参照すれば、第１アクティブ層１０３１の一部と第２アクティブ層１０３２の一部は第１絶縁膜６２０のホール６２１でお互いに重畳されることができる。

【0267】

例えば、第１アクティブ層１０３１の第２部分１０３２ａの一部と第２アクティブ層１０３２の第５部分１０３２ｂの一部はお互いに重畳されることができる。

【0268】

このように、第１アクティブ層１０３１の一部及び第２アクティブ層１０３２の一部がお互いに重畳されるように配置されることで、トランジスター（Ｔｒ）が占める面積を減らすことで、素子の集積度を高めることができる。

【0269】

第１及び第２アクティブ層１０３１上には第２絶縁膜６４０が配置されることができる。

【0270】

第２絶縁膜６４０上にはゲート電極６５０が配置されることができる。

【0271】

ゲート電極６５０は第１アクティブ層１０３１の第１部分１０３１ａと第２アクティブ層１０３２の第４部分１０３１ｂはゲート電極６５０と未重畳されることができる。

【0272】

ゲート電極６５０上には第３絶縁膜６６０が配置されることができる。

【0273】

第３絶縁膜６６０上には第２電極６７０及び第３電極６８０のトランジスター（Ｔｒ）が離間して配置されることができる。

【0274】

第２電極６７０は第１アクティブ層１０３１の第１部分１０３１ａと第２アクティブ層１０３２の第４部分１０３１ｂのうちで何れか一つに電気的に連結され、第３電極６８０残り一つに電気的に連結されることができる。

【0275】

図１０を参照すれば、トランジスター（Ｔｒ）のゲート電極６５０は外部入力端と連結される入力ライン（Ｖｉｎ）に連結され、ドレイン電極である第２及び第３電極６７０、６８０は外部の出力端と連結されるお互いに異なる出力ライン（Ｖｏｕｔ）に連結されることができる。また、第１及び第２アクティブ層１０３１、１３０２と電気的に連結されたソース電極である第１電極６１０はグラウンド（ｇｒｏｕｄ、ＥＶＳＳ）に連結されることができる。

【0276】

図１０では、第１絶縁膜６２０がホール６２１内で第１アクティブ層１０３１の一部上に第２アクティブ層１０３２が配置される構造を示したが、本開示の実施例がこれに限定されるものではない。

【0277】

図１１に示されたように、第２アクティブ層１０３２の一部上に第１アクティブ層１０３１が配置されることもできる。

【0278】

このように、一つのトランジスター（Ｔｒ）がＮＭＯＳである第１アクティブ層１０３１とＰＭＯＳである第２アクティブ層１０３２を含み、一つのソース電極、一つのゲート電極及び２個のドレイン電極を含むことができる。これに、お互いに異なるタイプのアクティブ層（例えば、ＰタイプとＮタイプ）を利用してＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の垂直構造トランジスターを構成することができる。

【0279】

このような垂直構造トランジスター（Ｔｒ）は電子装置であるパネル（ＰＮＬ）に適用されることができるし、図６乃至図１１に示された垂直構造トランジスター（Ｔｒ）はアクティブ領域のサブピクセル（ＳＰ）内に配置されることができるし、これらはピクセル電極と連結されることができる。

【0280】

これを図１２を参照して検討すれば次のようである。

【0281】

図１２は、本開示の実施例による垂直構造トランジスターがサブピクセル内に配置された場合、ピクセル電極と連結されたトランジスターを示した図である。

【0282】

図１２を参照すれば、アクティブ領域（Ａ／Ａ）でサブピクセル（ＳＰ）内に配置される垂直構造トランジスター（Ｔｒ）のうちには第１電極６１０がピクセル電極１２１１と電気的に連結されなければならないトランジスター（ＤＲＴ）が存在することができる。

【0283】

このようなトランジスター（Ｔｒ）のゲート電極６５０を電極を覆いながらパッシベーション層１２１０が配置されることができる。図１２では説明の便宜のためにゲート電極６５０上にパッシベーション層１２１０が配置された構成を示したが、本開示がこれに限定されるものではなくて、ゲート電極６５０とパッシベーション層１２１０との間に他の絶縁膜などの構成が加えられることができる。

【0284】

パッシベーション層１２１０上にピクセル電極１２１１が位置することができる。ピクセル電極（ＰＸＬ）はパッシベーション層１２１０のホールを通じて第１電極６１０と連結されることができる。ここで、第１電極６１０はソース電極であることができるが、本開示の実施例がこれに限定されるものではない。

【0285】

例えば、ピクセル電極１２１１はドレイン電極とも連結されることができる。

【0286】

図１２では本開示のトランジスター（Ｔｒ）がアクティブ領域（Ａ／Ａ）に配置された構成を説明したが、本開示の実施例によるトランジスター（Ｔｒ）はパネル（ＰＮＬ）の外郭領域である非アクティブ領域にも配置されることができる。

【0287】

このような垂直構造トランジスター（Ｔｒ）が占める面積は水平構造トランジスターが占める面積に比べて狭いため、本開示の実施例によるトランジスター（ＴＲ）が非アクティブ領域に配置される場合、非アクティブ領域（ベゼル領域とも称する）のサイズを減らすことができる。

【0288】

また、一つのトランジスター（Ｔｒ）が２個のチャンネル領域を構成するので、狭い面積に配置されるにもかかわらず高い電流特性を有することができる。

【0289】

また、本開示の実施例によるトランジスター（Ｔｒ）はアクティブ層６３０が短いチャンネルを構成することで高いオンカレント特性を有することができるし、チャンネル領域と重畳された第１絶縁膜６２０の厚さ（または、高さ）または第１電極６１０の厚さ（または、高さ）を一部分だけで厚く調節してＳ係数を高めることで、稼働データ電圧範囲を広げることができる効果がある。

【0290】

すなわち、本開示の実施例によるトランジスター（Ｔｒ）はＳ係数を適切に高めることができる同時に高い電流特性を有することができる。

【0291】

図１３に示されたように、本開示の実施例によるトランジスター（Ｔｒ）は有機発光素子と連結されることもできる。

【0292】

図１３は、本開示の実施例による垂直構造トランジスターがサブピクセル内に配置された場合、有機発光素子と連結されたトランジスターを示した図である。

【0293】

図１３を参照すれば、パッシベーション層１２１０上には有機発光素子のアノード電極３０１が配置されることができる。

【0294】

アノード電極３０１及びパッシベーション層１２１０上の一部にはバンク１３００が配置されることができる。

【0295】

バンク１３００及びアノード電極３０１上には有機発光素子の有機層３０２が配置されることができる。有機層３０２上にはカソード電極３０３が配置されることができる。

【0296】

本開示の実施例によるトランジスター（Ｔｒ）の第１電極６１０は、パッシベーション層１２１０上に配置された有機発光素子のアノード電極３０１と電気的に連結されることができる。

【0297】

図１２及び図１３では本開示の実施例によるトランジスター（Ｔｒ）が一つのサブピクセルに使用される構造を示したが、本開示の実施例がこれに限定されるものではない。

【0298】

図１４は、本開示の実施例によるトランジスターが２個のサブピクセルに適用された構造を示した図である。

【0299】

図１４を参照すれば、第１ピクセル電極１４１１はトランジスター（Ｔｒ）の第２電極６７０と電気的に連結されることができ、第１ピクセル電極１４１１と離隔された第２ピクセル電極１４１２は第３電極６８０と電気的に連結されることができる。

【0300】

すなわち、お互いに異なるサブピクセルに存在するピクセル電極が一つのトランジスター（例えば、駆動トランジスター）を共有することで、電子装置の構造を単純化することができる。

【0301】

前述した説明では本開示の実施例によるトランジスターが駆動トランジスターである構造を中心に説明したが、本開示の実施例によるトランジスターは電子装置に含まれる他のトランジスターに活用されることができる。

【0302】

駆動トランジスターではない他のトランジスターで活用される場合、第２及び第３電極６７０、６８０それぞれにはお互いに異なる信号が印加されることができる。

【0303】

続いて、図１５を通じて本開示の実施例によるトランジスター（Ｔｒ）のＳ係数（ＳＳ）及びこれによる電流増加量（Ｉｏｎ５）を比較例によるトランジスター（Ｔｒ）のＳ係数及びこれによる電流増加量と比べて検討すれば次のようである。

【0304】

図１５は、本開示の実施例によるトランジスター（Ｔｒ）のＳ係数（ＳＳ）及びこれによる電流増加量（Ｉｏｎ５）を比較例によるトランジスター（Ｔｒ）のＳ係数及びこれによる電流増加量と比べた図面である。

【0305】

図１５で、比較例１は一般的なコプラナー（ｃｏｐｌａｎａｒ）構造のトランジスターのアクティブ層下部に配置された絶縁膜の厚さが５００Åである構造を有して、比較例２は一般的なコプラナー構造のトランジスターのアクティブ層下部に配置された絶縁膜の厚さが４０００Åである構造を有することができる。

【0306】

実施例１は、図６及び図７の構造を有する本開示の実施例によるトランジスターのアクティブ層６３０下部に配置された第１絶縁膜６２０の厚さが５００Åである構造を有して、実施例２は図６及び図７の構造を有する本開示の実施例によるトランジスターのアクティブ層６３０下部に配置された第１絶縁膜６２０の厚さが４０００Åである構造を有することができる。

【0307】

図１５のＳＳ値と電流増加量は各トランジスターのゲート電圧による電流値のデータを通じて導出されることができる。

【0308】

図１５を参照すれば、比較例１によるトランジスターはＳＳ値が高いが、電流増加量が比較例１、実施例１及び実施例２によるトランジスターに比べて非常に低い。

【0309】

比較例２によるトランジスターはＳＳ値も比較例１に比べて低くて、電流増加量も実施例１及び実施例２によるトランジスターに比べて非常に低い水準であることがある。

【0310】

反対に、実施例１及び実施例２によるトランジスターは、比較例１によるトランジスターに比べて高いＳＳ値を有する同時に、比較例１及び比較例２によるトランジスターに比べて高い電流増加量を有することができる。

【0311】

言い換えれば、実施例１及び実施例２によるトランジスターは高いＳＳ値と併せて高い電流増加量を有することができる。

【0312】

本開示の実施例によれば、短いチャンネル（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ）構成及び集積化が可能な垂直構造トランジスターを含む薄膜トランジスターアレイ基板及びこれを含む電子装置を提供することができる。

【0313】

本開示の実施例によれば、狭い面積を占めながら電流特性が向上された薄膜トランジスターアレイ基板及びこれを含む電子装置を提供することができる。

【0314】

本開示の実施例によれば、優秀な工程便宜性、短いチャンネル及び素子小型化をすべて可能にさせる垂直構造トランジスターを含む薄膜トランジスターアレイ基板及びこれを含む電子装置を提供することができる。

【0315】

以上の説明は本開示の技術思想を例示的に説明したことに過ぎないものであり、本開示が属する技術分野で通常の知識を有した者なら本開示の本質的な特性から脱しない範囲で多様な修正及び変形が可能であろう。また、本開示に開示された実施例は、本開示の技術思想を限定するためではなく説明するためのことであるので、このような実施例によって本開示の技術思想の範囲が限定されるものではない。本開示の保護範囲は以下の請求範囲によって解釈されなければならないし、それと同等な範囲内にあるすべての技術思想は本開示の権利範囲に含まれることで解釈されなければならないであろう。

【0316】

上記のさまざまな実施形態を組み合わせて、さらなる実施形態を提供することができる。本明細書で言及され、かつ／またはアプリケーションデータシートに記載されているすべての米国特許、米国特許出願公開、米国特許出願、外国特許、外国特許出願および非特許公開は、その全体が参照によりここに組み込まれる。さらにさらなる実施形態を提供するために、様々な特許、出願及び出版物の概念を採用するために必要であれば、実施形態の側面を修正することができる。なお、外国特許、外国特許出願、非特許公報からの参照により必須事項を組み入れることはできない。ただし、米国特許商標庁は、不適切に組み込まれた主題が、出願日に影響を与えることなく、補正によって明細書に明示的に追加されることを認めるべきである。ＡＤＳを参照して組み込む機能は試験されていない。参照によって組み込みたい参照を、文中の適切な場所に明示的にリストすることを強く勧める。

【0317】

これらの変更およびその他の変更は、上記の詳細な説明に照らして実施例に対して行うことができる。一般的に、以下の請求範囲では、使用される用語は、請求項を明細書および請求項に開示された特定の実施形態に限定すると解釈されるべきではなく、そのような請求項が権利を有する均等物の全範囲とともに、すべての可能な実施形態を含むと解釈されるべきである。したがって、請求範囲は開示によって制限されない。

【符号の説明】

【0318】

６１０ 第１電極
６２０ 第１絶縁膜
６３０ アクティブ層
６４０ 第２絶縁膜
６５０ ゲート電極
６６０ 第３絶縁膜
６７０ 第２電極
６８０ 第３電極

【図1】

【図2a】

【図2b】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】