特許 7493590 熱誘導性湾曲を低減した半導体構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-23

(45)【発行日】2024-05-31

(54)【発明の名称】熱誘導性湾曲を低減した半導体構造

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240524BHJP

   H01L 29/812 20060101ALI20240524BHJP

   H01L 29/778 20060101ALI20240524BHJP

   H01L 21/822 20060101ALI20240524BHJP

   H01L 27/04 20060101ALI20240524BHJP

   H01L 21/82 20060101ALI20240524BHJP

【ＦＩ】

H01L29/80 E

H01L29/80 H

H01L27/04 P

H01L27/04 D

H01L21/82 W

H01L21/82 D

【請求項の数】 5

(21)【出願番号】P 2022523295

(86)(22)【出願日】2020-09-01

(65)【公表番号】

(43)【公表日】2023-02-07

(86)【国際出願番号】 US2020048880

(87)【国際公開番号】W WO2021080692

(87)【国際公開日】2021-04-29

【審査請求日】2022-04-19

(31)【優先権主張番号】16/661,272

(32)【優先日】2019-10-23

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】503455363

【氏名又は名称】レイセオン カンパニー

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】タイハッチ，マシュー，シー．

(72)【発明者】

【氏名】ヴァイランコート，ジャーロッド

【審査官】岩本 勉

(56)【参考文献】

【文献】特開平１０－２２３８３９（ＪＰ，Ａ）

【文献】特開平０７－２７３２９６（ＪＰ，Ａ）

【文献】特開２０１０－２４５３５１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２

(57)【特許請求の範囲】

【請求項1】

モノリシックマイクロ波集積回路（ＭＭＩＣ）構造であって、当該ＭＭＩＣ構造は、
ダイヤモンド又は炭化ケイ素（ＳｉＣ）を含む熱伝導性基板と、
該熱伝導性基板に直接配置されたアクティブ半導体デバイスであって、
前記熱伝導性基板の上面の第１の部分に配置された窒化ガリウム（ＧａＮ）を含む下部エピタキシャル半導体層と、
該下部エピタキシャル半導体層に配置された窒化アルミニウムガリウム（ＡｌＧａＮ）を含む上部エピタキシャル半導体層と、
前記下部エピタキシャル半導体層の外面と、前記上部エピタキシャル半導体層の外面とに形成された窒化シリコン（ＳｉＮｘ）を含むパッシブ層とを含む、アクティブ半導体デバイスと、
前記熱伝導性基板の前記上面の第２の部分に直接配置されたパッシブ電気デバイスと、
前記アクティブ半導体デバイスのエッジと前記パッシブ電気デバイスとの間のギャップに配置された電気相互接続であって、前記熱伝導性基板に直接配置される電気相互接続と、を含む、
ＭＭＩＣ構造。

【請求項2】

前記アクティブ半導体デバイスは、メサ状（mesa-like）構造である、請求項１に記載のＭＭＩＣ構造。

【請求項3】

半導体構造であって、当該半導体構造は、
ダイヤモンド又は炭化ケイ素（ＳｉＣ）を含む熱伝導性基板と、
該熱伝導性基板の上面に配置されたメサ構造を含むアクティブデバイスであって、
前記熱伝導性基板の上面の第１の部分に配置された窒化ガリウム（ＧａＮ）を含む下部エピタキシャル半導体層と、
該下部エピタキシャル半導体層に配置された窒化アルミニウムガリウム（ＡｌＧａＮ）を含む上部エピタキシャル半導体層と、
前記下部エピタキシャル半導体層の外面と、前記上部エピタキシャル半導体層の外面とに形成された窒化シリコン（ＳｉＮｘ）を含むパッシブ層とを含む、アクティブデバイスと、
前記熱伝導性基板の前記上面に配置されたパッシブデバイスであって、該パッシブデバイスの底部が、前記熱伝導性基板の前記上面に直接配置される、前記パッシブデバイスと、
前記アクティブデバイスのエッジと前記パッシブデバイスとの間のギャップに配置された電気相互接続であって、前記熱伝導性基板に直接配置される電気相互接続と、を含む、
半導体構造。

【請求項4】

半導体構造を形成するための方法であって、当該方法は、
ＩＩＩ－Ｖ族半導体エピタキシャル層を有する熱伝導性基板を、ダイヤモンド又は炭化ケイ素（Ｓｉｃ）を含む前記熱伝導性基板の上面で該熱伝導性基板と直接接触して提供するステップであって、前記ＩＩＩ－Ｖ族半導体エピタキシャル層は、前記熱伝導性基板上に配置された下部エピタキシャル半導体層と、該下部エピタキシャル半導体層上に配置された上部エピタキシャル半導体層とを含む、ステップと、
アクティブ半導体デバイスを形成するための前記熱伝導性基板の上面上の第１の位置と、パッシブデバイスを形成するための前記熱伝導性基板の前記上面上の第２の位置とを決定するステップと、
該決定した第１の位置での前記熱伝導性基板の前記上面に前記ＩＩＩ－Ｖ族半導体エピタキシャル層を残しながら、前記決定した第２の位置にある前記ＩＩＩ－Ｖ族半導体エピタキシャル層の部分を除去するステップと、
前記決定した第１の位置で前記ＩＩＩ－Ｖ族半導体エピタキシャル層上に直接アクティブ半導体デバイスを形成し、前記第２の位置で直接前記パッシブデバイスを形成するステップと、
前記アクティブ半導体デバイスのエッジと前記パッシブデバイスとの間のギャップに電気相互接続を形成するステップであって、前記電気相互接続は、前記熱伝導性基板に形成され、該熱伝導性基板に直接接触する、ステップと、を含み、
前記アクティブ半導体デバイスを形成するステップは、前記下部エピタキシャル半導体層の外面と前記上部エピタキシャル半導体層の外面とに、窒化シリコン（ＳｉＮｘ）を含むパッシブ層を形成するステップを含む、
方法。

【請求項5】

半導体構造を形成するための方法であって、当該方法は、
アクティブ半導体デバイス、パッシブデバイス、及び前記アクティブ半導体デバイスを前記パッシブデバイスに接続する電気的相互接続を有する回路のようなＭＭＩＣ回路図を設計するステップと、
該設計したＭＭＩＣ回路図から、従来のマスク生成ソフトウェアプログラムを使用して、前記設計したＭＭＩＣ回路を製造するためのマスクセットを生成するステップであって、該マスクセットは、ダイヤモンド又は炭化ケイ素（ＳｉＣ）である熱伝導性基板に直接結合又は形成されたＩＩＩ－Ｖ族半導体エピタキシャル層のアクティブ領域にアクティブ半導体デバイスを形成するための第１の一連のマスクと、前記パッシブデバイスをパッシブ領域で前記アクティブ領域の外側の前記熱伝導性基板に直接形成し及び該熱伝導性基板と直接接触させるための第２の一連のマスクと、前記アクティブ半導体デバイスの電気接点上の第１の端部、前記パッシブデバイスの電気接触領域上の第２の端部、及び前記第１の端部と前記第２の端部との間に配置された電気相互接続の部分を有する電気相互接続を、前記アクティブ領域の外側の前記熱伝導性基板に直接形成し及び該熱伝導性基板と直接接触させるための第３の一連のマスクと、を含む、ステップと、
前記熱伝導性基板と、該熱伝導性基板の上面に直接結合又は成長した前記ＩＩＩ－Ｖ族半導体エピタキシャル層とを含むウェーハを提供するステップであって、前記ＩＩＩ－Ｖ族半導体エピタキシャル層は、前記熱伝導性基板上に配置された下部エピタキシャル半導体層と、該下部エピタキシャル半導体層上に配置された上部エピタキシャル半導体層とを含む、ステップと、
前記第１の一連のマスクを使用して、半導体のメサ状構造を形成し、この構造では、前記アクティブ半導体デバイスが前記エピタキシャル層の部分に形成され、前記メサ状構造の外側の前記エピタキシャル層の部分をエッチング除去し、前記ＩＩＩ－Ｖ族半導体エピタキシャル層の前記メサ状構造上に前記アクティブ半導体デバイスを形成するステップと、
前記第２の一連のマスクを使用して、前記パッシブデバイスを前記パッシブ領域で前記アクティブ領域の外側の前記熱伝導性基板に直接形成し及び該熱伝導性基板と直接接触させるステップと、
前記第３の一連のマスクを使用して、前記アクティブ半導体デバイスの電気接点上の第１の端部、前記パッシブデバイスの電気接触領域上の第２の端部、及び前記第１の端部と前記第２の端部との間に配置された電気的相互接続の部分を有する電気相互接続を、前記アクティブ領域の外側で前記熱伝導性基板上に直接形成し及び該熱伝導性基板に直接接触して、前記熱伝導性基板上に直接形成するステップと、を含み、
前記アクティブ半導体デバイスを形成するステップは、前記下部エピタキシャル半導体層の外面と前記上部エピタキシャル半導体層の外面とに、窒化シリコン（ＳｉＮｘ）を含むパッシブ層を形成するステップを含む、
方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、概して、半導体構造、より具体的には、熱誘導性湾曲（thermally induced bow）を低減した半導体構造に関する。

【背景技術】

【0002】

当技術分野で知られているように、構造が互いに結合（bind：接合）／成長する不一致の２つの材料を有する場合に、熱膨張係数（ＣＴＥ）等の異なる材料特性により、構造は湾曲する。この湾曲は、半導体デバイスの性能及び歩留まりの低下として現れる、ウェーハ製造の困難につながる。高出力モノリシックマイクロ波集積回路（ＭＭＩＣ）の製造に使用されるそのような構造の１つは、底部材料として、その熱伝導率が高いため、例えば、ダイヤモンド（１０００～２０００の範囲の熱伝導率を有する）又は炭化ケイ素（ＳｉＣ）（１２０Ｗ／（ｍ・Ｋ）のオーダーの熱伝導率を有する）等の高熱伝導率基板と、この基板の上面全体に形成又は結合されるＩＩＩ族窒化物（例えば、窒化ガリウム（ＧａＮ））等の半導体材料基板であって、その上にＦＥＴ等のアクティブデバイスが、ＧａＮ材料の部分、マッチングネットワーク等のパッシブデバイス、コンデンサ及び抵抗等のパッシブコンポーネントに載るメサ型の半導体構造として製造される、半導体材料基板と、ＧａＮの部分にもある相互接続伝送ラインと、を使用する。しかしながら、ＧａＮ上でのダイヤモンドの直接成長又は高温での結合により、１００ｍｍ（ミリメートル）ウェーハの場合に、熱膨張係数（ＣＴＥ）ＣＴＥ誘起自立型ウェーハ湾曲＞１ｍｍが形成される。この湾曲は、半導体デバイスの性能及び歩留まりの低下として現れる、ウェーハ製造の困難につながる。

【0003】

以下を含む多くの論文及び出版物がこの湾曲の問題に取り組んでいる。J. Thompson, G. Tepolt, L. Racz, A. Mueller, T. Langdo, D. Gauthier, B. Smith, Draper Laboratory “Embedded Package Wafer Bow Elimination Techniques”, http://ieeexplore.ieee.org/stamp/stamp.jsp?tp =&arnumber = 5898491; Paulo Ki、Quanzhong Jiang, Wang N. Wang, and Duncan W. E. Allsopp “Stress Engineering During the Fabrication of InGaN/GaN Vertical Light Emitting Diodes for Reducing the Quantum Confined Stark Effect”, http://ieeexplore.ieee.org/document/7728035/; Nga P. Pham, Maarten Rosmeulen, George Bryce, Deniz S. Tezcan, B. Majeed, Haris Osmanv, Imec, Kapeldreef 75, B-3001 Leuven, Belgium “Wafer bow of substrate transfer process for GaNLLED on Si 8 inch”, http://ieeexplore.ieee.org/stamp/stamp.jsp?arnumber=6507078。

【0004】

高熱伝導性基板、例えばダイヤモンド又は炭化ケイ素（ＳｉＣ）を使用するそのような構造の１つが図１に示される。基板の上面の一部にアクティブデバイス、例えばＨＥＭＴ ＦＥＴが形成され、基板の上面の別の部分にパッシブデバイス、例えば抵抗器が形成される。抵抗器及びＦＥＴは、電気的相互接続によって電気的に相互接続される。パッシブデバイスは、例えばインダクタ、コンデンサであり得、電気的相互接続は、パワースプリッタ、パワーコンバイナ、カプラ、例えば、ハイブリッドカプラ、直交カプラ、移相シフタ、入力整合ネットワーク、出力整合ネットワーク等であり得ることを理解すべきである。半導体層、ここでは例えば窒化ガリウム（ＧａＮ）が、高熱伝導性基板の上部全体に配置されることに留意されたい。半導体層の一部は、アクティブデバイス（ここではＦＥＴ）にアクティブ領域を提供するメサ型の半導体構造である一方、半導体層の他の部分は、パッシブデバイスと電気的相互接続の部分とをその上に形成している。示されるように、誘電性パッシベーション層、ここでは例えば窒化ケイ素がこの構造の上に形成される。

【発明の概要】

【0005】

本開示によれば、モノリシックマイクロ波集積回路（ＭＭＩＣ）構造が提供され、このＭＭＩＣ構造は、熱伝導性基板と；この基板の上面の第１の部分に配置された半導体層と；半導体層に配置されたアクティブ半導体デバイス層と；基板の上面の第２の部分に直接配置されたパッシブ電気デバイスと；を含む。一実施形態では、アクティブデバイスは、メサ状（mesa-like）構造である。

【0006】

一実施形態では、半導体構造が提供され、この半導体構造は、熱伝導性基板と；この基板の上面の層上に配置されたメサ構造を含むアクティブデバイスと；基板の上面に配置されたパッシブデバイスと；を含み、パッシブデバイスの底部が、基板の上面に直接配置される。

【0007】

一実施形態では、半導体構造は、アクティブデバイスとパッシブデバイスとを相互接続する電気的相互接続を含み、電気的相互接続の底面が、基板の上面に直接配置される。

【0008】

一実施形態では、半導体構造を形成するための方法が提供され、この方法は、ＩＩＩ－Ｖ族半導体エピタキシャル層を有するダイヤモンド基板を、ダイヤモンド基板の上面でダイヤモンド基板と直接接触して提供するステップと；アクティブ半導体デバイスを形成するためのダイヤモンド基板の上面上の第１の位置と、パッシブデバイスを形成するためのダイヤモンド基板の上面上の第２の位置とを決定するステップと；決定した第１の位置でのダイヤモンド（基板）の上面にＩＩＩ－Ｖ族半導体エピタキシャル層を残しながら、決定した第２の位置にあるＩＩＩ－Ｖ族半導体エピタキシャル層の部分を除去するステップと；決定した第１の位置でＩＩＩ－Ｖ族半導体エピタキシャル層上に直接アクティブデバイスを形成し、第２の位置で直接パッシブデバイスを形成するステップと；を含む。

【0009】

一実施形態では、半導体構造を形成するための方法が提供され、この方法は、アクティブ半導体デバイス、パッシブデバイス、及びアクティブデバイスをパッシブデバイスに接続する電気的相互接続を有する回路のようなＭＭＩＣ回路概略を設計するステップと；
設計したＭＭＩＣ回路図から、従来のマスク生成ソフトウェアプログラムを使用して、設計したＭＭＩＣ回路を製造するためのマスクセットを生成するステップであって、マスクセットは、熱伝導性基板に直接結合又は形成されたＩＩＩ－Ｖ族半導体エピタキシャル層のアクティブ領域にアクティブ半導体デバイスを形成するための（第１の）一連のマスクと、パッシブデバイスをパッシブ領域でアクティブ領域の外側の基板に直接形成し及び基板と直接接触させるための第２の一連のマスクと、アクティブ半導体デバイスの電気接点上の第１の端部、パッシブデバイスの電気接触領域上の第２の端部、及び第１の端部と第２の端部との間に配置された電気相互接続の部分を有する電気相互接続を、アクティブ領域の外側の基板に直接形成し及び基板と直接接触させるための第３の一連のマスクと、を含む、生成するステップと；
熱伝導性基板と、熱伝導性基板の上面に直接結合又は成長したＩＩＩ－Ｖ族半導体エピタキシャル層とを含むウェーハを提供するステップと；
第１の一連のマスクを使用して、半導体のメサ状構造を形成し、この構造では、アクティブデバイスがエピタキシャル層の部分に形成され、メサ状構造の外側のエピタキシャル層の部分をエッチング除去し、ＩＩＩ－Ｖ族半導体エピタキシャル層のメサ状構造上にアクティブ半導体デバイスを形成するステップと；
第２の一連のマスクを使用して、パッシブデバイスをパッシブ領域でアクティブ領域の外側の基板上に直接形成し及び基板と直接接触させるステップと；
第３の一連のマスクを使用して、アクティブ半導体デバイスの電気接点上の第１の端部、パッシブデバイスの電気接触領域上の第２の端部、及び第１の端部と第２の端部との間に配置された電気相互接続の部分を有する電気相互接続を、アクティブ領域の外側で基板上に直接形成し及び基板に直接接触させて、基板上に直接形成するステップと；を含む。

【0010】

一実施形態では、基板は、ダイヤモンド又は炭化ケイ素（ＳｉＣ）である。

【0011】

本発明者らは、そのような配置（構成）により、ウェーハ製造プロセスの初期に、エピタキシャル層上に形成するための発熱するアクティブデバイスの位置が特定されると、例えば、エピタキシャル層がそのようなパッシブデバイス及び電気相互接続の動作に必要とされない場合に、パッシブデバイス及び電気相互接続のパッシブデバイスのエピタキシャル層上のＩｇＧ／ＡｌＧａＮ部分を、基板の上面から除去することができることを認識した。ＧａＮ／ＡｌＧａＮ表面の大部分を除去し、表面の大部分がパッシブデバイス及び電気的相互接続に使用されることに発明者が注目することにより、ダイヤモンド又はＳｉＣ基板が主に残される。この表面は非常に滑らかで、伝送ライン及びパッシブデバイス等のモノリシック特徴の製造をサポートする。最も重要なことは、エピタキシー層の大部分が除去され、ウェーハの全体的な応力及び湾曲が減少し、エピタキシャル層の影響を受ける複合材料としてではなく、ダイヤモンド又はＳｉＣ基板の特性に戻ることである。こうして、半導体製造プロセス及び複合ウェーハ基板が提供され、ここで、発熱するアクティブデバイス領域からのエピタキシャル材料の大部分がエッチング除去され、それによりアクティブデバイス及びＭＭＩＣ動作の最小カバレッジをサポートする。こうして、機能的なＭＭＩＣトランジスタ回路を提供しながら、複合基板全体のウェーハ湾曲を引き起こす加熱効果を低減するために、エピタキシャル層は、重要な領域；発熱するアクティブデバイス領域にのみ残される。

【0012】

本開示の１つ又は複数の実施形態の詳細は、添付の図面及び以下の説明に記載される。本開示の他の特徴、目的、及び利点は、詳細な説明及び図面、並びに特許請求の範囲から明らかになろう。

【図面の簡単な説明】

【0013】

【図1】先行技術による、アクティブデバイスをパッシブデバイスに電気的に接続したＭＭＩＣの部分の簡略化した断面の概略図である。

【図2】本開示による、アクティブデバイスをパッシブデバイスに電気的に接続した図５のＭＭＩＣの部分の簡略化した断面の概略図である。

【図3A】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3B】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3C】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3D】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3E】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3F】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3G】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3H】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3I】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3J】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3K】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3L】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3M】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3N】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3O】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3P】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3Q】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3R】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図3S】図２のＭＭＩＣを形成するために使用されるプロセスのその製造の段階での簡略化した断面の概略図である。

【図4】本開示による、図２のＭＭＩＣを製造するために使用されるステップを示すプロセスフローチャートである。

【図5】本開示による、ＭＭＩＣをその上に形成したチップの上面図の簡略化した概略図である。 様々な図面における同様の参照符号は、同様の要素を示す。

【発明を実施するための形態】

【0014】

ここで図２を参照すると、ＭＭＩＣ１０は、単結晶又は結晶性の熱伝導性基板１２（ここでは例えば、ダイヤモンド又はＳｉＣ）上に形成されて示されている。ＭＭＩＣ１０は、発熱するアクティブデバイス（ここでは例えば、ＨＥＭＴ ＦＥＴ１４）、パッシブデバイス１６（ここでは例えば、抵抗器）を含み、アクティブデバイス１４及びパッシブデバイス１６は、電気相互接続１８によって電気的に相互接続される。この実施形態におけるＨＥＭＴ ＦＥＴ１４は、ダイヤモンド基板１２の上面１１に下部エピタキシャルＩＩＩ－Ｎ族層２０（ここではＧａＮ）、及び下部エピタキシャル上部エピタキシャル層２０に上部エピタキシャル上層２２（ここではＡｌＧａＮ）を有するメサ型半導体構造１９である。ＦＥＴ１４は、示されるように、下部エピタキシャルＩＩＩ－Ｎ族層２０及び上部エピタキシャル上層２２の外面に形成された誘電性パッシベーション層２９（ここでは例えば、ＳｉＮｘ）を有する。示されるように、ソース接点及びドレイン接点２４、２６は、それぞれ、エピタキシャルＡｌＧａＮ層２２とオーミック接触して形成される。示されるように、ソース電極及びドレイン電極２８、３０は、それぞれ、ソース接点及びドレイン接点上に形成される。示されるように、ゲート電極３２は、エピタキシャルＡｌＧａＮ層２２とショットキー接触で形成され、ソース接点２４とドレイン接点２６との間の電荷（キャリア）の流れを制御する。パッシブデバイス１６の底部は、基板１２の上面１１に配置され、上面１１と直接接触していることに留意されたい。示されるように、メサ型半導体構造１９のエッジ１９Ｅとパッシブデバイス１６のエッジ１６Ｅとの間にギャップ（ＧＡＰ）があることにも留意されたい。電気相互接続１８の底部の部分が、熱伝導性基板１２の上面１１に配置され、上面１１と直接接触していることにも留意されたい。

【0015】

ここで図３Ａ～図３Ｓを参照すると、図２に表示されるＭＭＩＣ１０を形成するためのプロセスが示される。こうして、基板１２、下部半導体層２０、及び上部半導体層２２を提供した後に（図３Ａ）、マスク３４が、ＡｌＧａＮ層２２の上面の部分に形成され、そのような部分は、メサ型半導体構造１９（図２）が形成される基板１２の表面１１の上にある（図３Ｂ）。次に、図３Ｃに示されるように、表面を適切なエッチャントに曝露して、下部ＧａＮ半導体層２２の上部露出部分及び下部半導体層２０の上部のみを除去する。マスク３４を取り外した後の構造が図３Ｄに示される。基板１２の上面１１全体が、下部ＧａＮ層２０のエッチングされていない部分で覆われていることに留意されたい。

【0016】

ここで図３Ｅを参照すると、マスク４０は、アクティブデバイス（ここではＦＥＴ１４（図２））が形成されるメサ型半導体構造１９の部分の上に形成される。示されるように、下部ＧａＮ半導体層２０のエッチングされていない部分の露出部分全体（マスクされていない部分）が、基板１２の上面１１まで下方向にエッチングされる。次に、マスク４０を取り外して、図３Ｆに示される構造が生成される。

【0017】

図３Ｇを参照すると、示されるように、マスク４２は、図３Ｇに示されるような構造の上に形成され、そのようなマスク４２は、ＡｌＧａＮの上部半導体層２２の部分を露出させるための窓又は開口部４４を有しており、ソース及びドレインオーミック接点２４、２６をそれぞれ形成する。

【0018】

図３Ｈに示されるように、マスク４２を取り外し、構造の表面が、ＳｉＮｘパッシベーション材料２９で覆われる。

【0019】

図３Ｉを参照すると、マスク４４は、堆積したパッシベーション材料２９の部分に形成され、そのような部分は、アクティブデバイス（ここではＦＥＴ１４（図２））が形成されるメサ型半導体構造１９の部分の上にある。パッシベーション（１９）の露出した部分全体（マスクされていない部分）は、図３Ｊに示されるように、基板１２の上面１１まで下方向にエッチングで除去される。パッシベーション２９もマスクされ得、後でパッシブ構造が形成される層に役立つことにも留意されたい。

【0020】

次に、マスク４４を取り外し、図３Ｋに示される構造が残る。熱伝導性基板１２の上面は、アクティブデバイス（ここではＦＥＴ１４（図２））が形成されるメサ型半導体構造１９の部分の外側に露出していることに留意されたい。

【0021】

ここで図３Ｌを参照すると、ゲート接点３２（図２）が形成されるパッシベーション材料２９の部分の上に窓又は開口部４７を有する新しいマスク４６が形成される。

【0022】

ここで図３Ｍを参照すると、マスク４６を含む構造（図３Ｌ）は、適切なエンチャントに曝されて、図３Ｍに示されるように、ゲート接点３２が形成されるＡｌＧａＮ層２２の表面の部分を露出させる。

【0023】

ここで図３Ｎを参照すると、マスク４８は、ゲート金属３２によってＡｌＧａＮ層２２へのショットキー接触を行う開口部を有する構造の上に堆積される。次に、ゲート金属３２は、マスク４８の上に堆積され、そしてその中の開口部を通して、ショットキー接点３２（図２）が作製及び処理されて、そのようなショットキーゲート接点３２を作製するＡｌＧａＮ層２２の部分に堆積される。マスク４８が、取り外され、持ち上げられ、それによりその上のゲート金属３２の部分が除去され、それにより図３Ｏに示されるようなショットキーゲート接点３２が形成される。

【0024】

ここで図３Ｐを参照すると、マスク５０は、それぞれ、ソース接点及びドレイン接点２４、２６の上のパッシベーション材料２９の部分（ソース電極及びドレイン電極２８、３０（図２）がそれぞれ形成される構造の部分）の上に窓又は開口部２３を有する構造の上に形成される。図３Ｍ及び図３Ｎと同様のプロセスを通じて、ソース接点及びドレイン接点２４、２６が、露出され、次に、ソース及びドレイン電極金属の堆積のためにマスクされる。

【0025】

ここで図３Ｑを参照すると、ソース電極及びドレイン電極の金属は、窓を通してそれぞれソース接点及びドレイン接点２４、２６に堆積され、示されるように、マスクが持ち上げられ、それによりソース電極及びドレイン電極に利用されない金属の部分が除去される。

【0026】

図３Ｒの上部を参照すると、マスク５２は、窓５３を有する構造の上に形成され、パッシブデバイス１６（図２）（ここでは、この例では抵抗器）が形成される場所を露出させる。示されるように、抵抗性材料（ここでは例えば窒化タンタル（ＴａＮ））が窓５３を通して堆積され、パッシブデバイス１６が形成される。パッシブデバイス１６は、熱伝導性基板１２に直接形成され、熱伝導性基板１２と直接接触していることが示されることに留意されたい。また、パッシブデバイス１６は、基板１２の上部に直接ある代替形態として、パッシベーション層２９の上部にも形成され得ることに留意されたい。また、図２に関連して上で説明したギャップ（ＧＡＰ）が、アクティブデバイス（ここではＦＥＴ１４（図２））が形成されるメサ型半導体構造１９の部分のエッジと、パッシブデバイスのエッジとの間に存在することにも留意されたい。

【0027】

ここで図３Ｓを参照すると、図３Ｒのマスク５２は、取り外され、示されるように、ドレイン接点３０を露出し、且つパッシブデバイス１６の一端５３の上に延びる窓５５を有する新しいマスク５４と交換される。電気的相互接続１８のための金属は、窓を通して堆積され、それにより、ドレイン接点３０をパッシブデバイス１６に接続する。次に、マスク５４が取り外されて、図２に示されるＭＭＩＣ１０が製造される。

【0028】

ここで図４を参照すると、図２に示される部分を有するＭＭＩＣを製造するための簡略化したフローチャート及び図３Ａ～図３Ｓに関連して上で説明したステップが示される。こうして、ＭＭＩＣ回路概略図が設計され（ステップ４０１）、そのような回路は、アクティブ半導体デバイス、パッシブデバイス、及びアクティブ半導体デバイスとパッシブデバイスとを電気的に相互接続するための電気的相互接続を有する。設計したＭＭＩＣ回路図から、任意の従来のマスク生成ソフトウェアプログラムを使用して、設計したＭＭＩＣ回路を製造するためのマスクセットを生成する（ステップ４０２）。マスクセットは、熱伝導性基板に直接結合又は形成されたＩＩＩ－Ｖ族半導体エピタキシャル層のアクティブ領域にアクティブ半導体デバイスを形成するための第１の一連のマスクと、パッシブデバイスをパッシブ領域でアクティブ領域の外側の基板に直接形成し及び基板と直接接触させるための第２の一連のマスクと、アクティブ半導体デバイスの電気接点上の第１の端部、パッシブデバイスの電気接触領域上の第２の端部、及び第１の端部と第２の端部との間に配置された電気相互接続の部分とを有する電気相互接続を、アクティブ領域の外側の基板に直接形成し及び基板と直接接触させるための第３の一連のマスクと、を有する。熱伝導性基板１２と、熱伝導性基板の上面に直接結合又は成長したＩＩＩ－Ｖ族半導体エピタキシャル層２２（図５Ａ）とを含むウェーハを提供する（ステップ４０３）。第１の一連のマスク３４、４０、４２、４４、４６、４８を使用して、半導体のメサ状構造１９を形成し、この構造では、アクティブデバイス１４は、エピタキシャル層２２の部分に形成され、メサ状構造１９の外側のエピタキシャル層２２の部分をエッチング除去し、ＩＩＩ－Ｖ族半導体エピタキシャル層２２のメサ状構造上にアクティブ半導体デバイス１４を形成する（ステップ４０４）。第２の一連のマスクを使用して、パッシブデバイスをパッシブ領域でアクティブ領域の外側の基板上に直接形成し及び基板と直接接触させる（ステップ４０５）。第３の一連のマスクを使用して、アクティブ半導体デバイスの電気接点上の第１の端部、パッシブデバイス１６の電気接触領域上の第２の端部、及び第１の端部と第２の端部との間に配置された電気的相互接続１８の部分を有する電気相互接続１８を、アクティブ領域の外側で基板上に直接形成し及び基板と直接接触させて、基板１２上に直接形成する（ステップ４０６）。

【0029】

ここで図５を参照すると、ＭＭＩＣ１０を形成したチップの平面図の簡略化した概略図が示される。ＭＭＩＣ１０は、図２に示されるように複数のＨＥＭＴ ＦＥＴ、複数のパッシブデバイス（ここでは抵抗器、コンデンサ、インダクタ）、及び電気的相互接続（ここでは例えば、マイクロストリップ又はコプレーナ導波路（ＣＰＷ）等のマイクロ波伝送ライン）を含む。図３に示されるように、この実施形態におけるＨＥＭＴ ＦＥＴは、図２に関連して上で説明したように、ダイヤモンド基板１２の上面１３上に配置される下部エピタキシャルＩＩＩ－Ｎ族層２０（ここではＧａＮ）、及び下部エピタキシャル上部エピタキシャル層２０上に配置される上部エピタキシャル上層２２（ここではＡｌＧａＮ）を有するメサ構造１８である。点線で示される２ＤＥＧチャネル２４は、下部エピタキシャル上部エピタキシャル層２０の上部に形成される。ＦＥＴ１４ａは、図２及び図３Ａ～図３Ｓに関連して上で説明したように形成される誘電性パッシベーション層２９（ここでは例えば、ＳｉＮｘ）を有する。エピタキシャルＩＩＩ－Ｎ族層２０を有する基板１２の上面１１上の唯一の領域は、メサ構造１９であることが確認される。より具体的には、基板１２の上面１１上の唯一の領域は、アクティブデバイス１４である。こうして、メサ１９は、基板１２の上面１１の露出部分によって互いに分離される。

【0030】

こうして、図５を参照すると、基板の上面のはるかに大きな部分が、パッシブデバイス及び電気的相互接続を形成するために使用されるエピタキシャルＩＩＩ－Ｎ族層２０を欠いている（void）間に、ＦＥＴがメサ構造１９によって占有されることに留意されたい。

【0031】

本開示によるモノリシックマイクロ波集積回路（ＭＭＩＣ）構造は、熱伝導性基板と；この基板の上面の第１の部分に配置された半導体層と；半導体層に配置されたアクティブ半導体デバイスと；基板の上面の第２の部分に直接配置されたパッシブ電気デバイスと；を含むことを理解すべきである。ＭＭＩＣ構造は、以下の特徴のうちの１つ又は複数を、独立して又は組み合わせて含み得る：アクティブデバイスは、メサ状（mesa-like）構造である；半導体構造は、アクティブデバイスとパッシブデバイスとを相互接続する電気的相互接続を含み、電気的相互接続の底面が、基板の上面に直接配置される；又は、アクティブデバイスとパッシブデバイスとを相互接続する電気的相互接続を含み、電気的相互接続は、基板に直接配置され、基板と間接的に接触する。

【0032】

ここで、本開示による半導体構造は、熱伝導性基板と；基板の上面の層上に配置されたメサ構造含むアクティブデバイスと；基板の上面に配置されたパッシブデバイスと；を含み、パッシブデバイスの底部が、基板の上面に直接配置されることも理解すべきである。

【0033】

本開示による半導体構造を形成するための方法は、ＩＩＩ－Ｖ族半導体エピタキシャル層を有する基板を、ダイヤモンド基板の上面でダイヤモンド基板と直接接触して提供するステップと；アクティブ半導体デバイスを形成するための基板の上面上の第１の位置と、パッシブデバイスを形成するための基板の上面上の第２の位置を決定するステップと；決定した第１の位置での基板の上面にＩＩＩ－Ｖ族半導体エピタキシャル層を残しながら、決定した第２の位置にあるＩＩＩ－Ｖ族半導体エピタキシャル層の部分を除去するステップと；決定した第１の位置でＩＩＩ－Ｖ族半導体エピタキシャル層上に直接アクティブデバイスを形成し、第２の位置で直接パッシブデバイスを形成するステップと；を含むことも理解すべきである。

【0034】

本開示による半導体構造を形成するための方法は、
アクティブ半導体デバイス、パッシブデバイス、及びアクティブデバイスをパッシブデバイスに接続する電気的相互接続を有する回路のようなＭＭＩＣ回路図を設計するステップと；
設計したＭＭＩＣ回路図から、従来のマスク生成ソフトウェアプログラムを使用して、設計したＭＭＩＣ回路を製造するためのマスクセットを生成するステップであって、マスクセットは、熱伝導性基板に直接結合又は形成されたＩＩＩ－Ｖ族半導体エピタキシャル層のアクティブ領域にアクティブ半導体デバイスを形成するための第１の一連のマスクと、パッシブデバイスをパッシブ領域でアクティブ領域の外側の基板に直接形成し及び基板と直接接触させるための第２の一連のマスクと、アクティブ半導体デバイスの電気接点上の第１の端部、パッシブデバイスの電気接触領域上の第２の端部、及び第１の端部と第２の端部との間に配置された電気相互接続の部分とを有する電気相互接続を、アクティブ領域の外側の基板上に直接形成し及び基板と直接接触させるための第３の一連のマスクと、を含む、生成するステップと；
熱伝導性基板と、熱伝導性基板の上面に直接結合又は成長したＩＩＩ－Ｖ族半導体エピタキシャル層とを含むウェーハを提供するステップと；
第１の一連のマスクを使用して、半導体のメサ状構造を形成し、この構造では、アクティブデバイスがエピタキシャル層の部分に形成され、メサ状構造の外側のエピタキシャル層の部分をエッチング除去し、ＩＩＩ－Ｖ族半導体エピタキシャル層のメサ状構造上にアクティブ半導体デバイスを形成するステップと；
第２の一連のマスクを使用して、パッシブデバイスをパッシブ領域でアクティブ領域の外側の基板に直接形成し及び基板と直接接触させるステップと；
第３の一連のマスクを使用して、アクティブ半導体デバイスの電気接点上の第１の端部、パッシブデバイスの電気接触領域上の第２の端部、及び第１の端部と第２の端部との間に配置された電気相互接続の部分とを有する電気相互接続を、アクティブ領域の外側で基板上に直接形成し及び基板と直接接触させて、基板上に直接形成するステップと；を含むことも理解すべきである。
この方法は、以下の特徴のうちの１つ以上を、独立して又は組み合わせて含み得る：基板は、ダイヤモンド又は炭化ケイ素（ＳｉＣ）である；又はアクティブデバイスとパッシブデバイスとを相互接続する電気的相互接続を形成するステップを含み、電気的相互接続は、基板上に形成され、基板と間接的に接触する。

【0035】

本開示のいくつかの実施形態について説明してきた。それにもかかわらず、本開示の精神及び範囲から逸脱することなく、様々な修正を行うことができることが理解されよう。例えば、ＭＭＣ回路は、図２に示されるものとは異なる場合がある。さらに、パッシブデバイスは、アクティブデバイスの形成後に形成され得る。従って、他の実施形態は、以下の特許請求の範囲内にある。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図3I】

【図3J】

【図3K】

【図3L】

【図3M】

【図3N】

【図3O】

【図3P】

【図3Q】

【図3R】

【図3S】

【図4】

【図5】