特許 7493883 逆起電圧抑制回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-24

(45)【発行日】2024-06-03

(54)【発明の名称】逆起電圧抑制回路

(51)【国際特許分類】

   H03K 17/08 20060101AFI20240527BHJP

   H03K 17/082 20060101ALI20240527BHJP

   H03K 17/687 20060101ALI20240527BHJP

   H02M 1/00 20070101ALI20240527BHJP

【ＦＩ】

H03K17/08 C

H03K17/082

H03K17/687 A

H02M1/00 F

【請求項の数】 2

(21)【出願番号】P 2020161750

(22)【出願日】2020-09-28

(65)【公開番号】P2022054614

(43)【公開日】2022-04-07

【審査請求日】2023-08-09

(73)【特許権者】

【識別番号】000006895

【氏名又は名称】矢崎総業株式会社

(74)【代理人】

【識別番号】100134832

【弁理士】

【氏名又は名称】瀧野 文雄

(74)【代理人】

【識別番号】100165308

【弁理士】

【氏名又は名称】津田 俊明

(74)【代理人】

【識別番号】100115048

【弁理士】

【氏名又は名称】福田 康弘

(72)【発明者】

【氏名】木村 修

【審査官】柳下 勝幸

(56)【参考文献】

【文献】特開２０１４－１３８３０３（ＪＰ，Ａ）

【文献】特開２０１１－２３９２４２（ＪＰ，Ａ）

【文献】特開２０００－２９９６２５（ＪＰ，Ａ）

【文献】特開２０１８－１４２７６３（ＪＰ，Ａ）

【文献】特開２００７－０２８７４７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １７／０８

Ｈ０３Ｋ １７／０８２

Ｈ０３Ｋ １７／６８７

Ｈ０２Ｍ １／００

(57)【特許請求の範囲】

【請求項1】

パワーデバイスの両端間の電圧に比例する電圧が入力される非反転入力端子と、参照電圧が入力される反転入力端子と、出力端子と、を有する比較回路と、
前記比較回路からの出力信号により制御されるスイッチと、を有し、
前記スイッチは、一端が抵抗を介して電圧源に接続し、他端が前記パワーデバイスのゲートに接続している、逆起電圧抑制回路。

【請求項2】

直列に接続された第１の抵抗および第２の抵抗をさらに有し、
前記第１の抵抗および第２の抵抗は、前記パワーデバイスに並列に接続されており、
前記非反転入力端子は、前記第１の抵抗と前記第２の抵抗とを接続するラインに接続されている、請求項１に記載の逆起電圧抑制回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、逆起電圧抑制回路に関する。

【背景技術】

【0002】

パワーデバイスをオンからオフにしたときに、回路内に存在するインダクタにより、逆起電圧が発生する。このような逆起電力により、パワーデバイスが破壊されることがある。そこで、スナバ回路を接続することで、この逆起電圧を抑制する技術がある（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０２０－３６４６０公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、スナバ回路を接続した場合、例えば、図３に示すように、パワーデバイスのオフ時に、パワーデバイスのドレイン・ソース間電圧Ｖｄｓの立ち上がり速度が遅くなるため、高速なスイッチングができなくなる。また、スナバ回路において損失が発生するため、効率が悪くなる。

【0005】

そこで、本発明は、スイッチング速度、効率の低下を防ぎつつ、逆起電圧のピーク値を抑制することを目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決するため、本発明の逆起電圧抑制回路は、パワーデバイスの両端間の電圧に比例する電圧が入力される非反転入力端子と、参照電圧が入力される反転入力端子と、出力端子と、を有する比較回路と、前記比較回路からの出力信号により制御されるスイッチと、を有し、前記スイッチは、一端が抵抗を介して電圧源に接続し、他端が前記パワーデバイスのゲートに接続している。

【0007】

直列に接続された第１の抵抗および第２の抵抗をさらに有し、前記第１の抵抗および第２の抵抗は、前記パワーデバイスに並列に接続されており、前記非反転入力端子は、前記第１の抵抗と前記第２の抵抗とを接続するラインに接続されている。

【発明の効果】

【0008】

本発明によれば、スイッチング速度、効率の低下を防ぎつつ、逆起電圧のピーク値を抑制することが可能になる。

【図面の簡単な説明】

【0009】

【図1】本発明の一実施形態に係る逆起電圧抑制回路を示す図である。

【図2】本発明の一実施形態に係る逆起電圧抑制回路を適用した場合のゲート電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの変化を説明する図である。

【図3】スナバ回路を適用した場合のゲート電圧、ドレイン・ソース間電圧の変化を説明する図である。

【発明を実施するための形態】

【0010】

＜逆起電圧抑制回路＞
図１は、本発明の一実施形態に係る逆起電圧抑制回路を示す図である。逆起電圧抑制回路は、パワーデバイスＰＤのオフ時にインダクタＬで発生する逆起電圧のピーク値を抑制し、パワーデバイスＰＤがこの逆起電圧により破壊されることを防ぐ。パワーデバイスＰＤは、電圧駆動型のデバイスであり、例えば、ゲートドライバ（不図示）からゲート抵抗ＲＧを介してゲートに供給されるゲート駆動電圧により制御される。パワーデバイスＰＤは、例えば、図１に示すように、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。

【0011】

逆起電圧抑制回路は、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、比較回路ＣＣと、スイッチＳＷと、を有する。

【0012】

第１の抵抗Ｒ１と第２の抵抗は、互いに直列に接続しており、パワーデバイスＰＤと並列に接続されている。

【0013】

比較回路ＣＣは、第１の抵抗Ｒ１と第２の抵抗Ｒ２を接続するラインに接続された非反転入力端子ＩＴ１と、参照電圧ＶＲが入力される反転入力端子ＩＴ２と、出力端子ＯＴと、を有する。第１の抵抗Ｒ１の抵抗値をＲ１とし、第２の抵抗Ｒ２の抵抗値をＲ２とすると、非反転入力端子ＩＴ１には、パワーデバイスＰＤの両端間の電圧（ドレイン・ソース間電圧Ｖｄｓ）を、第１の抵抗Ｒ１と第２の抵抗Ｒ２とで分圧した電圧値ＶＣＴ（＝Ｖｄｓ・Ｒ２／（Ｒ１＋Ｒ２））。つまり、非反転入力端子ＩＴ１には、パワーデバイスＰＤの両端間の電圧Ｖｄｓに比例する電圧ＶＣＴが入力される。

【0014】

非反転入力端子ＩＴ１に入力される電圧ＶＣＴが参照電圧ＶＲより大きいときは、出力端子ＯＴからＨｉｇｈレベルの信号が出力され、非反転入力端子ＩＴ１に入力される電圧ＶＣＴが参照電圧ＶＲより小さいときは、出力端子ＯＴからＬｏｗレベルの信号が出力される。

【0015】

スイッチＳＷは、比較回路ＣＣの出力端子ＯＴから出力される信号（出力信号）により制御されるスイッチである。つまり、比較回路ＣＣの出力信号がＨｉｇｈレベルであるとき、スイッチＳＷはオンになり、比較回路ＣＣの出力信号がＬｏｗレベルであるとき、スイッチＳＷはオフになる。

【0016】

スイッチＳＷの一端は、プルアップ抵抗ＲＰＵを介して、電圧源ＶＳに接続され、他端は、パワーデバイスＰＤのゲートとゲート抵抗ＲＧとを接続するラインに接続されている。このため、本実施形態では、スイッチＳＷがオンであるとき、パワーデバイスＰＤのゲートには、電圧源ＶＳから供給される電圧がかかる。よって、パワーデバイスＰＤがオフになったとしても、つまり、パワーデバイスＰＤのゲートに供給されるゲート駆動電圧がＬｏｗレベルになったとしても、スイッチＳＷがオンであるときは、電圧源ＶＳから供給される電圧により、ゲート電圧Ｖｇｓが大きくなる。このとき、パワーデバイスＰＤのゲート電圧Ｖｇｓは、ゲート抵抗ＲＧとプルアップ抵抗ＲＰＵとの分圧比により決定される。

【0017】

よって、本実施形態では、パワーデバイスＰＤがオフになったときに、インダクタＬの逆起電圧によってパワーデバイスＰＤのソース・ドレイン間電圧Ｖｄｓが大きくなったとしても、非反転入力端子ＩＴ１に入力される電圧ＶＣＴが参照電圧ＶＲより大きくなったときには、スイッチＳＷがオンになり、図２に示すように、パワーデバイスＰＤのゲート電圧Ｖｇｓの値が、スイッチＳＷがオフのときのゲート電圧Ｖｇｓの値（図２のＶ１）より大きくなる。結果、本実施形態では、図２に示すように、パワーデバイスＰＤがオフになったときのパワーデバイスＰＤのドレイン・ソース間電圧Ｖｄｓのピーク値が抑制される。

【0018】

実際に、ピークで２００Ｖの逆起電圧が発生していた４００Ｖの電源電圧の回路に、本実施形態に係る逆電圧抑制回路を適用することで、逆起電圧のピーク値が８０Ｖに抑制されることが、シミュレーションにより確認された。

【0019】

このように、本実施形態では、パワーデバイスのドレイン・ソース間電圧の立ち上がり速度を落とすことなく、逆起電圧のピーク値を抑制することが可能である。また、本実施形態では、スナバ回路を備えておらず、スナバ回路による損失が発生しないため、効率が低下しない。結果、本実施形態では、スイッチング速度、効率の低下を防ぎつつ、逆起電圧のピーク値を抑制する可能である。

【0020】

参照電圧ＶＲは、適宜設定される。参照電圧ＶＲは、例えば、パワーデバイスＰＤの定格電圧、第１の抵抗Ｒ１、第２の抵抗Ｒ２の抵抗値などに基づいて設定される。また、プルアップ抵抗ＲＰＵの抵抗値は、適宜設定される。プルアップ抵抗ＲＰＵの抵抗値は、例えば、電圧源の電圧値、ゲート抵抗ＲＧの抵抗値、パワーデバイスＰＤの特性などに基づいて設定される。

【0021】

図１において、パワーデバイスＰＤは、ＭＯＳＦＥＴであるが、パワーデバイスＰＤは、バイポーラトランジスタや、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＳｉＣ－ＭＯＳＦＥＴ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＮ－ＭＯＳＦＥＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、Ｓｉ－ＭＯＳＦＥＴ（Ｓｉｌｉｃｏｎ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）などであっても良い。パワーデバイスＰＤがバイポーラトランジスタ、ＩＧＢＴであるときは、上記ドレイン・ソース間電圧は、コレクタ・エミット間電圧に対応する。

【0022】

以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に記載した本発明の趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更が可能である。

【符号の説明】

【0023】

ＰＤ パワーデバイス
Ｒ１ 第１の抵抗
Ｒ２ 第２の抵抗
ＣＣ 比較回路
ＩＴ１ 比較回路ＣＣの非反転入力端子
ＩＴ２ 比較回路ＣＣの反転入力端子
ＯＴ 比較回路ＣＣの出力端子
ＳＷ スイッチ
ＶＳ 電圧源
ＲＰＵ プルアップ抵抗
ＲＧ ゲート抵抗

【図1】

【図2】

【図3】