特許 7494028 完全空乏型ＳＯＩ技術におけるトータルドーズの影響、温度ドリフト、及びエージング現象を緩和するための自己最適化回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-24

(45)【発行日】2024-06-03

(54)【発明の名称】完全空乏型ＳＯＩ技術におけるトータルドーズの影響、温度ドリフト、及びエージング現象を緩和するための自己最適化回路

(51)【国際特許分類】

   G05F 1/56 20060101AFI20240527BHJP

   G01T 1/02 20060101ALI20240527BHJP

   G01T 1/24 20060101ALI20240527BHJP

   H01L 21/822 20060101ALI20240527BHJP

   H01L 27/04 20060101ALI20240527BHJP

   H01L 27/088 20060101ALI20240527BHJP

   H01L 21/8238 20060101ALI20240527BHJP

   H01L 27/092 20060101ALI20240527BHJP

【ＦＩ】

G05F1/56 310F

G01T1/02 B

G01T1/24

H01L27/04 G

H01L27/088 331E

H01L27/092 B

H01L27/092 L

【請求項の数】 20

【外国語出願】

(21)【出願番号】P 2020112864

(22)【出願日】2020-06-30

(65)【公開番号】P2021039089

(43)【公開日】2021-03-11

【審査請求日】2023-06-08

(31)【優先権主張番号】62/871,532

(32)【優先日】2019-07-08

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/588,315

(32)【優先日】2019-09-30

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500520743

【氏名又は名称】ザ・ボーイング・カンパニー

【氏名又は名称原語表記】Ｔｈｅ Ｂｏｅｉｎｇ Ｃｏｍｐａｎｙ

(74)【代理人】

【識別番号】100135389

【弁理士】

【氏名又は名称】臼井 尚

(74)【代理人】

【識別番号】100086380

【弁理士】

【氏名又は名称】吉田 稔

(74)【代理人】

【識別番号】100103078

【弁理士】

【氏名又は名称】田中 達也

(74)【代理人】

【識別番号】100130650

【弁理士】

【氏名又は名称】鈴木 泰光

(74)【代理人】

【識別番号】100168099

【弁理士】

【氏名又は名称】鈴木 伸太郎

(74)【代理人】

【識別番号】100168044

【弁理士】

【氏名又は名称】小淵 景太

(74)【代理人】

【識別番号】100200609

【弁理士】

【氏名又は名称】齊藤 智和

(72)【発明者】

【氏名】アルフィオ ザンチ

(72)【発明者】

【氏名】ジェフリー マハリー

(72)【発明者】

【氏名】マヌエル エフ・カバニャス－ホルメン

(72)【発明者】

【氏名】ロジャー ブリーズ

【審査官】冨永 達朗

(56)【参考文献】

【文献】米国特許出願公開第２００５／２８０４６３（ＵＳ，Ａ１）

【文献】米国特許第７５０４８７６（ＵＳ，Ｂ１）

【文献】特開２０１１－２３４９０（ＪＰ，Ａ）

【文献】特表平４－５０２５３７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ １／５６

Ｇ０１Ｔ １／０２

Ｇ０１Ｔ １／２４

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２１／０９２

(57)【特許請求の範囲】

【請求項1】

埋込酸化層（ＢＯＸ）、及び当該ＢＯＸの下側に配置された主要ウェルを有する主要完全空乏型絶縁体上シリコン（ＦＤ－ＳＯＩ）装置のための自己最適化回路であって、
第１バイアスを供給するよう構成された静的バイアス回路と、
線量計ＦＤ－ＳＯＩ装置を含むとともに、前記主要ＦＤ－ＳＯＩ装置におけるパラメトリックシフトを示す線量計電圧を生成するよう構成されたトータルドーズ（ＴＩＤ）線量計と、
基準電圧を供給するよう構成された基準回路と、
前記ＴＩＤ線量計及び前記基準回路に接続されるとともに、前記線量計電圧と前記基準電圧との間の差分に比例する第２バイアスを前記静的バイアス回路の出力端に供給するよう構成されたアンプと、
前記第１バイアス及び前記第２バイアスの基準となる駆動電圧を生成するよう構成された電圧源と、
前記第１バイアス及び前記第２バイアスの組み合わせに基づいて、前記線量計ＦＤ－ＳＯＩ装置のウェルに印加する前記駆動電圧の供給を調節するよう構成されたフィードバック回路と、を含む、自己最適化回路。

【請求項2】

前記アンプは、オペレーショナルトランスコンダクタンスアンプ（ＯＴＡ）である、請求項１に記載の自己最適化回路。

【請求項3】

前記フィードバック回路は、前記第１バイアス及び前記第２バイアスの組み合わせに基づいて、前記線量計ＦＤ－ＳＯＩ装置の前記ウェルに印加する前記駆動電圧を調節するよう構成された低損失（ＬＤＯ）レギュレータを含む、請求項１又は２に記載の自己最適化回路。

【請求項4】

前記静的バイアス回路は、基準電圧と前記ＬＤＯレギュレータのフィードバックとにより得られる差動入力に基づいて、前記第１バイアスを供給するよう構成されたアンプを含む、請求項３に記載の自己最適化回路。

【請求項5】

前記フィードバック回路は、前記主要ＦＤ－ＳＯＩ装置の前記主要ウェルに印加される前記駆動電圧を調節するようさらに構成されている、請求項１～４のいずれか１つに記載の自己最適化回路。

【請求項6】

前記基準回路及び前記ＴＩＤ線量計は、ブリッジ構成で接続されている、請求項１～５のいずれか１つに記載の自己最適化回路。

【請求項7】

前記基準回路は、前記線量計ＦＤ－ＳＯＩ装置の反対側にキャリブレーション抵抗器を含む、請求項６に記載の自己最適化回路。

【請求項8】

前記ＴＩＤ線量計は、オペアンプを含み、当該オペアンプは、
前記線量計電圧と前記基準電圧との間の差分を増幅し、
前記ＴＩＤ線量計及び前記基準回路に発生した電源電圧の変動を除去するように構成されている、請求項６に記載の自己最適化回路。

【請求項9】

前記電圧源は、クロックによって動作するチャージポンプを含む、請求項１～８のいずれか１つに記載の自己最適化回路。

【請求項10】

前記電圧源は、レベルシフトサーボドライバを含む、請求項１～８のいずれか１つに記載の自己最適化回路。

【請求項11】

前記線量計ＦＤ－ＳＯＩ装置の前記ウェルと、前記主要ＦＤ－ＳＯＩ装置の前記主要ウェルとの間においてカプリングをさらに含み、前記カプリングは、前記線量計ＦＤ－ＳＯＩ装置の前記ウェルに印加される前記駆動電圧、及び前記主要ＦＤ－ＳＯＩ装置の前記主要ウェルに印加される前記駆動電圧を結合する、請求項１～１０のいずれか１つに記載の自己最適化回路。

【請求項12】

前記線量計ＦＤ－ＳＯＩ装置の前記ウェルと、前記主要ＦＤ－ＳＯＩ装置の前記主要ウェルとの間に接続されたスイッチをさらに含み、前記スイッチは、前記線量計ＦＤ－ＳＯＩ装置の前記ウェルに印加される前記駆動電圧、及び前記主要ＦＤ－ＳＯＩ装置の前記主要ウェルに印加される前記駆動電圧を結合するためのカプリングを提供するよう構成されている、請求項１～１０のいずれか１つに記載の自己最適化回路。

【請求項13】

トータルドーズ（ＴＩＤ）の影響に対して主要完全空乏型絶縁体上シリコン（ＦＤ－ＳＯＩ）装置を補償するための方法であって、前記主要ＦＤ－ＳＯＩ装置は、埋込酸化層（ＢＯＸ）、及び当該ＢＯＸの下側に配置された主要ウェルを有し、前記方法は、
静的バイアスを決定することと、
ＴＩＤ線量計により、前記主要ＦＤ－ＳＯＩ装置におけるパラメトリックシフトを検出し、これを示す差動出力を生成することと、
前記差動出力に基づいて動的バイアスを決定することと、
前記静的バイアス及び前記動的バイアスに基づいて駆動電圧を供給することと、
前記静的バイアス及び前記動的バイアスに基づいて前記駆動電圧を調節することと、
前記ＴＩＤ線量計のＦＤ－ＳＯＩ装置のウェルに対して前記静的バイアス及び前記動的バイアスを印加することと、
前記主要ＦＤ－ＳＯＩ装置の前記主要ウェルに対して前記静的バイアス及び前記動的バイアスを印加することと、を含む、方法。

【請求項14】

前記主要ＦＤ－ＳＯＩ装置の前記主要ウェルに対して前記静的バイアス及び前記動的バイアスを印加することは、前記主要ＦＤ－ＳＯＩ装置の前記主要ウェルに前記ＴＩＤ線量計の前記ＦＤ－ＳＯＩ装置の前記ウェルを結合することを含む、請求項１３に記載の方法。

【請求項15】

前記主要ＦＤ－ＳＯＩ装置におけるパラメトリックシフトを検出することは、前記ＴＩＤ線量計の前記ＦＤ－ＳＯＩ装置におけるパラメトリックシフトを計測することを含み、前記差動出力を生成することは、線量計電圧及び基準電圧を供給することを含む、請求項１３又は１４に記載の方法。

【請求項16】

前記差動出力を生成することは、前記線量計電圧と前記基準電圧との差分を増幅することを含む、請求項１５に記載の方法。

【請求項17】

前記動的バイアスを決定することは、前記駆動電圧を調節する際に使用する、前記動的バイアスを生成するための前記差動出力を使用して、第１オペレーショナルトランスコンダクタンスアンプ（ＯＴＡ）を制御し、これによって、動的バイアスを生成することを含む、請求項１３～１６のいずれか１つに記載の方法。

【請求項18】

前記駆動電圧を調節することは、少なくとも部分的に、前記第１ＯＴＡによって生成される前記動的バイアス、第２ＯＴＡによって生成される静的バイアス、並びに前記ＴＩＤ線量計の前記ＦＤ－ＳＯＩ装置の前記ウェルに印加される前記静的バイアス及び前記動的バイアスに基づくフィードバックに基づいて、低損失（ＬＤＯ）レギュレータを制御することを含む、請求項１７に記載の方法。

【請求項19】

前記駆動電圧を供給すること、及び前記駆動電圧を調節することは、ＴＩＤに対して実質的に不変であるコンポーネントによって制御されるアナログのみの信号処理を含む、請求項１３～１８のいずれか１つに記載の方法。

【請求項20】

前記駆動電圧を供給することは、クロックを使用してチャージポンプを操作することを含む、請求項１３～１８のいずれか１つに記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の分野は、概して、自己最適化回路に関し、より具体的には、完全空乏型絶縁体上シリコン（FD-SOI：Fully-Depleted Silicon-On-Insulator）技術におけるトータルドーズ（TID：Total Ionizing Dose）の影響、温度ドリフト、及びエージング現象を緩和するための自己最適化回路に関する。

【背景技術】

【0002】

制御システムや測定装置などの多くの電気システムは、動作の一部の態様において完全空乏型絶縁体上シリコン（ＦＤ－ＳＯＩ）半導体に依存している。ＦＤ－ＳＯＩは、シリコンチャネルとベースシリコンとの間に、絶縁体の薄い層、多くの場合においては酸化シリコンを配置して製造される部類の半導体装置である。絶縁体の薄層は一般に埋め込み酸化物（buried oxide）又はＢＯＸと呼ばれ、非ドープシリコンの非常に薄い層又は膜をチャネルとして使用することにより、通常動作においてチャネルを完全に空乏化（fully depleted）することができる。

【0003】

放射線などの特定の物理現象は、半導体にパラメトリックシフト（parametric shifts）を引き起こし、最終的には動作不良やデータエラーなどの原因となる場合がある。これらのパラメトリックシフトは、温度や経年によって生じることが知られている現象と似ている。ＦＤ－ＳＯＩ半導体は、以前は、放射線の影響を比較的受けにくいと考えられていたが、当該半導体に蓄積される放射線のトータルドーズ（ＴＩＤ）が十分に高くなると、パラメトリックシフトが生じる場合もありうる。少なくともいくつかのＦＤ－ＳＯＩ半導体は、ＢＯＸの下側に１つ以上のウェルを含み、パラメトリックシフトを部分的に緩和するために当該ウェルをチャージしたり、当該ウェルに対してバイアスをかけたりすることが可能である。しかしながら、ウェルにバイアスをかけることは、一般に設計で固定されているか、或いはそれ自体がパラメトリックシフトの影響を受けやすいため、十分に最適化された補償ではない。衛星、航空機、及び長距離誘導ビークルなどの特定の用途においては、ＦＤ－ＳＯＩ回路の精度が高いことが望ましいが、これは、小さいパラメトリックシフト（すなわち、エラー）でさえも、加速度、位置、及び回転の誤差につながるからである。したがって、ＦＤ－ＳＯＩ半導体において少なくともＴＩＤ、経年、及び温度の影響に対する補償の程度を高めることが望ましいであろう。

【発明の概要】

【0004】

一実施形態は、埋込酸化層（ＢＯＸ）、及び前記ＢＯＸの下側に配置された主要ウェルを有する主要完全空乏型絶縁体上シリコン（ＦＤ－ＳＯＩ）装置のための自己最適化回路を含む。前記自己最適化回路は、第１バイアス、すなわち静的バイアスを供給するよう構成された静的バイアス回路を含む。前記自己最適化回路は、線量計ＦＤ－ＳＯＩ装置を備えるトータルドーズ（ＴＩＤ）線量計を含む。前記ＴＩＤ線量計は、前記主要ＦＤ－ＳＯＩ装置におけるパラメトリックシフトの影響を受けやすい線量計電圧を生成するよう構成されている。前記自己最適化回路は、不変の基準電圧を供給するよう構成された基準回路を含む。前記自己最適化回路は、前記ＴＩＤ線量計及び前記基準回路に接続されたアンプを含み、当該アンプは、前記線量計電圧と前記基準電圧との間の差分に比例する第２バイアス、すなわち動的バイアスを前記静的バイアス回路の出力端に供給するよう構成されている。前記自己最適化回路は、前記第１バイアス及び前記第２バイアスの基準となる駆動電圧を生成するよう構成された電圧源を含む。前記自己最適化回路は、フィードバック回路を含み、当該フィードバック回路は、前記第１バイアス及び前記第２バイアスに従って、前記線量計ＦＤ－ＳＯＩ装置のウェルへの前記駆動電圧の供給を調節するよう構成されている。

【0005】

他の実施形態は、ＴＩＤの影響に対して主要ＦＤ－ＳＯＩ装置を補償する方法を含む。前記主要ＦＤ－ＳＯＩ装置は、ＢＯＸ、及び前記ＢＯＸの下側に配置された主要ウェルを含む。前記方法は、静的バイアスを決定することを含む。前記方法は、ＴＩＤ線量計により、前記主要ＦＤ－ＳＯＩ装置におけるパラメトリックシフトを検出し、これを示す差動出力を生成することを含む。前記方法は、前記差動出力に基づいて動的バイアスを決定することを含む。前記方法は、前記静的バイアス及び前記動的バイアスのための駆動電圧を供給することを含む。前記方法は、前記静的バイアス及び前記動的バイアスを生成するために前記駆動電圧を調節することを含む。前記方法は、前記ＴＩＤ線量計のＦＤ－ＳＯＩ装置のウェルに対して前記静的バイアス及び前記動的バイアスを印加することを含む。前記方法は、前記主要ＦＤ－ＳＯＩ装置の前記主要ウェルに対して前記静的バイアス及び前記動的バイアスを印加することを含む。

【0006】

本開示の他の実施形態は、自己最適化回路、すなわち「逆バイアス」回路を含み、当該回路は、チャージポンプと、線量計と、第１アンプと、第２アンプと、ウェル制御部と、複製ウェル制御部とを含む。チャージポンプは、ウェル内の電圧を生成するためのものである。前記線量計は、ＦＤ－ＳＯＩ回路におけるパラメトリックシフトを検出するためのものである。前記第１アンプは、前記チャージポンプに接続されている。前記第２アンプは、前記チャージポンプ、前記第１アンプ、及び前記線量計に接続されている。前記ウェル制御部は、前記第１アンプ及び前記第２アンプに接続されている。前記複製ウェル制御部は、前記第１アンプ及び前記第２アンプに接続されている。前記チャージポンプ、前記第１アンプ、前記ウェル制御部、及び前記複製ウェル制御部は、静的バイアスを確立するための第１フィードバックループを形成している。前記チャージポンプ、前記線量計、前記第２アンプ、前記ウェル制御部、及び前記複製ウェル制御部は、前記線量計によって検出されるパラメトリックシフトを補償するための第２フィードバックループを形成している。前記第１及び第２のフィードバックループは、放射線、温度ドリフト、及びエージング現象のうちの少なくとも１つによって生じる前記ＦＤ－ＳＯＩ回路におけるパラメトリックシフトを抑制するものである。

【0007】

本開示の他の実施形態は、ＦＤ－ＳＯＩ回路におけるパラメトリックシフトを検出するための線量計を含む。前記線量計は、複数の抵抗器と、トランジスタと、第１ブランチ（branch）と、第２ブランチと、アンプとを含む。前記抵抗器は、放射線によって生じる影響に対して実質的に不変である。前記トランジスタは、放射線によって生じる影響を受けやすい。前記第１ブランチは、前記抵抗器のうちの２つの間に配置された第１線量計ノードを有する。前記第２ブランチは、前記複数の抵抗器のうちの１つと前記トランジスタとの間に配置された第２線量計ノードを有する。前記アンプは、前記第２線量計ノードに接続された正の入力と、前記第１線量計ノードに接続された負の入力とを有する。前記アンプの出力は、前記線量計の出力であり、両方のブランチの最上位ノードに接続されている。両方のブランチの最下位ノードは、接地電圧に接続されている。放射線は、前記線量計におけるパラメトリックシフト、及び前記線量計の出力における電位シフトを引き起こす。

【0008】

本開示のさらに他の実施形態は、自己最適化回路、すなわち「逆バイアス」回路を有する航空機を含み、当該回路は、チャージポンプと、線量計と、第１アンプと、第２アンプと、ウェル制御部と、複製ウェル制御部とを含む。チャージポンプは、ウェル内の電圧を生成するためのものである。前記線量計は、ＦＤ－ＳＯＩ回路におけるパラメトリックシフトを検出するためのものである。前記第１アンプは、前記チャージポンプに接続されている。前記第２アンプは、前記チャージポンプ、前記第１アンプ、及び前記線量計に接続されている。前記ウェル制御部は、前記第１アンプ及び前記第２アンプに接続されている。前記複製ウェル制御部は、前記第１アンプ及び前記第２アンプに接続されている。前記チャージポンプ、前記第１アンプ、前記ウェル制御部、及び前記複製ウェル制御部は、静的バイアスを確立するための第１フィードバックループを形成している。前記チャージポンプ、前記線量計、前記第２アンプ、前記ウェル制御部、及び前記複製ウェル制御部は、前記線量計によって検出されるパラメトリックシフトを補償するための第２フィードバックループを形成している。前記第１及び第２のフィードバックループは、放射線、温度ドリフト、及びエージング現象のうちの少なくとも１つによって生じる前記ＦＤ－ＳＯＩ回路におけるパラメトリックシフトを抑制するものである。

【0009】

上述した特徴、機能、及び利点は、様々な実施形態において個別に実現可能であり、また、他の実施形態との組み合わせも可能である。この詳細は、以下の記載及び図面を参照することによって明らかになるであろう。

【図面の簡単な説明】

【0010】

【図1】ＦＤ－ＳＯＩ半導体装置が形成されたＦＤ－ＳＯＩウェハの例を示す断面図である。

【図2】図１に示すＦＤ－ＳＯＩ半導体装置を使用するための自己最適化回路の一実施形態を示す概略図である。

【図3】図２に示す自己最適化回路の動作シミュレーションの安定した定常状態の結果をグラフ化したものである。

【図4】図２に示す自己最適化回路の初期の過渡整定（initial transient settling）をグラフ化したものである。

【図5】図２に示す自己最適化回路で使用するための線量計の他の実施形態を示す概略図である。

【図6】図５に示す線量計を含む自己最適化回路の過渡状態のシミュレーション結果、及びその安定した定常状態の結果を示す一組のグラフである。

【発明を実施するための形態】

【0011】

本明細書において、単数形で記載されている要素又はステップは、特に明記されていない限り、複数の要素又はステップを排除するものではない。さらに、本発明の「一実施形態」や「例示的な実施形態」に言及することは、これらに記載した特徴を盛り込んだ別の実施形態の存在を排除することを意図するものではない。

【0012】

ＦＤ－ＳＯＩ半導体は、ＴＩＤによって定量化された、時間経過に伴って蓄積される放射線の影響を受けると、電界効果トランジスタ（ＦＥＴ）などの能動素子のチャネル領域のＢＯＸ内に捕捉された電荷の影響により、パラメトリックシフトを引き起こす。本明細書で説明する自己最適化回路の実施形態においては、ＢＯＸの下側のウェルにバイアス、すなわち「逆バイアス（back-biasing）」をかけて、例えば、少なくとも放射線の影響だけでなく、温度や経年の影響も補償する。自己最適化回路の少なくともいくつかの実施形態においては、パラメトリックシフトを補償するために、ウェルに対して静的バイアス及び動的バイアスの両方がかけられる。これらのバイアスは、ＢＯＸ内に捕捉された電荷に対して比例的、且つ反対の態様で作用する。

【0013】

一般に、既知の解決策においては、パラメトリックシフトを補償するために、ウェルに対して固定バイアス、すなわち静的バイアスがかけられる。例えば、回路の性能を向上させるのではなく、装置のリークを制御するために考案された上記のような解決策には、ゼロバイアス、逆基板バイアス（reverse body bias：RBB）、及びＲＢＢ＋供給コラプス（RBB plus supply collapse：RBB+SC）などの複数の個別のバイアスステップの技術が含まれうる。静的バイアスは、一般に、平均リーク性能を最適化するように決定される。しかしながら、ＴＩＤが蓄積されると、時間経過とともにパラメトリックシフトに対して動的に影響が及ぶため、このような静的バイアスの適用だけでは不十分である。本明細書で説明する自己最適化回路の実施形態においては、ＴＩＤによるパラメトリックシフトが集積回路に生じると、当該パラメトリックシフトを動的又は適応的に軽減する。

【0014】

さらに、いくつかの実施形態において、ｐＭＯＳ装置及びｎＭＯＳ装置は、同じウェルを使用しうる。他の実施形態においては、ｐＭＯＳ装置及びｎＭＯＳ装置は、独立したウェルを使用する。いくつかの実施形態において、複数の装置の複数の異なる領域、又は複数の異なる機能を実行する複数の装置は、複数の異なるウェルを使用する。また、他の実施形態において、ｐＭＯＳ装置及びｎＭＯＳ装置は、異なるウェルを使用し、さらに複数の装置の複数の異なる領域、又は複数の異なる機能を実行する複数の装置のための複数の異なるウェルを使用する。複数の異なる装置、複数の装置の複数の異なる領域、又は複数の機能を実行する複数の装置のための、上述した複数の異なるウェルの各々は、本明細書で説明する自己最適化回路のうちの１つ以上を使用して個別にバイアスをかけて最適化することができる。

【0015】

少なくともいくつかの既知の解決策においては、ウェルの静的バイアスに対してデジタル調節を行うために、ＤＳＰやｅＦＰＧＡなどのデジタル回路が使用される。本明細書で説明する自己最適化回路の実施形態においては、動的にパラメトリックシフトを補償するために、アナログフィードバックを使用してウェルの電位を調節するため、デジタル回路及び処理装置を必要としない。アナログフィードバックには、全体的な自己最適化回路ループの最適な設定値を確立するための基準回路と、調節中のＦＤ－ＳＯＩ装置を再現して、パラメトリックシフトが生じていることを示す「エラー」信号を生成するＴＩＤ線量計とが含まれる。したがって、自己最適化回路は、線量計装置で観測されるパラメトリックシフトに基づいて、ＢＯＸの下側のウェルの電位を継続的に調節する。

【0016】

本明細書で説明する自己最適化回路の少なくともいくつかの実施形態においては、ＢＯＸの下側のウェルの電位を調節するために、制御ループ外のチャージポンプ回路が使用される。基板バイアス（body-biasing）に関するいくつかの既知の技術においては、チャージポンプが利用されたが、これに加えて、当該チャージポンプがループ内に含まれるか（この場合、放射線を受けた場合及び受けなかった場合にかかわらず、回復過渡現象が長くなりうる）、或いは制御フィードバック経路において能動コンポーネントが利用されていた（この場合、ＴＩＤなどによりこれらのコンポーネントにパラメトリックシフトが生じうる）。

【0017】

図１は、ｎＭＯＳ半導体装置１０１およびｐＭＯＳ半導体装置１０３を有するＦＤ－ＳＯＩウェハ１００の一実施形態を示す断面図である。ＦＤ－ＳＯＩウェハ１００は、ベースシリコン層１０２と、埋込酸化層（ＢＯＸ）１０４と、シリコン膜１０６とを含む。ＢＯＸ１０４は、ベースシリコン層１０２とシリコン膜１０６との間において、当該ベースシリコン層１０２上に配置されている。ＢＯＸ１０４は、ベースシリコン層１０２上に形成された絶縁層であって、ｎＭＯＳ半導体装置１０１やｐＭＯＳ半導体装置１０３などの能動的な半導体素子をベースシリコン層１０２から電気的に隔離するためのものである。いくつかの実施形態において、ＢＯＸ１０４は、二酸化ケイ素、及び／又はサファイアを含む。代替の実施形態において、ＢＯＸ１０４は、本明細書で説明するようにＦＤ－ＳＯＩ半導体１００を動作させることが可能な任意の材料を含みうる。

【0018】

ゲート１０８は、シリコン膜１０６上に配置されている。シリコン膜１０６にドーピングを行って、ソース１１２とドレイン１１４との間に完全空乏型チャネル１１０を形成することにより、ｎＭＯＳ半導体装置１０１及びｐＭＯＳ半導体装置１０３、すなわちトランジスタが形成される。各トランジスタ内において、ＢＯＸ１０４は、ソース１１２及びドレイン１１４の寄生容量（parasitic capacitance）を低減するとともに、ソース１１２からドレイン１１４に流れる電子を効果的に閉じ込めることによって、性能を低下させるリーク電流が、ベースシリコン層１０２に流れ込むことを抑制する。ＦＤ－ＳＯＩウェハ１００はまた、ＢＯＸ１０４の下側のベースシリコン層１０２内に形成されたウェル１１６及び１１７を含む。ウェル１１６及び１１７のドーピングは、それぞれ、ｐＭＯＳ半導体装置１０３の下側のＮウェルとしてウェル１１６を形成し、且つ、ｎＭＯＳ半導体装置１０１の下側のＰウェルとしてウェル１１７を形成するために行われる。ウェル１１６及び１１７は、それぞれの接触子１１８及び接触チャネル１２０を介してチャージされるか、或いはバイアスがかけられる。なお、ウェル１１６及び１１７のタイプ（例えば、ｐ型又はｎ型）、並びにこれらを区別する様式は、様々なＦＤ－ＳＯＩ技術によって異なりうる。ただし、本明細書で説明する実施形態に従ってウェル１１６及び１１７にバイアスをかける方法は、これらのＦＤ－ＳＯＩ技術の全てにおいて同様に適用される。

【0019】

ＴＩＤによりＢＯＸ１０４に電荷が捕捉され、これに起因してｎＭＯＳ半導体装置１０１及びｐＭＯＳ半導体装置１０３の電荷平衡が変化するので（これによりパラメトリックシフトが生じる）、そうならないようにウェル１１６及び１１７に対してバイアスがかけられる。一般に、ＴＩＤが時間経過とともに蓄積するにつれて、パラメトリックシフトの影響を緩和するために必要なウェル１１６及び１１７に施されるバイアス補正の程度が増大する。例えば、ＢＯＸ１０４と完全空乏型チャネル１１０とのインターフェースで捕捉された電荷によりｎＭＯＳ半導体装置１０１のゲート１０８の電圧閾値がシフトすると、対応する接触子１１８及び接触チャネル１２０を介して、等しく反対の電荷、すなわちバイアスがウェル１１７に加えられる。これによって、パラメトリックシフトが補償されて、ｎＭＯＳ半導体装置１０１が元の較正された状態、或いはそれに近い状態に戻される。同様に、ｎＭＯＳ半導体装置１０１のゲート１０８と完全空乏型チャネル１１０との間のインターフェースで捕捉された電荷により、ゲート１０８の電圧閾値がシフトすると、比例する反対のバイアスがウェル１１７に加えられ、これによって、パラメトリックシフトが補償される。なお、ゲート１０８とＢＯＸ１０４とが物理的に分離していることを考慮すれば、ウェル１１７のバイアスレベルは、閾値電圧のシフトに等しいのではなく、比例するものであり、これは、ウェル１１７に十分な電界を生じさせてゲート１０８と完全空乏型チャネル１１０とのインターフェースにおける電荷を平衡させるためである。

【0020】

図２は、最適化対象のＦＤ－ＳＯＩ半導体装置のための自己最適化回路２００の一実施形態を示す概略図である。ＦＤ－ＳＯＩ半導体装置は、例えば、図１に示すｎＭＯＳ半導体装置１０１又はｐＭＯＳ半導体装置１０３などの１つ以上の半導体装置であってもよい。

【0021】

自己最適化回路２００は、チャージポンプ２０２又は他の電圧源と、線量計２０４と、基準回路２０５とを含む。チャージポンプ２０２は、出力２０３でチャージポンプ電圧を生成するクロック作動型チャージポンプ（clocked charge pump）であって、当該電圧は、自己最適化回路２００の電源電圧（ＶＤＤ）よりも高く設定するか、或いは自己最適化回路２００の接地電圧（ＶＳＳ）よりも低く設定することができる。なお、チャージポンプ２０２は、自己最適化回路２００に組み込まれるか、或いは単独で提供される定常クロック（stationary clock）回路又はクロック回路によって能動的に制御されるだけで、これら以外の回路には能動的に制御されるものではない。

【0022】

線量計２０４及び基準回路２０５は、電源電圧（ＶＤＤ）とグラウンドとの間のブリッジ構成で接続されており、これらは共にオペレーショナルトランスコンダクタンスアンプ（operational transconductance amplifier：OTA）２０６への差動出力を生成する。線量計２０４は、ＦＤ－ＳＯＩトランジスタ２０９を含み、当該トランジスタは、そのＢＯＸの下側にウェルを有するとともに（例えば、図１に示すウェル１１６及び１１７、並びにＢＯＸ１０４）、最適化対象の全てのＦＤ－ＳＯＩ半導体装置と同様にＴＩＤの影響を受ける。線量計２０４及び基準回路２０５におけるＦＤ－ＳＯＩトランジスタ以外のコンポーネントは、一般的に放射線の影響を受けない。線量計２０４及び基準回路２０５は、ブリッジ構成にしたことにより、一般的に、ＴＩＤがゼロの状態においては、電源電圧（ＶＤＤ）の均等な分割を行う。つまり、線量計２０４からの出力、すなわち、線量計電圧２１１は、基準回路２０５からの出力、すなわち基準電圧２１３に等しい。基準回路２０５は、キャリブレーション抵抗器２１５を含み、当該抵抗器により、線量計２０４におけるＴＩＤゼロの状態のＦＤ－ＳＯＩトランジスタ２０９に合わせて、基準回路２０５内の分圧器の初期較正を行うことができる。初期校正の場合を除いては、基準回路２０５内の分圧器は、放射線、温度、又は経年に対して実質的に不変である基準電圧２１３を生成する。ＴＩＤが蓄積すると、基準電圧２１３は、線量計電圧２１１と比較される設定値として機能し、その結果、ＯＴＡ２０６を制御するエラー信号、すなわち差動電圧が生成される。

【0023】

図２に示す実施形態において、ＦＤ－ＳＯＩトランジスタ２０９のゲートは、当該トランジスタのドレインに接続されており、これにより、当該トランジスタは、完全空乏型チャネル内におけるＭＯＳトランジスタの電圧閾値シフト及び移動度シフト（mobility shifts）の両方の影響を受けやすいゲート－ソース電圧（Ｖ_GS）を有するダイオードとして機能的に構成される。ＦＤ－ＳＯＩトランジスタ２０９が飽和した状態における電圧Ｖ_GSは、次のように表される。

【数1】

ここで、Ｖ_THは、トランジスタ２０９のＭＯＳ閾値電圧であり、Ｉ_DSは、装置を流れるドレイン－ソース（すなわち、チャネル）電流であり、Ｗ及びＬは、それぞれシリコンチャネル（例えば、図１に示す１１０）の幅及び長さであり、μ_Nは、チャネル内のキャリアの移動度であり、Ｃ_OXは、単位面積当たりのゲート酸化物のキャパシタンスである。

【0024】

したがって、ＦＤ－ＳＯＩトランジスタ２０９と比較した場合、基準回路２０５及び線量計２０４内の抵抗器は、放射線（或いは、経年又は温度）の影響に対して安定性、すなわち実質的な不変性を有するため、線量計２０４及び基準回路２０５のそれぞれの出力間、すなわち、線量計電圧２１１と基準電圧２１３との間に生じる不均衡は、放射線（或いは、経年又は温度）の影響によりＦＤ－ＳＯＩトランジスタ２０９に生じるパラメトリックシフトに起因すると考えられる。このような不均衡、すなわち、線量計２０４及び基準回路２０５のブリッジ構成の差動出力は、自己最適化回路２００によってＯＴＡ２０６を制御するために使用され、その結果、線量計２０４におけるＦＤ－ＳＯＩトランジスタ２０９のウェル、及び最適化対象のＦＤ－ＳＯＩ半導体装置（図２には示していないが、ノード２２９に加えられるバイアスにより最適化される）のウェルの両方に対するバイアスを動的に調節することができる。ＯＴＡ２０６は、チャージポンプ２０２の出力２０３で生成されるチャージポンプ電圧を基準とする出力電流、すなわちバイアスを生成する。ＯＴＡ２０６によって生成されたバイアスは、ＦＤ－ＳＯＩトランジスタ２０９及び最適化対象のＦＤ－ＳＯＩ半導体装置の下側のウェルに供給される。したがって、ＦＤ－ＳＯＩトランジスタ２０９のウェルにバイアスをかけることにより、線量計電圧２１１、すなわちＶＧＳと、基準電圧２１３との間の電位のバランス、すなわち均衡を回復させることができる。線量計２０４は、当該線量計２０４におけるＦＤ－ＳＯＩ半導体装置、又は最適化対象の１つ以上の他の装置において、時間経過に伴って同様に生じる放射線、温度、又は経年によるシフトなどのパラメトリックな事象（parametric aspects）を検出する。上述したフィードバックループは、基準回路２０５の出力と比較される線量計２０４の出力によって管理され、これによって、その時間に亘ってそれぞれのウェル（図２には示していない）の電位を動的に調節することにより、上述したようなシフトを補償することができる。

【0025】

自己最適化回路２００は、静的バイアス回路２１７をさらに含み、当該静的バイアス回路は、ＯＴＡ２０６によって生成される出力電流に加えられて、ＦＤ－ＳＯＩトランジスタ２０９及び最適化対象のＦＤ－ＳＯＩ半導体装置の下側のウェルに供給される出力電流を生成するよう構成されている。したがって、ＴＩＤがゼロであっても、静的バイアス回路２１７により、自己最適化回路２００は、ＦＤ－ＳＯＩトランジスタ２０９及び最適化対象のＦＤ－ＳＯＩ半導体装置の下側のウェルに最適な非ゼロバイアスをかけることができる。例えば、一実施形態において、静的バイアス回路２１７は、ＦＤ－ＳＯＩトランジスタ２０９の下側のウェル、及び最適化対象のＦＤ－ＳＯＩ半導体装置の下側のウェルに対して－１．４Ｖのバイアスをかける。他の実施形態においては、最適な静的バイアスは、特定の技術及び回路動作によって、約±１．５Ｖから約±２．２Ｖに設定することができる。静的バイアス回路２１７は、ＯＴＡ２１９を含み、当該ＯＴＡは、複数の抵抗器と、静的調節ループからのフィードバック信号と、によって制御される。前記複数の抵抗器は、電源電圧（ＶＤＤ）及び複数の抵抗器の抵抗値の比によって規定される静的基準電圧を、ＯＴＡ２１９の反転入力に供給するように接続されている。前記静的調節ループは、ＯＴＡ２１９の非反転入力に接続されている。ＯＴＡ２１９の出力は、チャージポンプ２０２の出力２０３で生成されるチャージポンプ電圧を基準としており、ＯＴＡ２０６の出力と結合される。チャージポンプ電圧を基準とするＯＴＡ２０６及びＯＴＡ２１９によって生成される結合電流は、ＦＤ－ＳＯＩトランジスタ２０９及び最適化対象のＦＤ－ＳＯＩ半導体装置の下側のウェルに供給される。

【0026】

自己最適化回路２００は、線量計ウェルノード２２３でＦＤ－ＳＯＩトランジスタ２０９の下側のウェルに印加される電圧を調節するよう構成された低損失（ＬＤＯ：low-dropout）レギュレータ２２１を含む。ＬＤＯレギュレータ２２１は、チャージポンプ２０２の出力２０３で供給されるチャージポンプ電圧を、トランジスタ２３４のソースで入力される電圧として利用し、当該トランジスタのゲートは、ＯＴＡ２０６及びＯＴＡ２１９からの結合出力により制御される。トランジスタ２３４のソースにおけるＬＤＯレギュレータ２２１の出力電圧は、線量計ウェルノード２２３に供給される。ＬＤＯレギュレータ２２１は、分圧器２２７を介したＯＴＡ２１９へのフィードバック経路２２５を含む。したがって、ＯＴＡ２１９からの出力は、フィードバック経路２２５における電圧と、静的バイアス回路２１７において放射線に影響されない抵抗分割（radiation-insensitive resistive partition）によりスケーリングされた電源電圧（ＶＤＤ）との間の差分を示すエラー信号として機能する。

【0027】

チャージポンプ２０２は、システムクロックによって動作し、通常時は電源電圧（ＶＤＤ）よりも高い定電圧、又は接地電圧（ＧＮＤ）よりも低い定電圧を供給することができる。例えば、いくつかの実施形態において、チャージポンプ２０２は、一定の＋又は－の３Ｖを生成する。その後、ＬＤＯレギュレータ２２１は、静的バイアス回路２１７におけるＯＴＡ２１９への差動入力を介してフィードバック経路２２５を閉じることにより、線量計ウェルノード２２３に印加されるチャージポンプ電圧を調節する。

【0028】

いくつかの実施形態において、自己最適化回路２００は、線量計２０４におけるＦＤ－ＳＯＩトランジスタ２０９の下側のウェル電位、及び最適化対象のＦＤ－ＳＯＩ半導体装置におけるウェル電位の個々の調節を有効又は無効にするスイッチ２１４を含む。スイッチ２１４は、閉じた状態において、線量計ウェルノード２２３におけるウェル電位と、最適化対象のＦＤ－ＳＯＩ半導体装置の下側のウェルの電位を示す装置ウェルノード２２９におけるウェル電位とをリンクさせて、閉じられたループ内においてウェルノード２２９を正確に調節することができる。

【0029】

スイッチ２１４は、開いた状態において、ウェル電位を切り離す。この結果、トランジスタ２３４及び分圧器２２７、すなわちＬＤＯレギュレータ２２１のドライバ段を正確に模擬した、トランジスタ２３６及び分圧器２３３を有する複製ＬＤＯレギュレータドライバ段２３１の出力に装置ウェルノード２２９が結合されるため、当該装置ウェルノード２２９は、間接的にのみ線量計ウェルノード２２３に追随することになる。なお、分圧器２２７及び２３３の比率は同じであり、しかも、これらの分圧器は純粋に抵抗だけで構成されているため、ＬＤＯレギュレータ２２１のフィードバック経路、又はＬＤＯドライバ段２３１におけるＴＩＤ、温度、又は経年による影響を制限することができるから、フィードバック経路２２５、及び自己最適化回路２００の動作がＴＩＤ、温度、及び経年の影響を可能な限り受けないように維持することができる。したがって、ＬＤＯレギュレータ２２１、及び複製ＬＤＯドライバ段２３１は、線量計ウェルノード２２３（ローカルウェル用）、及び装置ウェルノード２２９（最適化対象の装置全体のより大きなウェル用）を介してウェルのバイアスを調節して、線量計２０４におけるＦＤ－ＳＯＩトランジスタ２０９のＶ_GS電圧におけるパラメトリックシフトを補償し、且つ少なくとも同様に、最適化対象のＦＤ－ＳＯＩ半導体装置におけるパラメトリックシフトを補償することができる。

【0030】

スイッチ２１４が閉じられると、最適化対象のＦＤ－ＳＯＩ半導体装置の下側のウェルが、線量計２０４のＦＤ－ＳＯＩトランジスタ２０９の下側のウェルと共に、自己最適化回路２００の制御ループに組み込まれる。このような動作においては、装置ウェルノード２２９で印加される電圧は、より厳密且つ直接的に制御されるが、「組み合わされた」ウェルの容量負荷（capacitive loading）は、通常不明である。したがって、ループゲインに位相マージン（phase margin）を差し引く極が追加されることにより制御ループが不安定になり、望ましくない電圧リンギング（voltage ringing）が生じる可能性がある（例えば、シングルイベント効果（Single Event Effect）や、重イオン放射ストライク（heavy-ion radiation strikes）に際して）。これらの問題は、極ゼロ相殺技術（pole-zero cancellation technique）を用いたり、ＯＴＡ２０６及びＯＴＡ２１９において対応するゲイン低減を行ったりして対処することができる。さらに、組み合わされたウェルの漏れ電流が蓄積して、フィードバック経路２２５の精度が損なわれる可能性がある。いくつかの実施形態において、漏れ電流は、温度とともに指数関数的に変化するため、数マイクロアンペアに増大しうる。最適化対象のＦＤ－ＳＯＩ半導体装置の下側のウェルの予想されるサイズを考慮すると、場合によっては、漏れ電流が非常に大きなオフセットバイアスを生じさせ、それが、チャージポンプ２０２の容量を上回り、自己最適化回路２００のバイアス機能を動作不能にすることもありうる。

【0031】

これとは逆に、スイッチ２１４が開かれると、ＬＤＯレギュレータ２２１及び複製ＬＤＯドライバ段２３１が独立して動作する。さらに、複製ＬＤＯドライバ段２３１自体を複数回に亘って複製して、最適化対象の様々なＦＤ－ＳＯＩ半導体装置の断片化されたウェルの電位を独立してより柔軟に調節することができる。同様に、チャージポンプ２０２を複製して、線量計２０４におけるＦＤ－ＳＯＩトランジスタ２０９のウェルに対するローカル駆動容量から、最適化対象のＦＤ－ＳＯＩ半導体装置の下側のウェルに対する駆動容量をさらに分離させることにより、望ましくない雑音及び干渉の影響を低減することができる。代替の実施形態において、チャージポンプ２０２は、より大きい容量、例えば、ＬＤＯレギュレータ２２１、及び複製ＬＤＯドライバ段２３１を動作させるために必要な理論的（±）Ｖ_DS＋Ｖ_well電圧よりも２０～３０％大きい定格となるように設計することができる。

【0032】

代替の実施形態において、ＬＤＯループのドライバ段は、電圧源として動作するレベルシフトサーボドライバ（level-shifting servo driver）を含むように変更される。いくつかの実施形態において、レベルシフトサーボドライバは、トランジスタ２３４及び２３６のゲートに結合された正しい電圧レベルがレベルシフタによって変換されるため、ＯＴＡ２０６及びＯＴＡ２１９の実装を単純化することができる。したがって、より単純な単電源アンプは、チャージポンプ２０２の出力２０３で生成されるチャージポンプ電圧ではなく、共通の接地を基準とすることができる。

【0033】

図３は、自己最適化回路２００のシミュレーションの結果を、垂直軸７０８、７１０、及び７１２において電圧で示すグラフ７００である。ｎＭＯＳ半導体１０１又はｐＭＯＳ半導体１０３などのＦＤ－ＳＯＩ半導体装置に対するＴＩＤの影響をシミュレートするために、水平軸７０６に示す－１００ｍＶから＋１００ｍＶの範囲の任意のＶ_GSシフトが線量計２０４の線量計トランジスタ２０９に与えられた。簡略化するために、ウェルバイアスと半導体装置の同じ閾値電圧（Ｖ_TH）との間の１：１の線形関係を想定し、当該装置に対して電圧が制御された電圧源を直列に追加した。

【0034】

グラフ７００は、線量計２０４からの線量計電圧２１１のプロット７０１、及び基準回路２０５からの基準電圧２１３のプロット７０５に示される電圧の元のシフトを示す。自己最適化回路２００は、半導体装置２０９のウェルにバイアス７０２が供給される場合に、元のシフトを補償する。ウェルに印加されるバイアス７０２は、ウェルに印加される最適化された静的な公称電圧に追加される。後者の電圧は、線量計２０４及び基準回路２０５の初期較正時に設定することができる。

【0035】

プロット７０３は、自己最適化回路が、線量計トランジスタ２０９のＶ_GSを補償した後においても存在する残留シフトを示す。この場合においても、逆バイアスのウェル電圧変調によるゲート電圧への影響が１：１であると仮定すると、±１００ｍＶのうち、合計で約１．３ｍＶの残留シフトのみが残り（プロット７０３）、回路２００の除去が＞４０ｄＢであることが示されている。

【0036】

図４は、自己最適化回路２００の初期整定（initial settling）を示すグラフ８００である。グラフ８００は、垂直軸８０６にボルトで表す電圧と、水平軸８０４にマイクロ秒で表す時間とを示す。自己最適化回路２００の初期整定は、例えば、チャージポンプ２０２が既に－３．４Ｖまで安定したときに、初期条件なしでシミュレートされたものである。このシミュレーションは、小さい（約１００ｆＦ）ローカルウェル容量、１メガヘルツ（ＭＨｚ）の利得帯域幅積（Gain-Bandwidth Product：GBWP）で６０ｄＢのＯＴＡゲイン、そしてこれに続くＬＤＯの駆動段を想定して行われ、優れた安定性を示した。しかしながら、同じループにおいて大型回路下のより大きいウェルが閉じられた場合、全ての波形におけるリンギングが悪化しうる。図４に示す安定性試験の結果は、実際に、イオンストライク後の自己最適化回路２００の回復を模倣するのに使用することができる。結果を図４に示すシミュレーションにおいては、ＦＤ－ＳＯＩトランジスタ２０９の下側のウェルが、最適化対象の装置の下側のウェルから分離されているが、これは、ＢＯＸを越える漏斗効果（funnel effects）により増大されたより大きい電荷収集領域が、ＳＯＩ絶縁効果を部分的に無効にする場合があるからである。一般に、イオンストライクは依然としてＬＤＯレギュレータ２２１に影響を及ぼしうるが、少なくともループの安定性への影響は少なく、また、長時間のリンギングも発生させない。

【0037】

最適化対象の装置における下側のウェルの電位についての最終整定は、プロット８０２に示されており、元のウェル電圧状態（比較を容易にするために、プロット８０１で示される定数）から－９９ｍＶを超えてシフトしている。線量計２０４及び基準回路２０５からの差動出力のシフトは、線量計電圧２１１のプロット８０８及び基準電圧２１３のプロット８１０によって示されている。したがって、Ｖ_GSにおける残留シフトのプロット８１２は、１００ｍＶのシフトの略完全な補償を示す。したがって、図４に結果が示されるシミュレーションにおいて、Ｖ_THに対する１：１の影響を想定すると、線量計２０４のＦＤ－ＳＯＩトランジスタ２０９に生じるＶ_THシフトに相当する＋１００ｍＶの元の値から、Ｖ_Gsにおいて約０．７ｍＶの残留シフトのみが残っている。

【0038】

図５は、線量計６００の他の実施形態を示す概略図である。線量計６００は、アンプ６０２をさらに含み、電源電圧ＶＤＤではなくアンプ６０２の出力に抵抗ブリッジが接続されていることを除けば、線量計２０４と実質的に同様である。図２に示す実施形態と同様に、基準回路２０５及び線量計６００がブリッジ構成で接続されており、アンプ６０２の入力に差動電圧が供給される。これによって、アンプ６０２の出力が、線量計電圧の出力２１１になり、基準回路２０５などの他の基準回路も同様に、ＯＴＡ２０６に基準電圧２１３を供給する（図２に示す）。なお、ブリッジの上部にある抵抗器、又はこれと同等の代替のＰＭＯＳ負荷は、アンプの電源電圧変動除去（ＰＳＲ：Power Supply Rejection）特性により、電源供給の変動に依存しない。

【0039】

他の代替の実施形態において、線量計２０４は、単一のＦＤ－ＳＯＩトランジスタではなく、ｎ－ＦＥＴとｐ－ＦＥＴとを組み合わせたインバータ構造体を含みうる。このような実施形態においても単一又は複数のウェルは継続して調節されるが、ＬＤＯレギュレータ２２１及び複製ＬＤＯドライバ段２３１と同様のＬＤＯ駆動段を有する１つ以上のフィードバックループを必要とする場合がある。このようなインバータ構造体は、例えば、より時間に正確な識別Ｎ対Ｐシフト線量測定を必要としない用途において、結合型Ｎ／Ｐシフトモニタとして機能しうる。さらに他の実施形態においては、「シリコンオドメータ（silicon odometers）」と呼ばれる発振器型センサを使用することができる。このような実施形態においては、より一般的なデジタルカウンタを使用するのではなく、発振器型センサの周波数が、周波数－電流変換器によって変換されて電流に戻され、この電流が、抵抗器又は抵抗分割器に供給され、線量計２０４について説明したものに似た電圧アナログエラー信号を生成するために使用される。

【0040】

さらに他の代替の実施形態においては、発振器ベースの線量計は、ＴＩＤの影響を強調するように設計された線量計６００に似たトポロジーであるが、動的に調節可能な抵抗器を使用して、基準電圧回路にリング発振器（Power Supply Rejection）を含めることにより実現することができる。この線量計の実施形態は非常にコンパクトであり、周波数の関数として自動的に電圧を生成する。また、ｎＭＯＳ＋ｐＭＯＳ相補型インバータとは対照的に、純粋なＮＭＯＳ型及び／又はｐＭＯＳ型のインバータ構造をリングに含めて、ｎ－ＴＩＤ及びｐ－ＴＩＤのみに対して敏感な発振器を形成してもよい。このようにすると、複数の異なるウェルを別々に最適化するためにループを駆動することができる。

【0041】

ダイオード及び抵抗器ネットワークを基準電圧ループに含めて線量計として機能させる場合、線量計６００に示すように、自己最適化回路のＴＩＤ緩和ループに追加のＴＩＤシフトアンプを組み込んでもよい。これにより、ループゲインが増大し、最終的には、放射線の変動を最小限に抑えたり補償したりする際の自己最適化回路２００の有効性を向上させることができる。電源電圧ＶＤＤは、大型ＩＣにおいて多くの干渉を受ける可能性があるため、アンプの高いＰＳＲを利用する供給非依存型線量計（supply-independent dosimeter）を構築することはまた、長期的なＴＩＤ、経年、及び温度ドリフトではなく、スプリアス供給過渡（spurious supply transients）を辿りうる自己最適化回路２００をよりクリーンに動作させることができる。

【0042】

（発振器ベースの線量計に適しているため、スイッチトキャパシタ抵抗器ではなく）ダイオードを含むとともに、図５に示すように最上位ブランチにおいて整合性抵抗器（matched resistors）を保持する線量計６００の構成（図５に示す）を、図３に示すグラフ７００の作成に用いた態様と同様にシミュレートした。図６は、図５に示す線量計を含む、ＴＩＤ補償ループの初期過渡現象のシミュレーション結果を示すグラフ９００である。過渡整定は、線量計６００を介して追加されたローカルループの追加的なゲイン寄与を反映して、図４に示す対応する軌道よりも不安定である。具体的には、図５に示すローカルフィードバックトポロジーは、アンプのＧＢＷＰによって課せられる単極制限を含む。単一性が加わることにより回路全体が不安定になりうる。しかしながら、図２に示す自己最適化回路２００のＬＤＯレギュレータ２２１におけるミラーゼロ（Miller zero）により、図６に示すように、安定性（例えば、６０μｓ以内）が保持される。このトレードオフに有効に対応するものとして、線量計の出力の傾きが、抵抗器及びｎＭＯＳＦＥＴが組み込まれた同一のオープンループ線量計と比較して、２倍を超える。これによって、自己最適化回路２００は、より厳密に影響の緩和を行うことができる。例えば、ループ内で閉じられた線量計６００は、±１００ｍＶのＶ_THの変化における１．３ｍＶの変動ではなく、僅か５１０μＶのみがシフトする、すなわちＴＩＤシフトを５２ｄＢ除去することができる。追加の線量計アンプ６０２を含めなければならない一方で、これは、線量計６００の供給シフトに対する感度を大幅に低減するのに役立つ。なお、必要に応じて、線量計６００は、自己最適化回路２００の温度変化に対する反応を鈍感にするように設計することができる。

【0043】

自己最適化回路２００はまた、経年劣化メカニズム、又は他の影響に対処するために使用することができる。時間経過に伴うＦＥＴ装置の酸化物、及びチャネル格子の劣化の影響は、放射線について説明したのと少なくとも同じ態様で回路の性能を変化させる傾向がある（これは「加速劣化」と同等のメカニズムとみなされる）。このような類似性により、経年劣化ドリフト及び放射線ドリフトに対抗するための自己最適化回路２００の有効性がサポートされる。すなわち、線量計（又は、この新たな状況においてより正確には「基準回路」）が、工場で最初に決められた公称設定から離れると、ループは、元がどうであれ、逆バイアスに作用するシフトを補正しようとする。本実施形態においては、自己最適化回路２００は、ＴＩＤ線量計センサではなく、例えば、リング発振器などの「オドメータ」を含む。例えば、ループ内の周波数合成器の周囲などにおいて追加の回路を設計することにより、発振器の周波数に対する感度が高く、したがって経年劣化の影響に対する感度も高い出力電圧を生成することができる。

【0044】

同様に、自己最適化回路２００はまた、温度ドリフトの影響を補償することもできる。線量計、すなわち「基準回路」に生じる温度ドリフトにより、シフトを修正するためのウェルバイアス制御の操作に使用されるエラー信号が確定する。

【0045】

なお、ＴＩＤの影響により、ＢＯＸのインターフェースで電荷が捕捉されるが、当該電荷によって生じる電界は、反対の電界、すなわち、自己最適化回路が下側のウェルにおいて反対の量の電荷を移動させることにより生じる電界によって物理的に相殺される（表面絶縁、及び、捕捉される電荷と対抗する電荷との間の位置的な不一致に対応するように微調整される）。したがって、望ましくない影響は、同じ物理量の反作用、すなわちＢＯＸ１０４又はその下側の電荷によって直接的に補償される。そのため、元のＴＩＤにより生じる全ての電気的影響、又はパラメトリックシフトは、その現象のみの補償ではなく、元の捕捉された電荷に対して動的に制御された相殺力によって補償される。

【0046】

経年劣化の影響により、シリコンの「摩耗」（silicon "wear-out"）によって特定されるように、ゲート酸化物や下側のキャリアチャネル格子の構造が変化する。温度ドリフトは、仕事関数のシフトと、空乏領域の厚み変化（thickness modulation）とを含む。これらのプロセスはいずれも、図１に示すウェル１１６及び１１７に当てはまるような、ウェル電位の物理的変化を反映しない。したがって、ＴＩＤ補償技術とは異なり、これらの影響は、ドリフトの元の原因を物理的に反転させることなく、異なるメカニズムによりこれらの現象を間接的に補償する「代理」の電気的反作用により補償される。いくつかの実施形態においては、ＴＩＤのみ、又はＴＩＤ及び経年劣化に対して感度が高い線量計を選択してもよいが、例えば、電源電圧の変化、及び（あまり一般的ではないが）温度の変化を感知しないように作製することもできる。

【0047】

本明細書で説明する補償方法は、少なくともＴＩＤ、温度、及び経年劣化に対して、ＦＤ－ＳＯＩ回路、特に、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの最適化された性能に依存する高感度アナログ回路の動作を効率的且つ適応的に最適化することができ、従来の静的ガードバンディング（static guard-banding）、及びこれに続く望ましくない過剰設計の回路を必要としない。

【0048】

本明細書は、例を用いてベストモードを含む様々な実施形態を開示することよって、任意の装置又はシステムの作製及び使用、並びに、組み入れられた方法の実行を含め、当業者が様々な実施形態を実施することができるようにしたものである。本開示の特許を求める範囲は、特許請求の範囲によって規定されるものであり、当業者が思い付く他の実施例を含みうる。そのような他の例は、特許請求の範囲の文言と相違しない構成要素を有する場合、又は、特許請求の範囲の文言と実質的に相違しない均等の構成要素を含む場合において、特許請求の範囲に含まれることを意図している。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】