特許 7494677 液晶表示装置及び光ノード装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-27

(45)【発行日】2024-06-04

(54)【発明の名称】液晶表示装置及び光ノード装置

(51)【国際特許分類】

   G02F 1/1368 20060101AFI20240528BHJP

   G02F 1/13 20060101ALI20240528BHJP

   G02F 1/31 20060101ALI20240528BHJP

【ＦＩ】

G02F1/1368

G02F1/13 505

G02F1/31

【請求項の数】 9

(21)【出願番号】P 2020155873

(22)【出願日】2020-09-16

(65)【公開番号】P2022049593

(43)【公開日】2022-03-29

【審査請求日】2023-04-28

(73)【特許権者】

【識別番号】308036402

【氏名又は名称】株式会社ＪＶＣケンウッド

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】岩佐 隆行

【審査官】近藤 幸浩

(56)【参考文献】

【文献】特開２０１５－１５６０１５（ＪＰ，Ａ）

【文献】特開２０１２－１１３０７２（ＪＰ，Ａ）

【文献】特許第５５４９６１４（ＪＰ，Ｂ２）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０２Ｆ １／１３６８

Ｇ０２Ｆ １／１３

Ｇ０２Ｆ １／３１

(57)【特許請求の範囲】

【請求項1】

正極性の画素信号が供給される正極性画素データ線及び負極性の画素信号が供給される負極性画素データ線を１組とする複数組の画素データ線と行走査信号が供給される複数本の行走査線とが交差する交差部に夫々設けられた複数の画素の各々が、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
前記正極性の画素信号を保持するための第１の保持容量と、
ソース－ドレイン経路が前記正極性画素データ線と前記第１の保持容量との間に接続され、ゲートに前記行走査信号が供給される第１のトランジスタと、
前記負極性の画素信号を保持するための第２の保持容量と、
ソース－ドレイン経路が前記負極性画素データ線と前記第２の保持容量との間に接続され、ゲートに前記行走査信号が供給される第２のトランジスタと、
前記第１の保持容量の電圧がゲートに入力される第３のトランジスタを含む、第１のソースフォロワ回路と、
前記第２の保持容量の電圧がゲートに入力される第４のトランジスタを含む、第２のソースフォロワ回路と、
ソース－ドレイン経路が前記第１のソースフォロワ回路の出力端子と前記画素電極との間に接続され、ゲートに第１の制御信号が供給される第５のトランジスタと、
ソース－ドレイン経路が前記第２のソースフォロワ回路の出力端子と前記画素電極との間に接続され、ゲートに前記第１の制御信号と交互にオンになる第２の制御信号が供給される第６のトランジスタと、
を備え、
前記第１のトランジスタと前記第２のトランジスタ、前記第５のトランジスタと前記第６のトランジスタは、第１導電型のトランジスタであり、
前記第３のトランジスタ、前記第４のトランジスタは第２導電型のトランジスタであり、
前記第３のトランジスタ及び前記第４のトランジスタの閾値電圧は、第２導電型の他のトランジスタの閾値電圧と異なり、
前記第５のトランジスタ及び前記第６のトランジスタの閾値電圧は、第１導電型の他のトランジスタの閾値電圧と異なる、
液晶表示装置。

【請求項2】

前記第５のトランジスタ及び前記第６のトランジスタは、ＬｏｗＶｔｈのトランジスタである、
請求項１に記載の液晶表示装置。

【請求項3】

前記第５のトランジスタ及び前記第６のトランジスタは、デプレッショントランジスタである、
請求項１に記載の液晶表示装置。

【請求項4】

前記第５のトランジスタ及び前記第６のトランジスタは、閾値電圧を変更するためのイオンが注入されたトランジスタである、
請求項１から３のいずれか１項に記載の液晶表示装置。

【請求項5】

前記第３のトランジスタ及び前記第４のトランジスタは、ＬｏｗＶｔｈのトランジスタである、
請求項１から４のいずれか１項に記載の液晶表示装置。

【請求項6】

前記第３のトランジスタ及び前記第４のトランジスタは、デプレッショントランジスタである、
請求項１から４のいずれか１項に記載の液晶表示装置。

【請求項7】

前記第３のトランジスタ及び前記第４のトランジスタは、閾値電圧を変更するためのイオンが注入されたトランジスタである、
請求項４に記載の液晶表示装置。

【請求項8】

前記第３のトランジスタ及び前記第４のトランジスタは、Ｐチャネル型のＭＯＳトランジスタであり、
前記第５のトランジスタ及び前記第６のトランジスタは、Ｎチャネル型のＭＯＳトランジスタである、
請求項１から７のいずれか１項に記載の液晶表示装置。

【請求項9】

請求項１から８のいずれか１項に記載の液晶表示装置と、
入射光を入射する入力ポートと、前記入射光に含まれる各波長に応じた出射光を出射する出力ポートと、を有する入出力部と、
前記入射光に含まれる各波長の光を各波長に応じて空間的に分散させ、前記出射光を前記入出力部の側へ出射する分散素子と、
前記分散素子によって分散された各波長の光を各波長毎に前記液晶表示装置の表面に集光し、前記液晶表示装置によって反射された各波長の光を前記分散素子の側へ出射するレンズと、
を備え、
前記液晶表示装置は、
前記レンズによって集光された各波長の光を、各波長毎にルーティングによって決められた方向に、反射する、
光ノード装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、液晶表示装置及び光ノード装置に関する。

【背景技術】

【0002】

光ネットワークは、高速大容量の電気通信についての現代の需要をサポートするために使用される。これらのネットワークは、一般に、光波長分割多重方式（ＷＤＭ）として知られている技術を使用して、できる限り多くの光スペクトルを利用する。

【0003】

多くの光ネットワークでは、光ネットワークの分岐点に対応する光ノード装置が使用される。しばしば、光ノード装置において、再構成可能なアド／ドロップ機能を有する再構成可能な光アド／ドロップマルチプレクサ（ＲＯＡＤＭ）デバイスを使用することが、望ましい。

【0004】

ＲＯＡＤＭシステムを実現するために、波長選択スイッチ（ＷＳＳ）が、任意の波長チャネルのルーティングのために使用されても良い。ＷＳＳでは、空間光変調器等の光ビーム偏向デバイスが使用されて、所望の出力ポートへの偏向のために波長を選択してもよい。反射型液晶表示装置を用いた空間光変調器を使用するＷＳＳが、現在使用されている。

【先行技術文献】

【特許文献】

【0005】

【文献】特許第５５４９６１４号公報

【文献】特開２００９－２２３２８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記した、反射型液晶表示装置を用いた空間光変調器を使用するＷＳＳでは、反射型液晶表示装置のダイナミックレンジを広くすることにより、光信号のＳ／Ｎ比を改善することができ、また、チャネル数を増加することもできる。

【0007】

本発明は、上記課題を鑑み、ダイナミックレンジを広くすることが可能な液晶表示装置を提供することを目的とする。また、本発明は、そのような液晶表示装置を含む光ノード装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の一態様にかかる液晶表示装置は、正極性の画素信号が供給される正極性画素データ線及び負極性の画素信号が供給される負極性画素データ線を１組とする複数組の画素データ線と行走査信号が供給される複数本の行走査線とが交差する交差部に夫々設けられた複数の画素の各々が、対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、前記正極性の画素信号を保持するための第１の保持容量と、ソース－ドレイン経路が前記正極性画素データ線と前記第１の保持容量との間に接続され、ゲートに前記行走査信号が供給される第１のトランジスタと、前記負極性の画素信号を保持するための第２の保持容量と、ソース－ドレイン経路が前記負極性画素データ線と前記第２の保持容量との間に接続され、ゲートに前記行走査信号が供給される第２のトランジスタと、前記第１の保持容量の電圧がゲートに入力される第３のトランジスタを含む、第１のソースフォロワ回路と、前記第２の保持容量の電圧がゲートに入力される第４のトランジスタを含む、第２のソースフォロワ回路と、ソース－ドレイン経路が前記第１のソースフォロワ回路の出力端子と前記画素電極との間に接続され、ゲートに第１の制御信号が供給される第５のトランジスタと、ソース－ドレイン経路が前記第２のソースフォロワ回路の出力端子と前記画素電極との間に接続され、ゲートに前記第１の制御信号と交互にオンになる第２の制御信号が供給される第６のトランジスタと、を備え、前記第１のトランジスタと前記第２のトランジスタ、前記第５のトランジスタと前記第６のトランジスタは、第１導電型のトランジスタであり、前記第３のトランジスタ、前記第４のトランジスタは第２導電型のトランジスタであり、前記第３のトランジスタ及び前記第４のトランジスタの閾値電圧は、第２導電型の他のトランジスタの閾値電圧と異なり、前記第５のトランジスタ及び前記第６のトランジスタの閾値電圧は、第１導電型の他のトランジスタの閾値電圧と異なる。

【0009】

本発明の一態様にかかる光ノード装置は、上記液晶表示装置と、入射光を入射する入力ポートと、前記入射光に含まれる各波長に応じた出射光を出射する出力ポートと、を有する入出力部と、前記入射光に含まれる各波長の光を各波長に応じて空間的に分散させ、前記出射光を前記入出力部の側へ出射する分散素子と、前記分散素子によって分散された各波長の光を各波長毎に前記液晶表示装置の表面に集光し、前記液晶表示装置によって反射された各波長の光を前記分散素子の側へ出射するレンズと、を備え、前記液晶表示装置は、前記レンズによって集光された各波長の光を、各波長毎にルーティングによって決められた方向に、反射する。

【発明の効果】

【0010】

本発明によれば、ダイナミックレンジを広くすることが可能となる。

【図面の簡単な説明】

【0011】

【図1】図１は、第１の実施の形態に係る波長選択スイッチアレイの構成を示す図である。

【図2】図２は、第１の実施の形態に係る波長選択スイッチアレイの構成を示す図である。

【図3】図３は、第１の実施の形態の波長選択アレイの反射型液晶表示装置を示す図である。

【図4】図４は、比較例の反射型液晶表示装置の画素の構成を示す図である。

【図5】図５は、比較例の反射型液晶表示装置の交流駆動制御の概要を示す図である。

【図6】図６は、正極性の画素信号及び負極性の画素信号の黒レベルから白レベルまでの関係を示す図である。

【図7】図７は、比較例及び第２の実施の形態の画素の入力電圧と出力電圧との関係を示す図である。

【図8】図８は、第２の実施の形態の反射型液晶表示装置の画素の構成を示す図である。

【図9】図９は、ＮＭＯＳトランジスタのＶＧ－ＩＤ特性を示す図である。

【図10】図１０は、第３の実施の形態の反射型液晶表示装置の画素の構成を示す図である。

【図11】図１１は、比較例及び第３の実施の形態の画素の入力電圧と出力電圧との関係を示す図である。

【図12】図１２は、第４の実施の形態の反射型液晶表示装置の画素の構成を示す図である。

【図13】図１３は、比較例及び第４の実施の形態の画素の入力電圧と出力電圧との関係を示す図である。

【図14】図１４は、第５の実施の形態の反射型液晶表示装置の画素の構成を示す図である。

【図15】図１５は、比較例及び第５の実施の形態の画素の入力電圧と出力電圧との関係を示す図である。

【図16】図１６は、第６の実施の形態の反射型液晶表示装置の画素の構成を示す図である。

【図17】図１７は、比較例及び第６の実施の形態の画素の入力電圧と出力電圧との関係を示す図である。

【図18】図１８は、第７の実施の形態の反射型液晶表示装置の画素の平面レイアウト図である。

【図19】図１９は、第７の実施の形態の反射型液晶表示装置の画素の断面図である。

【図20】図２０は、第８の実施の形態の反射型液晶表示装置の画素の平面レイアウト図である。

【図21】図２１は、第９の実施の形態の反射型液晶表示装置の画素の平面レイアウト図である。

【図22】図２２は、第１０の実施の形態の反射型液晶表示装置の画素の平面レイアウト図である。

【発明を実施するための形態】

【0012】

以下に、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下に説明する実施形態により本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が置換可能かつ容易なもの、あるいは実質的に同一のものが含まれる。

【0013】

＜第１の実施の形態＞
図１及び図２は、第１の実施の形態に係る波長選択スイッチ（ＷＳＳ）アレイの構成を示す図である。図１は、ＷＳＳアレイ１０を、ｘ軸方向と逆向きの方向に見た図である。図２は、ＷＳＳアレイ１０を、ｙ軸方向と逆向きの方向に見た図である。

【0014】

ＷＳＳアレイ１０が、本開示の「光ノード装置」の一例に相当する。

【0015】

本開示のＷＳＳアレイ１０は、単一パッケージ内で少なくとも２つのＷＳＳを使用する。本開示のＷＳＳアレイ１０は、専用の光学素子を必要とすることなく、ＷＳＳアレイ１０内でそれぞれのＷＳＳの独立した動作を可能にする。それどころかむしろ、光学素子の多くは、個々のＷＳＳデバイス間で共有されることが可能であり、したがって、コスト低減及び小型化が可能である。こうしたデバイスは、例えば、再構成可能な光アド／ドロップマルチプレクサ（ＲＯＡＤＭ）として現代の通信ネットワークで使用するのに理想的に適している。更に、１つ又は複数の、結合された２つのＷＳＳを有するアレイは、ルート及びセレクト（ＲＳ）アーキテクチャを使用する分岐ノード内の構成要素として理想的に適し得る。

【0016】

図１を参照すると、ＷＳＳアレイ１０は、それぞれが独立したＷＳＳデバイスとして動作し得る２つの独立したＷＳＳデバイスＷＳＳ１及びＷＳＳ２を含む。本開示において、「独立した」という用語は、ＷＳＳデバイスＷＳＳ２とは無関係に１つ又は複数のＷＤＭ信号を独立して処理するＷＳＳデバイスＷＳＳ１の機能を指し、また、その逆も同様である。本開示において、「処理」という用語は広義に使用され、例えば、それぞれのＷＤＭ信号を構成する個々の波長チャネルを変調させること、減衰させること、ブロックすること、方向転換させること、及び／又は、スイッチングすることを含む。

【0017】

ＷＳＳアレイ１０は、入出力部１１と、光学系１２と、を含む。光学系１２は、それぞれのＷＤＭ信号ビームをビーム整形するように構成される。また、光学系１２は、それぞれのＷＤＭ信号を、それらを構成する波長チャネル（又は波長チャネルのグループ）にスペクトル分散（多重分離）させるように構成される。更に、光学系１２は、分散済み波長チャネル（又は波長チャネルのグループ）を１つ又は複数のＷＤＭ信号にスペクトル結合（多重化）するように構成される。更に、ＷＳＳアレイ１０は、反射型液晶表示装置１３を含む。反射型液晶表示装置１３は、例えば個々の波長チャネルをＷＳＳアレイ１０内の所定の経路に沿って方向転換させるために、分散済み波長チャネルを光学的に処理するように構成される。

【0018】

反射型液晶表示装置１３が、本開示の「液晶表示装置」の一例に相当する。反射型液晶表示装置１３については、第２の実施の形態以降で詳しく説明する。

【0019】

ＷＳＳアレイ１０は、対称軸１４に関して対称のアーキテクチャを使用することにより、単一の光学系１２及び反射型液晶表示装置１３が、ＷＳＳアレイ１０の幾つかのＷＳＳデバイス、この例ではＷＳＳデバイスＷＳＳ１及びＷＳＳ２の間で共有可能にする。しかしながら、ＷＳＳデバイスＷＳＳ１及びＷＳＳ２が同じ光学部品の多くを共有し得る一方で、第１の実施の形態のアーキテクチャは、ＷＳＳアレイ１０のＷＳＳデバイスＷＳＳ１及びＷＳＳ２が独立して制御可能なデバイスであることを可能にする。そのため、第１の実施の形態のＷＳＳアレイ１０は、小型化され、光学的複雑さが軽減される。加えて、ＷＳＳアレイ１０は、より大型でコストがかかるデバイスに固有の独立した処理能力を保持するマルチＷＳＳデバイスを提供する。

【0020】

本開示では、入出力部１１は、１つ又は複数の光ＷＤＭ信号を伝達するための幾つかの入力ポート及び出力ポートを含み得る。例えば、デバイスは、幾つかの光ファイバー、平面導波路等を含み得るが、そのいずれもが入力ポート又は出力ポートとして割当てられ得る。以下で述べる第１の実施の形態では、入力ポート又は出力ポートは、光ファイバー１５として実装される。しかしながら、本発明の範囲から逸脱することなく、任意の他の種類のポートを使用することができる。

【0021】

入出力部１１は、ＷＳＳデバイスＷＳＳ１用の入出力部１１－１を含む。入出力部１１－１は、入力ファイバー１及び幾つかの出力ファイバー１ａ、１ｂ、・・・、１ｎを含む。ここで、ｎは自然数である。入出力部１１は、ＷＳＳデバイスＷＳＳ２用の入出力部１１－２を更に含む。入出力部１１－２は、入力ファイバー２及び幾つかの出力ファイバー２ａ、２ｂ、・・・、２ｎを含む。ここで、ｎは自然数である。したがって、図１は、ＷＳＳデバイスＷＳＳ１及びＷＳＳ２を含む２つの１×Ｎ ＷＳＳデバイスのアレイを例として示している。換言すると、ＷＳＳアレイ１０の入出力部１１は、ｙ軸方向に沿って配置される光ファイバースタックを形成する入力ファイバー１、出力ファイバー１ａ、１ｂ、・・・１ｎ、入力ファイバー２、出力ファイバー２ａ、２ｂ、・・・、２ｎのアレイを含む。

【0022】

入出力部１１は、マイクロレンズアレイの形態をとるコリメートレンズ１６のアレイを更に含む。コリメートレンズ１６のアレイは、対応する光パワー素子のアレイ、例えば、それぞれが光ファイバーの出力部及び／又は入力部の前方（ｚ方向）に配置される。本開示では、コリメートレンズ１６は、光ビームの方向を誘導及び／又は変更する、及び／又は、一組の光線を集光する能力を有する任意の光学素子を含む。入力ファイバー１、出力ファイバー１ａ、１ｂ、・・・、１ｎを含む第１のグループは、対になるコリメートレンズ１６の第１のグループと組み合わされて、ＷＳＳデバイスＷＳＳ１の入出力部１１－１を形成する。入力ファイバー２、出力ファイバー２ａ、２ｂ、・・・、２ｎを含む第２のグループは、対になるコリメートレンズ１６の第２のグループと組み合わされて、ＷＳＳデバイスＷＳＳ２の入出力部１１－２を形成する。図１では、マイクロレンズアレイとして実装されるＷＳＳアレイ１０を示すが、本発明の範囲から逸脱することなく、他のタイプのＷＳＳアレイも使用することができる。

【0023】

本開示では、例えば、第１のグループの光ファイバーの光軸は、第１のグループのコリメートレンズ１６の光軸に対して変位される。入力ポート及び出力ポートのアレイとコリメートレンズ１６のアレイとの間のこの相対的な位置のずれにより、第１のグループの入力ビーム及び出力ビームは、対称軸１４に対して角度θ１をなして光学系１２に入る（又は光学系１２から出る）ように送出される。これにより、ＷＳＳデバイスＷＳＳ１からの入力ビーム及び出力ビームのグループが、全体として下降する方向（ｙ軸方向と逆方向）の角度θ１に沿って送出されることになる。

【0024】

同様に、第２のグループのファイバーの光軸は、第２のグループのコリメートレンズ１６の光軸に対して変位される。第２のグループの入力ビーム及び出力ビームは、対称軸１４に対して角度θ２をなして光学系１２に入る（又は光学系１２から出る）ように送出されることになる。これにより、ＷＳＳデバイスＷＳＳ２からの入力ビーム及び出力ビームのグループが、全体として上昇する方向（ｙ軸方向）の角度θ２に沿って送出されることになる。

【0025】

先に言及したように、図１に示す例示的な例は、２つの１×Ｎ ＷＳＳ、すなわちＷＳＳデバイスＷＳＳ１及びＷＳＳ２を使用するＷＳＳアレイ１０である。そのため、図１に示す例では、ＷＳＳデバイスＷＳＳ１は、ＷＤＭ信号ビーム３１をデバイスに入射させる１つの入力ファイバー１を含み、また、ＷＤＭ信号ビーム３２をデバイスに入射させる１つの入力ファイバー２を含む。ここで示す入力ファイバー／出力ファイバー構成は、例示する目的で示されるものにすぎず、本発明の範囲を限定することを意図するものではない。むしろ、任意の有用な入力ポート／出力ポートの組合せを、本発明の範囲から逸脱することなく用いることが可能である。

【0026】

ＷＤＭ信号ビーム３１は、入力ファイバー１からデバイスへ送出され、コリメートレンズ１６を通過した後、角度θ１にてｙ－ｚ平面内で光学系１２を通って進む。ＷＤＭ信号ビーム３１は、その後、ＷＤＭ信号ビーム３１をｘ方向に整形するためのレンズ２１に入射する。一例では、レンズ２１は、円柱軸がｙ方向に沿って延びるシリンドリカルレンズであっても良い。そのため、レンズ２１は、図１に示すような視点から見るときに、ＷＤＭ信号ビーム３１に影響を及ぼさない。

【0027】

ＷＤＭ信号ビーム３１は、レンズ２１を通過した後、レンズ２２に入射する。図１に示す例では、レンズ２２は、円柱軸がｘ方向に沿って延びるシリンドリカルレンズであっても良い。レンズ２２の作用は、レンズ２２の焦点面に位置決めされる反射型液晶表示装置１３に依存する。更に、レンズ２２は、その中心（円柱軸）が対称軸１４上にある。反射型液晶表示装置１３がレンズ２２の焦点面に位置決めされるので、レンズ２２に入る平行光線の任意の組は、反射型液晶表示装置１３上の同じ高さに集光されることになる。逆に、反射型液晶表示装置１３上の同じ高さから始まる光線の任意の組は、一組の平行光線としてレンズ２２から出ることになる。

【0028】

例えば、図１に示すように、角度θ１に沿って進む任意の入射ビーム（例えば、ＷＤＭ信号ビーム３１）は、レンズ２２によって、反射型液晶表示装置１３上のｙ軸方向の位置ＬＣ１に向かうように方向付けられる。逆に、反射型液晶表示装置１３上の位置ＬＣ１から始まる光線４１の群は、図１に示すように同じ角度θ１をなして進む平行光線としてレンズ２２を出る。同様に、角度θ２に沿って進む任意の入射ビーム（例えば、ＷＤＭ信号ビーム３２）は、レンズ２２によって、反射型液晶表示装置１３上のｙ軸方向の位置ＬＣ２に向かうように方向付けられる。逆に、反射型液晶表示装置１３上の位置ＬＣ２から始まる光線４２の群は、図１に示すように同じ角度θ２をなして進む平行光線としてレンズ２２を出る。

【0029】

光学系１２を通るＷＤＭ信号ビーム３１の伝搬に話を戻すと、レンズ２２を通過した後、ＷＤＭ信号ビーム３１は、図１及び図２に示すように、ＷＤＭ信号ビーム３１の波長チャネルを角度分散させる分散素子２４を通過する。本開示では、分散素子２４は、回折格子、プリズム、などの透過型光学部品であっても良い。

【0030】

分散された波長チャネルは、分散素子２４を通過した後、図１及び図２に示すように、分散された波長チャネルを波長チャネル毎に反射型液晶表示装置１３の表面上に集光するレンズ２３を通過する。本開示では、レンズ２３は、シリンドリカルレンズであっても良い。

【0031】

反射型液晶表示装置１３は、２次元ピクセル化光学素子、例えばピクセル化空間光変調器である。２次元ピクセル化光学素子は、以下でより詳細に述べるように、分散された波長チャネルの１つ又は複数が出力ファイバーの任意の１つにルーティングされるように、分散された波長チャネルの１つ又は複数を反射し得るか、あるいは方向転換させ得る。

【0032】

ＷＳＳデバイスＷＳＳ１に関して、本開示によれば、レンズ２２があるので、反射型液晶表示装置１３上の位置ＬＣ１から始まる光線の全ては、図１に示すように、角度θ１に沿ってレンズ２２から出力される。但し、反射型液晶表示装置１３上の位置ＬＣ１から始まる光線の全ては、反射型液晶表示装置１３からの偏向角度に応じた量だけ互いに対して変位することになる。従って、偏向角度が適切に設定される場合、反射される出力光線は、出力ファイバー１ａ、１ｂ、・・・、１ｎのうち任意の出力ファイバーにルーティングされ得る。ここで、反射される出力光線は、例えば、それぞれがＷＤＭ信号ビーム３１の波長チャネルの１つ又は複数を含み得る光線４１の群に対応する、反射される出力光線である。更に、本開示では、コリメートレンズ１６の各々が、その対応する出力ファイバーに対して同じ量だけ変位されているので、個々の出力ビームは、効率が改善された状態で、それぞれの出力ファイバーに再結合されることが可能である。

【0033】

同様に、ＷＳＳデバイスＷＳＳ２に関して、本開示によれば、レンズ２２があるので、反射型液晶表示装置１３上の位置ＬＣ２から始まる光線の全ては、図１に示すように角度θ２に沿ってレンズ２２から出力される。但し、反射型液晶表示装置１３上の位置ＬＣ２から始まる光線の全ては、反射型液晶表示装置１３からの偏向角度に応じた量だけ互いに対して変位することになる。従って、偏向角度が適切に設定される場合、反射される出力光線は、出力ファイバー２ａ、２ｂ、・・・、２ｎのうち任意の出力ファイバーにルーティングされ得る。ここで、反射される出力光線は、例えば、それぞれがＷＤＭ信号ビーム３２の波長チャネルの１つ又は複数を含み得る光線４２の群に対応する、反射される出力光線である。更に、本開示では、コリメートレンズ１６の各々が、その対応する出力ファイバーに対して同じ量だけ変位されているので、個々の出力ビームは、効率が改善された状態で、それぞれの出力ファイバーに再結合されることが可能である。

【0034】

そのため、入出力部１１及びレンズ２２の組合せは、所与の角度（例えば、ＷＳＳデバイスＷＳＳ１の場合、角度θ１、ＷＳＳデバイスＷＳＳ２の場合、角度θ２）に沿って所与の組のビームを送出する。その後、入出力部１１及びレンズ２２の組合せは、これらのビームを、入力角度にのみ依存する反射型液晶表示装置１３上の位置（位置ＬＣ１及び位置ＬＣ２）に向かうように方向付ける、ＷＳＳアレイデバイスをもたらす。よって、ＷＳＳアレイ１０は、ＷＳＳデバイスＷＳＳ１及びＷＳＳ２からのＷＤＭ信号ビーム３１及び３２、又は、ＷＳＳデバイスＷＳＳ１及びＷＳＳ２への光線４１及び４２の２つの組が同一の光学系１２及び反射型液晶表示装置１３を共有することを可能にする。その一方で、ＷＳＳアレイ１０は、同時に、個々の波長チャネルを別々に処理するＷＳＳアレイの能力を保持する。

【0035】

図２を参照すると、入出力部１１を構成するファイバー及びマイクロレンズのスタックは、ファイバースタックの上部から観察され、したがって、入力ファイバー１だけが、その対応するコリメートレンズ１６と共に見えている。以下の説明はＷＳＳデバイスＷＳＳ１に的を絞るが、システムの対称性により、全く同じ説明がＷＳＳデバイスＷＳＳ２について当てはまることになる。

【0036】

上述したように、ＷＳＳデバイスＷＳＳ１の場合、ＷＤＭ信号ビーム３１は、入力ファイバー１を介してシステムへ入射される。図２では、角度θ１は、紙面の奥側に入り込む方向であるため、見えない。本開示では、ＷＤＭ信号ビーム３１は、幾つかの波長チャネルを含み、該チャネルは、最長の波長λ１から最短の波長λｎまでの波長範囲を有する。幾つかの例では、波長チャネルの数は多くても良く、例えば固定格子上に５０ＧＨｚ又は１００ＧＨｚの間隔を有する９６の波長チャネルであっても良い。他の例では、デバイスは、例えば１２．５ＧＨｚの周波数間隔を使用することができ、９７以上の波長チャネル、例えば１３０以上の波長チャネルを有する、適応性のある格子システムで使用され得る。

【0037】

ＷＤＭ信号ビーム３１は、レンズ２１に最初に入射する。レンズ２１は、分散素子２４上で所望のビームサイズを達成するのに適した径にビームを拡張するように、機能する。例えば、コリメートレンズ１６及びレンズ２１は、ビーム拡張テレスコープとして機能しても良い。本開示では、分散素子２４は、図２に示すように、ＷＤＭ信号ビーム３１の波長チャネルをｘ軸方向に角度分散させるように機能する。波長チャネル５１から５ｎまでの各々は、分散素子２４によってｘ軸方向に角度分散された後に、レンズ２３によって反射型液晶表示装置１３の表面上に集光される。それにより、波長チャネル５１から５ｎまでは、波長に応じて、反射型液晶表示装置１３上で波長分散方向（ｘ軸方向）に空間的に分散される。

【0038】

図３は、第１の実施の形態のＷＳＳアレイの反射型液晶表示装置を示す図である。図３は、反射型液晶表示装置１３を、ｚ軸方向から見た図である。

【0039】

反射型液晶表示装置１３の表面上における波長チャネルの分布の一例が、図３においてより明瞭に示される。より一般的には、波長チャネルは、長尺ストリップ又は楕円形スポットとして、反射型液晶表示装置１３の２次元表面上に配列され得る。簡潔に言えば、波長チャネルは、反射型液晶表示装置１３によって独立して作用され得る、離散的な波長信号として処理される。しかしながら、本開示では、反射型液晶表示装置１３は、波長チャネルの個々に対して作用することに限定される必要はなく、波長チャネルのグループに対して作用してもよい。更に、図３に示すように、波長チャネル又は波長チャネルのグループは、それ自体が固定帯域幅を有している必要はない。なぜならば、反射型液晶表示装置１３は、動的に完全に再構成可能である空間光変調器として実装され得るからである。したがって、本開示は、目下の固定格子アーキテクチャにおいて、及び／又は、目下の又は将来開発される適応性の高い格子アーキテクチャにおいて実装され得る。

【0040】

再び図２を参照すると、反射型液晶表示装置１３は、波長チャネル５１から５ｎまでの１つ又は複数を或る方向に選択的に方向転換させる。そして、反射型液晶表示装置１３は、選択された１つ又は複数の波長チャネル５１から５ｎまでを、１つ又は複数の出力ポート（例えば、図２の紙面奥側にある１つ又は複数の出力ファイバー（図１参照））へ最終的に向かうように方向転換させ得る。図２に示す場合、反射型液晶表示装置１３によって達成される方向転換は、紙面に直交する平面（ｙ－ｚ平面）内に位置する角度に沿って行われる。波長チャネル５１から５ｎまでは、例えば、図１を参照して先に更に詳細に示され、述べられたように、方向転換される。方向転換された波長チャネル５１から５ｎまでは、反射型液晶表示装置１３によって反射された後、レンズ２３に再び入射し、分散素子２４に到るよう更に方向転換され、分散素子２４において再結合される。例えば、同じ角度に沿って方向転換されるそれらの波長チャネル５１から５ｎまでは、再結合されて単一ビームとなり、該単一ビームはその後、出力ポートの１つにおいて処理済み信号の出力を可能にし得る方向に沿って方向転換される。

【0041】

例えば、波長λ１、λ２及びλ３並びにチャネル帯域幅δλ１、δλ２及びδλ３をそれぞれ有する３つのＷＤＭチャネルを含むＷＤＭ信号ビーム３１について検討する。図１に示す例では、ＷＤＭ信号ビーム３１は、角度θ１にてシステムに入る。更に、角度θ１で進むＷＤＭ信号ビーム３１は、レンズ２２の中心を通過し、角度θ１からずれて偏向されない。ＷＤＭ信号ビーム３１の３つの波長チャネルは、分散素子２４を通過した後、直交する平面（ｘ－ｚ平面）内で角度分散される一方で、角度分散されたチャネルの全ては、角度θ１にて依然として進む。これらの３つの分散済み波長チャネルは、その後、図３に示すように、反射型液晶表示装置１３上の異なる位置にレンズ２３によって集光される。

【0042】

デバイスのルーティング機能に関して、幾つかの異なるルーティングの組合せがここでは可能である。例えば、３つ全ての波長チャネルが、図１に示す出力ファイバー１ｎにルーティングされることを所望される場合を検討する。反射型液晶表示装置１３の対応する部分は、波長λ１、λ２及びλ３の波長チャネルそれぞれが図１に示す光線４１の内の1つに沿って戻るように、波長λ１、λ２及びλ３の波長チャネルそれぞれを偏向させる。これらの波長チャネルについての戻り経路に対する分散素子２４の作用は、現在伝搬している同一のビームとなるように波長チャネルのそれぞれを再結合（多重化）することである。この結合済みビームは、その後、レンズ２２によって方向転換されて角度θ１を有し、ＷＤＭ信号ビーム３１から今や変位した出力ビーム３１ｃに沿って伝搬する。コリメートレンズ１６の作用は、再結合済みでかつ方向転換済みの出力ビーム３１ｃを出力ファイバー１ｎに結合することである。こうして、この動作モードでは、ＷＳＳデバイスＷＳＳ１の作用は、入力ファイバー１から出力ファイバー１ｎへＷＤＭ信号ビーム３１の３つ全ての波長チャネルを通過させることである。

【0043】

別の例では、場合によっては、波長チャネルの幾つかを異なる出力ファイバーへと別々にルーティングすることが所望されるであろう。例えば、場合によっては、反射型液晶表示装置１３は、出力ビーム３１ａに沿って波長λ１の波長チャネルを偏向させ、出力ビーム３１ｂに沿って波長λ２の波長チャネルを偏向させ、出力ビーム３１ｃに沿って波長λ３の波長チャネルを偏向させる。ここでも、分散素子２４の作用は、これらの出力ビームのそれぞれを方向転換させることである。但し、この場合、分散素子２４は、出力ビームを単一ビームになるよう再結合させるのではなく、扇状に広がって進む３つの出力ビームを生成する。更に、これらの出力ビームのそれぞれが反射型液晶表示装置１３上の同じｙ軸方向の位置ＬＣ１から始まっているので、これらの出力ビームは、元々のＷＤＭ信号ビーム３１と同じ角度θ１に沿って伝搬する一組の平行光線としてレンズ２２から出射される。しかしながら、各出力ビームが異なる高さ（ｙ軸方向の異なる位置）でレンズ２２に入射するので、出力ビームは、互いから変位することになる。それにより、例えば、波長λ１の波長チャネルは、出力ビーム３１ａに沿って伝搬し、波長λ２の波長チャネルは、出力ビーム３１ｂに沿って伝搬し、波長λ３の波長チャネルは、出力ビーム３１ｃに沿って伝搬することになる。従って、この構成では、ＷＳＳデバイスＷＳＳ１の作用は、波長λ１の波長チャネルを入力ファイバー１から出力ファイバー１ａまでルーティングすることである。また、ＷＳＳデバイスＷＳＳ１の作用は、波長λ２の波長チャネルを入力ファイバー１から出力ファイバー１ｂまでルーティングすることである。また、ＷＳＳデバイスＷＳＳ１の作用は、波長λ３の波長チャネルを入力ファイバー１から出力ファイバー１ｎまでルーティングすることである。

【0044】

上記を考慮すると、本開示のＷＳＳアレイ１０は、ＷＤＭ信号ビームの任意の波長チャネルが、必要に応じて出力ファイバーのうちの任意の出力ファイバーにルーティングされ得ることが明らかである。更に、図１に示すシステムの対称性により、上記説明は、ＷＳＳデバイスＷＳＳ２を使用してＷＤＭ信号ビーム３２をルーティングすることにも同様に当てはまる。これは、図３に示すように、ＷＳＳデバイスＷＳＳ１及びＷＳＳ２の分散済み波長チャネルが最終的に反射型液晶表示装置１３の異なる部分上にそれぞれ集光されるからである。更に、図１から図３に示す例では、１つの入力ポート及びｎ個の出力ポートを使用しているが、出力ポートが入力ポートとして再構成され得ること、また、その逆も同様であることが理解されよう。更に、本発明の範囲から逸脱することなく、任意の個数の入力ポート及び出力ポートを使用することができる。同様に、図１から図３に明示的に示す例は、２つのＷＳＳデバイスＷＳＳ１及びＷＳＳ２を使用するＷＳＳアレイ１０であるが、本発明の範囲から逸脱することなく、任意の個数のＷＳＳデバイスを使用することができる。例えば、入出力部１１が４つの別個の送出角度を使用するように設計される場合、ＷＳＳアレイ１０は、４つの独立したＷＳＳデバイスを提供してもよい。

【0045】

＜第２の実施の形態及び比較例＞
以下、第２の実施の形態について説明するが、第２の実施の形態の理解を容易にするため、先に比較例について説明する。

【0046】

（比較例）
図４は、比較例の反射型液晶表示装置の画素の構成を示す図である。反射型液晶表示装置は、マトリクス状に配列された複数の画素Ｐｉｘを含む。図４は、第ｊ行目第ｉ列目（ｉ、ｊは自然数）の画素Ｐｉｘの構成を示す図である。

【0047】

図４に示すように、画素Ｐｉｘは、正極性の画素信号を保持する保持容量（コンデンサ）Ｃｓ１と、正極性の画素信号を保持容量Ｃｓ１に書き込むためのスイッチング用のトランジスタＴｒ１と、を含む。トランジスタＴｒ１は、Ｎチャネル型のＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）（以下、ＮＭＯＳ）トランジスタとするが、本開示はこれに限定されない。更に、画素Ｐｉｘは、負極性の画素信号を保持する保持容量Ｃｓ２と、負極性の画素信号を保持容量Ｃｓ２に書き込むためのスイッチング用のトランジスタＴｒ２と、を含む。トランジスタＴｒ２は、ＮＭＯＳトランジスタとするが、本開示はこれに限定されない。

【0048】

トランジスタＴｒ１が、本開示の「第１のトランジスタ」の一例に相当する。トランジスタＴｒ２が、本開示の「第２のトランジスタ」の一例に相当する。

【0049】

更に、画素Ｐｉｘは、保持容量Ｃｓ１の信号蓄積ノード（本例では、高電位側の端子）に接続された、インピーダンス変換用バッファであるソースフォロワ回路６１を含む。ソースフォロワ回路６１は、トランジスタＴｒ３及びＴｒ７を含んで構成される。トランジスタＴｒ３及びＴｒ７の各々は、Ｐチャネル型のＭＯＳ（以下、ＰＭＯＳ）トランジスタとするが、本開示はこれに限定されない。更に、画素Ｐｉｘは、保持容量Ｃｓ２の信号蓄積ノード（本例では、高電位側の端子）に接続された、インピーダンス変換用バッファであるソースフォロワ回路６２を含む。ソースフォロワ回路６２は、トランジスタＴｒ４及びＴｒ８を含んで構成される。トランジスタＴｒ４及びＴｒ８の各々は、ＰＭＯＳトランジスタとするが、本開示はこれに限定されない。

【0050】

ソースフォロワ回路６１が、本開示の「第１のソースフォロワ回路」の一例に相当する。ソースフォロワ回路６２が、本開示の「第２のソースフォロワ回路」の一例に相当する。トランジスタＴｒ３が、本開示の「第３のトランジスタ」の一例に相当する。トランジスタＴｒ４が、本開示の「第４のトランジスタ」の一例に相当する。

【0051】

更に、画素Ｐｉｘは、ソースフォロワ回路６１の出力端子ａと画素電極ＰＥとの間に接続されたトランジスタＴｒ５を含む。トランジスタＴｒ５は、画素電極ＰＥに対してソースフォロワ回路６１の出力電圧の導通又は非導通を制御可能なスイッチング用のトランジスタである。トランジスタＴｒ５は、ＮＭＯＳトランジスタとするが、本開示はこれに限定されない。更に、画素Ｐｉｘは、ソースフォロワ回路６２の出力端子ｂと画素電極ＰＥとの間に接続され、画素電極ＰＥに対してソースフォロワ回路６２の出力電圧の導通又は非導通を制御可能なスイッチング用のトランジスタＴｒ６を含む。トランジスタＴｒ６は、ＮＭＯＳトランジスタとするが、本開示はこれに限定されない。

【0052】

トランジスタＴｒ５が、本開示の「第５のトランジスタ」の一例に相当する。トランジスタＴｒ６が、本開示の「第６のトランジスタ」の一例に相当する。

【0053】

更に、画素Ｐｉｘは、液晶表示素子ＬＣを含む。液晶表示素子ＬＣは、互いに対向して配置された画素電極ＰＥと共通電極ＣＥとの間に液晶表示体（液晶層）ＬＣＭが挟持されている。共通電極ＣＥは、反射型液晶表示装置の対向基板に形成されることが例示されるが、本開示はこれに限定されない。

【0054】

画素データ線は、複数の画素Ｐｉｘの各列について、正極性用の画素データ線Ｄｉ＋と、負極性用の画素データ線Ｄｉ－と、の２本１組で構成され、図示しない画素データ線駆動回路でサンプリングされた互いに極性の異なる画素信号が夫々供給される。トランジスタＴｒ１のドレイン端子は画素データ線Ｄｉ＋に接続されている。トランジスタＴｒ２のドレイン端子は画素データ線Ｄｉ－に接続されている。トランジスタＴｒ１及びＴｒ２のゲート端子は、同一行について同一の行走査線（ゲート線）Ｇｊに接続されている。トランジスタＴｒ１及びＴｒ２は、走査パルス（行走査信号）が図示しない垂直走査回路から行走査線Ｇｊを介してゲート端子に供給されると、同時にオン状態となり、正極性の画素信号及び負極性の画素信号が、保持容量Ｃｓ１及びＣｓ２に夫々蓄積される。

【0055】

画素データ線Ｄｉ＋が、本開示の「正極性画素データ線」の一例に相当する。画素データ線Ｄｉ－が、本開示の「負極性画素データ線」の一例に相当する。

【0056】

ソースフォロワ回路６１のトランジスタＴｒ３は、信号入力トランジスタとして機能し、トランジスタＴｒ７は、定電流負荷トランジスタとして機能する。ソースフォロワ回路６２のトランジスタＴｒ４は、信号入力トランジスタとして機能し、トランジスタＴｒ８は、定電流負荷トランジスタとして機能する。定電流負荷トランジスタであるトランジスタＴｒ７及びＴｒ８のゲート端子は、同一行画素について同一の配線Ｂが共通接続されており、定電流負荷トランジスタのバイアス制御が可能な構成となっている。ＭＯＳトランジスタで構成されたソースフォロワ回路６１及び６２の入力抵抗は、非常に大きい（ほぼ無限大）。従って、保持容量Ｃｓ１及びＣｓ２の蓄積電荷は、従来のアクティブマトリクス型液晶表示装置と同様に、リークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される。

【0057】

トランジスタＴｒ５及びＴｒ６は、ソースフォロワ回路６１及び６２の出力電圧を、液晶表示素子ＬＣにスイッチして、夫々送出する。

【0058】

正極性の画素信号のスイッチングを行うトランジスタＴｒ５のゲート端子と、負極性の画素信号のスイッチングを行うトランジスタＴｒ６のゲート端子と、は独立している。トランジスタＴｒ５のゲート端子は、正極性側のゲート制御信号が供給される配線Ｓ＋に接続され、トランジスタＴｒ６のゲート端子は、負極性側のゲート制御信号が供給される配線Ｓ－に接続されている。トランジスタＴｒ５及びＴｒ６は、正極性側のゲート制御信号と負極性側のゲート制御信号とが交互にオンになることにより、交互にオン状態となり、正極性及び負極性に反転する画素信号を液晶表示素子ＬＣに与えることができる。つまり、画素Ｐｉｘ自体が、極性反転機能を備えている。画素Ｐｉｘは、トランジスタＴｒ５及びＴｒ６を高速で制御することにより、垂直走査周波数の制約のない高い周波数での交流駆動が可能である。

【0059】

正極性側のゲート制御信号が、本開示の「第１の制御信号」の一例に相当する。正極性側のゲート制御信号と交互にオンになる負極性側のゲート制御信号が、本開示の「第２の制御信号」の一例に相当する。

【0060】

図５は、比較例の反射型液晶表示装置の交流駆動制御の概要を示す図である。

【0061】

配線Ｓ＋に印加される正極性側のゲート制御信号がハイレベルである期間に、正極性側のスイッチング用のトランジスタＴｒ５がオン状態になる。この期間に配線Ｂに印加されるバッファ負荷制御信号がローレベルになると、ソースフォロワ回路６１がアクティブとなり、画素電極ＰＥが正極性の画素信号レベルに充電される。画素電極ＰＥが完全に充電された状態となった時点で、配線Ｂのバッファ負荷制御信号がハイレベルになり、正極性側のゲート制御信号がローレベルになると、画素電極ＰＥはフローティング状態となり、液晶表示素子ＬＣに正極性の画素電圧が保持される。

【0062】

一方、配線Ｓ－に印加される負極性側のゲート制御信号がハイレベルである期間に、負極性側のスイッチング用のトランジスタＴｒ６がオン状態になる。この期間に配線Ｂに印加されるバッファ負荷制御信号がローレベルになると、ソースフォロワ回路６２がアクティブとなり、画素電極ＰＥが負極性の画素信号レベルに充電される。画素電極ＰＥが完全に充電された状態となった時点で、配線Ｂのバッファ負荷制御信号がハイレベルになり、負極性側のゲート制御信号がローレベルになると、画素電極ＰＥはフローティング状態となり、液晶表示素子ＬＣに負極性の画素電圧が保持される。

【0063】

以降、この動作を交互に繰り返すことで、画素電極ＰＥには正極性及び負極性の画素信号で交流化された画素電極電圧ＶＰＥが印加される。画素Ｐｉｘは、保持容量Ｃｓ１及びＣｓ２に保持されている電荷を液晶表示素子ＬＣに直接転送するのではなく、ソースフォロワ回路６１及び６２を介して電圧を供給する構成である。従って、画素Ｐｉｘは、画素電極ＰＥを正極性及び負極性で繰り返し充放電しても、電荷の中和の問題はなく、電圧レベルの減衰がない駆動が実現できる。

【0064】

また、図５に示すように、共通電極ＣＥに印加されるコモン電圧Ｖｃｏｍは、画素電極ＰＥの電位の反転基準電位Ｖｃとほぼ等しい基準電位レベルに対して、画素電極ＰＥの極性切り替えと同期して反転される。液晶表示体ＬＣＭの実質的な交流駆動電圧は、画素電極ＰＥと共通電極ＣＥとの間の差電圧であることから、液晶表示体ＬＣＭには、直流成分のない交流電圧ＶＬＣが印加される。このように、画素Ｐｉｘは、共通電極ＣＥの印加電圧を画素電極ＰＥと逆相で切り替えることによって、画素電極ＰＥ側に供給する電圧の振幅を小さくすることができる。従って、画素Ｐｉｘは、画素電極ＰＥを駆動する回路のトランジスタ耐圧や消費電力を低減できる。

【0065】

なお、トランジスタＴｒ７及びトランジスタＴｒ８は、反射型液晶表示装置での消費電流を考慮して、常時アクティブにはせず、トランジスタＴｒ５及びＴｒ６の導通期間の内の限られた期間でのみアクティブになるように、制御される。例えば、画素Ｐｉｘの１個当たりの定常的なソースフォロワ回路６１及び６２の電流が１μＡ（マイクロアンペア）の微少電流であったとする。しかしながら、全画素のソースフォロワ回路６１及び６２が定常的に電流を消費する条件では、反射型液晶表示装置の消費電流が多大になってしまう、という問題がある。例えば、フルハイビジョン２００万画素の反射型液晶表示装置では、消費電流が２Ａにも達する見積もりとなる。そのため、特許文献２に記載されているように、消費電流を削減する方法が提案されている。

【0066】

図５に示したように、定電流負荷トランジスタであるトランジスタＴｒ７及びＴｒ８のゲートバイアス電圧（配線Ｂ）のローレベルの期間は、画素電極ＰＥの極性切り替えの遷移期間のみに制限する。そして、トランジスタＴｒ７及びＴｒ８のゲートバイアス電圧（配線Ｂ）は、画素電極電圧ＶＰＥが目標レベルまで充放電された直後には、即座にハイレベルにされ、ソースフォロワ回路６１及び６２の電流が停止される。従って、画素Ｐｉｘは、全画素にソースフォロワ回路６１及び６２を含む構成でありながら、実質的な消費電流を小さく抑えることが可能である。

【0067】

液晶表示体ＬＣＭの交流駆動周波数は、垂直走査周波数に依らず、画素Ｐｉｘでの反転制御周期で自由に設定することができる。例えば、垂直走査周波数が、一般的なテレビ映像信号で用いられる６０Ｈｚ（ヘルツ）であり、フルハイビジョンの走査線数ｎ＝１１２５ラインであることとする。そして、画素Ｐｉｘの極性切り替えを１５ライン期間程度の周期で行うこととすれば、液晶表示体ＬＣＭの交流駆動周波数は、６０（Ｈｚ）×１１２５（ライン）÷（１５×２）＝２．２５（ｋＨｚ）となる。このように、画素Ｐｉｘは、従来の反射型液晶表示装置と比較して液晶駆動周波数を飛躍的に高めることができる。これにより、画素Ｐｉｘは、液晶表示体ＬＣＭの交流駆動が低周波数の場合に比べて、焼き付きを抑制でき、また信頼性・安定性やシミなどの表示品位低下などを大幅に改善することが可能となる。

【0068】

図６は、正極性の画素信号及び負極性の画素信号の黒レベルから白レベルまでの関係を示す図である。

【0069】

正極性の画素信号９１は、レベルが最小の場合に最小階調の黒レベルを表し、反転中心ｃを挟んで、レベルが最大の場合に最大階調の白レベルを表す。一方、負極性の画素信号９２は、レベルが最小の場合に最大階調の白レベルを表し、反転中心ｃを挟んで、レベルが最大の場合に最小階調の黒レベルを表す。このように、正極性の画素信号９１と負極性の画素信号９２とは逆極性である。

【0070】

再び図４を参照すると、画素Ｐｉｘでは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ５及びＴｒ６をＮＭＯＳトランジスタで構成し、トランジスタＴｒ３、Ｔｒ４、Ｔｒ７及びＴｒ８をＰＭＯＳトランジスタで構成している。つまり、ソースフォロワトランジスタであるトランジスタＴｒ３及びＴｒ４は、ＰＭＯＳトランジスタとなる。また、極性切り替えスイッチであるトランジスタＴｒ５及びＴｒ６は、ＮＭＯＳトランジスタとなる。

【0071】

ＰＭＯＳトランジスタを用いたソースフォロワ回路６１及び６２は、０.８７倍程度のゲインを有するアンプである。また、液晶表示素子ＬＣに印加される電圧のダイナミックレンジが線形領域でなければならないので、ソースフォロワ回路６１及び６２は、入力電圧対出力電圧特性が非線形となる高入力電圧領域は使用できない。

【0072】

図７は、比較例及び第２の実施の形態の画素の入力電圧と出力電圧との関係を示す図である。入力電圧は、画素データ線Ｄ＋及びＤ－に印加される電圧である。出力電圧は、画素電極ＰＥに印加される電圧である。

【0073】

本開示では、電源電圧ＶＤＤ及び各制御信号のハイレベルの電圧を５．５Ｖとする。

【0074】

波形７１は、比較例の反射型液晶表示装置の画素Ｐｉｘの入力電圧と出力電圧との関係を示す波形である。

【0075】

まず、画素Ｐｉｘの出力電圧の最低電圧について、説明する。ソースフォロワ回路６１及び６２では、入力電圧に対して、出力電圧に１．９Ｖ程度のオフセット電圧が加わる。従って、保持容量Ｃｓ１及びＣｓ２の電圧が０Ｖであっても、出力端子ａ及びｂの電圧は０Ｖにはならず、１．９Ｖになる。

【0076】

次に、画素Ｐｉｘの出力電圧の最高電圧について、説明する。通常のＮＭＯＳトランジスタがソース端子－ドレイン端子間に導通可能な最高電圧は、５．５Ｖ（電源電圧ＶＤＤ）から閾値電圧Ｖｔｈを引いた電圧である。通常のＮＭＯＳでは、ソース端子及びドレイン端子が０Ｖである場合、閾値電圧Ｖｔｈは、０．８Ｖ程度である。

【0077】

しかし、画素Ｐｉｘでは、上記したように、ソースフォロワ回路６１及び６２の出力電圧の最低電圧は１．９Ｖである。つまり、トランジスタＴｒ５及びＴｒ６のソース端子及びドレイン端子の最低電圧は、１．９Ｖである。従って、トランジスタＴｒ５及びＴｒ６には、基板効果（基板バイアス効果）が発生する。トランジスタＴｒ５及びＴｒ６の閾値電圧Ｖｔｈは、基板効果により、０．７Ｖ程度上昇して、１．５Ｖ程度になる。従って、トランジスタＴｒ５及びＴｒ６がソース端子－ドレイン端子間に導通可能な最高電圧は、５．５Ｖから閾値電圧１．５Ｖを引いた電圧、即ち４．０Ｖ（＝５．５Ｖ－１．５Ｖ）である。

【0078】

波形７１で示すように、画素Ｐｉｘは、入力電圧が０Ｖから３Ｖまでの範囲で、画素電極ＰＥへの出力電圧が１．９Ｖから４Ｖまでの範囲で変化する線形領域である。しかしながら、画素Ｐｉｘの出力電圧は、上記したトランジスタＴｒ５及びＴｒ６の基板効果により、４Ｖから飽和しはじめてしまう。液晶表示素子ＬＣに印加される電圧のダイナミックレンジは、線形領域でなければならない。従って、画素Ｐｉｘの出力電圧のダイナミックレンジは、入力電圧０Ｖから３Ｖまでの範囲に対して、１．９Ｖから４Ｖまでの範囲の２．１Ｖとなってしまう。液晶表示素子ＬＣに印加される電圧範囲（ダイナミックレンジ）が狭くなると、コントラスト低下や明るさの低下を招く。従って、画素Ｐｉｘでは、出力電圧のダイナミックレンジを広くすることが望まれる。

【0079】

（第２の実施の形態）
図８は、第２の実施の形態の反射型液晶表示装置の画素の構成を示す図である。

【0080】

第２の実施の形態の反射型液晶表示装置の画素Ｐｉｘ１の構成要素のうち、比較例の画素Ｐｉｘと同一の構成要素については、同一の参照符号を付して、説明を省略する。

【0081】

画素Ｐｉｘ１は、画素Ｐｉｘと比較して、トランジスタＴｒ５及びＴｒ６に代えて、トランジスタＴｒ１５及びＴｒ１６を含む。

【0082】

トランジスタＴｒ１５が、本開示の「第５のトランジスタ」の一例に相当する。トランジスタＴｒ１６が、本開示の「第６のトランジスタ」の一例に相当する。

【0083】

トランジスタＴｒ１５及びＴｒ１６は、通常のＮＭＯＳトランジスタであるトランジスタＴｒ５及びＴｒ６よりも閾値電圧Ｖｔｈが低い、ＬｏｗＶｔｈ（低閾値電圧）のＮＭＯＳトランジスタである。通常のＮＭＯＳトランジスタであるトランジスタＴｒ５及びＴｒ６の閾値電圧Ｖｔｈは、上記した通り、０．８Ｖ程度である。一方、ＬｏｗＶｔｈのＮＭＯＳトランジスタであるトランジスタＴｒ１５及びＴｒ１６の閾値電圧Ｖｔｈは、０Ｖより高く且つ０．８Ｖ未満の範囲内、例えば０．４Ｖ程度が例示されるが、本開示はこれに限定されない。

【0084】

トランジスタＴｒ１５及びＴｒ１６は、スイッチの機能を果たすトランジスタである。トランジスタは、閾値電圧Ｖｔｈが低いとリーク電流が多くなるので、通常であればスイッチとしては適さない。

【0085】

図９は、ＮＭＯＳトランジスタのＶＧ（ゲート電圧）－ＩＤ（ドレイン電流）特性を示す図である。波形８１は、通常のＮＭＯＳトランジスタであるトランジスタＴｒ５及びＴｒ６のＶＧ－ＩＤ特性を示す波形である。波形８２は、ＬｏｗＶｔｈのＮＭＯＳトランジスタであるトランジスタＴｒ１５及びＴｒ１６のＶＧ－ＩＤ特性を示す波形である。

【0086】

閾値電圧Ｖｔｈとは、ドレイン電流ＩＤが流れ出す（オンする）ゲート電圧のことである。通常のＮＭＯＳトランジスタであるトランジスタＴｒ５及びＴｒ６の閾値電圧Ｖｔｈが０．８Ｖであるのに対し、ＬｏｗＶｔｈのＮＭＯＳトランジスタであるトランジスタＴｒ１５及びＴｒ１６の閾値電圧Ｖｔｈは、０．４Ｖである。

【0087】

再び図７を参照すると、比較例の画素Ｐｉｘでは、入力電圧０Ｖから３Ｖまでの範囲に対して、出力電圧は１．９Ｖから４．０Ｖまでの範囲である。この出力電圧は、図４に示した画素Ｐｉｘの構成において、画素電極ＰＥの電圧であるが、同時にソースフォロワ回路６１の出力端子ａ又はソースフォロワ回路６２の出力端子ｂの電圧でもある。つまり、画素Ｐｉｘの出力電圧は、出力端子ａ又は出力端子ｂの電圧を、トランジスタＴｒ５又はＴｒ６のソース端子－ドレイン端子間を導通して、画素電極ＰＥに印加しているにすぎない。従って、画素Ｐｉｘの出力電圧は、１．９Ｖから４．０Ｖまでの範囲となり、ダイナミックレンジは２．１Ｖとなる。

【0088】

上記したように、ＬｏｗＶｔｈのＮＭＯＳトランジスタは、リーク電流が多い。リーク電流は、ゲート電圧がオフ（０Ｖ）の場合に、ソース電圧が０Ｖ、ドレイン電圧が０Ｖ以上の場合に、多くなる。

【0089】

画素Ｐｉｘ１での使用態様では、トランジスタＴｒ１５及びＴｒ１６のソース電圧（出力端子ａ及びｂの電圧）は、１．９Ｖから４．０Ｖまでの範囲であり、ドレイン電圧（画素電極ＰＥの電圧）も１．９Ｖから４．０Ｖまでの範囲である。つまり、トランジスタＴｒ１５及びＴｒ１６のソース電圧及びドレイン電圧は、共に０Ｖよりも高い電圧である。従って、トランジスタＴｒ１５及びＴｒ１６は、多少リーク電流があったとしても、スイッチとしての機能を正常に果たすことができる。

【0090】

トランジスタＴｒ１５及びＴｒ１６の閾値電圧Ｖｔｈが低いと、ゲート電圧がオン（５．５Ｖ）の場合、ソース端子に印加される高い電圧をドレイン端子に導通することが可能になる。その理由は、次の通りである。

【0091】

比較例の画素Ｐｉｘでは、トランジスタＴｒ５及びＴｒ６は、通常のＮＭＯＳトランジスタである。従って、トランジスタＴｒ５及びＴｒ６は、ソースフォロワ回路６１及び６２の出力端子ａ及びｂの電圧を高くしても、５．５Ｖから閾値電圧Ｖｔｈを引いた電圧、つまり（５．５Ｖ－Ｖｔｈ）以下の電圧しか画素電極ＰＥに導通することができない。また、トランジスタＴｒ５及びＴｒ６には、基板効果が発生するので、閾値電圧Ｖｔｈが０．８Ｖから０．７Ｖ程度上昇して、１．５Ｖになる。従って、先に説明したように、トランジスタＴｒ５及びＴｒ６は、４．０Ｖ（＝５．５Ｖ－１．５Ｖ）以下の電圧しか画素電極ＰＥに導通することができない。これにより、先に説明したように、画素Ｐｉｘでは、出力電圧のダイナミックレンジは、２．１Ｖとなる。

【0092】

一方、トランジスタＴｒ１５及びＴｒ１６の閾値電圧Ｖｔｈは、０．４Ｖである。また、トランジスタＴｒ１５及びＴｒ１６はＮＭＯＳであり、ソース電圧及びドレイン電圧がウエル電圧（０Ｖ）よりも高い場合、基板効果が発生する。そのため、トランジスタＴｒ１５及びＴｒ１６の閾値電圧Ｖｔｈは、０．４Ｖから０．７Ｖ程度上昇して、１．１Ｖになる。従って、トランジスタＴｒ１５及びＴｒ１６は、４．４Ｖ（＝５．５Ｖ－１．１Ｖ）以下の電圧を画素電極ＰＥに導通することができる。

【0093】

図７の波形７２は、第２の実施の形態の画素Ｐｉｘ１の入力電圧と出力電圧との関係を示す波形である。トランジスタＴｒ１５及びＴｒ１６は、入力電圧０Ｖから４Ｖまでの範囲に対して、１．９Ｖから４．４Ｖまでの範囲の電圧を画素電極ＰＥに導通することができる。従って、画素Ｐｉｘ１は、比較例の画素Ｐｉｘと比較して、ダイナミックレンジを１．９Ｖから４．４Ｖまでの２．５Ｖに広げることができる。これにより、画素Ｐｉｘ１は、コントラストの低下を抑制でき、明るさの低下を抑制できる。また、画素Ｐｉｘ１は、反射光の反射角度を大きくすることができる。

【0094】

コントラストの低下を抑制でき、明るさの低下を抑制できる第２の実施の形態の反射型液晶表示装置を第１の実施の形態のＷＳＳアレイ１０に適用すると、出力ビーム３１ａから３１ｃまで（図１参照）のコントラストの低下を抑制でき、明るさの低下を抑制できる。これにより、ＷＳＳアレイ１０は、波長チャネルのＳ／Ｎ（signal／noise）比を向上させることができる。

【0095】

また、反射光の反射角度を大きくすることができる第２の実施の形態の反射型液晶表示装置を第１の実施の形態のＷＳＳアレイ１０に適用すると、出力ビーム３１ａから３１ｃまで（図１参照）の空間的な間隔を広くすることができる。これにより、ＷＳＳアレイ１０は、波長チャネルのＳ／Ｎ比を向上させることができる。或いは、ＷＳＳアレイ１０は、出力ビーム３１ａから３１ｃまでの空間的な間隔を維持したまま、新たな出力ビームを出力することが可能になる。これにより、ＷＳＳアレイ１０は、波長チャネルを増加させることができる。

【0096】

＜第３の実施の形態＞
図１０は、第３の実施の形態の反射型液晶表示装置の画素の構成を示す図である。

【0097】

第３の実施の形態の反射型液晶表示装置の画素Ｐｉｘ２の構成要素のうち、比較例の画素Ｐｉｘ又は第２の実施の形態の画素Ｐｉｘ１と同一の構成要素については、同一の参照符号を付して、説明を省略する。

【0098】

画素Ｐｉｘ２は、画素Ｐｉｘと比較して、トランジスタＴｒ５及びＴｒ６に代えて、トランジスタＴｒ２５及びＴｒ２６を含む。

【0099】

トランジスタＴｒ２５が、本開示の「第５のトランジスタ」の一例に相当する。トランジスタＴｒ２６が、本開示の「第６のトランジスタ」の一例に相当する。

【0100】

トランジスタＴｒ２５及びＴｒ２６は、デプレッションＮＭＯＳトランジスタである。トランジスタＴｒ２５及びＴｒ２６の閾値電圧Ｖｔｈは、０Ｖ以下の範囲内、例えば－０．９Ｖ程度が例示されるが、本開示はこれに限定されない。

【0101】

トランジスタＴｒ２５及びＴｒ２６のソース電圧（出力端子ａ及びｂの電圧）及びドレイン電圧（画素電極ＰＥの電圧）の最低電圧は、１．９Ｖである。従って、トランジスタＴｒ２５及びＴｒ２６は、ゲート電圧がオフ（０Ｖ）の場合に、１．９Ｖがソース－ドレイン間でリークしなければ良い。

【0102】

再び図９を参照すると、波形８３は、デプレッションＮＭＯＳトランジスタであるトランジスタＴｒ２５及びＴｒ２６のＶＧ－ＩＤ特性を示す波形である。

【0103】

通常のＮＭＯＳトランジスタであるトランジスタＴｒ５及びＴｒ６の閾値電圧Ｖｔｈが０．８Ｖであるのに対し、デプレッションＮＭＯＳトランジスタであるトランジスタＴｒ２５及びＴｒ２６の閾値電圧Ｖｔｈは、－０．９Ｖである。

【0104】

また、矢印８５は、トランジスタＴｒ２５及びＴｒ２６がオンできるＶＧ（ゲート電圧）の範囲を示している。通常のＮＭＯＳトランジスタは、ソース電圧及びドレイン電圧が０Ｖの場合に、ゲート電圧が０．８Ｖより低ければ、オフ状態になる。一方、デプレッションＮＭＯＳトランジスタであるトランジスタＴｒ２５及びＴｒ２６は、ソース電圧及びドレイン電圧の最低電圧が１．９Ｖである。従って、トランジスタＴｒ２５及びＴｒ２６は、ソース電圧及びドレイン電圧が０Ｖであると換算した場合に、ゲート電圧が－１．１Ｖ（＝－１．９Ｖ＋０．８Ｖ）より低ければ、オフ状態になる。

【0105】

実際には、トランジスタＴｒ２５及びＴｒ２６に発生する基板効果を考慮する必要がある。従って、基板効果を考慮して、トランジスタＴｒ２５及びＴｒ２６の閾値電圧Ｖｔｈを設定する。第３の実施の形態では、トランジスタＴｒ２５及びＴｒ２６の閾値電圧Ｖｔｈを、－０．９Ｖに設定した。

【0106】

図１１は、比較例及び第３の実施の形態の画素の入力電圧と出力電圧との関係を示す図である。

【0107】

波形７１は、比較例の反射型液晶表示装置の画素Ｐｉｘの入力電圧と出力電圧との関係を示す波形である。波形７３は、第３の実施の形態の反射型液晶表示装置の画素Ｐｉｘ２の入力電圧と出力電圧との関係を示す波形である。

【0108】

比較例の画素Ｐｉｘでは、入力電圧０Ｖから３Ｖまでの範囲に対して、出力電圧は１．９Ｖから４．０Ｖまでの範囲である。この出力電圧は、図４に示した画素Ｐｉｘの構成において、画素電極ＰＥの電圧であるが、同時にソースフォロワ回路６１の出力端子ａ又はソースフォロワ回路６２の出力端子ｂの電圧でもある。つまり、画素Ｐｉｘの出力電圧は、出力端子ａ又は出力端子ｂの電圧を、トランジスタＴｒ５又はＴｒ６のソース端子－ドレイン端子間を導通して、画素電極ＰＥに印加しているにすぎない。従って、画素Ｐｉｘの出力電圧は、１．９Ｖから４．０Ｖまでとなり、ダイナミックレンジは２．１Ｖとなる。

【0109】

一方、閾値電圧Ｖｔｈが－０．９ＶであるトランジスタＴｒ２５及びＴｒ２６では、ソースフォロワ回路６１及び６２の出力端子ａ及びｂの電圧又は画素電極ＰＥの電圧が高い場合は、閾値電圧Ｖｔｈが、基板効果を含めて０．２Ｖになる。従って、トランジスタＴｒ２５及びＴｒ２６は、５．３Ｖ（＝５．５Ｖ－０．２Ｖ）以下の電圧を画素電極ＰＥに導通することができる。

【0110】

波形７３に示すように、トランジスタＴｒ２５及びＴｒ２６は、入力電圧０Ｖから４．５Ｖまでの範囲に対して、１．９Ｖから５．３Ｖまでの範囲の電圧を画素電極ＰＥに導通することができる。従って、画素Ｐｉｘ２は、入力電圧０Ｖから４．５Ｖまでの範囲に対して、ダイナミックレンジを１．９Ｖから５．３Ｖまでの３．４Ｖに広げることができる。

【0111】

画素Ｐｉｘ２は、１．９Ｖから５．３Ｖまでの範囲の出力電圧をリークすることなく正常にスイッチングすることが可能であると共に、比較例の画素Ｐｉｘと比較して、ダイナミックレンジを広げることが可能となる。これにより、画素Ｐｉｘ２は、コントラストの低下を抑制でき、明るさの低下を抑制できる。また、画素Ｐｉｘ２は、反射光の反射角度を大きくすることができる。

【0112】

＜第４の実施の形態＞
図１２は、第４の実施の形態の反射型液晶表示装置の画素の構成を示す図である。

【0113】

第４の実施の形態の反射型液晶表示装置の画素Ｐｉｘ３の構成要素のうち、比較例の画素Ｐｉｘ、第２の実施の形態の画素Ｐｉｘ１又は第３の実施の形態の画素Ｐｉｘ２と同一の構成要素については、同一の参照符号を付して、説明を省略する。

【0114】

画素Ｐｉｘ３は、画素Ｐｉｘと比較して、トランジスタＴｒ５及びＴｒ６に代えて、トランジスタＴｒ３５及びＴｒ３６を含む。

【0115】

トランジスタＴｒ３５が、本開示の「第５のトランジスタ」の一例に相当する。トランジスタＴｒ３６が、本開示の「第６のトランジスタ」の一例に相当する。

【0116】

トランジスタＴｒ３５及びＴｒ３６は、デプレッションＮＭＯＳトランジスタである。トランジスタＴｒ３５及びＴｒ３６の閾値電圧Ｖｔｈは、０Ｖ以下の範囲内、例えば０Ｖ程度が例示されるが、本開示はこれに限定されない。

【0117】

更に、画素Ｐｉｘ３は、画素Ｐｉｘと比較して、ソースフォロワ回路６１及び６２に代えて、ソースフォロワ回路６３及び６４を含む。ソースフォロワ回路６３は、ソースフォロワ回路６１と比較して、トランジスタＴｒ３に代えて、トランジスタＴｒ３３を含む。ソースフォロワ回路６４は、ソースフォロワ回路６２と比較して、トランジスタＴｒ４に代えて、トランジスタＴｒ３４を含む。

【0118】

トランジスタＴｒ３３が、本開示の「第３のトランジスタ」の一例に相当する。トランジスタＴｒ３４が、本開示の「第４のトランジスタ」の一例に相当する。

【0119】

トランジスタＴｒ３３及びＴｒ３４は、デプレッションＰＭＯＳトランジスタである。トランジスタＴｒ３３及びＴｒ３４の閾値電圧Ｖｔｈは、０Ｖ以上の範囲内、例えば＋０．４Ｖ程度が例示されるが、本開示はこれに限定されない。

【0120】

第４の実施の形態では、トランジスタＴｒ３３及びＴｒ３４がデプレッションＰＭＯＳトランジスタであることとしたが、本開示はこれに限定されない。トランジスタＴｒ３３及びＴｒ３４は、ＬｏｗＶｔｈのＰＭＯＳトランジスタであっても良い。ＬｏｗＶｔｈのＰＭＯＳトランジスタは、通常のＰＭＯＳトランジスタと比較して、閾値電圧Ｖｔｈがプラス方向に変更されているトランジスタである。

【0121】

トランジスタＴｒ３３及びＴｒ３４は、チャネル部へのイオン注入によって、閾値電圧Ｖｔｈを＋０．４Ｖとした。トランジスタＴｒ３３及びＴｒ３４は、閾値電圧Ｖｔｈが＋０．４Ｖであるので、ゲート電圧をオフ（０Ｖ）にしてもソース－ドレイン間が導通している、ノーマリーオン状態である。

【0122】

トランジスタＴｒ３３及びＴｒ３４は、ゲート端子に保持容量Ｃｓ１及びＣｓ２が夫々接続されており、ゲート端子は画素信号電圧で固定される。そのため、信号入力トランジスタとして機能するトランジスタＴｒ３３及びＴｒ３４は、ゲート電圧でソース－ドレイン間電流をオンオフ制御することはない。トランジスタＴｒ３３及びＴｒ３４のソース－ドレイン間電流をオンオフ制御するのは、定電流負荷トランジスタとして機能するトランジスタＴｒ７及びＴｒ８のゲート端子に接続された配線Ｂに供給される、ゲートバイアス制御信号である。従って、トランジスタＴｒ３３及びＴｒ３４は、ゲート電圧によってソース－ドレイン間の抵抗値を制御できれば良いので、ゲート電圧が５．５Ｖであってもソース－ドレイン間電流をオフにする必要がない。これにより、トランジスタＴｒ３３及びＴｒ３４は、ゲート電圧が高い電圧領域での非線形性を回避することができる。

【0123】

また、ソースフォロワ回路６３及び６４は、トランジスタＴｒ３３及びＴｒ３４がデプレッショントランジスタであるので、オフセット電圧は、１．０Ｖとなる。これにより、トランジスタＴｒ３５及びＴｒ３６のソース電圧（出力端子ａ及びｂの電圧）及びドレイン電圧（画素電極ＰＥの電圧）の最低電圧は、１．０Ｖとなる。従って、トランジスタＴｒ３５及びＴｒ３６は、ゲート電圧がオフ（０Ｖ）の場合に、１．０Ｖがソース－ドレイン間でリークしなければ良い。

【0124】

再び図９を参照すると、波形８４は、デプレッションＮＭＯＳトランジスタであるトランジスタＴｒ３５及びＴｒ３６のＶＧ－ＩＤ特性を示す波形である。

【0125】

通常のＮＭＯＳトランジスタであるトランジスタＴｒ５及びＴｒ６の閾値電圧Ｖｔｈが０．８Ｖであるのに対し、デプレッションＮＭＯＳトランジスタであるトランジスタＴｒ３５及びＴｒ３６の閾値電圧Ｖｔｈは、０Ｖである。

【0126】

また、矢印８６は、トランジスタＴｒ３５及びＴｒ３６がオンできるＶＧ（ゲート電圧）の範囲を示している。通常のＮＭＯＳトランジスタは、ソース電圧及びドレイン電圧が０Ｖの場合に、ゲート電圧が０．８Ｖより低ければ、オフ状態になる。一方、デプレッションＮＭＯＳトランジスタであるトランジスタＴｒ３５及びＴｒ３６は、ソース電圧及びドレイン電圧の最低電圧が１．０Ｖである。従って、トランジスタＴｒ３５及びＴｒ３６は、ソース電圧及びドレイン電圧が０Ｖであると換算した場合に、ゲート電圧が－０．２Ｖ（＝－１．０Ｖ＋０．８Ｖ）より低ければ、オフ状態になる。

【0127】

実際には、トランジスタＴｒ３５及びＴｒ３６に発生する基板効果を考慮する必要がある。従って、基板効果を考慮して、トランジスタＴｒ３５及びＴｒ３６の閾値電圧Ｖｔｈを設定する。本開示では、トランジスタＴｒ３５及びＴｒ３６の閾値電圧Ｖｔｈを、０Ｖに設定した。

【0128】

図１３は、比較例及び第４の実施の形態の画素の入力電圧と出力電圧との関係を示す図である。

【0129】

波形７１は、比較例の画素Ｐｉｘの入力電圧と出力電圧との関係を示す波形である。波形７４は、第４の実施の形態の画素Ｐｉｘ３の入力電圧と出力電圧との関係を示す波形である。

【0130】

比較例の画素Ｐｉｘでは、入力電圧０Ｖから３Ｖまでの範囲に対して、出力電圧は１．９Ｖから４．０Ｖまでの範囲である。この出力電圧は、図４に示した画素Ｐｉｘの構成において、画素電極ＰＥの電圧であるが、同時にソースフォロワ回路６１の出力端子ａ又はソースフォロワ回路６２の出力端子ｂの電圧でもある。つまり、画素Ｐｉｘの出力電圧は、出力端子ａ又は出力端子ｂの電圧を、トランジスタＴｒ５又はＴｒ６のソース端子－ドレイン端子間を導通して、画素電極ＰＥに印加しているにすぎない。従って、画素Ｐｉｘの出力電圧は、１．９Ｖから４．０Ｖまでとなり、ダイナミックレンジは２．１Ｖとなる。

【0131】

一方、閾値電圧Ｖｔｈが０ＶであるトランジスタＴｒ３５及びＴｒ３６では、ソースフォロワ回路６３及び６４の出力端子ａ及びｂの電圧又は画素電極ＰＥの電圧が高い場合は、閾値電圧Ｖｔｈが、基板効果を含めて１．２Ｖになる。従って、トランジスタＴｒ３５及びＴｒ３６は、４．３Ｖ（＝５．５Ｖ－１．２Ｖ）以下の電圧を画素電極ＰＥに導通することができる。

【0132】

波形７４に示すように、トランジスタＴｒ３５及びＴｒ３６は、入力電圧０Ｖから４．５Ｖまでの範囲に対して、１．０Ｖから４．３Ｖまでの範囲の電圧を画素電極ＰＥに導通することができる。従って、画素Ｐｉｘ３は、入力電圧０Ｖから４．５Ｖまでの範囲に対して、ダイナミックレンジを１．０Ｖから４．３Ｖまでの３．３Ｖに広げることができる。

【0133】

画素Ｐｉｘ３は、１．０Ｖから４．３Ｖまでの範囲の出力電圧をリークすることなく正常にスイッチングすることが可能であると共に、比較例の画素Ｐｉｘと比較して、ダイナミックレンジを広げることが可能となる。これにより、画素Ｐｉｘ３は、コントラストの低下を抑制でき、明るさの低下を抑制できる。また、画素Ｐｉｘ３は、反射光の反射角度を大きくすることができる。

【0134】

＜第５の実施の形態＞
図１４は、第５の実施の形態の反射型液晶表示装置の画素の構成を示す図である。

【0135】

第５の実施の形態の反射型液晶表示装置の画素Ｐｉｘ４の構成要素のうち、比較例の画素Ｐｉｘ又は第２から第４の実施の形態の画素Ｐｉｘ１からＰｉｘ３までと同一の構成要素については、同一の参照符号を付して、説明を省略する。

【0136】

画素Ｐｉｘ４は、画素Ｐｉｘと比較して、トランジスタＴｒ１及びＴｒ２に代えて、トランジスタＴｒ４１及びＴｒ４２を含む。

【0137】

トランジスタＴｒ４１が、本開示の「第１のトランジスタ」の一例に相当する。トランジスタＴｒ４２が、本開示の「第２のトランジスタ」の一例に相当する。

【0138】

トランジスタＴｒ４１及びＴｒ４２は、ＬｏｗＶｔｈ又はデプレッションＮＭＯＳトランジスタである。トランジスタＴｒ４１及びＴｒ４２の閾値電圧Ｖｔｈは、ＬｏｗＶｔｈの場合、＋０．４Ｖ程度が例示されるが、本開示はこれに限定されない。

【0139】

更に、画素Ｐｉｘ４は、画素Ｐｉｘと比較して、トランジスタＴｒ５及びＴｒ６に代えて、トランジスタＴｒ４５及びＴｒ４６を含む。

【0140】

トランジスタＴｒ４５が、本開示の「第５のトランジスタ」の一例に相当する。トランジスタＴｒ４６が、本開示の「第６のトランジスタ」の一例に相当する。

【0141】

トランジスタＴｒ４５及びＴｒ４６は、ＬｏｗＶｔｈ又はデプレッションＮＭＯＳトランジスタである。トランジスタＴｒ４５及びＴｒ４６の閾値電圧Ｖｔｈは、ＬｏｗＶｔｈの場合、＋０．４Ｖ程度が例示されるが、本開示はこれに限定されない。

【0142】

トランジスタＴｒ４５及びＴｒ４６のソース電圧（出力端子ａ及びｂの電圧）及びドレイン電圧（画素電極ＰＥの電圧）の最低電圧は、１．９Ｖである。従って、トランジスタＴｒ４５及びＴｒ４６は、ゲート電圧がオフ（０Ｖ）の場合に、１．９Ｖがソース－ドレイン間でリークしなければ良い。

【0143】

トランジスタＴｒ４１及びＴｒ４２は、ＬｏｗＶｔｈ又はデプレッションＮＭＯＳトランジスタである。つまり、トランジスタＴｒ４１及びＴｒ４２の閾値電圧Ｖｔｈは、トランジスタＴｒ１及びＴｒ２と比較して低い。従って、トランジスタＴｒ４１及びＴｒ４２は、トランジスタＴｒ１及びＴｒ２と比較して、正極性用の画素データ線Ｄｉ＋及び負極性用の画素データ線Ｄｉ－に供給される高い電圧を、導通することができる。即ち、トランジスタＴｒ４１及びＴｒ４２は、行走査線Ｇｊに供給される走査パルスがオン（５．５Ｖ）の場合、ソース端子に印加される高い電圧をドレイン端子に導通することができる。

【0144】

一方、比較例の画素Ｐｉｘでは、トランジスタＴｒ１及びＴｒ２は、通常のＮＭＯＳトランジスタである。トランジスタＴｒ１及びＴｒ２の閾値電圧Ｖｔｈは、基板効果により、０．８Ｖから０．７Ｖ程度上昇して、１．５Ｖになる。従って、トランジスタＴｒ１及びＴｒ２がソース端子－ドレイン端子間に導通可能な最高電圧は、５．５Ｖから閾値電圧１．５Ｖを引いた電圧、即ち４．０Ｖ（＝５．５Ｖ－１．５Ｖ）である。つまり、正極性用の画素データ線Ｄｉ＋及び負極性用の画素データ線Ｄｉ－に高い電圧が供給された場合でも、トランジスタＴｒ１及びＴｒ２が保持容量Ｃｓ１及びＣｓ２に導通できる最大電圧は、４Ｖとなる。

【0145】

また、トランジスタＴｒ４５及びＴｒ４６の閾値電圧ＶｔｈをＬｏｗＶｔｈの＋０．４Ｖとした場合、基板効果により、トランジスタＴｒ４５及びＴｒ４６の閾値電圧Ｖｔｈは、０．４Ｖから０．７Ｖ程度上昇して、１．１Ｖになる。従って、トランジスタＴｒ４５及びＴｒ４６は、４．４Ｖ（＝５．５Ｖ－１．１Ｖ）以下の電圧を画素電極ＰＥに導通することができる。

【0146】

図１５は、比較例及び第５の実施の形態の画素の入力電圧と出力電圧との関係を示す図である。

【0147】

波形７１は、比較例の画素Ｐｉｘの入力電圧と出力電圧との関係を示す波形である。波形７５は、第５の実施の形態の画素Ｐｉｘ４の入力電圧と出力電圧との関係を示す波形である。

【0148】

ＬｏｗＶｔｈトランジスタであるトランジスタＴｒ４５及びＴｒ４６の閾値電圧Ｖｔｈを＋０．４Ｖとした場合、基板効果により、トランジスタＴｒ４５及びＴｒ４６の閾値電圧Ｖｔｈは、０．４Ｖから０．７Ｖ程度上昇して、１．１Ｖになる。従って、トランジスタＴｒ４５及びＴｒ４６が正極性用の画素データ線Ｄｉ＋及び負極性用の画素データ線Ｄｉ－から保持容量Ｃｓ１及びＣｓ２へ導通できる最大電圧は、４．４Ｖ（＝５．５Ｖ－１．１Ｖ）となる。

【0149】

従って、正極性用の画素データ線Ｄｉ＋及び負極性用の画素データ線Ｄｉ－に０Ｖから５Ｖまでの電圧が供給される場合、保持容量Ｃｓ１及びＣｓ２に導通可能な電圧は、０Ｖから４．４Ｖまでとなる。保持容量Ｃｓ１及びＣｓ２の保持電圧は、ソースフォロワ回路６１及び６２によって、レベルシフト（オフセット電圧が加算）される。そして、トランジスタＴｒ４５及びＴｒ４６は、４．４Ｖ以下の電圧を画素電極ＰＥに導通することができる。従って、画素電極ＰＥに印加される電圧は、１．９Ｖから４．４Ｖまでとなる。

【0150】

正極性用の画素データ線Ｄｉ＋及び負極性用の画素データ線Ｄｉ－に画素信号を供給するための画素データ線駆動回路に配置されたスイッチは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方を使用した相補型スイッチである。従って、画素データ線駆動回路のスイッチは、画素Ｐｉｘ４で使用しているようなＮＭＯＳトランジスタだけのスイッチとは異なり、高い電圧も導通することができる。そのため、画素データ線駆動回路は、基準電圧（接地電圧）ＧＮＤから電源電圧ＶＤＤまで、つまり、０Ｖから５．５Ｖの画素信号を、正極性用の画素データ線Ｄｉ＋及び負極性用の画素データ線Ｄｉ－に供給することができる。

【0151】

なお、画素Ｐｉｘ４においては、画素ピッチを小さくする必要があることから、ＮＭＯＳトランジスタだけのスイッチとなっている。

【0152】

以上説明したように、画素Ｐｉｘ４は、比較例の画素Ｐｉｘと比較して、ダイナミックレンジを広げることができる。これにより、画素Ｐｉｘ４は、コントラストの低下を抑制でき、明るさの低下を抑制できる。また、画素Ｐｉｘ４は、反射光の反射角度を大きくすることができる。

【0153】

なお、第５の実施の形態では、トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ４５及びＴｒ４６がＬｏｗＶｔｈのＮＭＯＳトランジスタである場合について説明した。しかし、トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ４５及びＴｒ４６は、デプレッションＮＭＯＳトランジスタであっても良い。この場合は、画素Ｐｉｘ４に入力される画素信号の電圧範囲とスイッチングできる範囲を考慮して、閾値電圧Ｖｔｈを設定する。

【0154】

更に、第５の実施の形態では、トランジスタＴｒ４１及びＴｒ４２の閾値電圧Ｖｔｈと、トランジスタＴｒ４５及びＴｒ４６の閾値電圧Ｖｔｈと、が同じである場合について説明した。しかし、トランジスタＴｒ４１及びＴｒ４２の閾値電圧Ｖｔｈと、トランジスタＴｒ４５及びＴｒ４６の閾値電圧Ｖｔｈと、は異なっていても良い。例えば、ＬｏｗＶｔｈのトランジスタであるトランジスタＴｒ４１及びＴｒ４２の閾値電圧Ｖｔｈが＋０．４Ｖであり、デプレッショントランジスタであるトランジスタＴｒ４５及びＴｒ４６の閾値電圧Ｖｔｈが－０．９Ｖであっても良い。この場合は、画素Ｐｉｘ４は、ダイナミックレンジを更に広げることができる。これにより、画素Ｐｉｘ４は、コントラストの低下を更に抑制でき、明るさの低下を更に抑制でき、反射光の反射角度を更に大きくすることができる。

【0155】

＜第６の実施の形態＞
図１６は、第６の実施の形態の反射型液晶表示装置の画素の構成を示す図である。

【0156】

第６の実施の形態の反射型液晶表示装置の画素Ｐｉｘ５の構成要素のうち、比較例の画素Ｐｉｘ又は第２から第５の実施の形態の画素Ｐｉｘ１からＰｉｘ４までと同一の構成要素については、同一の参照符号を付して、説明を省略する。

【0157】

画素Ｐｉｘ５は、第４の実施の形態の画素Ｐｉｘ３（図１２参照）と比較して、トランジスタＴｒ１及びＴｒ２に代えて、トランジスタＴｒ４１及びＴｒ４２を含む。

【0158】

第５の実施の形態の画素Ｐｉｘ４で説明したように、トランジスタＴｒ４１及びＴｒ４２は、トランジスタＴｒ１及びＴｒ２と比較して、正極性用の画素データ線Ｄｉ＋及び負極性用の画素データ線Ｄｉ－に供給される高い電圧を、導通することができる。

【0159】

トランジスタＴｒ４１及びＴｒ４２の閾値電圧Ｖｔｈは、トランジスタＴｒ１及びＴｒ２の閾値電圧Ｖｔｈよりも低い。従って、トランジスタＴｒ４１及びＴｒ４２は、ゲート端子の電圧がオン（５．５Ｖ）の場合、ソース端子に印加される高い電圧をドレイン端子に導通することができる。

【0160】

トランジスタＴｒ３５及びＴｒ３６は、ＮＭＯＳトランジスタであり、ソース電圧及びドレイン電圧がウエル電圧（０Ｖ）よりも高い場合、基板効果が発生するので、閾値電圧Ｖｔｈが大きくなる。

【0161】

比較例の画素Ｐｉｘでは、トランジスタＴｒ１及びＴｒ２は、通常のＮＭＯＳトランジスタである。トランジスタＴｒ１及びＴｒ２の閾値電圧Ｖｔｈは、基板効果により、０．８Ｖから０．７Ｖ程度上昇して、１．５Ｖになる。従って、トランジスタＴｒ１及びＴｒ２がソース端子－ドレイン端子間に導通可能な最高電圧は、５．５Ｖから閾値電圧１．５Ｖを引いた電圧、即ち４．０Ｖ（＝５．５Ｖ－１．５Ｖ）である。つまり、正極性用の画素データ線Ｄｉ＋及び負極性用の画素データ線Ｄｉ－に高い電圧が供給された場合でも、トランジスタＴｒ１及びＴｒ２が保持容量Ｃｓ１及びＣｓ２に導通できる最大電圧は、４Ｖとなる。

【0162】

図１７は、比較例及び第６の実施の形態の画素の入力電圧と出力電圧との関係を示す図である。

【0163】

波形７１は、比較例の画素Ｐｉｘの入力電圧と出力電圧との関係を示す波形である。波形７６は、第６の実施の形態の画素Ｐｉｘ５の入力電圧と出力電圧との関係を示す波形である。

【0164】

比較例の画素Ｐｉｘでは、入力電圧０Ｖから３Ｖまでの範囲に対して、出力電圧は１．９Ｖから４．０Ｖまでの範囲である。この出力電圧は、図４に示した画素Ｐｉｘの構成において、画素電極ＰＥの電圧であるが、同時にソースフォロワ回路６１の出力端子ａ又はソースフォロワ回路６２の出力端子ｂの電圧でもある。つまり、画素Ｐｉｘの出力電圧は、出力端子ａ又は出力端子ｂの電圧を、トランジスタＴｒ５又はＴｒ６のソース端子－ドレイン端子間を導通して、画素電極ＰＥに印加しているにすぎない。従って、画素Ｐｉｘの出力電圧は、１．９Ｖから４．０Ｖまでとなり、ダイナミックレンジは２．１Ｖとなる。

【0165】

一方、閾値電圧Ｖｔｈが０ＶであるトランジスタＴｒ３５及びＴｒ３６では、ソースフォロワ回路６３及び６４の出力端子ａ及びｂの電圧又は画素電極ＰＥの電圧が高い場合は、閾値電圧Ｖｔｈが、基板効果を含めて１．２Ｖになる。従って、トランジスタＴｒ３５及びＴｒ３６は、４．３Ｖ（＝５．５Ｖ－１．２Ｖ）以下の電圧を画素電極ＰＥに導通することができる。

【0166】

波形７６に示すように、トランジスタＴｒ３５及びＴｒ３６は、入力電圧０Ｖから４．５Ｖまでの範囲に対して、１．０Ｖから４．３Ｖまでの範囲の電圧を画素電極ＰＥに導通することができる。従って、画素Ｐｉｘ５は、入力電圧０Ｖから４．５Ｖまでの範囲に対して、ダイナミックレンジを１．０Ｖから４．３Ｖまでの３．３Ｖに広げることができる。

【0167】

トランジスタＴｒ３３及びＴｒ３４は、チャネル部へのイオン注入によって、閾値電圧Ｖｔｈを＋０．４Ｖとした。トランジスタＴｒ３３及びＴｒ３４は、閾値電圧Ｖｔｈが＋０．４Ｖであるので、ゲート電圧をオフ（０Ｖ）にしてもソース－ドレイン間が導通している、ノーマリーオン状態である。

【0168】

トランジスタＴｒ３３及びＴｒ３４は、ゲート端子に保持容量Ｃｓ１及びＣｓ２が夫々接続されており、ゲート電極は画素信号電圧で固定される。そのため、信号入力トランジスタとして機能するトランジスタＴｒ３３及びＴｒ３４は、ゲート電圧でソース－ドレイン間電流をオンオフ制御することはない。トランジスタＴｒ３３及びＴｒ３４のソース－ドレイン間電流をオンオフ制御するのは、定電流負荷トランジスタとして機能するトランジスタＴｒ７及びＴｒ８のゲート端子に接続された配線Ｂに供給される、ゲートバイアス制御信号である。従って、トランジスタＴｒ３３及びＴｒ３４は、ゲート電圧によってソース－ドレイン間の抵抗値を制御できれば良いので、ゲート電圧が５．５Ｖであってもソース－ドレイン間電流をオフにする必要がない。

【0169】

これにより、トランジスタＴｒ３３及びＴｒ３４は、ゲート電圧が高い電圧領域での非線形性を回避することができる。

【0170】

また、ソースフォロワ回路６３及び６４は、トランジスタＴｒ３３及びＴｒ３４がデプレッショントランジスタであるので、オフセット電圧は、１．０Ｖとなる。これにより、トランジスタＴｒ３５及びＴｒ３６のソース電圧（出力端子ａ及びｂの電圧）及びドレイン電圧（画素電極ＰＥの電圧）の最低電圧は、１．０Ｖである。従って、トランジスタＴｒ３５及びＴｒ３６は、ゲート電圧がオフ（０Ｖ）の場合に、１．０Ｖがソース－ドレイン間でリークしなければ良い。

【0171】

再び図９を参照すると、波形８２は、ＬｏｗＶｔｈのＮＭＯＳトランジスタであるトランジスタＴｒ４１及びＴｒ４２のＶＧ－ＩＤ特性を示す波形である。波形８４は、デプレッションＮＭＯＳトランジスタであるトランジスタＴｒ３５及びＴｒ３６のＶＧ－ＩＤ特性を示す波形である。

【0172】

通常のＮＭＯＳトランジスタであるトランジスタＴｒ１及びＴｒ２の閾値電圧Ｖｔｈが０．８Ｖであるのに対し、ＬｏｗＶｔｈのＮＭＯＳトランジスタであるトランジスタＴｒ４１及びＴｒ４２の閾値電圧Ｖｔｈは、０．４Ｖである。

【0173】

通常のＮＭＯＳトランジスタであるトランジスタＴｒ５及びＴｒ６の閾値電圧Ｖｔｈが０．８Ｖであるのに対し、デプレッションＮＭＯＳトランジスタであるトランジスタＴｒ３５及びＴｒ３６の閾値電圧Ｖｔｈは、０Ｖである。

【0174】

また、矢印８６は、トランジスタＴｒ３５及びＴｒ３６がオンできるＶＧ（ゲート電圧）の範囲を示している。通常のＮＭＯＳトランジスタは、ソース電圧及びドレイン電圧が０Ｖの場合に、ゲート電圧が０．８Ｖより低ければ、オフ状態になる。一方、デプレッションＮＭＯＳトランジスタであるトランジスタＴｒ３５及びＴｒ３６は、ソース電圧及びドレイン電圧の最低電圧が１．０Ｖである。従って、トランジスタＴｒ３５及びＴｒ３６は、ソース電圧及びドレイン電圧が０Ｖであると換算した場合に、ゲート電圧が－０．２Ｖ（＝－１．０Ｖ＋０．８Ｖ）より低ければ、オフ状態になる。

【0175】

実際には、トランジスタＴｒ３５及びＴｒ３６に発生する基板効果を考慮する必要がある。従って、基板効果を考慮して、トランジスタＴｒ３５及びＴｒ３６の閾値電圧Ｖｔｈを設定する。本開示では、トランジスタＴｒ３５及びＴｒ３６の閾値電圧Ｖｔｈを、０Ｖに設定した。

【0176】

正極性用の画素データ線Ｄｉ＋及び負極性用の画素データ線Ｄｉ－に画素信号を供給するための画素データ線駆動回路に配置されたスイッチは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方を使用した相補型スイッチである。従って、画素データ線駆動回路のスイッチは、画素Ｐｉｘ５で使用しているようなＮＭＯＳトランジスタだけのスイッチとは異なり、高い電圧も導通することができる。そのため、画素データ線駆動回路は、基準電圧ＧＮＤから電源電圧ＶＤＤまで、つまり、０Ｖから５．５Ｖの画素信号を、正極性用の画素データ線Ｄｉ＋及び負極性用の画素データ線Ｄｉ－に供給することができる。

【0177】

なお、画素Ｐｉｘ５においては、画素ピッチを小さくする必要があることから、ＮＭＯＳトランジスタだけのスイッチとなっている。

【0178】

以上説明したように、画素Ｐｉｘ５は、比較例の画素Ｐｉｘと比較して、ダイナミックレンジを広げることができる。これにより、画素Ｐｉｘ５は、コントラストの低下を抑制でき、明るさの低下を抑制できる。また、画素Ｐｉｘ５は、反射光の反射角度を大きくすることができる。

【0179】

第６の実施の形態では、トランジスタＴｒ４１及びＴｒ４２がＬｏｗＶｔｈのＮＭＯＳトランジスタであり、トランジスタＴｒ３５及びＴｒ３６がデプレッションＮＭＯＳトランジスタである場合について説明した。トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ３５及びＴｒ３６は、何れもＮＭＯＳトランジスタであるが、閾値電圧Ｖｔｈが異なっている。この構成では製造が複雑になるので、コストを優先して、トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ３５及びＴｒ３６の閾値電圧Ｖｔｈを同じ電圧に統一することも考えられる。

【0180】

＜第２から第６の実施の形態の変形例＞
第２から第６の実施の形態では、トランジスタＴｒ１、Ｔｒ２、Ｔｒ５、Ｔｒ６、Ｔｒ１５、Ｔｒ１６、Ｔｒ２５、Ｔｒ２６、Ｔｒ３５、Ｔｒ３６、Ｔｒ４１、Ｔｒ４２、Ｔｒ４５及びＴｒ４６をＮＭＯＳトランジスタとした。また、トランジスタＴｒ３、Ｔｒ４、Ｔｒ７、Ｔｒ８、Ｔｒ３３及びＴｒ３４をＰＭＯＳトランジスタとした。但し、これらのトランジスタの極性はこれに限定されない。それぞれのトランジスタを、逆極性のトランジスタで回路を構成してもよい。もちろん、それぞれのトランジスタは、一部のみ逆極性であっても構わない。この場合は、それぞれのトランジスタの極性に応じて、ＬｏｗＶｔｈの閾値電圧Ｖｔｈの極性及びデプレッショントランジスタの閾値電圧Ｖｔｈの極性も、適宜変更される。

【0181】

ＬｏｗＶｔｈ又はデプレッションを採用するトランジスタも、第２から第６の実施の形態に限定されない。例えば、トランジスタＴｒ１及びＴｒ２をＬｏｗＶｔｈ又はデプレッションＮＭＯＳトランジスタとし、トランジスタＴｒ３及びＴｒ４をデプレッションＰＭＯＳトランジスタとした組み合わせであっても構わない。この場合は、適宜、画素信号の振幅とトランジスタのリーク電流が発生する電圧とを考慮して閾値電圧Ｖｔｈを決定することは、言うまでもない。

【0182】

更に、第２から第６の実施の形態では、トランジスタＴｒ１、Ｔｒ２、Ｔｒ５、Ｔｒ６、Ｔｒ１５、Ｔｒ１６、Ｔｒ２５、Ｔｒ２６、Ｔｒ３５、Ｔｒ３６、Ｔｒ４１、Ｔｒ４２、Ｔｒ４５及びＴｒ４６をＮＭＯＳトランジスタで構成した。但し、これらのトランジスタは、ＮＭＯＳ（ＰＭＯＳ）トランジスタのみで構成されていることに限定されない。

【0183】

トランジスタＴｒ１、Ｔｒ２、Ｔｒ５、Ｔｒ６、Ｔｒ１５、Ｔｒ１６、Ｔｒ２５、Ｔｒ２６、Ｔｒ３５、Ｔｒ３６、Ｔｒ４１、Ｔｒ４２、Ｔｒ４５及びＴｒ４６で構成されているスイッチは、相補型スイッチでも構わない。相補型スイッチは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの２つのトランジスタで１個のスイッチを構成する。例えば、相補型スイッチは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース端子同士を接続して入力端子にし、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン端子同士を接続して出力端子としているスイッチである。相補型スイッチをオンにする場合は、ＮＭＯＳトランジスタのゲート端子には電源電圧ＶＤＤを印加し、ＰＭＯＳトランジスタのゲート端子には基準電圧ＧＮＤを印加する。相補型スイッチをオフにする場合は、ＮＭＯＳトランジスタのゲート端子には基準電圧ＧＮＤを印加し、ＰＭＯＳトランジスタのゲート端子には電源電圧ＶＤＤを印加する。

【0184】

＜第７の実施の形態＞
図１８は、第７の実施の形態の反射型液晶表示装置の画素の平面レイアウト図である。図１９は、第７の実施の形態の反射型液晶表示装置の画素の断面図である。詳しくは、図１８は、画素Ｐｉｘ１（第２の実施の形態）の各トランジスタ、第１メタル層１Ｍ、各トランジスタと第１メタル層１Ｍとを接続するコンタクト、第１メタル層１Ｍと第２メタル層２Ｍとを接続するスルーホールを示す平面レイアウト図である。図１９は、図１８中のＡ－Ａ’線での断面図である。

【0185】

第７（第２）の実施の形態の画素Ｐｉｘ１の構成要素のうち、比較例の画素Ｐｉｘ又は第３から第６の実施の形態の画素Ｐｉｘ２からＰｉｘ５までと同一の構成要素については、同一の参照符号を付して、説明を省略する。

【0186】

先に、図１９を参照して、画素Ｐｉｘ１の断面構造について説明する。

【0187】

画素Ｐｉｘ１は、半導体基板のウェル１１０上に形成された各トランジスタの上層に、第１メタル層１Ｍ、第２メタル層２Ｍ、第３メタル層３Ｍ、第４メタル層４Ｍ、第５メタル層５Ｍ及び第６メタル層６Ｍが、夫々の間に層間膜を介在して積層された構造である。また、第６メタル層６Ｍは画素電極ＰＥを構成し、その画素電極ＰＥと離間対向する位置に共通電極ＣＥが形成されている。画素電極ＰＥと共通電極ＣＥとの間に液晶表示体（液晶層）ＬＣＭが狭持されて、液晶表示素子ＬＣが構成されている。

【0188】

画素Ｐｉｘ１は、正極性側の画素回路部と負極性側の画素回路部とで互いに対になっている回路構成要素及び配線が、線対称で配置構成されている。換言すると、対になっている回路構成要素及び配線が、ミラー反転でレイアウト配置されている。

【0189】

画素Ｐｉｘ１（図８参照）では、正極性側の画素回路部は、トランジスタＴｒ１、Ｔｒ３、Ｔｒ７及びＴｒ１５と、保持容量Ｃｓ１と、画素データ線Ｄｉ＋と、を含む。また、画素Ｐｉｘ１では、負極性側の画素回路部は、トランジスタＴｒ２、Ｔｒ４、Ｔｒ８及びＴｒ１６と、保持容量Ｃｓ２と、画素データ線Ｄｉ－と、を含む。但し、トランジスタＴｒ１からＴｒ４まで、Ｔｒ７、Ｔｒ８、Ｔｒ１５、及び、Ｔｒ１６は、半導体基板であるウェル上に形成されており、第１メタル層１Ｍから第６メタル層６Ｍには、それ以外の回路構成要素及び配線が配置されている。

【0190】

ウェル１１０には、トランジスタＴｒ３及びＴｒ７の各々のゲートと、トランジスタＴｒ４及びＴｒ８の各々のゲートとが、左右対称に配置形成されている。これらのゲート電極は、ポリシリコンにより形成されている。

【0191】

また、ウェル１１０には、トランジスタＴｒ３のゲートとトランジスタＴｒ７のゲートとの間に、トランジスタＴｒ３のソース及びトランジスタＴｒ７のドレインとなる拡散層１１１が、形成されている。また、トランジスタＴｒ４のゲートとトランジスタＴｒ８のゲートとの間に、トランジスタＴｒ４のソース及びトランジスタＴｒ８のドレインとなる拡散層１１２が、形成されている。また、ウェル１１０には、トランジスタＴｒ３のドレインとなる拡散層１１３と、トランジスタＴｒ４のドレインとなる拡散層１１４と、トランジスタＴｒ７のソース及びトランジスタＴｒ８のソースとなる拡散層１１５と、が形成されている。拡散層１１１から１１５までの内の一部は、コンタクト及びスルーホールを介して、第１メタル層１Ｍの画素電極配線１３８（図１８参照）に電気的に接続されている。また、拡散層１１１から１１５までの内の他の一部は、第１メタル層１Ｍの基準電位配線ＶＳＳに電気的に接続されている。

【0192】

なお、図１９において、第１メタル層１Ｍ、第２メタル層２Ｍ、第３メタル層３Ｍ及び第５メタル層５Ｍの各々の上面及び下面、並びに、第６メタル層６Ｍの下面には、太実線で示す反射防止膜が形成されている。この反射防止膜は、Ｔｉ又はＴｉＮなどの金属膜で形成されており、メタル層の一部として機能している。反射防止膜は、画素電極ＰＥの間隙から照射された光を吸収しながら、吸収しきれなかった分を反射する。従って、反射光の光路長を長くするほど（反射を繰り返すほど）、反射光は減衰していく構造になっている。

【0193】

第４メタル層４Ｍには、保持容量Ｃｓ１の高電位側の電極である正極性保持容量電極１２１と、保持容量Ｃｓ２の高電位側の電極である負極性保持容量電極１２２と、図示しない、画素電極保持容量電極が作成されている。画素電極保持容量電極は、スルーホール１０４及び１０５を介して、第６メタル層６Ｍ（画素電極ＰＥ）と接続されている構造となっている。

【0194】

次に、図１８を参照して、画素Ｐｉｘ１の平面レイアウトについて説明する。

【0195】

各トランジスタは、活性領域とポリシリコンなどとのレイヤで形成され、必要に応じてコンタクトを介して第１メタル層１Ｍ配線と接続されている。図１８において、トランジスタＴｒ２は、負極性の画素信号書き込み用スイッチングトランジスタであり、トランジスタＴｒ１は、正極性の画素信号書き込み用スイッチングトランジスタである。トランジスタＴｒ１とトランジスタＴｒ２とは、１画素内の中心線１３１を基準として、左右にミラー反転して形成されている。

【0196】

更に、ソースフォロワ回路６１（トランジスタＴｒ３とトランジスタＴｒ７とで構成）と、ソースフォロワ回路６２（トランジスタＴｒ４とトランジスタＴｒ８とで構成）は、中心線１３１を基準として、左右ミラー反転で形成されている。

【0197】

接続配線１３３は、トランジスタＴｒ２のソース、トランジスタＴｒ４のゲート、及び、保持容量Ｃｓ２に接続されている。接続配線１３２は、トランジスタＴｒ１のソース、トランジスタＴｒ３のゲート、及び、保持容量Ｃｓ１に接続されている。接続配線１３３と接続配線１３２とは、左右ミラー反転して形成されている。正極性の画素信号のスイッチングを行うトランジスタＴｒ１５のゲート電極と、負極性の画素信号のスイッチングを行うトランジスタＴｒ１６のゲート電極とは、独立している。そして、トランジスタＴｒ１５のゲート電極及びトランジスタＴｒ１６のゲート電極は、同一行画素について行方向に配置されている配線Ｓ＋及びＳ－に夫々接続されている。

【0198】

トランジスタＴｒ１、Ｔｒ２、Ｔｒ７、Ｔｒ８、Ｔｒ１５及びＴｒ１６の各々のゲート、並びに、トランジスタＴｒ７及びＴｒ８の各々のドレインに図示しているスルーホールには、図示していないコンタクトも配置されている。従って、トランジスタＴｒ１、Ｔｒ２、Ｔｒ７、Ｔｒ８、Ｔｒ１５及びＴｒ１６の各々のゲート、並びに、トランジスタＴｒ７及びＴｒ８の各々のドレインは、コンタクト及びスルーホールを介して、第２メタル層２Ｍに接続されている。

【0199】

電源電圧ＶＤＤを供給する電源配線１３４及び１３５は、１画素内の左右両端に配置されており、左右両隣の画素の第１メタル層１Ｍで構成された接続配線１３２又は１３３からのクロストークを抑制するように、ガードパターンの役割として配置されている。これにより、保持容量Ｃｓ１及びＣｓ２は、不要な電圧に振られることなく、安定した電圧を保持できるようになる。更に、電源配線１３４及び１３５は、電源電圧ＶＤＤ電位を上下画素で接続する配線としても使用されている。

【0200】

ここで、先に説明したように、トランジスタＴｒ１５及びＴｒ１６は、ＬｏｗＶｔｈのＮＭＯＳトランジスタである。トランジスタＴｒ１５及びＴｒ１６のイオン注入エリア１３６及び１３７には、他の通常のＮＭＯＳトランジスタとは異なる閾値電圧Ｖｔｈとなるように、イオンが注入される。実際には、イオン注入エリア１３６及び１３７のパタンにてマスクを作成する。そして、マスクを通過したイオンが、トランジスタＴｒ１５及びＴｒ１６のゲート下の活性領域に注入される。これにより、トランジスタＴｒ１５及びＴｒ１６は、所望の閾値電圧Ｖｔｈとなるように、調整される。画素Ｐｉｘ１では、トランジスタＴｒ１５及びＴｒ１６の閾値電圧Ｖｔｈが０．４Ｖとなるように、イオン注入が行われる。

【0201】

なお、第３の実施の形態の画素Ｐｉｘ２の作成方法は、画素Ｐｉｘ１の作成方法と同様であるので、説明を省略する。画素Ｐｉｘ２では、トランジスタＴｒ２５及びＴｒ２６のイオン注入エリア１３６及び１３７には、デプレッショントランジスタとなるように、イオンが注入される。画素Ｐｉｘ２では、トランジスタＴｒ２５及びＴｒ２６の閾値電圧Ｖｔｈが－０．９Ｖになるように、イオン注入が行われる。

【0202】

＜第８の実施の形態＞
図２０は、第８の実施の形態の反射型液晶表示装置の画素の平面レイアウト図である。詳しくは、図２０は、画素Ｐｉｘ３（第４の実施の形態）の各トランジスタ、第１メタル層１Ｍ、各トランジスタと第１メタル層１Ｍとを接続するコンタクト、第１メタル層１Ｍと第２メタル層２Ｍとを接続するスルーホールを示す平面レイアウト図である。

【0203】

第８（第４）の実施の形態の画素Ｐｉｘ３の構成要素のうち、比較例の画素Ｐｉｘ又は第２、第３、第５から第７の実施の形態の画素Ｐｉｘ１、Ｐｉｘ２、Ｐｉｘ４及びＰｉｘ５と同一の構成要素については、同一の参照符号を付して、説明を省略する。

【0204】

各トランジスタは、活性領域とポリシリコンなどとのレイヤで形成され、必要に応じてコンタクトを介して第１メタル層１Ｍ配線と接続されている。図２０において、トランジスタＴｒ２は、負極性の画素信号書き込み用スイッチングトランジスタであり、トランジスタＴｒ１は、正極性の画素信号書き込み用スイッチングトランジスタである。トランジスタＴｒ１とトランジスタＴｒ２とは、１画素内の中心線１３１を基準として、左右にミラー反転して形成されている。

【0205】

更に、ソースフォロワ回路６３（トランジスタＴｒ３３とトランジスタＴｒ７とで構成）と、ソースフォロワ回路６４（トランジスタＴｒ３４とトランジスタＴｒ８とで構成）は、中心線１３１を基準として、左右ミラー反転で形成されている。

【0206】

接続配線１３３は、トランジスタＴｒ２のソース、トランジスタＴｒ４のゲート、及び、保持容量Ｃｓ２に接続されている。接続配線１３２は、トランジスタＴｒ１のソース、トランジスタＴｒ３のゲート、及び、保持容量Ｃｓ１に接続されている。接続配線１３３と接続配線１３２とは、左右ミラー反転して形成されている。正極性の画素信号のスイッチングを行うトランジスタＴｒ３５のゲート電極と、負極性の画素信号のスイッチングを行うトランジスタＴｒ３６のゲート電極とは、独立している。そして、トランジスタＴｒ３５のゲート電極及びトランジスタＴｒ３６のゲート電極は、同一行画素について行方向に配置されている配線Ｓ＋及びＳ－に夫々接続されている。

【0207】

トランジスタＴｒ１、Ｔｒ２、Ｔｒ７、Ｔｒ８、Ｔｒ３５及びＴｒ３６の各々のゲート、並びに、トランジスタＴｒ７及びＴｒ８の各々のドレインに図示しているスルーホールには、図示していないコンタクトも配置されている。従って、トランジスタＴｒ１、Ｔｒ２、Ｔｒ７、Ｔｒ８、Ｔｒ３５及びＴｒ３６の各々のゲート、並びに、トランジスタＴｒ７及びＴｒ８の各々のドレインは、コンタクト及びスルーホールを介して、第２メタル層２Ｍに接続されている。

【0208】

電源電圧ＶＤＤを供給する電源配線１３４及び１３５は、１画素内の左右両端に配置されており、左右両隣の画素の第１メタル層１Ｍで構成された接続配線１３２又は１３３からのクロストークを抑制するように、ガードパターンの役割として配置されている。これにより、保持容量Ｃｓ１及びＣｓ２は、不要な電圧に振られることなく、安定した電圧を保持できるようになる。更に、電源配線１３４及び１３５は、電源電圧ＶＤＤ電位を上下画素で接続する配線としても使用されている。

【0209】

ここで、先に説明したように、トランジスタＴｒ３５及びＴｒ３６は、デプレッションＮＭＯＳトランジスタである。トランジスタＴｒ３５及びＴｒ３６のイオン注入エリア１３６及び１３７には、他の通常のＮＭＯＳトランジスタとは異なる閾値電圧Ｖｔｈとなるように、イオンが注入される。実際には、イオン注入エリア１３６及び１３７のパタンにてマスクを作成する。そして、マスクを通過したイオンが、トランジスタＴｒ３５及びＴｒ３６のゲート下の活性領域に注入される。これにより、トランジスタＴｒ３５及びＴｒ３６は、所望の閾値電圧Ｖｔｈとなるように、調整される。画素Ｐｉｘ３では、トランジスタＴｒ３５及びＴｒ３６の閾値電圧Ｖｔｈが０Ｖとなるように、イオン注入が行われる。

【0210】

また、先に説明したように、トランジスタＴｒ３３及びＴｒ３４は、デプレッションＰＭＯＳトランジスタである。トランジスタＴｒ３３及びＴｒ３４のイオン注入エリア１４１及び１４２には、他の通常のＰＭＯＳトランジスタとは異なる閾値電圧Ｖｔｈとなるように、イオンが注入される。実際には、イオン注入エリア１４１及び１４２のパタンにてマスクを作成する。そして、マスクを通過したイオンが、トランジスタＴｒ３３及びＴｒ３４のゲート下の活性領域に注入される。これにより、トランジスタＴｒ３３及びＴｒ３４は、所望の閾値電圧Ｖｔｈとなるように、調整される。画素Ｐｉｘ３では、トランジスタＴｒ３３及びＴｒ３４の閾値電圧Ｖｔｈが＋０．４Ｖとなるように、イオン注入が行われる。

【0211】

なお、イオン注入エリア１３６及び１３７は、ＮＭＯＳトランジスタ用のパタンの第１のマスクを使用してイオン注入が行われ、イオン注入エリア１４１及び１４２は、ＰＭＯＳトランジスタ用のパタンの第２のマスクを使用してイオン注入が行われる。従って、イオン注入エリア１３６及び１３７用のマスクと、イオン注入エリア１４１及び１４２用のマスクとは、別のマスクである。

【0212】

＜第９の実施の形態＞
図２１は、第９の実施の形態の反射型液晶表示装置の画素の平面レイアウト図である。詳しくは、図２１は、画素Ｐｉｘ４（第５の実施の形態）の各トランジスタ、第１メタル層１Ｍ、各トランジスタと第１メタル層１Ｍとを接続するコンタクト、第１メタル層１Ｍと第２メタル層２Ｍとを接続するスルーホールを示す平面レイアウト図である。

【0213】

第９（第５）の実施の形態の画素Ｐｉｘ４の構成要素のうち、比較例の画素Ｐｉｘ又は第２から第４、第６から第８の実施の形態の画素Ｐｉｘ１、Ｐｉｘ２、Ｐｉｘ３及びＰｉｘ５と同一の構成要素については、同一の参照符号を付して、説明を省略する。

【0214】

各トランジスタは、活性領域とポリシリコンなどとのレイヤで形成され、必要に応じてコンタクトを介して第１メタル層１Ｍ配線と接続されている。図２１において、トランジスタＴｒ４２は、負極性の画素信号書き込み用スイッチングトランジスタであり、トランジスタＴｒ４１は、正極性の画素信号書き込み用スイッチングトランジスタである。トランジスタＴｒ４１とトランジスタＴｒ４２とは、１画素内の中心線１３１を基準として、左右にミラー反転して形成されている。

【0215】

更に、ソースフォロワ回路６１（トランジスタＴｒ３とトランジスタＴｒ７とで構成）と、ソースフォロワ回路６２（トランジスタＴｒ４とトランジスタＴｒ８とで構成）は、中心線１３１を基準として、左右ミラー反転で形成されている。

【0216】

接続配線１３３は、トランジスタＴｒ４２のソース、トランジスタＴｒ４のゲート、及び、保持容量Ｃｓ２に接続されている。接続配線１３２は、トランジスタＴｒ４１のソース、トランジスタＴｒ３のゲート、及び、保持容量Ｃｓ１に接続されている。接続配線１３３と接続配線１３２とは、左右ミラー反転して形成されている。正極性の画素信号のスイッチングを行うトランジスタＴｒ４５のゲート電極と、負極性の画素信号のスイッチングを行うトランジスタＴｒ４６のゲート電極とは、独立している。そして、トランジスタＴｒ４５のゲート電極及びトランジスタＴｒ４６のゲート電極は、同一行画素について行方向に配置されている配線Ｓ＋及びＳ－に夫々接続されている。

【0217】

トランジスタＴｒ７、Ｔｒ８、Ｔｒ４１、Ｔｒ４２、Ｔｒ４５及びＴｒ４６の各々のゲート、並びに、トランジスタＴｒ７及びＴｒ８の各々のドレインに図示しているスルーホールには、図示していないコンタクトも配置されている。従って、トランジスタＴｒ７、Ｔｒ８、Ｔｒ４１、Ｔｒ４２、Ｔｒ４５及びＴｒ４６の各々のゲート、並びに、トランジスタＴｒ７及びＴｒ８の各々のドレインは、コンタクト及びスルーホールを介して、第２メタル層２Ｍに接続されている。

【0218】

電源電圧ＶＤＤを供給する電源配線１３４及び１３５は、１画素内の左右両端に配置されており、左右両隣の画素の第１メタル層１Ｍで構成された接続配線１３２又は１３３からのクロストークを抑制するように、ガードパターンの役割として配置されている。これにより、保持容量Ｃｓ１及びＣｓ２は、不要な電圧に振られることなく、安定した電圧を保持できるようになる。更に、電源配線１３４及び１３５は、電源電圧ＶＤＤ電位を上下画素で接続する配線としても使用されている。

【0219】

ここで、先に説明したように、トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ４５及びＴｒ４６は、ＬｏｗＶｔｈのＮＭＯＳトランジスタである。トランジスタＴｒ４５及びＴｒ４６のイオン注入エリア１３６及び１３７、並びに、トランジスタＴｒ４１及びＴｒ４２のイオン注入エリア１５１及び１５２には、他の通常のＮＭＯＳトランジスタとは異なる閾値電圧Ｖｔｈとなるように、イオンが注入される。実際には、イオン注入エリア１３６、１３７、１５１及び１５２のパタンを合成した１個のマスクを作成する。そして、マスクを通過したイオンが、トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ４５及びＴｒ４６のゲート下の活性領域に注入される。これにより、トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ４５及びＴｒ４６は、所望の閾値電圧Ｖｔｈとなるように、調整される。画素Ｐｉｘ４では、トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ４５及びＴｒ４６の閾値電圧Ｖｔｈが＋０．４Ｖとなるように、イオン注入が行われる。

【0220】

なお、上記では、トランジスタＴｒ４１及びＴｒ４２の閾値電圧Ｖｔｈと、トランジスタＴｒ４５及びＴｒ４６の閾値電圧Ｖｔｈとが、同じ電圧である場合について説明した。トランジスタＴｒ４１及びＴｒ４２の閾値電圧Ｖｔｈと、トランジスタＴｒ４５及びＴｒ４６の閾値電圧Ｖｔｈとが、異なる場合は、イオン注入エリア１３６及び１３７用の第１のマスクと、イオン注入エリア１５１及び１５２用の第２のマスクとを、別のマスクにする。そして、トランジスタＴｒ４１及びＴｒ４２の閾値電圧Ｖｔｈと、トランジスタＴｒ４５及びＴｒ４６の閾値電圧Ｖｔｈとが、夫々所望の閾値電圧Ｖｔｈとなるように、イオン注入が行われる。

【0221】

＜第１０の実施の形態＞
図２２は、第１０の実施の形態の反射型液晶表示装置の画素の平面レイアウト図である。詳しくは、図２２は、画素Ｐｉｘ５（第６の実施の形態）の各トランジスタ、第１メタル層１Ｍ、各トランジスタと第１メタル層１Ｍとを接続するコンタクト、第１メタル層１Ｍと第２メタル層２Ｍとを接続するスルーホールを示す平面レイアウト図である。

【0222】

第１０（第６）の実施の形態の画素Ｐｉｘ５の構成要素のうち、比較例の画素Ｐｉｘ又は第２から第５及び第７から第９の実施の形態の画素Ｐｉｘ１からＰｉｘ４までと同一の構成要素については、同一の参照符号を付して、説明を省略する。

【0223】

各トランジスタは、活性領域とポリシリコンなどとのレイヤで形成され、必要に応じてコンタクトを介して第１メタル層１Ｍ配線と接続されている。図２２において、トランジスタＴｒ４２は、負極性の画素信号書き込み用スイッチングトランジスタであり、トランジスタＴｒ４１は、正極性の画素信号書き込み用スイッチングトランジスタである。トランジスタＴｒ４１とトランジスタＴｒ４２とは、１画素内の中心線１３１を基準として、左右にミラー反転して形成されている。

【0224】

更に、ソースフォロワ回路６３（トランジスタＴｒ３３とトランジスタＴｒ７とで構成）と、ソースフォロワ回路６４（トランジスタＴｒ３４とトランジスタＴｒ８とで構成）は、中心線１３１を基準として、左右ミラー反転で形成されている。

【0225】

接続配線１３３は、トランジスタＴｒ４２のソース、トランジスタＴｒ３４のゲート及び保持容量Ｃｓ２に接続されている。接続配線１３２は、トランジスタＴｒ４１のソース、トランジスタＴｒ３３のゲート及び保持容量Ｃｓ１に接続されている。接続配線１３３と接続配線１３２とは、左右ミラー反転して形成されている。正極性の画素信号のスイッチングを行うトランジスタＴｒ３５のゲート電極と、負極性の画素信号のスイッチングを行うトランジスタＴｒ３６のゲート電極とは、独立している。そして、トランジスタＴｒ３５のゲート電極及びトランジスタＴｒ３６のゲート電極は、同一行画素について行方向に配置されている配線Ｓ＋及びＳ－に夫々接続されている。

【0226】

トランジスタＴｒ７、Ｔｒ８、Ｔｒ４１、Ｔｒ４２、Ｔｒ３５及びＴｒ３６の各々のゲート、並びに、トランジスタＴｒ７及びＴｒ８の各々のドレインに図示しているスルーホールには、図示していないコンタクトも配置されている。従って、トランジスタＴｒ７、Ｔｒ８、Ｔｒ４１、Ｔｒ４２、Ｔｒ３５及びＴｒ３６の各々のゲート、並びに、トランジスタＴｒ７及びＴｒ８の各々のドレインは、コンタクト及びスルーホールを介して、第２メタル層２Ｍに接続されている。

【0227】

電源電圧ＶＤＤを供給する電源配線１３４及び１３５は、１画素内の左右両端に配置されており、左右両隣の画素の第１メタル層１Ｍで構成された接続配線１３２又は１３３からのクロストークを抑制するように、ガードパターンの役割として配置されている。これにより、保持容量Ｃｓ１及びＣｓ２は、不要な電圧に振られることなく、安定した電圧を保持できるようになる。更に、電源配線１３４及び１３５は、電源電圧ＶＤＤ電位を上下画素で接続する配線としても使用されている。

【0228】

ここで、先に説明したように、トランジスタＴｒ３５及びＴｒ３６は、デプレッションＮＭＯＳトランジスタである。トランジスタＴｒ３５及びＴｒ３６のイオン注入エリア１３６及び１３７には、他の通常のＮＭＯＳトランジスタとは異なる閾値電圧Ｖｔｈとなるように、イオンが注入される。実際には、イオン注入エリア１３６及び１３７のパタンにてマスクを作成する。そして、マスクを通過したイオンが、トランジスタＴｒ３５及びＴｒ３６のゲート下の活性領域に注入される。これにより、トランジスタＴｒ３５及びＴｒ３６は、所望の閾値電圧Ｖｔｈとなるように、調整される。画素Ｐｉｘ５では、トランジスタＴｒ４５及びＴｒ４６の閾値電圧Ｖｔｈが０Ｖとなるように、イオン注入が行われる。

【0229】

また、先に説明したように、トランジスタＴｒ４１及びＴｒ４２は、ＬｏｗＶｔｈのＮＭＯＳトランジスタである。トランジスタＴｒ４１及びＴｒ４２のイオン注入エリア１５１及び１５２には、他の通常のＮＭＯＳトランジスタとは異なる閾値電圧Ｖｔｈとなるように、イオンが注入される。実際には、イオン注入エリア１５１及び１５２のパタンにてマスクを作成する。そして、マスクを通過したイオンが、トランジスタＴｒ４１及びＴｒ４２のゲート下の活性領域に注入される。これにより、トランジスタＴｒ４１及びＴｒ４２は、所望の閾値電圧Ｖｔｈとなるように、調整される。画素Ｐｉｘ５では、トランジスタＴｒ４１及びＴｒ４２の閾値電圧Ｖｔｈが＋０．４Ｖとなるように、イオン注入が行われる。

【0230】

また、先に説明したように、トランジスタＴｒ３３及びＴｒ３４は、デプレッションＰＭＯＳトランジスタである。トランジスタＴｒ３３及びＴｒ３４のイオン注入エリア１４１及び１４２には、他の通常のＰＭＯＳトランジスタとは異なる閾値電圧Ｖｔｈとなるように、イオンが注入される。実際には、イオン注入エリア１４１及び１４２のパタンにてマスクを作成する。そして、マスクを通過したイオンが、トランジスタＴｒ３３及びＴｒ３４のゲート下の活性領域に注入される。これにより、トランジスタＴｒ３３及びＴｒ３４は、所望の閾値電圧Ｖｔｈとなるように、調整される。画素Ｐｉｘ５では、トランジスタＴｒ３３及びＴｒ３４の閾値電圧Ｖｔｈが＋０．４Ｖとなるように、イオン注入が行われる。

【0231】

なお、トランジスタＴｒ４１及びＴｒ４２は、ＬｏｗＶｔｈのＮＭＯＳトランジスタであり、トランジスタＴｒ３５及びＴｒ３６は、デプレッションＮＭＯＳトランジスタである。また、トランジスタＴｒ３３及びＴｒ３４は、デプレッションＰＭＯＳトランジスタである。従って、イオン注入エリア１３６及び１３７のパタンの第１のマスクと、イオン注入エリア１４１及び１４２のパタンの第２のマスクと、イオン注入エリア１５１及び１５２のパタンの第３のマスクとは、別のマスクである。

【0232】

また、画素Ｐｉｘ５では、トランジスタＴｒ４１及びＴｒ４２がＬｏｗＶｔｈのＮＭＯＳトランジスタであり、トランジスタＴｒ３５及びＴｒ３６がデプレッションＮＭＯＳトランジスタである。トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ３５及びＴｒ３６は、何れもＮＭＯＳトランジスタであるが、閾値電圧Ｖｔｈが異なっている。この構成では製造が複雑になるので、コストを優先して、トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ３５及びＴｒ３６の閾値電圧Ｖｔｈを同じ電圧に統一することも考えられる。その場合、イオン注入エリア１５１及び１５２、イオン注入エリア１３６及び１３７のパタンを合成した１個のマスクを作成する。そして、トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ３５及びＴｒ３６のゲート下の活性領域にイオン注入が実施される。これにより、トランジスタＴｒ４１、Ｔｒ４２、Ｔｒ３５及びＴｒ３６は、所望の閾値電圧Ｖｔｈとなるように、調整される。

【0233】

＜付記＞
図３に示す反射型液晶表示装置１３の、拡散された複数の波長チャネルが入射しない部分（額縁部）１３ａの画素の中の各トランジスタは、ＬｏｗＶｔｈ又はデプレッショントランジスタではなく、通常の閾値電圧Ｖｔｈのトランジスタとすると好ましい。これにより、反射型液晶表示装置１３は、部分１３ａでのリーク電流が抑制されるので、消費電力を抑制することができる。

【0234】

本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。

【符号の説明】

【0235】

１０ ＷＳＳアレイ
１１ 入出力部
１２ 光学系
１３ 反射型液晶表示装置
１６ コリメートレンズ
２１、２２、２３ レンズ
２４ 分散素子
６１、６２、６３、６４ ソースフォロワ回路
Ｐｉｘ、Ｐｉｘ１、Ｐｉｘ２、Ｐｉｘ３、Ｐｉｘ４、Ｐｉｘ５ 画素
Ｔｒ１、・・・、Ｔｒ８、Ｔｒ１５、Ｔｒ１６、Ｔｒ２５、Ｔｒ２６、Ｔｒ３３、Ｔｒ３４、Ｔｒ３５、Ｔｒ３６、Ｔｒ４１、Ｔｒ４２、Ｔｒ４５、Ｔｒ４６ トランジスタ
Ｃｓ１、Ｃｓ２ 保持容量
ＬＣ 液晶表示素子
ＬＣＭ 液晶表示体
ＰＥ 画素電極
ＣＥ 共通電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】