特許 7494718 増幅装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-27

(45)【発行日】2024-06-04

(54)【発明の名称】増幅装置

(51)【国際特許分類】

   H03F 1/32 20060101AFI20240528BHJP

   H03F 3/68 20060101ALI20240528BHJP

   H03F 3/24 20060101ALI20240528BHJP

   H03F 3/185 20060101ALI20240528BHJP

【ＦＩ】

H03F1/32 141

H03F3/68

H03F3/24

H03F3/185

【請求項の数】 10

(21)【出願番号】P 2020204353

(22)【出願日】2020-12-09

(65)【公開番号】P2022091490

(43)【公開日】2022-06-21

【審査請求日】2023-05-22

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】濱野 皓志

【審査官】竹内 亨

(56)【参考文献】

【文献】特開２０１６－０１５７０８（ＪＰ，Ａ）

【文献】特開２００３－０６０４４５（ＪＰ，Ａ）

【文献】特開２００２－１１１４１４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ １／００－３／７２

(57)【特許請求の範囲】

【請求項1】

ＲＦ信号が入力されるＲＦ信号入力端子と、
前記ＲＦ信号入力端子に接続される入力端子を有し、前記入力端子を介して前記ＲＦ信号が入力されるバッファ回路と、
前記バッファ回路の出力側に接続されるリニアライザと、
前記リニアライザの出力側に接続されるパワーアンプと、
制御回路と、
を含み、
前記リニアライザは、前記リニアライザの入力部に設けられ、制御端子を有するトランジスタを含み、
前記制御回路は、
前記ＲＦ信号入力端子に入力される前記ＲＦ信号のレベルが第１レベルのときには前記トランジスタにＢ級動作を行わせる第１ゲート電圧を前記制御端子に出力し、
前記ＲＦ信号のレベルが前記第１レベルよりも高い第２レベルのときには前記トランジスタにＡＢ級動作を行わせる第２ゲート電圧を前記制御端子に出力し、
前記リニアライザの入力側から見た前記バッファ回路の出力インピーダンスは、前記バッファ回路から前記リニアライザに入力される前記ＲＦ信号の反射損失が所定レベル以下になるように設定され、
前記制御回路は、
前記ＲＦ信号入力端子に接続される入力端子と、前記バッファ回路の入力端子に接続される第１出力端子と、第２出力端子とを有する方向性結合器と、
前記第２出力端子に接続される増幅器と、
前記増幅器の出力側に接続される整流器と、
前記整流器の出力側に接続されるレベルシフタと
を有し、
前記レベルシフタは、前記制御端子に接続され、前記第１ゲート電圧又は前記第２ゲート電圧を出力する、
増幅装置。

【請求項2】

前記リニアライザの入力側から見た前記バッファ回路の出力インピーダンスは、前記トランジスタが前記Ｂ級動作、前記Ｂ級動作及び前記ＡＢ級動作の間の動作、又は前記ＡＢ級動作を行うことによって前記バッファ回路の出力側から見た前記リニアライザの入力インピーダンスが変動しても、前記反射損失が所定レベル以下になるように設定される、請求項１に記載の増幅装置。

【請求項3】

前記ＲＦ信号は、Ｅ帯の信号であり、
前記反射損失の前記所定レベルは、前記Ｅ帯における無線通信に適用可能な上限レベルの値を表す、請求項１又は２に記載の増幅装置。

【請求項4】

前記バッファ回路は、第１ゲート端子及び第１ドレイン端子を有する第１ＦＥＴを含み、
前記第１ゲート端子は、前記バッファ回路の入力端子に接続され、
前記第１ドレイン端子は、前記バッファ回路の出力端子に接続される、
請求項１乃至３のいずれか１項に記載の増幅装置。

【請求項5】

前記リニアライザの前記トランジスタは、
第２ゲート端子と第２ドレイン端子を有する第２ＦＥＴと、
第３ゲート端子と第３ドレイン端子を有する第３ＦＥＴと、
を含み、
前記制御端子は、前記リニアライザの入力端子に接続され、
前記第２ゲート端子及び前記第３ゲート端子は、前記制御端子であり、
前記第２ドレイン端子及び前記第３ドレイン端子は、前記リニアライザの出力端子に接続され、
前記第２ＦＥＴの前記第２ゲート端子と前記第２ドレイン端子との間の部分と、前記第３ＦＥＴの前記第３ゲート端子と前記第３ドレイン端子との間の部分とは、前記制御端子と前記リニアライザの出力端子との間で並列に接続される、
請求項１乃至４のいずれか１項に記載の増幅装置。

【請求項6】

前記増幅器は、前記第２出力端子に接続される第４ゲート端子と、前記整流器に接続される第４ドレイン端子とを有する第４ＦＥＴであって、前記第４ゲート端子に入力される信号の交流成分を増幅して前記第４ドレイン端子から出力する第４ＦＥＴを有する、
請求項１乃至５のいずれか１項に記載の増幅装置。

【請求項7】

前記整流器は、
前記増幅器の前記第４ＦＥＴの前記第４ドレイン端子に接続されるコンデンサと、
前記コンデンサの出力側に接続される整流素子と、
前記整流素子の出力側に接続される平滑素子と
を有し、前記第４ドレイン端子から入力される増幅された交流成分を整流して前記レベルシフタに出力する、
請求項６に記載の増幅装置。

【請求項8】

前記整流素子は、前記コンデンサと前記平滑素子を結ぶ線路から分岐して接続されるダイオードであって、前記ＲＦ信号のレベルが前記第１レベルのときにはオフになり、前記ＲＦ信号のレベルが前記第２レベルのときにはオンになるダイオードを有する、
請求項７に記載の増幅装置。

【請求項9】

前記レベルシフタは、
前記平滑素子の出力側に接続される第５ゲート端子と、前記リニアライザの制御端子に接続されるとともに前記第１ゲート電圧が印加されるソース端子とを有する第５ＦＥＴを有し、
前記第５ＦＥＴは、前記ＲＦ信号のレベルが前記第１レベルのときはオフになり、前記ＲＦ信号のレベルが前記第２レベルになるとオンになる、
請求項８に記載の増幅装置。

【請求項10】

分配器と、
結合器と、
ＲＦ信号出力端子と
をさらに含むとともに、
前記バッファ回路、前記リニアライザ、及び前記パワーアンプが直列に接続された直列回路を複数含み、
前記分配器は、前記ＲＦ信号入力端子と前記複数の前記バッファ回路の入力端子との間に接続されており、
前記結合器は、前記複数のパワーアンプと前記ＲＦ信号出力端子との間に接続されており、
前記複数の直列回路は、前記分配器と前記結合器との間で互いに並列に接続されており、
前記制御回路は、前記複数のリニアライザのトランジスタの制御端子に前記第１ゲート電圧又は前記第２ゲート電圧を出力する、
請求項１乃至９のいずれか１項に記載の増幅装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、増幅装置に関する。

【背景技術】

【0002】

従来より、パワーアンプの入力信号のレベルに対する出力信号のレベルの歪を補償するために、入力信号のレベルに応じてＣ級動作を行うトランジスタで実現されるアナログプレディストータを含むＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップセットがある。このＭＭＩＣチップセットの入力信号はＥ帯である（例えば、非特許文献１参照）。

【先行技術文献】

【非特許文献】

【0003】

【文献】M. Gavell, G. Granstrom, C. Fager, S. E. Gunnarsson, M. Ferndahl, H. Zirath, "An E-Band Analog Predistorter and Power Amplifier MMIC Chipset," IEEE Microwave and Wireless Components Letters, Vol. 28, No.1, pp. 31-33, Jan. 2018.

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、Ｃ級動作を行うアナログプレディストータはゲインが低いため、パワーアンプから出力される信号のゲインを増大させるには、ＭＭＩＣチップは、アナログプレディストータ及びパワーアンプ以外の追加的な増幅器を含む必要がある。このような場合には、ＭＭＩＣチップのような回路装置が大型化する。

【0005】

そこで、小型化を図った増幅装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の増幅装置は、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号が入力されるＲＦ信号入力端子と、前記ＲＦ信号入力端子に接続される入力端子を有し、前記入力端子を介して前記ＲＦ信号が入力されるバッファ回路と、前記バッファ回路の出力側に接続されるリニアライザと、前記リニアライザの出力側に接続されるパワーアンプと、制御回路と、を含み、前記リニアライザは、前記リニアライザの入力部に設けられ、制御端子を有するトランジスタを含み、前記制御回路は、前記ＲＦ信号入力端子に入力される前記ＲＦ信号のレベルが第１レベルのときには前記トランジスタにＢ級動作を行わせる第１ゲート電圧を前記制御端子に出力し、前記ＲＦ信号のレベルが前記第１レベルよりも高い第２レベルのときには前記トランジスタにＡＢ級動作を行わせる第２ゲート電圧を前記制御端子に出力し、前記リニアライザの入力側から見た前記バッファ回路の出力インピーダンスは、前記バッファ回路から前記リニアライザに入力される前記ＲＦ信号の反射損失が所定レベル以下になるように設定される。

【発明の効果】

【0007】

小型化を図った増幅装置を提供することができる。

【図面の簡単な説明】

【0008】

【図1】図１は、増幅装置１００の概略的な構成と各部のゲインとの一例を示す図である。

【図2】図２は、ＡＤＰ１１０のＰｉｎ－ゲイン特性の一例を示す図である。

【図3】図３は、ＡＰＤ１１０の内部構成を簡略化して示す図である。

【図4】図４は、増幅装置１００の構成を示す図である。

【図5】図５は、ゲート制御回路１１２の等価回路を示す図である。

【図6】図６は、バッファアンプ１１０Ａ及びリニアライザ１１１の等価回路を示す図である。

【図7】図７は、実施形態の変形例の増幅装置１００Ｍを示す図である。

【発明を実施するための形態】

【0009】

実施するための形態について、以下に説明する。

【0010】

［本開示の実施形態の説明］

【0011】

〔１〕 本開示の一態様に係る増幅装置は、ＲＦ信号が入力されるＲＦ信号入力端子と、前記ＲＦ信号入力端子に接続される入力端子を有し、前記入力端子を介して前記ＲＦ信号が入力されるバッファ回路と、前記バッファ回路の出力側に接続されるリニアライザと、前記リニアライザの出力側に接続されるパワーアンプと、制御回路と、を含み、前記ＡＰＤは、前記リニアライザの入力部に設けられ、制御端子を有するトランジスタを含み、前記制御回路は、前記ＲＦ信号入力端子に入力される前記ＲＦ信号のレベルが第１レベルのときには前記トランジスタにＢ級動作を行わせる第１ゲート電圧を前記制御端子に出力し、前記ＲＦ信号のレベルが前記第１レベルよりも高い第２レベルのときには前記トランジスタにＡＢ級動作を行わせる第２ゲート電圧を前記制御端子に出力し、前記リニアライザの入力側から見た前記バッファ回路の出力インピーダンスは、前記バッファ回路から前記リニアライザに入力される前記ＲＦ信号の反射損失が所定レベル以下になるように設定される。

【0012】

前記リニアライザの入力側から見た前記バッファ回路の出力インピーダンスが、前記バッファ回路から前記リニアライザに入力される前記ＲＦ信号の反射損失が所定レベル以下になるように設定されることにより、Ｂ級動作とＡＢ級動作とを行うときに前記リニアライザの入力インピーダンスに生じる変動が前記バッファ回路よりも前段に伝達されることが抑制される。また、前記制御回路が、前記ＲＦ信号のレベルが前記第１レベルのときには前記第１ゲート電圧を前記制御端子に出力し、前記ＲＦ信号のレベルが前記第２レベルのときには前記第２ゲート電圧を前記制御端子に出力することにより、前記トランジスタのゲインは、前記ＲＦ信号のレベルが前記第１レベルのときよりも前記第２レベルのときの方が増大する。これにより、前記トランジスタは、前記ＲＦ信号のレベルが高い領域でゲインが増大するＣ級動作のような動作を行う。また、このようなトランジスタの動作は、Ｂ級動作とＡＢ級動作とを組み合わせることによって実現されるため、Ｃ級動作よりも大きなゲインが得られる。Ｃ級動作よりも大きなゲインが得られるため、追加的な増幅器は不要である。したがって、小型化を図った増幅装置を提供することができる。

【0013】

〔２〕 〔１〕において、
前記リニアライザの入力側から見た前記バッファ回路の出力インピーダンスは、前記トランジスタが前記Ｂ級動作、前記Ｂ級動作及び前記ＡＢ級動作の間の動作、又は前記ＡＢ級動作を行うことによって前記バッファ回路の出力側から見た前記リニアライザの入力インピーダンスが変動しても、前記反射損失が所定レベル以下になるように設定されてもよい。前記リニアライザの前記トランジスタが各動作を行うときにおいて、前記バッファ回路の出力インピーダンスは前記反射損失が所定レベル以下になるように設定されるので、前記リニアライザの前記トランジスタがいずれの動作を行うときにおいてもバッファ回路からリニアライザに効率的にＲＦ信号を入力することができる。

【0014】

〔３〕 〔１〕又は〔２〕において、
前記ＲＦ信号は、Ｅ帯の信号であり、前記反射損失の前記所定レベルは、前記Ｅ帯における無線通信に適用可能な上限レベルの値を表してもよい。このため、Ｅ帯において反射損失が低く、良好な無線通信の環境が得られる。

【0015】

〔４〕 〔１〕～〔３〕のいずれか１つにおいて、
前記バッファ回路は、第１ゲート端子及び第１ドレイン端子を有する第１のＦＥＴを含み、前記第１ゲート端子は、前記バッファ回路の入力端子に接続され、前記第１ドレイン端子は、前記バッファ回路の出力端子に接続されてもよい。前記第１のＦＥＴを用いることによって、前記リニアライザの入力側から見た前記バッファ回路の出力インピーダンスが前記バッファ回路から前記リニアライザに入力される前記ＲＦ信号の反射損失が所定レベル以下になるようにより確実に設定できるとともに、前記第１のＦＥＴのアイソレーションの高さを利用することによって、前記リニアライザの入力インピーダンスの変動が前記バッファ回路よりも前段に伝達されることをより確実に抑制することができる。

【0016】

〔５〕 〔１〕～〔４〕のいずれか１つにおいて、
前記リニアライザの前記トランジスタは、第２ゲート端子と第２ドレイン端子を有する第２ＦＥＴと、第３ゲート端子と第３ドレイン端子を有する第３ＦＥＴと、を含み、前記制御端子は、前記リニアライザの入力端子に接続され、前記第２ゲート端子及び前記第３ゲート端子は、前記制御端子であり、前記第２ドレイン端子及び前記第３ドレイン端子は、前記リニアライザの出力端子に接続され、前記第２ＦＥＴの前記第２ゲート端子と前記第２ドレイン端子との間の部分と、前記第３ＦＥＴの前記第３ゲート端子と前記第３ドレイン端子との間の部分とは、前記制御端子と前記リニアライザの出力端子との間で並列に接続されてもよい。前記リニアライザの前記トランジスタは、前記第２ＦＥＴ及び前記第３ＦＥＴを含むので、より大きなゲインが得られる。これにより、追加的な増幅器は不要であり、より確実に小型化を図った増幅装置を提供することができる。

【0017】

〔６〕 〔１〕～〔５〕のいずれか１つにおいて、
前記制御回路は、前記ＲＦ信号入力端子に接続される入力端子と、前記バッファ回路の入力端子に接続される第１出力端子と、第２出力端子とを有する方向性結合器と、前記第２出力端子に接続される増幅器と、前記増幅器の出力側に接続される整流器と、前記整流器の出力側に接続されるレベルシフタとを有し、前記レベルシフタは、前記制御端子に接続され、前記第１ゲート電圧又は前記第２ゲート電圧を出力してもよい。前記レベルシフタは、前記方向性結合器の前記第２出力端子の出力に基づいて前記第１ゲート電圧又は前記第２ゲート電圧を出力する。このため、前記入力端子に入力される前記ＲＦ信号の信号レベルに応じて前記リニアライザの制御端子の電圧を制御することで、前記ＲＦ信号のレベルが前記第１レベルのときには前記トランジスタにＢ級動作を行わせるとともに、前記ＲＦ信号のレベルが前記第２レベルのときには前記トランジスタにＡＢ級動作を行わせることができる。したがって、パワーアンプの入出力特性の歪を確実に補償できるとともに、小型化を図った増幅装置を提供することができる。

【0018】

〔７〕 〔６〕において、
前記増幅器は、前記第２出力端子に接続される第４ゲート端子と、前記整流器に接続される第４ドレイン端子とを有する第４ＦＥＴであって、前記第４ゲート端子に入力される信号の交流成分を増幅して前記第４ドレインから出力する第４ＦＥＴを有していてもよい。前記増幅器の前記第４ＦＥＴの前記第４ゲート端子に前記第２出力端子から入力される信号の交流成分は、前記ＲＦ信号の信号レベルを反映した信号である。このため、前記第４ＦＥＴは、前記ＲＦ信号の信号レベルに応じた前記交流成分を増幅して前記整流器に出力することができ、前記ＲＦ信号の信号レベルに応じて確実に前記リニアライザの前記第４ＦＥＴに前記Ｂ級動作又は前記ＡＢ級動作を行わせることができる。

【0019】

〔８〕 〔７〕において、
前記整流器は、前記増幅器の前記第４ＦＥＴの前記第４ドレインに接続されるコンデンサと、前記コンデンサの出力側に接続される整流素子と、前記整流素子の出力側に接続される平滑素子とを有し、前記第４ドレインから入力される増幅された交流成分を整流して前記レベルシフタに出力してもよい。このため、前記第４ＦＥＴの前記第４ドレインから入力される増幅された交流成分を反映させた直流電圧を前記レベルシフタに出力することができ、前記ＲＦ信号の信号レベルに応じて確実に前記リニアライザの前記トランジスタに前記Ｂ級動作又は前記ＡＢ級動作を行わせることができる。

【0020】

〔９〕 〔８〕において、
前記整流素子は、前記コンデンサと前記平滑素子を結ぶ線路から分岐して接続されるダイオードであって、前記ＲＦ信号のレベルが前記第１レベルのときにはオフになり、前記ＲＦ信号のレベルが前記第２レベルのときにはオンになるダイオードを有していてもよい。このため、前記ＲＦ信号のレベルが前記第１レベルのときと前記第２レベルのときとで前記レベルシフタに出力する直流電圧のレベルを確実に変化させることができ、前記ＲＦ信号の信号レベルに応じて確実に前記リニアライザの前記トランジスタに前記Ｂ級動作又は前記ＡＢ級動作を行わせることができる。

【0021】

〔１０〕 〔９〕において、
前記レベルシフタは、前記平滑素子の出力側に接続される第５ゲート端子と、前記リニアライザの制御端子に接続されるとともに前記第１ゲート電圧が印加されるソース端子とを有する第５ＦＥＴを有し、前記第５ＦＥＴは、前記ＲＦ信号のレベルが前記第１レベルのときはオフになり、前記ＲＦ信号のレベルが前記第２レベルになるとオンになってもよい。このため、前記ＲＦ信号が前記第１レベルのときに前記ソース端子から前記第１ゲート電圧を出力できるとともに、前記ＲＦ信号が前記第２レベルのときに前記ソース端子から前記第１ゲート電圧よりも高い前記第２ゲート電圧を出力できる。したがって、前記ＲＦ信号のレベルが前記第１レベルのときに確実に前記リニアライザの前記トランジスタに前記Ｂ級動作を行わせることができるとともに、前記ＲＦ信号のレベルが前記第２レベルのときに確実に前記リニアライザの前記トランジスタに前記ＡＢ級動作を行わせることができる。

【0022】

〔１１〕 〔１〕～〔１０〕のいずれか１つにおいて、
分配器と、結合器と、ＲＦ信号出力端子とをさらに含むとともに、前記バッファ回路、前記リニアライザ、及び前記パワーアンプが直列に接続された直列回路を複数含み、前記分配器は、前記ＲＦ信号入力端子と前記複数の前記バッファ回路の入力端子との間に接続されており、前記結合器は、前記複数のパワーアンプと前記ＲＦ信号出力端子との間に接続されており、前記複数の直列回路は、前記分配器と前記結合器との間で互いに並列に接続されており、前記制御回路は、前記複数のリニアライザのトランジスタの制御端子に前記第１ゲート電圧又は前記第２ゲート電圧を出力してもよい。前記分配器と前記結合器との間で、前記複数の直列回路が互いに並列に接続されることによって、前記入力端子に入力される前記ＲＦ信号に与えることが可能なゲインを増大させることができ、ゲインが大きく、小型化を図った増幅装置を提供することができる。

【0023】

［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本実施形態はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

【0024】

＜実施形態＞
〔増幅装置１００の概略的な構成〕
図１は、増幅装置１００の概略的な構成と各部のゲインとの一例を示す図である。増幅装置１００は、ＲＦ信号入力端子１０１、ＲＦ信号出力端子１０２、ＡＰＤ（Ａｎａｌｏｇ Ｐｒｅｄｉｓｔｏｒｔｅｒ）１１０、及び出力段増幅器５０を含む。図１には、ＲＦ信号入力端子１０１、ＲＦ信号出力端子１０２、ＡＰＤ１１０、及び出力段増幅器５０の構成と、ＡＰＤ１１０、出力段増幅器５０、及びＲＦ信号出力端子１０２における入力信号の電力Ｐｉｎに対するゲインの特性（Ｐｉｎ－ゲイン特性）をＡＰＤ１１０、出力段増幅器５０、及びＲＦ信号出力端子１０２のそれぞれの下側に示す。ゲイン（ｄＢ）は、出力段増幅器５０等の増幅器における入力信号の電力Ｐｉｎ（ｄＢｍ）に対する出力信号の電力Ｐｏｕｔ（ｄＢｍ）の比である。

【0025】

増幅装置１００は、一例として携帯電話基地局に設けられ、スマートフォン等の端末機に送信するための電波（ＲＦ信号）を増幅する。携帯電話基地局において、一例として１台の増幅装置１００でＲＦ信号を増幅可能にするために、ゲインが大きいことが求められる。また、携帯電話基地局は、複数の周波数帯域（複数バンド）のＲＦ信号を送信するため、一例として１台の増幅装置１００で複数バンドのＲＦ信号を増幅可能にするために周波数帯域が広いこと（広帯域であること）が求められる。増幅装置１００は、一例としてＥ帯（７１ＧＨｚ～７６ＧＨｚの５ＧＨｚと８１ＧＨｚ～８６ＧＨｚの５ＧＨｚの周波数帯域）を含む周波数帯域のＲＦ信号を増幅するために用いられる。Ｅ帯のＲＦ信号はミリ波帯（一例として、約３０ＧＨｚ～約３００ＧＨｚの周波数帯）のＲＦ信号である。Ｅ帯は５Ｇ（Ｆｉｆｔｈ Ｇｅｎｅｒａｔｉｏｎ）で用いられる周波数帯域である。また、携帯電話基地局の設置性を向上させるために、増幅装置１００には小型化が求められる。

【0026】

なお、以下で説明するトランジスタ又はＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、一例としてミリ波帯での動作が良好なＧａＡｓ－ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ（高電子移動度トランジスタ）又はＧａＮ－ＨＥＭＴ等によって実現される。

【0027】

ＲＦ信号入力端子１０１は、送信用のＲＦ信号が入力される端子である。ＲＦ信号入力端子１０１には、ＡＰＤ１１０が接続される。ＡＰＤ１１０の出力側には出力段増幅器５０が接続され、出力段増幅器５０の出力側にはＲＦ信号出力端子１０２が接続される。出力段増幅器５０は、一例としてＡＢ級動作を行う増幅器であり、Ｐｉｎ－ゲイン特性は、出力段増幅器５０の下に示すように、入力信号の電力Ｐｉｎのレベルに対してゲインが略一定になる線形領域と、入力信号の電力Ｐｉｎのレベルがある程度大きくなると、ゲインが飽和する飽和領域とを有する。このようなＰｉｎ－ゲイン特性で入力信号を増幅すると、出力段増幅器５０の入力信号の電力Ｐｉｎに対する出力信号の電力Ｐｏｕｔの特性における飽和出力電力Ｐｓａｔと、１ｄＢ利得圧縮点Ｐ１ｄＢとの差は大きくなる。ここで、入力信号の電力Ｐｉｎが増加し続けたときに増幅器の出力信号の電力Ｐｏｕｔは一定の値に収束（飽和）する。このように増幅された出力信号の電力Ｐｏｕｔのレベルが飽和する出力電力を飽和出力電力Ｐｓａｔと称す。また、入力信号の電力Ｐｉｎが増加し続けたときに、増幅器から出力される電力が直線的に理想的に増大する特性に対して１ｄＢ低下したときの出力信号の電力Ｐｏｕｔを１ｄＢ利得圧縮点Ｐ１ｄＢと称す。１ｄＢ利得圧縮点Ｐ１ｄＢの値が大きいほど線形性の良い増幅器である。

【0028】

ＡＰＤ１１０は、図１におけるＡＰＤ１１０の下に示すように、出力段増幅器５０のＰｉｎ－ゲイン特性を入力信号の電力Ｐｉｎを表す横軸に対してゲインを表す縦軸方向に逆に歪ませたＰｉｎ－ゲイン特性を有する。このようなＡＰＤ１１０でＲＦ信号入力端子１０１から入力されるＲＦ信号のゲインの特性を歪ませてから出力段増幅器５０に入力すると、出力段増幅器５０からＲＦ信号出力端子１０２に出力されるＲＦ信号のＰｉｎ－ゲイン特性は、ＲＦ信号出力端子１０２の下に示すように、入力信号の電力Ｐｉｎのレベルが低い領域から高い領域にわたって、略一定のゲインが得られる特性になる。すなわち、ＡＰＤ１１０は、出力段増幅器５０の飽和出力電力Ｐｓａｔと、１ｄＢ利得圧縮点Ｐ１ｄＢとの差を低減することができる。飽和出力電力Ｐｓａｔと、１ｄＢ利得圧縮点Ｐ１ｄＢとの差が小さいことは、１ｄＢ利得圧縮点Ｐ１ｄＢの値が大きくなることである。また、１ｄＢ利得圧縮点Ｐ１ｄＢの値が大きくなれば、ＯＩＰ３（Ｏｕｔｐｕｔ Ｉｎｔｅｒｃｅｐｔ Ｐｏｉｎｔ ３ｒｄ）の値も良好になる。ここで、ＯＩＰ３とは、増幅器の出力の３次インターセプトポイントである。具体的には、増幅器に同時に周波数帯域が近い２つの信号を入力すると３次ひずみ成分として３次相互変調ひずみ（ＩＭ）が現れる。３次相互変調ひずみ成分は２つの信号の周波数帯域の近傍に現れ、妨害波として信号波に影響を与える。３次相互変調ひずみ成分は、入力信号のレベルが高くなるに従って増大する。増幅器が飽和しないとした場合の増幅器の入力信号に対する出力信号の直線的な理想特性と、増幅器の３次相互変調ひずみ成分が直線的に増加したとみなしたときの特性との交点の出力レベル値がＯＩＰ３である。このため、ＯＩＰ３が高いほど、飽和出力電力Ｐｓａｔと、１ｄＢ利得圧縮点Ｐ１ｄＢとの差が小さいことになる。

【0029】

ＡＰＤ１１０は、このような出力段増幅器５０のＰｉｎ－ゲイン特性を補償することによって、ＲＦ信号入力端子１０１に入力されるＲＦ信号の電力Ｐｉｎに対してＲＦ信号出力端子１０２から出力されるＲＦ信号に与えられるゲインの関係を表すＰｉｎ－ゲイン特性を平坦化させる。このため、増幅装置１００は、出力段増幅器５０の前段（ＲＦ信号入力端子１０１に近い側）にＡＰＤ１１０を設けることにより、高い線形性を有する電力増幅器として動作することが可能になり、入力信号の電力Ｐｉｎのレベルが低い領域から高い領域にわたって電力を線形的に増幅することができる。なお、図１に示すＲＦ信号入力端子１０１に入力されるＲＦ信号の電力Ｐｉｎに対するＲＦ信号出力端子１０２から出力されるＲＦ信号のＰｉｎ－ゲイン特性は、略完全に平坦（直線的）であり、理想的な特性である。

【0030】

〔ＡＤＰ１１０のＰｉｎ－ゲイン特性〕
図２は、ＡＤＰ１１０のＰｉｎ－ゲイン特性の一例を示す図である。図２には、ＡＤＰ１１０のＰｉｎ－ゲイン特性を実線で示し、Ｃ級動作、Ｂ級動作、及びＡＢ級動作のＰｉｎ－ゲイン特性を破線で示す。Ｃ級動作、Ｂ級動作、及びＡＢ級動作は、トランジスタの動作点の違いから、入力信号の電力Ｐｉｎに対して得られるゲインがこの順に増大する。すなわち、Ｃ級動作で得られるゲインよりもＢ級動作で得られるゲインの方が大きく、Ｂ級動作で得られるゲインよりもＡＢ級動作で得られるゲインの方が大きい。

【0031】

ここで、出力段増幅器５０のＡＢ級動作によるＰｉｎ－ゲイン特性を入力信号の電力Ｐｉｎを表す横軸に対してゲインを表す縦軸方向に逆に歪ませたＰｉｎ－ゲイン特性は、一例としてＣ級動作のように、入力信号の電力Ｐｉｎが低い領域から入力信号の電力Ｐｉｎがある程度大きくなるまではゲインが略一定であり、入力信号の電力Ｐｉｎがある程度大きくなってからさらに大きくなるときに、ゲインが急激に増大する特性であればよい。

【0032】

このような出力段増幅器５０のＡＢ級動作によるＰｉｎ－ゲイン特性を入力信号の電力Ｐｉｎを表す横軸に対してゲインを表す縦軸方向に逆に歪ませたＰｉｎ－ゲイン特性は、例えば、Ｂ級動作において入力信号の電力Ｐｉｎに対して略一定のゲインが得られる領域と、ＡＢ級動作において入力信号の電力Ｐｉｎに対してゲインが急激に増大する領域とを組み合わせることによって実現可能である。

【0033】

このため、ＡＤＰ１１０は、入力信号の電力Ｐｉｎが低い領域から入力信号の電力Ｐｉｎがある程度大きくなるまでの領域（１）ではＢ級動作を行い、入力信号の電力Ｐｉｎが領域（１）よりもさらに大きくなる領域（２）ではＢ級動作からＡＢ級動作に近づくようにゲインが急激に増大し、入力信号の電力Ｐｉｎが領域（３）よりもさらに大きくなる領域（３）ではＡＢ級動作を行うトランジスタによって、実線で示すＰｉｎ－ゲイン特性を実現する。領域（２）は、Ｂ級動作からＡＢ級動作に遷移する過渡的な領域であり、Ｂ級動作とＡＢ級動作の間の動作を行う領域である。ＡＤＰ１１０に含まれるトランジスタがＢ級動作を行うときのゲート電圧は第１ゲート電圧の一例であり、ＡＢ級動作を行うときのゲート電圧は第２ゲート電圧の一例である。

【0034】

実線で示すＰｉｎ－ゲイン特性は、Ｂ級動作によって略一定のゲインが得られる領域（１）と、Ｂ級動作からＡＢ級動作に近づくようにゲインが増大する領域（２）と、ＡＢ級動作によってゲインが急激に増大する領域（３）とを合わせた特性である。実線で示すＰｉｎ－ゲイン特性は、領域（１）から領域（３）までのＰｉｎ－ゲイン特性を合わせることによって、Ｃ級動作のＰｉｎ－ゲイン特性の変化特性に似た変化特性を実現している。また、実線で示すＰｉｎ－ゲイン特性は、Ｂ級動作と、Ｂ級動作及びＡＢ級動作の過渡期の動作と、ＡＢ級動作とによって実現されるため、Ｃ級動作よりも高いゲインが得られる。実線で示すＰｉｎ－ゲイン特性は、出力段増幅器５０のＡＢ級動作によるＰｉｎ－ゲイン特性を入力信号の電力Ｐｉｎを表す横軸に対してゲインを表す縦軸方向に逆に歪ませたＰｉｎ－ゲイン特性の一例である。

【0035】

〔ＡＤＰ１１０の概略的な構成とＰｉｎ－ゲイン特性〕
図３は、ＡＰＤ１１０の内部構成を簡略化して示す図である。図３には、ＡＰＤ１１０に加えて、出力段増幅器５０と各部におけるＰｉｎ－ゲイン特性とを示す。ＡＰＤ１１０は、リニアライザ（線形化回路）１１１及びゲート制御回路１１２を有する。リニアライザ１１１は、ゲート端子（制御端子）を有するトランジスタ（図３では図示を省略）を含む。図２で説明したＡＤＰ１１０のＰｉｎ－ゲイン特性とは、図３におけるリニアライザ１１１のＰｉｎ－ゲイン特性のことである。

【0036】

ゲート制御回路１１２は、ＲＦ信号入力端子１０１から入力されるＲＦ信号の信号レベルを検出するカプラ１１２Ａを有し、カプラ１１２Ａで検出したＲＦ信号の信号レベルに応じて、リニアライザ１１１のトランジスタのゲート端子のゲート電圧Ｖｇを制御する。カプラ１１２Ａは、方向性結合器の一例である。

【0037】

図３では、ゲート制御回路１１２が出力するゲート電圧Ｖｇの入力信号の電力Ｐｉｎに対するＰｉｎ－Ｖｇ特性を破線の吹き出しの中に示す。また、リニアライザ１１１、出力段増幅器５０、及びＲＦ信号出力端子１０２の下に、各々におけるＰｉｎ－ゲイン特性を示す。図３に示すリニアライザ１１１、出力段増幅器５０、及びＲＦ信号出力端子１０２のＰｉｎ－ゲイン特性には、ゲート制御回路１１２が出力するゲート電圧Ｖｇによってリニアライザ１１１のトランジスタのゲート電圧が制御される場合のゲインを実線で示す。

【0038】

また、比較用に、リニアライザ１１１のトランジスタがＢ級動作のみを行う場合のリニアライザ１１１のＰｉｎ－ゲイン特性におけるゲインを破線で示す。すなわち、比較用に示す破線の特性は、リニアライザ１１１のトランジスタのゲート電圧がゲート制御回路１１２によって制御されずに、リニアライザ１１１のトランジスタがＢ級動作のみを行う場合のゲインを示す。

【0039】

また、ＲＦ信号出力端子１０２におけるＰｉｎ－ゲイン特性には、ゲート制御回路１１２が出力するゲート電圧Ｖｇによってリニアライザ１１１のトランジスタのゲート電圧Ｖｇが制御される場合に信号出力端子１０２から出力されるＲＦ信号に与えられるゲインを実線で示す。また、比較用に、ＲＦ信号出力端子１０２におけるＰｉｎ－ゲイン特性には、ゲート電圧Ｖｇがゲート制御回路１１２によって制御されずに、リニアライザ１１１のトランジスタがＢ級動作のみを行う場合に信号出力端子１０２から出力されるＲＦ信号に与えられるゲインを破線で示す。

【0040】

ゲート制御回路１１２は、破線の吹き出しの中に示すＰｉｎ－Ｖｇ特性のように、領域（１）、（２）、（３）においてゲート電圧Ｖｇを制御する。ゲート電圧Ｖｇは、領域（１）では入力信号の電力Ｐｉｎの増大に伴って緩やかに増大し、領域（２）では入力信号の電力Ｐｉｎの増大に伴って領域（１）よりも急激に増大し、領域（３）では入力信号の電力Ｐｉｎの増大に伴って領域（２）よりもさらに急激に増大する。

【0041】

このようなＰｉｎ－Ｖｇ特性によってゲート電圧Ｖｇが制御されるリニアライザ１１１のＰｉｎ－ゲイン特性は、領域（１）では破線で示すＢ級動作のゲインと等しいが、領域（２）及び（３）ではＢ級動作よりもゲインが増大し、図２に示すＣ級動作と同様に入力信号の電力Ｐｉｎが大きい領域で急激にゲインが増大している。このようにゲート制御回路１１２がゲート電圧Ｖｇを制御することによって、図２に実線で示すとともに、図３のリニアライザ１１１の下に実線で示すＰｉｎ－ゲイン特性が実現される。

【0042】

このようなリニアライザ１１１のＰｉｎ－ゲイン特性で増幅されたＲＦ信号が出力段増幅器５０に入力されると、出力段増幅器５０のＰｉｎ－ゲイン特性の歪の影響を受ける。このため、ゲート制御回路１１２によってゲート電圧Ｖｇが制御されない場合の信号出力端子１０２におけるＰｉｎ－ゲイン特性は、破線で示すように領域（２）に入るあたりでゲインが急激に低下する特性になる。

【0043】

これに対して、ゲート制御回路１１２によってゲート電圧Ｖｇが制御される場合の信号出力端子１０２におけるＰｉｎ－ゲイン特性は、実線で示すように領域（２）に入っても領域（１）と同様に略一定のゲインが得られ、領域（３）における入力信号の電力Ｐｉｎが最も高い領域でゲインが飽和するまで、略一定のゲインが得られる。ＡＤＰ１１０を用いて出力段増幅器５０のＰｉｎ－ゲイン特性を補償することによって、ＲＦ信号入力端子１０１に入力されるＲＦ信号の電力Ｐｉｎに対してＲＦ信号出力端子１０２から出力されるＲＦ信号に与えられるゲインの関係を表すＰｉｎ－ゲイン特性を平坦化させることができる。

【0044】

なお、ＡＤＰ１１０のリニアライザ１１１のトランジスタにＣ級動作を行わせずに、Ｂ級動作と、Ｂ級動作及びＡＢ級動作の過渡期の動作と、ＡＢ級動作とを行わせるのは、Ｃ級動作よりも高いゲインを得るためである。このようにしてＣ級動作よりも高いゲインを得ることにより、増幅装置１００の小型化を実現する。この詳細は後述する。

【0045】

〔増幅装置１００の構成〕
図４は、増幅装置１００の構成を示す図である。増幅装置１００は、図１及び図３に示すＲＦ信号入力端子１０１、ＲＦ信号出力端子１０２、ＡＰＤ１１０、及び出力段増幅器５０の他に、分配器１２０及び結合器１３０を含む。また、ＡＰＤ１１０は、リニアライザ１１１及びゲート制御回路１１２に加えて、バッファアンプ１１０Ａを有する。バッファアンプ１１０Ａは、バッファ回路の一例であり、リニアライザ１１１の前段に設けられている。バッファアンプ１１０Ａとリニアライザ１１１は、線形化回路１１３を構成する。

【0046】

図４では、ＲＦ信号入力端子１０１及びＲＦ信号出力端子１０２を３つの端子で示す。３つの端子は、ＧＳＧ（グランド－シグナル－グランド）を表し、ＲＦ信号入力端子１０１とＲＦ信号出力端子１０２との間の多くの区間は、マイクロストリップラインのように特性インピーダンスが設定された伝送線路によって接続されている。特性インピーダンスは、一例として５０Ωである。

【0047】

図４に示す増幅装置１００では、ＡＰＤ１１０が２つのリニアライザ１１１と２つのバッファアンプ１１０Ａとを有する。２つのリニアライザ１１１と２つのバッファアンプ１１０Ａとは、それぞれ直列に接続されている。また、増幅装置１００は、２つの出力段増幅器５０を含む。各出力段増幅器５０は、ＤＡ（Ｄｒｉｖｅｒ Ａｍｐｌｉｆｉｅｒ）５１とＰＡ（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）５２とを有する。ＰＡ５２は、パワーアンプの一例である。各出力段増幅器５０の内部において、ＤＡ５１とＰＡ５２は直列に接続されている。図４に示す増幅装置１００では、分配器１２０と結合器１３０の間に、バッファアンプ１１０Ａ、リニアライザ１１１、ＤＡ５１、及びＰＡ５２が直列に接続された直列回路が２つ並列に接続されている。分配器１２０と結合器１３０との間で、分配器１２０と結合器１３０の間に、バッファアンプ１１０Ａ、リニアライザ１１１、ＤＡ５１、及びＰＡ５２が直列に接続された直列回路が２つ並列に接続されることによって、ＲＦ信号入力端子１０１に入力されるＲＦ信号を増大させることができる。なお、ここでは分配器１２０と結合器１３０の間に、２つの直列回路が並列に接続される形態について説明するが、互いに並列に接続される直列回路の数は３つ以上であってもよい。

【0048】

〔ＲＦ信号入力端子１０１及びカプラ１１２Ａの構成〕
ＲＦ信号入力端子１０１にはゲート制御回路１１２のカプラ１１２Ａが接続されている。カプラ１１２Ａは、方向性結合器の一例であり、入力端子１１２Ａ１と出力端子１１２Ａ２及び１１２Ａ３を有する。出力端子１１２Ａ２は第１出力端子の一例であり、出力端子１１２Ａ３は第２出力端子の一例である。入力端子１１２Ａ１は、ＲＦ信号入力端子１０１に接続されている。カプラ１１２Ａは、ＲＦ信号入力端子１０１から入力端子１１２Ａ１に入力されるＲＦ信号を出力端子１１２Ａ２から出力するとともに、入力端子１１２Ａ１に入力されるＲＦ信号の交流成分の一部を出力端子１１２Ａ３から出力する。

【0049】

〔分配器１２０の構成〕
分配器１２０は、入力端子１２１と出力端子１２２Ａ及び１２２Ｂとを有する。入力端子１２１は、カプラ１１２Ａの出力端子１１２Ａ２に接続されている。出力端子１２２Ａは、図４で上側に示す直列回路のバッファアンプ１１０Ａの入力端子１１０Ａ１に接続され、出力端子１２２Ｂは、図４で下側に示す直列回路のバッファアンプ１１０Ａの入力端子に接続される。分配器１２０は、カプラ１１２Ａから入力端子１２１に入力されるＲＦ信号の電力を均等に二分して出力端子１２２Ａ及び１２２Ｂから出力する。

【0050】

〔バッファアンプ１１０Ａの構成〕
バッファアンプ１１０Ａは、入力端子１１０Ａ１と出力端子１１０Ａ２とを有する。図４における上側の直列回路のバッファアンプ１１０Ａの入力端子１１０Ａ１は、分配器１２０の出力端子１２２Ａに接続され、出力端子１１０Ａ２は、上側のリニアライザ１１１の入力端子１１１Ａ１に接続されている。図４における下側の直列回路のバッファアンプ１１０Ａの入力端子１１０Ａ１は、分配器１２０の出力端子１２２Ｂに接続され、出力端子１１０Ａ２は、下側のリニアライザ１１１の入力端子１１１Ａ１に接続されている。バッファアンプ１１０Ａは、ＦＥＴを含み、ＦＥＴのゲート端子にはゲート電圧Ｖｇ１が印加され、ドレイン端子にはドレイン電圧Ｖｄ１が印加される。

【0051】

リニアライザ１１１のトランジスタのゲート端子に印加されるゲート電圧Ｖｇが変化してリニアライザ１１１のトランジスタの動作がＢ級動作から過渡状態を経てＡＢ級動作に変わると、リニアライザ１１１のトランジスタの入力インピーダンスが変動する。また、リニアライザ１１１のトランジスタの動作がＡＢ級動作から過渡状態を経てＢ級動作に変わると、リニアライザ１１１のトランジスタの入力インピーダンスが変動する。

【0052】

バッファアンプ１１０Ａは、リニアライザ１１１のトランジスタの入力インピーダンスが変動しても、リニアライザ１１１の入力側から見たバッファアンプ１１０Ａの出力インピーダンスと、バッファアンプ１１０Ａの出力側から見たリニアライザ１１１の入力インピーダンスとがある程度整合した状態になるようにするために設けられている。

【0053】

例えば、リニアライザ１１１のトランジスタがＢ級動作を行っている状態で、バッファアンプ１１０Ａの出力インピーダンスと、リニアライザ１１１の入力インピーダンスとを整合させたとする。この場合には、リニアライザ１１１のトランジスタがＡＢ級動作を行っている状態でも、バッファアンプ１１０Ａの出力インピーダンスと、リニアライザ１１１の入力インピーダンスとがある程度整合した状態になるようにすればよい。これは、リニアライザ１１１のトランジスタがＡＢ級動作を行っている状態で、バッファアンプ１１０Ａの出力インピーダンスと、リニアライザ１１１の入力インピーダンスとを整合させた場合においても同様である。

【0054】

また、リニアライザ１１１のトランジスタがＢ級動作とＡＢ級動作の間の動作を行っている状態で、バッファアンプ１１０Ａの出力インピーダンスと、リニアライザ１１１の入力インピーダンスとを整合させてもよい。この場合には、リニアライザ１１１のトランジスタがＢ級動作とＡＢ級動作のいずれを行っている状態においても、バッファアンプ１１０Ａの出力インピーダンスと、リニアライザ１１１の入力インピーダンスとがある程度整合された状態になる。

【0055】

また、より具体的には、バッファアンプ１１０Ａは、リニアライザ１１１のトランジスタの入力インピーダンスが変動しても、バッファアンプ１１０Ａの出力端子１１０Ａ２からリニアライザ１１１の入力端子１１１Ａ１に入力されるＲＦ信号の反射損失が所定値以下に収まるようにするために設けられている。反射損失が大きいと、バッファアンプ１１０Ａからリニアライザ１１１にＲＦ信号が効率的に入力しなくなり、ＲＦ信号の伝送効率が低下するからである。ここで、反射損失とは、ＲＦ信号が入力される高周波回路における入力電力に対する反射電力の比をデシベル（ｄＢ）で表したものである。

【0056】

例えば、リニアライザ１１１のトランジスタがＢ級動作を行っている状態で反射損失の所定値を－１０ｄＢに設定すればよい。このようにすれば、リニアライザ１１１のトランジスタがＡＢ級動作、又は、Ｂ級動作とＡＢ級動作の間の動作を行っている状態では反射損失は－１０ｄＢよりも上昇し、例えば－７ｄＢや－５ｄＢになる。このように、リニアライザ１１１のトランジスタがＢ級動作を行っている状態で反射損失の所定値を設定した場合には、リニアライザ１１１のトランジスタがＡＢ級動作、又は、Ｂ級動作とＡＢ級動作の間の動作を行っている状態における反射損失が、一例としてＥ帯における無線通信に増幅装置１００を適用可能な上限レベル以下（所定レベル以下）になっていればよい。これは、リニアライザ１１１のトランジスタがＡＢ級動作を行っている状態で反射損失の所定値を設定した場合においても同様である。リニアライザ１１１のトランジスタが各動作を行うときにおいて、バッファアンプ１１０Ａの出力インピーダンスは反射損失が所定レベル以下になるように設定されるので、リニアライザ１１１のトランジスタがいずれの動作を行うときにおいてもバッファアンプ１１０Ａからリニアライザ１１１に効率的にＲＦ信号を入力することができる。

【0057】

このように、一例としてＥ帯における無線通信に増幅装置１００を適用可能な上限レベルは、例えば上述した－７ｄＢや－５ｄＢであり、無線通信の利用状況等に応じて－１０ｄＢや－１５ｄＢのようにさらに反射損失が少なくなるレベルに設定してもよい。このようにすれば、Ｅ帯において反射損失が低く、良好な無線通信の環境が得られる。

【0058】

また、バッファアンプ１１０Ａは、リニアライザ１１１の入力インピーダンスが変動しても、入力インピーダンスの変動による影響がバッファアンプ１１０Ａよりも前段の分配器１２０に及ぶことを抑制するために設けられている。分配器１２０とバッファアンプ１１０Ａとの間はマイクロストリップライン等によってインピーダンスが整合されている。このため、リニアライザ１１１の入力インピーダンスの変動の影響がバッファアンプ１１０Ａの前段に及ぶと、分配器１２０とバッファアンプ１１０Ａとの間におけるインピーダンス整合に影響が生じ、ＲＦ信号の伝送効率が低下する。このようなリニアライザ１１１の入力インピーダンスの変動の影響がバッファアンプ１１０Ａよりも前段に及ばないようにするために、バッファアンプ１１０Ａを設けている。バッファアンプ１１０ＡはＦＥＴを含む。ＦＥＴは入力側と出力側との間で高いアイソレーション（分離性）が得られる。このようなバッファアンプ１１０ＡのＦＥＴの高いアイソレーションを利用して、リニアライザ１１１の入力インピーダンスの変動の影響がバッファアンプ１１０Ａよりも前段に及ばないようにする構成を実現することができる。

【0059】

〔リニアライザ１１１の構成〕
リニアライザ１１１は、入力端子１１１Ａ１と出力端子１１１Ａ２とを有する。入力端子１１１Ａ１は、バッファアンプ１１０Ａの出力端子１１０Ａ２に接続され、出力端子１１１Ａ２は、ＤＡ５１の入力端子５１Ａに接続されている。リニアライザ１１１のトランジスタはＦＥＴによって実現され、ＦＥＴのゲート端子にはゲート制御回路１１２からゲート電圧Ｖｇが印加され、ドレイン端子にはドレイン電圧Ｖｄが印加される。リニアライザ１１１のＦＥＴは、ゲート制御回路１１２からゲート電圧ＶｇがＲＦ信号のレベルに応じて変動することによって、Ｂ級動作、ＡＢ級動作、又は、Ｂ級動作とＡＢ級動作の間の過渡状態における動作を行う。このようにリニアライザ１１１のＦＥＴの動作が変動することによって、リニアライザ１１１の入力インピーダンスは変動する。

【0060】

〔ＤＡ５１の構成〕
ＤＡ５１は、入力端子５１Ａと出力端子５１Ｂとを有する。入力端子５１Ａは、リニアライザ１１１の出力端子１１１Ａ２に接続され、出力端子５１Ｂは、ＰＡ５２の入力端子５２Ａに接続されている。ＤＡ５１は、下側のＤＡ５１の下の吹き出しの中に示すように、複数のＦＥＴによって構成される複数のアンプを並列に接続した構成を有する。ＤＡ５１のＦＥＴのゲート端子にはゲート電圧Ｖｇ６が印加され、ドレイン端子にはドレイン電圧Ｖｄ６が印加される。ＤＡ５１の増幅率は、ＰＡ５２の増幅率よりも低く、高出力電力増幅器であるＰＡ５２に対して、中出力電力増幅器である。ＤＡ５１は、ＰＡ５２のドライバアンプとして設けられている。

【0061】

〔ＰＡ５２の構成〕
ＰＡ５２は、入力端子５２Ａと出力端子５２Ｂとを有する。入力端子５２Ａは、ＤＡ５１の出力端子５１Ｂに接続される。図４における上側のＰＡ５２の出力端子５２Ｂは、結合器１３０の入力端子１３１Ａに接続され、図４における下側のＰＡ５２の出力端子５２Ｂは、結合器１３０の入力端子１３１Ｂに接続されている。ＰＡ５２は、下側のＰＡ５２の下の吹き出しの中に示すように、複数のＦＥＴによって構成される複数のアンプを並列に接続した構成を有する。ＰＡ５２の複数のアンプは、ＤＡ５１の複数のアンプとそれぞれ直列に接続され、直列に接続されたＤＡ５１のアンプとＰＡ５２のアンプとが互いに並列に接続されている。ＰＡ５２のＦＥＴのゲート端子にはゲート電圧Ｖｇ７が印加され、ドレイン端子にはドレイン電圧Ｖｄ７が印加される。ＰＡ５２の増幅率は、ＤＡ５１の増幅率よりも高く、高出力電力増幅器である。

【0062】

〔結合器１３０の構成〕
結合器１３０は、入力端子１３１Ａ及び１３１Ｂと出力端子１３２とを有する。入力端子１３１Ａは、図４で上側に示す直列回路のＰＡ５２の出力端子５２Ｂに接続され、入力端子１３１Ｂは、図４で下側に示す直列回路のＰＡ５２の出力端子５２Ｂに接続されている。出力端子１３２は、ＲＦ信号出力端子１０２に接続されている。結合器１３０は、２つのＰＡ５２から２つの入力端子１３１Ａ及び１３１Ｂに入力されるＲＦ信号を合成して出力端子１３２から出力する。

【0063】

〔ゲート制御回路１１２の構成〕
ゲート制御回路１１２は、カプラ１１２Ａ、増幅器１１２Ｂ、整流器１１２Ｃ、及びレベルシフタ１１２Ｄを有し、これらのうちのカプラ１１２Ａについては既に説明済みであるため、ここでは、増幅器１１２Ｂ、整流器１１２Ｃ、及びレベルシフタ１１２Ｄについて説明する。

【0064】

増幅器１１２Ｂは、入力端子１１２Ｂ１と出力端子１１２Ｂ２とを有する。入力端子１１２Ｂ１は、カプラ１１２Ａの出力端子１１２Ａ３に接続されており、出力端子１１２Ｂ２は、整流器１１２Ｃの入力端子１１２Ｃ１に接続されている。増幅器１１２ＢはＦＥＴを有する。増幅器１１２ＢのＦＥＴは、第４ＦＥＴの一例である。ＦＥＴのゲート端子にはゲート電圧Ｖｇ４が印加され、ドレイン端子にはドレイン電圧Ｖｄ４が印加される。ゲート電圧Ｖｇ４及びドレイン電圧Ｖｄ４は固定電圧である。増幅器１１２Ｂは、カプラ１１２Ａから入力されるＲＦ信号の交流成分を所定のゲインで増幅して整流器１１２Ｃに出力する。

【0065】

整流器１１２Ｃは、入力端子１１２Ｃ１と出力端子１１２Ｃ２とを有する。出力端子１１２Ｃ２は、レベルシフタ１１２Ｄの入力端子１１２Ｄ１に接続されている。整流器１１２Ｃは、増幅器１１２Ｂで増幅された交流成分を整流して得る直流成分をレベルシフタ１１２Ｄに出力する。

【0066】

レベルシフタ１１２Ｄは、入力端子１１２Ｄ１と出力端子１１２Ｄ２とを有する。出力端子１１２Ｄ２は、リニアライザ１１１のＦＥＴのゲート端子に接続されており、ゲート電圧Ｖｇを出力する。レベルシフタ１１２Ｄは、整流器１１２Ｃから入力される直流成分に応じたゲート電圧Ｖｇを出力する。レベルシフタ１１２Ｄが出力するゲート電圧Ｖｇは、ＲＦ信号の信号レベルが図３のリニアライザ１１１のＰｉｎ－ゲイン特性における領域（１）のレベルのときには、リニアライザ１１１のＦＥＴにＢ級動作を行わせる電圧になる。また、レベルシフタ１１２Ｄが出力するゲート電圧Ｖｇは、ＲＦ信号の信号レベルが図３のリニアライザ１１１のＰｉｎ－ゲイン特性における領域（２）のレベルのときには、リニアライザ１１１のＦＥＴにＢ級動作とＡＢ級動作との間の動作を行わせる電圧になる。また、レベルシフタ１１２Ｄが出力するゲート電圧Ｖｇは、ＲＦ信号の信号レベルが図３のリニアライザ１１１のＰｉｎ－ゲイン特性における領域（３）のレベルのときには、リニアライザ１１１のＦＥＴにＡＢ級動作を行わせる電圧になる。

【0067】

〔ゲート制御回路１１２の等価回路〕
図５は、ゲート制御回路１１２の等価回路を示す図である。ここでは、カプラ１１２Ａ、増幅器１１２Ｂ、整流器１１２Ｃ、及びレベルシフタ１１２Ｄの等価回路について説明する。

【0068】

カプラ１１２Ａは、入力端子１１２Ａ１と出力端子１１２Ａ２及び１１２Ａ３とに加えて、２本の伝送線路１１２Ａ４及び１１２Ａ５を有する。伝送線路１１２Ａ４及び１１２Ａ５は、一例としてマイクロストリップラインで構成される。伝送線路１１２Ａ４は、入力端子１１２Ａ１と出力端子１１２Ａ２との間を接続しており、伝送線路１１２Ａ５は、出力端子１１２Ａ３と、グランドに接続された抵抗器との間を接続している。伝送線路１１２Ａ４及び１１２Ａ５は、近接した状態で平行に延在しており、容量結合している。伝送線路１１２Ａ４に入力端子１１２Ａ１からＲＦ信号が入力されると、ＲＦ信号は出力端子１１２Ａ２から出力され、伝送線路１１２Ａ５にはＲＦ信号の交流成分を表す信号が発生する。伝送線路１１２Ａ５に発生するＲＦ信号の交流成分を表す信号は、出力端子１１２Ａ３から出力される。

【0069】

増幅器１１２Ｂは、入力端子１１２Ｂ１及び出力端子１１２Ｂ２に加えて、コンデンサ１１２Ｂ３、ＦＥＴ１１２Ｂ４、直流電源１１２Ｂ５及び１１２Ｂ６、及びコンデンサ１１２Ｂ７を有する。ＦＥＴ１１２Ｂ４は、第４ＦＥＴの一例であり、ＦＥＴ１１２Ｂ４のゲート端子は第４ゲート端子の一例であり、ＦＥＴ１１２Ｂ４のドレイン端子は第４ドレイン端子の一例である。コンデンサ１１２Ｂ３は、入力端子１１２Ｂ１とＦＥＴ１１２Ｂ４のゲート端子との間に直列に接続されており、入力端子１１２Ｂ１に入力される信号の直流成分を遮断する。

【0070】

ＦＥＴ１１２Ｂ４は、コンデンサ１１２Ｂ３に接続されるゲート端子（Ｇ）と、コンデンサ１１２Ｂ７に接続されるドレイン端子（Ｄ）と、グランドに接続されるソース端子（Ｓ）とを有する。ゲート端子には、ゲート電圧Ｖｇ４を出力する直流電源１１２Ｂ５が接続され、ドレイン端子にはドレイン電圧Ｖｄ４を出力する直流電源１１２Ｂ６が接続されており、ＦＥＴ１１２Ｂ４はオンにされている。このため、ＦＥＴ１１２Ｂ４は、ゲート端子に入力されるＲＦ信号の交流成分を増幅してドレイン端子からコンデンサ１１２Ｂ７を介して整流器１１２Ｃに出力することができる。コンデンサ１１２Ｂ７は、ドレイン端子と出力端子１１２Ｂ２との間に直列に接続されており、ＦＥＴ１１２Ｂ４によって増幅された信号の直流成分を遮断する。ＦＥＴ１１２Ｂ４は、ＲＦ信号の信号レベルに応じた交流成分を増幅して整流器１１２Ｃに出力することができ、ＲＦ信号の信号レベルに応じて確実にリニアライザ１１１のトランジスタにＢ級動作又はＡＢ級動作を行わせることができる。

【0071】

整流器１１２Ｃは、入力端子１１２Ｃ１及び出力端子１１２Ｃ２に加えて、コンデンサ１１２Ｃ３、ダイオード１１２Ｃ４、コンデンサ１１２Ｃ５、コイル１１２Ｃ６、及び抵抗器１１２Ｃ７を有する。コンデンサ１１２Ｃ５は、平滑素子の一例である。コンデンサ１１２Ｃ３は、入力端子１１２Ｃ１とダイオード１１２Ｃ４のカソードとの間に直列に接続されており、入力端子１１２Ｃ１に入力される信号の直流成分を遮断する。

【0072】

ダイオード１１２Ｃ４は、整流素子の一例である。ダイオード１１２Ｃ４は、アノードがグランドに接続され、カソードがコンデンサ１１２Ｃ３と、コンデンサ１１２Ｃ５の一方（図５中の上側）の電極と、コイル１１２Ｃ６とに接続されている。ダイオード１１２Ｃ４は、コンデンサ１１２Ｃ３とコンデンサ１１２Ｃ５とを結線路から分岐して、グランドとの間に接続されている。ダイオード１１２Ｃ４の閾値は、ＲＦ信号入力端子１０１に入力されるＲＦ信号のレベルが図３に示す領域（１）にあるときの交流成分の振幅に設定されている。

【0073】

このため、ダイオード１１２Ｃ４は、ＲＦ信号入力端子１０１に入力されるＲＦ信号のレベルが図３に示す領域（１）の信号レベルのときにはオフであり、ＲＦ信号入力端子１０１に入力されるＲＦ信号のレベルが図３に示す領域（２）の信号レベルになるとオンになる。ダイオード１１２Ｃ４は、ＲＦ信号入力端子１０１に入力されるＲＦ信号のレベルが図３に示す領域（２）又は（３）の信号レベルであるときに、コンデンサ１１２Ｃ３を介して入力される交流成分を整流して出力する。ダイオード１１２Ｃ４は、半波整流を行う。なお、半波整流を行うダイオード１１２Ｃ４の向きは逆向きであってもよい。すなわち、ダイオード１１２Ｃ４のアノードがコンデンサ１１２Ｃ３、コンデンサ１１２Ｃ５、及びコイル１１２Ｃ６に接続され、カソードがグランドに接続されていてもよい。また、ダイオード１１２Ｃ４の代わりに４つのダイオードをブリッジ状に接続して全波整流を行ってもよい。

【0074】

コンデンサ１１２Ｃ５は、平滑用コンデンサであり、ダイオード１１２Ｃ４が半波整流によって生成した信号を平滑化する。コイル１１２Ｃ６は、コンデンサ１１２Ｃ５の一方の電極（図５における上側の電極）と出力端子１１２Ｃ２との間に直列に接続されており、コンデンサ１１２Ｃ５によって平滑化された電圧の交流成分を遮断し、直流成分のみを出力する。抵抗器１１２Ｃ７は、コイル１１２Ｃ６と出力端子１１２Ｃ２との間から分岐してグランドとの間に接続されており、ダイオード１１２Ｃ４がオンになって交流成分が整流されたときに、出力端子１１２Ｃ２に直流電圧ΔＶｄｃを生成するために設けられている。

【0075】

整流器１１２Ｃの出力端子１１２Ｃ２の直流電圧ΔＶｄｃは、ＲＦ信号入力端子１０１に入力されるＲＦ信号のレベルが図３に示す領域（１）の信号レベルのときには略約ゼロであり、ＲＦ信号入力端子１０１に入力されるＲＦ信号のレベルが図３に示す領域（２）又は（３）の信号レベルのときには、ダイオード１１２Ｃ４が整流する交流成分の電圧値の増大に伴って増大する。直流電圧ΔＶｄｃは、ＲＦ信号入力端子１０１に入力されるＲＦ信号のレベルが図３に示す領域（１）の信号レベルのときには、出力端子１１２Ｃ２に接続されるゲート端子を有するレベルシフタ１１２ＤのＦＥＴ１１２Ｄ５をオフにする電圧になる。また、直流電圧ΔＶｄｃは、ＲＦ信号入力端子１０１に入力されるＲＦ信号のレベルが図３に示す領域（２）又は（３）の信号レベルのときには、レベルシフタ１１２ＤのＦＥＴ１１２Ｄ５をオンにする電圧になる。

【0076】

整流器１１２Ｃは、ＦＥＴ１１２Ｄ４のドレイン端子から入力される増幅された交流成分を反映させた直流電圧をレベルシフタ１１２Ｄに出力することができ、ＲＦ信号の信号レベルに応じて確実にリニアライザ１１１のトランジスタにＢ級動作又はＡＢ級動作を行わせることができる。また、ダイオード１１２Ｃ４は、ＲＦ信号のレベルが図３に示す領域（１）の信号レベルのときと、領域（２）又は（３）の信号レベルのときとで、レベルシフタ１１１に出力する直流電圧のレベルを確実に変化させることができ、ＲＦ信号の信号レベルに応じて確実にリニアライザ１１１のトランジスタにＢ級動作又はＡＢ級動作を行わせることができる。

【0077】

レベルシフタ１１２Ｄは、入力端子１１２Ｄ１及び出力端子１１２Ｄ２に加えて、直流電源１１２Ｄ３、抵抗器１１２Ｄ４、ＦＥＴ１１２Ｄ５、ダイオード１１２Ｄ６、及びコンデンサ１１２Ｄ７を有する。ＦＥＴ１１２Ｄ５は、第５ＦＥＴの一例であり、ＦＥＴ１１２Ｄ５のゲート端子は第５ゲート端子の一例である。

【0078】

直流電源１１２Ｄ３は、電圧Ｖｃを出力する。直流電源１１２Ｄ３は、抵抗器１１２Ｄ４を介してＦＥＴ１１２Ｄ５のドレイン端子に接続されており、直流電源１１２Ｄ３及び抵抗器１１２Ｄ４は、出力端子１１２Ｄ２とグランドの間で直列に接続されている。ＦＥＴ１１２Ｄ５がオフのとき、レベルシフタ１１２Ｄが出力端子１１２Ｄ２から出力するゲート電圧Ｖｇは、電圧Ｖｃになる。電圧Ｖｃは、リニアライザ１１１のＦＥＴに領域（１）でＢ級動作を行わせる電圧である。

【0079】

ＦＥＴ１１２Ｄ５は、入力端子１１２Ｄ１に接続されるゲート端子と、抵抗器１１２Ｄ４及び出力端子１１２Ｄ２に接続されるソース端子と、ダイオード１１２Ｄ６のアノードに接続されるドレイン端子とを有する。ＦＥＴ１１２Ｄ５は、ＲＦ信号入力端子１０１に入力されるＲＦ信号のレベルが図３に示す領域（１）の信号レベルのときにはオフであり、ＲＦ信号入力端子１０１に入力されるＲＦ信号のレベルが図３に示す領域（２）又は（３）の信号レベルのときにはオンになる。

【0080】

ダイオード１１２Ｄ６は、ＦＥＴ１１２Ｄ５のドレイン端子に接続されるアノードと、グランドに接続されるカソードとを有する。コンデンサ１１２Ｄ７は、ＦＥＴ１１２Ｄ５のソース端子と抵抗器１１２Ｄ４との接続点と、出力端子１１２Ｄ２との間から分岐してグランドとの間に接続されている。

【0081】

ＲＦ信号入力端子１０１に入力されるＲＦ信号のレベルが図３に示す領域（１）の信号レベルのときにはＦＥＴ１１２Ｄ５がオフになるため、レベルシフタ１１２Ｄが出力するゲート電圧Ｖｇは、電圧Ｖｃになる。ゲート電圧Ｖｇが電圧Ｖｃであることは、ゲート電圧Ｖｇが第１ゲート電圧であることの一例である。このため、リニアライザ１１１のＦＥＴはＢ級動作を行う。

【0082】

また、ＲＦ信号入力端子１０１に入力されるＲＦ信号のレベルが図３に示す領域（２）又は（３）の信号レベルのときにはＦＥＴ１１２Ｄ５がオンになる。ここで、ＦＥＴ１１２Ｄ５のゲート端子に対するソース端子の電圧をＶｇｓとすると、ＦＥＴ１１２Ｄ５がオンの状態ではソース端子からドレイン端子に電流が流れるため、出力端子１１２Ｄ２のゲート電圧Ｖｇは、Ｖｇ＝Ｖｃ－Ｖｇｓ＋ΔＶｄｃになる。ゲート電圧ＶｇがＶｇ＝Ｖｃ－Ｖｇｓ＋ΔＶｄであることは、ゲート電圧Ｖｇが第２ゲート電圧であることの一例である。

【0083】

出力端子１１２Ｃ２から出力される直流電圧ΔＶｄｃは、ＲＦ信号入力端子１０１に入力されるＲＦ信号のレベルが図３に示す領域（２）又は（３）の信号レベルのときにはダイオード１１２Ｃ４が整流する交流成分の電圧値の増大に伴って増大するため、出力端子１１２Ｄ２のゲート電圧Ｖｇは、ダイオード１１２Ｃ４が整流する交流成分の電圧値の増大に伴って増大することになる。このため、ＲＦ信号が領域（１）の信号レベルのときにソース端子から電圧Ｖｃを出力できるとともに、ＲＦ信号が領域（２）又は（３）の信号レベルのときにソース端子から電圧Ｖｃよりも高いＶｇ＝Ｖｃ－Ｖｇｓ＋ΔＶｄを出力できる。したがって、ＲＦ信号のレベルが領域（１）の信号レベルのときに確実にリニアライザ１１１のトランジスタにＢ級動作を行わせることができるとともに、ＲＦ信号のレベルが領域（２）又は（３）の信号レベルのときに確実にリニアライザ１１１のトランジスタにＡＢ級動作を行わせることができる。以上のようなゲート制御回路１１２を用いることにより、出力段増幅器５０の入出力特性の歪を確実に補償できることができる。

【0084】

〔バッファアンプ１１０Ａ及びリニアライザ１１１の等価回路〕
図６は、バッファアンプ１１０Ａ及びリニアライザ１１１の等価回路を示す図である。バッファアンプ１１０Ａは、入力端子１１０Ａ１及び出力端子１１０Ａ２に加えて、整合回路２０１と、ＦＥＴ２０２と、整合回路２０３と、整合回路２０４及び２０５とを有する。ＦＥＴ２０２は、第１ＦＥＴの一例である。ＦＥＴ２０２のゲート端子は第１ゲート端子の一例であり、ＦＥＴ２０２のドレイン端子は、第１ドレイン端子の一例である。

【0085】

整合回路２０１は、入力端子１１０Ａ１とＦＥＴ２０２のゲート端子との間に設けられており、入力端子２０１Ａと出力端子２０１Ｂとを有する。入力端子２０１Ａは入力端子１１０Ａ１に接続されており、出力端子２０１Ｂは、ＦＥＴ２０２のゲート端子と、整合回路２０４の出力端子２０４Ｂとに接続されている。整合回路２０１は、一例として２つのコンデンサと１つのコイルを有する。整合回路２０１は、分配器１２０とバッファアンプ１１０Ａとの間のインピーダンス整合を取るために設けられている。

【0086】

整合回路２０３は、ＦＥＴ２０２のドレイン端子と出力端子１１０Ａ２との間に設けられており、入力端子２０３Ａと出力端子２０３Ｂとを有する。入力端子２０３Ａは、ＦＥＴ２０２のドレイン端子と整合回路２０５の出力端子２０５Ｂとに接続されており、出力端子２０３Ｂは出力端子１１０Ａ２に接続されている。整合回路２０３は、一例として１つのコイルと１つのコンデンサとを有する。整合回路２０３は、カプラ１１１Ｃを介して接続されるリニアライザ１１１との間のインピーダンス整合を取るために設けられている。また、リニアライザ１１１の入力インピーダンスは、リニアライザ１１１のＦＥＴの動作状態がＢ級動作又はＡＢ級動作になることで変化する。このため、整合回路２０３は、リニアライザ１１１のＦＥＴの動作状態が変化しても、出力端子１１０Ａ２からリニアライザ１１１の入力端子１１１Ａ１に入力されるＲＦ信号の反射損失が所定値以下に収まるように、コンデンサの静電容量と、コイルのインダクタンスとが設定されている。

【0087】

整合回路２０４は、電源端子２０４Ａと出力端子２０４Ｂとを有する。電源端子２０４Ａは、直流電圧Ｖｇ１を出力する直流電源に接続されている。整合回路２０４の電源端子２０４Ａと出力端子２０４Ｂとの間には、ＦＥＴ２０２のゲート端子と電源端子２０４Ａとの間でインピーダンス整合を取るために、一例として、２つのコンデンサと、１つのコイルと、１つの抵抗器とが設けられている。出力端子２０４Ｂは、ＦＥＴ２０２のゲート端子と整合回路２０１の出力端子２０１Ｂとに接続されている。整合回路２０４は、ＦＥＴ２０２のゲート端子にゲート電圧Ｖｇ１を出力する。ゲート電圧Ｖｇ１は固定の直流電圧である。

【0088】

整合回路２０５は、電源端子２０５Ａと出力端子２０５Ｂとを有する。電源端子２０５Ａは、直流電圧Ｖｄ１を出力する直流電源に接続されている。整合回路２０５の電源端子２０５Ａと出力端子２０５Ｂとの間には、ＦＥＴ２０２のドレイン端子と電源端子２０５Ａとの間でインピーダンス整合を取るために、一例として、２つのコンデンサと、１つのコイルと、１つの抵抗器とが設けられている。出力端子２０５Ｂは、ＦＥＴ２０２のドレイン端子と、整合回路２０３の入力端子２０３Ａとに接続されている。整合回路２０５は、ＦＥＴ２０２のドレイン端子にドレイン電圧Ｖｄ１を出力する。ドレイン電圧Ｖｄ１は固定の直流電圧である。

【0089】

ＦＥＴ２０２は、整合回路２０１の出力端子２０１Ｂと整合回路２０４の出力端子２０４Ｂとに接続されるゲート端子と、整合回路２０３の入力端子２０３Ａと整合回路２０５の出力端子２０５Ｂとに接続されるドレイン端子と、グランドに接続されるソース端子とを有する。ＦＥＴ２０２は、ゲート端子にゲート電圧Ｖｇ１が印加されるとともに、ドレイン端子にドレイン電圧Ｖｄ１が印加されることによってオンになり、整合回路２０１を介してゲート端子に入力される信号を増幅して出力する。

【0090】

バッファアンプ１１０Ａは、整合回路２０１で分配器１２０との間のインピーダンス整合を取るとともに、整合回路２０３でバッファアンプ１１０Ａの出力インピーダンスと、リニアライザ１１１の入力インピーダンスとを整合させている。また、ＦＥＴ２０２は入力側と出力側との間で高いアイソレーションが得られるため、リニアライザ１１１の入力インピーダンスの変動の影響がバッファアンプ１１０Ａよりも前段に及ばないようにしている。

【0091】

以上のようなバッファアンプ１１０Ａと、リニアライザ１１１とは、カプラ１１２Ａで交流的に接続されている。カプラ１１２Ａは、容量結合した２つの伝送路を有する。２つの伝送路は、一例としてマイクロストリップラインで構成され、一方の伝送路はバッファアンプ１１０Ａの出力端子１１０Ａ２に接続され、他方の伝送路はリニアライザ１１１の入力端子１１１Ａ１に接続されている。

【0092】

リニアライザ１１１は、入力端子１１１Ａ１及び出力端子１１１Ａ２に加えて、整合回路２１１と、２つのＦＥＴ２１２と、整合回路２１３と、整合回路２１４及び２１５とを有する。２つのＦＥＴ２１２は、リニアライザ１１１のトランジスタの一例であり、２つのＦＥＴ２１２のゲート端子は、リニアライザ１１１のトランジスタの制御端子の一例である。

【0093】

２つのＦＥＴ２１２のうちの１つは、第２ＦＥＴの一例であり、他の１つは第３ＦＥＴの一例である。２つのＦＥＴ２１２のうちの第２ＦＥＴの一例としてのＦＥＴ２１２のゲート端子及びドレイン端子は、それぞれ、第２ゲート端子及び第２ドレイン端子の一例である。２つのＦＥＴ２１２のうちの第３ＦＥＴの一例としてのＦＥＴ２１２のゲート端子及びドレイン端子は、それぞれ、第３ゲート端子及び第３ドレイン端子の一例である。

【0094】

整合回路２１１は、入力端子１１１Ａ１と２つのＦＥＴ２１２のゲート端子との間に設けられており、入力端子２１１Ａと、出力端子２１１Ｂ１及び２１１Ｂ２と、接続端子２１１Ｃとを有する。入力端子２１１Ａは入力端子１１１Ａ１に接続されており、出力端子２１１Ｂ１及び２１１Ｂ２は、２つのＦＥＴ２１２のゲート端子にそれぞれ接続されている。接続端子２１１Ｃは、整合回路２１４の出力端子２１４Ｂに接続されている。整合回路２１１は、一例として１つのコンデンサと２つのコイルと１つの抵抗器とを有する。整合回路２１１は、バッファアンプ１１０Ａとリニアライザ１１１との間のインピーダンス整合を取るために設けられており、より具体的には、バッファアンプ１１０Ａの出力インピーダンスに整合するリニアライザ１１１の入力インピーダンスを実現するために設けられている。整合回路２１１の抵抗器は、２つのＦＥＴ２１２のゲート端子の間に接続されるとともに、接続端子２１１Ｃに接続されている。２つのＦＥＴ２１２のゲート端子の間に整合回路２１１の抵抗器を接続するのは、２つのＦＥＴ２１２のゲート端子の間のアイソレーションを向上させるためである。接続端子２１１Ｃには、整合回路２１４を介してゲート制御回路１１２からゲート電圧Ｖｇが入力される。なお、整合回路２１１の抵抗器を接続しなくても２つのＦＥＴ２１２のゲート端子の間のアイソレーションが得られる場合には、整合回路２１１の抵抗器を設けなくてもよい。

【0095】

整合回路２１３は、２つのＦＥＴ２１２のドレイン端子と出力端子１１１Ａ２との間に設けられており、入力端子２１３Ａ１及び２１３Ａ２と、出力端子２１３Ｂと、接続端子２１３Ｃとを有する。入力端子２１３Ａ１及び２１３Ａ２は、２つのＦＥＴ２１２のドレイン端子にそれぞれ接続されている。出力端子２１３Ｂは出力端子１１１Ａ２に接続されている。接続端子２１３Ｃは、整合回路２１５の出力端子２１５Ｂに接続されている。整合回路２１３は、一例として２つのコイルと、２つのコンデンサと、１つの抵抗器とを有する。整合回路２１３は、リニアライザ１１１と出力段増幅器５０との間のインピーダンス整合を取るために設けられている。また、出力段増幅器５０から見たリニアライザ１１１の出力インピーダンスは、リニアライザ１１１のＦＥＴの動作状態がＢ級動作又はＡＢ級動作になることで変化する。このため、整合回路２１３は、リニアライザ１１１のＦＥＴの動作状態が変化しても、出力端子１１１Ａ２から出力段増幅器５０に入力されるＲＦ信号の反射損失が所定値以下に収まるように、コンデンサの静電容量と、コイルのインダクタンスとが設定されている。

【0096】

整合回路２１４は、電源端子２１４Ａと出力端子２１４Ｂとを有する。電源端子２１４Ａは、直流電圧Ｖｇを出力するゲート制御回路１１２のレベルシフタ１１２Ｄの出力端子１１２Ｄ２（図４及び図５参照）に接続されている。整合回路２１４の電源端子２１４Ａと出力端子２１４Ｂとの間には、２つのＦＥＴ２１２のゲート端子と電源端子２１４Ａとの間でインピーダンス整合を取るために、一例として、２つのコンデンサと、１つのコイルとを有する整合回路が設けられている。出力端子２１４Ｂは、整合回路２１１の接続端子２１１Ｃと出力端子２１１Ｂ１及び２１１Ｂ２を介して、２つのＦＥＴ２１２のゲート端子に接続されている。整合回路２１４は、２つのＦＥＴ２１２のゲート端子にゲート電圧Ｖｇを出力する。

【0097】

整合回路２１５は、電源端子２１５Ａと出力端子２１５Ｂとを有する。電源端子２１５Ａは、直流電圧Ｖｄを出力する直流電源に接続されている。整合回路２１５の電源端子２１５Ａと出力端子２１５Ｂとの間には、２つのＦＥＴ２１２のドレイン端子と電源端子２１５Ａとの間でインピーダンス整合を取るために、一例として、２つのコンデンサと、１つのコイルとを有する整合回路が設けられている。出力端子２１５Ｂは、整合回路２１３の２つのコイルを介して２つのＦＥＴ２１２のドレイン端子に接続されている。整合回路２１５は、２つのＦＥＴ２１２のドレイン端子にドレイン電圧Ｖｄを出力する。ドレイン電圧Ｖｄは固定の直流電圧である。

【0098】

２つのＦＥＴ２１２は、整合回路２１１の出力端子２１１Ｂ１及び２１１Ｂ２に接続されるゲート端子と、整合回路２１３の入力端子２１３Ａ１及び２１３Ａ２に接続されるドレイン端子と、グランドに接続されるソース端子とを有する。２つのＦＥＴ２１２のゲート端子とドレイン端子との間は、リニアライザ１１１の入力端子１１１Ａ１と出力端子１１１Ａ２との間で並列に接続されている。リニアライザ１１１の内部において、２つのＦＥＴ２１２は整合回路２１１を介して入力端子１１１Ａ１に接続されている。このため、２つのＦＥＴ２１２は、リニアライザ１１１の入力部に設けられている。２つのＦＥＴ２１２は、ゲート端子にゲート電圧Ｖｇが印加されるとともに、ドレイン端子にドレイン電圧Ｖｄが印加されることによってオンになり、整合回路２１１を介してゲート端子に入力される信号を増幅して出力する。

【0099】

２つのＦＥＴ２１２は、ゲート電圧Ｖｇに応じてＢ級動作、Ｂ級動作とＡＢ級動作の間の動作、及びＡＢ級動作を行う。これにより、図３のリニアライザ１１１のＰｉｎ－ゲイン特性に実線で示す特性を実現する。また、２つのＦＥＴ２１２のゲート端子とドレイン端子との間を並列に接続することにより、入力端子１１１Ａ１に入力されるＲＦ信号に対して、より大きなゲインをより安定的に与えることができるため、より大きな電力のＲＦ信号を出力することができる。

【0100】

〔増幅装置１００の動作〕
図４に示すように、ＲＦ信号入力端子１０１に入力されたＲＦ信号は、ゲート制御回路１１２のカプラ１１２Ａを通り、分配器１２０で分配され、バッファアンプ１１０Ａで増幅され、さらにリニアライザ１１１によって出力段増幅器５０のＰｉｎ－ゲイン特性を入力信号の電力Ｐｉｎを表す横軸に対してゲインを表す縦軸方向に逆に歪ませたＰｉｎ－ゲイン特性で増幅されて、出力段増幅器５０に入力される。出力段増幅器５０では、ＲＦ信号は、ＤＡ５１及びＰＡ５２で増幅される。このときに、リニアライザ１１１のＰｉｎ－ゲイン特性で歪まされたＲＦ信号は、ＤＡ５１及びＰＡ５２のＰｉｎ－ゲイン特性で歪むため、ＤＡ５１に入力するＲＦ信号の電力Ｐｉｎに対するＲＦ信号出力端子１０２から出力されるＲＦ信号のゲインの関係を表すＰｉｎ－ゲイン特性は、入力信号の電力Ｐｉｎのレベルが低い領域から高い領域にわたって、略一定のゲインが得られる特性になる。すなわち、出力段増幅器５０の飽和出力電力Ｐｓａｔと、１ｄＢ利得圧縮点Ｐ１ｄＢとの差を低減することができる。また、１ｄＢ利得圧縮点Ｐ１ｄＢの値が大きくなれば、ＯＩＰ３の値も良好になる。

【0101】

以上のように、バッファアンプ１１０Ａを設けることによって、リニアライザ１１１の入力インピーダンスが変動しても、バッファアンプ１１０Ａの出力インピーダンスとリニアライザ１１１の入力インピーダンスとをある程度のレベルで整合させることができ、バッファアンプ１１０Ａとリニアライザ１１１との間における反射損失を低減することができる。

【0102】

反射損失が小さいことで、バッファアンプ１１０Ａからリニアライザ１１１にＲＦ信号が低損失な状態で効率的に入力され、リニアライザ１１１に入力されたＲＦ信号がＰＡ５２のＰｉｎ－ゲイン特性の逆特性に従って増幅されてからＰＡ５２で増幅されることにより、ＲＦ信号入力端子１０１に入力されるＲＦ信号の電力Ｐｉｎに対してＲＦ信号出力端子１０２から出力されるＲＦ信号に与えられるゲインの関係を表すＰｉｎ－ゲイン特性を平坦化させることができる。リニアライザ１１１がＲＦ信号に与えるゲインは、Ｂ級動作又はＡＢ級動作によるものであり、Ｃ級動作によって与えられるゲインよりも大きい。このため、増幅装置１００は、Ｐｉｎ－ゲイン特性が平坦化され、追加的な増幅器を用いなくても大きなゲインによって増幅されたＲＦ信号を出力することができる。

【0103】

したがって、バッファアンプ１１０Ａからリニアライザ１１１に入力されるＲＦ信号の反射損失が所定値以下に収まるようにすることにより、増幅装置１００の小型化を図ることができる。

【0104】

また、リニアライザ１１１の入力インピーダンスは、リニアライザ１１１のトランジスタがＢ級動作、Ｂ級動作及びＡＢ級動作の間の動作、又はＡＢ級動作を行うことによって、ある程度の値に決まる。このため、バッファアンプ１１０Ａの出力インピーダンスをリニアライザ１１１の入力インピーダンスに合わせて調整することによって、バッファアンプ１１０Ａからリニアライザ１１１に入力されるＲＦ信号の反射損失が所定値以下に収まるようにすることができる。すなわち、バッファアンプ１１０Ａからリニアライザ１１１に入力されるＲＦ信号の反射損失は、少なくともバッファアンプ１１０Ａの出力インピーダンスの設定値によって決まることになる。

【0105】

〔実施形態の変形例の増幅装置１００Ｍ〕
以上では、図４に示すように、分配器１２０と結合器１３０の間に、バッファアンプ１１０Ａ、リニアライザ１１１、ＤＡ５１、及びＰＡ５２の直列回路が２つ並列に接続されている形態について説明した。しかしながら、直列回路は１つであってもよい。

【0106】

図７は、実施形態の変形例の増幅装置１００Ｍを示す図である。増幅装置１００Ｍは、バッファアンプ１１０Ａ、リニアライザ１１１、ＤＡ５１、及びＰＡ５２の直列回路を１つ含むため、分配器１２０と結合器１３０を含まない。このため、ゲート制御回路１１２のカプラ１１２Ａの出力端子１１２Ａ２は、バッファアンプ１１０Ａの入力端子１１０Ａ１に接続され、ＰＡ５２の出力端子５２Ｂは、ＲＦ信号出力端子１０２に接続されている。カプラ１１２Ａとバッファアンプ１１０Ａとの間はマイクロストリップライン等によってインピーダンスが整合されている。また、ＰＡ５２とＲＦ信号出力端子１０２との間は、マイクロストリップライン等によってインピーダンスが整合されている。

【0107】

増幅装置１００Ｍにおいても、増幅装置１００と同様に、バッファアンプ１１０Ａとリニアライザ１１１との間は、リニアライザ１１１の入力インピーダンスが変動しても、インピーダンスがある程度整合した状態にされる。また、バッファアンプ１１０Ａは、リニアライザ１１１の入力インピーダンスの変動がバッファアンプ１１０Ａよりも前段のカプラ１１２Ａに及ぶことを抑制する。バッファアンプ１１０ＡはＦＥＴ２０２（図６参照）を含むため、バッファアンプ１１０Ａの入力側と出力側との間で高いアイソレーションが得られる。このようなバッファアンプ１１０ＡのＦＥＴの高いアイソレーションを利用して、リニアライザ１１１の入力インピーダンスの変動の影響がバッファアンプ１１０Ａよりも前段に及ばないようにする構成を実現することができる。

【0108】

このため、増幅装置１００は、増幅装置１００と同様に、Ｐｉｎ－ゲイン特性が平坦化され、追加的な増幅器を用いなくても大きなゲインによって増幅されたＲＦ信号を出力することができる。したがって、バッファアンプ１１０Ａからリニアライザ１１１に入力されるＲＦ信号の反射損失が所定値以下に収まるようにすることにより、増幅装置１００Ｍの小型化を図ることができる。

【0109】

以上、本発明の例示的な実施形態の増幅装置について説明したが、本発明は、具体的に開示された実施形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

【符号の説明】

【0110】

１００、１００Ｍ 増幅装置
１０１ ＲＦ信号入力端子
１０２ ＲＦ信号出力端子
５０ 出力段増幅器
５１ ＤＡ
５２ ＰＡ（パワーアンプ）
１１０ ＡＰＤ
１１０Ａ バッファアンプ（バッファ回路）
１１０Ａ１ 入力端子
２０２ ＦＥＴ（第１ＦＥＴ）
１１１ リニアライザ
２１２ ＦＥＴ（第２ＦＥＴ、第３ＦＥＴ）
１１２ ゲート制御回路（制御回路）
１１２Ａ カプラ（方向性結合器）
１１２Ｂ 増幅器
１１２Ｂ４ ＦＥＴ（第４ＦＥＴ）
１１２Ｃ 整流器
１１２Ｃ３ コンデンサ
１１２Ｃ４ ダイオード
１１２Ｃ５ コンデンサ（平滑素子）
１１２Ｄ レベルシフタ
１１２Ｄ５ ＦＥＴ（第５ＦＥＴ）
１２０ 分配器
１３０ 結合器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】