特許 7495257 半導体集積回路、および半導体集積回路の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-27

(45)【発行日】2024-06-04

(54)【発明の名称】半導体集積回路、および半導体集積回路の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240528BHJP

   H01L 21/336 20060101ALI20240528BHJP

   H01L 29/06 20060101ALI20240528BHJP

【ＦＩ】

H01L29/78 652L

H01L29/78 653A

H01L29/78 652H

H01L29/78 658B

H01L29/06 301V

H01L29/06 301D

【請求項の数】 6

(21)【出願番号】P 2020053431

(22)【出願日】2020-03-24

(65)【公開番号】P2021153151

(43)【公開日】2021-09-30

【審査請求日】2022-08-26

(73)【特許権者】

【識別番号】000003551

【氏名又は名称】株式会社東海理化電機製作所

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】島 健悟

(72)【発明者】

【氏名】吉田 貴広

(72)【発明者】

【氏名】吉満 翔平

【審査官】石塚 健太郎

(56)【参考文献】

【文献】特表２００８－５０９５５７（ＪＰ，Ａ）

【文献】特表２００３－５２６９４８（ＪＰ，Ａ）

【文献】特開２００９－０１６７３５（ＪＰ，Ａ）

【文献】特開２０１０－１９２６９１（ＪＰ，Ａ）

【文献】特開２００１－２８４５８８（ＪＰ，Ａ）

【文献】特開平１０－２９０００７（ＪＰ，Ａ）

【文献】特表２００２－５３１９４０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板の第１の面に形成されたゲート領域および、複数のソース領域と、
前記半導体基板の第２の面に形成された複数のドレイン領域と、
前記ドレイン領域を前記第１の面まで引き出す導電体を備えた複数の溝構造体と、を含み、
複数の前記ソース領域は、前記ゲート領域を囲んで円環状に配置され、
複数の前記溝構造体は、複数の前記ソース領域を囲んで円環状に配置される、半導体集積回路。

【請求項2】

半導体基板と、
前記半導体基板の第１の面に形成されたゲート領域およびソース領域と、
前記半導体基板の第２の面に形成されたドレイン領域と、
前記半導体基板のｎ型不純物領域に配置され、前記ドレイン領域を前記第１の面まで引き出す導電体を備えた溝構造体と、
前記ｎ型不純物領域と前記溝構造体との間に形成され、前記溝構造体の周囲にあるｐ型不純物領域と、
を含み、
前記ｎ型不純物領域と前記ｐ型不純物領域との界面に複数のｐｎ接合が形成され、
前記ｐｎ接合の全体の内、前記第１の面から前記第２の面に向かって延伸する前記ｐ型不純物領域の先端に位置する部分と前記ドレイン領域との間に、前記ｎ型不純物領域が介在している、半導体集積回路。

【請求項3】

前記溝構造体は、前記第１の面から前記ドレイン領域に至る溝、前記溝の底部を除く側壁に形成された絶縁体、および前記溝の内部に充填されるとともに不純物が添加された前記導電体を含む
請求項１または２に記載の半導体集積回路。

【請求項4】

前記半導体基板がｎ型の半導体基板であり、
前記溝構造体の周囲にｐ型不純物領域が形成された
請求項３に記載の半導体集積回路。

【請求項5】

予め定められた方向に配置された複数の請求項１から請求項４のいずれか１項に記載の半導体集積回路を含み、
複数の前記半導体集積回路の各々が、前記ゲート領域に接続されたゲート電極、前記ソース領域に接続されたソース電極、および前記第１の面において前記溝構造体に接続されたドレイン電極を備え、
複数の前記半導体集積回路の各々の前記ゲート電極、前記ソース電極、およびドレイン電極が、平面視で前記ドレイン電極、前記ソース電極、前記ゲート電極、前記ソース電極、前記ドレイン電極の順で配置された
請求項１から請求項４のいずれか１項に記載の半導体集積回路。

【請求項6】

第１の面にｎ型の第１の不純物領域が形成されたｎ型の半導体ウェハの第２の面から前記第１の不純物領域に至る溝を形成する工程と、
前記溝から露出する前記第１の不純物領域以外の前記溝の側面に絶縁体を形成する工程と、
前記溝の上方から前記絶縁体を介してイオン注入を行い、前記絶縁体の周囲にｐ型の第２の不純物領域を形成する工程と、
を含む半導体集積回路の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路、および半導体集積回路の製造方法に関する。

【背景技術】

【0002】

半導体集積回路の一分野として、トレンチゲート構造を備えた横型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下、「トレンチＭＯＳ」という場合がある）の分野がある。

【0003】

トレンチＭＯＳに関連する文献として、例えば特許文献１が知られている。特許文献１に開示された半導体装置は、ｎ－型ドリフト層の表層にトレンチ、およびトレンチにゲート酸化膜を介して形成されたトレンチゲート電極を備え、トレンチに隣接して形成されたｐ型ベース領域と、ｐ型ベース領域の表層に形成されたｎ型ソース領域を有する構造となっている。そして、トレンチが、ｎ型ソース領域のｎ型ドレイン領域に近い側の端部から、ｎ型ドレイン領域から離れた側の端部まで横切る状態で、ｐ型ベース領域およびｎ型ソース領域と接する構造となっている。

【0004】

トレンチＭＯＳに、さらにスーパージャンクション構造を導入したＭＯＳＦＥＴ（以下、「ＳＪトレンチＭＯＳ」という場合がある）も知られている。スーパージャンクション構造とは、ｎ－層の一部にｐ層を柱状に形成し（ｐピラー層）、ｐ－ｎ層を交互に配置した構造をいう。

【0005】

スーパージャンクション構造を備えたＭＯＳＦＥＴに関連する文献として、例えば特許文献２が知られている。特許文献２に開示された半導体装置は、セル部および終端部からなる縦型ＭＯＳＦＥＴにおいて、セル部にｎピラー層およびｐピラー層を横方向に交互に設け、スーパージャンクション構造を形成する。該スーパージャンクション構造は、１本のｎピラー層と、このｎピラー層の両脇に配置され、それぞれの不純物量がこのｎピラー層の不純物量の半分である２本のｐピラー層とを基本単位として構成されている。特許文献２に係る半導体装置はプレーナ型であるが、トレンチ型でも構成することができるとしている。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２００３－３０３９６２号公報

【文献】特開２００７－２６６５０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ここで、トレンチＭＯＳに限られずＭＯＳＦＥＴ一般においてオン抵抗の低減は１つの課題となっている。オン抵抗を低減するためには一般に高濃度の不純物層を導入するが、この不純物層は縦方向のみならず横方向にも広がる。この点、特許文献１に係る半導体装置では、ドレインの引き出し構造をエピタキシャル層の中に拡散層で形成しているが、この拡散層が横方向にも広がるため、トレンチＭＯＳを微細ピッチで形成することが難しい。そのため、ゲート構造を高密度に形成してオン抵抗の低減を図ることが困難であるという問題がある。

【0008】

一方、特許文献２に係る半導体装置は、ＭＯＳＦＥＴにｐ型ピラー（柱状構造）を付加した構造である。ｐ型ピラーはｎ型ドレインとｐｎ接合を形成し、このｐｎ接合が空乏化され、空乏領域を確保した状態でｎ型ドレインの濃度を上げることができるので、高い耐圧とオン抵抗の低減の両立化を図ることができる。しかしながら、特許文献２に係る半導体装置は縦型構造を前提としており、横型構造に適用を考えた場合、別途の手段によりｎ＋層から表面へ引き出し構造を設ける必要がある。このため、別途の手段を実現するための面積によって単位面積当たりのオン抵抗が大きくなってしまうという問題がある。

【0009】

本発明は、上記事実を考慮し、オン抵抗が低減され、高集積化が可能な半導体集積回路、および半導体集積回路の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明の第１実施態様に係る半導体集積回路では、半導体基板と、半導体基板の第１の面に形成されたゲート領域およびソース領域と、半導体基板の第２の面に形成されたドレイン領域と、ドレイン領域を第１の面まで引き出す導電体を備えた溝構造体と、を含んでいる。

【0011】

第１実施態様に係る半導体集積回路によれば、溝構造体がドレイン領域を第１の面まで引き出す引き出し電極の機能を有している。このため、半導体集積回路のオン抵抗が低減されるとともに、複数の半導体集積回路をち密に配置させることが可能となる。

【0012】

本発明の第２実施態様に係る半導体集積回路では、溝構造体が、第１の面からドレイン領域に至る溝、溝の底部を除く側壁に形成された絶縁体、および溝の内部に充填されるとともに不純物が添加された導電体を含んでいる。

【0013】

第２の実施態様に係る半導体数隻回路によれば、導電体が絶縁体で囲まれているので、導電体と半導体基板とが直接接触していない。このため、不純物の横方向への拡散を抑制することができ、その結果複数の半導体集積回路をち密に配列させることができる。

【0014】

本発明の第３実施態様に係る半導体集積回路では、半導体基板が第１の導電型の半導体基板であり、溝構造体の周囲に第２の導電型の不純物領域が形成されている。

【0015】

第３実施態様に係る半導体数隻回路によれば、第１の導電型の半導体基板の中に第２の導電型の第２の不純物領域が縦方向に形成されることにより、スーパージャンクション構造となっている。このため、半導体集積回路の高耐圧化を図ることができる。

【0016】

本発明の第４実施態様に係る半導体集積回路では、予め定められた方向に配置された複数の上記半導体集積回路を含み、複数の半導体集積回路の各々が、ゲート領域に接続されたゲート電極、ソース領域に接続されたソース電極、および第１の面において溝構造体に接続されたドレイン電極を備え、複数の半導体集積回路の各々のゲート電極、ソース電極、およびドレイン電極が、平面視でドレイン電極、ソース電極、ゲート電極、ソース電極、ドレイン電極の順で配置されている。

【0017】

第４の実施態様に係る半導体集積回路によれば、ゲート電極、ソース電極、およびドレイン電極の各々が第１の面に配置されている。このため、第１の面において半導体集積回路を外部に接続することが可能となる。また、複数の半導体集積回路のゲート電極、ソース電極、およびドレイン電極の各々が予め定められた順序で配置されているので、複数の半導体集積回路をち密に配列させることができる。

【0018】

本発明の第５実施態様に係る半導体集積回路の製造方法では、第１の面に第１の導電型の第１の不純物領域が形成された第１の導電型の半導体ウェハの第２の面から第１の不純物領域に至る溝を形成する工程と、溝から露出する第１の不純物領域以外の溝の側面に絶縁体を形成する工程と、溝の上方から絶縁体を介してイオン注入を行い、絶縁体の周囲に第２の導電型の第２の不純物領域を形成する工程と、を含んでいる。

【0019】

第５実施態様に係る半導体集積回路の製造方法によれば、溝の上方から絶縁体を介してイオン注入を行っている。このため、縦方向に深い第２の導電型の第２の不純物領域を容易に形成することが可能となる。さらにイオン注入による半導体基板の結晶欠陥の発生も抑制することができる。

【発明の効果】

【0020】

本発明によれば、オン抵抗が低減され、高集積化が可能な半導体集積回路、および半導体集積回路の製造方法を提供することができる、という優れた効果を奏する。

【図面の簡単な説明】

【0021】

【図1】本発明の第１の実施の形態に係る半導体集積回路の構成の一例を示す断面図である。

【図2】本発明の第２の実施の形態に係る半導体集積回路の構成の一例を示す断面図である。

【図3】本発明の第２の実施の形態に係る半導体集積回路の製造方法の一例を示す断面図である。

【発明を実施するための形態】

【0022】

以下、図面を参照して、本発明の一実施の形態に係る半導体集積回路、および半導体集積回路の製造方法について説明する。以下の実施の形態では、本発明に係る半導体集積回路をトレンチＭＯＳ、またはＳＪトレンチＭＯＳに適用した形態を例示して説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。

【0023】

［第１の実施の形態］
図１を参照して、本実施の形態に係る半導体集積回路１０について説明する。半導体集積回路１０は、本発明に係る半導体集積回路をトレンチＭＯＳに適用した形態である。図１に示すように、半導体集積回路１０は、半導体基板１１、ドレイン領域１２、ｎ型不純物領域１４、ｐ型不純物領域１６、ポリシリコン層１８、ゲート酸化膜２４、ゲート電極２６、ソース領域２８、酸化膜３６、ソース電極３０、およびドレイン電極３２を含んで構成されている。ゲート電極２６およびゲート酸化膜２４を含む領域がゲート領域に相当する。なお、本実施の形態ではｎ型の半導体基板を用いており、ｎ型不純物領域１４は該半導体基板のエピタキシャル層である。

【0024】

ドレイン領域１２は上記半導体基板１１の裏面にｎ型不純物を導入して形成されている。

【0025】

ポリシリコン層１８は不純物を含むポリシリコンで形成され、ドレイン領域１２とドレイン電極３２とを接続する引き出し電極を構成している。ポリシリコン層１８は、底面を除く内壁に分離酸化膜２０が形成されたトレンチ２２の内部に充填して形成されている。
トレンチ２２、ポリシリコン層１８、分離酸化膜２０を含む構造体が溝構造体４０（ピラー構造体）を構成している。

【0026】

ゲート電極２６は不純物を含むポリシリコンで形成され、底面を含む内壁にゲート酸化膜２４が形成されたトレンチの内部に充填して形成されている。

【0027】

ソース領域２８にはソース電極３０が接続されている。また、Ｐ型不純物領域１６は、ＭＯＳＦＥＴにおけるチャネル領域を構成している。酸化膜３６は、ゲート電極２６とソース電極３０とを分離する絶縁層である。

【0028】

以上の構成を有する本実施の形態に係る半導体集積回路１０では、トレンチＭＯＳにおいてドレインの引き出し電極が、ｎ型不純物領域１４（エピタキシャル層）中に配置された溝構造体４０で形成されている。その結果、ポリシリコン層１８は周囲を分離酸化膜２０で囲まれた構造となっているため、ポリシリコン層１８に含まれる不純物がｎ型不純物領域１４に拡散することが抑制される。また、ポリシリコン層１８に含まれる不純物の濃度は独立して設定することができるので、ドレイン電極３２との接合部分からドレイン領域１２との接合部分に至る引き出し領域としてのポリシリコン層１８を高濃度に形成することができる。

【0029】

以上の結果本実施の形態に係る半導体集積回路１０では、ゲート領域およびドレインの引き出し領域（溝構造体４０）を狭ピッチで形成することが可能となり、ゲート領域を高密度で形成することが可能となっている。また、ドレインの引き出し領域を上部から底部まで高濃度で形成することができるので、ドレインの引き出し領域の抵抗を低減ことが可能となっている。そのため、半導体集積回路１０では、オン抵抗を低減させることができる。

【0030】

ここで、本実施の形態に係る溝構造体４０は、以下の方法で形成することができる。すなわち、ドレイン領域１２を半導体基板１１裏面に対する不純物拡散等で形成した後、半導体基板１１の表面からドレイン領域１２に至るトレンチ２２をエッチング等で形成する。その後トレンチ２２の内部を酸化して分離酸化膜２０を形成し、次にトレンチ２２の底部の分離酸化膜２０をエッチング等により除去する。この際、該エッチングとして異方性エッチングを用いてもよい。その後ＣＶＤ（Ｃｈａｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等によってトレンチの内部に不純物を添加したポリシリコン層１８（ドープドポリシリコン）を成膜する。

【0031】

以上のように、本実施の形態に係るは半導体集積回路１０によれば、オン抵抗が低減され、高集積化が可能な半導体集積回路、および半導体集積回路の製造方法を提供することが可能となる。

【0032】

なお、半導体集積回路１０を横方向（半導体基板１１に平行な平面内）に複数集積化させる場合は、ドレイン電極３２（ここでは「Ｄ」で表記する）、ゲート電極２６（ここでは「Ｇ」と表記する）、ソース電極３０（ここでは「Ｓ」と表記する）について、Ｄ－Ｓ－Ｇ－Ｓ－Ｄの単位で繰り返し配置させる。一方、半導体集積回路１０を円環状（リング状）に形成することも可能であり、この場合は、ソース領域２８をゲート電極２６を囲んで円環状に配置し、溝構造体４０をソース領域２８を囲んで円環状に配置する。

【0033】

［第２の実施の形態］
図２、および図３を参照して、本実施の形態に係る半導体集積回路１０Ａについて説明する。半導体集積回路１０Ａは、本発明に係る半導体集積回路をＳＪトレンチＭＯＳに適用した形態である。半導体集積回路１０Ａは、上記実施の形態に係る半導体集積回路１０にｐ型不純物領域３４を付加した形態である。従って、半導体集積回路１０と同様の構成には同じ符号を付して詳細な説明を省略する。

【0034】

半導体集積回路１０Ａでも、半導体集積回路１０と同様に溝構造体４０を備えている。
すなわち、底部を除くトレンチ２２の側壁に形成された分離酸化膜２０を介して、トレンチ２２内にポリシリコン層１８が充填されている。ポリシリコン層１８には高濃度の不純物が添加されており、ドレイン電極３２との接合部からドレイン領域１２との接合部にかけて形成されている。

【0035】

本実施の形態に係る半導体集積回路１０Ａでは、スーパージャンクションを形成するために第２の導電型の不純物領域に相当するｐ型不純物領域３４を形成している。ｐ型不純物領域３４は、溝構造体４０の外側（分離酸化膜２０の外側）に、分離酸化膜２０と接して形成されている。そして、図２に示すようにｎ型不純物領域１４とｐ型不純物領域３４の界面に複数の（図２では４個）ｐｎ接合（ジャンクション）ｐｎが形成されている。半導体集積回路１０Ａでは、これら複数の縦方向に延伸されたｐｎ接合ｐｎにより、横方向に空乏層を拡大することができる。その結果、半導体集積回路１０Ａでは耐圧を向上させることができる。

【0036】

次に、図３を参照して、半導体集積回路１０Ａの製造方法について説明する。

【0037】

まず、ｎ型のエピタキシャル層であるｎ型不純物領域１４を備え、一方の面に第１の導電型の第１の不純物領域に相当するｎ＋のドレイン領域１２が形成されたｎ型の半導体ウェハを準備する（図３（ａ））。

【0038】

次にエッチングによってトレンチ２２を形成し、内部に分離酸化膜２０を形成する。その後、エッチングによって底部の分離酸化膜を２０を取り除く（図３（ｂ））。

【0039】

次に、トレンチ２０の上方からトレンチ２２の内部に向けてイオン注入Ｉを行い、分離酸化膜２０を介して分離酸化膜２０の外側に第２の導電型の第２の不純物領域に相当するｐ型不純物領域３４を形成する（図３（ｃ））。この際、イオン注入Ｉは、トレンチ２２の側壁を介しての傾斜注入となる。イオン注入Ｉを分離酸化膜２０を介して行うことにより、結晶欠陥の発生が抑制されるという効果もある。また、イオン注入する不純物としては、例えばボロンを用いる。イオン注入Ｉを行った後に、熱処理を行ってｐ型不純物領域３４を熱拡散させてもよい。

【0040】

次に、ＣＶＤ等によりトレンチ２２をドープドポリシリコンで充填してポリシリコン層１８を形成する。また、ｐ型のチャネル層であるｐ型不純物領域１６を半導体基板１１の上面に形成する（図３（ｄ））。

【0041】

次に、ゲート酸化膜２４、ゲート電極２６、酸化膜３６を含むトレンチゲート構造を形成する（図３（ｅ））。

【0042】

次に、次にｎ型不純物によりソース領域２８形成し、配線層の一部としてソース電極３０、ドレイン電極３２を形成する（図３（ｆ））。配線層は、例えばアルミニウムを用いて形成する。以上の工程により、ウェハ状態の半導体集積回路１０Ａが形成される。この後、ダイシング工程等を経て個片化することにより、半導体集積回路１０Ａが完成する。

【0043】

ここで、上記特許文献２に係る半導体装置では、ｐピラー層を形成するために、深い不純物注入により高いアスペクト比の拡散構造を形成する必要がある。そのため、特許文献２に係るｐピラー層を形成するためには高電界によるイオン注入が可能なイオン注入装置が必要となる。これに対し、本実施の形態に係る半導体集積回路１０Ａの製造方法では、上述したように、トレンチ２２を形成した後にイオン注入を行う。そのため、ポリシリコンへの飛程は数１０～数１００ｋｅＶ程度の電界で可能となり、通常の半導体集積回路の形成に使用するイオン注入装置を用いることができる。

【0044】

またポリシリコン層１８によるドレイン領域１２の引き出し構造を構成している溝構造体４０を採用することで横型ＭＯＳ構造を形成することが可能となり、半導体集積回路１０Ａの集積度が高められる。また、表面電極用の半導体パッケージを用いての実装が可能となり、その結果製品への応用範囲を広げることができる。

【0045】

本実施の形態に係る半導体集積回路１０Ａによれば、上記実施の形態に係る半導体集積回路１０同様集積密度を上げることができる。また、本実施の形態に係る半導体集積回路１０Ａによれば、高耐圧化とともに容易にオン抵抗を低減させることができる。つまり、半導体集積回路１０Ａでは、ｎ型不純物領域１４とｐ型不純物領域３４とによるスーパージャンクション構造により横方向に空乏層を拡大することによって、高耐圧化が実現されている。そのため、ｎ型不純物領域１４の濃度を上げて低抵抗化を図っても耐圧への影響を限定的にすることができる。

【0046】

なお、上記実施の形態ではｎ型の半導体基板を用いる形態を例示して説明したが、ｐ型の半導体基板を用いる形態としてもよい。この場合は、上記説明においてｎ型とｐ型を入れ替えて読めばよい。

【符号の説明】

【0047】

１０、１０Ａ・・・半導体集積回路、１１・・・半導体基板、１２・・・ドレイン領域、１４・・・ｎ型不純物領域、１６・・・ｐ型不純物領域、１８・・・ポリシリコン層、２０・・・分離酸化膜、２２・・・トレンチ、２４・・・ゲート酸化膜、２６・・・ゲート電極、２８・・・ソース領域、３０・・・ソース電極、３２・・・ドレイン電極、３４・・・ｐ型不純物領域、３６・・・酸化膜、４０・・・溝構造体、ｐｎ・・・ｐｎ接合、Ｉ・・・イオン注入

【図1】

【図2】

【図3】