特許 7495712 電界効果トランジスタ及びその設計方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-28

(45)【発行日】2024-06-05

(54)【発明の名称】電界効果トランジスタ及びその設計方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240529BHJP

   H01L 29/78 20060101ALI20240529BHJP

【ＦＩ】

H01L29/78 301B

【請求項の数】 12

(21)【出願番号】P 2020031456

(22)【出願日】2020-02-27

(65)【公開番号】P2021136331

(43)【公開日】2021-09-13

【審査請求日】2023-02-02

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、国立研究開発法人科学技術振興機構、研究成果展開事業「低コスト２５０℃動作ｐ／ｎ－ＭＯＳＦＥＴの開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】515277942

【氏名又は名称】株式会社ノベルクリスタルテクノロジー

(74)【代理人】

【識別番号】110002583

【氏名又は名称】弁理士法人平田国際特許事務所

(72)【発明者】

【氏名】加瀬 正史

(72)【発明者】

【氏名】青木 和夫

(72)【発明者】

【氏名】山腰 茂伸

(72)【発明者】

【氏名】内田 悠貴

【審査官】石塚 健太郎

(56)【参考文献】

【文献】国際公開第２０２０／０１３２６２（ＷＯ，Ａ１）

【文献】特開昭６２－２４８２５５（ＪＰ，Ａ）

【文献】特開２０１８－９８４７８（ＪＰ，Ａ）

【文献】特開２０１９－１０６４１７（ＪＰ，Ａ）

【文献】特開２０１３－１３１７３６（ＪＰ，Ａ）

【文献】特開２０１５－２３４３（ＪＰ，Ａ）

【文献】国際公開第２０１９／１９１４６５（ＷＯ，Ａ１）

【文献】Zongyang et al.，1.6 kV Vertical Ga2O3 FinFETs With Source-Connected Field Plates and Normally-off Operation，Proceedings of the 31st International Symposium on Power Semiconductor Devices & ICs，2019年，p. 483-486

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

Ｇａ_２Ｏ_３系半導体層と、
前記Ｇａ_２Ｏ_３系半導体層の内部に形成されたｎ型のソース領域及びｎ型のドレイン領域と、
前記ソース領域と前記ドレイン領域間の前記Ｇａ_２Ｏ_３系半導体層であるｎ型のチャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域に接続されたソース電極と、
前記ドレイン領域に接続されたドレイン電極と、
を備えた電界効果トランジスタであって、
前記ゲート電極と前記チャネル領域間にマイナス電荷からなる界面電荷が形成され、
ゲート閾値電圧が４．５Ｖ以上である、
電界効果トランジスタ。

【請求項2】

前記チャネル領域のドナーキャリア濃度が、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下である、
請求項１に記載の電界効果トランジスタ。

【請求項3】

前記チャネル領域の深さは１０ｎｍ以上３μｍ以下とする、
請求項１または２に記載の電界効果トランジスタ。

【請求項4】

前記ゲート絶縁膜が、Ａｌ_２Ｏ_３からなり、その厚さが５ｎｍ以上１４０ｎｍ以下である、
請求項１乃至３の何れか１項に記載の電界効果トランジスタ。

【請求項5】

前記界面電荷は、前記チャネル領域の上部、または前記チャネル領域の前記ゲート絶縁膜との界面に形成される、
請求項１乃至４の何れか１項に記載の電界効果トランジスタ。

【請求項6】

前記界面電荷は、前記ゲート絶縁膜の内部、または前記ゲート絶縁膜の前記チャネル領域との界面に形成される、
請求項１乃至４の何れか１項に記載の電界効果トランジスタ。

【請求項7】

前記チャネル領域と前記ドレイン領域に接する領域の前記Ｇａ_２Ｏ_３系半導体層に形成されたドリフト領域をさらに備えた、
請求項１乃至６の何れか１項に記載の電界効果トランジスタ。

【請求項8】

前記Ｇａ_２Ｏ_３系半導体層は、Ｇａ_２Ｏ_３、ＡｌＮ、ＳｉＣ、ダイヤモンド、サファイア、Ｓｉ、ＳｉＯ_２、Ｓｉ_３Ｎ_４、あるいはＢＮのいずれかからなる基板上に形成されている、
請求項１乃至７の何れか１項に記載の電界効果トランジスタ。

【請求項9】

Ｇａ_２Ｏ_３系半導体層と、
前記Ｇａ_２Ｏ_３系半導体層の内部に形成されたｎ型のソース領域及びｎ型のドレイン領域と、
前記ソース領域と前記ドレイン領域間の前記Ｇａ_２Ｏ_３系半導体層であるｎ型のチャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域に接続されたソース電極と、
前記ドレイン領域に接続されたドレイン電極と、
を備えた電界効果トランジスタであって、
前記ゲート電極と前記チャネル領域間にマイナス電荷からなる界面電荷が形成され、
少なくとも、前記界面電荷、前記ゲート絶縁膜の厚さ及び比誘電率を考慮して決定されたゲート閾値電圧を有する、
電界効果トランジスタ。

【請求項10】

前記ゲート絶縁膜の厚さ、前記ゲート絶縁膜の比誘電率、前記チャネル領域のドナーキャリア濃度、及び前記チャネル領域のチャネル深さの何れか１つ以上を用いて制御されたゲート閾値電圧を有する、
請求項９に記載の電界効果トランジスタ。

【請求項11】

Ｇａ_２Ｏ_３系半導体層と、
前記Ｇａ_２Ｏ_３系半導体層の内部に形成されたｎ型のソース領域及びｎ型のドレイン領域と、
前記ソース領域と前記ドレイン領域間の前記Ｇａ_２Ｏ_３系半導体層であるｎ型のチャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域に接続されたソース電極と、
前記ドレイン領域に接続されたドレイン電極と、
を備えた電界効果トランジスタの設計方法であって、
前記ゲート電極と前記チャネル領域間にマイナス電荷からなる界面電荷が形成され、
少なくとも、前記界面電荷、前記ゲート絶縁膜の厚さ及び比誘電率を考慮して、ゲート閾値電圧を決定する、
電界効果トランジスタの設計方法。

【請求項12】

前記ゲート絶縁膜の厚さ、前記ゲート絶縁膜の比誘電率、前記チャネル領域のドナーキャリア濃度、及び前記チャネル領域のチャネル深さの何れか１つ以上を用いて、ゲート閾値電圧を制御する、
請求項１１に記載の電界効果トランジスタの設計方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電界効果トランジスタ及びその設計方法に関する。

【背景技術】

【0002】

高温環境下や放射線被曝環境下等の過酷な環境下でも動作可能なセンサーシステムに用いる半導体として、バンドギャップが非常に大きいＧａ_２Ｏ_３が注目されている。

【0003】

Ｇａ_２Ｏ_３では、ｎ型は出来るが、ｐ型は高抵抗となり現状では安定して実現することが困難であった。そのため、Ｇａ_２Ｏ_３系半導体を用いた電界効果トランジスタでは、構造上ディプレッション型のＭＯＳ－ＦＥＴを採用し、ゲート金属とＧａ_２Ｏ_３系半導体層の界面にゲート絶縁膜を設けた構造となっている。

【0004】

なお、この出願の発明に関連する先行技術文献情報としては、特許文献１がある。

【先行技術文献】

【特許文献】

【0005】

【文献】国際公開第２０１９／１９１４６５号

【発明の概要】

【発明が解決しようとする課題】

【0006】

従来、Ｇａ_２Ｏ_３系半導体を用いた電界効果トランジスタでは、上述のような構造となっているために、ノーマリオン動作となっている。しかし、現状用いられているＳｉやＳｉＣを用いたパワーデバイスからの置き換えや、安全性を考慮すると、ノーマリオフ動作とすることが望まれる。その上で、現状用いられているＳｉやＳｉＣを用いたパワーデバイスと同程度のゲート閾値電圧とし、誤動作を抑制し汎用性を高めることが望まれる。

【0007】

そこで、本発明は、高温環境下や放射線被曝環境下で使用可能であり、かつ、ノーマリオフ動作を実現した汎用性の高い電界効果トランジスタ及びその設計方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の一態様は、上記目的を達成するために、下記［１］乃至［１０］の電界効果トランジスタ、及び下記［１１］，［１２］の電界効果トランジスタの設計方法を提供する。

【0009】

［１］Ｇａ_２Ｏ_３系半導体層と、前記Ｇａ_２Ｏ_３系半導体層の内部に形成されたｎ型のソース領域及びｎ型のドレイン領域と、前記ソース領域と前記ドレイン領域間の前記Ｇａ_２Ｏ_３系半導体層であるｎ型のチャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、を備えた電界効果トランジスタであって、前記ゲート電極と前記チャネル領域間にマイナス電荷からなる界面電荷が形成され、ゲート閾値電圧が４．５Ｖ以上である、電界効果トランジスタ。

【0010】

［２］前記チャネル領域のドナーキャリア濃度が、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下である、［１］に記載の電界効果トランジスタ。

【0011】

［３］前記チャネル領域の深さは１０ｎｍ以上３μｍ以下とする、［１］または［２］に記載の電界効果トランジスタ。

【0012】

［４］前記ゲート絶縁膜が、Ａｌ_２Ｏ_３からなり、その厚さが５ｎｍ以上１４０ｎｍ以下である、［１］乃至［３］の何れか１項に記載の電界効果トランジスタ。

【0013】

［５］前記界面電荷は、前記チャネル領域の上部、または前記チャネル領域の前記ゲート絶縁膜との界面に形成される、［１］乃至［４］の何れか１項に記載の電界効果トランジスタ。

【0014】

［６］前記界面電荷は、前記ゲート絶縁膜の内部、または前記ゲート絶縁膜の前記チャネル領域との界面に形成される、［１］乃至［４］の何れか１項に記載の電界効果トランジスタ。

【0015】

［７］前記チャネル領域と前記ドレイン領域に接する領域の前記Ｇａ_２Ｏ_３系半導体層に形成されたドリフト領域をさらに備えた、［１］乃至［６］の何れか１項に記載の電界効果トランジスタ。

【0016】

［８］前記Ｇａ_２Ｏ_３系半導体層は、Ｇａ_２Ｏ_３、ＡｌＮ、ＳｉＣ、ダイヤモンド、サファイア、Ｓｉ、ＳｉＯ_２、Ｓｉ_３Ｎ_４、あるいはＢＮのいずれかからなる基板上に形成されている、［１］乃至［７］の何れか１項に記載の電界効果トランジスタ。

【0017】

［９］Ｇａ_２Ｏ_３系半導体層と、前記Ｇａ_２Ｏ_３系半導体層の内部に形成されたｎ型のソース領域及びｎ型のドレイン領域と、前記ソース領域と前記ドレイン領域間の前記Ｇａ_２Ｏ_３系半導体層であるｎ型のチャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、を備えた電界効果トランジスタであって、前記ゲート電極と前記チャネル領域間にマイナス電荷からなる界面電荷が形成され、少なくとも、前記界面電荷、前記ゲート絶縁膜の厚さ及び比誘電率を考慮して決定されたゲート閾値電圧を有する、電界効果トランジスタ。

【0018】

［１０］前記ゲート絶縁膜の厚さ、前記ゲート絶縁膜の比誘電率、前記チャネル領域のドナーキャリア濃度、及び前記チャネル領域のチャネル深さの何れか１つ以上を用いて制御されたゲート閾値電圧を有する、［９］に記載の電界効果トランジスタ。

【0019】

［１１］Ｇａ_２Ｏ_３系半導体層と、前記Ｇａ_２Ｏ_３系半導体層の内部に形成されたｎ型のソース領域及びｎ型のドレイン領域と、前記ソース領域と前記ドレイン領域間の前記Ｇａ_２Ｏ_３系半導体層であるｎ型のチャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、を備えた電界効果トランジスタの設計方法であって、前記ゲート電極と前記チャネル領域間にマイナス電荷からなる界面電荷が形成され、少なくとも、前記界面電荷、前記ゲート絶縁膜の厚さ及び比誘電率を考慮して、ゲート閾値電圧を決定する、電界効果トランジスタの設計方法。

【0020】

［１２］前記ゲート絶縁膜の厚さ、前記ゲート絶縁膜の比誘電率、前記チャネル領域のドナーキャリア濃度、及び前記チャネル領域のチャネル深さの何れか１つ以上を用いて、ゲート閾値電圧を制御する、［１１］に記載の電界効果トランジスタの設計方法。

【発明の効果】

【0021】

本発明によれば、高温環境下や放射線被曝環境下で使用可能であり、かつ、ノーマリオフ動作を実現した汎用性の高い電界効果トランジスタ及びその設計方法を提供できる。

【図面の簡単な説明】

【0022】

【図1】図１（ａ）は、本発明の一実施の形態に係る電界効果トランジスタ（ＦＥＴ）を示す垂直断面図、図１（ｂ）はその平面図である。

【図2】電界効果トランジスタ（ＦＥＴ）の動作を説明する図である。

【図3】図３（ａ）は、図１（ａ）の電界効果トランジスタ（ＦＥＴ）においてゲート絶縁膜とゲート電極を省略し、チャネル深さＤを５０ｎｍとした際のＩ－Ｖ特性であり、図３（ｂ）はチャネル深さＤを１２０ｎｍとした際のＩ－Ｖ特性である。

【図4】本発明の一変形例に係る電界効果トランジスタ（ＦＥＴ）の垂直断面図である。

【図5】図５（ａ）は、図１（ａ）の電界効果トランジスタ（ＦＥＴ）を試作した際のドレイン電流－ゲート電圧曲線の測定結果を示す図であり、図５（ｂ）は、図４の電界効果トランジスタ（ＦＥＴ）を試作した際のドレイン電流－ゲート電圧曲線の測定結果を示す図である。

【図6】図１（ａ）の電界効果トランジスタ（ＦＥＴ）において、ゲート絶縁膜の厚さを変化させた際のゲート閾値電圧及びフラットバンド電圧を示す図である。

【図7】図１（ａ）の電界効果トランジスタ（ＦＥＴ）において、チャネル領域のドナーキャリア濃度を変化させた際のドレイン電流－ゲート電圧曲線を示す図である。

【図8】図１（ａ）の電界効果トランジスタ（ＦＥＴ）において、チャネル深さＤを変化させた際のドレイン電流－ゲート電圧曲線を示す図である。

【図9】図４の電界効果トランジスタ（ＦＥＴ）において、チャネル深さＤを変化させた際のドレイン電流－ゲート電圧曲線を示す図である。

【発明を実施するための形態】

【0023】

［実施の形態］
以下、本発明の実施の形態を添付図面にしたがって説明する。

【0024】

（電界効果トランジスタの全体構成）
図１（ａ）は、本実施の形態に係る電界効果トランジスタ（ＦＥＴ）の垂直断面図であり、図１（ｂ）はその平面図である。

【0025】

図１（ａ），（ｂ）に示すように、ＦＥＴ１は、Ｇａ_２Ｏ_３系半導体層２と、Ｇａ_２Ｏ_３系半導体層２の内部に形成されたソース領域３及びドレイン領域４と、ソース領域３とドレイン領域４間のＧａ_２Ｏ_３系半導体層２であるチャネル領域５上に、ゲート絶縁膜６を介して形成されたゲート電極７と、ソース領域３に接続されたソース電極８と、ドレイン領域４に接続されたドレイン電極９と、を備えている。

【0026】

Ｇａ_２Ｏ_３系半導体層２は、Ｇａ_２Ｏ_３系材料からなる層である。Ｇａ_２Ｏ_３系半導体層２は、絶縁性又は弱いｎ型伝導性を有し、典型的には、意図的に添加される不純物を含まないＧａ_２Ｏ_３系材料からなる。

【0027】

ここで、Ｇａ_２Ｏ_３系材料とは、Ｇａ_２Ｏ_３、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ_２Ｏ_３をいう。例えば、Ａｌ及びＩｎが添加されたＧａ_２Ｏ_３である（Ｇａ_ｘＡｌ_ｙＩｎ_{（１－ｘ－ｙ）}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。

【0028】

Ｇａ_２Ｏ_３系半導体層２を構成するＧａ_２Ｏ_３系材料が単結晶である場合、Ｇａ_２Ｏ_３系半導体層２は、例えば、Ｇａ_２Ｏ_３系単結晶からなる基板１０上に、当該基板１０を下地とするエピタキシャル成長により形成されるエピタキシャル層である。Ｇａ_２Ｏ_３系半導体層２を構成するＧａ_２Ｏ_３単結晶の結晶構造は、典型的には単斜晶系であるβ型である。本実施の形態では、ＭＢＥ（Molculer Beam Epitaxy）法やＨＶＰＥ（Hydride Vapor Phase Epitaxy）法によりＧａ_２Ｏ_３系半導体層２を形成した。

【0029】

基板１０は、例えば、Ｆｅ、Ｍｇなどのアクセプター不純物が添加されたＧａ_２Ｏ_３系単結晶からなる基板であり、アクセプター不純物の添加により高抵抗化されている。なお、ＭｇよりもＦｅの方がＧａ_２Ｏ_３系単結晶中での熱拡散が小さく、チャンネル領域まで拡散してデバイス性能を低下させるおそれが少ないため、基板１０へ添加されるアクセプター不純物として好ましい。なお、基板１０は、Ｇａ_２Ｏ_３系単結晶に限らず、例えば、ＡｌＮ、ＳｉＣ、ダイヤモンド、サファイア、Ｓｉ、ＳｉＯ_２、Ｓｉ_３Ｎ_４（ＳｉＮ）、あるいはＢＮのいずれかから構成されてもよい。

【0030】

ソース領域３及びドレイン領域４は、イオン注入などによりｎ型不純物が添加された領域である。ソース領域３及びドレイン領域４は、Ｇａ_２Ｏ_３系半導体層２に含まれるｎ型の領域であり、ｎ型のＧａ_２Ｏ_３系材料からなる領域である。ソース領域３及びドレイン領域４のドナーキャリア濃度は、例えば１×１０^１９ｃｍ^－３である。

【0031】

ＦＥＴ１では、Ｇａ_２Ｏ_３系半導体層２の内部の表面近傍のソース領域３とドレイン領域４との間に連続する領域が、ＦＥＴ１の動作時にチャネルが形成されるチャネル領域５となる。チャネル領域５は、例えばイオン注入などによりｎ型不純物が添加されたｎ－領域であり、Ｇａ_２Ｏ_３系半導体層２の意図的に添加される不純物を含まない領域が有し得るｎ型伝導性より強く、ソース領域３及びドレイン領域４より弱いｎ型伝導性を有する。

【0032】

チャネル領域５のドナーキャリア濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下とするとよい。チャネル領域５のドナーキャリア濃度を１×１０^１５ｃｍ^－３以上とするのは、チャネル領域５のドナーキャリア濃度を１×１０^１５ｃｍ^－３未満とすることは技術的に困難であるためである。本実施の形態では、ＨＶＰＥ法によりＧａ_２Ｏ_３系半導体層２を形成することで、１×１０^１５ｃｍ^－３程度の低いドナーキャリア濃度を実現可能としており、これにより、ＦＥＴ１の設計を容易としている。また、チャネル領域５の深さであるチャネル深さＤが１０ｎｍ未満になると量子効果が表れるため、チャネル深さＤは１０ｎｍ以上とすることが望まれるが、チャネル深さを１０ｎｍ以上とし、かつゲート閾値電圧を４．５Ｖ以上とするためには、チャネル領域５のドナーキャリア濃度を１×１０^１８ｃｍ^－３以下とする必要がある。

【0033】

さらに、チャネル領域５のドナーキャリア濃度を１×１０^１５ｃｍ^－３以上、かつゲート閾値電圧を４．５Ｖ以上とするためには、チャネル深さＤを３μｍ以下とする必要がある。上述のように、量子効果を避けるためにはチャネル深さＤを１０ｎｍ以上とすることが望ましいため、チャネル深さＤは、１０ｎｍ以上３μｍ以下とするとよい。

【0034】

ゲート電極７は、例えば、Ａｕ、Ａｌ、Ｔｉ、Ｓｎ、Ｇｅ、Ｉｎ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗ、Ｍｏ、Ｃｒ、Ｃｕ、Ｐｂなどの金属、これらの金属のうちの２つ以上を含む合金、又は高濃度のドーパントを含む半導体からなる。ソース電極８及びドレイン電極９は、ソース領域３及びドレイン領域４とオーミック接合を形成するＴｉ／Ａｕ，Ｉｎ等の導電性材料からなる。

【0035】

ゲート絶縁膜６は、ＳｉＯ_２、ＨｆＯ_２、ＡｌＮ、ＳｉＮ、Ａｌ_２Ｏ_３、β－（Ａｌ_ｘＧａ_１－ｘ）_２Ｏ_３（０≦ｘ≦１）などの絶縁材料からなる。ゲート絶縁膜６の厚さ及び比誘電率を制御することで、ＦＥＴ１のゲート閾値電圧Ｖ_ｔｈを制御することが可能である。この点の詳細については後述する。ゲート絶縁膜６は、例えばＡＬＤ（Atomic Layer Deposition）法等により形成される。

【0036】

ゲート長ＧＬは、例えば１．０μｍ以上３．０μｍ以下である。ゲート幅ＧＷは、例えば２００μｍである。ただし、ゲート長ＧＬやゲート幅ＧＷはこれに限らず、適宜調整可能である。

【0037】

（ノーマリオフ動作の実現とゲート閾値電圧Ｖ_ｔｈの制御）
図２に示すように、本実施の形態に係るＦＥＴ１では、ゲート電極７とチャネル領域５間に、マイナス電荷からなる界面電荷１１が形成されており、この界面電荷１１とゲート絶縁膜６の影響（厚さ及び比誘電率）を考慮することで、４．５Ｖ以上のゲート閾値電圧Ｖ_ｔｈを実現している。以下、この点について詳細に説明する。

【0038】

ゲート電圧が０Ｖの時の空乏層１２の深さＷは、［数１］に示す式（１）で表される。この空乏層１２の深さＷがチャネル深さＤよりも大きい関係、すなわちＷ＞Ｄの関係にあれば、ＦＥＴ１はノーマリオフとなる。

【数1】

【0039】

式（１）中のフラットバンド電圧Ｖ_ＦＢに関しては、下式（２）が一般に用いられている。
Ｖ_ＦＢ＝Φ_ＭＳ＋（Ｑ_ｉｔ／Ｃ_ｏｘ） ・・・（２）
式（２）中、φ_ＭＳは仕事関数電位差（Ｇａ_２Ｏ_３系半導体層２の仕事関数とゲート電極７の仕事関数との差分）であり、Ｑ_ｉｔは界面電荷１１における単位面積当たりの実効界面電荷、Ｃ_ＯＸは単位面積当たりのゲート絶縁膜６の静電容量である。

【0040】

上述の式（２）において、φ_ＭＳについては、ゲート絶縁膜６が非常に薄いとすること、及び、通常のゲートにｐ型を使用した場合には空乏層１２がすぐに反転してｎ型になることから、ゲート絶縁膜６の影響を無視する傾向にある。しかし、ＦＥＴ１においては、空乏層１２の深さＷのみでゲート制御を行うため、空乏層１２の静電容量に対してゲート絶縁膜６の静電容量が直列に入ることとなり、ゲート絶縁膜６の影響を無視できなくなってくる。

【0041】

例えば、界面電荷１１が無くゲート絶縁膜６も無いと仮定し、ゲート電極７にＮｉを用いた場合、Ｎｉの仕事関数を５．２ｅＶとし、Ｇａ_２Ｏ_３系半導体層２の仕事関数を４．０ｅＶとすると、φ_ＭＳは１．２Ｖとなり、これがＶ_ＦＢとなる。この時の空乏層１２の深さは５１．５ｎｍとなるので、例えばチャネル深さＤが５０.０ｎｍである場合には、ノーマリオフとなるはずである。

【0042】

しかし、例えば、厚さ２０ｎｍ、比誘電率８．１（Ａｌ_２Ｏ_３）のゲート絶縁膜６が存在する場合、このゲート絶縁膜６をＧａ_２Ｏ_３の比誘電率１０とした場合の等価厚さが２４．７ｎｍとなるため、等価的なＧａ_２Ｏ_３の厚さ（チャネル深さ）は、５０．０＋２４．７＝７４．７ｎｍとなる。そのため、上述のように空乏層１２の深さが５１．５ｎｍである場合、空乏層１２がチャネル領域５の端点まで届かずノーマリオンとなってしまう。これは、φ_ＭＳが下がったのと等価と考えることができる。以下、ゲート絶縁膜６をＧａ_２Ｏ_３の比誘電率１０とした場合の等価厚さを、等価絶縁膜厚さという。

【0043】

ここで、空乏層１２の深さが等価絶縁膜厚さに届く（空乏層１２の深さが等価絶縁膜厚さと等しくなる）電圧をＶ_ＧＡＯとすると、ゲート絶縁膜６の等価絶縁膜厚さｔ_ＧＡＯは、［数２］に示す式（３）により求めることができる。

【数2】

【0044】

式（３）を変形し、ゲート絶縁膜６をＧａ_２Ｏ_３の比誘電率１０とした場合の等価単位面積静電容量をＣ_ＧＡＯとすると、下式（４）が得られる。
Ｖ_ＧＡＯ＝（ｔ_ＧＡＯｑＮ_Ｄ）／（２Ｃ_ＧＡＯ） ・・・（４）

【0045】

本発明者らは、式（４）で得られるＶ_ＧＡＯを考慮し、上述の式（２）に代えて、下式（５）を用いてフラットバンド電圧Ｖ_ＦＢを求めるようにした。
Ｖ_ＦＢ＝Φ_ＭＳ－Ｖ_ＧＡＯ＋（Ｑ_ｉｔ／Ｃ_ｏｘ） ・・・（５）
式（５）より、フラットバンド電圧Ｖ_ＦＢは、ゲート絶縁膜６の影響により低下することが分かる。

【0046】

次に、界面電荷１１について検討する。一般的にシリコンなどに、酸化絶縁膜を設けると、酸化絶縁膜の酸素欠損により、界面にプラス電荷が出来るとされている。本発明者らは、図１（ａ）においてゲート絶縁膜６とゲート電極７を省略し、チャネル深さＤを５０ｎｍ、１２０ｎｍとしたＦＥＴを作成し試験を行った。チャネル領域５のドナーキャリア濃度は５×１０^１７ｃｍ^－３とし、ゲート長ＧＬは３μｍとした。その結果、チャネル深さＤを５０ｎｍとしたＦＥＴはノーマリオフとなり、チャネル深さＤを１２０ｎｍとしたＦＥＴはノーマリオンとなった。チャネル深さＤを５０ｎｍとしたＦＥＴでは、バリアーが出来高抵抗でありショットキーライクな特性が得られ、図３（ａ）に示すようなＩ－Ｖ特性となった。また、チャネル深さＤを１２０ｎｍとしたＦＥＴでは、オーミック特性が得られ図３（ｂ）に示すようなＩ－Ｖ特性が得られた。なお、図３（ａ），（ｂ）における横軸のゲート電圧は、チャネル領域５の上部における電圧（ゲート電極７を設ける位置での電圧）を表している。

【0047】

ここで、チャネル深さＤを１２０ｎｍとしたＦＥＴについて検討する。上述のように、チャネル領域５のドナーキャリア濃度は５×１０^１７ｃｍ^－３であり、ゲート長ＧＬは３μｍであるから、抵抗率ρは１／（素電荷×キャリア移動度×キャリア濃度）より、０．１５６Ω・ｃｍとなり、抵抗値は１９．５Ωとなる。しかし、作成したＦＥＴに実際に電流を流して抵抗値を計測したところ、抵抗値の測定結果は１１４０Ωであった。このことから、Ｉ－Ｖ特性はオーミックであるが、チャネルが大幅に狭くなっている事が推測できる。これは、Ｇａ_２Ｏ_３の空間表面界面（チャネル領域５の表面あるいは上部）にマイナス電荷からなる界面電荷１１が存在し、それによる空乏層１２が、チャネルを狭めているためと考えられる。この事から、Ｇａ_２Ｏ_３の場合、ゲート絶縁膜６による電荷よりも、Ｇａ_２Ｏ_３そのものの表面電荷（界面電荷１１）がノーマリオフとその閾値の決定に関して支配的であると考えられる。

【0048】

以上の検討結果より、本実施の形態では、ゲート電極７とチャネル領域５間にマイナス電荷からなる界面電荷１１が存在することを考慮し、かつ、ゲート絶縁膜６の厚さ及び比誘電率（上述のＶ_ＧＡＯ）を考慮して、ゲート閾値電圧Ｖ_ｔｈを決定するようにした。ここでは、ゲート絶縁膜６やゲート電極７を省略した状態で検討を行ったが、実際にはチャネル領域５上にゲート絶縁膜６及びゲート電極７が形成されることになる。この場合、界面電荷１１は、ゲート電極７とチャネル領域５間に形成されることになる。ここでは、界面電荷１１が、チャネル領域５の上部またはチャネル領域５のゲート絶縁膜６との界面に形成されるとする。ただし、これに限らず、界面電荷１１は、ゲート絶縁膜６の内部またはゲート絶縁膜６のチャネル領域５との界面に形成されるとしてもよい。

【0049】

ゲート閾値電圧をＶ_ｔｈ、チャネル深さをＤとすると、［数３］に示す式（６）が得られる。

【数3】

この式（６）を変形すると、下式（７）が得られる。
Ｖ_ｔｈ＝Ｖ_ＦＢ－（Ｄ^２ｑＮ_Ｄ）／（２ε_ｓε_０） ・・・（７）
なお、式（７）におけるＶ_ＦＢは、上述の式（５）により求める。

【0050】

このように、本実施の形態によれば、上述の式（７）を用いて、ＦＥＴ１のゲート閾値電圧Ｖ_ｔｈを適宜に制御することが可能である。本実施の形態では、各パラメータを調整することで、ゲート閾値電圧Ｖ_ｔｈを４．５Ｖ以上に制御する。

【0051】

なお、ゲート閾値電圧Ｖ_ｔｈがＦＥＴ１に供給される電源電圧より大きいと、スイッチ動作が行えなくなるため、ゲート閾値電圧Ｖ_ｔｈは、ＦＥＴ１に供給される電源電圧以下であるとよい。つまり、ゲート閾値電圧Ｖ_ｔｈは、４．５Ｖ以上電源電圧以下であるとよい。

【0052】

また、ゲート絶縁膜６としてＡｌ_２Ｏ_３を用いる場合、ゲート絶縁膜６の厚さは、５ｎｍ以上１４０ｎｍ以下とすることが望ましい。この理由については、図６を用いて後に説明する。なお、ゲート絶縁膜６としては、ＳｉＯ_２やＨｆＯ_２等の他の絶縁膜を用いてもよく、この場合、当該絶縁膜の比誘電率をε_ｓ＿ｘ、Ａｌ_２Ｏ_３の比誘電率をε_ｓ＿ａとすると、ゲート絶縁膜６の厚さは、５×（ε_ｓ＿ｘ／ε_ｓ＿ａ）ｎｍ以上１４０×（ε_ｓ＿ｘ／ε_ｓ＿ａ）ｎｍ以下とするとよい。

【0053】

（変形例）
図４に示すＦＥＴ１ａは、図１（ａ）のＦＥＴ１において、チャネル領域５とドレイン領域４に接する領域のＧａ_２Ｏ_３系半導体層２に形成されたドリフト領域１３をさらに備えたものである。ドリフト領域１３は、チャネル領域５とドレイン領域４に接する領域のＧａ_２Ｏ_３系半導体層２にイオン注入などによりｎ型不純物を添加することで形成される。

【0054】

ドリフト領域１３を備え、ゲート－ドレイン間の空乏層１２を広げる事により、短ゲート効果を抑制し、ソース－ドレイン間の漏れ電流を抑えると共に、ドレインの飽和電流特性を改善し、ソース－ドレイン電流遮断時の耐圧を高めることが可能になる。なお、ドリフト領域１３のドナーキャリア濃度を高めることで、ドリフト領域１３の厚さＤｄを抑えることも可能である。

【0055】

（検証）
ゲート絶縁膜６を厚さ２０ｎｍのＡｌ_２Ｏ_３とした図１（ａ）のＦＥＴ１と、ゲート絶縁膜６を厚さ４０ｎｍのＡｌ_２Ｏ_３とした図４のＦＥＴ１ａとを試作した。両ＦＥＴ１，１ａとも、ゲート絶縁膜６はＡＬＤ（原子層堆積）により形成した。ゲート電極７は、Ｎｉの上にＡｕを蒸着して形成し、仕事関数電位差φ_ＭＳは１．２Ｖとした。ソース領域３及びドレイン領域４のドナーキャリア濃度は３×１０^１９ｃｍ^－３とし、チャネル領域５のドナーキャリア濃度は５×１０^１７ｃｍ^－３とし、ゲート長ＧＬは１μｍ、チャネル深さＤは４５ｎｍとした。また、ＦＥＴ１ａにおけるドリフト領域１３の長さＤＬは５μｍとし、ドリフト領域１３の厚さＤｄは１０５ｎｍとした。

【0056】

試作したＦＥＴ１のドレイン電流－ゲート電圧曲線の測定結果を図５（ａ）に示す。図５（ａ）より、ゲート閾値電圧Ｖ_ｔｈの測定結果は３．７Ｖであった。なお、ゲート閾値電圧Ｖ_ｔｈは、ドレイン電流－ゲート電圧曲線において、ドレイン電流の漸近線（図示破線）がドレイン電流ゼロの時の（ドレイン電流＝０の線と交わる位置での）ゲート電圧の値である。この結果から、界面電荷１１の電荷密度は８．５０×１０^１２／ｅＶｃｍ^２であることが分かった。得られた界面電荷１１の電荷密度を用いて、上述の式（７）によりＦＥＴ１ａのゲート閾値電圧Ｖ_ｔｈを求めたところ、７．５Ｖであった。

【0057】

これに対して、試作したＦＥＴ１ａのドレイン電流－ゲート電圧曲線の測定結果は図５（ｂ）のようになった。図５（ｂ）より、ゲート閾値電圧Ｖ_ｔｈの測定結果は７．５Ｖであり、演算により求めた値（７．５Ｖ）とほぼ同じ結果が得られた。以上より、式（７）で示されるモデルの妥当性が検証できた。

【0058】

（電界効果トランジスタの設計方法）
本実施の形態に係る電界効果トランジスタの設計方法では、上述の式（７）を用いて、少なくとも、界面電荷１１、ゲート絶縁膜６の厚さ及び比誘電率を考慮して、ゲート閾値電圧Ｖ_ｔｈを決定する。より詳細には、本実施の形態に係る電界効果トランジスタの設計方法では、ゲート絶縁膜６の厚さ、ゲート絶縁膜６の比誘電率、チャネル領域５のドナーキャリア濃度、及びチャネル領域５のチャネル深さの何れか１つ以上を用いて、ゲート閾値電圧Ｖ_ｔｈを制御する。

【0059】

具体的には、まず、仕事関数電位差φ_ＭＳを決定すべく、ゲート電極７に用いる金属を決定するとよい。この際、上述の式（５）で示されるフラットバンド電圧Ｖ_ＦＢを大きくしておくと、ゲート閾値電圧Ｖ_ｔｈの調整が容易になるため、仕事関数の大きな金属を選択するとよい。

【0060】

単位面積当たりの実効界面電荷Ｑ_ｉｔについては、Ｇａ_２Ｏ_３は他の半導体に比べ大きいものの、ゲート絶縁膜６を設ける面によって変化する。ゲート絶縁膜６をＧａ_２Ｏ_３の（０１０）面に設けた場合に界面電荷１１は最大となり、電荷密度は８．５０×１０^１２／ｅＶｃｍ^２となり、Ｑ_ｉｔは１．３６×１０^２Ｃ／ｃｍ^２となる。なお、ゲート絶縁膜６をＧａ_２Ｏ_３の（１００）面に設けた場合には、Ｑ_ｉｔは半分の値となり、その間の角度では（１００）面を０度、（０１０）面を９０度として角度に比例して変化する。界面電荷１１の電荷密度は、例えば、１．００×１０^１１／ｅＶｃｍ^２以上１．００×１０^１３／ｅＶｃｍ^２以下である。

【0061】

単位面積当たりのゲート絶縁膜６の静電容量Ｃ_ＯＸを小さくすること、すなわちゲート絶縁膜６を厚くすることでも、ゲート閾値電圧Ｖ_ｔｈを上げる事ができるが、相互コンダクタンスが低下してしまうため、ゲート－ソース間の電圧に耐える厚さを選択する必要がある。その上で、ゲート閾値電圧Ｖ_ｔｈの調整は、チャネル領域のドナーキャリア濃度Ｎ_Ｄとチャネル深さＤで行うことがより好ましい。特に、チャネル深さＤは二乗で変化するため、効果が大きい（式（７）参照）。

【0062】

このように、ゲート絶縁膜６を設けるＧａ_２Ｏ_３の面方位によって界面電荷１１の密度は変化するが、予測が可能であり、予め試作により界面電荷１１の密度を知ることができる。その上で、チャネル領域５のドナーキャリア濃度Ｎ_Ｄ、チャネル深さＤ、ゲート絶縁膜６の厚さ、ゲート絶縁膜６の比誘電率のいずれかを選択的に変えることで、所望のゲート閾値電圧Ｖ_ｔｈを実現することができる。以下、これらのパラメータを変化させた際のゲート閾値電圧Ｖ_ｔｈの変化について検討する。

【0063】

まず、ゲート絶縁膜６の材質の影響を検討するため、ゲート絶縁膜６をＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯ_２としたそれぞれの場合について、ゲート閾値電圧Ｖ_ｔｈ、最大電流、フラットバンド電圧Ｖ_ＦＢ、及びドレイン電流１ｍＡ時の相互コンダクタンスｇｍを計算により求めた。計算では、図１（ａ）の構造とし、ゲート電極７は、Ｎｉの上にＡｕを蒸着して形成し、仕事関数電位差φ_ＭＳは１．２Ｖとした。ソース領域３及びドレイン領域４のドナーキャリア濃度は３×１０^１９ｃｍ^－３とし、チャネル領域５のドナーキャリア濃度は５×１０^１７ｃｍ^－３とし、ゲート長ＧＬは３μｍ、チャネル深さＤは４５ｎｍとした。また、ＦｅをドープしたＧａ_２Ｏ_３系単結晶からなる基板１０を用い、その基板１０の（０１０）面上にＧａ_２Ｏ_３系半導体層２を形成するものとした。結果を表１に示す。

【0064】

【表1】

【0065】

表１より、ゲート絶縁膜６の材質による影響は、比誘電率の違いによるゲート閾値電圧Ｖ_ｔｈとフラットバンド電圧Ｖ_ＦＢのみの変化となる。換言すれば、ゲート絶縁膜６の比誘電率により、ゲート閾値電圧Ｖ_ｔｈを制御することが可能である。ＳｉＯ_２はゲート閾値電圧Ｖ_ｔｈが高くなるため、高いゲート閾値電圧Ｖ_ｔｈが要求されるパワーデバイス等に適している。また、デジタル回路等の低いゲート閾値電圧Ｖ_ｔｈが要求される用途においては、ＨｆＯ_２が適しているといえる。

【0066】

次に、ゲート絶縁膜６をＡｌ_２Ｏ_３とし、ゲート絶縁膜６の厚さを変化させてゲート閾値電圧Ｖ_ｔｈ等を計算により求めた。なお、他の条件等については表１と同様とした。結果を表２及び図６に示す。

【0067】

【表2】

【0068】

表２及び図６に示すように、ゲート絶縁膜６の厚さを増加させると、これに伴いゲート閾値電圧Ｖ_ｔｈ及びフラットバンド電圧Ｖ_ＦＢも増加する。つまり、ゲート絶縁膜６の厚さにより、ゲート閾値電圧Ｖ_ｔｈを制御することが可能である。ただし、ゲート絶縁膜６の厚さが大きくなりすぎる（具体的には１４０ｎｍより大きくなる）と、等価絶縁膜効果（ゲート絶縁膜６をＧａ_２Ｏ_３の比誘電率１０とした場合の等価厚さによる効果）が大きくなり、ゲート閾値電圧Ｖ_ｔｈ及びフラットバンド電圧Ｖ_ＦＢの値は飽和（または減少）する。そのため、ゲート絶縁膜６の厚さは、５ｎｍ以上１４０ｎｍ以下とすることが望ましい。

【0069】

なお、フラットバンド電圧Ｖ_ＦＢについては、ディプレッション型の計算式を使用しているため、チャネル領域５の空乏層１２がなくなったところまでの内容となっており、ドレイン電流は飽和することになっている。現実には、フラットバンド電圧Ｖ_ＦＢより高いゲート電圧を印加すると、ｎ＋領域（ソース領域３やドレイン領域４）から電子が引き出されチャネル領域５に集まり、チャネル領域５のドナーキャリア濃度が上昇したかのような状態となり、ドレイン電流は増加し続け、緩やかに飽和していく（蓄積効果）。この際、ＦＥＴ１の形状にもよるが、フラットバンド電圧Ｖ_ＦＢは１Ｖ～２Ｖほど高くなったように見える。

【0070】

次に、ゲート絶縁膜６を厚さ４０ｎｍのＡｌ_２Ｏ_３とし、チャネル領域５のドナーキャリア濃度を変化させてゲート閾値電圧Ｖ_ｔｈ等を計算により求めた。なお、他の条件等については表１と同様とした。結果を表３に示し、ドレイン電流－ゲート電圧曲線を図７に示す。

【0071】

【表3】

【0072】

表３及び図７に示すように、チャネル領域５のドナーキャリア濃度を増加させると、これに伴いゲート閾値電圧Ｖ_ｔｈ及びフラットバンド電圧Ｖ_ＦＢが減少する。すなわち、チャネル領域５のドナーキャリア濃度により、ゲート閾値電圧Ｖ_ｔｈを制御することが可能である。

【0073】

次に、ゲート絶縁膜６を厚さ４０ｎｍのＡｌ_２Ｏ_３とすると共に、チャネル領域５のドナーキャリア濃度を５×１０^１７ｃｍ^－３とし、チャネル深さＤ（イオン注入深さ）を変化させてゲート閾値電圧Ｖ_ｔｈ等を計算により求めた。なお、他の条件等については表１と同様とした。結果を表４に示し、ドレイン電流－ゲート電圧曲線を図８に示す。

【0074】

【表4】

【0075】

表４及び図８に示すように、チャネル深さＤを増加させると、これに伴いゲート閾値電圧Ｖ_ｔｈが低下する。すなわち、チャネル深さＤにより、ゲート閾値電圧Ｖ_ｔｈを制御することが可能である。表４と上述の表３とを比較すると、チャネル深さＤを変化させた場合は、チャネル領域５のドナーキャリア濃度を変化させた場合と比較して、フラットバンド電圧Ｖ_ＦＢに変化がないことが分かる。

【0076】

次に、ドリフト領域１３を備えた図４の構造とした場合について検討を行った。ゲート絶縁膜６は、厚さ４０ｎｍのＡｌ_２Ｏ_３とした。また、チャネル領域５のドナーキャリア濃度は５×１０^１６ｃｍ^－３とした。パワーデバイスでは、ドリフト領域１３のドナーキャリア濃度を低くして耐圧を確保することが多いため、その点を考慮し、ここではドリフト領域のドナーキャリア濃度を５×１０^１７ｃｍ^－３とした。ドリフト領域１３の長さＤＬは５．１μｍとした。他の条件は表１と同じとした。チャネル深さＤを変化させてゲート閾値電圧Ｖ_ｔｈ等を計算した結果を表５に示し、ドレイン電流－ゲート電圧曲線を図９に示す。

【0077】

【表5】

【0078】

表５及び図９に示すように、図４の構造とした場合においても、チャネル深さＤの増加に伴いゲート閾値電圧Ｖ_ｔｈが低下しており、チャネル深さＤにより、ゲート閾値電圧Ｖ_ｔｈを制御できることが分かる。ドリフト領域１３のドナーキャリア濃度を低くすることで、図１の構造と比較してチャネル深さＤを深く設定することが可能であり、特許文献１のＦｉｇ．１Ａのような立体構造とする場合にエッチング等の切削加工が容易になる。なお、表５において、チャネル深さＤを５００ｎｍとした場合はゲート閾値電圧が負となりノーマリオンとなっているが、例えばゲート絶縁膜６を厚さ８０ｎｍのＡｌ_２Ｏ_３とすることで、ゲート閾値電圧４．２８Ｖのノーマリオフとすることができる。

【0079】

（実施の形態の作用及び効果）
以上説明したように、本実施の形態に係る電界効果トランジスタ１では、Ｇａ_２Ｏ_３系半導体を用いた電界効果トランジスタにおいて、ゲート電極７とチャネル領域５間にマイナス電荷からなる界面電荷１１が形成されており、この界面電荷１１と、ゲート絶縁膜６の厚さ及び比誘電率を考慮してゲート閾値電圧Ｖ_ｔｈを制御することにより、ゲート閾値電圧Ｖ_ｔｈを４．５Ｖ以上としている。

【0080】

電界効果トランジスタ１では、Ｇａ_２Ｏ_３系半導体を用いているため、高温環境下や放射線被曝環境下で使用可能である。また、電界効果トランジスタ１では、ノーマリオフ動作を実現し、パワーデバイス等に用いる際の安全性を向上できる。さらに、電界効果トランジスタ１では、現状用いられているＳｉやＳｉＣを用いたパワーデバイスと同程度の４．５Ｖ以上のゲート閾値電圧Ｖ_ｔｈとすることができ、誤動作を抑制し汎用性を高めることができる。

【0081】

以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記実施の形態では、横型のＦＥＴについて説明したが、本発明は、縦型のＦＥＴにも適用可能である。

【0082】

また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。

【符号の説明】

【0083】

１，１ａ…ＦＥＴ（電界効果トランジスタ）、 ２…Ｇａ_２Ｏ_３系半導体層、 ３…ソース領域、 ４…ドレイン領域、 ５…チャネル領域、 ６…ゲート絶縁膜、 ７…ゲート電極、 ８…ソース電極、 ９…ドレイン電極、 １０…基板、 １１…界面電荷、 １２…空乏層、 １３…ドリフト領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】