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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-05-28
(45)【発行日】2024-06-05
(54)【発明の名称】ページテーブル構造
(51)【国際特許分類】
G06F 12/1009 20160101AFI20240529BHJP
【ＦＩ】
G06F12/1009
【請求項の数】
21
(21)【出願番号】P 2021556779
(86)(22)【出願日】2020-01-03
(65)【公表番号】
(43)【公表日】2022-06-14
(86)【国際出願番号】 GB2020050002
(87)【国際公開番号】W WO2020188233
(87)【国際公開日】2020-09-24
【審査請求日】2022-12-27
(31)【優先権主張番号】1903901.5
(32)【優先日】2019-03-21
(33)【優先権主張国・地域又は機関】GB
(73)【特許権者】
【識別番号】500395107
【氏名又は名称】アーム・リミテッド
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】サンドバーグ、アンドレアス ラース
(72)【発明者】
【氏名】ディエストロホースト、ステファン
【審査官】北村 学
(56)【参考文献】
【文献】特開平０４－０２１０４７（ＪＰ，Ａ）
【文献】特開２０１８－１８１１６２（ＪＰ，Ａ）
【文献】特表２０１９－５０６６７０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／０２１２８４４（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
ＩＰＣ Ｇ０６Ｆ １２／０８ － １２／１２８
(57)【特許請求の範囲】
【請求項1】
装置であって、メモリシステムに記憶された複数レベルのページテーブルを含むページテーブル構造内に定義されたページテーブルエントリに基づいてメモリアドレスを変換するためのメモリ管理回路と、
前記メモリ管理回路によって使用されるために前記ページテーブル構造から前記ページテーブルエントリを取得するためのページテーブルウォーク回路であって、各ページテーブルエントリは、変換されたアドレス、及び前記ページテーブル構造の次のレベルの子ページテーブルのアドレスのうちの１つを識別するためのアドレスポインタを識別する、ページテーブルウォーク回路と、
を備え、
所与のページテーブルエントリが、前記所与のページテーブルエントリについて決定された基準点ベースアドレスに対する前記アドレスポインタのオフセットを示す相対オフセット値を指定する、ページテーブルエントリの相対タイプである場合、前記ページテーブルウォーク回路は、前記基準点ベースアドレス及び前記相対オフセット値から前記アドレスポインタを決定するように構成され、
前記所与のページテーブルエントリが、前記アドレスポインタを直接指定する絶対アドレス値を指定するページテーブルエントリの絶対タイプである場合、前記ページテーブルウォーク回路は、前記絶対アドレス値から前記アドレスポインタを決定するように構成され、
前記ページテーブルウォーク回路は、前記ページテーブル構造の前のレベルの親ページテーブルエントリで指定されたタイプインジケータに基づいて、前記所与のページテーブルエントリが前記相対タイプ又は前記絶対タイプであるかを決定するように構成される、装置。
【請求項2】
前記ページテーブルウォーク回路は、前記所与のページテーブルエントリが前記相対タイプである場合に、前記所与のページテーブルエントリの子ページテーブルエントリが絶対タイプであることを検出することに応答して、障害を通知するように構成される、請求項１に記載の装置。
【請求項3】
前記ページテーブル構造のトップレベルのページテーブルエントリは、ページテーブルエントリの前記絶対タイプであるように制限される、請求項１又は２に記載の装置。
【請求項4】
前記アドレスポインタが前記変換されたアドレスを識別するリーフページテーブルエントリは、ページテーブルエントリの相対タイプであることが許可される、請求項１から３のいずれか一項に記載の装置。
【請求項5】
前記ページテーブルウォーク回路は、前記所与のページテーブルエントリの前記基準点ベースアドレスとして、前記所与のページテーブルエントリを含むページテーブルのアドレスを、前記所与のページテーブルエントリの親ページテーブルエントリによって前記所与のページテーブルエントリに対して指定されたサイズパラメータに基づいて選択されるアドレスサイズ境界に整合させた結果に対応するサイズ整合アドレスを決定するように構成される、請求項１から４のいずれか一項に記載の装置。
【請求項6】
前記ページテーブルウォーク回路は、ブロックテーブルの選択されたエントリから前記所与のページテーブルエントリの前記基準点ベースアドレスを取得するように構成され、前記ブロックテーブルの前記選択されたエントリは、前記所与のページテーブルエントリの親ページテーブルエントリで指定されたブロックテーブルエントリ識別子に基づいて選択される、請求項１から４のいずれか一項に記載の装置。
【請求項7】
ページテーブルエントリの前記相対タイプは、サイズパラメータに関連付けられ、前記基準点ベースアドレス及び前記サイズパラメータは、ページテーブルエントリの前記相対タイプによって指定された前記アドレスポインタに対する境界アドレス領域を一緒に識別する、請求項１から６のいずれか一項に記載の装置。
【請求項8】
前記所与のページテーブルエントリがページテーブルエントリの前記相対タイプである場合、前記ページテーブルウォーク回路は、前記所与のページテーブルエントリの子孫ページテーブルエントリによって指定された前記アドレスポインタが、前記所与のページテーブルエントリについて識別された前記境界アドレス領域の外側にあるときに障害を通知するように構成される、請求項７に記載の装置。
【請求項9】
前記サイズパラメータは、ページテーブルエントリの前記相対タイプの親ページテーブルエントリで直接指定される、請求項７及び８のいずれか一項に記載の装置。
【請求項10】
前記サイズパラメータはブロックテーブルの選択されたエントリで指定され、前記ブロックテーブルの前記選択されたエントリは、ページテーブルエントリの前記相対タイプの親ページテーブルエントリで指定されたブロックテーブルエントリ識別子に基づいて選択される、請求項７及び８のいずれか一項に記載の装置。
【請求項11】
前記所与のページテーブルエントリがページテーブルエントリの前記相対タイプである場合、前記ページテーブルウォーク回路は、前記所与のページテーブルエントリの子ページテーブルエントリについて識別された前記サイズパラメータが、前記所与のページテーブルエントリに関連付けられた前記サイズパラメータより大きいサイズを示すときに障害を通知するように構成される、請求項５に記載の装置。
【請求項12】
方法であって、ページテーブルウォーク回路が、メモリアドレスの変換に使用するために、メモリシステムに記憶された複数レベルのページテーブルを含むページテーブル構造からページテーブルエントリを取得するためにページテーブルウォークを実行することであって、各ページテーブルエントリは、変換されたアドレス、及びページテーブル構造の次のレベルの子ページテーブルのアドレスのうちの１つを識別するためのアドレスポインタを識別する、実行すること、
を備え、
所与のページテーブルエントリが、前記所与のページテーブルエントリについて決定された基準点ベースアドレスに対する前記アドレスポインタのオフセットを示す相対オフセット値を指定する、ページテーブルエントリの相対タイプである場合、前記ページテーブルウォーク回路が、前記基準点ベースアドレス及び前記相対オフセット値から前記アドレスポインタを決定し、
前記所与のページテーブルエントリが、前記アドレスポインタを直接指定する絶対アドレス値を指定するページテーブルエントリの絶対タイプである場合、前記ページテーブルウォーク回路が、前記絶対アドレス値から前記アドレスポインタを決定し、
前記ページテーブルウォーク回路が、前記ページテーブル構造の前のレベルの親ページテーブルエントリで指定されたタイプインジケータに基づいて、前記所与のページテーブルエントリが前記相対タイプ又は前記絶対タイプであるかを決定する、方法。
【請求項13】
コンピュータプログラムであって、複数レベルのページテーブルを含むページテーブル構造からページテーブルエントリを取得するためのページテーブルウォークプログラム論理であって、各ページテーブルエントリは、変換されたアドレス、及び前記ページテーブル構造の次のレベルの子ページテーブルのアドレスのうちの１つを識別するためのアドレスポインタを識別する、ページテーブルウォークプログラム論理、
を備え、
所与のページテーブルエントリが、前記所与のページテーブルエントリについて決定された基準点ベースアドレスに対する前記アドレスポインタのオフセットを示す相対オフセット値を指定する、ページテーブルエントリの相対タイプである場合、前記ページテーブルウォークプログラム論理は、前記基準点ベースアドレス及び前記相対オフセット値から前記アドレスポインタを決定するように構成され、
前記所与のページテーブルエントリが、前記アドレスポインタを直接指定する絶対アドレス値を指定するページテーブルエントリの絶対タイプである場合、前記ページテーブルウォークプログラム論理は、前記絶対アドレス値から前記アドレスポインタを決定するように構成され、
前記ページテーブルウォークプログラム論理は、前記ページテーブル構造の前のレベルの親ページテーブルエントリで指定されたタイプインジケータに基づいて、前記所与のページテーブルエントリが前記相対タイプ又は前記絶対タイプであるかを決定するように構成される、コンピュータプログラム。
【請求項14】
請求項１３に記載の前記コンピュータプログラムを記憶する、記憶媒体。
【請求項15】
装置であって、メモリシステムに記憶された複数レベルのページテーブルを含むページテーブル構造内に定義されたページテーブルエントリに基づいてメモリアドレスを変換するためのメモリ管理回路と、
前記メモリ管理回路によって使用されるために前記ページテーブル構造から前記ページテーブルエントリを取得するためのページテーブルウォーク回路であって、各ページテーブルエントリは、変換されたアドレス、及び前記ページテーブル構造の次のレベルの子ページテーブルのアドレスのうちの１つを識別するためのアドレスポインタを識別する、ページテーブルウォーク回路と、
を備え、
所与のページテーブルエントリが子孫エントリ制限インジケータを指定する場合、前記ページテーブルウォーク回路は、前記所与のページテーブルエントリの子孫ページテーブルエントリが、前記所与のページテーブルエントリによって識別された境界アドレス領域の外側にあるアドレスポインタを識別したときに障害を通知するように構成される、装置。
【請求項16】
前記境界アドレス領域は、基準点ベースアドレスから始まる指定されたサイズの領域を含み、前記所与のページテーブルエントリは、前記指定されたサイズを示すサイズパラメータを指定する、請求項１５に記載の装置。
【請求項17】
前記基準点ベースアドレスは、前記サイズパラメータに基づいて選択されたアドレスサイズ境界に前記所与のページテーブルエントリの子ページテーブルエントリを含むページテーブルのアドレスを整合させた結果に対応するサイズ整合アドレスを含む、請求項１６に記載の装置。
【請求項18】
前記所与のページテーブルエントリは、基準点ベースアドレス及び前記境界アドレス領域のサイズを指定するブロックテーブルのエントリを識別するブロックテーブルエントリ識別子を指定する、請求項１５に記載の装置。
【請求項19】
方法であって、ページテーブルウォーク回路が、メモリアドレスの変換に使用するために、メモリシステムに記憶された複数レベルのページテーブルを含むページテーブル構造からページテーブルエントリを取得するためにページテーブルウォークを実行することであって、各ページテーブルエントリは、変換されたアドレス、及びページテーブル構造の次のレベルの子ページテーブルのアドレスのうちの１つを識別するためのアドレスポインタを識別する、実行することと、
所与のページテーブルエントリが子孫エントリ制限インジケータを指定し、所与のページテーブルエントリの子孫ページテーブルエントリが、所与のページテーブルエントリによって識別された境界アドレス領域の外側にあるアドレスポインタを識別したことを検出したことに応答して、前記ページテーブルウォーク回路が障害を通知することと、を含む、方法。
【請求項20】
コンピュータプログラムであって、複数レベルのページテーブルを含むページテーブル構造からページテーブルエントリを取得するためのページテーブルウォークプログラム論理であって、各ページテーブルエントリは、変換されたアドレス、及び前記ページテーブル構造の次のレベルの子ページテーブルのアドレスのうちの１つを識別するためのアドレスポインタを識別する、ページテーブルウォークプログラム論理、
を備え、
所与のページテーブルエントリが子孫エントリ制限インジケータを指定する場合、前記ページテーブルウォークプログラム論理は、前記所与のページテーブルエントリの子孫ページテーブルエントリが、前記所与のページテーブルエントリによって識別された境界アドレス領域の外側にあるアドレスポインタを識別したときに障害を通知するように構成される、コンピュータプログラム。
【請求項21】
請求項２０に記載の前記コンピュータプログラムを記憶する、記憶媒体。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、データ処理分野に関するものである。より具体的には、アドレス変換のためのページテーブル構造に関する。
【発明の概要】
【発明が解決しようとする課題】
【0002】
データ処理システムは、アドレス変換を実行するためのメモリ管理ユニットを有してもよい。ＭＭＵは、プログラムコードによって指定された仮想アドレスを、メモリ内の記憶場所を識別する物理アドレスに変換してもよい。変換は、ページテーブル構造内に指定されたアドレスマッピング情報に基づいてもよい。
【0003】
少なくともいくつかの実施例は装置を提供し、装置は、メモリシステムに記憶された複数レベルのページテーブルを含むページテーブル構造内に定義されたページテーブルエントリに基づいてメモリアドレスを変換するためのメモリ管理回路と、メモリ管理回路によって使用されるページテーブル構造からページテーブルエントリを取得するためのページテーブルウォーク回路であって、各ページテーブルエントリは、変換されたアドレス、及びページテーブル構造の次のレベルの子ページテーブルのアドレスのうちの１つを識別するためのアドレスポインタを識別する、ページテーブルウォーク回路と、を備え、所与のページテーブルエントリが、所与のページテーブルエントリについて決定された基準点ベースアドレスに対するアドレスポインタのオフセットを示す相対オフセット値を指定する、ページテーブルエントリの相対タイプである場合、ページテーブルウォーク回路は、基準点ベースアドレス及び相対オフセット値からアドレスポインタを決定するように構成される。
【0004】
少なくともいくつかの実施例は方法を提供し、方法は、メモリアドレスの変換に使用するために、メモリシステムに記憶された複数レベルのページテーブルを含むページテーブル構造からページテーブルエントリを取得するためにページテーブルウォークを実行することであって、各ページテーブルエントリは、変換されたアドレス、及びページテーブル構造の次のレベルの子ページテーブルのアドレスのうちの１つを識別するためのアドレスポインタを識別する、実行することを含み、所与のページテーブルエントリが、所与のページテーブルエントリについて決定された基準点ベースアドレスに対するアドレスポインタのオフセットを示す相対オフセット値を指定する、ページテーブルエントリの相対タイプである場合、アドレスポインタは、基準点ベースアドレス及び相対オフセット値から決定される。
【0005】
少なくともいくつかの実施例はコンピュータプログラムを提供し、コンピュータプログラムは、複数レベルのページテーブルを含むページテーブル構造からページテーブルエントリを取得するためのページテーブルウォークプログラム論理であって、各ページテーブルエントリは、変換されたアドレス、及びページテーブル構造の次のレベルの子ページテーブルのアドレスのうちの１つを識別するためのアドレスポインタを識別する、ページテーブルウォークプログラム論理を備え、所与のページテーブルエントリが、所与のページテーブルエントリについて決定された基準点ベースアドレスに対するアドレスポインタのオフセットを示す相対オフセット値を指定する、ページテーブルエントリの相対タイプである場合、ページテーブルウォークプログラム論理は、基準点ベースアドレス及び相対オフセット値からアドレスポインタを決定するように構成される。
【0006】
少なくともいくつかの実施例は装置を提供し、装置は、メモリシステムに記憶された複数レベルのページテーブルを含むページテーブル構造内に定義されたページテーブルエントリに基づいてメモリアドレスを変換するためのメモリ管理回路と、メモリ管理回路によって使用されるページテーブル構造からページテーブルエントリを取得するためのページテーブルウォーク回路であって、各ページテーブルエントリは、変換されたアドレス、及びページテーブル構造の次のレベルの子ページテーブルのアドレスのうちの１つを識別するためのアドレスポインタを識別する、ページテーブルウォーク回路と、を備え、所与のページテーブルエントリが子孫エントリ制限インジケータを指定する場合、ページテーブルウォーク回路は、所与のページテーブルエントリの子孫ページテーブルエントリが、所与のページテーブルエントリによって識別された境界アドレス領域の外側にあるアドレスポインタを識別したときに障害を通知するように構成される。
【0007】
少なくともいくつかの実施例は方法を提供し、方法は、メモリアドレスの変換に使用するために、メモリシステムに記憶された複数レベルのページテーブルを含むページテーブル構造からページテーブルエントリを取得するためにページテーブルウォークを実行することであって、各ページテーブルエントリは、変換されたアドレス、及びページテーブル構造の次のレベルの子ページテーブルのアドレスのうちの１つを識別するためのアドレスポインタを識別する、実行することと、所与のページテーブルエントリが子孫エントリ制限インジケータを指定し、所与のページテーブルエントリの子孫ページテーブルエントリが、所与のページテーブルエントリによって識別された境界アドレス領域の外側にあるアドレスポインタを識別したことを検出したことに応答して、障害を通知することと、を含む。
【0008】
少なくともいくつかの実施例はコンピュータプログラムを提供し、コンピュータプログラムは、複数レベルのページテーブルを含むページテーブル構造からページテーブルエントリを取得するためのページテーブルウォークプログラム論理であって、各ページテーブルエントリは、変換されたアドレス、及びページテーブル構造の次のレベルの子ページテーブルのアドレスのうちの１つを識別するためのアドレスポインタを識別する、ページテーブルウォークプログラム論理を備え、所与のページテーブルエントリが子孫エントリ制限インジケータを指定する場合、ページテーブルウォークプログラム論理は、所与のページテーブルエントリの子孫ページテーブルエントリが、所与のページテーブルエントリによって識別された境界アドレス領域の外側にあるアドレスポインタを識別したときに障害を通知するように構成される。
【0009】
上述のコンピュータプログラムは、非一時的記憶媒体又は一時記憶媒体であってもよいコンピュータ可読記憶媒体に記憶することができる。
【図面の簡単な説明】
【0010】
本技術の更なる態様、特徴、及び利点は、添付の図面と併せて読まれるべき以下の実施例の説明から明らかとなるであろう。
【図1】アドレス変換を処理するための少なくとも１つのメモリ管理ユニットを含むデータ処理システムの例を概略的に示す。
【発明を実施するための形態】
【0011】
装置は、メモリシステムに記憶されたページテーブル構造内に定義されたページテーブルエントリ（ＰＴＥ）に基づいてメモリアドレスを変換するためのメモリ管理回路を有することができる。ページテーブル構造は、２つ以上のレベルのページテーブルを含んでもよい。ページテーブルウォーク回路は、メモリ管理回路による使用のために、ページテーブル構造からＰＴＥを取得するために提供されてもよい。各ＰＴＥは、変換されたアドレス又はページテーブル構造の次のレベルの子ページテーブルのアドレスのいずれかを識別するためのアドレスポインタを識別してもよい。変換されたアドレスを指定するエントリは、ブロックエントリ又はリーフエントリと呼ばれてもよい。変換されたアドレスは、中間の物理アドレス又は物理アドレスであり得る。ページテーブル構造の次のレベルの子ページテーブルを指すアドレスポインタを有するＰＴＥは、テーブルエントリ又は分岐エントリと呼ばれてもよい。所与の子ページテーブルを指すＰＴＥは、その子ページテーブルの親ＰＴＥと呼ばれてもよく、子ページテーブル内の子ＰＴＥの全ての親ＰＴＥとも呼ばれてもよい。所与のＰＴＥの子ＰＴＥ、並びに子ＰＴＥ内のアドレスポインタを介してアクセスされる後続のレベルのページテーブルの任意の孫又は更なる世代のＰＴＥは、所与のＰＴＥの子孫ＰＴＥと呼ばれてもよい。
【0012】
ページテーブルウォークを実行するとき、変換対象のターゲットアドレスの部分を使用して、ページテーブル構造の各レベルのページテーブルからＰＴＥのうちの１つを選択してもよい。ターゲットアドレスの第１の部分を使用して、レベル０ページテーブルからＰＴＥを選択する。選択されたレベル０ ＰＴＥは、レベル１ページテーブルへのアドレスポインタを提供し、ターゲットアドレスの第２の部分を使用して、レベル１ページテーブルから特定のＰＴＥを選択し、ターゲットアドレスに対応する変換されたアドレスを決定するために使用されるアドレスポインタを提供するブロックエントリに達するまで、後続の各レベルについて同様に続く。マルチレベルページテーブル構造を使用することは、（単一の線形インデックス付きテーブル構造とは異なり）、ページテーブル構造の記憶のために、マッピングされているアドレス空間の全体サイズに比例するサイズのメモリの単一の連続ブロックを割り当てる必要がないため、メモリ効率を向上させるのに有用であり得る。
【0013】
典型的なページテーブル構造では、変換されたアドレス又は子ページテーブルのアドレスを識別するためのアドレスポインタは、絶対アドレスとして指定される。したがって、所与のＰＴＥは、アドレスポインタを直接識別するアドレス値を指定してもよい。
【0014】
対照的に、以下で論じられる手法では、ページテーブルウォーク回路は、相対タイプのＰＴＥを含むページテーブル構造をサポートする。相対タイプのＰＴＥは、所与のＰＴＥについて決定された基準点ベースアドレスに対するアドレスポインタのオフセットを識別する相対オフセット値を指定する。したがって、所与のＰＴＥが相対タイプのＰＴＥとして定義される場合、ページテーブルウォーク回路は、基準点ベースアドレス及び所与のＰＴＥに定義されている相対オフセット値からそのエントリのアドレスポインタを決定してもよい。
【0015】
ベースアドレスに対する相対オフセットとして指定されたアドレスポインタを使用することにより、アドレス空間の再マッピングのオーバーヘッドを低減することができる。監視プロセス（例えば、オペレーティングシステム又はハイパーバイザ）は、ページテーブル構造を定義することによってアドレス変換を管理する役割を担ってもよい。相対タイプのＰＴＥを使用してページテーブル構造のセクションを定義する場合、所与のＰＴＥに対する基準点ベースアドレスを変更するだけで、その基準点ベースアドレスに対して計算された後続のアドレスポインタを、メモリの異なる領域に自動的に再配置することができるので、監視プロセスが多くのＰＴＥで絶対ポインタを個別に更新する必要がなくなる。
【0016】
これは、不揮発性メモリ内に永続ページテーブル断片を記憶することが望ましい場合がある、不揮発性メモリを使用するシステムに特に有用であり得る。例えば、不揮発性メモリに記憶された実行可能プログラムコードは、相対タイプのＰＴＥを含む１つ以上の相対ページテーブルを含むことができる。これは、実行可能ファイルをメモリにマッピングするために、オペレーティングシステムが、不揮発性メモリ内の相対ページテーブルを指すＰＴＥを単に設定してもよいことを意味し、そのページテーブル内の相対タイプのＰＴＥは、次いで、オペレーティングシステムが絶対ポインタを使用して各子孫エントリを個別に指定する必要なしに、実行可能ファイルをメモリ内に自動的にマップしてもよい。不揮発性メモリが後にアドレス空間の新しい領域にマッピングされる必要がある場合、オペレーティングシステムが、ページテーブル構造の対応する部分内の全てのＰＴＥを更新する必要はなく、これは、それらの相対ポインタが導出されるベースアドレスを更新するだけで、ページテーブルの相対部分全体を再マッピングするのに十分であり得るからである。
【0017】
また、相対タイプのＰＴＥに加えて、ページテーブルウォーク回路は、絶対タイプのＰＴＥをサポートしてもよい。所与のＰＴＥが、アドレスポインタを直接指定する絶対アドレス値を指定する絶対タイプのＰＴＥである場合、ページテーブルウォーク回路は、絶対アドレス値からアドレスポインタを決定してもよい。この場合、基準点ベースアドレスを決定する必要はない。
【0018】
ＰＴＥが相対タイプであるか絶対タイプであるかどうかにかかわらず、テーブルＰＴＥについては、アドレスポインタは、ページ構造の次のレベルでの子ページテーブルのベースアドレスを識別してもよく、また、次のレベルの子ページテーブル内にアクセスするための特定の子ＰＴＥのアドレスは、変換対象のターゲットアドレスのアドレスポインタ及び次のレベルのインデックス部分の合計に対応してもよい。したがって、アドレスポインタはページサイズ境界にサイズ整合されてもよく、その結果、アドレスポインタのビットの最下位部分は常に０であり、ＰＴＥにおいて明示的に指定される必要はない（「常に０」部分のビット数はシステム構成に依存してもよい）。一方、ブロックＰＴＥについて、アドレスポインタは、変換されたアドレスのビットの最上位部分を指定することができ、変換されたアドレスのビットの最下位部分は、変換されているターゲットアドレスの対応するビットから直接マッピングされてもよい。絶対タイプのＰＴＥについては、絶対タイプのＰＴＥで直接指定される絶対値として、子ＰＴＥアドレスの最上位部分又は変換されたアドレスの最上位部分が指定される。相対タイプのＰＴＥの場合、子ＰＴＥアドレスの最上位部分又は変換されたアドレスの最上位部分は、その相対タイプのＰＴＥに対して決定された基準点ベースアドレスに追加又は付加される、相対タイプのＰＴＥにおいて指定された相対オフセット値を使用して指定される。相対タイプのＰＴＥに関連する基準点ベースアドレスは、相対タイプのＰＴＥを含むページテーブルのベースアドレスと同じであっても異なっていてもよい。
【0019】
所与のＰＴＥが相対タイプであるか絶対タイプであるかは、ページテーブル構造の前のレベルの親ＰＴＥに指定されたタイプインジケータに基づいて決定することができる。したがって、ＰＴＥのタイプはＰＴＥ自体でなく、ＰＴＥの親エントリで指定される。これは、ページテーブル構造の所与のレベルを担当する監視プロセスが、後続のレベルが相対アドレスポインタを使用できるかどうかを制御できることを意味するため、セキュリティを向上させることができ、これは、セキュリティを維持しながら、後続のレベルに対する応答性を別のプロセス又は当事者に委譲することを可能にするのに有用であり得る。例えば、監視プロセスは、その委譲されたプロセスに割り当てられたアドレス空間の領域を超えて拡張することができる任意の絶対ポインタを指定することができる委譲されたプロセス（ページテーブル構造の後続のレベルの管理が委譲される）を回避するために、後続のレベルが相対ポインタを使用しなければならないことを強制することを望んでもよい。
【0020】
ページテーブルウォーク回路は、所与のＰＴＥが相対タイプである場合に、所与のＰＴＥの子ＰＴＥが絶対タイプであることを検出したことに応答して、障害を通知してもよい。したがって、ページテーブル構造の特定のレベルが、次のレベルが相対タイプであることを指定すると、相対タイプのＰＴＥの任意の子孫もまた相対タイプである必要がある。これにより、監視プロセスが、相対タイプのＰＴＥの最も早いレベルに関連付けられた基準点ベースアドレスを再マッピングするときに、後続のアドレスポインタが絶対タイプであるかのように全ての後続の子孫エントリのアドレスポインタも再マッピングすることが確実になり、その結果、それらは障害を引き起こし、有効なメモリアクセスをもたらすことができない。
【0021】
いくつかの実施態様では、ページテーブル構造のトップレベルのＰＴＥは、絶対タイプのＰＴＥであるように制限されてもよい。したがって、相対タイプであり得る第１のレベルのＰＴＥは、テーブル構造の第２のレベルであってもよい。
【0022】
あるいは、他の例では、トップレベルのＰＴＥはまた、相対タイプのＰＴＥとすることも可能である。例えば、トップレベルのＰＴＥのアドレスを提供する変換テーブルベースレジスタは、トップレベルのＰＴＥが絶対タイプ又は相対タイプであるかどうかの指示を指定することができる。
【0023】
相対タイプのＰＴＥは、テーブルＰＴＥ（分岐ＰＴＥ）及びブロックＰＴＥ（リーフＰＴＥ）の両方に使用されてもよい。したがって、アドレスポインタが変換されたアドレスを識別するリーフＰＴＥであっても、そのようなＰＴＥは相対タイプのＰＴＥであることが許容される。
【0024】
基準点ベースアドレスは、相対タイプの所与のＰＴＥについて異なる方法で決定することができる。基準点ベースアドレスは、相対タイプのＰＴＥについて非ゼロであってもよい。１つの手法では、ページテーブルウォーク回路は、所与のエントリの基準点ベースアドレスとして、所与のＰＴＥを含むページテーブルのアドレスを、所与のＰＴＥの親ＰＴＥによって指定されるサイズパラメータに基づいて選択されるアドレスサイズ境界に整合させた結果に対応するサイズ整合アドレスを決定することができる。したがって、この手法では、基準点ベースアドレスは、ＰＴＥにおいて明示的に識別される必要はないが、親ＰＴＥによって指定されたサイズと、所与のＰＴＥを含むページテーブルのアドレスとに基づいて暗黙的に決定することができる。親ＰＴＥによって指定されるサイズは、所与のＰＴＥを含むページテーブルのサイズと一致する可能性があり、この場合、基準点ベースアドレスは、所与のＰＴＥを含むページテーブルのベースアドレスと同じであってもよい。あるいは、親ＰＴＥによって指定されるサイズは、所与のＰＴＥを含むページテーブルのサイズよりも大きい可能性があり、この場合、基準点ベースアドレスは、所与のＰＴＥを含むページテーブルのベースアドレスと異なってもよい。ベースアドレスのサイズ整合は、ベースアドレスのある特定の数の最下位ビットを０にクリアすることに対応してもよく、０にクリアされるビットの数は、指定されたサイズに依存する。
【0025】
基準点ベースアドレスとしてサイズ整合アドレスを使用することにより、これは、相対オフセット値を、サイズ整合基準点ベースアドレスの最下位の非クリアビットの右に単に付加することができるので、基準点ベースアドレス及び相対オフセット値から相対アドレスポインタを計算するための加算器が不要であることを意味する。桁上がり伝播加算器では、計算されている合計の最下位端から最上位端までの桁上がりの伝わりに遅れが生じ得るため、加算器の必要性を排除することにより、性能を向上させることができる。
【0026】
所与のページテーブルエントリを含むページテーブルのアドレスのサイズ整合から、基準点ベースアドレスを暗黙的に決定することの別の利点は、これにより、所与の相対ＰＴＥの子孫ＰＴＥを介してアクセス可能なアドレス空間の領域が、所与のＰＴＥに対する基準点ベースアドレス及びサイズによって定義される領域内にあることを制限するための制御を簡素化できることである。これは、監視プロセスが、相対タイプのＰＴＥを使用してページテーブル構造の後続のレベルに対する制御を別のプロセスに指定するときに、委譲されたプロセスがアドレス空間の定義された領域の外側にアドレスポインタを定義できないという確信を有することができることを意味するので、重ねてセキュリティに有用であり得る。
【0027】
あるいは、基準点ベースアドレスを決定する別の方法は、所与のＰＴＥが、ページテーブル構造から別個のテーブル構造であるブロックテーブルの選択されたエントリを指すブロックテーブルエントリ識別子を指定することであってもよい。ブロックテーブルの選択されたエントリは、基準点ベースアドレスを指定してもよい。したがって、本実施例では、ページテーブルウォーク回路は、所与のＰＴＥの親ＰＴＥに指定されたブロックテーブルエントリ識別子によって識別されるブロックテーブルの選択されたエントリから、所与のＰＴＥに対する基準点ベースアドレスを取得する。この手法は、アドレス空間を再マッピングする際にわずかにより多くのオーバーヘッドを必要とする場合があるが、相対ページテーブルで使用するためにマッピングされたアドレス領域を定義するための監視プロセスの柔軟性を高めることができる。基準点ベースアドレスが、ベースアドレスをサイズ整合させることによって暗黙的に決定されるか、ブロックテーブルが使用される明示的な手法によって決定されるかにかかわらず、親ＰＴＥは、その親ＰＴＥの子ＰＴＥの相対指定アドレスポインタが指定されることが許可される領域を制御することができ、これは、ページテーブルの後続レベルを管理する責任を別のプロセス又は当事者に委譲するときのセキュリティに有用であり得る。
【0028】
相対アドレスポインタの計算を単純化するために、基準点ベースアドレスは、サイズ整合アドレスであるように制約されてもよい（そのために、最下位ビットの数はゼロである。これらのゼロビットは、基準点ベースアドレスの任意の記憶された表現において明示的に識別される必要はなくてもよいことに留意されたい。これは記憶オーバーヘッドを低減するために、ゼロであることが知られているビットを省略し、暗黙的なビットのまま残すことができるからである）。サイズ整合制約は、構成（例えば、基準点ベースアドレスが、上述のように対応するページテーブルのベースアドレスを整合することによって計算される場合）、又は関連するブロックテーブルエントリ内に指定されたベースアドレスが、サイズ整合されていないアドレスとして指定されている場合に障害を通知することによって実施され得る。
【0029】
相対タイプのＰＴＥによって指定されるアドレスポインタは、特定の境界アドレス領域内にあるように限定されてもよく、この特定のアドレス領域は、相対タイプのＰＴＥに関連付けられた基準点ベースアドレス及びサイズパラメータを介して指定されてもよい。上述したように、基準点ベースアドレス及びサイズは、所与のＰＴＥの親ＰＴＥにより識別されたブロックテーブルの選択されたエントリ内に指定され得るか、あるいは、所与のＰＴＥのサイズパラメータは、所与のＰＴＥの親ＰＴＥによって指定することができ、基準点ベースアドレスは、所与のＰＴＥを含むページテーブルのサイズ整合アドレスから暗黙的であり得る。
【0030】
ページテーブルウォーク回路は、所与のＰＴＥが相対タイプのＰＴＥである場合、所与のＰＴＥの子孫ＰＴＥによって指定されたアドレスポインタが所与のＰＴＥについて識別された境界アドレス領域の外側にあるときに、障害を通知してもよい。これにより、相対タイプのＰＴＥの子孫ＰＴＥが、定義された境界アドレス領域の外側に延在するアドレスポインタを指定することができないという確信を有することを可能にするため、セキュリティを向上させることができる。これは、相対タイプのＰＴＥを使用することの１つの利益が、これにより、管理プロセスがページテーブルの相対部分の管理を他者に委譲することができること、例えば、ページテーブルの相対的な断片を指定する不揮発性メモリに記憶される実行可能ファイルの開発者に責任を委譲することができることであり得るため、有用である。しかしながら、場合によっては、オペレーティングシステム又は他の管理プロセスは、特定の不揮発性メモリデバイス又はソフトウェアプロセスが適切に挙動することを信頼できない場合がある。アドレスマッピングが相対ＰＴＥの子孫ＰＴＥに定義されているときに障害を通知することにより、その結果、管理プロセスによって指定された境界アドレス領域の外側にアドレスポインタが延在し、これにより、ページテーブル構造の相対的な断片を制約して、限定された領域内にアドレスポインタを定義することによってセキュリティが向上し、その結果、委譲されたプロセスは、アドレス空間の他の領域にある不適切なメモリアドレスにアクセスできない。
【0031】
基準点ベースアドレスが、所与のページテーブルエントリを含むページテーブルのアドレスを整合させることによって得られるサイズ整合アドレスとして決定される上記の実施例では、境界アドレス領域のそのような確認は、親ＰＴＥによって指定されたサイズパラメータを、その子ＰＴＥによって指定されたサイズパラメータと比較することによって実施することができる。所与の子ＰＴＥがその親ＰＴＥより大きいサイズパラメータを指定する場合、障害がトリガされてもよい。相対タイプのＰＴＥの連続する各子孫が、その親と同じサイズ又はその親よりも小さいサイズのいずれかを指定する場合、ページテーブルアドレスの指定されたサイズ境界へのサイズ整合による基準点ベースアドレスの計算は、子孫ＰＴＥ内の任意の後続アドレスポインタが所与のＰＴＥについて識別される境界アドレス領域内で定義されることを保証するのに十分であり得る。これにより、以前の祖先ＰＴＥについて識別された境界アドレス領域を追跡する追跡データを記録して、テーブル構造の数レベル下のアドレスポインタが許容可能かどうかを確認する必要がなくなり、代わりに、境界アドレス領域の強制は、テーブルの下の各ステップで、（親ＰＴＥ及び子ＰＴＥの）２つのサイズパラメータの比較によって簡単に達成することができる。所与のレベルにある場合、子ＰＴＥはサイズ確認に合格していることが確認され（子ＰＴＥは、親ＰＴＥにより指定されたサイズ以下のサイズを指定する）、親ＰＴＥサイズの表示は、ページテーブル構造の後続のレベルでのサイズ確認に必要とされないので、破棄することができる。
【0032】
一方、例えば上述のようにブロックテーブルに基づいて、基準点ベースアドレスのより任意の定義が許可される場合、所与のページテーブルエントリの子孫ページテーブルエントリによって指定されたアドレスポインタが、所与のページテーブルエントリについて識別された境界アドレス領域の外側にあるかどうかの確認は、ページテーブルウォーク内を横断した以前の祖先ＰＴＥに基づいて記録された追跡情報に基づくことができる。例えば、所与のＰＴＥに遭遇すると、そのＰＴＥについて定義された境界アドレス領域は追跡情報に示されてもよく、その後、ページテーブルウォークにおいて遭遇する子孫ＰＴＥの後続アドレスポインタを追跡情報と比較して、障害をトリガするかどうかを決定することができる。この手法は、追跡情報を記憶し、アドレス比較器を提供する際により多くのオーバーヘッドを必要とする場合があるが、上述のサイズ整合手法よりも、テーブルの後続のエントリに対するアドレスマッピングを定義する際に、より柔軟性を提供してもよい。
【0033】
サイズ整合ベースアドレス及び親／子ＰＴＥによって指定されたサイズの比較を伴う相対タイプのＰＴＥの使用は、祖先ＰＴＥに定義された境界アドレス領域の外側のアドレスポインタを、子孫ＰＴＥが有効に指定できない１つの方法である。
【0034】
しかしながら、絶対タイプのＰＴＥを使用する場合、子孫アドレスポインタが指定され得る境界上にそのような制限を適用できることも有用であり得る。したがって、より一般的には、所与のＰＴＥは、子孫エントリ制限インジケータを指定することができ、ページテーブルウォーク回路は、所与のＰＴＥの子孫ＰＴＥが所与のＰＴＥによって識別された境界アドレス領域の外側にあるアドレスポインタを識別する場合に、障害を通知することができる。いくつかの例では、子孫エントリ制限インジケータは単に、所与のＰＴＥが絶対タイプであるか相対タイプであるかを指定するタイプインジケータであってもよく、それにより、相対タイプのＰＴＥは、定義により子孫エントリ制限であると見なされ得る一方で、絶対タイプのＰＴＥは、子孫エントリ制限されていなくてもよい。
【0035】
しかしながら、他の実施例では、子孫エントリ制限インジケータは、子孫エントリが絶対タイプ又は相対タイプであるかどうかのインジケータに対する別個のインジケータであってもよい。したがって、その子ページテーブル内のエントリが絶対タイプであることを指定する親ＰＴＥは、絶対子ＰＴＥが特定の境界内のアドレスポインタを定義するように制約されていることを示すために子孫エントリ制限インジケータを指定することができ、それらの子ＰＴＥがそれらの境界の外側のアドレスポインタを指定する場合、障害が通知されてもよい。
【0036】
また、場合によっては、相対タイプのＰＴＥを全くサポートしていないシステムは、子孫ＰＴＥ内の全ての後続アドレスポインタが特定の境界アドレス領域内になければならないかどうかを示すために、子孫エントリ制限インジケータを依然として使用することができる。相対タイプのエントリがサポートされていない場合であっても、子孫エントリに対する制限は、所与のＰＴＥがアドレス空間の所与の境界領域を指定すると、そのエントリから降順の全ての後続のエントリもその境界アドレス領域内にあるアドレスポインタを指定する必要があるという信頼性を提供するのに有用であり得、これは、テーブル構造の特定の部分の管理を、潜在的に信頼できない可能性がある他のプロセスに委譲することを可能にするのに有用であり得る。
【0037】
ここでも、境界アドレス領域は、異なる方法で指定することができる。一例では、境界アドレス領域は、基準点ベースアドレスで開始する指定されたサイズの領域であり、所与のＰＴＥは、指定されたサイズを示すサイズパラメータを指定してもよい。この場合、境界アドレス領域の基準点ベースアドレスは、所与のＰＴＥによって指定されたサイズパラメータに基づいて、子ＰＴＥを含むページテーブルのアドレスをアドレスサイズに整合した結果に対応するサイズ整合アドレスと決定することができる。したがって、この手法では、境界アドレス領域の決定は、相対タイプのＰＴＥに対する基準点ベースアドレスの計算のために上述した手法と同様であり得る。
【0038】
あるいは、境界アドレス領域のベースアドレス及びサイズは、所与のＰＴＥに指定されたブロックテーブルエントリ識別子によって識別されるブロックテーブルのエントリ内で指定することができる。
【0039】
上述の技術は、メモリ管理回路及びページテーブルウォーク回路を定義するための特定の回路がハードウェアに設けられている装置に実装することができる。
【0040】
しかしながら、命令を実行するための命令実行環境を提供するようにホストデータ処理装置を制御するためのコンピュータプログラム内で、ソフトウェア内のページテーブルウォーク回路の機能をエミュレートすることも可能である。コンピュータプログラムは、相対タイプのＰＴＥ及び／又は上述の子孫エントリ制限インジケータを指定するＰＴＥをサポートして、上述のページテーブルウォーク回路に対応する方法で機能するページテーブルウォークプログラム論理を備えてもよい。このようなプログラムは、ホストデータ処理装置自体が上述のページテーブル構造のタイプのためのネイティブハードウェアサポートを有していないホストデータ処理装置に、これらの機能をサポートするプロセッサアーキテクチャと共に使用するために書かれたプログラムコードの実行を許可するのに有用であり得る。
【0041】
図１は、いくつかのプロセッサコア４を備えるデータ処理システム２の一例を概略的に示している。各コアは、メモリから命令をフェッチし、命令を復号し、復号された命令に応答してデータ処理動作を実行するための処理パイプライン６を含む。レジスタ８は、データ処理動作のための動作を記憶するために設けられる。処理動作の結果は、レジスタ８に書き戻される。コア４は、コアによるより速いアクセスのためにメモリシステムからのデータをキャッシュするための少なくとも１つのキャッシュ１０を含んでもよい。
【0042】
コア４はまた、パイプライン６によって処理された命令によって指定された仮想アドレスと、メモリシステム内の位置を識別するために使用される物理アドレスとの間のアドレス変換を管理するためのメモリ管理ユニット１２を有する。アドレス変換は、メモリシステムに記憶された少なくとも１つのページテーブル構造に基づいて制御される。いくつかの実施例では２ステージ変換が使用されてもよく、アドレス変換の第１のステージにおいて仮想アドレスが中間物理アドレスに変換され、次いで、第２のステージアドレス変換において中間物理アドレスが対応するメモリ位置を直接識別する物理アドレスに変換される。これは、仮想化オペレーティングシステムが存在する唯一のオペレーティングシステムであると仮定して、また、ステージ１の変換で生成された中間物理アドレスは実際には物理アドレスであるが、同じ物理プラットフォーム上のそれぞれのオペレーティングシステムの仮想化を管理するハイパーバイザは、異なるオペレーティングシステムによって定義された中間物理アドレスを物理アドレス空間の異なる部分にマッピングするためのアドレス変換の第２のステージを定義することができると考えると、仮想化オペレーティングシステムがアドレス変換の第１のステージに関連付けられたアドレスマッピングを定義することができる仮想化をサポートするのに有用であり得る。したがって、ステージ１の変換は、２つ以上のレベルのページテーブルエントリを含むステージ１ページテーブル構造に基づいて制御されてもよく、ステージ２の変換は、２つ以上のレベルのページテーブルエントリを含むステージ２ページテーブル構造に基づいて制御されてもよい。
【0043】
ＭＭＵ１２は、ページテーブル構造の一部のページテーブルエントリのキャッシュである、変換ルックアサイドバッファ（ＴＬＢ）１４を含んでもよい。ＭＭＵはまた、アドレス変換で使用するために、メモリに記憶されたページテーブル構造からＰＴＥを取得するためのページテーブルウォーク動作を実行するためのページテーブルウォーク回路１６を含んでもよい。ページテーブルウォークで取得されたＰＴＥ、又はＰＴＥから得られた情報は、ＴＬＢ１４に割り当てることができ、その結果、同じメモリアドレスへの将来のアクセス時に、変換をより高速に実行することができる。
【0044】
プロセッサコア４は、それぞれのプロセッサコアのそれぞれのキャッシュ１０とＴＬＢ１４との間のコヒーレンシを管理してもよい相互接続２０を介して通信してもよい。相互接続２０を介して、コアは、様々な周辺デバイス２２、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などの揮発性メモリ２４の１つ以上のモジュール、及びフラッシュメモリなどの不揮発性メモリ２６の１つ以上のモジュールを含んでもよい、基礎となるメモリシステムへのアクセスを要求することができる。
【0045】
システム２はまた、１つ以上のマスタデバイス３０を含むことができ、これは、メモリへのアクセスを要求することができるが、プロセッサコア４とは異なり、それ自体は内部メモリ管理ユニット（ＭＭＵ）１２を有さなくてもよい。このようなデバイス３０の例としては、ディスプレイコントローラ、ネットワークインタフェースコントローラ、グラフィック処理ユニット（ＧＰＵ）などが挙げられる。システムＭＭＵ３２は、マスタデバイス３０と相互接続２０との間に提供されて、コア４内のＭＭＵ１２によって提供されるものと同様のアドレス変換機能を有するマスタデバイス３０を提供することができる。ＭＭＵ１２と同様に、システムＭＭＵ３２は、ＴＬＢ３４及びページテーブルウォーク回路３６を含んでもよい。
【0046】
図２に示すように、ＭＭＵ１２、３２は、メモリシステムに記憶されたページテーブル構造に基づいてアドレス変換を制御してもよく、このページテーブルは、いくつかのレベルのページテーブル４０を含み、各ページテーブル４０は、いくつかの数のページテーブルエントリ（ＰＴＥ）を含む。各ページテーブル４０は、ページテーブル構造を使用してマッピングされるアドレス空間の所与のページに記憶される。各ページテーブル４０は、ページテーブル構造の所与のレベルに関連付けられ、１つのレベルのＰＴＥ４２は、ページテーブル構造の次のレベルのページテーブル４０へのアドレスポインタ４８を含んでもよい。後続のページテーブルを示すＰＴＥ４２は、テーブルエントリ又は分岐エントリとして知られている。ページテーブル構造の所与の分岐のためのページテーブルの最終レベルは、ブロックエントリ又はリーフエントリを含んでもよく、これは、変換が要求されたターゲットアドレスに対応する変換されたメモリアドレスを識別するためのアドレスポインタを指定する。図２に示す例では、レベル０、１及び２の示されたＰＴＥ４２－０、４２－１、４２－２はテーブルエントリであり、レベル３のＰＴＥ４２－３はブロックエントリである。
【0047】
メモリアクセス要求が、プロセッサコア４の処理パイプライン６によって、又は所与のマスタデバイス３０によって発行され、特定のターゲットアドレス４６に関連付けられたメモリ位置への読み取り又は書き込みアクセスを要求すると、対応するＭＭＵ１２、３２は、アドレス変換を実行して、ターゲットアドレス４６を変換されたアドレス５２に変換する。関連するアドレスマッピングが、ＴＬＢ１４、３４内に既にキャッシュされている場合、変換されたメモリアドレスは比較的迅速に返され得るが、そうでなければ、ページテーブルウォークの少なくとも一部を実行することができる。
【0048】
図２は、アドレス変換の単一のステージに関連付けられたページテーブル構造を横断するためのフルページテーブルウォーク動作を示す。
・ 変換テーブルベースアドレスは、ＭＭＵ１２、３２の変換テーブルベースレジスタ（ＴＴＢＲ）に記憶され、ページテーブル構造のレベル０のページテーブル４０－０のベースアドレスを指す。
・ ターゲットアドレス４６のレベル０のインデックス部分４４－０は、レベル０のページテーブル４０－０の選択されたＰＴＥ４２－０にインデックスするために使用される。
・ 選択されたレベル０のＰＴＥ４０－０は、ページテーブル構造の特定のレベル１のページテーブル４０－１のベースアドレスを識別するアドレスポインタ４８を含む。
・ ターゲットアドレス４６のレベル１のインデックス部分４４－１は、レベル１のページテーブル４０－１からレベル１のＰＴＥ４２－１を選択するために使用される。
・ 選択されたレベル１のＰＴＥ４２－１は、レベル２のページテーブル４０－２のベースアドレスを識別するアドレスポインタを指定する。
・ レベル２のＰＴＥ４２－２は、ターゲットアドレス４６のレベル２のインデックス部分４４－２に基づいて、レベル２のページテーブル４０－２から選択される。
・ レベル２のＰＴＥ４４－２は、レベル３のページテーブル４０－３のベースアドレスを識別するアドレスポインタを含む。
・ レベル３のＰＴＥ４２－３は、ターゲットアドレス４６のレベル３のインデックス部分４４－３に基づいて、レベル３のページテーブル４０－３から選択される。
・ レベル３のＰＴＥ４２－３は、アドレスポインタが変換されたアドレス５２の最上位部分５０を提供するブロックＰＴＥである。変換されたアドレス５２の最上位部分５０は、インデックス部分４４－０～４４－３に対応するターゲットアドレス４６のビットを置き換える。ターゲットアドレス５４の残りのビット５４は、変更なしに、変換されたアドレス５２の対応するビット５４に直接マッピングされる。
・ 変換テーブルベースアドレスは、ＭＭＵ１２、３２の変換テーブルベースレジスタ（ＴＴＢＲ）に記憶され、ページテーブル構造のレベル０のページテーブル４０－０のベースアドレスを指す。
・ ターゲットアドレス４６のレベル０のインデックス部分４４－０は、レベル０のページテーブル４０－０の選択されたＰＴＥ４２－０にインデックスするために使用される。
・ 選択されたレベル０のＰＴＥ４０－０は、ページテーブル構造の特定のレベル１のページテーブル４０－１のベースアドレスを識別するアドレスポインタ４８を含む。
・ ターゲットアドレス４６のレベル１のインデックス部分４４－１は、レベル１のページテーブル４０－１からレベル１のＰＴＥ４２－１を選択するために使用される。
・ 選択されたレベル１のＰＴＥ４２－１は、レベル２のページテーブル４０－２のベースアドレスを識別するアドレスポインタを指定する。
・ レベル２のＰＴＥ４２－２は、ターゲットアドレス４６のレベル２のインデックス部分４４－２に基づいて、レベル２のページテーブル４０－２から選択される。
・ レベル２のＰＴＥ４４－２は、レベル３のページテーブル４０－３のベースアドレスを識別するアドレスポインタを含む。
・ レベル３のＰＴＥ４２－３は、ターゲットアドレス４６のレベル３のインデックス部分４４－３に基づいて、レベル３のページテーブル４０－３から選択される。
・ レベル３のＰＴＥ４２－３は、アドレスポインタが変換されたアドレス５２の最上位部分５０を提供するブロックＰＴＥである。変換されたアドレス５２の最上位部分５０は、インデックス部分４４－０～４４－３に対応するターゲットアドレス４６のビットを置き換える。ターゲットアドレス５４の残りのビット５４は、変更なしに、変換されたアドレス５２の対応するビット５４に直接マッピングされる。
【0049】
図２は、アドレス変換の単一のステージを示すが、２つのステージのアドレス変換を実装するＭＭＵでは、アドレス変換の第１のステージは、仮想アドレスを中間物理アドレスに変換してもよく、アドレス変換の第２のステージは、中間物理アドレスを物理アドレスに変換することができる。しかしながら、アドレス変換の第１のステージ内のＰＴＥによって提供されるアドレスポインタ４８の各々は、それ自体が中間の物理アドレス（ＩＰＡ）として指定されてもよく、したがって、ステージ１のページテーブル構造の次のレベルにアクセスできるようになる前に、アドレス変換の第２のステージにおける物理アドレス（ＰＡ）への変換を必要とする場合がある。また、ＴＴＢＲ内の変換テーブルベースアドレスは、ＩＰＡとして指定されてもよく、したがって、ステージ１のレベル０のページテーブルにアクセスできるようになる前に、ステージ２において変換する必要もあり得る。したがって、実際には、レベル１のページテーブル構造を通る各連続するステップは、ステージ２のページテーブル構造を通る複数レベルのページテーブルウォークによって分離されてもよい。すなわち、２ステージのアドレス変換にフルページテーブルウォーク動作が必要とされる場合、シーケンスは以下のとおりであってもよい。
・ ステージ２レベル０；ステージ２レベル１；ステージ２レベル２；ステージ２レベル３（ＴＴＢＲ内のステージ１レベル０ベースアドレスをＩＰＡからＰＡに変換するため）；
・ ステージ１レベル０（ＩＰＡとして指定されたステージ１レベル１のベースアドレスを取得するため）；
・ ステージ２レベル０；ステージ２レベル１；ステージ２レベル２；ステージ２レベル３（ステージ１レベル１ベースアドレスをＩＰＡからＰＡに変換するため）
・ ステージ１レベル１（ＩＰＡとして指定されたステージ１レベル２のベースアドレスを取得するため）；
・ ステージ２レベル０；ステージ２レベル１；ステージ２レベル２；ステージ２レベル３（ステージ１レベル２ベースアドレスをＩＰＡからＰＡに変換するため）
・ ステージ１レベル２（ＩＰＡとして指定されたステージ１レベル３のベースアドレスを取得するため）；
・ ステージ２レベル０；ステージ２レベル１；ステージ２レベル２；ステージ２レベル３（ステージ１レベル３ベースアドレスをＩＰＡからＰＡに変換するため）
・ ステージ１レベル３（ＩＰＡとして指定された変換されたアドレスを取得するため）；
・ ステージ２レベル０；ステージ２レベル１；ステージ２レベル２；ステージ２レベル３（ＩＰＡからＰＡに変換されたアドレスを変換するため）。
・ ステージ２レベル０；ステージ２レベル１；ステージ２レベル２；ステージ２レベル３（ＴＴＢＲ内のステージ１レベル０ベースアドレスをＩＰＡからＰＡに変換するため）；
・ ステージ１レベル０（ＩＰＡとして指定されたステージ１レベル１のベースアドレスを取得するため）；
・ ステージ２レベル０；ステージ２レベル１；ステージ２レベル２；ステージ２レベル３（ステージ１レベル１ベースアドレスをＩＰＡからＰＡに変換するため）
・ ステージ１レベル１（ＩＰＡとして指定されたステージ１レベル２のベースアドレスを取得するため）；
・ ステージ２レベル０；ステージ２レベル１；ステージ２レベル２；ステージ２レベル３（ステージ１レベル２ベースアドレスをＩＰＡからＰＡに変換するため）
・ ステージ１レベル２（ＩＰＡとして指定されたステージ１レベル３のベースアドレスを取得するため）；
・ ステージ２レベル０；ステージ２レベル１；ステージ２レベル２；ステージ２レベル３（ステージ１レベル３ベースアドレスをＩＰＡからＰＡに変換するため）
・ ステージ１レベル３（ＩＰＡとして指定された変換されたアドレスを取得するため）；
・ ステージ２レベル０；ステージ２レベル１；ステージ２レベル２；ステージ２レベル３（ＩＰＡからＰＡに変換されたアドレスを変換するため）。
【0050】
実際には、ＴＬＢが任意のレベルからＰＴＥをキャッシュすることができるため、これらのページテーブルルックアップの全てがページテーブルウォークごとに必要とされるわけではないので、対応するＰＴＥがＴＬＢで既に利用可能である場合、一部のステップをスキップすることができる。
【0051】
図２は、ブロックエントリが３レベルのページテーブル４０－３にある実施例を示しているが、単一の連続アドレスマッピングがアドレス空間のより大きな部分に使用される場合、ページテーブル構造のより高いレベルでブロックエントリを定義することも可能である。例えば、レベル１又はレベル２のＰＴＥはブロックエントリであってもよく、この場合、ページテーブル構造のページテーブルウォークは、レベル１又はレベル２のルックアップ後に終了してもよく、レベルの全てを通過する必要はない場合がある。
【0052】
図２で５８とラベル付けされた点線に関して示されているように、レベル０インデックス部分４４－０について異なる値を有する異なるアドレスは、異なるアドレスポインタ４８を有するレベル０のページテーブル４０－０の異なるレベル０のＰＴＥ４２－０にマッピングすることができ、その結果、それらは異なるレベル１のページテーブル４０－１を指し、したがって、異なるアドレス４６は、変換されたアドレスを暗示する最終的なブロックエントリに到達するために、ページテーブル構造を通る異なる分岐の別個の横断を必要とする場合がある。異なるページテーブル内のいくつかのエントリが後続のレベルで同じエントリへのポインタを含む場合、一部の分岐が再収束することが可能である。
【0053】
通常、ページテーブルは、テーブルがメモリ内のどこに存在するかを記述するために、絶対物理アドレス又は中間物理アドレスを使用する。しかしながら、不揮発性メモリ（ＮＶＭ）２６の場合、不揮発性メモリに永続ページテーブル断片を記憶することが有用であり得る。例えば、ＮＶＭ２６に記憶された実行可能ファイルは、相対ページテーブルの断片を含むことができる。実行可能ファイルをメモリにマップするために、ＯＳは、ＮＶＭ内の相対ページテーブルを指すページテーブルエントリ、例えば、Ｌ０エントリをセットアップすることができる。この動作は、実行可能ファイル全てのセクションをメモリに自動的にマップすることができる。絶対アドレスを有する従来のページテーブルとは異なり、ＯＳは、ＮＶＭが新しいベースアドレスでマッピングされる場合、（例えば、それを異なるシステムに移動させることによって）ページテーブルを再配置する必要はない。
【0054】
図３は、このような相対アドレスポインタを実装するために使用することができるＰＴＥ４２の例示的な構造を示す。テーブルＰＴＥ（分岐エントリ）のフォーマットを図３の上部に示し、ブロックＰＴＥ（リーフエントリ）のフォーマットを図３の下部に示す。両方のタイプのＰＴＥは、ＰＴＥ内の情報が有効であるかどうかを指定する有効ビット６０を含む。したがって、オペレーティングシステムは、所与のページテーブル４０内のＰＴＥの全てをマッピングする必要はない。無効なＰＴＥに対応するターゲットアドレスにアクセスが行われると、これはアドレス変換障害をトリガする可能性があり、これは例外をトリガする可能性があり、これは、管理プロセス（例えば、オペレーティングシステム又はハイパーバイザ）にアドレス空間を再マッピングさせて、アクセスされたアドレス領域のマッピングを提供させてもよい。
【0055】
ＰＴＥ４２は、ＰＴＥがテーブルＰＴＥ又はブロックＰＴＥであるかどうかを示すテーブル／ブロックフラグ６２を含んでもよい。図３の例では、テーブル／ブロックフラグ６２が１の場合、ＰＴＥはテーブルＰＴＥであり、テーブル／ブロックフラグ６２が０である場合、ＰＴＥはブロックＰＴＥである。
【0056】
両方のタイプのＰＴＥは、このＰＴＥに対応するアドレス空間の領域に関連付けられたメモリ属性６４を指定してもよい。レベル０のＰＴＥの場合、アドレス空間の対応する部分は、所与の値を有するレベル０のインデックス部分４４－０を共有する全てのアドレスからなる領域である。レベル１のＰＴＥの場合、対応するアドレス領域は、レベル０のインデックス部分４４－０及びレベル１のインデックス部分４４－１に対する所与の値のセットを共有する全てのアドレスから形成された領域である。レベル２のＰＴＥの場合、対応するアドレス領域は、レベル０、レベル１及びレベル２のインデックス部分４４－０、４４－１、４４－２の各々に対する所与の値のセットを有するアドレスで形成された領域である。レベル３のＰＴＥの場合、アドレス領域は、レベル０からレベル３のインデックス部分４４－０、４４－１、４４－２、４４－３の全てに対する所与の値のセットを有するアドレスで形成される。対応するアドレス領域に定義された属性６４は、例えば、領域が読み取り専用であるか、又は読み取り可能及び書き込み可能であるかどうかを指定することができる。属性はまた、領域が、それらが発行された順序と比較してメモリアクセスの再順序付けが許可されないデバイスタイプのメモリ領域であるかどうかを指定することもできる。また、メモリ属性６４は、プロセッサコア４のどの特権レベルが対応するアドレス領域にアクセスすることを許可されるか、又はメモリの対応する領域がどのようにアクセスされることを許可されるかを制御するための他の情報を指定することができる。図３の例では、ブロックＰＴＥは、テーブルＰＴＥよりも大量の属性情報を指定することができるが、これは必須ではない。
【0057】
図３に示すように、テーブルＰＴＥは、ページテーブル構造の次のレベルのページテーブル４０内のＰＴＥが絶対タイプ又は相対タイプであるかどうかを示す、次のレベルのＰＴＥタイプインジケータ６６（Ｒｎ＋１）を含んでもよい。この例では、タイプインジケータ６６が０である場合、次のレベルＰＴＥが絶対タイプであることを示し、タイプインジケータ６６が１の場合、次のレベルのＰＴＥが相対タイプであることを示す。タイプインジケータ６６のこのマッピングを使用することは、通常は０であると予想される予約ビットを、タイプインジケータ６６を示すために再利用することができるので、相対タイプのＰＴＥをサポートしないアーキテクチャのために書かれたレガシーソフトウェアとの互換性に有用であり得る。ブロックＰＴＥは、ページテーブル構造のその分岐の最終レベルであるため、ブロックＰＴＥについては次のレベルが存在しないため、ブロックＰＴＥは、次のレベルのＰＴＥタイプインジケータ６６を指定しない。ブロックＰＴＥでは、テーブルＰＴＥのタイプインジケータ６６と同じビット位置にあるビットは、将来の使用のために予約することができ、０に固定されるか、又は他の情報に使用することができる。
【0058】
以下に説明するＲｎ及びＲｎ＋１という表記では、ページテーブル構造のレベルｎの所与のテーブルＰＴＥについて、Ｒｎは、レベル－ｎのＰＴＥが絶対タイプ（Ｒｎ＝０）又は相対タイプ（Ｒｎ＝１）であるかどうかを定義する、そのテーブルＰＴＥの親ＰＴＥに指定されたタイプインジケータ６６を指し、Ｒｎ＋１は、ページ構造の次のレベルのレベル－（ｎ＋１）ＰＴＥが絶対タイプ（Ｒｎ＋１＝０）又は相対タイプ（Ｒｎ＋１＝１）であるかどうかを定義する、レベルｎのＰＴＥに指定されたタイプインジケータ６６である。
【0059】
テーブル及びブロックの両方のＰＴＥは、アドレスポインタ６８、７２を指定する。ページテーブル構造の前のレベルの親ＰＴＥがＲｎ＝０と指定した場合、アドレスポインタは絶対値である。テーブルＰＴＥの場合、アドレスポインタ６８は、ページテーブル構造の次のレベルのページテーブル４０のベースアドレスを決定するために使用される。現在のレベルのレベル－ｎのＰＴＥが絶対タイプである場合、アドレスポインタは、次のレベルのページテーブルのベースアドレスを直接指定する絶対値である。アドレスポインタフィールド６８をより短くするために、０に等しいビットの下部は、ＰＴＥのレベルから暗示され得るため、アドレスポインタフィールド６８で明示的に指定される必要はない。絶対タイプのＰＴＥとして識別されたブロックＰＴＥの場合、絶対アドレスポインタ値７２は、変換されたアドレスの最上位ビットを識別し、変換されたアドレス５２の最下位ビット５４は、図２に示すように、ターゲットアドレス４６の対応するビット５４から直接マッピングされている。
【0060】
次のレベルのＰＴＥが相対タイプ（Ｒｎ＋１＝１）であることを指定するテーブルＰＴＥはまた、相対タイプの次のレベルのＰＴＥに適用される領域サイズを定義するサイズパラメータ７０（ＢＳｎ＋１）を指定する。領域サイズＢＳｎ＋１は、相対タイプの次のレベルのＰＴＥによって指定される相対アドレスオフセットの基準として使用される基準点ベースアドレスＢｎ＋１を計算するために使用することができる。
【0061】
領域サイズは、サイズを明示的に示さないが、以下のようにサイズを計算するために使用することができる記憶されたパラメータＢＳを使用して、２の累乗サイズとして定義することができる。以下に説明するＢＳｎ及びＢＳｎ＋１という表記では、ページテーブル構造のレベルｎの所与のテーブルＰＴＥについて、ＢＳｎは、そのテーブルＰＴＥの親ＰＴＥに指定されたサイズパラメータ７０を指し、ＢＳｎ＋１は、レベル－（ｎ＋１）のＰＴＥを定義する、レベルｎのＰＴＥで指定されたサイズパラメータ７０である。記憶されたサイズパラメータＢＳｎは、関係
に従って対応するアドレス領域サイズＳｎにマッピングすることができ、「ｂｉａｓ」は、０以上の整数である任意のバイアス定数である。所与のベースアドレスＢｎは、（Ｓｎ－１）の逆数に従って計算されたビットマスクに従って、最下位ビットを０にクリアすることによってサイズ整合され得る。例えば、バイアスが０である場合、異なる領域サイズ及び対応するビットマスクを識別するいくつかの例は、以下のとおりである。
【数1】
【0062】
【表1】
【0063】
実際には、サポートされる必要がある最小領域サイズは、２バイトを超える場合があるため、最小サイズ未満の領域サイズを符号化するための符号化空間を提供する必要を回避することにより、バイアスを使用してサイズインジケータをより少ないビットに圧縮することができる。例えば、必要とされる最小領域サイズが１ｋＢ（１０２４バイト）である場合、必要とされるＳｎの最小値は１０であり、よってバイアスを１０に設定して、最小領域サイズをＢＳｎ＝０を使用して定義することができる。
【0064】
【表2】
【0065】
この手法は、必要とされる最小サイズと最大サイズとの間の領域サイズを符号化するために使用されるビットをより少なくすることができる。
【0066】
図４に示すように、相対タイプのＰＴＥの場合、（サイズパラメータに基づいて決定された）ビットマスクをレベルｎのＰＴＥを含むページテーブルのベースアドレスＴＡｎとビット単位のＡＮＤ演算で組み合わせることによって、相対タイプの所与のレベル－ｎのＰＴＥに対する基準点ベースアドレスＢｎを計算して、ＴＡｎの最下位ビットを０にクリアすることができ、クリアされるビットの数は指定されたサイズに依存する。これにより、テーブル構造のレベル（ｎ－１）の親ＰＴＥ内のパラメータＢＳｎに指定されたサイズに対応するサイズ境界に整合されたサイズ整合基準点ベースアドレスＢｎが生成される。
【0067】
相対タイプのレベル－ｎのテーブルＰＴＥの場合、ページテーブル構造のレベルｎ＋１の子ページテーブルのベースアドレスＴＡｎ＋１は、レベル－ｎのＰＴＥのアドレスポインタフィールド６８に指定された基準点ベースアドレスＢｎと相対オフセット値ｒＴＡｎ＋１との和に相当して取得される。これは、加算器を使用して計算することができるが、相対オフセット値ｒＴＡｎ＋１を基準点ベースアドレスＢｎの非クリア部分の最下位端に単に付加する、又はｒＴＡｎ＋１でＢｎをＯＲ演算することでより効率的になってもよく、Ｂｎがサイズ整合されたときに加算と同じ結果を達成する。
【0068】
オフセットを基準点ベースアドレスと組み合わせる前に、相対オフセット値は、基準点ベースアドレスＢｎとオフセットとの和がサイズＳｎの領域の終わりをマークするアドレスＢｎ＋Ｓｎを超えて延在できないことを保証するために、（Ｓｎ－１）のバイナリ表現に対応するマスクでＡＮＤ演算することによってその上位ビットを有することができる（このマスクは、基準点ベースアドレスＢｎを生成するために適用されるビットマスクの逆数である）。また、アクセスされたページテーブルの端部も領域Ｂｎ＋Ｓｎの端部を超えて延在できないことを確実にするために、マスクを適用することによってオフセットの特定の数の最下位ビットを０にクリアすることもでき、クリアされるビットの数は、グラニュルサイズ（１つのページテーブルのサイズ）及び／又はテーブル構造内のページテーブルのレベルに依存する。これらは、以下のステップ１１４に関してより詳細に論じられる。いくつかの実施態様では、（オフセットの上端又は下端のいずれかで）マスクされたビットのいずれかが非ゼロである場合、これは無効に定義されたＰＴＥを示し得るため、障害がトリガされてもよい。
【0069】
同様に、相対タイプのレベル－ｎのブロックＰＴＥは、アドレスポインタフィールド７２における相対オフセット値を指定し、この相対オフセット値から、変換されたアドレスの上部を、ベースアドレスＢｎとブロックＰＴＥのアドレスポインタフィールド７２に指定された相対オフセット値ｒＰＡとの和に相当して算出することができる（前述したように同じくオフセット値をマスクすることによって）。ここでも、これは必ずしも加算を必要とするわけではなく、シフタ及び／又はＯＲ論理で行うことができる。
【0070】
この例では、０ ＰＴＥのレベルを含む任意のテーブルＰＴＥとして、現在のＰＴＥにおいて絶対／相対タイプフラグ６６を１に設定することにより、次のレベルが相対アドレスを提供することを指定してもよく、これは、任意の相対アドレスポインタを含むことができる第１のレベルがレベル１のページテーブルであり、レベル０のページテーブルがデフォルトで絶対ＰＴＥであってもよいことを意味する。しかしながら、他の実施例では、ＴＴＢＲは、レベル０のページテーブルが絶対であるか相対であるかを示すタイプインジケータを指定して、レベル０のページテーブル内に相対タイプのＰＴＥも提供することを可能にすることができる。
【0071】
特定のレベルのＰＴＥが次のレベルが相対であることを指定すると、その後の任意のレベルも相対タイプである必要があり、相対ＰＴＥの子孫ＰＴＥが絶対ＰＴＥとなることは許容されない。したがって、図４に示すように、０テーブルエントリのレベルで指定されたアドレスポインタＴＡ１は、常に、絶対ポインタであり、ページテーブル構造内の特定のレベルの１のページテーブル４０－１を指す。
【0072】
図４の例では、レベル０のＰＴＥは、レベル１のページテーブルが相対タイプであると指定し、図４に示されるような特定の領域サイズＳ１に対応するサイズパラメータ７０を指定すると仮定する。基準点ベースアドレスＢ１は、レベル１のページテーブル４０－１のテーブルアドレスＴＡ１をサイズＳ１に関連付けられたサイズ境界にサイズ整合することによって形成される。なお、図４では、４０－１の網掛け部分は、レベル１のページテーブル自体に対応し、基準点ベースアドレスＢ１から始まるサイズＳ１の網掛けされていない領域８０は、レベル１のＰＴＥによって指定されたアドレスポインタ及びそれらのＰＴＥのいずれかの子孫エントリが定義されることが許容される境界アドレス領域であることに留意されたい。ＰＴＥは、ターゲットアドレスのレベル１のインデックス部分４４－１に基づいて、レベル１のページテーブル４０－１から選択される。レベル１のページテーブルのインデックス付けされたエントリで指定されたベースアドレスＢ１及び相対オフセットｒＴＡ２の合計は、ページテーブル構造の次のレベルのレベル２のページテーブル４０－２のテーブルアドレスＴＡ２を提供する。レベル１のＰＴＥは、レベル２の子のＰＴＥの境界領域のサイズＳ２を識別するサイズパラメータＢＳ２を指定する。ここでも、サイズＳ２のサイズ境界にＴＡ２をサイズ整合させることにより、レベル２のページテーブル４０－２で指定された相対アドレスポインタ７２の基準点であるベースアドレスＢ２を生成する。この例では、レベル２のＰＴＥはブロックＰＴＥであり、相対オフセットｒＰＡを使用して指定されたアドレスポインタは、変換されたアドレスＰＡを与えるため、ページテーブル構造の更なる横断はない。
【0073】
したがって、要約すると、ページテーブルウォークは、ＴＴＢＲ及びＬ０ページテーブル内の絶対ポインタで開始する。Ｌ０を含む任意のテーブルは、現在のページテーブル内の相対的な次のビットを設定することによって、次のレベルが相対アドレスを提供することを指定してもよい。レベルが、次のレベルが相対的であることを指定すると、任意の後続レベルもまた相対的でなければならない。
【0074】
次のレベルが相対アドレスを提供することを指定する場合、現在のレベルはまた、次のレベルがアドレス指定できる許容メモリ領域のサイズＳを指定する。次のレベルへのポインタＴＡｎ＋１及びレベルのサイズＳｎ＋１に基づいて、そのレベルの境界メモリ領域を定義する。境界メモリ領域は、自然に整合され、ベースアドレス、Ｂｎ＋１、及びサイズＳｎ＋１を有する。ベースは、テーブルアドレスを整合することによって計算される：Ｂｎ＝ＴＡｎ＆～（Ｓｎ－１）。相対ポインタは、現在のテーブルが存在する領域のベースに対して解決される。例えば、ＴＡｎ＋１＝Ｂｎ｜ｒＴＡｎ＋１である。相対ブロックエントリは、相対テーブルポインタと同じ方法で解決される。
【0075】
ＭＭＵは、相対アドレスポインタを使用して定義されたページテーブル構造の断片を確実に不揮発性メモリ２６に記憶されるようにするために有用であり得るいくつかの安全確認を実装することができ、その結果、断片は、ページテーブル構造をより高いレベルで定義するオペレーティングシステム又はハイパーバイザの開発者以外の潜在的に信頼できないソフトウェア開発者によって書かれた実行可能なコード内に埋め込まれてもよい。これらの確認は、以下のとおりであってよい。
・ レベルｎにおける境界メモリ領域８０は、レベルｎ－１のサブセットであるべきである。そうでない場合、ＣＰＵは障害を起こすことになる。これは、テーブルエントリ及びブロックエントリの両方に当てはまる。レベルｎにおけるブロックの開始及び終了の両方は、レベルｎ－１の領域内に入るべきである。
・ レベルｎのテーブルエントリは、レベルｎ－１が相対としてフラグ付けされている場合、相対としてフラグ付けされるべきである。そうでない場合、ＣＰＵは障害を起こすことになる。
・ レベルｎにおける境界メモリ領域８０は、レベルｎ－１のサブセットであるべきである。そうでない場合、ＣＰＵは障害を起こすことになる。これは、テーブルエントリ及びブロックエントリの両方に当てはまる。レベルｎにおけるブロックの開始及び終了の両方は、レベルｎ－１の領域内に入るべきである。
・ レベルｎのテーブルエントリは、レベルｎ－１が相対としてフラグ付けされている場合、相対としてフラグ付けされるべきである。そうでない場合、ＣＰＵは障害を起こすことになる。
【0076】
これらの確認の組み合わせは、所与のＰＴＥがページテーブル構造の次のレベルを相対としてマークすると、そのＰＴＥの全ての後続の子孫もまた相対であることを確実にするので、オペレーティングシステムは、絶対アドレスポインタを絶対ＰＴＥを含む最後のレベルで変更するだけで、ページテーブル構造のその分岐によって指し示されるアドレス空間の全体部分を再マッピングすることができる。また、それは、ＰＴＥの後続のレベルで定義された任意の相対アドレスポインタが、相対タイプのＰＴＥとして定義された最高レベルのＰＴＥで指定された、境界アドレス領域８０の外側の任意のアドレスを指すことができないことが保証され得ることを意味する。
【0077】
図４に示される手法では、子エントリのサイズパラメータ７０がその親エントリのサイズパラメータ以下である限り、子ＰＴＥ及び子孫ＰＴＥのアドレス領域は常に、最上位の相対タイプのＰＴＥによって定義される境界アドレス領域エントリ内にあり、これは、ページテーブル構造の相対的な断片が信頼されていないデバイスである、又はページテーブルのその断片に関連付けられたソフトウェアの開発者が信頼できない場合であっても、オペレーティングシステム又はハイパーバイザなどのより高い特権プロセスは、アドレス空間の所与の領域８０が相対ページテーブルの使用に適したものとしてマッピングされると、ページテーブル構造の後続のレベル内で別の当事者によって提供される全てのマッピングは、領域８０の外側に延在せず、したがってアドレス空間全体の他の領域内のアドレスは、不適切なアクセスから安全であり得ることを依然として信頼できることを意味する。これは、相対オフセットのベースアドレスを計算するためのサイズ整合の結果として、レベル２に対して定義された領域Ｂ２からＢ２＋Ｓ２のポインタが、レベル１の境界領域として定義される領域８０内にあるように制限されている図４で見ることができる。
【0078】
図５は、ＭＭＵ１２によって使用されるエントリを見つけるためのページテーブルウォークを実行する方法を示すフロー図である。図５は、ページテーブル構造の所与のレベル、レベルｎに達するときに実行されるステップを示す。次いで、この方法は、親ＰＴＥから子ＰＴＥまでアドレスポインタを横断することによって到達される各レベルに対して繰り返されてもよいことが理解されよう。図２の例では、ｎは０～３であってもよく、すなわち、ページテーブルレベルの最大数は４であるが、他の実施例は、４よりも小さい又はより大きい最大数のレベルをサポートすることができる。
【0079】
また、全てのメモリアクセスがページテーブルウォークを必要とするわけではないことが理解されよう。ターゲットアドレスと変換されたアドレスとの間の完全な変換マッピングが既にＴＬＢにキャッシュされている場合、ページテーブルウォークは必要とされない。
【0080】
また、ページテーブルウォークが必要とされる場合、ＰＴＥのレベルの全てを横断する必要はない。いくつかのＴＬＢは、部分的な変換（例えば、ＶＡからツリー構造の特定のレベルのＰＴＥのアドレスへのマッピング、例えばＶＡからレベル２へのマッピング）をキャッシュすることができる。この場合、ＴＬＢ内のキャッシュされた情報を使用してレベル２から関連ＰＴＥを取得し、次にレベル３でアクセスされるべき次のレベルのＰＴＥの識別に進むことができるため、レベル０及び１でページテーブル構造をウォークする必要はない。
【0081】
したがって、図５は、ページテーブル構造の特定のレベルｎに対してページテーブルアクセスが必要である場合に実行されるステップを示す。ステップ１００において、ページテーブルウォーク回路１６、３６は、ページテーブル構造のレベルｎで関連ＰＴＥを取得する。必要なＰＴＥのアドレスを識別するために、ページテーブルウォーク回路１６、３６は、ターゲットアドレスのレベル－ｎのインデックス部分４４－ｎから決定されたオフセットにレベル－ｎのページテーブルベースアドレスを追加する（ここでも、ベースアドレスがサイズ整合されている場合、シフタ又はＯＲゲートによって同等の結果が得られ得るため、加算器は不要であってもよい）。ｎ＝０の場合、レベル０のベースアドレスは、変換テーブルベースレジスタ（ＴＴＢＲ）から取得され、ｎ＞０である場合、レベル－ｎのページテーブルのベースアドレスは、レベルｎ－１の親ＰＴＥのアドレスポインタに基づいて識別される。いずれの方法でも、必要なＰＴＥのアドレスが識別される。ページテーブルウォークの現在のレベルが、仮想アドレスから物理アドレスに直接変換する１ステージＭＭＵ、又は中間物理アドレス（ＩＰＡ）から物理アドレス（ＰＡ）に変換する２ステージＭＭＵのステージ２に関連付けられる場合、レベル－ｎのベースアドレスＴｎ及びレベル－ｎのインデックス部分４４－ｎから得られたアドレスは、メモリシステムから必要なＰＴＥを読み出すためのメモリアクセス要求において指定され得る物理アドレスである。一方、変換プロセスのこのステップが２ステージＭＭＵのステージ１に関連する場合、ＰＴＥの取得されたアドレスはＩＰＡであり、これは必要なＰＴＥの物理アドレスを取得するために更なるステージ２の変換を必要としてもよい。
【0082】
このため、ターゲットアドレス４６のレベル－ｎのインデックス部分４４－ｎに対応するＰＴＥは、ステップ１００で、ＴＬＢ１４、３４から、又はメモリシステムのいずれかから得られる。ステップ１０２において、ページテーブルウォーク回路１６、３６は、ページテーブル構造の前のレベルｎ－１において、親ＰＴＥによってどのタイプのＰＴＥが示されたかを識別する。例えば、図２を参照すると、レベル２のＰＴＥ４２－２について、親ＰＴＥは、レベル２のＰＴＥ４２－２を含むレベル２のページテーブル４０－２へのアドレスポインタを含むレベル１のＰＴＥ４２－１であろう。親ＰＴＥ内のタイプインジケータ６６が、レベルｎのＰＴＥが絶対タイプであることを示した場合、ステップ１０４において、そのＰＴＥに直接指定された絶対アドレス６８、７２から、レベルｎのＰＴＥに対するアドレスポインタが決定される。レベルｎのＰＴＥがブロックＰＴＥである場合、これはページテーブル構造の横断を終了する（ただし、変換されたアドレスがＩＰＡである場合、ステージ２のページテーブル構造の更なる横断が依然として必要となり得る）。レベルｎのＰＴＥがテーブルＰＴＥである場合、アドレスポインタ６８は、次のレベルのページテーブルのアドレスを識別し、これはその後、図５の方法の更なるパスで取得することができる。
【0083】
ステップ１０２において、レベルｎ－１の親ＰＴＥによって、レベルｎのＰＴＥが相対タイプ（Ｒｎ＝１）であることが示された場合、ステップ１０６において、ページテーブルウォーク回路１６、３６は、レベル－ｎのＰＴＥが、レベルｎ＋１のその子ＰＴＥが絶対タイプ（Ｒｎ＋１＝０）であることを示すタイプインジケータ６６を指定しているかどうかを決定する。指定している場合、ステップ１０８において、障害がトリガされる。したがって、相対ＰＴＥは、更なる相対ＰＴＥを子として指定するのみであり得る。これにより、ページテーブルの相対部分における全ての後続のＰＴＥ内のアドレスポインタを個別に再マッピングすることなく、ページテーブル構造内のその祖先のうちの１つに定義された最後の絶対ポインタを単に更新することによって、アドレステーブルの相対断片を再マッピングできることが確実になる。
【0084】
ステップ１１０において、レベルｎ－１においてその親ＰＴＥによって指定されたサイズパラメータ７０（ＢＳｎ）よりも大きいサイズを示すサイズパラメータ７０（ＢＳｎ＋１）をレベル－ｎのＰＴＥが指定しているかどうかを決定するために、第２の安全確認が実行され得る。レベルｎ－１の親ＰＴＥによって指定されたサイズが、レベル－ｎの子ＰＴＥによって指定されたサイズよりも大きい場合、ステップ１０８で再び障害が通知される。レベルｎにおける相対オフセットのベースアドレスは、レベル－ｎのページテーブルのテーブルアドレスのサイズ整合バージョンであり、親から子へのサイズ増加を防止することにより、ページテーブルの相対部分内の任意の後続のオフセットが、ページテーブル構造を通る現在の分岐で遭遇する最初の相対ＰＴＥについて定義された境界領域内にあることが保証される。
【0085】
ステップ１０６及び１１０における確認は、どちらの順序で実行されてもよく、互いと並行して実行されてもよい。
【0086】
ステップ１０６、１１０のいずれも障害をトリガしない場合、すなわち、レベルｎの子ＰＴＥが、レベルｎ＋１が相対であることを指定し、その親ＰＴＥで指定されたサイズ以下のサイズを指定する場合、方法はステップ１１２に進む。ステップ１１２において、レベル－ｎのＰＴＥに対する基準点ベースアドレスＢｎは、現在のレベル－ｎのページテーブル４０－ｎ（そこから読み取り中のレベル－ｎのＰＴＥが抽出された）のテーブルアドレスＴＡｎを、レベルｎ－１の親ＰＴＥで指定されたサイズパラメータＢＳｎによって識別されたサイズＳｎに対応する自然アドレス境界に整合させることに対応する、サイズ整合アドレスとして決定される。自然アドレス境界は、サイズの整数倍に対応する境界である（例えば、４ｋＢサイズでは、アドレス境界は４ｋＢ、８ｋＢ、１２ｋＢなどである）。ベースアドレスＢｎ及びサイズＳｎは共に、レベルｎの現在のＰＴＥ及び後続の子孫ＰＴＥの相対に指定されたアドレスポインタが定義される境界アドレス領域を定義する。
【0087】
ステップ１１４において、レベルｎのＰＴＥのアドレスポインタフィールド６８、７２で指定された相対アドレスオフセットにマスキングが適用される。マスキングでは、マスク（Ｓｎ－１）に基づくマスキングによってオフセットの一部の上位ビットがゼロにクリアされ、マスキングによって一部の下部ビットがゼロにクリアされる。テーブルエントリの場合、下位ビットは、マスク～（Ｇ－１）に基づいてクリアされ、Ｇはページテーブル構造のグラニュルサイズである。ブロックエントリの場合、クリアされる下位ビットは、ブロックエントリを含むレベルよりも大きい全てのＸのフィールド５４及び４４－Ｘに対応するビットである（すなわち、オフセットは、ページテーブル構造のそのレベルのブロックエントリについてＶＡから直接マッピングされるビットに影響しない）。これらのマスキング動作は、アドレスポインタを使用してアクセスされるページテーブル又はグラニュルの開始及び終了の両方が、ベースアドレスＢｎで始まるサイズＳｎの領域内にあることを確実にする。いくつかの実施例では、マスクされたビットのいずれかが元の（マスクされていない）相対アドレスオフセットにおいて非ゼロであった場合、障害がトリガされてもよい。ステップ１１４において、アドレスポインタは、ステップ１１２で決定された基準点ベースアドレスＢｎ及びマスクされた相対アドレスオフセットから、基準点ベースアドレスと相対アドレスオフセットとの和に相当する結果を生成することによって決定される。次に、アドレスポインタを使用して、ページテーブルの次のレベルｎ＋１の子ＰＴＥのアドレス（レベル－ｎのＰＴＥがテーブルＰＴＥである場合）、又は変換されたアドレス（レベル－ｎのＰＴＥがブロックＰＴＥである場合）のいずれかを形成することができる。
【0088】
レベル－ｎのＰＴＥがブロックＰＴＥである場合、ページテーブル構造を通る更なるステップは必要とされない（前述したように、返されたアドレスがＩＰＡである場合、アドレス変換の第２のステージが必要となり得る）。レベル－ｎのＰＴＥがテーブルＰＴＥである場合、ｎは１だけ増分され、ページテーブル構造の次のレベルについて図５の方法が再び繰り返される。
【0089】
上記の実施例では、サイズパラメータＢＳｎ＋１は、親ＰＴＥ内で明示的に指定され、ページテーブル構造の次のレベルにおける子ＰＴＥの境界アドレス領域のサイズを示す。また、上記の実施例では、相対アドレスオフセットを用いて相対アドレスポインタが計算されるベースアドレスＢｎは、その親ＰＴＥによって指定されたサイズパラメータＢＳｎに基づいて決定されたサイズ境界に、レベルｎのページテーブルのアドレスをサイズ整合することによって暗黙的に決定される。
【0090】
しかしながら、図６に示すように、別の手法は、テーブルＰＴＥがサイズパラメータ７０の代わりにブロック識別子９０を指定できることであり得る。ブロック識別子９０は、ページテーブル構造とは別個のテーブル構造であるブロックテーブル９４内の特定のブロックエントリ９２を識別する。各ブロックエントリ９２は、ページテーブル構造の次のレベル（ｎ＋１）における子ＰＴＥのアドレスポインタを決定するために使用するベースアドレスＢｎ＋１及びサイズパラメータＢＳｎ＋１として使用してことができるベースアドレス９６及びサイズパラメータ９８を指定することができる。アドレスポインタ６８は、依然として前述のような相対オフセットを更に指定することができ、他の全てのフィールド６０、６２、６６、６４は、図３の例と同じであり得る。
【0091】
したがって、図６に示されるように、ベースアドレス又はサイズパラメータがＰＴＥ自体に明示的に示されることは必須ではない。
【0092】
図６に示される手法が使用される場合、子ＰＴＥが親からブロック仕様を「継承する」ことを可能にする機構が提供されてもよい。これは、「親によって定義されたブロックに留まる」ことを意味するために所定のブロック識別子（例えば、ブロックＩＤ ０）を予約することによって、又はブロック仕様を更新しない限り、後続の相対タイプインジケータ６６（又は以下の図７の例における子孫エントリ制限フラグ）が子エントリに設定されない（その場合、親からのプロパティを単に継承する）という規則を有することによって実施することができる。このような継承メカニズムを提供することは、子エントリ自体がブロックテーブル上の情報を指定する必要がないことを意味するため有用であり、これは、ブロックテーブルがＯＳ／ハイパーバイザによって管理されてもよく、ページテーブル断片が取り外し可能な（不揮発性）媒体上に存在してもよいためセキュリティを向上させ、その結果、取り外し可能な媒体上のブロックテーブルからの情報は符号化しないことが望ましい。
【0093】
上述の実施例では、ＰＴＥが相対タイプとしてマークされると、これはまた、相対タイプのＰＴＥの子孫ＰＴＥが、相対ＰＴＥの最初のレベルに対して定義された特定の境界アドレス領域８０内にあるアドレスポインタを指定するように制約されることを暗示する。したがって、相対／絶対タイプインジケータ６６はまた、ＰＴＥの子孫エントリが特定の境界アドレス領域内のアドレスポインタを定義するように制限されているかどうかを示す子孫エントリ制限インジケータであると考えることができる。しかしながら、他の手法では、ページテーブル構造内の後続のレベルのアドレスポインタ上のそのような境界を、絶対タイプのＰＴＥに適用することが望ましい場合がある。
【0094】
したがって、いくつかの実施態様では、図７に示されるＰＴＥフォーマットを使用してもよい。ＰＴＥのフィールド６４、６６、６８、７０又は９０、６２及び６０は、図３又は図６と同様であってもよい。しかしながら、図７において、ＰＴＥはまた、任意の子孫エントリが、定義された境界アドレス領域８０内のポインタを指定することのみに制限される（Ｄｎ＋１＝１）か、又は境界領域８０の外側のポインタを指定することを許可される（Ｄｎ＋１＝０）かを示す子孫エントリ制限フラグ１２０を含んでもよい。境界アドレス領域は、図６に示すように、ブロックテーブル内のベースアドレス及びサイズのいずれかを介して（したがって、境界領域の比較的恣意的な定義を可能にする）、又は図４に示されるように、ページテーブルの親ＰＴＥによって指定されたサイズに基づいて、ページテーブルの現在のレベルのベースアドレスをサイズ整合することによって定義することができる。
【0095】
相対ＰＴＥを含むテーブル構造の分岐について、サイズ整合されたベースアドレスからの相対オフセットを使用したアドレスポインタの計算、及び相対アドレスオフセットに適用されるマスキングは、（ステップ１１０に関して論じたように、親から子へサイズを増やすことができない場合）、子孫ＰＴＥが、以前のＰＴＥに対して定義された境界領域の外側にアドレスポインタを定義できないことを保証してもよい。
【0096】
しかしながら、ページテーブルの絶対部分について、又はブロックテーブル内の任意のベースアドレス及びサイズを使用して境界領域が定義される相対ＰＴＥの場合、所与のレベルｎのアドレスポインタ６８は、ページテーブル構造の同じ分岐内の以前の領域に対して定義された境界アドレス領域の外側の点に定義され得る。例えば、図７では、レベル０のページテーブル４０－０内のＰＴＥは、その子孫を「子孫エントリ制限」として定義するためにＤｎ＋１＝１を定義する。レベル０のＰＴＥは、レベル１のその子ＰＴＥのための境界アドレス領域８０を定義する。この実施例では、境界領域は、ベースアドレスＢ１で始まり、サイズＳ１を有する。レベル１のＰＴＥで指定されたアドレスポインタがその領域内にある間、この例におけるレベル２の子ＰＴＥは、レベル１に定義された境界アドレス領域８０の外側の場所を指す絶対アドレスポインタ６８を指定し、それにより、ページテーブルウォーク回路１６、３６がトリガされて障害を通知する。対照的に、Ｌ０ ＰＴＥ及びＬ１ ＰＴＥの両方の子孫エントリ制限フラグ１２０が０であった場合、Ｌ２ ＰＴＥ内のアドレスポインタが、以前のＬ０ ＰＴＥの境界領域８０の外側に延在する場合であっても、（少なくとも絶対タイプのＰＴＥについて）障害は生成されない。
【0097】
いくつかの実施形態では、所与のレベルのＰＴＥについて定義された境界アドレス領域を追跡するために、いくつかの追跡情報は、例えば、境界アドレス領域のベースアドレス及びサイズ、又は境界アドレス領域の開始及び終了アドレスを定義するページテーブルウォーク回路１６、３６によって記録されてもよい。後続のレベルで子孫ＰＴＥに遭遇すると、ページテーブルウォーク回路１６、３６は、そのＰＴＥのアドレスポインタを、その祖先ＰＴＥによって定義された境界アドレス領域と比較して、障害を通知するかどうかを決定することができる。ページテーブル構造の異なるレベルのＰＴＥについて、複数の追跡情報セットを維持することができる。
【0098】
あるいは、境界アドレス領域が、上述のようにページテーブルアドレスのサイズ整合バージョンとして定義される場合、この場合、親及び子エントリのサイズパラメータの単純な比較は、後続のアドレスポインタの境界確認を実装するのに十分であり得るため、この追跡情報を記憶する必要はない。これは、ページテーブルウォーク回路１６、３６がアドレスを比較し、ページテーブルウォーク内の以前のＰＴＥによって定義される境界アドレス領域に関する追跡情報を記憶するための、より少ないハードウェアを有し得るため、より効率的であり得る。
【0099】
アドレスポインタが絶対ＰＴＥ及び相対ＰＴＥの特定の領域境界によって制限されることを可能にすることにより、これにより、オペレーティングシステム又はハイパーバイザは、ページテーブル構造の特定のサブ部分の管理を他のソフトウェアプロセス又は不揮発性メモリ２６に記憶される特定の永続的な許容可能コードのソフトウェア開発者に委譲することができ、アドレス空間の特定の領域８０へのマッピングとして特定のレベルのＰＴＥを定義したことを確信して、子孫エントリによって生成される任意の後続のマッピングもその領域内にあることが保証されるので、悪意のある者が子孫ＰＴＥを不適切なアドレスを指すように変更できないことが保証される。
【0100】
いくつかの実施例では、相対タイプのような後のＰＴＥの指示によってＤｎ＋１＝０の表示を上書きすることができ、すなわち、相対タイプのＰＴＥは、デフォルトでは「子孫エントリ制限」と見なされ得るが、絶対タイプのＰＴＥは、「子孫エントリ制限」（Ｄｎ＋１＝１）又はそうでない（Ｄｎ＋１＝０）のいずれかであってもよい。
【0101】
他の実施例はまた、相対タイプのＰＴＥを「子孫エントリ制限付き」（Ｄｎ＋１＝１）又はそうでない（Ｄｎ＋１＝０）のいずれかとして区別することができる。これにより、監視プロセスがページテーブル構造の上位レベルを制御して、ページテーブル構造の後のレベルを定義するデバイスが信頼できるかどうかを決定することができ、それに応じて子孫エントリ制限フラグ１２０を設定することができる（信頼できない場合はＤｎ＋１＝１、信頼できる場合はＤｎ＋１＝０）。
【0102】
図７は、絶対／相対タイプインジケータ６６と、子孫エントリが制限されているかどうかのインジケータ１２０とを組み合わせたＰＴＥフォーマットを示しているが、子孫エントリ制限インジケータ１２０は、相対タイプのＰＴＥを全くサポートしないＰＴＥフォーマットで提供することもでき、この場合、絶対／相対タイプインジケータ６６を省略することができる。
【0103】
図８は、使用され得るシミュレータの実装形態を示している。先に説明した実施形態は、当該技術をサポートする特定の処理ハードウェアを動作するための装置及び方法の観点から本発明を実装するものであるが、コンピュータプログラムを使用して実装される本明細書に記載の実施形態に従った命令実行環境を提供することも可能である。このようなコンピュータプログラムは、ハードウェアアーキテクチャのソフトウェアベースの実装形態を提供する限りにおいて、シミュレータと呼ばれることが多い。シミュレータコンピュータプログラムの種類には、エミュレータ、仮想マシン、モデル、及び動的バイナリトランスレータを含むバイナリトランスレータが含まれる。典型的には、シミュレータの実装形態は、シミュレータプログラム２１０をサポートする、任意選択的にホストオペレーティングシステム２２０を実行するホストプロセッサ２３０上で実行されてもよい。いくつかの構成では、ハードウェアと提供される命令実行環境との間に複数のシミュレーション層が存在してもよく、及び／又は、同じホストプロセッサ上で提供される複数の異なる命令実行環境が存在してもよい。歴史的に、合理的な速度で実行するシミュレータの実装形態を提供するためには、強力なプロセッサが必要とされてきたが、互換性又は再利用の理由から別のプロセッサにネイティブなコードを実行したい場合など、特定の状況では、そのようなアプローチが正当化される場合がある。例えば、シミュレータの実装形態では、ホストプロセッサのハードウェアではサポートされていない追加機能を備えた命令実行環境を提供すること、又は異なるハードウェアアーキテクチャに典型的に関連する命令実行環境を提供することができる。シミュレーションの概要は、「Ｓｏｍｅ Ｅｆｆｉｃｉｅｎｔ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｓｉｍｕｌａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ」、Ｒｏｂｅｒｔ Ｂｅｄｉｃｈｅｋ、１９９０年冬 ＵＳＥＮＩＸ Ｃｏｎｆｅｒｅｎｃｅ、５３～６３頁に記載されている。
【0104】
これまで、特定のハードウェア構成又は機能を参照して実施形態を説明してきたが、シミュレーションされた実施形態では、同等の機能を適切なソフトウェア構成又は機能によって提供することができる。例えば、特定の回路は、シミュレーションされた実施形態において、コンピュータプログラムロジックとして実装されてもよい。同様に、レジスタ又はキャッシュなどのメモリハードウェアは、ソフトウェアのデータ構造としてシミュレーションされた実施形態で実装することができる。先に説明した実施形態で参照されるハードウェア要素の１つ以上がホストハードウェア（例えば、ホストプロセッサ２３０）上に存在する構成では、いくつかのシミュレートされた実施形態は、適切な場合にはホストハードウェアを利用してもよい。
【0105】
シミュレータプログラム２１０は、コンピュータ読み取り可能な記憶媒体（非一時的媒体であってもよい）に記憶されてもよく、シミュレータプログラム２１０によってモデル化されているハードウェアアーキテクチャのアプリケーションプログラムインタフェースと同じであるプログラムインタフェース（命令実行環境）をターゲットコード２００（アプリケーション、オペレーティングシステム、及びハイパーバイザを含んでもよい）に提供する。したがって、上述のプロパティを有するページテーブル構造を定義する命令を含むターゲットコード２００のプログラム命令は、シミュレータプログラム２１０を使用する命令実行環境内から実行されてもよく、それによって、上述した装置２のハードウェア機能を実際には有していないホストコンピュータ２３０は、これらの機能をエミュレートすることができる。
【0106】
シミュレータプログラム２１０は、ターゲットコード２００によって指定された命令を、ホストハードウェア２３０によってサポートされるネイティブ命令を使用して定義された対応する機能にマッピングする命令デコードプログラムロジック２１２を含んでもよい。シミュレータプログラム２１０はまた、上述の装置２のＭＭＵ１２、３２及びページテーブルウォーク回路１６、３６の機能をエミュレートするホストハードウェア２３０によってサポートされるネイティブ命令を使用して定義されたメモリ管理プログラム論理２１４及びページテーブルウォークプログラム論理２１６を含む。メモリ管理プログラム論理２１４は、シミュレータプログラム２１０がシミュレートされたアドレス空間２１８の存在をシミュレートすることを可能にしてもよい。ターゲットコード２００の観点から、データ及び命令は、シミュレートされたアドレス空間２１８に基づいてアドレス指定されたメモリに記憶されるが、メモリ管理プログラム論理２１４は、上述のようにページテーブル構造２１９の制御下で、シミュレートされた仮想アドレスのシミュレートされた物理アドレスへのアドレス変換、続いて、シミュレートされた物理アドレスのホストハードウェアによって使用されるアドレスへの更なるマッピングを制御することができる（この更なるマッピングは、ホストハードウェア２３０のメモリに関連データを実際に記憶する物理アドレスを取得するために、ホストハードウェア２３０のＭＭＵによるネイティブアドレス変換を含んでもよい）。したがって、シミュレートされたアドレス変換を実行するとき、ページテーブル構造２１９は、上述したのと同じ方法で絶対又は相対アドレスポインタを使用してページテーブルウォークプログラム論理２１６によってウォークされてもよい。これにより、上述の特徴をサポートする装置用に設計されたソフトウェアが、それらの特徴をサポートしないホストプラットフォーム上で実行することが可能になる。これは、欠けている機能が、シミュレータプログラム２１０によってソフトウェア内でエミュレートされ得るためである。
【0107】
ターゲットプログラムの命令を実行するための命令実行環境を提供するようにホストデータ処理装置を制御する、図８に示されるシミュレータプログラム２１０は、上述したタイプのページテーブル構造に基づいてページテーブルウォークのソフトウェアサポートを提供することができるコンピュータプログラムの一例である。
【0108】
しかしながら、ページテーブルウォークプログラム論理２１６を有することができるが、命令デコードプログラムロジック２１２、メモリ管理プログラム論理２１４又はシミュレートされたアドレス空間２１８のエミュレーションを提供しなくてもよい他のソフトウェア実施例が提供されてもよい。
【0109】
例えば、ソフトウェア制御されたページテーブルウォークの第２の実施例では、ホスト装置は、それ自体のＴＬＢハードウェア及びメモリ管理ハードウェアを有してもよいが、ＴＬＢのデータ記憶は、オペレーティングシステムなどのソフトウェアによって少なくとも部分的に管理されてもよい。したがって、この場合、ページテーブル構造は、シミュレートされたアドレス空間内ではなく、ホスト装置のホストアドレス空間に記憶される。ホスト装置は、ＴＬＢにおけるアドレス変換ミスの要求時にページテーブルウォークをトリガするためのハードウェアを有することができるが、更に、ＴＬＢはソフトウェア管理されてもよく、その結果、オペレーティングシステムは、指定されたターゲットアドレスに基づいてページテーブル構造から特定のＰＴＥのフェッチを要求するためのページテーブルウォークプログラム論理２１６を含んでもよく、フェッチされたＰＴＥに基づいた情報は、その後ＴＬＢにロードされる。このようなページテーブルウォークプログラム論理２１６は、上述のように、子孫エントリ内のポインタに対する制限を有する相対ページテーブル又はページテーブルの使用をサポートすることができる。
【0110】
第３の実施例では、ホスト装置は、子孫エントリがポインタを定義する領域に対する制限を許可しない絶対ページテーブル又はページテーブルに対してのみハードウェアサポートを有してもよいが、相対ページテーブル又は子孫エントリ制限ＰＴＥのためのハードウェアサポートを提供するシステムに対して書き込まれたソフトウェアをホスト装置が実行できるようにすることが望ましい場合がある。この場合、ホスト装置上で実行するソフトウェア（例えばオペレーティングシステム）は、ソフトウェア制御下で相対ページテーブルのページテーブルウォークを実行し、識別されたアドレス変換マッピング及びページテーブルエントリを、アドレス空間の異なる部分に記憶されたシャドウページテーブル構造内に定義された対応する絶対タイプのＰＴＥにマッピングすることができる。次いで、ホストハードウェアのＴＴＢＲは、実行されるターゲットソフトウェアによって使用される実際の（相対）ページテーブル構造の代わりに、シャドウ（絶対）ページテーブル構造を指すことができる。したがって、これもまた、上述のような相対アドレスポインタ及び／又は子孫エントリ制限インジケータの使用に基づいて、ページテーブル構造からページテーブルエントリを取得するためのページテーブルウォークプログラム論理２１６を含むコンピュータプログラムの一例であってもよい。
【0111】
本出願において、「～ように構成される（configured to）」という用語は、装置の要素が、定義された動作を実行することができる構成を有することを意味するために使用される。このコンテキストにおいて、「構成」は、ハードウェア又はソフトウェアの相互接続の構成又は方法を意味する。例えば、装置は、定義された動作を提供する専用ハードウェアを有してもよく、又はプロセッサ若しくは他の処理デバイスは、機能を実行するようにプログラムされてもよい。「～ように構成される」は、定義された動作を提供するために、装置要素を任意の方法で変更する必要を意味しない。
【0112】
本発明の例示的な実施形態が添付の図面を参照して本明細書で詳細に説明されてきたが、本発明はそれらの正確な実施形態に限定されず、添付の特許請求の範囲によって定義される本発明の範囲及び精神から逸脱することなく、当業者によって様々な変更及び修正を行うことができることを理解されたい。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
