特許 7496308 信号の立ち上がり－立ち下がりスキューを調整する回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-29

(45)【発行日】2024-06-06

(54)【発明の名称】信号の立ち上がり－立ち下がりスキューを調整する回路

(51)【国際特許分類】

   H03K 5/13 20140101AFI20240530BHJP

【ＦＩ】

H03K5/13

【請求項の数】 14

(21)【出願番号】P 2020505178

(86)(22)【出願日】2018-08-14

(65)【公表番号】

(43)【公表日】2020-11-05

(86)【国際出願番号】 US2018046711

(87)【国際公開番号】W WO2019040323

(87)【国際公開日】2019-02-28

【審査請求日】2021-08-02

【審判番号】

【審判請求日】2023-02-20

(31)【優先権主張番号】15/683,906

(32)【優先日】2017-08-23

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】502391840

【氏名又は名称】テラダイン、 インコーポレイテッド

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100111235

【弁理士】

【氏名又は名称】原 裕子

(74)【代理人】

【識別番号】100195257

【弁理士】

【氏名又は名称】大渕 一志

(72)【発明者】

【氏名】ファン デル ヴァクト、 ヤン パウル アントニー

【合議体】

【審判長】高野 洋

【審判官】千葉 輝久

【審判官】丸山 高政

(56)【参考文献】

【文献】特開２００７－２２８０４４（ＪＰ，Ａ）

【文献】特開平５－３７３０６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

H03K5/04-5/145

(57)【特許請求の範囲】

【請求項1】

信号の立ち上がり－立ち下がりスキューを調整する回路であって、
第１のラッチ入力部、第２のラッチ入力部、及びラッチ出力部を含むラッチであって、前記第１のラッチ入力部は第１の入力信号の立ち上がりエッジに応答するが前記第１の入力信号の立ち下りエッジには応答せず、前記第２のラッチ入力部は第２の入力信号の立ち上がりエッジに応答するが前記第２の入力信号の立ち下りエッジには応答せず、前記第１の入力信号の立ち上がりエッジ又は前記第２の入力信号の立ち上がりエッジが前記ラッチ出力部において論理レベルを与える、ラッチと、
第１の遅延を構成するように制御可能な第１の遅延回路であって、前記第１のラッチ入力部に電気的に接続され、信号の第１のバージョンのスキューの立ち上がり部分を調整して前記第１の入力信号を生成する第１の遅延回路と、
第２の遅延を構成するように制御可能な第２の遅延回路であって、前記第２のラッチ入力部に電気的に接続され、前記信号の第２のバージョンのスキューの立ち上がり部分を調整して前記第２の入力信号を生成する第２の遅延回路と
を含み、
前記信号の第１のバージョン及び前記信号の第２のバージョンはそれぞれ前記信号の非反転状態及び反転状態の一方及び他方を言及する、回路。

【請求項2】

前記ラッチはセット・リセット（ＳＲ）型ラッチを含む、請求項１の回路。

【請求項3】

前記ラッチは、前記ラッチの出力が、前記ラッチへの最後にアサートされた入力に追従するＳＲ型ラッチを含む、請求項２の回路。

【請求項4】

前記第１のラッチ入力部はセット入力に対応し、
前記第２のラッチ入力部はリセット入力に対応し、
前記セット入力と前記リセット入力とが重複した場合、前記ラッチの出力は、前記ラッチへの最後にアサートされた入力に追従する、請求項２の回路。

【請求項5】

前記第１の遅延と前記第２の遅延とは独立して制御可能である、請求項１の回路。

【請求項6】

前記信号の第１のバージョンは前記信号の非反転バージョンであり、
前記信号の第２のバージョンは前記信号の反転バージョンである、請求項１の回路。

【請求項7】

前記第１の遅延回路を含む第１の回路パスと、
前記第２の遅延回路を含む第２の回路パスと
をさらに含み、
前記第１の回路パスと前記第２の回路パスとは共通のノードに接続され、
前記共通のノードは前記信号を受信するように構成される、請求項１の回路。

【請求項8】

前記第１の遅延回路は第１の回路入力部を含み、
前記第２の遅延回路は第２の回路入力部を含み、
前記第２の回路パスは、前記共通のノードと前記第２の回路入力部との間に電気的に接続されたインバータ回路を含み、
前記信号の第１のバージョンは前記信号の非反転バージョンであり、
前記信号の第２のバージョンは前記信号の反転バージョンであり、
前記信号の反転バージョンは、前記信号を前記インバータ回路に通すことにより生成される、請求項７の回路。

【請求項9】

前記第１の遅延回路は第１の回路入力部を含み、
前記第２の遅延回路は第２の回路入力部を含み、
前記第１の回路入力部と前記第２の回路入力部とは、前記共通のノードに電気的に接続され、前記信号の第１のバージョンが前記信号の非反転バージョンを含み、前記信号の第２のバージョンが前記信号の反転バージョンを含むように構成される、請求項７の回路。

【請求項10】

前記第１の入力信号は第１の差動信号であり、
前記第２の入力信号は、前記第１の差動信号の極性が反転された第２の差動信号であり、
前記第１の差動信号と前記第２の差動信号とは前記第１の回路パスと前記第２の回路パスとの間の電圧差に基づき、
前記第１のラッチ入力部は前記第１の差動信号を搬送する前記第１の回路パスを受容するように構成され、
前記第２のラッチ入力部は前記第２の差動信号を搬送する前記第２の回路パスを受容するように構成される、請求項９の回路。

【請求項11】

前記第１の遅延は前記第２の遅延と異なり、
前記第１の遅延は、前記信号の第１のバージョンの信号パルスの第１のエッジのタイミングを調整するために存在し、
前記第２の遅延は、前記信号の第２のバージョンの信号パルスの第２のエッジのタイミングを調整するために存在する、請求項１の回路。

【請求項12】

前記第１のエッジのタイミングの調整は、前記第１のエッジに前記第１の遅延を追加することを含み、
前記第２のエッジのタイミングの調整は、前記第２のエッジに前記第２の遅延を追加することを含む、請求項１１の回路。

【請求項13】

前記ラッチは、前記ラッチ出力部における前記論理レベルが、最後にアサートされた第１の入力信号又は第２の入力信号に追従するように構成される、請求項１の回路。

【請求項14】

前記最後にアサートされた第１の入力信号又は第２の入力信号は、前記第１の入力信号の立ち上がりエッジ又は前記第２の入力信号の立ち上がりエッジを含む、請求項１３の回路。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書は一般に信号タイミングを調整するため、例えば信号のスキューを低減させるために使用可能な回路構成に関する。

【背景技術】

【0002】

ある文脈において、スキューとは、ある信号の予想タイミングとその信号の実際のタイミングとの差を指す。立ち上がりエッジスキューは、信号の立ち上がりエッジの遅延から生じる信号パルスの歪みであり、立ち下がりエッジスキューは、信号の立ち下がりエッジの遅延から生じる信号パルスの歪みであり、立ち上がり／立ち下がりスキュー（ＲＦＳ）は、信号の立ち上がりエッジと信号の立ち下がりエッジの両方における遅延から生じる信号パルスの歪みである。

【発明の概要】

【課題を解決するための手段】

【0003】

信号の立ち上がり－立ち下がりスキューを調整するための例示的回路構成は、第１のラッチ入力、第２のラッチ入力、及びラッチ出力を含み、第１のラッチ入力と第２のラッチ入力の各々は信号のあるバージョンの立ち上がりエッジに応答してラッチ出力において所定の論理レベルを与えるラッチと、第１の遅延を構成するように制御可能な第１の遅延回路であって、第１のラッチ入力に電気的に接続され、その信号の第１のバージョンのスキューの立ち上がり部分を調整するための第１の遅延回路と、第２の遅延を構成するように制御可能な第２の遅延回路であって、第２のラッチ入力に電気的に接続され、その信号の第２のバージョンのスキューの立ち下がり部分を調整するための第２の遅延回路と、を含む。例示的回路構成は、以下のうちの１つ又は複数を単独で、又は組み合わせて含み得る。

【0004】

ラッチは、セット・リセット（ＳＲ）型ラッチを含み得る。ラッチは、ラッチの出力がラッチへの最後にアサートされた入力に追従するＳＲ型ラッチを含み得る。第１のラッチ入力はセット入力であり得、第２のラッチ入力はリセット入力である。セット入力とリセット入力が重複した場合、ラッチの出力はラッチへの最後にアサートされた入力に追従し得る。第１の遅延と第２の遅延は、独立して構成可能であり得る。信号の第１のバージョンは信号の非反転バージョンであり得、信号の第２のバージョンは信号の反転バージョンであり得る。

【0005】

例示的回路構成は、第１の遅延回路を含む第１の回路パスと、第２の遅延回路を含む第２の回路パスと、を含み得、第１の回路パスと第２の回路パスは共通のノードに接続され、共通のノードは信号を受信するように構成される。第１の遅延回路は第１の回路入力を含み得、第２の遅延回路は第２の回路入力を含み得、第２の回路パスは共通のノードと第２の回路入力との間に電気的に接続されたインバータ回路を含む。信号の第１のバージョンは信号の非反転バージョンであり得、信号の第２のバージョンは入力信号の反転バージョンであり得、信号の反転バージョンは、信号をインバータ回路に通すことにより生成される。第１の遅延回路は第１の回路入力を含み得、第２の遅延回路は第２の回路入力を含み得、第１の回路入力と第２の回路入力は共通のノードに電気的に接続され、信号の第１のバージョンが信号の非反転バージョンを含み、信号の第２のバージョンが信号の反転バージョンを含むように構成される。第１の回路入力と第２の回路入力は各々、信号に基づく差動信号を受信するように構成され得る。

【0006】

第１の遅延は第２の遅延と異なり得、第１の遅延は、信号の第１のバージョンの信号パルスの第１のエッジのタイミングを調整するためのものであり、第２の遅延は信号の第２のバージョンの信号パルスの第２のエッジのタイミングを調整するためのものである。第１のエッジのタイミングの調整は、第１のエッジに第１の遅延を追加することを含み得、第２のエッジのタイミングの調整は、第２のエッジに第２の遅延を追加することを含み得る。ラッチは、ラッチ出力における所定の論理レベルが第１のラッチ入力又は第２のラッチ入力への最後にアサートされた入力に追従するように構成され得る。最後にアサートされた入力は、信号の立ち上がりエッジを含み得る。

【0007】

信号の立ち上がり－立ち下がりスキューを調整する例示的方法は、信号の第１のバージョンの第１の遅延を第１のスキューに基づいて制御して、第１の遅延信号を生成するステップと、信号の第２のバージョンの第２の遅延を第２のスキューに基づいて制御して、第２の遅延信号を生成するステップと、第１の遅延信号と第２の遅延信号を使って、時間的に調整された１つ又は複数の特徴を有する出力信号を生成するステップと、を含む。この例示的方法は、以下のうちの１つ又は複数を単独で、又は組み合わせて含み得る。

【0008】

１つ又は複数の特徴は、信号のパルスの立ち上がりエッジとパルスの立ち下がりエッジを含み得る。出力信号において、立ち上がりエッジは第１の遅延だけ前方に移動され得、立ち下がりエッジは第２の遅延だけ前方に移動され得る。第１のスキューは、信号の立ち上がりエッジに関連し得、第２のスキューは信号の立ち下がりエッジに関連し得、第１のスキューと第２のスキューは、信号のパルス幅に、その信号のもとになる原信号のパルス幅に関して影響を与え得る。出力信号の１つ又は複数の特徴は、出力信号の立ち上がりエッジと出力信号の立ち下がりエッジが原信号のパルス幅に対応するパルス幅を生成するように時間的に調整され得る。出力信号の立ち上がりエッジと出力信号の立ち下がりエッジは、原信号のパルス幅と等しいパルス幅を生成し得る。出力信号の立ち上がりエッジと出力信号の立ち下がりエッジは、原信号のパルス幅との差が所定の量より小さいパルス幅を生成し得る。

【0009】

例示的方法は、信号のパス上の回路構成を使って実行され得、回路構成は立ち上がり－立ち下がりスキューを調整するように構成される。第１のスキューは、信号パス上の、その回路構成の前後にある２つの参照点間で生じる立ち上がりエッジスキューを考慮し得、第２のスキューは、信号パス上の、その回路構成の前後にあるその２つの参照点間で生じる立ち下がりエッジスキューを考慮し得る。出力信号の１つ又は複数の特徴は、出力信号の立ち上がりエッジと出力信号の立ち下がりエッジが、立ち上がりエッジスキューと立ち下がりエッジスキューを補正するために調整されたパルス幅を生成するように時間的に調整され得る。

【0010】

例示的方法は、信号のパス上の回路構成を使って実行され得、回路構成は立ち上がり－立ち下がりスキューを調整するように構成される。第１のスキューは、信号パス上の、その回路構成の前後にある２つの参照点間で生じる立ち上がりエッジスキューを考慮し得、第２のスキューは、信号パス上の、その回路構成の前後にあるその２つの参照点間で生じる立ち下がりエッジスキューを考慮し得る。出力信号の１つ又は複数の特徴は、出力信号の立ち上がりエッジと出力信号の立ち下がりエッジが、立ち上がりエッジスキューと立ち下がりエッジスキューに対する調整に基づく所定の量のスキューを有するパルス幅を生成するように時間的に調整され得る。

【0011】

信号の第１のバージョンは信号の非反転バージョンであり得、信号の第２のバージョンは信号の反転バージョンであり得る。

【0012】

第１の遅延を制御するステップは、信号の第１のバージョンが通過する第１の遅延回路を構成するステップを含み得る。第２の遅延を制御するステップは、信号の第２のバージョンが通過する第２の遅延回路を構成するステップを含み得る。第１の遅延信号と第２の遅延信号を使って出力信号を生成するステップは、第１の遅延信号をラッチの第１のラッチ入力に印加するステップと、第２の遅延信号をラッチの第２のラッチ入力に印加するステップを含み得、第１のラッチ入力と第２のラッチ入力の各々は、信号の立ち上がりエッジに応答して、ラッチのラッチ出力において所定の論理レベルを与える。

【0013】

ラッチは、ラッチ出力における所定の論理レベルが、第１のラッチ入力又は第２のラッチ入力への最後にアサートされた入力に追従するように構成され得る。第１の遅延は第２の遅延とは異なり得、それは第１のスキューが第２のスキューと異なるからである。時間的に調整される１つ又は複数の特徴は、信号エッジであり得る。信号エッジは、ピコ秒で測定される精密さで調整され得る。

【0014】

本明細書において具体的に述べられない実施形態を形成するために、この概要章内を含む本明細書で述べる特徴のうちの任意の２つ以上が組み合わせられ得る。

【0015】

本明細書で述べるシステム及び技術、又はその一部は、１つ又は複数の非一時的機械可読記憶媒体上に格納される命令であって本明細書で述べる動作を制御（例えば、調整）するために１つ又は複数の処理装置上で実行可能である命令を含むコンピュータプログラム製品として実現され得る、又は上記コンピュータプログラム製品により制御され得る。本明細書で述べるシステム及び技術、又はその一部は、１つ又は複数の処理装置と、様々な動作を実施するための実行可能命令を格納するメモリとを含み得る装置、方法又は電子システムとして実現され得る。

【0016】

一つ又は複数の実施態様の詳細について、添附図面と以下の明細書において述べる。他の機能、対象及び利点は、本明細書と添付図面と特許請求の範囲から明白になる。

【図面の簡単な説明】

【0017】

【図1】例えばスキューを低減させるために、信号のタイミングを調整するように構成可能な例示的回路構成の部品のブロック図である。

【図2】図１の回路構成の例示的入力と図１の回路構成の例示的出力を示すタイミング図である。

【図3】信号タイミングを調整するために図１の回路構成により実行され得る例示的プロセスのフローチャートである。

【図4】スキューを低減させるように制御可能な回路パスを含み得る例示的な自動試験装置（ＡＴＥ）の部品のブロック図である。

【発明を実施するための形態】

【0018】

異なる図面内の同様な参照符号は同様な要素を示す。

【0019】

本明細書で述べるのは、信号のタイミングを調整するための回路構成の例である。例えば、回路構成は信号中の立ち上がり－立ち下がりスキュー（ＲＦＳ：ｒｉｓｅ－ｆａｌｌ ｓｋｅｗ）を補正することができ得る。提示する例はＲＦＳの補正について述べているが、例示的回路構成は、立ち上がりエッジスキューのみ若しくは立ち下がりエッジスキューのみを補正するため、又は他の適当な種類のタイミングエラーを補正するために信号のタイミングを調整するためにも使用され得る。前述のように、ＲＦＳは、信号中の立ち上がりエッジと信号中の立ち下がりエッジの両方の遅延から生じる信号パルスの歪みである。回路構成の例は、図１に関して説明するセット・リセット（ＳＲ）型ラッチ５などのラッチを含む。この例示的ラッチは、第１のラッチ入力、第２のラッチ入力、及びラッチ出力を含む。第１のラッチ入力と第２のラッチ入力は各々、信号の立ち上がりエッジに応答して、ラッチ出力において所定の論理レベル、例えば論理ＨＩＧＨ（すなわち「１」）又は論理ＬＯＷ（すなわち「０」）を与える。この例では、ラッチ５は、信号の立ち下がりエッジ等の信号のその他の特徴には応答しないが、いくつかの実施形態では、異なる信号の特徴に応答する異なる種類のラッチが使用され得る。

【0020】

例示的回路構成はまた、ラッチ入力に信号を与えるための制御可能遅延回路、すなわちいくつかの実施形態では各ラッチ入力に接続される１つの遅延回路も含む。例えば、後述のように、遅延回路は共通の入力ノードに電気的に接続され、それらの出力においてそれぞれのラッチ入力に接続され得る。いくつかの実施形態では、遅延回路は、第１の遅延を構成するように制御可能な第１の遅延回路と、第２の遅延を構成するように制御可能な第２の遅延回路を含む。第２の遅延は第１の遅延とは無関係であり得、第１の遅延とは異なっていてよい。第２の遅延は第１の遅延とは無関係であり得、いくつかの実施形態では（例えば、補正すべきスキューがない場合）、第１の遅延と同じであり得る。この例では、第１の遅延回路は第１のラッチ入力に電気的に接続され、信号の第１のバージョン（例えば、信号の非反転バージョン）中の遅延を調整して、ラッチに入力される第１の遅延信号を生成するためのものである。この例では、第２の遅延回路は第２のラッチ入力に電気的に接続され、信号の第２のバージョン（例えば、信号の反転バージョン）中の遅延を調整して、ラッチに入力される第２の遅延信号を生成するためのものである。

【0021】

ＲＦＳは、いくつかの実施形態では、第１の遅延の大きさを制御することによって、及び／又は第２の遅延の大きさを制御することによって低減され得る。結果として得られる遅延信号は、ラッチを制御して、時間的に調整された１つ又は複数の特徴（例えば、エッジ）を有する出力信号を生成する。例えば、いくつかの実施形態では、信号（入力信号とも呼ばれる）には、例えばオンチップ又はオフチップバッファを含む１つ又は複数の回路素子を通過することによってＲＦＳが生じている可能性がある。その結果、入力信号のパルス幅は所期のパルス幅とは異なり得る。本明細書で述べる回路構成を使用すれば、このスキューを少なくとも部分的に修復するために、第１の遅延又は第２の遅延の一方又は両方を制御（例えば、プログラム）し得る。例えば、第１の遅延は立ち上がりエッジの信号タイミングを変化させるために制御され得、第２の遅延は立ち下がり信号エッジタイミングを変化させるために制御され得る。一方又は両方のタイミングを変化させることにより、入力信号のパルス幅が変化されて、例えば補正されて、所期のパルス幅が生成され得る。パルス幅のこの補正は１種のＲＦＳデスキューである。

【0022】

図１は、ＲＦＳデスキュー回路構成８の例示的実施形態を示す。回路構成８は、この例では、セット・リセット（ＳＲ）型ラッチ５を含む。いくつかの実施形態では、その他の種類のラッチ又は遅延制御回路構成が使用され得る。ラッチ５はＳ（セット）及びＲ（リセット）の入力パルスに応答して、出力Ｑ ９で信号を与える。例えば、Ｓ入力１０での論理ＨＩＧＨ信号の立ち上がりエッジにより、出力Ｑ ９で論理ＨＩＧＨ信号への遷移が起こる。同様に、Ｒ入力１１での論理ＨＩＧＨ信号の立ち上がりエッジにより、出力Ｑ ９で論理ＬＯＷ信号への遷移が起こる。したがって、この例では、ラッチ５はＳＲＭ型ラッチの機能を含み、「Ｍ」はメモリを指す。ＳＲＭラッチにおいて、出力Ｑの状態はＳ入力又はＲ入力の何れかで最後に受信した立ち上がりエッジによって決まる。実際のＳ及びＲパルスはあらゆる適当な幅を持っている可能性があり、これらは少なくとも部分的に重複する可能性さえあり、これはＳＲＭラッチの動作に不利な影響を与えない。そのため、ある例では、Ｓ入力で受信した立ち上がりエッジは出力Ｑにおいて論理ＨＩＧＨを生成し、Ｒ入力で受信した立ち上がりエッジ入力は出力Ｑにおいて論理ＬＯＷを生成する。いくつかの実施形態では、Ｓ及びＲ入力における立ち上がりエッジを含まない信号の状態への変化は出力Ｑ ９における値に影響を与えない。

【0023】

非ＳＲＭラッチの場合、重複する、例えば同時に高いＳ及びＲの値により不定の出力結果が生成され得る。これはＳＲＭラッチの場合には当てはまらず、その理由は、ＳＲＭラッチが、入力の論理状態そのものではなく、立ち上がりエッジに応答して出力信号の状態を変化させるからである。それゆえ、ＳＲＭラッチによってセット及びリセットを同時にＨＩＧＨにすることができ、例えばＳ及びＲパルスは重複し得る。出力が不定であるか、デフォルト値をとるかではなく、出力は最後にアサートされた入力に追従する。すなわち、ＳがＲの後に受信されると、ラッチはセットされ、ＲがＳの後に受信されると、ラッチはリセットされる。

【0024】

回路構成８はまた、制御可能遅延回路１４（Ｒ ｄｅｌａｙ）及び１５（Ｓ ｄｅｌａｙ）を含む。これらの制御可能遅延回路は、何れの適当なプログラム可能な回路構成も含み得、これにはバッファ及び／又は論理回路が含まれるがこれらに限定されない。いくつかの実施形態では、遅延回路１４及び１５の各々は、同じ種類の回路を使って実装され得る。いくつかの実施形態では、遅延回路１４及び１５の各々は異なる種類の回路を使って実装され得る。図１において、遅延回路１４はその入力にインバータ１６を有する。インバータを実装するには何れの適当な回路構成でも使用され得る。動作中、インバータ１６は、入力信号（「ＩＮ」）１８の反転を生成し、入力信号のその反転バージョンを遅延回路１４に供給し、それによって遅延回路１４が入力信号ＩＮの原（非反転）バージョンではなく、入力信号ＩＮの反転バージョンを遅延させるようにする。

【0025】

図１の例では、制御可能遅延回路１４及び１５の入力は、共通の回路点又はノード２０に電気的に接続される。図１の例では、制御可能遅延回路１４のケースでは、インバータ１６は制御可能遅延回路１４の入力と共通のノード２０との間にある。共通のノード２０は入力信号ＩＮ １８を受け取り、これはその後、制御可能遅延回路１４及び１５の各々に向けられる。制御可能遅延回路１５はそれゆえ、その入力信号の非反転バージョンを受信し、その入力信号の非反転バージョンを遅延させ、遅延信号をラッチ５のＳ入力１０に出力する。制御可能遅延回路１４は、その入力信号の反転バージョンを受信し（入力信号はまずインバータ１６を通過しているため）、その入力信号の反転バージョンを遅延させ、遅延信号をラッチ５のＲ入力１１に出力する。

【0026】

この例では、共通のノード２０で受け取られる入力信号ＩＮには、１つ又は複数の例示的回路素子２１、例えばオンチップ及びオフチップ分散／バッファリング回路構成を通ることによってスキューが生じており、それはこの例ではＲＦＳである（ただし、スキューは立ち上がり又は立ち下がりエッジスキューのみであり得る）。すなわち、ＲＦＳは２つ、すなわち回路素子２１の前の１つと回路素子２１の後の１つの参照点間で発生する。何れの回路素子、遅延ライン、回路素子と遅延ラインの組合せなどもＲＦＳを生成し得る。入力信号ＩＮはそれゆえ、その原信号（「ＩＮＸ」）２２の歪曲バージョンであり、これは１つ又は複数の回路素子２１を通り、ＲＦＳを生じ、その結果、入力信号ＩＮとなっている。例えば、ＩＮのパルス幅はＩＮＸのパルス幅とは異なり得る（ＩＮＸのパルス幅は本明細書では所期のパルス幅の例として使用される）。回路構成８は、例えばＩＮをデスキューするために、出力９の信号がＩＮＸに似たものとなるようにＩＮのパルス幅を調整するのに使用され得る。例えば、回路構成８は、出力９における信号が、パルス幅を含めてＩＮＸと同じ形状を有するようにＩＮのパルス幅を補正するために使用され得る。いくつかの実施形態では、回路構成８はＩＮのスキューを何れの適当な、又は所望のスキューにプログラム又は変更し得、出力９の信号は、ＩＮＸと同じ形状を有していても、そうでなくてもよい。いくつかの実施形態では、回路構成８は、出力９の信号がＩＮＸに関して所定の量より少ないスキューを有するように、ＩＮのスキューをプログラム又は変更し得る。以下の例では、出力９の信号（「ＯＵＴ」）はＩＮＸと同じパルス幅、又は容認可能な所定の誤差範囲でＩＮＸと同じパルス幅を有するように生成される。いくつかの実施形態では、その誤差は１ピコ秒（ｐｓ）のオーダであり得る。いくつかの実施形態では、その誤差は１ピコ秒を超え得る。

【0027】

図２も参照すると、ＩＮＸ ２２とＩＮ １８は、１つ又は複数の回路素子２１（これは例えば、信号バッファであり得る）により分離され、それがＩＮＸの立ち上がり及び立ち下がり信号エッジの両方の遅延の原因となる。これらの２つの遅延は等しくない場合がある。いくつかの実施形態では、例示的遅延は数ナノ秒（ｎｓ）のオーダであり得、立ち上がり及び立ち下がりエッジ遅延間の差、すなわちＲＦＳスキューは、約１００ピコ秒（ｐｓ）であり得る。その結果、図２では、信号ＩＮＸ ２２はパルス幅ＰＷを有し、信号ＩＮ １８は異なるパルス幅ＰＷ’を有する。パルス幅の差は、ＩＮＸが１つ又は複数の回路素子２１を通ることに起因するＲＦＳの結果である。

【0028】

回路構成８の動作中、立ち上がりエッジ遅延（制御可能遅延回路１５の「Ｓ ｄｅｌａｙ」）と立ち下がりエッジ遅延（制御可能遅延回路１４の「Ｒ ｄｅｌａｙ」）の両方が所定の値（例えば、所定の最小値）となるように制御（例えば、プログラム）されて、それらの出力においてそれぞれ信号Ｓ ２４及びＲ ２６を生成する。較正中、１つ又は複数の回路素子２１の信号パスの不完全性によってＩＮＸ ２２の立ち上がりエッジ２７又は立ち下がりエッジ２８のどちらのほうがより大きく遅延されているかが特定される。図２の例では、立ち下がりエッジ遅延ｔｘ，ｆａｌｌのほうが立ち上がりエッジ遅延ｔｘ，ｒｉｓｅより大きい。したがって、この例では、回路構成８において、ＲＦＳ立ち下がりエッジ遅延（「Ｒ ｄｅｌａｙ」）ｔｒｆｄ，ｒｅｓｅｔは所定の最小値のままであるように制御（例えば、プログラム）され、ＲＦＳ立ち上がりエッジ遅延（「Ｓ ｄｅｌａｙ」）ｔｒｆｄ，ｓｅｔはＩＮからＩＮＸへとスキューを補償するための値となるように（例えば適当なステップ分解能以内で）制御（例えば、プログラム）される。例えば、ｔｒｆｄ，ｓｅｔは、出力（ＯＵＴ Ｑ）９においてパルス幅ＰＷを生成する値にプログラムされる。本明細書で述べるプログラミングは、例えば測定されたスキュー又は使用者の入力に応答して、図４のコンピュータ等の何れの適当なコンピューティングシステム、１つ又は複数の処理装置、制御回路構成などにより実行され得る。

【0029】

この例では、ＳＲＭラッチの動作によって上記の動作が可能となる。例えば、Ｓ ２５の立ち上がりエッジ２９は、出力Ｑ ９における立ち上がりエッジ３０をトリガし、ラッチ５を通るためのセット遅延３１を含む。Ｒ入力の立ち下がりエッジ３７は、ラッチ５の動作に影響を与えず、そのため出力Ｑ ９の信号に影響を与えない。そのため、このエッジには「考慮不要」と表示されている。同様にＳ ２５の立ち下がりエッジ３２は、ラッチ５の動作に影響を与えず、そのため出力Ｑ ９に影響を与えない。したがって、立ち下がりエッジ３２には「考慮不要」と表示されている。Ｒ ２６の立ち上がりエッジ３４は、出力Ｑ ９における立ち下がりエッジ３５をトリガし、ラッチ５を通るためのセット遅延３６を含む。ｔｒｆｄ，ｓｅｔ及びｔｒｆｄ，ｒｅｓｅｔの値は、前述のように、ＩＮＸ ２２のパルス幅と同じ、又はその範囲内である出力Ｑ ９の信号（ＯＵＴ）の信号のパルス幅ＰＷを生成するように制御され得る。前述のように、ｔｒｆｄ，ｓｅｔ及びｔｒｆｄ，ｒｅｓｅｔの値は、出力Ｑ ９において何れの適当なパルス幅を生成するようにも制御され得、ＩＮＸのパルス幅の複製に限定されない。さらに、ｔｒｆｄ，ｓｅｔ及びｔｒｆｄ，ｒｅｓｅｔの値は、ＲＦＳ、立ち上がりエッジスキューのみ、又は立ち下がりエッジスキューのみを補正するように制御され得る。いくつかの実施形態では、ｔｒｆｄ，ｓｅｔ又はｔｒｆｄ，ｒｅｓｅｔのうちの一方は、調整が不要であるであろう。例えば、一方の値は所定の最小値のままであり得、他方の値は調整される。いくつかの実施形態では、ｔｒｆｄ，ｓｅｔ及びｔｒｆｄ，ｒｅｓｅｔの両方が調整され得る。

【0030】

図３は、図１の回路構成８を使って実装され得るプロセス４０の例を示す。プロセス４０によれば、信号の第１のバージョンの第１の遅延は第１のスキューに基づいて制御され（４１）、第１の遅延信号を生成する。例えば、信号の第１のバージョンはＩＮ １８の非反転バージョンであり得る。Ｓ ｄｅｌａｙは、最小値又は、ＩＮ １８の非反転バージョンに基づくラッチ５のＳ入力への遅延入力信号を生成するための他の値になるように制御され得る。信号の第２のバージョンの第２の遅延は、第２のスキューに基づいて制御され（４２）、第２の遅延信号を生成する。例えば、信号の第２のバージョンは、インバータ１６により生成されるＩＮ １８の反転バージョンであり得る。Ｒ ｄｅｌａｙは、最小値又は、ＩＮ １８の反転バージョンに基づくラッチ５のＲ入力への遅延入力信号を生成するための他の値になるように制御され得る。第１の遅延信号と第２の遅延信号は、ラッチ５を制御して、出力Ｑ ９において時間的に調整された１つ又は複数の特徴を有する出力信号を生成する（４３）。例えば、図２に関して示されるように、ラッチ５へのＳ及びＲ入力の立ち上がりエッジは、ラッチ５を制御して、所望のパルス幅又はその他の適当な特徴を有する出力を生成し得る。例えば、出力Ｑ ９におけるパルス幅は、ＲＦＳが生じていないＩＮＸ信号２２のパルス幅と同じであり得る。いくつかの実施形態では、出力Ｑ ９におけるパルス幅のＩＮＸ信号２２のパルス幅との差は所定の量より小さくてよい。これは、いくつかの実施形態で、すべてのスキューを完全に排除することは不可能であり得るが、スキューはある所定の容認可能なレベル未満まで低減され得るとの認識である。

【0031】

いくつかの実施形態では、出力９における測定装置へのストローブ遅延が、全体的な遅延を補償するために調整できる。いくつかの実施形態では、この遅延は、最小でｔｒｆｄ，ｒｅｓｅｔで立ち下がりエッジについて正しくなるように調整され得る。その後、ｔｒｆｄ，ｓｅｔは立ち上がりエッジも較正されるまで増大され得る。

【0032】

差動回路を利用する回路パスでは、インバータ１６を使用する必要がない。この種の実施形態では、反転は、単純にその回路パス内の正及び負の極性ワイヤの役割を反転させることによって実装できる。したがって、いくつかの実施形態では、（例えば、遅延素子１４への入力として）回路パス内で信号を反転させることは、その回路パス内で使用される差動信号のワイヤパスを切り替えることによって実行される。差動のケースでは、図１の信号ラインは、例えば、信号の正電圧用の１つと負電圧用の１つの２つの実際のワイヤを表すことに留意されたい（すると、信号は定義上、これら２つの電圧の差である）。

【0033】

いくつかの実施形態では、本明細書で述べる技術とプロセスは、遅延ライン（例えば、回路パス）を含むタイミング発生器アナログ回路に関して使用され得る。現代のＣＭＯＳ（相補型金属と酸化膜半導体）製造プロセスによれば、デバイスのミスマッチにより誘発される意図しないパルス幅のばらつきが生じ得るが、これは本明細書で述べる技術とプロセスを使って補正され得る。ある例では、本明細書で述べる技術とプロセスは、データ（ＤＱ）及びストローブ（ＤＱＳ）信号の両方について、長いソース同期信号パスに関連する遅延ライン上でＲＦＳデスキューを実行するためにタイミング発生器と併用され得る。

【0034】

いくつかの実施形態では、本明細書で述べる技術及びプロセスは比較的精密なスキュー低減を与え、例えば、ＲＦＳを例えばいくつかの実施形態では１ｐｓ又は２ｐｓまで低減し得る。しかしながら、本明細書で述べる技術とプロセスは、１ｐｓ又は２ｐｓ以外の値で適当なＲＦＳ低減を与えるために使用され得る。この点で、粗いスキュー低減技術が、本明細書で述べる、比較的精密なスキュー低減技術及びプロセスと共に実行され得る。

【0035】

図４は、本明細書で述べる技術とプロセスが実装され得る一般的なＡＴＥ構成を示している。しかしながら、本明細書で述べる技術とプロセスは、図４のそれを含め、何れの特定のＡＴＥ構成にも限定されず、この技術と方法は、試験に関するもの以外の何れの適当なものに関しても使用され得ることが強調される。

【0036】

図４を参照すると、本明細書で述べるものなどのＤＵＴ５８を試験するための例示的ＡＴＥシステム５０はテスター（すなわち「試験装置」）５２を含む。ＤＵＴ５８は、ＤＩＢ６１とインターフェースし得る。テスター５２は多数のチャネルを含み得、その各々は、本明細書で述べる技術とプロセスを使って制御可能なＲＦＳを有する回路パスであり得る。テスター５２を制御するために、システム５０はハードワイヤ接続５６上でテスター５２とインターフェースするコンピュータシステム５４を含む。いくつかの実施形態では、コンピュータシステムは、必要に応じて、本明細書で述べる極性スイッチを制御してチャネルの１つ又は複数上でのＲＦＳ低減を実行し得る。

【0037】

例示的動作では、コンピュータシステム５４は、ＤＵＴ５８を試験するためのルーチンの実行及び機能を開始するためにテスター５２へ命令を送信する。このような実行試験ルーチンは、ＤＵＴ５８に対する試験信号の生成及び送信を開始し、ＤＵＴから応答を収集し得る。様々な種類のＤＵＴがシステム５０により試験され得る。いくつかの実施形態では、ＤＵＴは、集積回路（ＩＣ）チップ（例えばメモリチップ、マイクロプロセッサ、アナログディジタル変換器、Ｄ－Ａ変換器など）又は他の装置などの、適切な半導体又は他の装置であり得る。

【0038】

試験信号を与えＤＵＴから応答を収集するために、テスター５２はＤＵＴ５８の内部回路へのインターフェースへ接続される。例えば、ＤＵＴは、ＤＵＴとテスターとの電気的接続へのンターフェースを含み得るＤＩＢ６１内のソケット内に挿入され得る。導体６０（例えば１つ又は複数の導電性経路）がインターフェースへ接続され、試験信号（例えば、スイッチング又はＤＣテスト信号など）をＤＵＴ５８の内部回路へ配送するために使用される。導体６０はまた、テスター５２により与えられる試験信号に応答して信号を感知する。例えば、電圧信号又は電流信号が、試験信号に応答してピン６２において感知され、解析のために導体６０上でテスター５２へ送信され得る。このような単一ポート試験はまた、ＤＵＴ５８内に含まれる他のピンに対して行われ得る。例えば、テスター５２は、試験信号を他のピンへ与える、（与えられた信号を配送する）導体上で後方へ反射された関連信号を収集し得る。反射信号を収集することにより、ピンの入力インピーダンスが他の信号ポート試験量と共に特徴付けられ得る。他の試験シナリオでは、ディジタル値をＤＵＴ５８上に格納するためにディジタル信号が導体６０上でピン６２へ送信され得る。格納されると、ＤＵＴ５８は、格納されたディジタル値を導体６０上で取り出しテスター５２へ送信するためにアクセスされ得る。次に、取り出されたディジタル値は、適正値がＤＵＴ５８上に格納されていたかどうかを判断するために識別され得る。

【0039】

単一ポート測定を行うと共に、２ポート又はマルチポート試験がまたテスター５２により行われ得る。例えば、印加電圧モード中に電圧信号が導体６０上でピン６２内に注入され得、応答信号がＤＵＴ５８の１つ又は複数の他のピンから収集され得る。この応答信号は、利得応答、位相特性及び他のスループット測定量などの量を判断するためにテスター５２へ与えられ得る。その他の試験も実行され得る。テスター５２は、必要な試験に基づいて、本明細書で述べるように印加電圧モード中にＤＵＴに電流を供給し得る。

【0040】

本明細書で述べる技術とプロセスは、ハードウェア又はハードウェアとソフトウェアの組合せにより実装され得、及び／又はこれを使って制御され得る。例えば、本明細書で述べるものと同様のシステムは、自動化された素子の動作を制御するために、システム内の様々な地点にある各種のコントローラ及び／又は処理装置を含み得る。中央コンピュータが、様々なコントローラ又は処理装置間の動作を調整し得る。中央コンピュータ、コントローラ、処理装置は、様々な自動化された素子の制御及び調整を行うために、様々なソフトウェアルーチンを実行し得る。

【0041】

本明細書で述べる技術及びプロセスは、１つ又は複数のコンピュータプログラム製品（例えば、実行のために又は１つ又は複数のデータ処理装置（例えば、プログラム可能プロセッサ、コンピュータ、複数のコンピュータ及び／又はプログラマブルロジック部品）の動作を制御するために、１つ又は複数の非一時的機械可読媒体など１つ又は複数の情報キャリア内に明確に具現化された１つ又は複数のコンピュータプログラム）を使用することにより少なくとも部分的に制御され得る。

【0042】

コンピュータプログラムは、コンパイル型又はインタープリタ型言語を含み任意の様式のプログラミング言語で書かれ得、任意の様式（スタンドアロンプログラムとして又はモジュールとして、コンポーネント、サブルーチン、又はコンピュータ環境の使用に好適な他のユニットを含む）で配備され得る。コンピュータプログラムは、１つのサイトにおいて１つのコンピュータ又は複数のコンピュータ上で実行されるように配備され得る、又は複数のサイトにわたって分散されネットワークにより相互接続されるように配備され得る。

【0043】

試験のすべて又は一部を実施することに伴う行為は、本明細書で述べる機能を行うために１つ又は複数のコンピュータプログラムを実行する１つ又は複数のプログラム可能プロセッサにより行われ得る。試験のすべて又は一部は、専用論理回路、例えばＦＰＧＡ（フィールドプログラマブルゲートアレイ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）及び／又はＡＳＩＣ（特定用途向け集積回路：ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を使用することにより実施され得る。

【0044】

コンピュータプログラムの実行に好適なプロセッサは、一例として、汎用及び専用マイクロプロセッサと、任意のタイプのデジタルコンピュータからなる一つ又は複数のプロセッサとの両方を含む。通常、プロセッサは、読み取り専用記憶領域又はランダムアクセス記憶領域から又はその両方から命令とデータを受信する。コンピュータ（サーバを含む）の要素としては、命令を実行するための１つ又は複数のプロセッサと、命令とデータを格納するための一つ又は複数の記憶領域装置とが挙げられる。通常、コンピュータはまた、データを格納するための格納装置など１つ又は複数の機械可読記憶媒体（例えば、磁気、光磁気ディスク、又は光ディスクなど）を含むことになる、又はそれらからデータを受信する又はそれらへデータを送信する又はその両方を行うように作動可能に結合されることになる。コンピュータプログラム命令とデータを具現化するのに好適な機械可読記憶媒体は、一例として半導体記憶領域装置、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ記憶領域；磁気ディスク、例えば内蔵ハードディスク又は取り外し可能ディスク；光磁気ディスク；ＣＤ－ＲＯＭ及びＤＶＤ－ＲＯＭディスクを含むすべての様式の不揮発性記憶領域を含む。

【0045】

本明細書で使用されるような任意の「電気的接続」は、直接的物理的接続、又は介在部品を含むか若しくは含まない有線若しくは無線接続であるが、それにもかかわらず電気信号が接続部品間で流れるようにする接続を意味し得る。本明細書で述べる電気回路に関わる任意の「接続」は、別途記載のないかぎり、電気的接続であるが、用語「電気的」が「接続」を修正するために使用されるかどうかにかかわらず必ずしも直接的物理的接続ではない。

【0046】

本明細書で述べる異なる実施形態の要素は、上に具体的に記載されない他の実施形態を形成するために組み合わせられ得る。要素は、それらの動作に悪影響を与えることなく、本明細書で述べた構造から省かれ得る。さらに、様々な要素は、本明細書で述べた機能を行うために１つ又は複数の個々の要素に組み合わせられ得る。

【図1】

【図2】

【図3】

【図4】