特許 7497413 クロックリカバリ回路、誤り率測定装置、及び誤り率測定方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-05-31

(45)【発行日】2024-06-10

(54)【発明の名称】クロックリカバリ回路、誤り率測定装置、及び誤り率測定方法

(51)【国際特許分類】

   H04L 7/033 20060101AFI20240603BHJP

   H04B 1/7156 20110101ALI20240603BHJP

【ＦＩ】

H04L7/033

H04B1/7156

【請求項の数】 4

(21)【出願番号】P 2022190656

(22)【出願日】2022-11-29

【審査請求日】2023-06-21

(73)【特許権者】

【識別番号】000000572

【氏名又は名称】アンリツ株式会社

(74)【代理人】

【識別番号】110003694

【氏名又は名称】弁理士法人有我国際特許事務所

(72)【発明者】

【氏名】山根 一浩

(72)【発明者】

【氏名】岸田 桂輔

【審査官】川口 貴裕

(56)【参考文献】

【文献】米国特許第９０３６７６４（ＵＳ，Ｂ１）

【文献】特開２０２２－１４７６８３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ７／００ － ７／１０

Ｈ０４Ｂ １／６９ － １／７１９

(57)【特許請求の範囲】

【請求項1】

ＳＳＣ（Spread Spectrum Clock）変調されたリファレンスクロックを生成するリファレンスクロック生成部（１０）と、
所定のＳＳＣ変調周波数でＳＳＣ変調されたデータ信号のＳＳＣ変調クロックを、前記リファレンスクロックに同期して再生するクロックリカバリ部（２０）と、
前記クロックリカバリ部により再生された前記ＳＳＣ変調クロックをＦＭ復調して、前記ＳＳＣ変調周波数を有するＦＭ復調信号を生成するＦＭ復調部（２２）と、を備え、
前記リファレンスクロック生成部は、
入力される制御電圧に応じた周波数の出力信号を出力する電圧制御発振器（１４）と、
所定の周波数を有する基準クロック源と、前記電圧制御発振器の前記出力信号との位相差に応じた位相差信号を出力する位相比較器（１６）と、
前記位相差信号に従った充電／放電電流を生成するチャージポンプ（１７）と、
前記充電／放電電流から高周波成分を除去した信号を出力するループフィルタ（１２）と、
前記ＦＭ復調部により生成された前記ＦＭ復調信号と、前記ループフィルタの出力とを加算する信号合成部（１１）と、を有し、
前記電圧制御発振器は、前記信号合成部の出力が前記制御電圧として入力されることにより、前記電圧制御発振器のクロックを変調して前記リファレンスクロックを生成し、生成した前記リファレンスクロックを前記出力信号として出力することを特徴とするクロックリカバリ回路。

【請求項2】

前記クロックリカバリ部により再生された前記ＳＳＣ変調クロックを分周して、前記ＦＭ復調部に出力する分周器（２１）と、
前記分周器の分周比を制御する分周比制御部（３１）と、を更に備え、
前記ＦＭ復調部は、
前記分周器により分周された前記ＳＳＣ変調クロックを遅延させて出力する遅延部（２３ａ）と、
前記分周器の出力と、前記遅延部の出力との排他的論理和を演算する排他的論理和回路（２３ｂ）と、
前記排他的論理和回路の出力を平滑化して前記ＦＭ復調信号を生成するローパスフィルタ（２４）と、を有し、
前記分周比制御部は、前記排他的論理和回路に入力される前記ＳＳＣ変調クロックの最高周波数が、前記排他的論理和回路の動作上限周波数の１／４以下になるように、前記データ信号のビットレートに基づいて前記分周比を制御することを特徴とする請求項１に記載のクロックリカバリ回路。

【請求項3】

所定のＳＳＣ変調周波数でＳＳＣ変調されたデータ信号を受信する信号受信部（４３）と、
前記信号受信部により受信された前記データ信号を構成するビット列データのビット誤り率を算出する誤り率算出部（４５）と、を備える誤り率測定装置（１００）であって、
前記信号受信部は、前記請求項１又は請求項２に記載のクロックリカバリ回路を有し、前記クロックリカバリ回路により前記データ信号から再生された前記ＳＳＣ変調クロックのタイミングで前記データ信号を構成するビット列データを抽出することを特徴とする誤り率測定装置。

【請求項4】

所定のＳＳＣ変調周波数でＳＳＣ変調されたデータ信号を受信する信号受信ステップ（Ｓ２，Ｓ３）と、
前記信号受信ステップにより受信された前記データ信号を構成するビット列データのビット誤り率を算出する誤り率算出ステップ（Ｓ４）と、を含む誤り率測定方法であって、
前記信号受信ステップは、前記請求項１又は請求項２に記載のクロックリカバリ回路により前記データ信号から再生された前記ＳＳＣ変調クロックのタイミングで前記データ信号を構成するビット列データを抽出することを特徴とする誤り率測定方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、クロックリカバリ回路、誤り率測定装置、及び誤り率測定方法に関し、特に、スペクトラム拡散クロックにより変調されたデータ信号からクロックを再生するためのクロックリカバリ回路、誤り率測定装置、及び誤り率測定方法に関する。

【背景技術】

【0002】

近年、ＩｏＴ（Internet of Things）やクラウドコンピューティングの普及により通信システムは膨大なデータを扱うようになり、通信システムを構成する各種の通信機器のインタフェースは高速化とシリアル伝送化が進んでいる。例えば、ＵＳＢ（登録商標）（Universal Serial Bus）やＰＣＩ Ｅｘｐｒｅｓｓ（登録商標）（Peripheral Component Interconnect Express）などの高速シリアルバス（High Speed Serial Bus）の規格では、電磁両立性（Electro-Magnetic Compatibility：ＥＭＣ）対策として、基準信号のスペクトラムを拡散したスペクトラム拡散クロック（Spread-Spectrum Clock：ＳＳＣ）によるＳＳＣ変調が採用されている。

【0003】

ＳＳＣ変調されたデータ信号（以下、「ＳＳＣ変調データ信号」とも言う）は、図７（ａ）に示すような所定の変調周波数を有するＳＳＣ変調波により周波数掃引された基準クロックに同期したタイミングで生成される。例えば、ＰＣＩ Ｅｘｐｒｅｓｓ規格のＳＳＣ変調波は、図７（ａ）に示すような周期３３ｋＨｚの三角波の波形形状を有している。

【0004】

ところで、通信機器における信号の品質評価の指標の一つとして、受信データのうちビット誤りが発生した数と受信データの総数との比較として定義されるビット誤り率（Bit Error Rate：ＢＥＲ）が知られている。

【0005】

近年、通信システムを構成する各種の通信機器の多くは、同期用のクロックを伝送せず、データ信号のみを伝送するようになっており、ＢＥＲを測定する従来の誤り率測定装置は、受信したデータ信号からクロックを再生するクロックリカバリデバイスを備えている。

【0006】

１０Ｇイーサネット（登録商標）規格等の高速シリアル通信用途向けの汎用クロックリカバリデバイスは通常±１００ｐｐｍ程度の周波数偏差又はビットレート偏差に対応できるようになっているが、このようなクロックリカバリデバイスに、例えば最大５３００ｐｐｍの周波数偏移を有するＰＣＩ Ｅｘｐｒｅｓｓ規格のＳＳＣ変調データ信号が入力されると、クロックリカバリデバイスがアンロックしたり誤動作したりする。また、クロックリカバリデバイスが動作していても、ＳＳＣ変調の周波数偏移に追従しきれない場合がある。

【0007】

このような場合、クロックリカバリデバイスの出力をＦＭ（Frequency Modulation）復調して得られるＳＳＣ変調波は、図７（ｂ）の実線のグラフに示すように、破線で示す本来の三角波の頂点部分が削られたような歪な波形になってしまう。

【0008】

一般的には、高速シリアル通信向けのクロックリカバリデバイスのループ帯域は、数ＭＨｚから数十ＭＨｚ程度であることから、ＳＳＣ変調の３３ｋＨｚ程度の変調周波数に十分対応可能である。つまり、従来のクロックリカバリデバイスは、目的の周波数に確実にロックさせるために許容されるビットレート偏差を設計上の理由で制約しているために、ＰＣＩ Ｅｘｐｒｅｓｓ規格のＳＳＣ変調に対する耐力が十分でないものと考えられる。

【0009】

従来、図８に示すように、位相比較器５１ａと、ループフィルタ５２ａと、電圧制御発振器５３ａと、信号入力端子５７ａと、信号出力端子５９ａと、付加的なループである電圧追尾回路ＶＴ１とを有し、クロックリカバリデバイスとして利用可能な位相同期回路ＰＳ１が知られている（例えば、特許文献１参照）。電圧追尾回路ＶＴ１は、基準電圧発生器５８ａと、差動増幅器５４ａと、フィルタ５５ａと、加算器５６ａとによって構成されている。

【0010】

電圧追尾回路ＶＴ１は、位相比較器５１ａの出力電圧の平均値を、基準電圧発生器５８ａの出力電圧Ｖ_Ｒに一致させるように制御する。電圧追尾回路ＶＴ１は、位相比較器５１ａの出力電圧のデューティ比を保つようにフィードバック制御するので、電圧追尾回路ＶＴ１が存在しない場合の位相同期回路と比較すると、位相同期回路ＰＳ１では、ロックレンジが大幅に拡大されている。

【先行技術文献】

【特許文献】

【0011】

【文献】特開２００２－８４１８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

しかしながら、特許文献１に開示された位相同期回路ＰＳ１は、ロックレンジの拡大に限度があり、ＳＳＣ変調データ信号の最大５３００ｐｐｍの周波数偏差又はビットレート偏差に対応したクロック再生には適していないという問題があった。

【0013】

本発明は、このような従来の課題を解決するためになされたものであって、周波数偏移の大きなＳＳＣ変調データ信号からクロックを再生することができるクロックリカバリ回路、誤り率測定装置、及び誤り率測定方法を提供することを目的とする。

【課題を解決するための手段】

【0014】

上記課題を解決するために、本発明に係るクロックリカバリ回路は、ＳＳＣ（Spread Spectrum Clock）変調されたリファレンスクロックを生成するリファレンスクロック生成部と、所定のＳＳＣ変調周波数でＳＳＣ変調されたデータ信号のＳＳＣ変調クロックを、前記リファレンスクロックに同期して再生するクロックリカバリ部と、前記クロックリカバリ部により再生された前記ＳＳＣ変調クロックをＦＭ復調して、前記ＳＳＣ変調周波数を有するＦＭ復調信号を生成するＦＭ復調部と、を備え、前記リファレンスクロック生成部は、入力される制御電圧に応じた周波数の出力信号を出力する電圧制御発振器と、所定の周波数を有する基準クロック源と、前記電圧制御発振器の前記出力信号との位相差に応じた位相差信号を出力する位相比較器と、前記位相差信号に従った充電／放電電流を生成するチャージポンプと、前記充電／放電電流から高周波成分を除去した信号を出力するループフィルタと、前記ＦＭ復調部により生成された前記ＦＭ復調信号と、前記ループフィルタの出力とを加算する信号合成部と、を有し、前記電圧制御発振器は、前記信号合成部の出力が前記制御電圧として入力されることにより、前記リファレンスクロックを前記出力信号で変調して出力する構成である。

【0015】

この構成により、本発明に係るクロックリカバリ回路は、クロックリカバリ部の出力をＦＭ復調して得られたＳＳＣ変調波であるＦＭ復調信号を生成し、電圧制御発振器のクロックをＦＭ復調信号でＳＳＣ変調してリファレンスクロックを生成し、ＳＳＣ変調されたリファレンスクロックをクロックリカバリ部にフィードバックするようになっている。この構成により、本発明に係るクロックリカバリ回路は、従来の高速シリアル通信用途向けの汎用クロックリカバリデバイスをクロックリカバリ部として用いながらも、周波数偏移の大きなＳＳＣ変調データ信号とリファレンスクロックとの周波数偏差を最小化させるように、ＳＳＣ変調データ信号の周波数にリファレンスクロックの周波数を追従させることで、クロックリカバリ部の耐力を向上させて、ＳＳＣ変調クロックを再生することができる。

【0016】

また、本発明に係るクロックリカバリ回路は、前記クロックリカバリ部により再生された前記ＳＳＣ変調クロックを分周して、前記ＦＭ復調部に出力する分周器と、前記分周器の分周比を制御する分周比制御部と、を更に備え、前記ＦＭ復調部は、前記分周器により分周された前記ＳＳＣ変調クロックを遅延させて出力する遅延部と、前記分周器の出力と、前記遅延部の出力との排他的論理和を演算する排他的論理和回路と、前記排他的論理和回路の出力を平滑化して前記ＦＭ復調信号を生成するローパスフィルタと、を有し、前記分周比制御部は、前記排他的論理和回路に入力される前記ＳＳＣ変調クロックの最高周波数が、前記排他的論理和回路の動作上限周波数の１／４以下になるように、前記データ信号のビットレートに基づいて前記分周比を制御する構成であってもよい。

【0017】

この構成により、本発明に係るクロックリカバリ回路は、排他的論理和回路の復調分解能を確保しつつ、周波数偏移の大きなＳＳＣ変調データ信号からＳＳＣ変調クロックを再生することができる。

【0018】

また、本発明に係る誤り率測定装置は、所定のＳＳＣ変調周波数でＳＳＣ変調されたデータ信号を受信する信号受信部と、前記信号受信部により受信された前記データ信号を構成するビット列データのビット誤り率を算出する誤り率算出部と、を備える誤り率測定装置であって、前記信号受信部は、上記のいずれかのクロックリカバリ回路を有し、前記クロックリカバリ回路により前記データ信号から再生された前記ＳＳＣ変調クロックのタイミングで前記データ信号を構成するビット列データを抽出する構成である。

【0019】

この構成により、本発明に係る誤り率測定装置は、被測定物から送信されるＳＳＣ変調データ信号を受信し、上記のいずれかのクロックリカバリ回路を用いてＳＳＣ変調データ信号からＳＳＣ変調クロックを生成することができる。さらに、本発明に係る誤り率測定装置は、生成したＳＳＣ変調クロックのタイミングで、ＳＳＣ変調データ信号を構成するビット列データを抽出し、このビット列データのＢＥＲを測定することができる。

【0020】

また、本発明に係る誤り率測定方法は、所定のＳＳＣ変調周波数でＳＳＣ変調されたデータ信号を受信する信号受信ステップと、前記信号受信ステップにより受信された前記データ信号を構成するビット列データのビット誤り率を算出する誤り率算出ステップと、を含む誤り率測定方法であって、前記信号受信ステップは、上記のいずれかのクロックリカバリ回路により前記データ信号から再生された前記ＳＳＣ変調クロックのタイミングで前記データ信号を構成するビット列データを抽出する構成である。

【発明の効果】

【0021】

本発明は、周波数偏移の大きなＳＳＣ変調データ信号からクロックを再生することができるクロックリカバリ回路、誤り率測定装置、及び誤り率測定方法を提供するものである。

【図面の簡単な説明】

【0022】

【図1】本発明の第１の実施形態に係るクロックリカバリ回路の構成を示すブロック図である。

【図2】本発明の第１の実施形態に係るクロックリカバリ回路が備えるクロックリカバリ部から出力されるＳＳＣ変調クロックの波形の例を示す図である。

【図3】本発明の第１の実施形態に係るクロックリカバリ回路が備える遅延検波回路の構成を示すブロック図である。

【図4】本発明の第１の実施形態に係るクロックリカバリ回路が備えるリファレンスクロック生成部の構成を示すブロック図である。

【図5】本発明の第２の実施形態に係る誤り率測定装置の構成を示すブロック図である。

【図6】本発明の第２の実施形態に係る誤り率測定方法の処理を示すフローチャートである。

【図7】（ａ）は所定のＳＳＣ変調周波数を有するＳＳＣ変調波の波形の例を示す図であり、（ｂ）は従来のクロックリカバリデバイスの出力を復調して得られるＳＳＣ変調波の波形の例を示す図である。

【図8】従来の位相同期回路の構成を示すブロック図である。

【発明を実施するための形態】

【0023】

以下、本発明に係るクロックリカバリ回路、誤り率測定装置、及び誤り率測定方法の実施形態について、図面を用いて説明する。

【0024】

（第１の実施形態）
図１に示す本発明の第１の実施形態に係るクロックリカバリ回路１は、ＳＳＣ変調されたリファレンスクロックを生成するリファレンスクロック生成部１０と、クロックリカバリ部２０と、分周器２１と、ＦＭ復調部２２と、増幅器２５と、アナログスイッチ２６と、操作部２７と、制御部３０と、を備える。制御部３０は、分周比制御部３１と、ゲイン制御部３２と、切替制御部３３と、周波数補正制御部３４と、を含む。

【0025】

以下では、主に、後述するアナログスイッチ２６が切替制御部３３によりオンの状態（以下、「有効」とも言う）に設定されている場合の各部の構成及び動作について説明する。

【0026】

クロックリカバリ部２０は、所定のＳＳＣ変調周波数でＳＳＣ変調されたＳＳＣ変調データ信号のＳＳＣ変調クロックを、リファレンスクロック生成部１０により生成されるリファレンスクロックに同期して再生するようになっている。すなわち、ＳＳＣ変調されたデータ信号をクロックリカバリ部２０で再生したクロックは、データ信号と同様にＳＳＣ変調されたクロックである。クロックリカバリ部２０としては、高速シリアル通信用途向けの汎用クロックリカバリデバイスを用いることができる。ここで、ＳＳＣ変調周波数は、通信規格ごとに規定されており、例えば３０～３３ｋＨｚの範囲の周波数である。例えば、クロックリカバリ部２０から出力されるＳＳＣ変調クロックは、ＳＳＣ変調の周波数偏移とＳＳＣ変調周波数に応じて、図２に示すように、パルスの立ち上がり（又は立ち下がり）の間隔や、パルス幅が変化したものになっている。

【0027】

分周器２１は、クロックリカバリ部２０により再生されたＳＳＣ変調クロックを、後段のＦＭ復調部２２で扱いやすい周波数まで分周して、ＦＭ復調部２２に出力するようになっている。ＦＭ復調部２２がクロックリカバリ部２０の出力をそのままＦＭ復調できる場合には、分周器２１はなくてもよい。

【0028】

ＦＭ復調部２２は、クロックリカバリ部２０により再生されたＳＳＣ変調クロックをＦＭ復調して、通信規格で規定されたＳＳＣ変調周波数を有するＦＭ復調信号を生成するようになっている。ＦＭ復調信号は、例えば、ＰＣＩ Ｅｘｐｒｅｓｓ規格であれば、図７（ａ）に示すような周期３３ｋＨｚの三角波の波形形状を有する。ＦＭ復調には多種多様な方式があるが、本実施形態に係るクロックリカバリ回路１は、後述する誤り率測定装置で採用可能な広帯域（広いビットレート範囲）のクロックリカバリを実現するために、広帯域化に有利な遅延検波方式を採用した。すなわち、ＦＭ復調部２２は、分周器２１により分周されたＳＳＣ変調クロックを遅延検波するものであり、遅延検波回路２３と、ローパスフィルタ（Low Pass Filter：ＬＰＦ）２４と、を有する。

【0029】

図３に示すように、遅延検波回路２３は、遅延部２３ａと、高速動作の排他的論理和（Exclusive OR：ＥＸＯＲ）回路２３ｂとで構成される。ＥＸＯＲ回路２３ｂでの復調分解能を確保するために、ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの最高周波数は、ＥＸＯＲ回路２３ｂの動作上限周波数の１／４以下とすることが望ましい。このため、分周比制御部３１は、ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの最高周波数が、ＥＸＯＲ回路２３ｂの動作上限周波数の１／４以下になるように、ＳＳＣ変調データ信号のビットレートに基づいて分周器２１の分周比を制御するようになっている。

【0030】

遅延部２３ａは、分周器２１により分周されたＳＳＣ変調クロックを、その最高周波数の１／４周期分だけ遅延させて出力するようになっている。ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの周波数が低いと、遅延部２３ａによる遅延時間が大きくなり、実装規模や遅延安定性とのトレードオフが生じるため、分周器２１の分周比はこの点を考慮して設定されることが望ましい。

【0031】

遅延部２３ａは、例えば、固定遅延素子や可変遅延デバイスなどの素子又はデバイスにより構成することや、ケーブルやプリント配線板の伝送路を伸ばすなどの方法により構成することができる。

【0032】

ＥＸＯＲ回路２３ｂは、分周器２１により分周されたＳＳＣ変調クロックと、分周器２１により分周されて遅延部２３ａにより遅延されたＳＳＣ変調クロックとの排他的論理和を演算するようになっている。遅延部２３ａから入力されたＳＳＣ変調クロックの最高周波数は１／４周期分だけ遅延しているため、ＥＸＯＲ回路２３ｂは、ＥＸＯＲ回路２３ｂに入力されたＳＳＣ変調クロックの２倍の周波数のクロックを出力する。

【0033】

ＬＰＦ２４は、ＥＸＯＲ回路２３ｂの出力を平滑化して、通信規格で規定されたＳＳＣ変調周波数を有するＦＭ復調信号を生成するようになっている。このとき、ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの最高周波数において、遅延部２３ａによりＳＳＣ変調クロックに付加される遅延時間に誤差がなければ、ＥＸＯＲ回路２３ｂの出力波形のデューティ比は５０％となるため、ＬＰＦ２４の出力の直流平均値レベル（以下、「ＤＣオフセット」とも言う）はＥＸＯＲ回路２３ｂの出力振幅の半分の電圧レベルとなる。

【0034】

ＬＰＦ２４は、ＦＭ復調信号の雑音に応じて、ＳＳＣ変調周波数である３３ｋＨｚの例えば３～１０倍程度の範囲のカットオフ周波数を有するものを好適に用いることができる。ＬＰＦ２４は、このようにカットオフ周波数が比較的低いものであるため、１次のＲＣローパスフィルタで構成することができる。ただし、ＬＰＦ２４は、ＲＣローパスフィルタ及びその次数に限定されず、オペアンプで構成したものであってもＬＣローパスフィルタで構成したものであってもよい。

【0035】

ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの周波数範囲が変化すると、ＥＸＯＲ回路２３ｂの出力波形のデューティ比が変化し、ＥＸＯＲ回路２３ｂ出力の直流平均値レベルも変化する。ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの最高周波数がＥＸＯＲ回路２３ｂの動作上限周波数の１／４以上になった場合は、分周比制御部３１は、ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの最高周波数が、再度ＥＸＯＲ回路２３ｂの動作上限周波数の１／４以下になるように、ＳＳＣ変調データ信号のビットレートに基づいて分周器２１の分周比を制御する。

【0036】

遅延部２３ａの遅延量が固定遅延量である場合は、ＥＸＯＲ回路２３ｂへ入力されるＳＳＣ変調クロックの周波数が下がると、ＬＰＦ２４通過後のＥＸＯＲ回路２３ｂの出力のＤＣオフセットと検波効率が下がってしまう。

【0037】

このため、増幅器２５は、ゲイン制御部３２により設定されたゲインで、ＦＭ復調部２２により生成されたＦＭ復調信号を増幅するようになっている。例えば、ゲイン制御部３２は、クロックリカバリ回路１に入力されたＳＳＣ変調データ信号のＳＳＣ変調の既知の周波数偏移に応じたゲインを増幅器２５に設定するようになっている。ゲイン制御部３２は、増幅器２５のゲインを調整することにより、後段のリファレンスクロック生成部１０により生成されるリファレンスクロックの周波数偏移を調整して、ＳＳＣ変調データ信号とリファレンスクロックとの周波数偏差が、クロックリカバリ部２０のロック可能な範囲内でなるべく小さくなるようにする。

【0038】

なお、ＳＳＣ変調クロックの周波数範囲によって変動してしまうＤＣオフセット成分は、後段のリファレンスクロック生成部１０において不要である。このため、ＦＭ復調部２２と増幅器２５との間に、コンデンサや公知のＤＣオフセットキャンセル回路等を適宜設けることにより、増幅器２５がＬＰＦ２４の出力のＡＣ成分、すなわちＳＳＣ変調波の波形だけを増幅できるようにすることが望ましい。

【0039】

あるいは、遅延量が可変な可変遅延デバイスを遅延部２３ａとして使用して、ＳＳＣ変調クロックの周波数範囲に応じて、ＬＰＦ２４の出力のＤＣオフセットと検波効率の低下を抑制する最適な遅延量を設定する方法もある。

【0040】

アナログスイッチ２６は、切替制御部３３の制御に応じて、増幅器２５により増幅されたＦＭ復調信号の後段のリファレンスクロック生成部１０へのフィードバックを「有効」又は「無効」に切り替えるようになっている。例えば、切替制御部３３は、クロックリカバリ回路１に入力されるデータ信号がＳＳＣ変調データ信号である場合には、ＦＭ復調信号をリファレンスクロック生成部１０においてリファレンスクロックに重畳するためアナログスイッチ２６を「有効」にする制御を行う。一方、切替制御部３３は、クロックリカバリ回路１に入力されるデータ信号がＳＳＣ変調されていない信号である場合には、不要なＦＭ復調信号がリファレンスクロック生成部１０においてリファレンスクロックに重畳されるのを防ぐため、アナログスイッチ２６をオフの状態である「無効」にする制御を行う。

【0041】

切替制御部３３によりアナログスイッチ２６が「無効」から「有効」に切り替えられた直後は、ＦＭ復調部２２から出力されるＦＭ復調信号の波形は、図７（ｂ）の実線のグラフに示すように三角波の頂点部分が削られたような歪な波形となっている。しかしながら、三角波が本来の傾きを持っている期間に、クロックリカバリ部２０に入力されるＳＳＣ変調データ信号とリファレンスクロックとの周波数偏差が小さくなり、ＦＭ復調信号の波形が、図７（ａ）に示すような理想的な三角波の波形になる。なお、ＦＭ復調部２２から出力されるＦＭ復調信号は電圧信号であり、図７（ａ）及び（ｂ）は、ＦＭ復調信号の電圧と、その電圧に比例する周波数偏移とを、任意単位で表示している。

【0042】

なお、クロックリカバリ回路１に入力されるデータ信号がＳＳＣ変調されていない信号である場合には、アナログスイッチ２６が切替制御部３３により「無効」に設定され、リファレンスクロック生成部１０は、ＳＳＣ変調されていないリファレンスクロックを生成することになる。

【0043】

図４に示すように、リファレンスクロック生成部１０は、信号合成部１１と、ループフィルタ１２と、ＰＬＬ（Phase Locked Loop）部１３と、を有する。ＰＬＬ部１３は、ＶＣＯ１４と、プログラマブル分周器である分周器１５ａ～１５ｃと、位相比較器１６と、チャージポンプ１７と、を有する。

【0044】

信号合成部１１は、例えば、オペアンプによる加算回路で構成され、ＦＭ復調部２２により生成されたＦＭ復調信号と、ループフィルタ１２の出力と、を加算するようになっている。信号合成部１１の出力は、ＶＣＯ１４に制御電圧として入力される。

【0045】

ＶＣＯ１４は、信号合成部１１の出力が制御電圧として入力されることにより、ＶＣＯ１４のクロックを変調して、信号合成部１１から入力される制御電圧にほぼ比例した周波数のリファレンスクロックを生成し、生成したリファレンスクロックを出力信号として出力するようになっている。ＶＣＯ１４は、クロックリカバリ部２０に入力されたＳＳＣ変調データ信号とリファレンスクロックとの周波数偏差を小さくして、ＳＳＣ変調データ信号の周波数にリファレンスクロックの周波数が追従するように制御する。

【0046】

分周器１５ａは、ＶＣＯ１４から出力されたリファレンスクロックを、例えば、ＳＳＣ変調データ信号のボーレート（Baud rate）の１／Ｎａの周波数まで分周して、クロックリカバリ部２０に出力するようになっている。分周器１５ａの分周比Ｎａは、ＶＣＯ１４から出力されたリファレンスクロックの周波数がクロックリカバリ部２０の要求する周波数になるように、分周比制御部３１により設定される。なお、ＶＣＯ１４から出力されたリファレンスクロックをそのままクロックリカバリ部２０に入力すればよい場合には、分周器１５ａはなくてもよい。

【0047】

分周器１５ｂは、ＶＣＯ１４から出力されたリファレンスクロックの中心周波数を、外部の信号源から分周器１５ｃに入力される基準クロック源の分周及び逓倍関係になるように設定するものである。分周器１５ｂは、ＶＣＯ１４からの出力信号をフィードバック信号として所定の分周比Ｎｂで分周し、分周したフィードバック信号の中心周波数と、分周器１５ｃの出力の周波数とを一致させる。分周器１５ｂの分周比Ｎｂは、周波数補正制御部３４により設定される。

【0048】

分周器１５ｃは、外部の信号源から入力される基準クロック源を所定の分周比Ｎｃで分周して、位相比較器１６に出力するようになっている。分周器１５ｃの分周比Ｎｃは、周波数補正制御部３４により設定される。基準クロック源は、ＳＳＣ変調されていない固定周波数（例えば、４０ＭＨｚ）のクロックである。

【0049】

周波数補正制御部３４は、分周器１５ｂにより分周されたリファレンスクロックの中心周波数と、分周器１５ｃにより分周された基準クロック源の周波数とを一致させるように、分周比Ｎｂ及び分周比Ｎｃを設定するようになっている。

【0050】

位相比較器１６は、例えば排他的論理和（ＥＸＯＲ）回路で構成されており、分周器１５ｂにより分周されたリファレンスクロックと、分周器１５ｃにより分周された基準クロック源との位相差に比例したパルス幅の位相差信号を出力するようになっている。

【0051】

チャージポンプ１７は、位相比較器１６から入力される位相差信号に従った充電／放電電流を生成して、ループフィルタ１２に供給するようになっている。

【0052】

ループフィルタ１２は、チャージポンプ１７から供給される充電／放電電流を電圧に変換し、変換した電圧の高周波成分を除去して平滑化した信号を信号合成部１１に出力するようになっている。ループフィルタ１２を含めたＰＬＬ部１３のループ帯域幅は、ＶＣＯ１４のクロックをＳＳＣ変調する目的と、リファレンスクロックの中心周波数を安定化させる目的とを両立するために、ＳＳＣ変調周波数３０～３３ｋＨｚよりも狭い周波数（例えば、１０ｋＨｚ）に設定されている。

【0053】

これにより、信号合成部１１は、ＰＬＬ部１３のループ帯域外の成分をＦＭ復調信号に重畳して、ＶＣＯ１４に対して直接ＳＳＣ変調を実施することができる。仮に、ＰＬＬ部１３のループ帯域内でＳＳＣ変調を実施しようとする場合には、変調はフィードバックにより打ち消されてしまうことになる。

【0054】

ＦＭ復調部２２から出力されたＦＭ復調信号のＤＣオフセット成分が、ＤＣオフセットキャンセル回路等により除去されている場合には、リファレンスクロック生成部１０により生成されたリファレンスクロックにセンタースプレッド方式相当のＳＳＣ変調が掛かっていることになる。このため、クロックリカバリ回路１に入力されるＳＳＣ変調データ信号がダウンスプレッド方式又はアップスプレッド方式のＳＳＣ変調が掛かったものである場合は、例えば、特開２０１８－１５６６４７号公報に開示されたような公知の方法で、リファレンスクロック生成部１０により生成されるリファレンスクロックの周波数をダウンスプレッド方式又はアップスプレッド方式に合わせて換算することが望ましい。

【0055】

このため、周波数補正制御部３４は、クロックリカバリ回路１に入力されるＳＳＣ変調データ信号のスプレッド方式に応じて、信号合成部１１によるＦＭ復調信号とループフィルタ１２の出力との加算結果から得られるＳＳＣ変調周波数偏移の中心をずらす制御、すなわち、ＶＣＯ１４から出力されるリファレンスクロックの中心周波数をずらす制御を行うようになっている。例えば、周波数補正制御部３４は、分周器１５ｂ，１５ｃの分周比を制御して、リファレンスクロックの中心周波数を所望のスプレッド方式に対応する周波数に制御するようになっている。

【0056】

操作部２７は、ユーザによる操作入力を受け付けるためのものであり、例えば表示装置の表示画面に対応する入力面への接触操作による接触位置を検出するためのタッチセンサを備えるタッチパネルで構成される。あるいは、操作部２７は、キーボード又はマウスのような入力デバイスを含んで構成されてもよい。操作部２７への操作入力は、制御部３０により検知されるようになっている。

【0057】

ユーザによる操作部２７への操作入力により、クロックリカバリ回路１に入力されるＳＳＣ変調データ信号からリファレンスクロックを生成するために必要な設定情報として、クロックリカバリ回路１に入力されるデータ信号がＳＳＣ変調データ信号であるか否か、ＳＳＣ変調データ信号のビットレート、スプレッド方式の選択などの設定を行うことが可能である。

【0058】

制御部３０は、例えばＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）などを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、クロックリカバリ回路１を構成する上記各部の動作を制御するものであって、上述の分周比制御部３１、ゲイン制御部３２、切替制御部３３、及び周波数補正制御部３４を含む。また、制御部３０は、ＲＯＭ等に記憶された所定のプログラムをＲＡＭに移して実行することにより、分周比制御部３１、ゲイン制御部３２、切替制御部３３、及び周波数補正制御部３４の少なくとも一部をソフトウェア的に構成することが可能である。なお、分周比制御部３１、ゲイン制御部３２、切替制御部３３、及び周波数補正制御部３４の少なくとも一部は、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）などのデジタル回路で構成することも可能である。あるいは、分周比制御部３１、ゲイン制御部３２、切替制御部３３、及び周波数補正制御部３４の少なくとも一部は、デジタル回路によるハードウェア処理と所定のプログラムによるソフトウェア処理とを適宜組み合わせて構成することも可能である。

【0059】

以上説明したように、本実施形態に係るクロックリカバリ回路１は、クロックリカバリ部２０の出力をＦＭ復調して得られたＳＳＣ変調波であるＦＭ復調信号を生成し、ＶＣＯ１４のクロックをＦＭ復調信号でＳＳＣ変調してリファレンスクロックを生成し、ＳＳＣ変調されたリファレンスクロックをクロックリカバリ部２０にフィードバックするようになっている。この構成により、本実施形態に係るクロックリカバリ回路１は、従来の高速シリアル通信用途向けの汎用クロックリカバリデバイスをクロックリカバリ部２０として用いながらも、周波数偏移の大きなＳＳＣ変調データ信号とリファレンスクロックとの周波数偏差を最小化させるように、ＳＳＣ変調データ信号の周波数にリファレンスクロックの周波数を追従させることで、クロックリカバリ部２０の耐力を向上させて、ＳＳＣ変調クロックを再生することができる。

【0060】

また、本実施形態に係るクロックリカバリ回路１は、ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの最高周波数が、ＥＸＯＲ回路２３ｂの動作上限周波数の１／４以下になるように、ＳＳＣ変調データ信号のビットレートに基づいて、分周器２１の分周比を制御するようになっている。この構成により、本実施形態に係るクロックリカバリ回路１は、ＥＸＯＲ回路２３ｂの復調分解能を確保しつつ、周波数偏移の大きなＳＳＣ変調データ信号からＳＳＣ変調クロックを再生することができる。

【0061】

（第２の実施形態）
続いて、本発明の第２の実施形態に係る誤り率測定装置及び誤り率測定方法について、図面を参照しながら説明する。なお、第１の実施形態と同様の構成については同一の符号を付して適宜説明を省略する。また、第１の実施形態と同様の動作についても適宜説明を省略する。

【0062】

図５に示すように、第２の実施形態に係る誤り率測定装置１００は、被測定物（Device Under Test：ＤＵＴ）２００から送信されるＳＳＣ変調データ信号の誤り率を測定するものであって、データ記憶部４１と、信号送信部４２と、信号受信部４３と、同期検出部４４と、誤り率算出部４５と、表示部４６と、制御部４７と、を備える。

【0063】

ＤＵＴ２００は、所定のＳＳＣ変調周波数でＳＳＣ変調されたＳＳＣ変調データ信号を出力するものである。ＤＵＴ２００が対応する規格の例としては、ＰＣＩ Ｅｘｐｒｅｓｓ Ｇｅｎ１～６、ＵＳＢ３．１～４、ＤＰ１．４～２などが挙げられる。

【0064】

データ記憶部４１は、ＲＡＭなどのメモリによって構成され、基準になるビット列データをあらかじめ記憶している。ここで、ビット列データとは、２値以上の多値Ｋ（Ｋは２以上の整数）からなるＰＡＭ信号が取り得る０レベルからＫ－１レベルまでのＫ個のレベルに対応したデータである。例えば、４値のＰＡＭ信号であるＰＡＭ４信号のビット列データは、"００"、"０１"、"１０"、及び"１１"のビットの組合せからなる。

【0065】

信号送信部４２は、データ記憶部４１から読み込んだビット列データを所定のＳＳＣ変調周波数でＳＳＣ変調してテスト信号を生成し、生成したテスト信号をＤＵＴ２００に送信するようになっている。このとき、ＤＵＴ２００は、信号送信部４２から送信されたテスト信号を受信して、受信したテスト信号をＳＳＣ変調データ信号として信号受信部４３に送信することになる。すなわち、ＤＵＴ２００は、所定のＳＳＣ変調周波数でＳＳＣ変調されたＫ値のＰＡＭ信号をＳＳＣ変調データ信号として送信するものである。

【0066】

信号受信部４３は、ＤＵＴ２００から送信されたＳＳＣ変調データ信号を受信し、受信したＳＳＣ変調データ信号のビット列データを同期検出部４４に出力するようになっており、第１の実施形態のクロックリカバリ回路１と、ビット列データ抽出部４８と、を有する。

【0067】

クロックリカバリ回路１は、ＤＵＴ２００から送信されたＳＳＣ変調データ信号からＳＳＣ変調クロックを再生する。

【0068】

ビット列データ抽出部４８は、クロックリカバリ回路１により再生されたＳＳＣ変調クロックのタイミングで、ＤＵＴ２００から送信されたＳＳＣ変調データ信号を構成するビット列データを抽出するようになっている。例えば、ビット列データ抽出部４８は、少なくとも１つの０／１判定器を有しており、各０／１判定器にクロックリカバリ回路１からのＳＳＣ変調クロックが入力されることで、ＤＵＴ２００から送信されたＳＳＣ変調データ信号のレベルの判定をＳＳＣ変調クロックのタイミングで行うことができる。なお、クロックリカバリ回路１から出力されるＳＳＣ変調クロックは、ビット列データ抽出部４８に限らず、誤り率測定装置１００を構成する各部で動作クロックとして使用されてもよい。

【0069】

同期検出部４４は、データ記憶部４１から読み込んだビット列データと、ビット列データ抽出部４８により抽出されたＳＳＣ変調データ信号のビット列データとの同期を取るようになっている。そして、同期検出部４４は、同期が取れたＳＳＣ変調データ信号のビット列データを誤り率算出部４５に出力する。

【0070】

誤り率算出部４５は、同期検出部４４から出力されたＳＳＣ変調データ信号を構成するビット列データと、データ記憶部４１に記憶されているビット列データとを順次比較することにより、ＳＳＣ変調データ信号を構成するビット列データの誤りビットを検出するとともに、ＳＳＣ変調データ信号を構成するビット列データのＢＥＲを算出するようになっている。

【0071】

表示部４６は、例えばＬＣＤ（Liquid Crystal Display）やＣＲＴ（Cathode Ray Tube）などの表示機器で構成され、制御部４７から出力される制御信号に応じて、誤り率算出部４５により算出されたビット列データのＢＥＲなどの各種表示内容を表示するようになっている。さらに、表示部４６は、制御部４７から出力される制御信号に応じて、各種条件を設定するためのボタン、ソフトキー、プルダウンメニュー、テキストボックスなどの操作対象の表示を行うようになっている。

【0072】

制御部４７は、第１の実施形態における制御部３０と同様に構成され、誤り率測定装置１００を構成する上記各部の動作を制御するようになっている。また、制御部４７は、ＲＯＭ等に記憶された所定のプログラムをＲＡＭに移して実行することにより、誤り率算出部４５の少なくとも一部をソフトウェア的に構成することが可能である。なお、誤り率算出部４５の少なくとも一部は、ＦＰＧＡやＡＳＩＣなどのデジタル回路で構成することも可能である。あるいは、誤り率算出部４５の少なくとも一部は、デジタル回路によるハードウェア処理と所定のプログラムによるソフトウェア処理とを適宜組み合わせて構成することも可能である。なお、本実施形態における制御部４７は、第１の実施形態における制御部３０を兼ねていてもよい。

【0073】

以下、本実施形態の誤り率測定方法について、図６のフローチャートを参照しながらその処理の一例を説明する。

【0074】

まず、信号送信部４２は、データ記憶部４１から読み込んだビット列データを所定のＳＳＣ変調周波数でＳＳＣ変調してテスト信号を生成し、生成したテスト信号をＤＵＴ２００に送信する（ステップＳ１）。

【0075】

次に、クロックリカバリ回路１は、所定のＳＳＣ変調周波数でＳＳＣ変調されたＳＳＣ変調データ信号をＤＵＴ２００から受信して、ＳＳＣ変調クロックを生成する（信号受信ステップＳ２）。

【0076】

次に、ビット列データ抽出部４８は、クロックリカバリ回路１によりＳＳＣ変調データ信号から再生されたＳＳＣ変調クロックのタイミングで、ＳＳＣ変調データ信号を構成するビット列データを抽出する（信号受信ステップＳ３）。

【0077】

次に、誤り率算出部４５は、ステップＳ３により抽出されたＳＳＣ変調データ信号を構成するビット列データのＢＥＲを算出する（誤り率算出ステップＳ４）。

【0078】

以上説明したように、本実施形態に係る誤り率測定装置１００は、ＤＵＴ２００から送信されるＫ値のＰＡＭ信号をＳＳＣ変調データ信号として受信し、第１の実施形態のクロックリカバリ回路１を用いてＳＳＣ変調データ信号からＳＳＣ変調クロックを生成することができる。さらに、本実施形態に係る誤り率測定装置１００は、生成したＳＳＣ変調クロックのタイミングで、ＳＳＣ変調データ信号を構成するビット列データを抽出し、このビット列データのＢＥＲを測定することができる。

【符号の説明】

【0079】

１ クロックリカバリ回路
１０ リファレンスクロック生成部
１１ 信号合成部
１２ ループフィルタ
１３ ＰＬＬ部
１４ ＶＣＯ
１５ａ～１５ｃ 分周器
１６ 位相比較器
１７ チャージポンプ
２０ クロックリカバリ部
２１ 分周器
２２ ＦＭ復調部
２３ 遅延検波回路
２３ａ 遅延部
２３ｂ ＥＸＯＲ回路
２４ ＬＰＦ
２５ 増幅器
２６ アナログスイッチ
３１ 分周比制御部
３２ ゲイン制御部
３３ 切替制御部
３４ 周波数補正制御部
４１ データ記憶部
４２ 信号送信部
４３ 信号受信部
４４ 同期検出部
４５ 誤り率算出部
４８ ビット列データ抽出部
１００ 誤り率測定装置
２００ ＤＵＴ

【要約】

【課題】周波数偏移の大きなＳＳＣ変調データ信号からクロックを再生することができるクロックリカバリ回路、誤り率測定装置、及び誤り率測定方法を提供する。
【解決手段】クロックリカバリ回路１は、ＳＳＣ変調されたリファレンスクロックを生成するリファレンスクロック生成部１０と、所定のＳＳＣ変調周波数でＳＳＣ変調されたデータ信号のＳＳＣ変調クロックをリファレンスクロックに同期して再生するクロックリカバリ部２０と、クロックリカバリ部２０により再生されたＳＳＣ変調クロックをＦＭ復調して、上記ＳＳＣ変調周波数を有するＦＭ復調信号を生成するＦＭ復調部２２と、を備え、リファレンスクロック生成部１０は、ＶＣＯ１４のクロックをＦＭ復調信号でＳＳＣ変調してリファレンスクロックを生成し、ＳＳＣ変調されたリファレンスクロックをクロックリカバリ部２０にフィードバックする。
【選択図】図１

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】