特許 7497437 複数の入力サンプルに基づいて複数の出力サンプルを提供するための信号処理装置、および複数の入力サンプルに基づいて複数の出力サンプルを提供するための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-31

(45)【発行日】2024-06-10

(54)【発明の名称】複数の入力サンプルに基づいて複数の出力サンプルを提供するための信号処理装置、および複数の入力サンプルに基づいて複数の出力サンプルを提供するための方法

(51)【国際特許分類】

   H03H 17/00 20060101AFI20240603BHJP

   G06F 17/10 20060101ALI20240603BHJP

   H03H 17/02 20060101ALI20240603BHJP

【ＦＩ】

H03H17/00 601F

G06F17/10 D

H03H17/02 681G

【請求項の数】 28

(21)【出願番号】P 2022537660

(86)(22)【出願日】2019-12-23

(65)【公表番号】

(43)【公表日】2023-02-22

(86)【国際出願番号】 EP2019086997

(87)【国際公開番号】W WO2021129936

(87)【国際公開日】2021-07-01

【審査請求日】2022-06-17

(73)【特許権者】

【識別番号】390005175

【氏名又は名称】株式会社アドバンテスト

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100109047

【弁理士】

【氏名又は名称】村田 雄祐

(74)【代理人】

【識別番号】100109081

【弁理士】

【氏名又は名称】三木 友由

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】ボルマー、クリスチャン

【審査官】竹内 亨

(56)【参考文献】

【文献】米国特許第０８２８９１９５（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２０１７／０１７０８３８（ＵＳ，Ａ１）

【文献】米国特許第０８７８６４７２（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２０１０／０３２１２１６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｈ １７／００－１７／０８

Ｇ０６Ｆ １７／１０

(57)【特許請求の範囲】

【請求項1】

異なる時間とそれぞれ関連付けられた複数の入力サンプルに基づいて複数の出力サンプルを提供するための信号処理装置であって、
処理コア出力サンプルのセットを提供するために、それぞれの異なる時間と関連付けられた入力サンプルおよび関連付けられた処理時間に基づいて処理演算をそれぞれ実行するように構成された複数の処理コアと、
異なる処理時間と関連付けられた処理演算をそれぞれ実行する前記複数の処理コアの複数の前記処理コア出力サンプルのセットから、前記複数の出力サンプルを提供するように構成されたサンプルコンバイナ論理と、を備え、
前記サンプルコンバイナ論理が、コンバイナノードの複数の階層レベルを有する階層ツリー構造を含み、
最上位階層レベルのそれぞれのコンバイナノードが、２つ以上の処理コア出力サンプルのセットに基づいて、結合出力サンプルのセットを提供するように構成されており、
前記最上位階層レベルよりも下位の所与の階層レベルのそれぞれのコンバイナノードが、上位の階層レベルの関連付けられたコンバイナノードの２つ以上の出力サンプルのセットに基づいて結合出力サンプルのセットを提供するように構成されており、
前記それぞれのコンバイナノードが、前記それぞれの入力サンプルのセットを結合するように構成されており、
入力サンプルの各セットが、前記入力サンプルのセットと関連付けられた時間情報に基づいて、シフトおよび／またはゼロパディングされる、
信号処理装置。

【請求項2】

複数の入力サンプルに基づいて複数の出力サンプルを提供するための信号処理装置であって、
処理コア出力サンプルのセットを提供するために、それぞれの入力サンプルおよび関連付けられた処理時間に基づいて処理演算を実行するように構成された複数の処理コアと、
異なる処理時間と関連付けられた処理演算を実行する前記複数の処理コアの複数の前記処理コア出力サンプルのセットから、前記複数の出力サンプルを提供するように構成されたサンプルコンバイナ論理と、を備え、
前記サンプルコンバイナ論理が、コンバイナノードの複数の階層レベルを有する階層ツリー構造を含み、
最上位階層レベルのそれぞれのコンバイナノードが、２つ以上の処理コア出力サンプルのセットに基づいて、結合出力サンプルのセットを提供するように構成されており、
前記最上位階層レベルよりも下位の所与の階層レベルのそれぞれのコンバイナノードが、上位の階層レベルの関連付けられたコンバイナノードの２つ以上の出力サンプルのセットに基づいて結合出力サンプルのセットを提供するように構成されており、
前記それぞれのコンバイナノードが、前記それぞれの入力サンプルのセットを結合するように構成されており、
入力サンプルの各セットが、前記入力サンプルのセットと関連付けられた時間情報に基づいて、シフトおよび／またはゼロパディングされ、
それぞれのコンバイナノードの入力サンプルの各セット内におけるサンプル数が、次の式に基づくものであり、

【数1】

式中、
Ｎ_{ｉｎｐｕｔ}が、入力サンプルの各セット内における前記サンプル数を表し、
ｐ_ｈが、所与の階層レベルのそれぞれのコンバイナノードの入力サンプルのセットの前記数を表し、
ｐ_ｋが、

【数2】

に従ったＰの整数因数を表し、
式中、
Ｐが、前記処理コアの数を表し、
Ｈが、選択された整数因数分解における因数の総数を表し、
ｈが、それぞれのコンバイナノードの前記階層レベルを表し、
Ｍが、単一の処理コアの前記出力サンプルのセットのサンプル数を表す、
信号処理装置。

【請求項3】

複数の入力サンプルに基づいて複数の出力サンプルを提供するための信号処理装置であって、
処理コア出力サンプルのセットを提供するために、それぞれの入力サンプルおよび関連付けられた処理時間に基づいて処理演算を実行するように構成された複数の処理コアと、
異なる処理時間と関連付けられた処理演算を実行する前記複数の処理コアの複数の前記処理コア出力サンプルのセットから、前記複数の出力サンプルを提供するように構成されたサンプルコンバイナ論理と、を備え、
前記サンプルコンバイナ論理が、コンバイナノードの複数の階層レベルを有する階層ツリー構造を含み、
最上位階層レベルのそれぞれのコンバイナノードが、２つ以上の処理コア出力サンプルのセットに基づいて、結合出力サンプルのセットを提供するように構成されており、
前記最上位階層レベルよりも下位の所与の階層レベルのそれぞれのコンバイナノードが、上位の階層レベルの関連付けられたコンバイナノードの２つ以上の出力サンプルのセットに基づいて結合出力サンプルのセットを提供するように構成されており、
前記それぞれのコンバイナノードが、前記それぞれの入力サンプルのセットを結合するように構成されており、
入力サンプルの各セットが、前記入力サンプルのセットと関連付けられた時間情報に基づいて、シフトおよび／またはゼロパディングされ、
それぞれのコンバイナノードの出力サンプル数が、次の式に基づくものであり、

【数3】

式中、
Ｎ_{ｏｕｔｐｕｔ}が、前記出力サンプル数を表し、
ｐ_ｋが、

【数4】

に従ったＰの整数因数を表し、
式中、
Ｐが、前記処理コアの数を表し、
Ｈが、選択された整数因数分解における因数の総数を表し、
ｈが、それぞれのコンバイナノードの前記階層レベルを表し、
Ｍが、単一の処理コアの前記出力サンプルのセットのサンプル数を表す、
信号処理装置。

【請求項4】

複数の入力サンプルに基づいて複数の出力サンプルを提供するための信号処理装置であって、
処理コア出力サンプルのセットを提供するために、それぞれの入力サンプルおよび関連付けられた処理時間に基づいて処理演算を実行するように構成された複数の処理コアと、
異なる処理時間と関連付けられた処理演算を実行する前記複数の処理コアの複数の前記処理コア出力サンプルのセットから、前記複数の出力サンプルを提供するように構成されたサンプルコンバイナ論理と、を備え、
前記サンプルコンバイナ論理が、コンバイナノードの複数の階層レベルを有する階層ツリー構造を含み、
最上位階層レベルのそれぞれのコンバイナノードが、２つ以上の処理コア出力サンプルのセットに基づいて、結合出力サンプルのセットを提供するように構成されており、
前記最上位階層レベルよりも下位の所与の階層レベルのそれぞれのコンバイナノードが、上位の階層レベルの関連付けられたコンバイナノードの２つ以上の出力サンプルのセットに基づいて結合出力サンプルのセットを提供するように構成されており、
前記それぞれのコンバイナノードが、前記それぞれの入力サンプルのセットを結合するように構成されており、
入力サンプルの各セットが、前記入力サンプルのセットと関連付けられた時間情報に基づいて、シフトおよび／またはゼロパディングされ、
前記処理コアが、処理機能を決定するために、前記それぞれの処理コアと関連付けられたそれぞれの処理時間の分数部を使用するように構成されており、
前記信号処理装置が、前記最上位階層レベルの前記それぞれのコンバイナノードに提供される、前記それぞれの入力サンプルのセットと関連付けられた時間情報として、前記それぞれの処理コアと関連付けられた前記それぞれの処理時間の整数部分を使用するように構成されている、
信号処理装置。

【請求項5】

前記出力サンプルのターゲット出力サンプルレートが、前記入力サンプルの入力サンプルレート以下である、
請求項１から４のいずれか一項に記載の信号処理装置。

【請求項6】

前記複数の処理コアの処理時間を追跡し、前記複数の処理コアの処理時間が前記出力サンプルのサンプリング周期の所定の倍数をオーバーフローするたびに、前記サンプルコンバイナ論理に結合された出力レジスタおよび／またはアキュムレータからの複数の出力サンプルの放出をトリガするように構成された時間アキュムレータを、さらに備える、
請求項１から５のいずれか一項に記載の信号処理装置。

【請求項7】

同じ階層レベル内において、コンバイナノードの入力サンプルのセット内におけるサンプル数が同一であり、かつ／または
同じ階層レベル内において、複数のコンバイナノードの出力サンプルのセット内におけるサンプル数が同一である、
請求項１から６のいずれか一項に記載の信号処理装置。

【請求項8】

所与のコンバイナノードの出力サンプルのセット内におけるサンプル数が、次の上位階層レベルのコンバイナノードによって、または前記処理コアによって、前記所与のコンバイナノードに提供される前記入力サンプルの各セット内におけるサンプル数よりも大きい、
請求項１から７のいずれか一項に記載の信号処理装置。

【請求項9】

前記サンプルコンバイナ論理が、次の上位階層レベルのそれぞれのコンバイナノードによって入力サンプルとしてコンバイナノードに提供されるサンプル数が、階層レベルが減少するにつれて段階的に増加するように構成されている、
請求項１から８のいずれか一項に記載の信号処理装置。

【請求項10】

それぞれのコンバイナノードの入力サンプル数および／または出力サンプル数が、単一の処理コアの前記出力サンプルのセットのサンプル数、および／またはそれぞれのコンバイナノードの前記階層レベル、および／または前記処理コアの数の整数因数への因数分解に基づくものである、
請求項１から９のいずれか一項に記載の信号処理装置。

【請求項11】

それぞれのコンバイナノードの入力サンプルのセットのサンプル数が、前記処理コアの数の整数因数への因数分解に基づくものである、
請求項１から１０のいずれか一項に記載の信号処理装置。

【請求項12】

所与の階層レベルのそれぞれのコンバイナノードの入力サンプルのセットのサンプル数が、ｐ_ｈと等しく、
ｐ_ｋが、

【数5】

に従ったＰの整数因数を表し、
式中、
Ｐが、前記処理コアの数を表し、
Ｈが、選択された整数因数分解における因数の総数を表し、
ｈが、それぞれのコンバイナノードの前記階層レベルを表す、
請求項１から１１のいずれか一項に記載の信号処理装置。

【請求項13】

前記サンプルコンバイナ論理のそれぞれの階層レベル内における前記それぞれのコンバイナノードが、前記結合出力サンプルのセットを提供するように構成されており、
前記結合出力サンプルのセットが、前記入力サンプルのセットの結合であり、
前記信号処理装置が、前記入力サンプルのセットと関連付けられた前記時間情報の間の関係に基づいて、結合の前に前記入力サンプルのセットが互いに対していくつのサンプルだけシフトされるかを決定するように構成されている、
請求項１から１２のいずれか一項に記載の信号処理装置。

【請求項14】

前記サンプルコンバイナ論理のそれぞれの階層レベル内における前記それぞれのコンバイナノードが、前記入力サンプルのセットの適切にゼロパディングされたバージョンを合計することによって前記結合出力サンプルのセットを提供するように構成されており、
特定の入力サンプルのセットのパディングの量および位置が、前記入力サンプルのセットと関連付けられた前記時間情報に基づくものである、
請求項１から１３のいずれか一項に記載の信号処理装置。

【請求項15】

前記最上位階層レベルのコンバイナノードが、それぞれの入力サンプルの各セットと関連付けられたそれぞれの時間情報を受け取るように構成されており、
前記それぞれの時間情報が、前記それぞれの入力サンプルのセットと関連付けられた処理時間に対応する、
請求項１から１４のいずれか一項に記載の信号処理装置。

【請求項16】

前記それぞれの階層レベルのそれぞれのコンバイナノードが、前記入力サンプルのセットと関連付けられた前記時間情報に基づいて前記結合出力サンプルに時間情報を割り当てるように構成されている、
請求項１から１５のいずれか一項に記載の信号処理装置。

【請求項17】

前記結合出力サンプルに割り当てられた時間情報が、前記入力サンプルのセットのうちの１つと関連付けられた前記時間情報と等しい、
請求項１から１６のいずれか一項に記載の信号処理装置。

【請求項18】

複数の出力サンプルを格納するように構成された出力レジスタをさらに備える、
請求項１から１７のいずれか一項に記載の信号処理装置。

【請求項19】

前記出力レジスタが、出力サンプルの値を累算および／または積算するように構成されている、
請求項１８に記載の信号処理装置。

【請求項20】

前記複数の出力サンプルを放出する出力アキュムレータが、シフトレジスタを有する、
請求項１から１９のいずれか一項に記載の信号処理装置。

【請求項21】

前記サンプルコンバイナ論理の最後のコンバイナノードの前記出力サンプルのセットに対して動作するように構成されたシフト論理および／またはパディング論理をさらに備える、
請求項１から２０のいずれか一項に記載の信号処理装置。

【請求項22】

関連付けられた処理時間の順で前記複数の処理コアを並べたときに、隣合う２つの処理コアのそれぞれに関連付けられた処理時間の差分が、等距離または非等距離である、
請求項１から２１のいずれか一項に記載の信号処理装置。

【請求項23】

前記信号処理装置が、前記入力サンプルのデシメーションを実行する、
請求項１から２２のいずれか一項に記載の信号処理装置。

【請求項24】

前記信号処理装置が、畳み込みを実行する、
請求項１から２３のいずれか一項に記載の信号処理装置。

【請求項25】

処理コアが、転置Ｆａｒｒｏｗ構造を実装する、
請求項１から２４のいずれか一項に記載の信号処理装置。

【請求項26】

異なるサブツリーの構造が、前記処理コアの数の整数因数の同じかまたは異なる選択から導出される、
請求項１から２５のいずれか一項に記載の信号処理装置。

【請求項27】

異なるサブツリーの構造が、前記処理コアの数の整数因数の同じかまたは異なる順序付けから導出される、
請求項１から２６のいずれか一項に記載の信号処理装置。

【請求項28】

異なる時間とそれぞれ関連付けられた複数の入力サンプルに基づいて複数の出力サンプルを提供するための方法であって、
出力サンプルのセットを提供するために、それぞれの異なる時間と関連付けられた入力サンプルおよび関連付けられた処理時間に基づいて、複数の処理コアを使用して処理演算を実行するステップと、
異なる処理時間と関連付けられた処理演算をそれぞれ実行する前記複数の処理コアの前記複数の出力サンプルのセットから、前記複数の出力サンプルを提供するステップと、を含み、
前記複数の出力サンプルの前記提供が、複数の階層レベルを有する階層ツリー構造を使用し、
最上位階層レベルのそれぞれの結合が、２つ以上の処理コア出力サンプルのセットに基づいて結合出力サンプルのセットを提供し、
前記最上位階層レベルよりも下位の所与の階層レベルのそれぞれの結合が、上位の階層レベルの関連付けられた結合の２つ以上の出力サンプルのセットに基づいて、結合出力サンプルのセットを提供し、
前記それぞれの結合が、前記それぞれの入力サンプルのセットを結合し、
入力サンプルの各セットが、前記入力サンプルのセットと関連付けられた時間情報に基づいてシフトおよび／またはゼロパディングされる、
方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明による実施形態は、デジタル信号処理に関する。
本発明によるさらなる実施形態は、デジタル信号プロセッサ（ＤＳＰ）上でのリアルタイム波形処理に関する。より具体的には、本発明は、処理されるデータのレートがＤＳＰのクロック速度よりも高く、したがって並列データ処理アーキテクチャが採用されるＤＳＰ上のリアルタイム波形処理に関する。
本発明の実施形態は、並列間引きデジタルコンボルバに関する。

【背景技術】

【0002】

デシメーションは、ダウンサンプリングのプロセスを記述し、信号をより低いレートでサンプリングすることによって得られたはずのシーケンスの近似を生成する。出力サンプルレートが一般に入力サンプルレート以下であることを意味する。

【0003】

デシメータまたは間引きコンボルバは、等距離サンプリングで与えられた入力波形を連続時間インパルス応答で畳み込み、その出力において入力レート以下のサンプルレートでこの演算の結果を生成する。連続時間インパルス応答は、サンプルレート比に比例して時間伸長される。適切に選択されたインパルス応答を用いて、デシメータを、そうでなければ出力サンプルレートで望ましくないエイリアシング効果を生成する入力波形のスペクトル成分を抑制するように設計できる。

【0004】

デシメータは、特定用途向け集積回路（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）上での好都合な実装に役立つアルゴリズムアーキテクチャを示す。従来のデシメータは、転置Ｆａｒｒｏｗ構造として実装することができる。転置Ｆａｒｒｏｗ構造のインパルス応答は、区分的多項式形式で記述される。

【0005】

順次ＤＳＰに対して間引き畳み込みまたは間引きデジタル畳み込みを実行するための従来の演算の実装は、ＢａｂｉｃおよびＨｅｎｔｓｃｈｅｌによるものであり、以下として要約される。

【0006】

時間アキュムレータが、Δｔの増分で半開区間［０：１）における分数サンプルを累算する。デシメーション比は、１／Δｔであり、ここで、Δｔは、半開区間［０：１）内である。時間アキュムレータがオーバーフローすると、デシメータは１つの出力サンプルを放出し、出力アキュムレータ内の出力サンプルを一桁シフトする。

【0007】

出力アキュムレータの内部では、複数の出力サンプルが準備中である。出力アキュムレータは、複数のいわゆるドットコアの結果を累算または積算する。各ドットコアは、係数のベクトルと多項式評価器の対応する出力ベクトルとの間のドット積またはスカラーベクトル積を計算する。ドットコアの係数は、連続時間畳み込みカーネルを、したがってデシメータの応答を、区分的多項式形式で決定する。

【0008】

複数の出力サンプル内の出力サンプルの数または対応するドットコアの数Ｍは、Ｆａｒｒｏｗデシメータのサポートと呼ばれ、一方、係数のベクトル内の係数の数Ｎは、Ｆａｒｒｏｗデシメータの次数である。

【0009】

多項式評価器は、入力サンプルに累算された分数時間の連続する累乗０、１、…Ｎを乗算する。

【0010】

累算プロセスの結果として、出力波形の振幅は１／Δｔだけスケーリングされる。出力振幅を入力または入力振幅と一致させるために、すべての出力サンプルにΔｔが乗算される。

【0011】

従来のＦａｒｒｏｗ実装形態は、一度に１つのサンプルを処理する、すなわち、並列度１を有する。

【0012】

サンプルレートがデジタル信号プロセッサのクロックレートよりも高いときはいつでも、サンプルを適度に小さく結合するための努力を維持しながら、（例えば、共通のサンプルのセットに対して）並列処理演算を実行する必要がある。

【0013】

この目的は、独立請求項の主題によって解決される。

【発明の概要】

【0014】

本発明の一実施形態（例えば、請求項１を参照）は、処理コアの入力値などの複数の入力サンプルまたは入力値のセットに基づいて、例えばＰ個の出力サンプルなどの複数の出力サンプルまたは出力値を並列に提供するための、デシメータや間引きコンボルバなどのデジタル信号処理装置である。

【0015】

デジタル信号処理装置は、処理コア出力サンプルのセット、例えば処理コアごとにＭ個の処理コア出力サンプルを提供するために、それぞれの入力サンプルおよび関連付けられた処理時間に基づいて、処理演算、例えば、間引き演算や間引きデジタル畳み込み演算を実行するように構成された複数の処理コアまたは修正転置Ｆａｒｒｏｗコアを備える。

【0016】

デジタル信号処理装置は、異なる処理時間、例えば、入力サンプルと関連付けられた時間や、ｔ、ｔ＋Δｔ、ｔ＋２Δｔ、…などの基準時間に対する時間と関連付けられた処理演算を実行する、複数の処理コア、例えば、間引きコアやＦａｒｒｏｗデシメータの複数の処理コア出力サンプルのセットからの複数の出力サンプルを提供するように構成されたサンプルコンバイナ論理または構造をさらに備える。

【0017】

サンプルコンバイナ論理は、複数の階層レベルのコンバイナノードを有する階層ツリー構造を備える。

【0018】

最上位階層レベルのそれぞれのコンバイナノードは、２つ以上の処理コア出力サンプルのセットに基づいて結合出力サンプルのセットを提供するように構成される。

【0019】

さらに、最上位階層レベルよりも下位の所与の階層レベルのそれぞれのコンバイナノードは、上位の階層レベルの関連付けられたコンバイナノードの２つ以上の出力サンプルのセットに基づいて結合出力サンプルのセットを提供するように構成される。

【0020】

それぞれのコンバイナノードは、それぞれの入力サンプルのセットを結合するように構成され、入力サンプルの各セットは、入力サンプルのセットと関連付けられた時間情報に依存してシフトおよび／またはゼロパディングされる。

【0021】

言い換えれば、異なる処理時間と関連付けられた、例えば、Ｐ個の入力サンプルは、Ｐ個の処理コアまたは修正転置Ｆａｒｒｏｗコアに提供される。各処理コアは、例えば、Ｍ個の出力サンプルを、複数の階層レベルのコンバイナノードから構成される階層ツリー構造を備えるコンバイナ論理に提供する。

【0022】

各コンバイナノードは、所与のコンバイナノードの２つ以上の入力サンプルのセットを結合するように構成される。所与の階層レベルの各コンバイナノードは、次の上位階層レベルのコンバイナノードから入力サンプルを受信し、次の下位階層レベルのコンバイナノードにその出力サンプルのセットを供給する。

【0023】

コンバイナ論理の出力サンプル、例えばＰ＋Ｍ－１個のサンプルは、最下位階層レベルのコンバイナノードの出力であり、コンバイナ論理の入力セット、例えばＭ個のサンプルのセットは、最上位階層レベルのコンバイナノードの入力セットである。

【0024】

実施形態（例えば、請求項２参照）によれば、デジタル信号処理装置の出力サンプルのターゲット出力サンプルレートは、デジタル信号処理装置の入力サンプルの入力サンプルレート以下である。

【0025】

デジタル信号処理装置は、入力サンプリングよりも概して粗い出力サンプリングを提供するように構成される。デジタル信号処理装置は、その出力でその入力レート以下のサンプルレートでその演算の結果を生成する。

【0026】

デジタル信号処理装置のこの属性のいくつかの典型的であるが限定的ではない使用事例および／または用途を以下に列挙する。
ターゲットサンプルレートがソースサンプルレート以下である場合の、柔軟な（もしくはほぼ任意の）サンプルレート変換、および／または
ターゲットレートがソースレートに等しいときの、柔軟な（もしくはほぼ任意の）サンプルレート変換の特殊事例である、サブサンプル分解能を有するデジタル遅延、および／または
明確に定義されたサンプラ周波数応答を有するデジタル化デジタル波形のサンプリング、および／または
例えば、クロック回復ループの一部として、タイミングジッタを伴う入力波形の追跡。
好ましい実施形態（例えば、請求項３参照）では、デジタル信号処理装置は、時間アキュムレータを備える。

【0027】

時間アキュムレータは、グローバル処理時間を追跡し、グローバル処理時間が出力サンプルのサンプリング周期のＰなどの所定の倍数をオーバーフローするたびに、出力レジスタおよび／または出力アキュムレータからの、Ｐ個の出力サンプルなどの複数の出力サンプルの放出をトリガするように構成される。出力レジスタおよび／または出力アキュムレータは、例えばシフトブロックまたはシフタを介して、サンプルコンバイナ論理に結合される。

【0028】

時間アキュムレータは、Ｐ×Δｔ増分で半開区間［０：Ｐ）における分数サンプルを累算する。時間アキュムレータがオーバーフローするたびに、デシメータは、例えば、Ｐ個の出力サンプルを放出し、出力レジスタおよび／または出力アキュムレータ内の出力サンプルをシフトする。

【0029】

実施形態（例えば、請求項４参照）によれば、コンバイナ論理の同じ階層レベル内において、複数のコンバイナノードの入力サンプルのセット内におけるサンプル数は同一であり、かつ／またはコンバイナ論理の同じ階層レベル内において、複数のコンバイナノードの出力サンプルのセット内におけるサンプル数が同一である。

【0030】

例えば、第１のコンバイナノードの入力サンプルのセット内のサンプル数および出力サンプルのセット内のサンプル数は、同じ階層レベルの第２のコンバイナノードの入力サンプルのセット内のサンプル数および出力サンプルのセット内のサンプル数と等しい。

【0031】

コンバイナ論理は、同じモジュールから構築された階層レベルを有するモジュール構造を有する。ここで、同じ階層レベルのコンバイナノードがそれらの入力サンプルのセット内に等しい量のサンプルおよびそれらの出力サンプルのセット内に等しい量のサンプルを有する。これにより、コンバイナ論理の生成および／または計画がより単純に、より安価に、かつ／またはより高速になる。

【0032】

好ましい実施形態（例えば、請求項５参照）では、所与のコンバイナノードの出力サンプルのセット内におけるサンプル数は、次の上位階層レベルのコンバイナノードによって、または入力サンプルとして処理コアによって、所与のコンバイナノードに提供される各入力サンプルのセット内におけるサンプルの数よりも大きい。

【0033】

所与のコンバイナノードは、等しい量のサンプルを有する２つ以上の入力サンプルを結合して出力サンプルのセットにする。

【0034】

所与のコンバイナノードの出力サンプル数は、所与のコンバイナノードの任意の入力サンプルのセット内におけるサンプル数よりも大きい。所与のコンバイナノードの入力サンプルのセットは、等しい数のサンプルを含み、それらのサンプルは、次の上位階層レベルのコンバイナノードによって出力サンプルのセットとして、または処理コアによって出力サンプルのセットとして提供される。

【0035】

一実施形態（例えば、請求項６参照）によれば、サンプルコンバイナ論理は、次の上位階層レベルのそれぞれのコンバイナノードによって入力サンプルとしてコンバイナノードに提供されるサンプル数が、階層レベルが減少するにつれて段階的に増加するように構成される。

【0036】

コンバイナ論理は、コンバイナノードの連鎖であり、各コンバイナノードは、上位階層レベルのコンバイナノードから入力サンプルのセットとして２つ以上の出力セットを受け取り、出力サンプルのセットを下位階層レベルのコンバイナノードに提供する。

【0037】

最上位階層レベルのコンバイナノードは、それぞれの２つ以上の処理コアから２つ以上の入力サンプルのセットを受け取ることになる。

【0038】

上から下へのコンバイナ論理のツリー構造に従って、異なる階層レベルのコンバイナノードの出力サンプルのセットのサンプル数は増加し、より下位の階層レベルのコンバイナノードの入力サンプルのセット内のサンプル数も増加する。

【0039】

実施形態（例えば、請求項７参照）によれば、それぞれのコンバイナノードの入力サンプル数および／またはそれぞれのコンバイナノードによって提供される出力サンプル数は、例えばＭとして表される、単一の処理コアの出力サンプルのセットのサンプル数、および／または例えばｈとして表される、それぞれのコンバイナノードの階層レベル、および／または例えばＰとして表される処理コアの数の、例えばｐ_ｋとして表される整数因数への因数分解に基づくものである。

【0040】

入力サンプルのセット内のサンプル数と所与のコンバイナノードの出力サンプル数との間には関係があり、この関係は、所与のコンバイナノードの階層レベル、処理コアの出力サンプル数、および処理コアの数の整数因数に依存する。この関係を、例えば方程式上で定義することにより、コンバイナノードおよび／またはコンバイナ論理全体の明確かつ直接的な理解が得られる。

【0041】

好ましい実施形態（例えば、請求項８参照）では、それぞれのコンバイナノードの入力サンプルのセットの数は、例えばＰとして表される処理コアの数の、例えばｐ_ｋとして表される整数因数への因数分解に依存する。

【0042】

ｐ_ｋは、例えば、Ｐが

【数1】

によって記述されるような、Ｐの、必ずしも素因数ではない整数因数を表す。式中、Ｐは、処理コアの数を表し、ｋは、０と（Ｈ－１）との間の割当変数を表し、Ｈは、選択された整数因数分解における因数の総数を表す。

【0043】

同じ階層レベルのコンバイナノードは、それらの入力サンプルのセット内に同数のサンプルを有し、同数の出力サンプルを提供する。

【0044】

実施形態（例えば、請求項９参照）によれば、所与の階層レベルｈのそれぞれのコンバイナノードの入力サンプルのセットの数は、例えば、処理コアの数Ｐの整数因数ｐ_ｋのうちの１つである、ｐ_ｈとして表される。

【0045】

ｐ_ｈは、上述したように、Ｐが

【数2】

によって記述されるような、処理コアの数Ｐの、必ずしも素因数ではない整数因数ｐ_ｋのセットの１つの要素である。

【0046】

ｐ_ｈのｈは、それぞれのコンバイナノードの階層レベルを表す。最上位階層レベルはｈ＝０によって記述され、ｈは階層レベルが減少するにつれて増加する。

【0047】

好ましい実施形態（例えば、請求項１０参照）では、それぞれのコンバイナノードの入力サンプルの各セット内のサンプル数は、以下の式に基づくものである。

【数3】

【0048】

式中、Ｎ_{ｉｎｐｕｔ}は、入力サンプルの各セット内のサンプル数を表し、
ｐ_ｈは、所与の階層レベルのそれぞれのコンバイナノードの入力サンプルの各セット内のサンプルの数を表し、
ｐ_ｋは、上述したように、

【数4】

であるような、処理コアの数Ｐの、必ずしも素因数ではない整数因数を表し、
ｈは、それぞれのコンバイナノードの階層レベルを表し、最上位階層レベルは、ｈ＝０によって記述され、ｈは、階層レベルが減少するにつれて増加し、
Ｍは、単一の処理コアの出力サンプルのセットのサンプル数を表す。

【0049】

好ましい実施形態（例えば、請求項１１参照）では、それぞれのコンバイナノードの出力サンプル数は、以下の式に基づくものである。

【数5】

【0050】

式中、Ｎ_{ｏｕｔｐｕｔ}は、それぞれのコンバイナノードによって提供される出力サンプル数を表し、
ｐ_ｋは、上述したように、

【数6】

であるような、処理コアの数Ｐの、必ずしも素因数ではない整数因数を表し、
ｈは、それぞれのコンバイナノードの階層レベルを表し、最上位階層レベルは、ｈ＝０によって記述され、ｈは、階層レベルが減少するにつれて増加し、
Ｍは、単一の処理コアによって提供される出力サンプルのセットのサンプル数を表す。
好ましい実施形態（例えば、請求項１２参照）では、サンプルコンバイナ論理のそれぞれの階層レベル内のそれぞれのコンバイナノードは、結合出力サンプルのセットを提供するように構成される。そこで、結合出力サンプルのセットは、入力サンプルのセットの結合である。

【0051】

信号処理装置は、入力サンプルのセットと関連付けられた時間情報、例えばｉｎｔ_ｉ間の関係、例えば差に依存して、結合の前に入力サンプルのセットが互いに対して何サンプルだけシフトされるかを決定するように構成される。

【0052】

所与のコンバイナノードは、所与のコンバイナノードに提供された２つ以上の入力サンプルのセットの結合セットを提供する。異なる入力サンプルのセットは、異なる処理時間と関連付けられる。

【0053】

異なる処理時間は、非同一の入力サンプルのセットをもたらし、サンプルは、複数の入力サンプルのセットに含まれ得る。

【0054】

実施形態（例えば、請求項１３参照）によれば、サンプルコンバイナ論理のそれぞれの階層レベル内のそれぞれのコンバイナノードは、入力サンプルのセットの適切にゼロパディングされたバージョンを合計することによって結合出力サンプルのセットを提供するように構成され、特定の入力サンプルのセットのパディングの量および位置は、入力サンプルのセットと関連付けられた時間情報に依存する。

【0055】

入力サンプルのセットの、選択され、適切にゼロパディングされたバージョンの合計により、入力サンプルのセットを結合して単一の出力サンプルのセットにすることが可能になる。入力サンプルの結合セットは、出力サンプルのセットよりも大きなサンプルセットである。入力サンプルのセットと関連付けられた時間情報に依存した開始インデックスから開始して、単一の出力サンプルのセットへの結合の前に、ゼロパディングされたサンプルのセットの中から所与の数のサンプルが選択される。

【0056】

好ましい実施形態（例えば、請求項１４参照）では、最上位階層レベルのコンバイナノードは、それぞれの入力サンプルのセットと関連付けられた、ｉｎｔ_ｉなどのそれぞれの時間情報を受け取るように構成される。ｉｎｔやｆｌｏｏｒ（ｔ＋Δｔ）などのそれぞれの時間情報は、それぞれの入力サンプルのセットと関連付けられたｔ＋ｎ・Δｔなどの処理時間に対応する、すなわち、処理時間に基づくかまたは処理時間に関連する。

【0057】

それぞれのコンバイナノードの入力サンプルのセットと関連付けられた時間情報は、入力サンプルのセットの出力サンプルのセットへの結合前に、ゼロパディングされた入力セットからの選択の開始インデックスを計算するために使用される。時間情報は、それぞれの入力サンプルのセットと関連付けられた処理時間に依存する。

【0058】

実施形態（例えば、請求項１５参照）によれば、処理コアは、処理機能を決定するために、それぞれの処理コアと関連付けられたｔ＋ｎ・Δｔなどのそれぞれの処理時間の、例えばｆｒａｃとして表される分数部を使用するように構成される。信号処理装置は、それぞれの処理コアによって最上位階層レベルのそれぞれのコンバイナノードに提供される、それぞれの入力サンプルのセットと関連付けられたｉｎｔ_ｉなどの時間情報として、それぞれの処理コアと関連付けられたそれぞれの処理時間ｔのｉｎｔなどの整数部分を使用するように構成される。

【0059】

それぞれの処理時間の分数部は、処理コアに提供される。それぞれの処理時間の整数部分は、コンバイナ論理の最上位階層レベルのそれぞれのコンバイナノードに提供される。

【0060】

好ましい実施形態（例えば、請求項１６参照）では、それぞれの階層レベルのそれぞれのコンバイナノードが、入力サンプルのセットと関連付けられた時間情報に基づいて結合出力サンプルに整数値の時間情報を割り当てるように構成される。

【0061】

結合出力サンプルのセットと関連付けられた時間情報は、１つまたは複数の入力サンプルのセットの時間情報に基づく整数値である。例えば、結合出力サンプルのセットと関連付けられた時間情報は、入力サンプルのセットのうちの１つの時間情報の整数値と等しい。

【0062】

好ましい実施形態（例えば、請求項１７参照）では、結合出力サンプルに割り当てられた時間情報は、入力サンプルのセットのうちの１つと関連付けられた時間情報と等しい。

【0063】

入力サンプルのセットのうちの１つと関連付けられた時間情報を出力サンプルのセットに割り当てることは、時間情報を出力サンプルのセットに割り当てる簡単な方法である。

【0064】

好ましい実施形態（例えば、請求項１８参照）では、デジタル信号処理装置は、複数の出力サンプルを格納するように構成された出力レジスタを備える。

【0065】

サンプルを出力レジスタに格納することは、さらなるデータ処理によってデータを失わないという利点を有し、かつ／または再使用を可能にする、すなわち、同じサンプルが、例えば出力サンプルの累算によって複数回処理される。

【0066】

好ましい実施形態（例えば、請求項１９参照）では、出力レジスタは、出力サンプルの値を累算および／または積算するように構成される。

【0067】

出力値を累算および／または積算することにより、信号処理装置の出力値のセットをより小さくかつ／またはよりコンパクトに保ちながら、出力サンプルの結合が得られる。

【0068】

好ましい実施形態（例えば、請求項２０参照）では、出力レジスタまたは出力アキュムレータはシフトレジスタを備える。

【0069】

限られた数の出力サンプルが格納されさえすればよいので、限られた数の出力サンプルを格納するにはシフトレジスタで十分である。シフトレジスタは、限られた数のサンプルを格納するための実行可能な解決策であり、広く使用されており、使用が簡単で費用効果が高い。

【0070】

さらに、出力アキュムレータでの累算は、シフトレジスタによって容易に実行することができるシフト演算を使用する。

【0071】

実施形態（例えば、請求項２１参照）によれば、デジタル信号処理装置は、サンプルコンバイナ論理の最後のコンバイナノードの出力サンプルのセットに対して動作するように構成されたシフト論理および／またはパディング論理を備える。

【0072】

シフト論理および／またはパディング論理は、コンバイナ論理によって提供されたサンプルのセットに適切な数のゼロを後尾および／または先頭に付加する。コンバイナ論理の出力サンプルと関連付けられた時間情報と関連付けられたインデックスから開始して、適切にゼロパディングされた出力サンプルから事前定義数のサンプルが選択される。

【0073】

好ましい実施形態（例えば、請求項２２参照）では、処理コアと関連付けられた処理時間は、タイミングジッタが適用される場合、等距離または非等距離である。

【0074】

処理時間は処理演算と関連付けられるので、等距離または非等距離であり得る処理時間の可変性により、等距離または非等距離の処理時間で可変処理演算を実行することになる。

【0075】

好ましい実施形態（例えば、請求項２３参照）では、信号処理装置は、前記入力サンプルのデシメーションを実行する。

【0076】

デジタル信号処理装置は、時間アキュムレータがオーバーフローするたびに新しい出力サンプルのセットを放出する。

【0077】

累算時間情報の分数値はそれぞれの処理コアと関連付けられ、累算時間情報の整数値は出力サンプルのセットと関連付けられ、結果として出力サンプルのセットは入力サンプルのセットのデシメーションになる。

【0078】

実施形態（例えば、請求項２４参照）によれば、デジタル信号処理装置は、畳み込みを実行する。

【0079】

所与の処理コアが、入力サンプルのセットを取得し、単一の出力サンプルのセットを出力することによって、複数の入力要素から単一の出力要素を提供するサンプル結合演算を実行する際に、サンプルコンバイナ論理は、加重平均演算または畳み込み演算を実行する。

【0080】

好ましい実施形態（例えば、請求項２５参照）では、複数の処理コアは、転置Ｆａｒｒｏｗ構造を実装する。転置Ｆａｒｒｏｗ構造は、デシメータの広く使用されている実装形態であり、これによりデシメータが、適用が容易な、既製の、費用効果の高い解決策になる。

【0081】

実施形態（例えば、請求項２６参照）によれば、異なるサブツリーの構造が、処理コアの数Ｐの整数因数ｐ_ｋの同じかまたは異なる選択から導出される。

【0082】

一例として、Ｐ＝１６の場合、処理コアの数を、ツリーの一部に対して１６＝（２×２×２）×２として、かつ／またはツリーの異なる部分に対して１６＝（４×２）×２として因数分解することができる。

【0083】

実施形態（例えば、請求項２７参照）によれば、異なるサブツリーの構造が、処理コアの数Ｐの整数因数ｐ_ｋの同じかまたは異なる順序付けから導出される。

【0084】

一例として、Ｐ＝１６の場合、処理コアの数を、ツリーの一部に対して１６＝２×４×２として、かつ／またはツリーの異なる部分に対して１６＝４×２×２として因数分解することができる。

【0085】

本発明によるさらなる実施形態は、それぞれの方法を作り出す。

【0086】

しかしながら、方法は、対応する装置と同じ考察に基づくものであることに留意されたい。さらに、方法は、装置に関して本明細書に記載されている特徴および／または機能および／または詳細のいずれかによって、個別と組み合わせの両方によって補足され得る。

【図面の簡単な説明】

【0087】

以下において、本開示の実施形態を、図面を参照してより詳細に説明する。

【図1】コンバイナ論理と複数の処理コアとを備える、信号処理装置を示す概略ブロック図である。

【図2】時間アキュムレータ、シフタ、およびアキュムレータモジュールで拡張された信号処理装置を示す概略ブロック図である。

【図3】２つの入力サンプルのセットを有するコンバイナ論理のコンバイナノードを示す概略ブロック図である。

【図4】シフタを示す概略ブロック図である。

【図5】従来のＦａｒｒｏｗデシメータ（従来の転置Ｆａｒｒｏｗ構造）を示す概略図である。

【図6】例として、「修正Ｆａｒｒｏｗコア」が、「Ｆａｒｒｏｗコア」と「ｉｎｔ」および「ｆｒａｃ」の計算とを含む、修正Ｆａｒｒｏｗコアを示す概略ブロック図である。

【図7】拡張信号処理装置を示す例示的なブロック図である。

【発明を実施するための形態】

【0088】

以下において、様々な発明の実施形態および態様について説明する。また、さらなる実施形態も、添付の特許請求の範囲によって定義される。

【0089】

特許請求の範囲によって定義される任意の実施形態は、本明細書に記載される詳細、特徴および／または機能のいずれかによって補足することができることに留意されたい。また、本明細書に記載される実施形態は、個別に使用することもでき、特許請求の範囲に含まれる詳細および／または特徴および／または機能のいずれかによって任意選択的に補足することもできる。

【0090】

また、本明細書に記載される個々の態様は、個別にまたは組み合わせて使用することができることにも留意されたい。よって、前記態様の別の態様に詳細を付加することなく、前記個々の態様の各々に詳細を付加することができる。

【0091】

本開示は、信号処理装置において使用可能な特徴を明示的または暗黙的に記述することに留意されたい。よって、本明細書に記載される特徴のいずれも、信号処理装置の文脈で使用することができる。

【0092】

さらに、方法に関連して本明細書に開示される特徴および機能は、そのような機能を実行するように構成された装置においても使用することができる。さらに、装置に関して本明細書に開示される任意の特徴または機能は、対応する方法においても使用することができる。言い換えれば、本明細書に開示される方法は、装置に関して説明される特徴および機能のいずれかによって補足することができる。

【0093】

本発明は、以下に記載される詳細な説明、および本発明の実施形態の添付の図面を読めばより完全に理解されるが、これらは本発明を記載される特定の実施形態に限定するものと解釈されるべきではなく、説明および理解のためのものにすぎない。

【0094】

（図１による実施形態）
図１に、コンバイナ論理１１０と複数の処理コア１２０とを備える、デジタル信号処理装置１００のブロック図を示す。コンバイナ論理１１０は、複数の階層レベル１４０ａ～１４０ｃを有する階層ツリー構造１４０に編成された複数のコンバイナノード１３０ａ～１３０ｆを備える。

【0095】

デジタル信号処理装置の入力サンプル１５０は、複数の処理コア１２０に提供される。

【0096】

複数の処理コア１２０は、処理コア１２０ａ～１２０ｆを備える。処理コア１２０ａ～１２０ｆの入力は、デジタル信号装置１００の入力である。処理コア１２０ａ～１２０ｆの出力１２５ａ～１２５ｆは、コンバイナ論理１１０に結合される。

【0097】

処理コア１２０ａ～１２０ｆは、異なる処理時間と関連付けられており、入力サンプル１５０のうちの１つの入力サンプルを取得し、出力サンプルのセット１２５ａ～１２５ｆ、例えばＭ個の出力サンプルを各々コンバイナ論理１１０に提供するように構成されている。

【0098】

処理コア１２０ａ～１２０ｆの出力サンプルのセット１２５ａ～１２５ｆは、入力サンプルとしてコンバイナ論理１１０に提供され、サンプルのセット１２５ａ～１２５ｆは、最上位階層レベル１４０ａ（ｈ＝０）のコンバイナノード１３０ａ～１３０ｃに提供される。コンバイナノード１３０ａ～１３０ｃは、入力サンプルのセット１２５ａ～１２５ｆを入力として取得し、結合セット１６０ａ～１６０ｄを次の下位階層レベル１４０ｂ上のコンバイナノード１３０ｄ～１３０ｅに提供する。レベル１４０ａ上の出力サンプルのセット１６０ａ～１６０ｄやレベル１４０ｂ上の出力サンプルのセット１６０ｅ～１６０ｆなど、同じ階層レベルの出力サンプルのセット内のサンプル数は同一である。

【0099】

任意の所与のコンバイナノード１３０ａ～１３０ｆは、次の上位階層レベルから２つ以上の入力サンプルのセットを取得する。例えば、コンバイナノード１３０ｄは、階層レベル１４０ａ上のコンバイナノード１３０ａ～１３０ｂから入力サンプルのセット１６０ａ～１６０ｂを取得し、１つの結合セット、例えば１６０ｅを、次の下位階層レベルのコンバイナノード、例えば階層レベル１４０ｃ上のコンバイナノード１３０ｆに提供する。

【0100】

コンバイナ論理は、コンバイナノード１３０ａ～１３０ｆの階層ツリー構造１４０を有し、最上位階層レベルのコンバイナノード１３０ａ～１３０ｃは、それぞれの処理コア１２０ａ～１２０ｆから入力サンプルのセット１２５ａ～１２５ｆを取得し、他のすべてのコンバイナノード１３０ｄ～１３０ｆは、次の上位階層レベルから入力サンプルのセットを取得する。

【0101】

最下位階層レベル１４０ｃ上のコンバイナノード１３０ｆは、コンバイナ論理１１０の出力および信号処理装置の出力である出力１８０を提供する。コンバイナ論理１１０の他のすべてのコンバイナノード１３０ａ～１３０ｅの出力は、次の下位階層レベルのコンバイナノード１３０ｄ～１３０ｆの入力のうちの１つと結合される。

【0102】

言い換えれば、デジタル信号処理装置１００は、複数の処理コア１２０とコンバイナ論理１１０とを備え、複数の入力サンプル１５０から複数の出力サンプル１８０を提供するように構成されている。複数の処理コア１２０は並列に処理演算を実行し、処理コア１２０ａ～１２０ｆは異なる処理時間と関連付けられている。処理コア１２０ａ～１２０ｆの出力サンプルのセット１２５ａ～１２５ｆは、入力サンプルのセットとしてコンバイナ論理１１０に提供される。

【0103】

コンバイナ論理１１０は、階層レベル１４０ａ～１４０ｃに編成されたコンバイナノード１３０ａ～１３０ｆの階層ツリー構造１４０を使用することによって、入力サンプルのセット１２５ａ～１２５ｆから出力サンプルのセット１８０を提供する。

【0104】

入力サンプル１５０は、出力サンプルのセット１２５ａ～１２５ｄをコンバイナ論理１１０に提供するために、処理コア１２０ａ～１２０ｆに入力として供給され、セット１２５ａ～１２５ｆ内のサンプル数は、すべてのセット１２５ａ～１２５ｆについて等しい。

【0105】

コンバイナ論理１１０の各レベル１４０ａ～１４０ｃは、コンバイナノード１３０ａ～１３０ｆを含み、所与の階層レベル１４０ａ～１４０ｃのコンバイナノード１３０ａ～１３０ｆは、次の上位階層レベルから２つ以上の入力サンプルのセット１２５ａ～１２５ｆ、１６０ａ～１６０ｆを取得し、次の下位階層レベル１４０ａ～１４０ｃに１つのセット１６０ａ～１６０ｆを提供する。

【0106】

本明細書に記載されるデジタル信号処理装置１００または並列間引きデジタルコンボルバ１００は、信号プロセッサ特定用途向け集積回路（ＡＳＩＣ）および／または他の計器の一部の重要な構成要素として使用され得る。

【0107】

本明細書に記載されるデジタル信号処理装置の適用形態は、例えば、デジタル信号処理装置がほぼリアルタイムで１００ＧＳａ／ｓのサンプルレートに対処することができるように、柔軟な（またはほぼ任意の高い）サンプルレートに対して、リアルタイムまたはほぼリアルタイムの応答時間で、並列ＤＳＰ上で対処することができる。これは、並列処理コアを有するアーキテクチャの面積効率の良い実装形態である。

【0108】

さらに、信号処理装置を、無線周波数（ＲＦ）用途およびアナログベースバンド用途のために、ほぼリアルタイムで高品質の柔軟な（またはほぼ任意の）サンプルレート変換を提供するために使用することができる。使用可能な帯域幅は、例えば、ナイキストレートの７５％とすることができ、例えば、６０ｄＢのイメージ抑圧を達成することができる。変換比は、いくつかの単純な分数に著しく限定されず、６４ビットの分解能で０と１との間の数としてプログラムされるという意味で、真に柔軟である（またはほぼ任意である）。ＤＳＰのクロックレートをはるかに超えるサンプルレートに対処することができる。

【0109】

さらに、信号処理装置は、柔軟な（またはほぼ任意の）ユーザビットレートのために、デジタル化された非ゼロ復帰（ＮＲＺ）デジタル波形および／またはパルス振幅変調（ＰＡＭ）デジタル波形をサンプリングするために使用することができる。

【0110】

さらに、クロック回復ループを用いて変動するデジタル波形を追跡することができる。

【0111】

重要な使用事例が、時間・デジタル（ＴＤＣ）ベースの同期機構のためのサブサンプル分解能遅延を提供することである。

【0112】

（図２による実施形態）
図２に、図１のデジタル信号処理装置１００の強化または拡張バージョンである信号処理装置２００の概略ブロック図またはハイレベルブロック図を示す。デジタル信号処理装置２００の出力は、シフタ２７０に結合される。シフタ２７０は、１入力１出力を有し、シフタ２７０の出力はアキュムレータ２９０に結合される。

【0113】

アキュムレータ２９０は、２入力１出力を有する。アキュムレータ２９０の第１の入力はシフタ２７０に結合され、アキュムレータ２９０の第２の入力は時間アキュムレータ２９５に結合される。アキュムレータ２９０の出力は、拡張デジタル信号装置２００の出力である。時間アキュムレータ２９５はアキュムレータ２９０と結合され、デジタル信号処理装置２００の出力サンプルの放出をトリガするように構成されており、処理コアおよび／またはコンバイナ論理２１０に時間情報を提供するように構成されている。

【0114】

信号処理装置２００の入力サンプル２５０は、処理コア２２０ａ～２２０ｆを含む複数の処理コア２２０に提供される。処理コア２２０ａ～２２０ｆ、例えば処理コア２２０ｂは、コンバイナ論理２１０に結合されている。処理コア２２０ａ～２２０ｆは、入力サンプルを入力として期待し、出力サンプルのセット２２５ａ～２２５ｆを出力として提供する。出力サンプルのセット２２５ａ～２２５ｆは、コンバイナ論理２１０の入力サンプルのセットである。

【0115】

処理コア２２０ａ～２２０ｆのいずれか、例えば処理コア２２０ｂは、１入力１出力を有する。処理コア２２０ａ～２２０ｆは、入力サンプル２５０からの入力サンプルを入力として期待し、出力サンプルのセット２２５ａ～２２５ｆを提供する。出力サンプルのセット２２５ａ～２２５ｆは、コンバイナ論理２１０の入力サンプルのセットである。

【0116】

コンバイナ論理２１０は、図１のコンバイナ論理１１０と同様であり、複数の階層レベル２４０ａ～２４０ｃに編成されたコンバイナノード２３０ａ～２３０ｆの階層ツリー構造２４０を備える。

【0117】

コンバイナ論理２１０の最上位階層レベル２４０ａ上のコンバイナノード２３０ａ～２３０ｃの入力は、コンバイナ論理２１０の入力である。コンバイナノード２３０ａ～２３０ｃは、図１の複数の処理コア１２０と同様の、複数の処理コア２２０の処理コア２２０ａ～２２０ｆに結合された２つ以上の入力を有する。

【0118】

コンバイナ論理２１０の任意のコンバイナノード２３０ａ～２３０ｆは、１出力２つ以上の入力を有する。所与のコンバイナノード２３０ａ～２３０ｆの入力は、次の上位階層レベル２４０ａ～２４０ｃ上の別のコンバイナノード２３０ａ～２３０ｆに結合され、コンバイナノード２３０ａ～２３０ｆの出力は、次の下位階層レベル２４０ａ～２４０ｃ上のコンバイナノード２３０ａ～２３０ｆに結合される。

【0119】

最下位階層レベル２４０ｃのコンバイナノード２３０ｆの出力サンプルは、コンバイナ論理２１０の出力サンプルである。コンバイナ論理２１０の最下位階層レベル２４０ｃのコンバイナノード２３０ｆは、シフタ２７０を介してアキュムレータ２９０に結合されている。

【0120】

言い換えれば、デジタル信号処理装置２００は、図１のデジタル信号処理装置１００の拡張バージョンであり、デジタル信号処理装置１００を備え、シフタ２７０と、アキュムレータ２９０と、時間アキュムレータ２９５とによって拡張されている。

【0121】

時間アキュムレータ２９５は、処理時間を追跡し、処理時間が出力サンプルのサンプリング周期の所定の倍数、例えばＰをオーバーフローするたびに、アキュムレータ２９０からの出力サンプル２８０、例えばＰ個のサンプルの放出をトリガするように構成されている。

【0122】

アキュムレータ２９０は、出力サンプル２８０、例えばＰ個の出力サンプルを提供するために、シフタ２７０によって提供されたサンプルを累算および／または積算するように構成される。アキュムレータ２９０の出力サンプル２８０は、拡張信号処理装置２００の出力サンプルである。

【0123】

シフタ２７０は、コンバイナ論理２１０の出力サンプルの先頭および／または後尾にゼロを付加し、選択されたサンプルのセットをアキュムレータ２９０に入力として提供するために、ゼロパディングされたサンプルのセットから事前定義数のサンプル、例えば２Ｐ＋Ｍ－２個のサンプルを選択するように構成されている。

【0124】

処理コア２２０ａ～２２０ｆ、例えば転置Ｆａｒｒｏｗコアは、入力サンプル２５０の入力サンプルからのサンプルのセット、例えばＭ個のサンプルを、例えば、分配論理２１０の面積効率の良い実装形態に提供する。

【0125】

複数の処理コア２２０によって提供されるコンバイナ論理２１０の入力サンプルは、累算時間２９８に基づく時間情報と共に、第１の階層２４０ａ内のコンバイナノード２３０ａ～２３０ｃの入力サンプルである。それぞれの階層レベル２４０ａ～２４０ｃ上のそれぞれのコンバイナノード２３０ａ～２３０ｆは、出力サンプルの各セットに時間情報を割り当てるように構成されており、時間情報は、時間アキュムレータ２９５によって追跡される処理時間に基づくものである。

【0126】

コンバイナ論理２１０の各コンバイナノード２３０ａ～２３０ｆは、入力サンプルのセットを結合して、次の下位階層レベルのコンバイナノード２３０ａ～２３０ｆへの入力としての出力サンプルのセットにするように構成されている。

【0127】

さらに、それぞれの階層レベル２４０ａ～２４０ｃ上のそれぞれのコンバイナノード２３０ａ～２３０ｆは、それぞれのコンバイナノード２３０ａ～２３０ｆの入力サンプルのセットに割り当てられた時間情報に基づいて、（２９８に基づく）時間情報を出力サンプルのセットに割り当てるように構成されている。

【0128】

時間アキュムレータ２９５によって追跡される処理時間２９８は、タイミングジッタが適用されるか否かに応じて、等距離または非等距離であり得る。

【0129】

最下位階層レベル２４０ｃのコンバイナノード２３０ｆは、ゼロパディングされた出力サンプルを累算および／または積算して出力サンプルのセット２８０にするために、シフタ２７０を介してアキュムレータ２９０に出力サンプルを供給する。

【0130】

デジタル信号処理装置２００は、例えば古典的なＦａｒｒｏｗデシメータ（転置Ｆａｒｒｏｗ構造に基づく）と同じおよび／または同様の数学演算を実行するが、複数の、例えばＰ個のサンプルをクロックサイクルごとに１回に処理する。デジタル信号処理装置２００は、１クロック当たりＰ個の時間的に連続した出力サンプルを生成し、したがって、１より大きい並列度を有する。

【0131】

複数の処理コアは、Ｐ個の同一の処理コア、または修正Ｆａｒｒｏｗコアを含む。各処理コアは、ドットコアと、修正Ｆａｒｒｏｗコアまたは修正Ｆａｒｒｏｗ実装で使用される多項式評価器とを備える。

【0132】

時間アキュムレータ２９５は、Ｐ×Δｔの増分で半開区間［０；Ｐ）における分数サンプルを累算する。時間アキュムレータ２９５がオーバーフローするたびに、デシメータはＰ個の出力サンプルを放出する。

【0133】

各々Ｍ個の出力サンプルを提供するために、Ｐ個の入力サンプルがそれぞれのＰ個の処理コアに与えられる。複数の処理コア２２０ａ～２２０ｆは、ｔ、ｔ＋Δｔ、ｔ＋２Δｔ、…などの異なる処理時間と関連付けられた、Ｐ個の同一の処理コアまたは修正Ｆａｒｒｏｗコアを含む。処理コア２２０ａ～２２０ｆは、複数のドットコアと多項式評価器とを備える修正Ｆａｒｒｏｗコア（図６の６００）として実装できる。修正Ｆａｒｒｏｗコアは各々、Ｍ個の出力サンプルをコンバイナ論理２１０の最上位階層レベル２４０ａのコンバイナノード２３０ａ～２３０ｃに提供する。コンバイナ論理２１０の面積効率の良い実装形態は、すべての修正Ｆａｒｒｏｗコアまたは処理コア２２０が出力アキュムレータ２９０内のＭ個のサンプルの正しいサブセットに寄与することを保証する。

【0134】

所与のコンバイナノードは、Ｍ個の入力サンプルのセットなどの２つ以上の入力サンプルのセットを取得し、それらを結合して出力サンプルの１つの結合セットにする。出力サンプルの結合セットは、次の下位階層レベルのコンバイナノードの入力サンプルのセットとして機能する。最下位階層レベル２４０ｃのコンバイナノード２３０ｆの出力サンプル、例えばＰ＋Ｍ－１個のサンプルは、入力サンプルとしてシフタ２７０に提供される。

【0135】

シフタは、その入力サンプルの後尾および／または先頭にゼロ、例えばＰ－１個のゼロを付加し、ゼロパディングされたサンプルのセットからサンプル、例えば２Ｐ＋Ｍ－２個のサンプルを選択するように構成されている。

【0136】

選択されたサンプル、例えば２Ｐ＋Ｍ－２個のサンプルは、アキュムレータ２９０に提供される。信号処理装置の出力サンプルとして機能するＰ個の出力サンプルなどの出力サンプル２８０を提供するために、２Ｐ＋Ｍ－２個のサンプル、すなわちＰ個の現在のサンプルおよびＰ＋Ｍ－２個の将来のサンプルが出力アキュムレータ２９０において累算される。

【0137】

コンバイナ論理またはサンプルのセットの結合は、結合およびシフトの２段階で進む。

【0138】

結合段階は、処理コア２２０ａ～２２０ｆまたは修正Ｆａｒｒｏｗコア２２０ａ～２２０ｆの出力サンプルセット、例えばＭ個のサンプルのセットがコンバイナ論理の第１の階層レベル２４０ａのコンバイナノード２３０ａ～２３０ｃに提供されるように、入力サンプルのセットを結合する。Ｐ＝２^Ｈと仮定すると、結合プロセスには、Ｈ－１の高さを有する完全な２分木である階層構造２４０が関与する。したがって、階層レベルｈにＰ／２^ｈ＋１個のコンバイナノードを有するプロセスに関与するＨ個の階層レベルがあり、ｈ＝０…Ｈ－１である。最後のコンバイナノードは、Ｐ＋Ｍ－１個の時間的に連続したサンプルを生成する。これらは、アキュムレータ２９０による累算のために、後続のシフトブロックまたはシフタ２７０によって正しい位置にシフトされる。

【0139】

シフタ２７０によって実行されるシフトは、Ｐ＋Ｍ－１個のサンプルなどの入力サンプルのセットの後尾および／または先頭にゼロを付加して、ゼロパディングされたサンプルのセット、例えば３Ｐ＋Ｍ－３個のサンプルを得ることを含む。アキュムレータ２９０による累算のためにサンプルの位置を補正するために、ゼロパディングされたサンプルのセットから出力サンプルのセット、例えば２Ｐ＋Ｍ－２個のサンプルが選択される。

【0140】

階層レベルｈにおける「コンバイナノード」の動作が図３に示されており、シフタの動作が図４に記載されており、実装形態の一例が図７に示されている。

【0141】

（図３によるコンバイナノード）
図３に、図１のコンバイナノード１３０と同様のコンバイナノード３００の概略ブロック図を示す。コンバイナノード３００の入力は、それぞれの時間情報３２０ａ～３２０ｂと共に２つのサンプルのセット３１０ａ～３１０ｂを含む。コンバイナノード３００は、関連付けられた時間情報３５０と共に入力サンプル３１０の出力サンプルのセット３６０を提供する。図３の具体例は、処理コアの数が２の累乗（すなわち、Ｐ＝２^Ｈ）であり、この数がすべてｐ_ｋ＝２である

【数7】

に従って因数分解される場合に得られる２分木構造の一部である。

【0142】

所与の階層レベルｈにあるコンバイナノード３００は、入力サンプルのセット３１０ａ～３１０ｂを結合して出力サンプルのセット３６０にするように構成されている。入力サンプルのセット３１０ａ～３１０ｂは、等しい量のサンプル、例えばＷ＋Ｍ－１個のサンプルを有し、Ｗは、Ｗ＝２^ｈによって記述され、ｈは、所与のコンバイナノードの階層レベルを表し、ｈ＝０は、最上位階層レベルであり、ｈは、階層レベルが減少するにつれて１だけ増加する。

【0143】

コンバイナノード３００は、入力サンプルのセット３１０ａ～３１０ｂの後尾および／または先頭にゼロを付加し、例えば、第１の入力サンプルのセットおよび第２の入力サンプルのセットの後尾にＷ個のゼロを付加し（３３０ａ～３３０ｂ）、第２の入力サンプルのセットの先頭にＷ個のゼロを付加する（３４０）。規定数のサンプル、例えば２Ｗ＋Ｍ－１個のサンプルが、ゼロパディングされた入力サンプルのセットから選択される（３７０）。選択されたゼロパディングされた入力サンプルのセットは、例えば加算演算によって結合されて、例えば２Ｗ＋Ｍ－１個のサンプルを有する出力サンプルセットになる。

【0144】

ゼロパディングされたサンプル、例えば３Ｗ＋Ｍ－１個のサンプルからのサンプル、例えば２Ｗ＋Ｍ－１個のサンプルの選択（３７０）は、入力サンプルのセットと関連付けられた時間情報３２０ａ～３２０ｂに依存した開始インデックスから開始して、例えば２Ｗ＋Ｍ－１個のサンプルを選択すること（３７０）によって進む。

【0145】

選択（３７０）の開始インデックスは、例えば、第２の入力サンプルのセットと関連付けられた時間情報と第１の入力サンプルのセットと関連付けられた時間情報との差などの、入力サンプルのセットと関連付けられた時間情報の差を取ることによって取得され、すなわち、以下の式によって記述することができる。
ｉｎｄｅｘ＝ｉｎｔ_{ｓｅｃｏｎｄ}－ｉｎｔ_{ｆｉｒｓｔ}またはｉｎｄｅｘ＝ｉｎｔ_{ｒｉｇｈｔ}－ｉｎｔ_ｌｅｆｔ

【0146】

さらに、コンバイナノード３００は、所与のコンバイナノード３００によって提供された出力サンプルのセット３６０に時間情報３５０を関連付けるように構成されている。出力サンプルのセット３６０と関連付けられた時間情報３５０は、コンバイナノード３００の所与の階層レベルにおいて、コンバイナノード３００に提供される入力サンプルのセットと関連付けられた時間情報３２０ａ～３２０ｂに依存する。例えば、出力サンプル３６０と関連付けられた時間情報は、入力サンプルのセット３１０ａ～３１０ｂのうちの１つと関連付けられた時間情報３２０ａ～３２０ｂに等しい。

【0147】

図３は、図１のデジタル信号処理装置１００で使用されるコンバイナノード３００のブロック図を示している。コンバイナノード３００は、図１の複数の処理コア１２０ａ～１２０ｆの結果を結合して共通の出力サンプルのセットにし、入力サンプルのセット３１０ａ～３１０ｂと関連付けられた時間情報３２０ａ～３２０ｂに依存して時間情報３５０を出力サンプル３６０に関連付けるために、図１のコンバイナ論理１１０において階層ツリー構造で編成されている。出力サンプル３６０は、次の下位階層レベルのコンバイナノードまたは図２のシフタ２７０の入力サンプルとして機能する。

【0148】

（図４によるシフタ）
図４に、図２のシフタ２７０の一例であるシフタ４００の図を示す。入力サンプルのセット４２０が関連付けられた時間情報４１０と共に、図１のコンバイナ論理１１０の最下位階層レベルのコンバイナノードによってシフタ４００に提供される。また、シフタ４００は、出力サンプルのセット４６０を図２のアキュムレータ２９０に提供する。

【0149】

入力サンプルのセット４２０、例えばＰ＋Ｍ－１個のサンプルは、シフタ４００に供給される。入力サンプルのセット４２０の後尾（４３０）および／または先頭（４４０）にゼロが付加される。例えば、入力サンプルのセットの後尾にＰ－１個のゼロが付加され、先頭にＰ－１個のゼロが付加され、ゼロパディングされた入力サンプルのセット、例えば３Ｐ＋Ｍ－３個のサンプルのセットが得られる。出力サンプル、例えば２Ｐ＋Ｍ－２個のサンプルは、時間情報４１０と関連付けられた開始インデックスから選択（４５０）を開始することによってゼロパディングされた入力サンプルのセットから選択され（４５０）、例えば、開始インデックスは時間情報４１０に等しい。選択されたサンプル、例えば２Ｐ＋Ｍ－２個のサンプルは、図２のアキュムレータ２９０に提供される出力サンプル４６０である。

【0150】

図４は、図２のシフタ２７０と同様のシフタ４００を示している。シフタ４００は、図２のコンバイナ論理２１０から入力サンプル４２０を関連付けられた時間情報４１０と共に受け取り、図２のアキュムレータ２９０のために入力サンプルの位置を補正する。

【0151】

（図５による従来のＦａｒｒｏｗデシメータ）
図５に、転置Ｆａｒｒｏｗ構造としても知られる従来のＦａｒｒｏｗデシメータ５００のブロック図を示す。Ｆａｒｒｏｗデシメータ５００は、出力アキュムレータ５１０と、時間アキュムレータ５２０と、Ｆａｒｒｏｗコア５３０とを備える。

【0152】

時間アキュムレータ５２０は、Δｔの増分で半開区間［０；１）における分数サンプルを累算する。時間アキュムレータがオーバーフローすると、時間アキュムレータは、出力アキュムレータ５１０からの出力サンプル５５０のシフトおよび放出を要求する。Ｆａｒｒｏｗデシメータ５００は、時間アキュムレータ５２０がオーバーフローするたびに、クロックサイクルごとに１つの出力サンプル５５０を生成する。累算分数時間は、Ｆａｒｒｏｗコア５３０の多項式評価器５７０にも提供される。

【0153】

修正Ｆａｒｒｏｗコア５３０は、複数のドットコア５６０と、多項式評価器ユニット５７０とを備える。

【0154】

Ｆａｒｒｏｗデシメータ５００は、クロックサイクルごとに１つの入力サンプルを受け入れる。Ｆａｒｒｏｗデシメータ５００の入力は、多項式評価器５７０の入力である。多項式評価器５７０は、時間アキュムレータ５２０に結合されたさらなる入力を有し、各ドットコア５６０に結合される。

【0155】

多項式評価器５７０は、入力サンプルおよび時間アキュムレータ５２０からの分数時間入力を取得し、入力サンプルに累算分数時間の連続する累乗０、１、…Ｎを乗算して、サンプルのセットをドットコア５６０に提供する。

【0156】

ドットコア５６０は、多項式評価器５７０と出力アキュムレータ５１０とに結合されている。各ドットコア５６０は、係数のベクトルと多項式評価器５７０の出力値のベクトルとの間のドット積（スカラーベクトル積）を計算する。修正Ｆａｒｒｏｗコア５３０の出力は、複数のドットコア５６０の出力サンプルである。複数のドットコア５６０の出力サンプルは、出力アキュムレータ５１０に提供される。

【0157】

出力アキュムレータ５１０は、ドットコア５６０の出力を入力値として取得し、Ｆａｒｒｏｗデシメータ５００の出力サンプルである出力サンプル５５０を出力する。出力アキュムレータは、ドットコア５６０の結果を累算および／または積算する。出力アキュムレータは、出力サンプル５５０を放出し、時間アキュムレータ５２０がオーバーフローすると、例えばシフトレジスタ内の累算ドット積値をシフトする。

【0158】

時間アキュムレータは分数時間を累算し、それをＦａｒｒｏｗコア５３０の多項式評価器５７０に提供する。時間アキュムレータ５２０がオーバーフローすると、時間アキュムレータ５２０は新しい出力サンプル５５０を放出し、例えばシフトレジスタの形態で、出力アキュムレータ５１０に保持された値を、一桁シフトすることを要求する。

【0159】

ドット積は、Ｆａｒｒｏｗコア５３０のドットコア５６０によって出力アキュムレータ５１０に提供される。すべてのドットコア５６０が、係数のベクトルと修正Ｆａｒｒｏｗコア５３０の多項式評価器５７０の対応する出力ベクトルとの間のドット積またはスカラーベクトル積を計算する。

【0160】

多項式評価器５７０は、Ｆａｒｒｏｗコア５３０の入力サンプルおよびＦａｒｒｏｗデシメータ５００の入力サンプルである入力サンプル５４０と、時間アキュムレータ５２０からの分数時間入力とを取得し、入力サンプルに累算分数時間の連続する累乗０、１、…Ｎを乗算して、ドットコア５６０に値のセットを提供する。

【0161】

Ｆａｒｒｏｗデシメータ５００は、一度に１つのサンプルを処理する従来のデシメータであり、１に等しい並列度を有する。図５の従来のＦａｒｒｏｗデシメータ５００に対する図１のデジタル信号処理装置１００の新規性は、デジタル信号処理装置１００が、高いサンプルレートに対してリアルタイムまたはほぼリアルタイムで、並列ＤＳＰ上で対処することができることである。例えば、図１のデジタル信号処理装置１００は、リアルタイムまたはほぼリアルタイムで毎秒１００ギガサンプルのサンプルレートに対処し得る。

【0162】

図１のデジタル信号処理装置１００は、並列処理のための複数の処理コア１２０を備え、図１の処理コア１２０は、Ｆａｒｒｏｗコア５３０を備える修正Ｆａｒｒｏｗコア（図６の６００）を実装し得る。図１のコンバイナ論理１１０は、図１の複数の処理コア１２０として使用される図６の複数の修正Ｆａｒｒｏｗコア６００の出力値を結合する。

【0163】

さらに、信号処理装置は、各処理コアまたはＦａｒｒｏｗコア５３０ごとに複数の時間アキュムレータ５２０の代わりに、単一の時間アキュムレータ、例えば図２の２９５を使用し、よって、図６の修正Ｆａｒｒｏｗコア６００が処理演算を並列に実行することを可能にする。図１のデジタル信号処理装置１００は、図６の修正Ｆａｒｒｏｗコア６００である図１の処理コア１２０を備える。

【0164】

（図６による修正Ｆａｒｒｏｗコア）
図６に、図５のＦａｒｒｏｗコア５３０をＦａｒｒｏｗコア６３０として備える修正Ｆａｒｒｏｗコア６００のブロック図を示す。修正Ｆａｒｒｏｗコアは、入力サンプル６４０を関連付けられた時間情報６２０と共に入力として取得し、複数のサンプルまたはサンプルのセット６５０および関連付けられた時間情報５１０を出力として提供する。すべての修正Ｆａｒｒｏｗコアは、１つのサンプルおよび分数サンプル時間を入力として取得し、例えばＭ個の出力サンプルに寄与する。

【0165】

修正Ｆａｒｒｏｗコア６００は、複数のドットコア６６０と、多項式評価器ユニット６７０とを備える。

【0166】

多項式評価器６７０は、入力サンプルおよび時間情報６２０に基づく分数時間入力６８０を取得し、入力サンプルに累算分数時間の連続する累乗０、１、…Ｎを乗算して、サンプルのセットをドットコア６６０に提供する。

【0167】

ドットコア６６０は、多項式評価器６７０に結合されている。各ドットコア６６０は、係数のベクトルと多項式評価器６７０の対応する出力ベクトルとの間のドット積またはスカラーベクトル積を計算する。修正Ｆａｒｒｏｗコア６００の出力は、複数のドットコア６６０の出力サンプルのセット６５０である。

【0168】

さらに、修正Ｆａｒｒｏｗコアは、出力サンプルのセット６５０と関連付けられた時間情報６１０を提供する。累算分数時間の整数値は、出力サンプルのセット６５０と関連付けられた時間情報出力として出力時間情報値６１０として提供される。累算分数時間６８０の分数時間値は、多項式評価器６７０に提供される。

【0169】

図１のデジタル信号処理装置１００は、並列処理のための複数の処理コア１２０を備え、図１の処理コア１２０は、修正Ｆａｒｒｏｗコア６００であり得る。図１のコンバイナ論理１１０は、図１の複数の処理コア１２０として使用される複数の修正Ｆａｒｒｏｗコア６００の出力値を結合する。

【0170】

さらに、信号処理装置は、各処理コアまたは修正Ｆａｒｒｏｗコア６００ごとに複数の時間アキュムレータの代わりに、単一の時間アキュムレータ、例えば図２の２９５を使用し、よって、修正Ｆａｒｒｏｗコア６００が処理演算を並列に実行することを可能にする。図１のデジタル信号処理装置１００は、修正Ｆａｒｒｏｗコア６００である図１の処理コア１２０を備える。

【0171】

この実装態様の複数の変形形態が以下のように存在し得る：
処理コアまたは修正Ｆａｒｒｏｗコアは、図５の元の実装形態またはＢａｂｉｃもしくはＨｅｎｔｓｃｈｅｌによって与えられた実装形態に従う必要はない。６２０や６８０などの時間値入力が与えられた場合の入力サンプル値に対するサポートＭの連続時間応答を計算または近似する任意の実装形態は、適切な処理コアとして適格であり、信号処理装置で使用することができる。１つの代替例は多相実装であり、係数は、分数タイミング情報６８０から、例えば、数学的関係、ルックアップテーブル、または両方の組み合わせによって決定される。
Δｔ、デシメーション比の逆数は厳密に１未満である必要はなく、１と等しくすることができる。
Δｔは定数である必要はない。
並列度Ｐは２の整数乗に限定されない。Ｐ＝ｐ_０ ｐ_１…ｐ_Ｈ－１がＰの因数分解である場合、コンバイナ論理を、階層レベルｈにおいてｐ_ｈ個の入力サンプルのセットを有するコンバイナノードの高さＨ－１の階層ツリーとして実装できる。
ｐ_ｋは素数である必要はない。
時間累算または分数タイミング情報を表すための異なる区間、例えば、［－０．５；Ｐ－０．５）、［－０．５；０．５）または［－１；１）が考えられる。

【0172】

以下では、処理コアの数がＰ＝１６であり、すべての処理コアがＭ＝１５個の出力サンプルを出力するデジタル信号処理装置の特定の例を提供する。

【0173】

（図７による実施形態）
図７に、図１のデジタル信号処理装置１００の一例であるデジタル信号処理装置７００を示す。デジタル信号処理装置７００は、Δｔが区間、例えば（０：１］内にある、１６×Δｔの増分で、半開区間、例えば［０：１６）における分数サンプルを累算するように構成された時間アキュムレータ７１０を備える。

【0174】

累算分数時間は、入力サンプル、例えば合計１６個の入力サンプルと共に、図１に示されるように、処理コア、例えば１６個の処理コアに提供される。所与の処理コア７６０は、例えば、入力サンプルからの１５個の出力サンプルを関連付けられた時間情報と共に、最上位階層レベル７４０ａのコンバイナノードに提供する。最上位階層レベルの各コンバイナノード７３０は、関連付けられた時間情報と共に、例えば各１５個のサンプルの、例えば２つの入力サンプルのセットずつ提供され、１つの出力サンプルのセット、例えば、１６個の出力サンプルを関連付けられた時間情報と共に出力する。

【0175】

２番目に上位の階層レベル７４０ｂ上のコンバイナノード７３０は、関連付けられた時間情報と共に、例えば各１６個のサンプルの、例えば２つの入力サンプルのセットを受け取り、出力サンプルのセット、例えば、１８個の出力サンプルのセットを関連付けられた時間情報と共に提供する。

【0176】

次の下位階層レベル７４０ｃ上のコンバイナノード７３０は、関連付けられた時間情報と共に、例えば各１８個のサンプルの、例えば２つの入力サンプルのセットを受け取り、出力サンプルのセット、例えば、２２個の出力サンプルのセットを関連付けられた時間情報と共に提供する。

【0177】

最下位階層レベル７４０ｄ上のコンバイナノードは、関連付けられた時間情報と共に、例えば各２２個のサンプルの、例えば２つの入力サンプルのセットを受け取り、出力サンプルのセット、例えば、３０個の出力サンプルのセットを関連付けられた時間情報と共に提供する。

【0178】

最下位階層レベル７４０ｄ上のコンバイナノード７３０の出力、例えば３０個のサンプルは、アキュムレータ７９０のためのサンプル、例えば３０個のサンプルの位置を補正するために、シフタ７８０に提供される。シフタ７８０は、サンプル、例えば４５個のサンプルをアキュムレータ７９０に提供する。

【0179】

アキュムレータ７９０は、シフタ７８０によって提供されたサンプル、例えば４５個のサンプルを累算および／または積算して、出力サンプルのセット、例えば１６個の出力サンプルのセットにする。

【0180】

コンバイナノードによって提供されたサブセット内のすべてのサンプルは、次の階層レベル内のコンバイナノードの入力サンプルとして提供される。異なる階層レベル内のコンバイナノードは、１６個、１８個、２２個、または３０個のサンプルを入力として下位階層レベルのコンバイナノードまたはシフタ７８０に提供する。修正Ｆａｒｒｏｗコア７６０は、図６の修正Ｆａｒｒｏｗコア６００と同様であり、この例では、１つの入力サンプルおよび時間アキュムレータ７１０からのタイミング情報に基づいて１５個の出力サンプルを生成する。

【0181】

（信号処理装置と並列補間デジタルコンボルバとの比較）
「並列補間デジタルコンボルバ」は、（例えば、本出願と同日に出願された同一発明者の並行国際特許出願に記載されているように）本明細書に記載されている信号処理装置または間引きコンボルバと同様である。

【0182】

類似点は、どちらの発明も以下を許容することである。
サンプリングされた入力波形への連続時間インパルス応答の適用、および
入力サンプルレートとは異なる出力サンプルレートの選択。

【0183】

差異には、以下が含まれ得る。
本明細書に記載されている、出力レートが一般に入力レート以下である間引き事例とは対照的に、補間器によって、または補間事例において、出力レートは一般に入力レート以上である。
補間事例において、畳み込みカーネルは入力サンプルレートで適用される。カーネルが入力レートでイメージを減衰させるように設計されている場合、これにより、より高いサンプルレートに向けた柔軟な（ほぼ任意の）サンプルレート変換が可能になる。

【0184】

本明細書に記載される間引き事例とは対照的に、畳み込みカーネルは、出力サンプルレートに適合するようにスケーリングされる。適切に設計されたカーネルでは、より低いレートでの再サンプリングによるエイリアスが減衰される。これにより、アンチエイリアシングフィルタリングを用いたより低いサンプルレートに向けた柔軟な（ほぼ任意の）サンプルレート変換が可能になる。

【0185】

（さらなる潜在的な使用事例）
上述した本発明のさらなる潜在的な使用事例を以下に列挙する。

【0186】

本発明は、ベンチトップやＡＴＥなどの試験装置のベンダにとって、または無線周波数（ＲＦ）、ベースバンド、デジタル通信システムなどの通信システムにとって有益であり、その理由は以下のとおりである。
超高速での柔軟性の高いデータレート処理を達成することができ、かつ／または
エイリアス抑制のための調整可能なアナログサンプリングクロックおよび／もしくは切り替え可能なアナログフィルタバンクを回避することができるので、集積密度の大幅な増加を達成することができる。

【0187】

本発明は、集積されたＤＳＰ処理を有する変換器を販売する一般的な高速ＡＤＣのベンダにとって有益であり、その理由は以下のとおりである。

【0188】

離散的なサンプルレート比のセットのみをサポートするか、もしくは連続的な調整を狭い範囲の比に制限する既存のＤＳＰ解決策を超えるさらなる柔軟性を達成することができ、かつ／または
これらのＡＤＣの顧客にとっての集積密度の点で付加価値を達成することができる。

【0189】

本発明は、受信側サンプリングクロックの周波数および位相が送信側と整合されることが強く推奨され、場合によって整合されなければならず、サンプリングクロックがＤＳＰのシステムクロックよりも高いために、並列アーキテクチャが採用されることが強く推奨され、場合によっては採用されなければならない、［Ｅｒｕｐ９３、図１３］と同様の、集積高データレートモデムにとって有益である。

【0190】

本発明は、複数の通信規格をサポートし、推奨されるかまたは必要とされるサンプルレートの一部または全部がＤＳＰクロック速度を上回り、互いの簡単な比ではない統合型無線にとって有益である。

【0191】

（実装の代替案）
いくつかの態様を装置の文脈で説明したが、これらの態様は対応する方法の説明も表していることは明らかであり、ブロックまたはデバイスは方法ステップまたは方法ステップの特徴に対応する。同様に、方法ステップの文脈で説明された態様も、対応する装置の対応するブロックまたは品目または特徴の説明を表している。

【0192】

（参考文献）
[Babic02] D. Babic, J. Vesma, T. Saramaki, M. Renfors, “Implementation of the Transposed Farrow Structure,” in Proc. IEEE Int. Symp. Circuits & Syst., Phoenix Scottsdale , AZ, USA , May 26 29, 2002, pp. IV 5 IV 8
[Hentschel01] T. Hentschel, G. Fettweis, “ Continuous Time Digital Filters for Sample Rate Conversion in Reconfigurable Radio Terminals ,” Frequenz, vol. 55(5 6), pp. 185 188, 2001
[Erup93] L. Erup, F. M. Gardner, R. A. Harris, “Interpolation in Digital Modems Part II: Implementation and Performance,” IEEE Trans. Commun., vol. 41, pp. 998 1008, Jun. 1993

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】