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特許 7497437出願番号 特願 2022-537660
複数の入力サンプルに基づいて複数の出力サンプルを提供するための信号処理装置、および複数の入力サンプルに基づいて複数の出力サンプルを提供するための方法
出願人 株式会社アドバンテスト（識別番号 390005175）
2026年 特許公開件数ランキング 731位 30件（※）
2026年 特許取得件数ランキング 1154位 14件（※）
公報発行日 2024年6月10
公報URL https://ipforce.jp/patent-jp-P_B1-7497437 ログイン済みの方はこのURLへ
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※ 共同出願を含む
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技術分野
本発明によるデジタル信号処理に関する。
本発明によるさらなるデジタル信号プロセッサ（ＤＳＰ）上でのリアルタイム波形処理に関する。より具体的には、本発明は、処理されるデータのレートがＤＳＰのクロック速度よりも高く、したがって並列データ処理アーキテクチャが採用されるＤＳＰ上のリアルタイム波形処理に関する。
並列間引きデジタルコンボルバ
この特許の権利範囲[特許請求の範囲]
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
以下において、本開示の実施形態を、図面を参照してより詳細に説明する。
【図1】
コンバイナ論理と複数の処理コアとを備える、信号処理装置を示す概略ブロック図である。
【図2】
時間アキュムレータ、シフタ、およびアキュムレータモジュールで拡張された信号処理装置を示す概略ブロック図である。
【図3】
２つの入力サンプルのセットを有するコンバイナ論理のコンバイナノードを示す概略ブロック図である。
【図4】
シフタを示す概略ブロック図である。
【図5】
従来のＦａｒｒｏｗデシメータ（従来の転置Ｆａｒｒｏｗ構造）を示す概略図である。
【図6】
例として、「修正Ｆａｒｒｏｗコア」が、「Ｆａｒｒｏｗコア」と「ｉｎｔ」および「ｆｒａｃ」の計算とを含む、修正Ｆａｒｒｏｗコアを示す概略ブロック図である。
【図7】
拡張信号処理装置を示す例示的なブロック図である。
代表図 図1本件の代表的な図
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