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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-03
(45)【発行日】2024-06-11
(54)【発明の名称】半導体装置、および半導体装置のテスト方法
(51)【国際特許分類】
G01R 31/28 20060101AFI20240604BHJP
H01L 21/822 20060101ALI20240604BHJP
H01L 27/04 20060101ALI20240604BHJP
G06F 11/22 20060101ALI20240604BHJP
【ＦＩ】
G01R31/28 V
H01L27/04 T
G06F11/22 673Z
【請求項の数】
13
(21)【出願番号】P 2020054631
(22)【出願日】2020-03-25
(65)【公開番号】P2021156619
(43)【公開日】2021-10-07
【審査請求日】2023-03-08
【前置審査】
(73)【特許権者】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】100115808
【弁理士】
【氏名又は名称】加藤 真司
(72)【発明者】
【氏名】草刈 憲
【審査官】田口 孝明
(56)【参考文献】
【文献】特開２０１２－２５２３７３（ＪＰ，Ａ）
【文献】特開平０９－３２５９４６（ＪＰ，Ａ）
【文献】特開２０１１－１７０６９１（ＪＰ，Ａ）
【文献】特開２０１２－１３８０４８（ＪＰ，Ａ）
【文献】特開２０２０－０３４３１５（ＪＰ，Ａ）
【文献】特開２００８－２６７９９９（ＪＰ，Ａ）
【文献】特開昭５４－０１４６５１（ＪＰ，Ａ）
【文献】特開２０１４－０９６０４２（ＪＰ，Ａ）
【文献】特開２００６－３００６５０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
ＩＰＣ Ｇ０１Ｒ ３１／２８－３１／３１９３、
Ｈ０１Ｌ ２７／０４、
Ｇ０６Ｆ １１／２２－１１／２７７
(57)【特許請求の範囲】
【請求項1】
半導体装置（１０）であって、通常処理と自己テストとを行う複数の回路ブロック（５０）と、
前記複数の回路ブロックの前記通常処理の実行制御を行う通常制御器（７０）と、
前記複数の回路ブロックの前記自己テストの実行制御を行うテスト制御器（３０）と、
を備え、
前記テスト制御器は、前記複数の回路ブロックの各々の稼働状態及び前記自己テストの実行制御を行うための制御原因情報に少なくとも基づいて、前記自己テストの実行制御を行い、
前記制御原因情報は、前記複数の回路ブロックの各々の前記通常処理の実行回数と前記自己テストの実行回数との和からなる総実行回数であり、
前記テスト制御器は、前記総実行回数が少ない前記回路ブロックに優先的に前記自己テストを実行させる、半導体装置。
【請求項2】
前記制御原因情報は、前記複数の回路ブロックの各々の前記通常処理及び／又は前記自己テストの実行履歴に関する情報である、請求項１に記載の半導体装置。
【請求項3】
半導体装置（１０）であって、
通常処理と自己テストとを行う複数の回路ブロック（５０）と、
前記複数の回路ブロックの前記通常処理の実行制御を行う通常制御器（７０）と、
前記複数の回路ブロックの前記自己テストの実行制御を行うテスト制御器（３０）と、
を備え、
前記テスト制御器は、前記複数の回路ブロックの各々の稼働状態及び前記自己テストの実行制御を行うための制御原因情報に少なくとも基づいて、前記自己テストの実行制御を行い、
前記制御原因情報は、前記複数の回路ブロックの各々に設定された前記通常処理の優先度を含み、
前記テスト制御器は、前記通常処理の優先度が低い前記回路ブロックに優先的に前記自己テストを実行させる半導体装置。
【請求項4】
前記制御原因情報は、前記複数の回路ブロックの各々に設定された前記自己テストの優先度を含み、前記テスト制御器は、前記自己テストの優先度が高い前記回路ブロックに優先的に前記自己テストを実行させる、請求項３に記載の半導体装置。
【請求項5】
半導体装置（１０）であって、
通常処理と自己テストとを行う複数の回路ブロック（５０）と、
前記複数の回路ブロックの前記通常処理の実行制御を行う通常制御器（７０）と、
前記複数の回路ブロックの前記自己テストの実行制御を行うテスト制御器（３０）と、
を備え、
前記テスト制御器は、前記複数の回路ブロックの各々の稼働状態及び前記自己テストの実行制御を行うための制御原因情報に少なくとも基づいて、前記自己テストの実行制御を行い、
前記稼働状態は、前記回路ブロックが前記通常処理を行っている通常処理状態と、前記回路ブロックが前記自己テストを行っている自己テスト状態と、前記回路ブロックが前記通常処理を待っている通常処理待ち状態とを少なくとも含み、
前記テスト制御器は、前記通常処理状態、前記自己テスト状態、及び前記通常処理待ち状態のいずれにも該当しない前記回路ブロックに優先的に前記自己テストを実行させる、半導体装置。
【請求項6】
前記稼働状態は、前記回路ブロックが前記通常処理を行っている通常処理状態と、前記回路ブロックが前記自己テストを行っている自己テスト状態とを少なくとも含み、前記テスト制御器は、前記複数の回路ブロックのいずれかが前記自己テスト状態にあるときに、いずれの前記回路ブロックにも新たに前記自己テストを実行させない、請求項１に記載の半導体装置。
【請求項7】
半導体装置（１０）であって、
通常処理と自己テストとを行う複数の回路ブロック（５０）と、
前記複数の回路ブロックの前記通常処理の実行制御を行う通常制御器（７０）と、
前記複数の回路ブロックの前記自己テストの実行制御を行うテスト制御器（３０）と、
を備え、
前記テスト制御器は、前記複数の回路ブロックの各々の稼働状態及び前記自己テストの実行制御を行うための制御原因情報に少なくとも基づいて、前記自己テストの実行制御を行い、
前記稼働状態は、前記回路ブロックが前記自己テストを行っている自己テスト状態を少なくとも含み、
前記テスト制御器は、前記自己テスト状態にある前記回路ブロックが実行している前記自己テストを中断して前記通常処理を行う際に、実行している前記自己テストを緩やかに停止させる、半導体装置。
【請求項8】
前記複数の回路ブロックは、前記自己テストにおいて、テスト用入力を受け、前記テスト制御器は、前記テスト用入力に対して前記複数の回路ブロックの各々が出力する応答を起源とするテスト応答を取得して、前記複数の回路ブロックの各々について、基準値と比較することで当該回路ブロックの前記自己テストの結果を得る比較器を備え、
前記複数の回路ブロックが前記テスト用入力を共用する、請求項１に記載の半導体装置。
【請求項9】
前記応答を圧縮して圧縮値を生成する符号圧縮器（６０）を更に備え、前記比較器は前記圧縮値を前記テスト応答として前記基準値と比較する、請求項８に記載の半導体装置。
【請求項10】
前記符号圧縮器を前記複数の回路ブロックが共用する、請求項９に記載の半導体装置。
【請求項11】
前記基準値は、前記テスト用入力に応じて用意された期待値である、請求項９に記載の半導体装置。
【請求項12】
前記複数の回路ブロックは、互いに同一の機能を有し、前記複数の回路ブロックの各々の前記基準値は、当該回路ブロックと同一の前記テスト用入力を共用する他の前記回路ブロックのテスト応答である、請求項８に記載の半導体装置。
【請求項13】
テストパタンを発生するパタン発生器（４０）をさらに備え、前記複数の回路ブロックは、前記パタン発生器が発生する前記テストパタンを前記テスト用入力として受け付ける、請求項８～１２のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、自己テストを行う半導体装置、および半導体装置のテスト方法に関する。
【背景技術】
【0002】
車載向けや産業向けの製品に搭載される半導体集積回路において、近年、機能安全の要求から、通常動作の合間に自己テストを行うことを求められる場合がある。このような自己テストを行うための回路を半導体集積回路に実装して行うテストを、組込型自己テスト（ＢＩＳＴ：Ｂｕｉｌｔ－Ｉｎ Ｓｅｌｆ－Ｔｅｓｔ）という。このうちロジック（論理）回路について行うＢＩＳＴをＬ（Ｌｏｇｉｃ）ＢＩＳＴと呼ぶ（特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１３－２５３８４０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＬＢＩＳＴ(ロジック回路の組込型自己テスト) において、テストを実行、制御するためのソフトウェアプログラムを作成することは、半導体集積回路のユーザにとって、大きな負担である。このため、通常の処理が行われていない時に、自動的にテストを実行できる手法が望まれている。また、自己テストの実行が通常の処理に悪影響を及ぼしてはならないため、通常処理と自己テストの実行に要する合計電力を抑えるような仕組みが望まれている。さらに、通常処理や自己テストの実行について、信頼性の観点から、特定の回路ブロックのみが使用されることを防ぎ、全ての回路ブロックがまんべんなく使用されるよう調整し、回路ブロック全体を長持ちさせる仕組みが望まれている。
【0005】
本発明は、ロジック回路の組込型自己テスト（以下単に「自己テスト」という。）を自動的に実行可能な半導体装置を提供することを目的の一つとする。また、本発明の別の目的は、自己テストが通常処理に与える影響を抑えることが可能な半導体装置を提供することである。本発明のさらに別の目的は、自己テストを行う半導体装置において、回路ブロック全体を長持ちさせることである。
【課題を解決するための手段】
【0006】
本発明は上記課題を解決するために以下の技術的手段を採用する。特許請求の範囲及びこの項に記載した括弧内の符号は、ひとつの態様として後述する実施の形態に記載の具体的手段との対応関係を示す一例であって、本発明の技術的範囲を限定するものではない。
【0007】
一態様の半導体装置（１０）は、通常処理と自己テストとを行う複数の回路ブロック（５０）と、前記複数の回路ブロックの前記通常処理の実行制御を行う通常制御器（７０）と、前記複数の回路ブロックの前記自己テストの実行制御を行うテスト制御器（３０）とを備え、前記テスト制御器は、前記複数の回路ブロックの各々の稼働状態及び前記自己テストの実行制御を行うための制御原因情報に少なくとも基づいて、前記自己テストの実行制御を行う。
【0008】
この構成によれば、テスト制御器が複数の回路ブロックの各々の稼働状態及び自己テストの実行制御を行うための制御原因情報に少なくとも基づいて、自己テストの実行制御を行うので、自己テストを自動的に実行できる。
【0009】
一態様の半導体装置のテスト方法であって、通常処理と自己テストとを行う複数の回路ブロックの各々の稼働状態を取得し、自己テストの実行制御を行うための制御原因情報を取得し、前記複数の回路ブロックの各々の稼働状態及び前記自己テストの実行制御を行うための制御原因情報に少なくとも基づいて、前記自己テストの実行制御を行う。
【0010】
この構成によれば、複数の回路ブロックの各々の稼働状態及び自己テストの実行制御を行うための制御原因情報に少なくとも基づいて、自己テストの実行制御を行うので、自己テストを自動的に実行できる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
以下、添付図面を参照しながら本実施形態について説明する。なお、以下に説明する実施の形態は、本発明を実施する場合の一例を示すものであって、本発明を以下に説明する具体的構成に限定するものではない。本発明の実施にあたっては、実施の形態に応じた具体的構成が適宜採用されてよい。
【0013】
【0014】
図１（Ａ）に示されるように、本実施形態が処理対象とするプログラムは、データと処理とが分割されているグラフ構造を有している。このグラフ構造は、プログラムのタスク並列性、グラフ並列性を保持している。
【0015】
【0016】
図１（Ｂ）に示される多量のスレッドは、ハードウェアによる動的レジスタ配置とスレッド・スケジューリングとを行うことにより、図１（Ｃ）に示されるような並列実行を行うことができる。実行中にレジスタ資源を動的配置することで、異なる命令ストリームに対しても複数のスレッドを並列実行することができる。
【0017】
続いて図２を参照しながら、動的レジスタ配置及びスレッド・スケジューリングを行うアクセラレータとしてのＤＦＰ（Ｄａｔａ Ｆｌｏｗ Ｐｒｏｃｅｓｓｏｒ）１０を含むシステム構成例である、データ処理システム２を説明する。
【0018】
データ処理システム２は、ＤＦＰ１０と、イベントハンドラ２０と、ホストＣＰＵ２１と、ＲＯＭ２２と、ＲＡＭ２３と、外部インターフェイス２４と、システムバス２５と、を備えている。ホストＣＰＵ２１は、データ処理を主として行う演算装置である。ホストＣＰＵ２１は、ＯＳをサポートしている。イベントハンドラ２０は、割り込み処理を生成する部分である。
【0019】
ＲＯＭ２２は、読み込み専用のメモリである。ＲＡＭ２３は、読み書き用のメモリである。外部インターフェイス２４は、データ処理システム２外と情報授受を行うためのインターフェイスである。システムバス２５は、ＤＦＰ１０と、ホストＣＰＵ２１と、ＲＯＭ２２と、ＲＡＭ２３と、外部インターフェイス２４との間で情報の送受信を行うためのものである。
【0020】
ＤＦＰ１０は、ホストＣＰＵ２１の重い演算負荷に対処するために設けられている個別のマスタとして位置づけられている。ＤＦＰ１０は、イベントハンドラ２０が生成した割り込みをサポートするように構成されている。
【0021】
【0022】
コマンドユニット１２は、コンフィグ・インターフェイスとの間で情報通信可能なように構成されている。コマンドユニット１２は、コマンドバッファとしても機能している。
【0023】
スレッドスケジューラ１４は、図１（Ｂ）に例示されるような多量のスレッドの処理をスケジューリングする部分である。スレッドスケジューラ１４は、スレッドを跨いだスケジューリングを行うことが可能である。
【0024】
実行コア１６は、４つのプロセッシングエレメントである、ＰＥ＃０と、ＰＥ＃１と、ＰＥ＃２と、ＰＥ＃３と、を有している。実行コア１６は、独立してスケジューリング可能な多数のパイプラインを有している。
【0025】
メモリサブシステム１８は、アービタ１８１と、Ｌ１キャッシュ１８ａと、Ｌ２キャッシュ１８ｂと、を有している。メモリサブシステム１８は、システム・バス・インターフェイス及びＲＯＭインターフェイスとの間で情報通信可能なように構成されている。
【0026】
図４は、ＬＢＩＳＴ回路を含む本発明の実施の形態の半導体装置の基本的な構成を示す図である。なお、本明細書では、後述するテスト用入力を与えたときの回路ブロック５０の出力を「応答」と表現し、この回路ブロック５０の応答を起源として後述する比較に用いられるものを「テスト応答」と表現する。図４のＬＢＩＳＴ回路は、テスト制御器３０と、パタン発生器４０と、回路ブロック５０と、符号圧縮器６０を備える。テスト制御器３０は、パタン初期化器３０１と、期待値比較器３０２を備える。テスト制御器３０は、回路ブロック５０の自己テストの実行を制御する。具体的には、クロックを生成し、パタン初期化器３０１で、テストパタンの初期値を生成してパタン発生器４０に供給する。
【0027】
パタン発生器４０は、パタン初期化器３０１から与えられた初期値に応じて、テスト用入力としてのテストパタンを生成する。テストパタンの生成には、一般的に疑似乱数発生器（ＰＲＰＧ：Ｐｓｅｕｄｏ Ｒａｎｄｏｍ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）が用いられるが、他の方法が用いられてもよい。パタン発生器４０が生成したテストパタンは回路ブロック５０に入力され、回路ブロック５０はテストパタンに基づき演算を行う。回路ブロック５０は、テストの対象となる論理回路であって、一例としては図３におけるプロセッシングエレメントＰＥがこれに相当する。
【0028】
符号圧縮器６０は、回路ブロック５０の応答を圧縮してテスト応答を生成する。回路ブロック５０が出力するテストパタンへの応答は長大なシリアルデータであって、これをそのままＲＯＭに保存するのは不経済である。このためテスト制御器３０は、予め計算した圧縮結果を期待値として保持し、使用する。設計上、回路ブロック５０が生成した応答を、符号圧縮器６０で圧縮した圧縮値であるテスト応答とテスト制御器３０が持つ期待値は同一になる。代表的な符号圧縮器としては、多入力シグネチャレジスタ（ＭＩＳＲ：Ｍｕｌｔｉｐｌｅ Ｉｎｐｕｔ Ｓｉｇｎａｔｕｒｅ Ｒｅｇｉｓｔｅｒ）が用いられるが、条件を満たすのであれば他の圧縮器を用いてもよい。
【0029】
期待値比較器３０２は、符号圧縮器６０から出力された圧縮値であるテスト応答と、事前に計算されてテスト制御器３０内部またはＲＯＭなどに保持されている期待値とを比較する。テスト応答と期待値が同一であれば、回路ブロック５０は正常に動作している。テスト応答と期待値が異なる場合、回路ブロック５０には不具合が疑われる。
【0030】
以下、ＬＢＩＳＴ回路を含む本発明の実施の形態の半導体装置の構成を詳細に説明するが、各構成要素は図４に示した一例の構成要素と同じ機能を有する。このため、同一の符号を付して重複する説明は省略する。
【0031】
図５は、本発明の実施の形態の半導体装置の自己テストに係る構成を示す図である。半導体装置１００は、複数の回路ブロック５０を備えている。複数の回路ブロック５０は、それぞれ通常処理制御器７０によって制御されて、多重のスレッドの処理を並列に実行する。図３に示したスレッドスケジューラを含む構成が通常処理制御器７０に相当する。
【0032】
複数のパタン発生器４０は、それぞれ自己テストを行うためのテストパタンを生成する。回路ブロック５０と同数のパタン発生器４０が設けられてもよいし、パタン発生器４０の数は回路ブロック５０の数より少なくてもよい。入力選択器８０は、複数の回路ブロック５０の各々に対応して設けられており、対応する回路ブロック５０について、パタン発生器４０生成されたテストパタンを入力することで自己テストを実行させるか、通常処理制御器７０からの通常処理データを入力することで通常処理を実行させるかを選択する。
【0033】
入力選択器８０は、テスト制御器３０によって制御されて自己テストの実行を選択し、通常制御器７０によって制御されて通常処理の実行を選択する。すなわち、入力選択器８０は、テスト制御器３０と通常処理制御器７０とによって制御される。なお、入力選択器８０は、テスト制御器３０及び通常処理制御器７０のいずれか一方のみによって制御されてもよく、例えば、テスト制御器３０によって制御されて、自己テストの実行を選択し、自己テストの実行が選択されていない場合には常に通常処理の実行が選択されるようにしてもよい。
【0034】
出力選択器９０は、回路ブロック５０からの出力が、自己テストを行った結果の出力である場合に、当該出力を符号圧縮器６０に出力する。出力選択器９０は、テスト制御器３０によって制御されて、自己テストを選択し、自己テストが選択されていない場合には常に通常制御を選択する。なお、出力選択器９０は、テスト制御器３０と通常処理制御器７とによって制御されてもよい。この場合に、出力選択器９０は、テスト制御器３０によって制御されて自己テストを選択し、通常制御器７０によって制御された通常制御を行ってよい。
【0035】
複数の符号圧縮器６０は、それぞれ自己テストの結果の出力を圧縮して圧縮値を生成する。この圧縮値はテストパタンを回路ブロック５０で処理した場合の回路ブロック５０の出力を圧縮したものであり、テスト応答となる。回路ブロック５０と同数の符号圧縮器６０が設けられてもよいし、符号圧縮器６０の数は回路ブロック５０の数より少なくてもよい。
【0036】
テスト制御器３０は、パタン初期化器３０１と、通常処理カウンタ３０３と、自己テストカウンタ３０４と、期待値比較器３０２とを備えている。パタン初期化器３０１は、テストパタンを生成するための初期値を生成して、パタン発生器４０に出力する。期待値比較器３０２は、符号圧縮器６０からのテスト応答と基準値とを比較することで、自己テストを行った回路ブロック５０の不具合の有無を判断する。
【0037】
テスト制御器３０は、さらに、各回路ブロック５０における通常処理の実行回数をカウントする通常処理カウンタ３０３と、各回路ブロック５０における自己テストの実行回数をカウントする自己テストカウンタ３０４とを備えている。
【0038】
テスト制御器３０は、複数の回路ブロック５０の実行履歴、すなわち通常処理カウンタ３０３及び自己テストカウンタ３０４のカウント値に基づいて、複数の回路ブロック５０における自己テストの実行制御を行う。自己テストの実行制御において、テスト制御器３０は、いずれの回路ブロック５０に自己テストを実行させるかを決定して、決定した回路ブロック５０に対応する入力選択器８０を制御することで、選択した回路ブロック５０に対応するパタン発生器４０を選択させて、自己テストを実行させる。また、テスト制御器３０は、自己テストの実行制御として、回路ブロック５０で実行されている自己テストを中断する。
【0039】
テスト制御器３０と通常処理制御器７０とは接続されており、通常処理制御器７０からは、処理情報として各回路ブロック５０における通常処理の開始を示す信号（開始割込み、開始フラグ等）及び通常処理の終了を示す信号（終了割込み、終了フラグ等）がテスト制御器３０に入力される。また、通常処理制御器７０は、回路ブロック５０に処理待ちをさせている場合には、その旨を示す信号も処理情報としてテスト制御器３０に入力する。
【0040】
テスト制御器３０からは、制御情報として各回路ブロック５０における自己テストの開始及び終了を示す信号（開始割込み、開始フラグ等）が通常処理制御器７０に入力される。通常処理制御器７０は、通常処理及び自己テストを行っていない回路ブロック５０を選択して、通常処理を実行させる。通常処理の実行制御において、通常処理制御器７０は、いずれの回路ブロック５０に通常処理を実行させるかを決定して、決定した回路ブロック５０に対応する入力選択器８０を制御することで通常処理を実行させる。
【0041】
テスト制御器３０は、通常処理制御器７０から回路ブロック５０について通常処理が終了した旨の信号を受けると、当該回路ブロック５０の入力選択器４０を自己テストに切り替えて、パタン発生器４０のテストパタンを当該回路ブロック５０に入力して、当該回路ブロック５０に自己テストを実行させる。これにより、回路ブロック５０において、通常処理の終了後に自動的に自己テストを実行できる。
【0042】
テスト制御器３０は、各回路ブロック５０の稼働状態と、自己テストの実行制御を行うための制御原因情報とに基づいて、自己テストの実行制御を行う。回路ブロック５０の稼働状態には、回路ブロック５０が通常処理を行っている通常処理状態と、回路ブロック５０が自己テストを行っている自己テスト状態と、回路ブロック５０が通常処理を待っている通常処理待ち状態と、回路ブロック５０が自己テストを待っている自己テスト待ち状態と、通常処理状態、自己テスト状態、通常処理待ち状態、及び自己テスト処理待ち状態のいずれにも該当しない休止状態とがある。
【0043】
テスト制御器３０は、通常処理制御器７０から入力される処理情報に基づいて、回路ブロック５０の稼働状態が通常処理状態ないし通常処理待ち状態であると判断する。また、テスト制御器３０は、自己テストの実行制御に応じて、自己テスト状態ないし自己テスト待ち状態であると判断する。さらに、テスト制御器３０は、通常処理制御器７０からの処理情報及び自己テストの実行制御に基づいて、通常処理状態、通常処理待ち状態、自己テスト状態、自己テスト待ち状態のいずれでもないと判断するときは、休止状態であると判断する。
【0044】
テスト制御器３０は、各回路ブロック５０について、実行履歴としての通常処理カウンタ３０３のカウント値と自己テストカウンタ３０４のカウント値とから、さらなる実行履歴として両カウンタの合計値（総実行回数）及び両カウンタの差分（通常処理カウンタ３０３のカウント値－自己テストカウンタ３０４のカウント値）を算出する。
【0045】
図６は、テスト制御器３０が保持している複数の回路ブロック５０の情報の例を示す表である。図６では、回路ブロック５０が回路ブロックａ～ｄの４つである例を示している。図６に示すように、テスト制御器３０は、制御原因情報として、各回路ブロック５０の通常処理カウンタ３０３のカウント値３１、自己テストカウンタ３０４のカウント値３２、両カウンタの合計値（総実行回数）３３、及び両カウンタの差分３４、通常処理の優先度３５、自己テストの優先度３６を保持しており、かつ、各回路ブロック５０の稼働状態として、実行中であるか否かを示す実行中フラグ３５、及び待ち状態にある通常処理のジョブ数（待ち通常ジョブ数）３６を保持している。テスト制御器３０は、これらの制御原因情報及び稼働状態に基づいて、各回路ブロック５０の自己テストの実行を制御する。なお、通常処理優先度３５及び自己テスト優先度３６は、任意に設定可能であり、設定後に変更することも可能である。
【0046】
図７は、半導体装置の通常処理と自己テストの稼働スケジュール例を示す表である。図中の「Ｗ」は通常処理の実行を示し、「Ｌ」は自己テストの実行を示す。図７の例では、時刻０において回路ブロックａ、ｂ、ｃが通常処理を実行しており、回路ブロックｄが休止状態にあり、待ち通常ジョブはない。時刻５において回路ブロックａにおいて通常処理が終了すると、通常処理制御器７０は、その旨を示す処理情報（例えば、終了割込み）をテスト制御器３０に入力する。
【0047】
テスト制御器３０は、通常処理制御器７０から回路ブロックａにおいて通常処理が終了した旨の処理情報を受けると、これをトリガーとして回路ブロックａに対応する入力選択部８０に対して、自己テストを選択するよう制御信号を出力する。当該入力選択部８０は、自己テストの実施に切り替えて、回路ブロックａにテストパタンを入力し、回路ブロックａに自己テストを実行させる。
【0048】
テスト制御器３０は、自己テストを実行している回路ブロック５０に対し、テスト実行中に通常の処理開始指示が入力された場合、当該回路ブロック５０の通常処理優先度３５及び自己テスト優先度３６に基づいて、自己テストを中断して通常処理を実行するか、自己テストを優先させ、テスト完了まで通常処理を待たせておくかを選択する。具体的には、テスト制御器３０は、通常処理優先度３５と自己テスト優先度３６とのうちのいずれか高い方を選択する。
【0049】
なお、テスト制御器３０は、自己テストを中断する場合、急に停止してしまうと大きな電圧変動を起こし、周りの回路を誤動作させてしまう恐れがあるので、これを防ぐために、急停止せず、徐々にクロックのレートを下げることにより実行中の自己テストを緩やかに停止する。
【0050】
テスト制御器３０は、パタン発生器４０又は符号圧縮器６０の数が回路ブロック５０の数より少ない場合において、パタン発生器４０又は符号圧縮器６０に空きがなければ自己テストの実行を待たせておく。この場合には、パタン発生器４０及び符号圧縮器６０の数の情報も制御原因情報となる。
【0051】
テスト制御器３０は、パタン発生器４０又は符号圧縮器６０の数が回路ブロック５０の数より少ない場合において、複数の回路ブロック５０が自己テスト実行待ち状態であるとき、実行履歴としての通常処理カウント値３１と自己テストカウンタ３２との差分３４が最も大きい回路ブロック５０を優先して自己テストを実行させる。例えば、図６の例において、両カウンタの差分３４が最大となる回路ブロックａに回路ブロックｃより優先して自己テストを実行させる。
【0052】
あるいは、パタン発生器４０又は符号圧縮器６０の数が回路ブロック５０の数より少ない場合において、テスト制御器３０は、実行履歴としての両カウンタの合計３３が小さい回路ブロック５０を優先して自己テストを実行させてもよい。図６の場合には、回路ブロックａと回路ブロックｃとでは、回路ブロックａのほうが合計３３が小さいので、回路ブロックａのほうを優先して自己テストを実行させてよい。
【0053】
また、テスト制御器３０は、複数の回路ブロック５０が自己テスト実行待ちであって、符号圧縮器６０が実行待ちの数以上に空いている場合には、自己テストの消費電力総量を考慮し、消費電力総量が所定の上限値を越えないよう、一度に実行できる自己テストの数に上限を設けて、上限を越える場合については自己テスト実行待ちにしておく。この場合には、消費電力総量の上限値も制御原因情報となる。
【0054】
テスト制御器３０は、通常処理制御器７０に対して通常処理カウント値３１及び自己テストカウント値３２を制御指示として渡す。通常処理制御器７０は、通常処理を各回路ブロック５０に割り振る際に、処理待ちの数より多い数の回路ブロック５０が空いている場合は、通常処理カウント値３１が小さい回路ブロック５０を優先して通常処理を実行させる。これにより、複数の回路ブロック５０における通常処理の回数の偏りを軽減することができ、回路ブロック５０を長持ちさせることができる。
【0055】
このとき、テスト制御器３０は、通常処理カウント値３１及び自己テストカウント値３２のいずれかまたは両方を参照して、上記とは別の方法で優先順位をつけることも可能である。例えば、テスト制御器３０は、両カウンタの合計値３３が最も小さい回路ブロック５０に優先的に待ちジョブを実行させてもよい。
【0056】
また、テスト制御器３０は、自己テストカウント値３２だけでなく、通常処理カウント値３１も加味して、合計３３が設定した数以上にならないよう、制限をかけてもよい。
【0057】
テスト制御器３０は、自己テストを実施しようとする際、通常処理の処理待ちがないかどうか確認し、処理待ちがあれば、通常動作を優先させ、自己テストは実行させないようにしてもよい。
【0058】
テスト制御器３０は、通常処理優先度３５と自己テスト優先度３６に基づいて、自己テスト優先度の方が高い場合には、自己テストのほうを通常処理に優先させて実行させてもよい。また、テスト制御器３０は、パタン発生器４０又は符号圧縮器６０の数が回路ブロック５０の数より少ない場合において、複数の回路ブロック５０が自己テスト実行待ちであるときに、各回路ブロック５０の自己テスト優先度３６を比較して、自己テスト優先度３６が最も高い回路ブロック５０を選択して自己テストを実行させてもよい。
【0059】
例えば、回路ブロックが４つあるときに、自己テストの優先度を最低の「０」にしておくと通常処理のほうを優先させて実行し、自己テストは実行されない。逆に自己テストの優先度を最高の「４」にしておくと、通常処理よりも自己テストを優先させて実行することができる。
【0060】
図８は、自己テスト優先度３６を最低の「０」にした例であり、図９は、図８の場合の各回路ブロック５０の稼働スケジュールの例を示す表である。図９に示すように、時刻５の時点で回路ブロックａの処理が終わるが、通常処理の待ちが１つあり、回路ブロックａの自己テストの優先度が最低であるため、回路ブロックａにおいて自己テストは実行されず、待っていた通常処理が回路ブロックａにおいて実行される。そして、テスト制御器３０は、回路ブロックａにおける通常処理が終わった後の時刻１３に、待っていた回路ブロックａの自己テストを開始させる。
【0061】
図１０は、自己テスト優先度３６を最高の「４」にした例であり、図１１は、図１０の場合の各回路ブロック５０の稼働スケジュールの例を示す表である。図１０に示すように、時刻５の時点で回路ブロックａの処理が終わり、通常処理の待ちが１つあり、自己テストの優先度が最高であるため、自己テストが実行され、待っていた通常処理は引き続き待ちとなる。通常処理が待ち状態にある時刻１１に、回路ブロックｂにおいて通常処理が終了するので、待っていた通常処理は時刻１３より回路ブロックｂにおいて実行される。
【0062】
上述のように、パタン発生器４０及び符号圧縮器６０の個数は、回路ブロック５０の個数と同数、又は回路ブロック５０の個数より少なくてよい。パタン発生器４０及び符号圧縮器６０は、１つであってもよい。
【0063】
図１２は、１つのパタン発生器４０を全ての回路ブロック５０が共用する場合のＬＢＩＳＴ回路の構成の例を示す図である。この例では、複数の回路ブロック５０が同一の機能を有する。すなわち、同一機能の複数の回路ブロック５０に対して、同一のテストパタンがテスト用入力として与えられる。よって、複数の回路ブロック５０が正常に動作すれば、共通のテストパタンに対する応答も同一となる。したがって、テスト制御器３０の期待値比較器３０２では、期待値を１つ記憶させておけばよい。これにより、回路ブロック５０と同数のパタン発生器４０を半導体装置に実装する必要がなくなるため、テスト用の回路面積を削減でき、半導体装置の製造コストを下げることができる。
【0064】
図１２の例では、複数（回路ブロック５０と同数）の符号圧縮器６０が設けられているので、複数の回路ブロック５０が同時に自己テストを実行することが可能である。
【0065】
同一の機能を有する複数の回路ブロック５０がテストパタンを共用する場合には、期待値比較器３０２は、複数の回路ブロック５０のテスト応答をそれぞれあらかじめ記憶された期待値と比較して各回路ブロック５０が正常であるかを判断する代わりに、複数の回路ブロック５０のテスト応答を互いに比較することで、回路ブロック５０が正常であるかを判断できる。この場合には、パタン発生器４０が発生するテストパタンに対応する期待値をあらかじめ用意する必要はなく、それを記憶しておく必要もない。
【0066】
この場合には、テスト制御器３０は、符号比較器３０３による比較の結果、２つ以上の符号圧縮器６０から得られたテスト応答が同一の場合にはいずれの回路ブロック５０も正常であると判断する。また、テスト制御器３０は、テスト応答が異なる場合、いずれかの回路ブロック５０に不具合があると判断する。また、テスト制御器３０は、３つ以上の回路ブロック５０で同時に自己テストを行った場合には、不具合が発生した回路ブロック５０を多数決により特定できる。
【0067】
複数の回路ブロック５０のテスト応答同士を比較する場合には、符号圧縮器６０を使用せず、直接２つ以上の回路ブロック５０の応答同士をテスト応答として比較してもよい。比較の結果、２つ以上のテスト応答が同一であれば、符号圧縮器６０で圧縮値の算出を行わなくとも、回路ブロック５０の不具合を検出することができる。これにより、符号圧縮器６０が不要となり、更にテスト用の回路面積を削減することができる。この場合、符号比較器３０２の代わりに、例えばビット演算を用いるより簡易な比較器を用いることもできる。但し、符号圧縮器６０を使用しない場合、２つ以上の回路ブロック５０に対して同時にテストを実施する必要がある。なお、符号圧縮器６０を用いる場合には、テストタイミングがずれても比較を行うことができる。
【0068】
本実施形態では、予め全てのテストパタンについて期待値を用意して回路に組み込んでおく必要がなくなるので、ＬＢＩＳＴに使用するメモリ容量を削減することができる。また、期待値が設定されているかどうかに関わらず、パタン初期化器３０１で任意の初期値をパタン生成器４０に渡してテストを行うことができる。また、半導体装置製造後に期待値が組み込まれていない新たなテストパタンが必要になった場合でも、回路ブロック５０の不具合を発見することができる。
【0069】
図１３は、パタン発生器４０のみならず、符号圧縮器６０を複数の回路ブロック５０が共用する場合のＬＢＩＳＴ回路の構成の例を示す図である。これにより、回路ブロック５０と同数の符号圧縮器６０を半導体装置に実装する必要がなくなる。この形態により、図１２の例と比較してテスト用の回路面積を更に削減することができ、半導体装置の製造コストを下げることができる。
【0070】
図１３の例では、テスト制御器３０は、複数の回路ブロック５０が同時に自己テストを実行しないように制御する。
【0071】
図１４は、他の実施の形態のＬＢＩＳＴ回路の構成の例を示したもの図である。この例では、回路ブロック５０は、パタン発生器４０からのテストパタンに代えて、通常処理のために通常処理制御器７０が生成する同一内容の処理を実行する。なお、本例においても複数の回路ブロック５０は同一の機能を有する。
【0072】
半導体装置の通常稼働状態において回路ブロック５０のうちの１つに割り当てられる入力そのものがテスト用入力となる。符号圧縮器６０は、図１２の例と同じく、２つ以上で構成される。本実施形態でも、複数の回路ブロック５０が同一の処理を行い、符号比較器３０３は、２つ以上の応答に対して２つ以上の符号圧縮器６０が生成した圧縮値であるテスト応答同士を比較する。符号圧縮器６０が３つ以上あれば、３つ以上の回路ブロック５０で同時にテストを行い、不具合が発生した回路ブロック５０を多数決により特定できる点、また、同時に２つ以上の回路ブロックに対してテストを実施するのであれば、符号圧縮器６０が不要な構成とすることもできること、また、前述の構成では符号比較器３０２の代わりに、より簡易な比較器を用いることができることは、図１２の例と同様である。
【0073】
この構成により、パタン発生器４０が不要になるため、回路面積を更に削減でき、製造コストを下げることができる。また、製品テスト段階において、試験者がテストしたいテスト用入力を回路ブロック５０に入力して、自己テストに利用することができる。ランダムパタンを使用する通常のＬＢＩＳＴ回路とは異なり、ユーザは回路ブロック５０の狙った箇所を重点的に網羅するテストを実行できる。またこの構成では、実使用では起こり得るが設計段階では想定できないパタンに対してもテストを行うことができる。
【0074】
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これらの具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した本具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
【0075】
例えば、パタン発生器４０に異なるテストパタンを生成させてよい。この場合には、想定実行時間が異なるテストバリエーションを生成し、テストバリエーションに対して想定実行時間情報を付加しておいてよい。想定実行時間情報を付加することにより、テスト制御器３０は、実行が短時間で終了するものから長時間に及ぶものまでさまざまなテストバリエーションを選択することができる。
【0076】
テスト制御器３０は、テストを実行しようとする回路ブロック５０の休止状態がどの程度続くのかを参照し、休止時間内に終了する想定実行時間を持つ最適なテストパタンを選択する。想定実行時間にバリエーションを設けることにより、休止時間の不足により標準的な実行時間のテストができない回路ブロック５０に対しても、短時間のテストを実行することができる。また休止時間が長い回路ブロック５０に対しては、長時間のテストを実行することができるので、計算資源を無駄なく使用することができる。
【0077】
また、符号圧縮器６０が複数存在する場合において、パタン発生器４０と通常動作時の制御器７０を切り替えてテストに利用できるようにしてもよい。これにより、期待値が不揮発性メモリに登録されている条件ではそれを用いて回路ブロック５０が正常に動作しているか確認することができ、期待値が登録されていない条件や、制御器の出力で動作する場合では、複数の符号圧縮器６０の圧縮値であるテスト応答同士を比較することにより、回路ブロック５０の不具合を検出することができる。
【0078】
パタン発生器４０や符号圧縮器６０が１つのみの実施形態の場合でも、待機系のパタン発生器４０や符号圧縮器６０が別途用意されていてもよい。パタン発生器４０または圧縮器６０に故障が発生した場合でも、待機系に切り替えてテスト機能を維持することができる。
【0079】
また、複数の回路ブロック５０の機能が互いに異なる場合は、テスト制御器３０は、回路ブロック５０の種別ごとに用意されたテストパタンと期待値の組み合わせを利用する。なお、この構成でも、回路ブロック５０ごとにパタン発生器４０と符号圧縮器６０を設ける必要はなく、半導体装置の回路面積を削減でき、製造コストを下げることができる。また、回路ブロック５０のバリエーションの中に、同一の機能を持つ組み合わせがあるのであれば、上記のように、そのテスト応答同士を比較することで、不具合の発生を知ることができる。
【0080】
テスト制御器３０及び通常処理制御器７０に電源制御の仕組みを加え、通常処理終了後に自己テストを実施し、その後処理要求が無い場合には当該ブロックの電源を落とすことで、低消費電力にしてもよい。
【0081】
また、上記の実施の形態では、テスト制御器３０は、制御原因情報として、通常処理の優先度３５と自己テストの優先度３６とを有していたが、いずれか一方のみを有していてもよい。テスト制御器３０は、通常処理優先度３５を記憶している場合には、通常処理優先度３５が低い回路ブロック５０に優先的に自己テストを実行させ、あるいは、自己テスト優先度３６を記憶している場合には、自己テスト優先度３６が高い回路ブロック５０に優先的に自己テストを実行させる。
【符号の説明】
【0082】
１０：ＤＦＰ、３０：テスト制御器、４０：パタン発生器、５０：回路ブロック、
６０：符号圧縮器、７０：通常処理制御器、８０：入力選択器、９０：出力選択器
６０：符号圧縮器、７０：通常処理制御器、８０：入力選択器、９０：出力選択器
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】