特許 7497668 トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-03

(45)【発行日】2024-06-11

(54)【発明の名称】トランジスタ

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240604BHJP

   H01L 29/786 20060101ALI20240604BHJP

   H01L 21/28 20060101ALI20240604BHJP

   H01L 21/283 20060101ALI20240604BHJP

   H01L 29/423 20060101ALI20240604BHJP

   H01L 29/49 20060101ALI20240604BHJP

【ＦＩ】

H01L29/78 617V

H01L21/28 K

H01L21/28 301B

H01L21/283 C

H01L29/58 G

H01L29/78 617K

H01L29/78 617T

H01L29/78 618B

【請求項の数】 6

(21)【出願番号】P 2020176408

(22)【出願日】2020-10-21

(65)【公開番号】P2022067695

(43)【公開日】2022-05-09

【審査請求日】2023-04-21

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】100136098

【弁理士】

【氏名又は名称】北野 修平

(74)【代理人】

【識別番号】100137246

【弁理士】

【氏名又は名称】田中 勝也

(72)【発明者】

【氏名】三橋 史典

(72)【発明者】

【氏名】舘野 泰範

(72)【発明者】

【氏名】足立 真寛

(72)【発明者】

【氏名】山本 喜之

【審査官】田付 徳雄

(56)【参考文献】

【文献】米国特許出願公開第２０１２／００５６１６１（ＵＳ，Ａ１）

【文献】特開２０１９－０２１６５６（ＪＰ，Ａ）

【文献】特開２０１７－１５２６４３（ＪＰ，Ａ）

【文献】特開２０００－１５０８９８（ＪＰ，Ａ）

【文献】特開２０１２－００１４３１（ＪＰ，Ａ）

【文献】特開２０１７－１９５３５８（ＪＰ，Ａ）

【文献】特開平０７－２８３１６６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／００９２０５４（ＵＳ，Ａ１）

【文献】特開２００４－２１４６２７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／２８３

Ｈ０１Ｌ ２９／４２３

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

ゲート電極と、ソース電極と、前記ソース電極と離れて配置されるドレイン電極と、を備え、前記ソース電極から前記ドレイン電極へ向かう方向をゲート長方向とするトランジスタであって、
第１面を有する絶縁性のベース部と、
前記第１面上に配置されるグラフェン膜と、
ゲート長方向と垂直なゲート幅方向に延びる帯状の形状を有し、前記第１面と対向する面と反対側の面である前記グラフェン膜の第２面上に配置されるゲート絶縁膜と、を備え、
前記ソース電極は、前記ベース部に搭載され、前記グラフェン膜と接触するように配置され、
前記ドレイン電極は、前記ベース部に搭載され、前記グラフェン膜と接触し、ゲート長方向において前記ゲート絶縁膜を挟んで前記ソース電極と反対側に配置され、
前記ゲート電極は、ゲート幅方向に延びる帯状の形状を有し、第２面と対向する面と反対側の面である前記ゲート絶縁膜の第３面上に配置され、
前記ゲート電極は、
前記ゲート絶縁膜に接触して配置され、アルミニウムおよび酸素から構成される第１層と、
前記第１層上に配置され、ゲート長方向の長さが、前記ゲート絶縁膜のゲート長方向の長さよりも長い第２層と、を含み、
前記ゲート長方向における前記第２層の両端部のうちの前記グラフェン膜と対向する領域は、角部を丸めるように凹んでおり、
ゲート幅方向に垂直であって前記ゲート電極を含む断面において、前記第１層のゲート長方向の端部に含まれる酸素の含有割合は、前記第１層のゲート長方向の中央部に含まれる酸素の含有割合よりも多い、トランジスタ。

【請求項2】

前記第１層の厚さは、１ｎｍ以上２０ｎｍ以下である、請求項１に記載のトランジスタ。

【請求項3】

前記第１層に含まれる酸素の含有割合は、アルミニウム１に対して０以上２以下である、請求項１または請求項２に記載のトランジスタ。

【請求項4】

前記断面において、前記ソース電極および前記ドレイン電極と前記ゲート絶縁膜とのゲート長方向の間隔はそれぞれ、０μｍ以上１μｍ以下である、請求項１から請求項３のいずれか１項に記載のトランジスタ。

【請求項5】

前記グラフェン膜の原子層の数は、１以上５以下である、請求項１から請求項４のいずれか１項に記載のトランジスタ。

【請求項6】

前記断面において、前記第２層のゲート長方向の長さは、１００ｎｍ以上２０μｍ以下である、請求項１から請求項５のいずれか１項に記載のトランジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、トランジスタに関するものである。

【背景技術】

【0002】

グラフェンは、炭素原子がｓｐ^２混成軌道を形成して平面的に結合した物質である。このような炭素原子の結合状態に起因して、グラフェンにおけるキャリア（電子および正孔）の移動度は、極めて高い。グラフェンをトランジスタのチャネルとして有効に利用することができれば、高周波での利用等、トランジスタの性能の向上を図ることができる。

【0003】

ＳｉＣ（炭化珪素）から構成される基板を加熱して珪素原子を離脱させることで基板の表層部をグラフェンに変換し、このグラフェンをチャネル領域として利用したトランジスタを得る方法が提案されている（たとえば、非特許文献１参照）。非特許文献１に開示されたトランジスタにおいては、グラフェン上に絶縁膜を形成し、その上にＴ型のゲート電極を形成している。ゲート電極および絶縁膜を挟むようにして、ソース電極およびドレイン電極が形成されている。

【先行技術文献】

【非特許文献】

【0004】

【文献】Ｚｅｌｅｉ Ｇｕｏ ｅｔ ａｌ．、“Ｒｅｃｏｒｄ Ｍａｘｉｍｕｍ Ｏｓｃｉｌｌａｔｉｏｎ Ｆｒｅｑｕｅｎｃｙ ｉｎ Ｃ－ｆａｃｅ Ｅｐｉｔａｘｉａｌ Ｇｒａｐｈｅｎｅ Ｔｒａｎｓｉｓｔｏｒｓ”、Ｎａｎｏ Ｌｅｔｔｅｒｓ １３，３，９４２（２０１３）

【発明の概要】

【発明が解決しようとする課題】

【0005】

非特許文献１に開示のトランジスタにおいては、形成したＴ型のゲート電極および絶縁膜をマスクとしたセルフアラインを利用してソース電極およびドレイン電極を形成している。このような製造方法によると、Ｔ型のゲート電極のゲート長方向の両端部と、ソース電極およびドレイン電極との空間的な距離が近くなってしまう。その結果、ソース電極またはドレイン電極とゲート電極とが接触してショートするおそれがある。また、Ｔ型のゲート電極のゲート長方向の両端部がゲート電極の自重や製造時における応力によって垂れ下がるおそれがある。このような場合も、ゲート電極がソース電極やドレイン電極と接触してショートしてしまうおそれがある。このように、製造時における電極同士の接触に基づくショート不良が多いと、歩留まりが低くなり、生産効率が低下してしまう。そこで、生産効率の向上を図ることができるトランジスタを提供することを目的の１つとする。

【課題を解決するための手段】

【0006】

本開示に従ったトランジスタは、ゲート電極と、ソース電極と、ソース電極と離れて配置されるドレイン電極と、を備え、ソース電極からドレイン電極へ向かう方向をゲート長方向とする。トランジスタは、第１面を有する絶縁性のベース部と、第１面上に配置されるグラフェン膜と、ゲート長方向と垂直なゲート幅方向に延びる帯状の形状を有し、第１面と対向する面と反対側の面であるグラフェン膜の第２面上に配置されるゲート絶縁膜と、を備える。ソース電極は、ベース部に搭載され、グラフェン膜と接触するように配置される。ドレイン電極は、ベース部に搭載され、グラフェン膜と接触し、ゲート長方向においてゲート絶縁膜を挟んでソース電極と反対側に配置される。ゲート電極は、ゲート幅方向に延びる帯状の形状を有し、第２面と対向する面と反対側の面であるゲート絶縁膜の第３面上に配置される。ゲート電極は、ゲート絶縁膜に接触して配置され、アルミニウムおよび酸素から構成される第１層と、第１層上に配置され、ゲート長方向の長さが、ゲート絶縁膜のゲート長方向の長さよりも長い第２層と、を含む。ゲート幅方向に垂直であってゲート電極を含む断面において、第１層のゲート長方向の端部に含まれる酸素の含有割合は、第１層のゲート長方向の中央部に含まれる酸素の含有割合よりも多い。

【発明の効果】

【0007】

上記トランジスタによれば、生産効率の向上を図ることができる。

【図面の簡単な説明】

【0008】

【図1】図１は、実施の形態１におけるトランジスタの構造を示す概略断面図である。

【図2】図２は、実施の形態１におけるトランジスタの製造方法の代表的な工程を示すフローチャートである。

【図3】図３は、グラフェン膜が形成されたベース部（基板）の概略断面図である。

【図4】図４は、グラフェン膜がパターニングされた状態を示す概略断面図である。

【図5】図５は、絶縁膜を形成した状態を示す概略断面図である。

【図6】図６は、ゲート電極を形成した状態を示す概略断面図である。

【図7】図７は、ウェットエッチング終了後の状態を示す概略断面図である。

【図8】図８は、第１層の有無とトランジスタの歩留まりとの関係を示すグラフである。

【発明を実施するための形態】

【0009】

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。本開示に係るトランジスタは、ゲート電極と、ソース電極と、ソース電極と離れて配置されるドレイン電極と、を備え、ソース電極からドレイン電極へ向かう方向をゲート長方向とする。トランジスタは、第１面を有する絶縁性のベース部と、第１面上に配置されるグラフェン膜と、ゲート長方向と垂直なゲート幅方向に延びる帯状の形状を有し、第１面と対向する面と反対側の面であるグラフェン膜の第２面上に配置されるゲート絶縁膜と、を備える。ソース電極は、ベース部に搭載され、グラフェン膜と接触するように配置される。ドレイン電極は、ベース部に搭載され、グラフェン膜と接触し、ゲート長方向においてゲート絶縁膜を挟んでソース電極と反対側に配置される。ゲート電極は、ゲート幅方向に延びる帯状の形状を有し、第２面と対向する面と反対側の面であるゲート絶縁膜の第３面上に配置される。ゲート電極は、ゲート絶縁膜に接触して配置され、アルミニウムおよび酸素から構成される第１層と、第１層上に配置され、ゲート長方向の長さが、ゲート絶縁膜のゲート長方向の長さよりも長い第２層と、を含む。ゲート幅方向に垂直であってゲート電極を含む断面において、第１層のゲート長方向の端部に含まれる酸素の含有割合は、第１層のゲート長方向の中央部に含まれる酸素の含有割合よりも多い。

【0010】

本開示のトランジスタは、絶縁性のベース部上に配置されるグラフェン膜を含む。グラフェン膜におけるキャリア（電子および正孔）の移動度は、極めて高い。したがって、トランジスタのチャネル領域としてグラフェン膜を利用することにより、高周波での動作が可能となる。また、本開示のトランジスタによれば、ゲート電極は、ゲート絶縁膜のゲート長方向の長さよりも長い第２層を含む。このような第２層を含むＴ型のゲート電極は、ゲート絶縁膜のゲート長方向の長さを短くして、ソース電極とドレイン電極との距離を短くすることができる。よって、電極間の抵抗を小さくすることができ、高周波の応答性を高めることができる。

【0011】

本発明者らは、Ｔ型のゲート電極を含むトランジスタについて、検討を行った。そして、上記構造を有するトランジスタについて、製造時にゲート電極とソース電極およびドレイン電極のそれぞれとが接触するおそれを回避すべく鋭意検討し、ゲート電極とソース電極およびドレイン電極のそれぞれとの空間的な距離を確保すれば良いと考えた。

【0012】

本開示のトランジスタによれば、ゲート電極は、ゲート絶縁膜の第３面上に配置され、アルミニウムおよび酸素から構成される第１層を含む。第１層のゲート長方向の端部に含まれる酸素の含有割合は、第１層のゲート長方向の中央部に含まれる酸素の含有割合よりも多い。このような構成によると、ゲート絶縁膜上にアルミニウムおよび酸素を含む第１層を形成する際に、アルミニウムおよび酸素を含む第１層において、ゲート長方向の端部が自然酸化し、絶縁性のアルミナ（Ａｌ_２Ｏ_３）を形成する。形成されたアルミナは、元となるアルミニウムと比較して、酸素を取り込むことにより３倍程度体積が膨張する。この時、第１層のゲート長方向の端部がゲート電極のうちの第２層のゲート長方向の端部を持ち上げるようにして膨張する。よって、ゲート電極のうちの第２層のゲート長方向の端部を、後にソース電極およびドレイン電極が形成される領域から遠ざけることができる。すなわち、ゲート電極とソース電極およびドレイン電極のそれぞれとの空間的な距離を確実に確保することができる。

【0013】

また、トランジスタの製造時においてゲート絶縁膜にウェットエッチングを実施してソース電極およびドレイン電極が形成される領域を確保する際に、第１層のゲート長方向の端部のアルミナがウェットエッチングによって除去され、アルミニウムが露出する場合がある。このような場合でも、露出したアルミニウムが再度自然酸化され、アルミナが形成される。このようにして、第１層のゲート長方向の端部にアルミナが位置する構造を維持することができる。その結果、ゲート電極と、ソース電極およびドレイン電極との空間的な距離をそれぞれ大きく確保することができ、製造時において、ゲート電極と、ソース電極およびドレイン電極のそれぞれとが接触してショートするおそれを低減することができる。その結果、歩留まりが低くなることを抑制して、トランジスタの生産効率の向上を図ることができる。

【0014】

上記トランジスタにおいて、第１層の厚さは、１ｎｍ以上２０ｎｍ以下であってもよい。このようにすることにより、ゲート電極と、ソース電極およびドレイン電極との空間的な距離をそれぞれ大きく確保しながら、第１層における第２層のゲート長方向の端部の持ち上げを確実にすることができる。

【0015】

上記トランジスタにおいて、第１層に含まれる酸素の含有割合は、アルミニウム１に対して０以上２以下であってもよい。このようにすることにより、より確実に電極同士の接触によるショートのおそれを低減しながら、生産効率の向上を図ることができる。

【0016】

上記トランジスタにおいて、ソース電極およびドレイン電極とゲート絶縁膜とのゲート長方向の間隔はそれぞれ、０μｍ以上１μｍ以下であってもよい。このようにすることにより、ソース電極とトレイン電極との距離を短くして、高周波の応答性をより高めることができる。

【0017】

上記トランジスタにおいて、グラフェン膜の原子層の数は、１以上５以下であってもよい。このようにすることにより、キャリアの高い移動度を安定して確保することができるグラフェン膜を備えるトランジスタとすることができる。

【0018】

上記トランジスタにおいて、第２層のゲート長方向は、１００ｎｍ以上２０μｍ以下であってもよい。このようにすることにより、ゲート抵抗の低下を図りつつ、生産効率の向上を図ることができる。

【0019】

［本開示の実施形態の詳細］
次に、本開示のトランジスタの一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。

【0020】

（実施の形態１）
本開示の実施の形態１に係るトランジスタについて説明する。図１は、実施の形態１におけるトランジスタの構造を示す概略断面図である。図１において、ベース部およびグラフェン膜の厚さ方向は、矢印Ｔで示す向きまたはその逆の向きで示される。トランジスタのゲート長方向は、後述するソース電極１６からドレイン電極１７へ向かう方向としている。ゲート長方向は、矢印Ｗで示す向きまたはその逆の向きで示される。図１は、ゲート長方向に垂直な方向であるゲート幅方向に垂直であってゲート電極を含む断面である。

【0021】

図１を参照して、実施の形態１におけるトランジスタ１１は、ＭＯＳＦＥＴ（Ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。トランジスタ１１は、絶縁性のベース部１２と、グラフェン膜１３と、ゲート絶縁膜１４と、ゲート電極１５と、ソース電極１６と、ドレイン電極１７と、を含む。

【0022】

ベース部１２は、炭化珪素（ＳｉＣ）から構成されている。炭化珪素は、六方晶ＳｉＣであって、たとえば６Ｈ構造を有する。なお、ベース部１２は、六方晶であって４Ｈ構造を有してもよい。ベース部１２は、ベース部１２の厚さ方向の一方に位置する第１面１２ａを有する。

【0023】

グラフェン膜１３は、ベース部１２の第１面１２ａ上に配置される。グラフェン膜１３は、ベース部１２上の所定の箇所に配置されている。グラフェン膜１３は、厚さ方向における一方の主面１３ｂが第１面１２ａと対向して配置される。グラフェン膜１３は、厚さ方向において主面１３ｂと反対側に位置する他方の主面である第２面１３ａを有する。グラフェン膜１３の原子層の数は、１以上５以下である。このようにすることにより、キャリアの高い移動度を安定して確保することができるグラフェン膜１３を備えるトランジスタ１１とすることができる。

【0024】

ゲート絶縁膜１４は、第１面１２ａと対向する面と反対側の面であるグラフェン膜１３の第２面１３ａ上に配置される。ゲート絶縁膜１４は、一方の主面１４ｂが第２面１３ａと対向して配置される。ゲート絶縁膜１４は、ゲート長方向と垂直なゲート幅方向に延びる帯状の形状を有する。トランジスタ１１のゲート幅方向は、Ｔ－Ｗ平面に垂直な方向である。ゲート絶縁膜１４は、ベース部１２の厚さ方向において主面１４ｂと反対側に位置する他方の主面である第３面１４ａを有する。ゲート絶縁膜１４は、たとえばアルミナ（Ａｌ_２Ｏ_３）から構成されている。ゲート絶縁膜１４は、たとえばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜されている。ゲート絶縁膜１４の厚さＤ_１としては、たとえば３０ｎｍが選択される。ゲート絶縁膜１４のゲート長方向の長さＬ_１は、後述するゲート電極１５の第１層２１のゲート長方向の長さと同じであり、第２層２２のゲート長方向の長さＬ_４よりも小さい。

【0025】

ゲート電極１５は、第２面１３ａと対向する面と反対側の面であるゲート絶縁膜１４の第３面１４ａ上に配置される。ゲート電極１５は、ゲート長方向と垂直なゲート幅方向に延びる帯状の形状を有する。ゲート電極１５の構成については、後に詳述する。

【0026】

ソース電極１６は、ベース部１２に搭載されている。具体的には、ソース電極１６は、第１面１２ａおよび第２面１３ａ上に配置されている。ソース電極１６は、グラフェン膜１３と接触するように配置されている。本実施形態においては、ソース電極１６は、ゲート長方向において、ゲート絶縁膜１４と間隔をあけて配置されている。すなわち、ゲート長方向において、ソース電極１６とゲート絶縁膜１４との間に、空隙１８ａを有する。ソース電極１６とゲート絶縁膜１４のゲート長方向の間隔Ｌ_２は、１μｍ以下である。ソース電極１６は、グラフェン膜１３とオーミック接触が可能な導電体、たとえばニッケル（Ｎｉ）／金（Ａｕ）から構成されている。ソース電極１６は、蒸着法により形成されている。具体的には、ニッケルの厚さが１０ｎｍとなり、金の厚さが１５ｎｍとなるように各元素が蒸着され、成膜されている。

【0027】

ドレイン電極１７は、ベース部１２に搭載されている。具体的には、ドレイン電極１７は、第１面１２ａおよび第２面１３ａ上に配置されている。ドレイン電極１７は、グラフェン膜１３と接触するように配置されている。本実施形態においては、ドレイン電極１７は、ゲート長方向において、ゲート絶縁膜１４と間隔をあけて配置されている。すなわち、ゲート長方向において、ドレイン電極１７とゲート絶縁膜１４との間に、空隙１８ｂを有する。ドレイン電極１７とゲート絶縁膜１４のゲート長方向の間隔Ｌ_３は、１μｍ以下である。ドレイン電極１７は、ソース電極１６と離れて配置されている。具体的には、図１に示す断面において、ドレイン電極１７は、ゲート絶縁膜１４を挟んでソース電極１６と反対側に配置される。ドレイン電極１７は、グラフェン膜１３とオーミック接触が可能な導電体、たとえばニッケル（Ｎｉ）／金（Ａｕ）から構成されている。ソース電極１６は、蒸着法により形成されている。具体的には、ニッケルの厚さが１０ｎｍとなり、金の厚さが１５ｎｍとなるように各元素が蒸着され、成膜されている。

【0028】

次に、ゲート電極１５の構成について説明する。ゲート電極１５は、第１層２１と、第２層２２と、を含む。第１層２１は、ゲート絶縁膜１４に接触して配置される。第１層２１は、一方の主面２１ｂが第３面１４ａと対向して配置される。第１層２１は、ベース部１２の厚さ方向において主面２１ｂと反対側に位置する他方の主面である第４面２１ａを有する。第１層２１は、アルミニウム（Ａｌ）および酸素（Ｏ）から構成される。第１層２１は、蒸着法により形成されている。具体的には、アルミニウムの厚さＤ_２が３ｎｍとなるように第３面１４ａ上にアルミニウムが蒸着され、成膜されている。図１に示す断面において、第１層２１のゲート長方向の両端部２３ａ，２３ｂに含まれる酸素の含有割合は、第１層２１のゲート長方向の中央部２４に含まれる酸素の含有割合よりも多い。また、第１層２１に含まれる酸素の含有割合は、アルミニウム１に対して０以上２以下である。具体的には、中央部２４は、アルミニウムから構成されている。両端部２７ａ，２７ｂは、アルミナから構成されている。両端部２７ａ，２７ｂを構成するアルミナは、第３面１４ａ上に蒸着したアルミニウムの酸化により形成される。酸化は、たとえば大気雰囲気中に露出することによる自然酸化であってもよい。

【0029】

第２層２２は、第４面２１ａ上に配置される。第２層は、一方の主面２２ｂが第４面２１ａと対向して配置される。第２層２２は、導電体、たとえばニッケル（Ｎｉ）／金（Ａｕ）から構成されている。第２層２２は、蒸着法により形成されている。具体的には、ニッケルの厚さが２５ｎｍとなり、金の厚さが１５０ｎｍとなるように各元素が蒸着され、成膜されている。また、図１に示す断面において、第２層２２のゲート長方向の長さＬ_４は、ゲート絶縁膜１４のゲート長方向の長さＬ_１よりも大きい。上記トランジスタ１１は、Ｔ型のゲート構造を有する。

【0030】

上記トランジスタ１１において、ゲート電極１５に印加される電圧が閾値電圧未満の状態、すなわち、トランジスタ１１がオフの状態では、ソース電極１６とドレイン電極１７との間（チャネル領域）に位置するグラフェン膜１３にはキャリアとなる電子が十分に存在しない。よって、ソース電極１６とドレイン電極１７との間に電圧が印加されても、非導通の状態が維持される。一方、ゲート電極１５に印加される電圧が閾値電圧以上の状態、すなわち、トランジスタ１１がオンの状態となると、チャネル領域にキャリアとなる電子が生成する。よって、キャリアとなる電子が生成したチャネル領域によってソース電極１６とドレイン電極１７とが電気的に接続された状態となる。このような状態でソース電極１６とドレイン電極１７との間に電圧が印加されると、ソース電極１６とドレイン電極１７との間に電流が流れる。

【0031】

次に、実施の形態１におけるトランジスタ１１の製造方法について、簡単に説明する。図２は、実施の形態１におけるトランジスタ１１の製造方法の代表的な工程を示すフローチャートである。

【0032】

図２を参照して、実施の形態におけるトランジスタ１１の製造方法では、まず工程（Ｓ１０）として、ベース部１２を準備する基板準備工程が実施される。ベース部１２として、たとえば基板が用いられる。この工程（Ｓ１０）では、たとえば直径２インチ（５０．８ｍｍ）の６Ｈ－ＳｉＣから構成される基板が準備される。具体的には、たとえばＳｉＣから構成されるインゴットをスライスすることにより、ＳｉＣから構成される基板が得られる。基板の表面が研磨された後、洗浄等のプロセスを経て、主面の平坦性および清浄性が確保される。

【0033】

次に、工程（Ｓ２０）としてグラフェン膜形成工程が実施される。図３は、グラフェン膜が形成されたベース部１２（基板）の概略断面図である。この工程（Ｓ２０）は、たとえばチャンバーを含む加熱装置（図示せず）を用いて実施することができる。加熱装置に含まれるチャンバー内にベース部１２を配置し、チャンバー内の雰囲気を不活性ガスに置換した後、チャンバー内を減圧下で昇温する。そして、チャンバー内のベース部１２をたとえば１７００℃程度に加熱して１０分間維持する。そうすると、ベース部１２の第１面１２ａ側から珪素原子が離脱し、第１面１２ａを含むベース部１２の表層部がグラフェン膜１３に変換される。このようにして、第２面１３ａを有するグラフェン膜１３が形成される。

【0034】

次に、工程（Ｓ３０）としてグラフェン膜パターニング工程が実施される。図４は、グラフェン膜１３がパターニングされた状態を示す概略断面図である。図４を参照して、この工程（Ｓ３０）は、たとえばグラフェン膜１３を所定の構造にパターニングすることにより実施することができる。具体的には、たとえば残すべきグラフェン膜１３上にマスクを形成し、露出したグラフェン膜１３をドライエッチングにより除去した後、マスクを除去することにより実施することができる。第１面１２ａ上に残ったグラフェン膜１３が、後にトランジスタ１１のチャネル領域を構成する。

【0035】

次に、工程（Ｓ４０）として絶縁膜形成工程が実施される。図５は、絶縁膜を形成した状態を示す概略断面図である。図５を参照して、この工程（Ｓ４０）は、たとえば、パターニングされたグラフェン膜１３の第２面１３ａを含む第１面１２ａ側のベース部１２の全面を覆うように絶縁膜１９を成膜することにより実施される。成膜方法は、たとえばＡＬＤを用いることができる。絶縁膜１９としては、たとえばアルミナ（Ａｌ_２Ｏ_３）が用いられる。

【0036】

次に、工程（Ｓ５０）としてゲート電極形成工程が実施される。ゲート電極１５は、ゲート電極１５を配置する領域以外の領域にマスクを形成し、ゲート電極１５を構成する各元素を蒸着させながら実施する。

【0037】

ここではまず、ゲート電極１５の形成に関し、第１層２１を形成する。第１層２１の形成に関しては、マスクを施した絶縁膜１９に対し、マスクの開口部分にアルミニウムを蒸着させる。この場合、たとえば３ｎｍの厚さとなるようにアルミニウムを蒸着させる。その後、第２層２２を形成する。具体的には、たとえば厚さ２５ｎｍとなるようにニッケルを蒸着させ、その後、たとえば厚さ１５０ｎｍとなるように金を蒸着させる。その後、マスクを除去する。

【0038】

図６は、ゲート電極１５を形成した状態を示す概略断面図である。図６を参照して、マスクを除去した後においては、破線で示す第１層２１のゲート長方向の両端部を含む領域２６ａ，２６ｂは、大気に曝される。そうすると、両端部２７ａ，２７ｂのアルミニウムが自然酸化し、アルミナを形成する。この時、第１層２１のゲート長方向の両端部２７ａ，２７ｂがゲート電極１５のうちの第２層２２のゲート長方向の端部２８ａ，２８ｂをそれぞれ持ち上げるようにして膨張する。なお、第１層２１において、両端部２７ａ，２７ｂの酸素の含有割合は、中央部２９の酸素の含有割合よりも多くなる。このようにして、ゲート電極１５のうちの第２層２２のゲート長方向の両端部２８ａ，２８ｂを、後にソース電極１６およびドレイン電極１７が形成される領域から遠ざけることができる。

【0039】

次に、工程（Ｓ６０）として絶縁膜除去工程が実施される。この工程は、形成したゲート電極１５をマスクとしたウェットエッチングにより実施することができる。弱アルカリ性の溶液を用いてウェットエッチングを実施すると、マスク（ゲート電極１５）によって覆われていない部分の絶縁膜１９が除去される。この時、ゲート電極１５の下部に配置される絶縁膜１９においても、ゲート長方向に若干エッチングされる。すなわち、第１層２１のゲート長方向の長さが短くなるようにエッチングされる。エッチングにより第１層２１のゲート長方向の両端部２７ａ，２７ｂのアルミナが除去される場合がある。

【0040】

図７は、ウェットエッチング終了後の状態を示す概略断面図である。図７を参照して、ウェットエッチングにより、ゲート電極１５が配置された領域以外の絶縁膜１９が除去される。また、第１層２１のゲート長方向においてもエッチングが進行し、両端部２７ａ，２７ｂのアルミナもエッチングにより除去される。そうすると、再び中央部２９のアルミニウムのうちのゲート長方向の両端の領域が、再び大気に曝されることになる。そうすると、図７に示すように、第１層２１のゲート長方向の両端部２３ａ，２３ｂに、再び自然酸化によりアルミナが形成される。

【0041】

次に、工程（Ｓ７０）としてオーミック電極形成工程が実施される。この工程（Ｓ７０）では、オーミック電極、本実施形態においては、ソース電極１６およびドレイン電極１７が形成される。この場合、具体的には、たとえば厚さが１０ｎｍとなるようにニッケルを蒸着させ、その後、たとえば厚さが１５ｎｍとなるように金を蒸着させる。このようにして、図１に示す実施の形態１におけるトランジスタ１１が製造される。

【0042】

上記トランジスタ１１によると、絶縁性のベース部１２上に配置されるグラフェン膜１３を含む。グラフェン膜１３におけるキャリア（電子および正孔）の移動度は、極めて高い。したがって、トランジスタ１１のチャネル領域としてグラフェン膜１３を利用することにより、高周波での動作が可能となる。また、上記トランジスタ１１によれば、ゲート電極１５は、ゲート絶縁膜１４のゲート長方向の長さよりも長い第２層を含む。このような第２層２２を含むＴ型のゲート電極１５は、ゲート絶縁膜１４のゲート長方向の長さを短くして、ソース電極１６とドレイン電極１７との距離を短くすることができる。よって、電極間の抵抗を小さくすることができ、高周波の応答性を高めることができる。

【0043】

また、上記トランジスタ１１によると、ゲート電極１５は、ゲート絶縁膜１４の第３面１４ａ上に配置され、アルミニウムおよび酸素から構成される第１層２１を含む。第１層２１のゲート長方向の端部２３ａ，２３ｂに含まれる酸素の含有割合は、第１層２１のゲート長方向の中央部２４に含まれる酸素の含有割合よりも多い。このような構成によると、ゲート絶縁膜１４上にアルミニウムおよび酸素を含む第１層２１を形成する際に、アルミニウムおよび酸素を含む第１層２１において、ゲート長方向の両端部２７ａ，２７ｂが自然酸化し、絶縁性のアルミナ（Ａｌ_２Ｏ_３）を形成する。この時、第１層２１のゲート長方向の両端部２７ａ，２７ｂがゲート電極１５のうちの第２層２２のゲート長方向の両端部２８ａ，２８ｂを持ち上げるようにして膨張する。よって、ゲート電極１５のうちの第２層２２のゲート長方向の両端部２８ａ，２８ｂを、後にソース電極１６およびドレイン電極１７が形成される領域から遠ざけることができる。すなわち、ゲート電極１５とソース電極１６およびドレイン電極１７のそれぞれとの空間的な距離を確実に確保することができる。

【0044】

また、上記トランジスタ１１の製造時においてゲート絶縁膜１４にウェットエッチングを実施してソース電極１６およびドレイン電極１７が形成される領域を確保する際に、第１層２１のゲート長方向の両端部２８ａ，２８ｂのアルミナがウェットエッチングによって除去され、アルミニウムが露出する場合がある。このような場合でも、露出したアルミニウムが再度自然酸化され、アルミナが形成される。このようにして、第１層２１のゲート長方向の両端部２３ａ，２３ｂにアルミナが位置する構造を維持することができる。その結果、ゲート電極１５と、ソース電極１６およびドレイン電極１７との空間的な距離をそれぞれ大きく確保することができ、製造時において、ゲート電極１５と、ソース電極１６およびドレイン電極１７のそれぞれとが接触してショートするおそれを低減することができる。その結果、歩留まりが低くなることを抑制して、トランジスタ１１の生産効率の向上を図ることができる。

【0045】

本実施形態においては、第１層２１の厚さは、３ｎｍであり、１ｎｍ以上２０ｎｍ以下である。このようなトランジスタ１１は、ゲート電極１５と、ソース電極１６およびドレイン電極１７との空間的な距離をそれぞれ大きく確保しながら、第１層２１における第２層２２のゲート長方向の両端部２８ａ，２８ｂの持ち上げを確実にすることができるトランジスタとなっている。さらに好ましくは、第１層２１の厚さは、１ｎｍ以上５ｎｍ以下とするのがよい。

【0046】

本実施形態において、第１層に含まれる酸素の含有割合は、アルミニウム１に対して０以上２以下である。このようなトランジスタ１１は、より確実に電極同士の接触によるショートのおそれを低減しながら、生産効率の向上を図ることができるトランジスタとなっている。

【0047】

本実施形態において、ソース電極およびドレイン電極とゲート絶縁膜とのゲート長方向の間隔はそれぞれ、１μｍ以下である。このようなトランジスタ１１は、ソース電極１６とドレイン電極１７との距離を短くして、高周波の応答性をより高めることができるトランジスタとなっている。

【0048】

本実施形態において、第２層２２のゲート長方向の長さは、１００ｎｍ以上２０μｍ以下である。このようなトランジスタ１１は、ゲート抵抗の低下を図りつつ、生産効率の向上を図ることができるトランジスタとなっている。さらに好ましくは、第２層２２のゲート長方向の長さは、１００ｎｍ以上５μｍ以下とするのがよい。

【0049】

図８は、第１層２１の有無とトランジスタの歩留まりとの関係を示すグラフである。図８において、縦軸は歩留まり（％）を示し、横軸は、第１層の有無を示す。図８を参照して、第１層２１を含まないトランジスタの場合、歩留まりは非常に低く、１０％程度である。これに対し、第１層２１を含む実施の形態１におけるトランジスタ１１の場合、歩留まりは、５８％となり、非常に高い歩留まりとなっていることが把握できる。

【0050】

（他の実施の形態）
なお、上記の実施の形態においては、ゲート長方向においてソース電極１６およびドレイン電極１７のそれぞれとゲート絶縁膜１４との間に空隙１８ａ，１８ｂを有することとしたが、これに限らず、ソース電極１６とドレイン電極１７のそれぞれとゲート絶縁膜１４との間に空隙１８ａ，１８ｂを有しない構成としてもよい。すなわち、ゲート長方向においてソース電極１６およびドレイン電極１７のそれぞれとゲート絶縁膜１４とが接触していてもよい。具体的には、ソース電極１６およびドレイン電極１７とゲート絶縁膜１４とのゲート長方向の間隔はそれぞれ、０μｍ以上１μｍ以下であってもよい。このようにすることにより、ソース電極１６とドレイン電極１７との距離を短くして、高周波の応答性をより高めることができる。さらに好ましくは、ソース電極１６およびドレイン電極１７とゲート絶縁膜１４とのゲート長方向の間隔はそれぞれ、０μｍ以上０．５μｍ以下とするのがよい。

【0051】

また、上記の実施の形態においては、絶縁膜１９としてアルミナを用いることとしたが、これに限らず、他の材質の絶縁膜を用いてもよい。ゲート電極１５等、電極を構成する材質についても、他の材料を用いることにしてもよい。

【0052】

なお、上記の実施の形態においては、トランジスタは、ＭＯＳＦＥＴである場合について説明したが、これに限らず、本開示のトランジスタは、たとえばＭＥＳＦＥＴ（Ｍｅｔａｌ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってもよいし、ＭＩＳＦＥＴ（Ｍｒｔａｌ－ｉｎｓｕｌａｔｏｒ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。

【0053】

また、上記の実施の形態においては、ベース部としての基板の材質として炭化珪素を用いることとしたが、これに限らず、基板の材質は、たとえばサファイアであってもよいし、シリコン単体であってもよい。すなわち、基板としてサファイア基板やシリコン基板を用いることにしてもよい。

【0054】

今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【産業上の利用可能性】

【0055】

本開示のトランジスタは、生産効率の向上が求められる場合に特に有利に適用され得る。

【符号の説明】

【0056】

１１ トランジスタ
１２ ベース部
１２ａ 第１面
１３ｂ，１４ｂ，２１ｂ，２２ｂ 主面
１３ グラフェン膜
１３ａ 第２面
１４ 絶縁膜
１４ａ 第３面
１５ ゲート電極
１６ ソース電極
１７ ドレイン電極
１８ａ，１８ｂ 空隙
１９ 絶縁膜
２１ 第１層
２１ａ 第４面
２２ 第２層
２３ａ，２３ｂ，２７ａ，２７ｂ，２８ａ，２８ｂ 端部
２４，２９ 中央部
２６ａ，２６ｂ 領域
Ｔ，Ｗ 矢印
Ｌ_１，Ｌ_４ 長さ
Ｌ_２，Ｌ_３ 間隔
Ｄ_１，Ｄ_２ 厚さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】