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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-03
(45)【発行日】2024-06-11
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G06N 3/065 20230101AFI20240604BHJP
G06G 7/60 20060101ALI20240604BHJP
【ＦＩ】
G06N3/065
G06G7/60
【請求項の数】
3
(21)【出願番号】P 2023099797
(22)【出願日】2023-06-19
(62)【分割の表示】P 2019524543の分割
【原出願日】2018-06-11
(65)【公開番号】P2023130364
(43)【公開日】2023-09-20
【審査請求日】2023-06-26
(31)【優先権主張番号】P 2017121141
(32)【優先日】2017-06-21
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】黒川 義元
(72)【発明者】
【氏名】原田 伸太郎
【審査官】千葉 久博
(56)【参考文献】
【文献】特開２０１７－１０２９０５（ＪＰ，Ａ）
【文献】特開２０１６－９９７０７（ＪＰ，Ａ）
【文献】特開２００８－１９１２６３（ＪＰ，Ａ）
【文献】特開２００８－１１３２９５（ＪＰ，Ａ）
【文献】特開昭５３－９４４１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１０／０２４１６０１（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｎ ３／０６５
Ｇ０６Ｇ ７／６０
(57)【特許請求の範囲】
【請求項1】
シフトレジスタ群と、Ｄ／Ａコンバータと、
積和演算回路と、
第１の回路と、を有し、
前記シフトレジスタ群の一のシフトレジスタは、画像データのうち行方向のデータを取り込む機能を有し、
前記シフトレジスタ群の一のシフトレジスタは、取り込んだデータを１列分シフトし且つ一部のデータを前記Ｄ／Ａコンバータへ出力する動作を繰り返す機能を有し、
前記第１の回路は、前記シフトレジスタから前記Ｄ／Ａコンバータへ出力される前記データを補正する機能を有し、
前記Ｄ／Ａコンバータは、入力されたデータをアナログデータに変換して、前記積和演算回路へ出力する機能を有し、
前記積和演算回路は、アナログメモリを有し、
前記アナログメモリには、パラメータが保存されており、
前記積和演算回路は、入力されたデータと、前記パラメータとを、積和演算した結果を出力する機能を有する、半導体装置。
【請求項2】
Ｄ／Ａコンバータと、シフトレジスタ群と、
積和演算回路と、
第１の回路と、を有し、
前記Ｄ／Ａコンバータには、画像データが入力され、
前記Ｄ／Ａコンバータは、入力されたデータをアナログデータに変換して、前記シフトレジスタ群へ出力する機能を有し、
前記シフトレジスタ群の一のシフトレジスタは、入力されたデータのうち画像の行方向のデータを取り込む機能を有し、
前記シフトレジスタ群の一のシフトレジスタは、取り込んだデータを１列分シフトし且つ一部のデータを前記積和演算回路へ出力する動作を繰り返す機能を有し、
前記第１の回路は、前記シフトレジスタから前記積和演算回路へ出力される前記データを補正する機能を有し、
前記積和演算回路は、アナログメモリを有し、
前記アナログメモリには、パラメータが保存されており、
前記積和演算回路は、入力されたデータと、前記パラメータとを、積和演算した結果を出力する機能を有する、半導体装置。
【請求項3】
請求項１又は請求項２において、プーリング回路を有し、
前記積和演算回路は、前記積和演算した結果を前記プーリング回路へ出力する、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一形態は、ニューラルネットワークを有する半導体装置に関する。特に、ニューラルネットワークを利用した画像認識が可能な半導体装置に関する。
【0002】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、記憶装置、電気光学装置、蓄電装置、半導体回路および電子機器は、半導体装置を有する場合がある。
【0003】
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【背景技術】
【0004】
ニューラルネットワークは、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、ニューラルネットワークを構築する種々の研究が進められている。
【0005】
ニューラルネットワークは、ニューロンとシナプスで構成される神経回路網を模した回路構成を有している。それぞれのニューロンには複数のデータが入力され、それぞれのデータは結合の強度を表す「重み係数」と掛け合わされ、その結果が足しあわされる。このようにして得られた積和演算の結果が閾値を超えたとき、ニューロンはハイレベルの信号を出力し、この現象は「発火」と呼ばれている。
【0006】
ニューラルネットワークは、例えば、画像認識の分野において利用される。
【0007】
画像認識の分野では、画像データにフィルタのパラメータをスライドさせながら掛け合わせ、画像データの特徴を検出する畳み込み演算が行われている。畳み込み演算は複数回行われ、最初の方の畳み込み演算では画像のエッジなどを検出し、後の方の畳み込み演算では画像の形やパターンなど、複雑な特徴を検出する。
【0008】
また、画像認識の分野において、画像データを小さな領域に区切り、その中から、例えば、最大値を取り出すプーリング処理が行われている。プーリング処理は、物体の位置が変化しても同一の物体であるとみなすことができ、畳み込み演算で検出された特徴などの位置ずれを許容することができる。プーリング処理は畳み込み演算の後で行われることが多く、例えば、畳み込み演算とプーリング処理が組み合わされて複数回行われる。
【0009】
ニューラルネットワークが画像認識の分野において利用される場合、画像認識の分野における画像データとフィルタのパラメータは、それぞれ、ニューラルネットワークにおける、ニューロンに入力される複数のデータと重み係数に相当する。すなわち、画像認識の分野における畳み込み演算は積和演算であり、積和演算回路による演算、画像データの積和演算回路への取り込み、積和演算後のプーリング処理等において、スピードおよび効率的な処理が求められている。
【0010】
特許文献１には、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのプロセッサを用いて、ニューラルネットワークによる機械学習を行い、手書き文字の認識を行う例が開示されている。
【0011】
また、近年、チャネル形成領域に酸化物半導体または金属酸化物を用いたトランジスタ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、以下、ＯＳトランジスタという）が注目されている。ＯＳトランジスタはオフ電流が極めて小さい。そのことを利用して、ＯＳトランジスタを用いたアプリケーションが提案されている。例えば、特許文献２では、ニューラルネットワークの学習に、ＯＳトランジスタを用いた例が開示されている。
【先行技術文献】
【特許文献】
【0012】
【文献】特開２００５‐１８２７８５号公報
【文献】特開２０１６‐２１９０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
ニューラルネットワークを利用した演算において、主な演算は積和演算であり、ニューラルネットワークを利用した画像認識は、積和演算の繰り返しによる膨大な計算量が必要である。そのため、ＣＰＵやＧＰＵなどのデジタル回路を用いてニューラルネットワークを構築する場合、必要となるトランジスタ数が膨大となり、消費電力が高く非効率であった。
【0014】
また、ニューラルネットワークを画像認識に利用する場合、積和演算のスピードを高めても、入力データとなる画像データを積和演算回路に取り込む速度が全体の律速となる場合があった。
【0015】
本発明の一形態は、効率的に画像認識を行うことが可能な半導体装置を提供することを課題の一つとする。また、本発明の一形態は、効率的に積和演算を行うことが可能な半導体装置を提供することを課題の一つとする。また、本発明の一形態は、新規な半導体装置を提供することを課題の一つとする。
【0016】
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【0017】
本発明の一形態は、シフトレジスタ群と、Ｄ／Ａコンバータと、積和演算回路と、を有する半導体装置である。シフトレジスタ群は、画像データを取り込み、画像データをシフトする動作、および、画像データの一部をＤ／Ａコンバータへ出力する動作を行う。Ｄ／Ａコンバータは、画像データの一部をアナログデータに変換して、積和演算回路へ出力することを特徴とする。
【0018】
また、上記形態において、積和演算回路は、アナログメモリを有し、アナログメモリには、パラメータが保存されている。積和演算回路は、画像データの一部と、パラメータとを、積和演算した結果を出力することを特徴とする。
【0019】
また、上記形態において、アナログメモリを構成するトランジスタは、チャネル形成領域に金属酸化物を含む。
【0020】
また、本発明の一形態は、Ｄ／Ａコンバータと、シフトレジスタ群と、積和演算回路と、を有する半導体装置である。Ｄ／Ａコンバータには画像データが入力され、Ｄ／Ａコンバータは、画像データをアナログデータに変換した第１のデータを、シフトレジスタ群へ出力する。シフトレジスタ群は、第１のデータをシフトする動作、および、第１のデータの一部を第２のデータとして、積和演算回路へ出力する動作を行う。積和演算回路は、アナログメモリを有し、アナログメモリには、パラメータが保存されている。積和演算回路は、第２のデータと、パラメータとを、積和演算した結果を出力することを特徴とする。
【0021】
また、上記形態において、アナログメモリを構成するトランジスタは、チャネル形成領域に金属酸化物を含む。
【0022】
また、上記形態において、シフトレジスタ群を構成するトランジスタは、チャネル形成領域に金属酸化物を含む。
【0023】
また、本発明の一形態は、シフトレジスタ群と、Ｄ／Ａコンバータと、積和演算回路と、プーリング回路と、を有する半導体装置である。シフトレジスタ群は、画像データを取り込み、画像データをシフトする動作、および、画像データの一部をＤ／Ａコンバータへ出力する動作を行う。Ｄ／Ａコンバータは、画像データの一部をアナログデータに変換した第１のデータを、積和演算回路へ出力する動作を行う。積和演算回路にはパラメータが保存されており、積和演算回路は、第１のデータと、パラメータとを、積和演算した第２のデータを、プーリング回路へ出力することを特徴とする。
【0024】
また、上記形態において、積和演算回路は、アナログメモリを有し、パラメータは、アナログメモリに保存されていることを特徴とする。
【0025】
また、上記形態において、アナログメモリを構成するトランジスタは、チャネル形成領域に金属酸化物を含む。
【発明の効果】
【0026】
本発明の一形態により、効率的に画像認識を行うことが可能な半導体装置を提供することができる。また、本発明の一形態により、効率的に積和演算を行うことが可能な半導体装置を提供することができる。また、本発明の一形態により、新規な半導体装置を提供することができる。
【0027】
なお、本発明の一形態の効果は、上記列挙した効果に限定されない。また、上記列挙した効果は、他の効果の存在を妨げるものではない。他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一形態は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一形態は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【0028】
【図1】（Ａ）画像データの概念を示す図、（Ｂ）フィルタのパラメータの概念を示す図。
【図2】（Ａ）半導体装置の構成例を示すブロック図、（Ｂ）シフトレジスタが取り込む画像データを示す図、（Ｃ）シフトレジスタが画像データを取り込む様子を示す図。
【図3】シフトレジスタ群の一部と積和演算回路の動作を示す概念図。
【図4】シフトレジスタ群の一部と積和演算回路の動作を示す概念図。
【図5】シフトレジスタ群の一部と積和演算回路の動作を示す概念図。
【図6】（Ａ）シフトレジスタの構成例を示すブロック図、（Ｂ）レジスタの入出力を説明する図、（Ｃ）レジスタの構成例を示す回路図。
【図7】（Ａ、Ｂ、Ｃ、Ｄ）シフトレジスタの動作を説明する図。
【図8】（Ａ）シフトレジスタの構成例を示すブロック図、（Ｂ）スイッチの構成例を示す回路図。
【図9】（Ａ）シフトレジスタの構成例を示すブロック図、（Ｂ）レジスタの入出力を説明する図、（Ｃ）レジスタの構成例を示す回路図。
【図10】（Ａ）レジスタの構成例を示す回路図、（Ｂ）半導体装置の構成例を示すブロック図。
【図11】タイミングチャート。
【図12】シフトレジスタ群の一部と積和演算回路の動作を示す概念図。
【図13】シフトレジスタ群の一部と積和演算回路の動作を示す概念図。
【図14】（Ａ）半導体装置の構成例を示すブロック図、（Ｂ）階層型ニューラルネットワークの構成例を示す図、（Ｃ、Ｄ）演算処理に用いる回路構成を示す図。
【図15】（Ａ）誤差逆伝播方式の模式図、（Ｂ、Ｃ、Ｄ）演算処理に用いる回路構成を示す図。
【図16】積和演算回路の構成例を示す図。
【図17】記憶回路と参照用記憶回路の構成を示す図。
【図18】メモリセルの回路構成と接続関係を示す図。
【図19】回路１３と回路１４と電流源回路の構成を示す図。
【図20】タイミングチャート。
【図21】（Ａ、Ｂ）電子機器の構成を説明する図。
【図22】（Ａ、Ｂ）電子機器の構成を説明する図。
【発明を実施するための形態】
【0029】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【0030】
また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
【0031】
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
【0032】
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
【0033】
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【0034】
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【0035】
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【0036】
また、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【0037】
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
【0038】
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
【0039】
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
【0040】
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル領域を有しており、チャネル領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
【0041】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【0042】
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
【0043】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインの間に流れる電流を指す場合がある。
【0044】
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳトランジスタ、またはＯＳ ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
【0045】
（実施の形態１）
本実施の形態では、ニューラルネットワークを利用した画像認識を効率的に行える半導体装置について説明する。
本実施の形態では、ニューラルネットワークを利用した画像認識を効率的に行える半導体装置について説明する。
【0046】
＜半導体装置＞
半導体装置１００は、積和演算回路８０を有し、フレームメモリ５０から画像データを取り込み、畳み込み演算を行う機能を有する。
半導体装置１００は、積和演算回路８０を有し、フレームメモリ５０から画像データを取り込み、畳み込み演算を行う機能を有する。
【0047】
以下、半導体装置１００が取り込む画像データを、ｎ行ｍ列の画像データＰ（１、１）乃至Ｐ（ｎ、ｍ）で表し（ｎ、ｍは２以上の整数）、積和演算回路８０が有するフィルタを、ｓ行ｔ列のフィルタＦ（１、１）乃至Ｆ（ｓ、ｔ）で表す（ｓ、ｔは１以上の整数であり、ｓ＜ｎ、ｔ＜ｍ）。Ｆ（１、１）乃至Ｆ（ｓ、ｔ）は、それぞれ、フィルタを構成するパラメータである。図１（Ａ）に画像データの概念図を示し、図１（Ｂ）にフィルタのパラメータについて概念図を示す。
【0048】
例えば、ｎ＝ｍ＝３、ｓ＝ｔ＝２の時、半導体装置１００は、出力Ｙ（１、１）乃至Ｙ（２、２）を出力する。
Ｙ（１、１）＝Ｐ（１、１）×Ｆ（１、１）＋Ｐ（１、２）×Ｆ（１、２）＋Ｐ（２、１）×Ｆ（２、１）＋Ｐ（２、２）×Ｆ（２、２） （ａ１）
Ｙ（１、２）＝Ｐ（１、２）×Ｆ（１、１）＋Ｐ（１、３）×Ｆ（１、２）＋Ｐ（２、２）×Ｆ（２、１）＋Ｐ（２、３）×Ｆ（２、２） （ａ２）
Ｙ（２、１）＝Ｐ（２、１）×Ｆ（１、１）＋Ｐ（２、２）×Ｆ（１、２）＋Ｐ（３、１）×Ｆ（２、１）＋Ｐ（３、２）×Ｆ（２、２） （ａ３）
Ｙ（２、２）＝Ｐ（２、２）×Ｆ（１、１）＋Ｐ（２、３）×Ｆ（１、２）＋Ｐ（３、２）×Ｆ（２、１）＋Ｐ（３、３）×Ｆ（２、２） （ａ４）
Ｙ（１、１）＝Ｐ（１、１）×Ｆ（１、１）＋Ｐ（１、２）×Ｆ（１、２）＋Ｐ（２、１）×Ｆ（２、１）＋Ｐ（２、２）×Ｆ（２、２） （ａ１）
Ｙ（１、２）＝Ｐ（１、２）×Ｆ（１、１）＋Ｐ（１、３）×Ｆ（１、２）＋Ｐ（２、２）×Ｆ（２、１）＋Ｐ（２、３）×Ｆ（２、２） （ａ２）
Ｙ（２、１）＝Ｐ（２、１）×Ｆ（１、１）＋Ｐ（２、２）×Ｆ（１、２）＋Ｐ（３、１）×Ｆ（２、１）＋Ｐ（３、２）×Ｆ（２、２） （ａ３）
Ｙ（２、２）＝Ｐ（２、２）×Ｆ（１、１）＋Ｐ（２、３）×Ｆ（１、２）＋Ｐ（３、２）×Ｆ（２、１）＋Ｐ（３、３）×Ｆ（２、２） （ａ４）
【0049】
式ａ１乃至ａ４を一般式で表すと、
Ｙ（ｙ、ｘ）＝Σｊ（ΣｉＰ（ｊ＋ｙ－１、ｉ＋ｘ－１）×Ｆ（ｊ、ｉ）） （ａ５）
である。なお、ｊは１乃至ｓの整数、ｉは１乃至ｔの整数であり、ｙは１乃至ｎ－ｓ＋１の整数、ｘは１乃至ｍ－ｔ＋１の整数である。
Ｙ（ｙ、ｘ）＝Σｊ（ΣｉＰ（ｊ＋ｙ－１、ｉ＋ｘ－１）×Ｆ（ｊ、ｉ）） （ａ５）
である。なお、ｊは１乃至ｓの整数、ｉは１乃至ｔの整数であり、ｙは１乃至ｎ－ｓ＋１の整数、ｘは１乃至ｍ－ｔ＋１の整数である。
【0050】
また、半導体装置１００は、シフトレジスタ群６０と、Ｄ／Ａコンバータ７０と、を有する（図２（Ａ）参照）。
【0051】
シフトレジスタ群６０は、それぞれ、１行ｐ列の画像データを格納できるシフトレジスタＳＲ＿Ｐ［１］乃至ＳＲ＿Ｐ［ｑ］を有する（ｑ、ｐは１以上の整数であり、ｎ≧ｑ≧ｓ、ｍ≧ｐ≧ｔ）。
【0052】
シフトレジスタＳＲ＿Ｐ［１］は画像データＰ（１、１）乃至Ｐ（１、ｐ）を取り込み、シフトレジスタＳＲ＿Ｐ［２］は画像データＰ（２、１）乃至Ｐ（２、ｐ）を取り込み、以下同様にして、シフトレジスタＳＲ＿Ｐ［ｑ］は画像データＰ（ｑ、１）乃至Ｐ（ｑ、ｐ）を取り込む。この様子を、図２（Ｂ）および図２（Ｃ）に示す。
【0053】
図２（Ｂ）において、点線で囲んだ領域５１内の画像データが、シフトレジスタＳＲ＿Ｐ［１］乃至ＳＲ＿Ｐ［ｑ］に取り込まれる。図２（Ｃ）が示すシフトレジスタ群６０は、シフトレジスタＳＲ＿Ｐ［１］乃至ＳＲ＿Ｐ［ｑ］が、それぞれ、画像データを取り込んだ様子を示している。
【0054】
なお、画像データＰ（１、１）乃至Ｐ（ｎ、ｍ）は、それぞれ、１画素分に相当する画像データであり、複数ｂｉｔで構成されるデジタル信号である。それゆえ、画像データＰ（１、１）乃至Ｐ（１、ｐ）を取り込むシフトレジスタＳＲ＿Ｐ［１］は、ｐ×画像データ１画素分のｂｉｔ数を格納することができる。
【0055】
シフトレジスタＳＲ＿Ｐ［１］乃至ＳＲ＿Ｐ［ｑ］が取り込んだ画像データは、Ｄ／Ａコンバータ７０でアナログ信号に変換され、積和演算回路８０に入力される。
【0056】
＜シフトレジスタ群と積和演算回路１＞
次に、図３は、シフトレジスタ群６０の一部と、積和演算回路８０を示している。なお、図３では、Ｄ／Ａコンバータ７０は省略しており、積和演算回路８０が有するフィルタＦ（１、１）乃至Ｆ（ｓ、ｔ）は、ｓ＝ｔ＝３の場合を示している。
次に、図３は、シフトレジスタ群６０の一部と、積和演算回路８０を示している。なお、図３では、Ｄ／Ａコンバータ７０は省略しており、積和演算回路８０が有するフィルタＦ（１、１）乃至Ｆ（ｓ、ｔ）は、ｓ＝ｔ＝３の場合を示している。
【0057】
図３において、シフトレジスタ群６０が有するシフトレジスタＳＲ＿Ｐ［１］乃至ＳＲ＿Ｐ［ｑ］は、それぞれ、ｓ個づつ、すなわち、３つづつ画像データを出力する。シフトレジスタＳＲ＿Ｐ［１］乃至ＳＲ＿Ｐ［ｑ］が出力する画像データは、信号ＲＷ［１］乃至ＲＷ［３ｑ］として積和演算回路８０に入力され、積和演算回路８０において、フィルタＦ（１、１）乃至Ｆ（３、３）と積和演算が行われる。
【0058】
なお、図３は、積和演算が行われる様子を示した概念図である。積和演算回路８０に入力された信号ＲＷ［１］乃至ＲＷ［３ｑ］は、矢印Ｒ１で示す方向と平行な線にそって信号が伝えられ、フィルタのパラメータを表すＦ（１、１）乃至Ｆ（３、３）との交点で、それぞれ、信号とフィルタの積が計算される。それぞれの信号とフィルタの積が計算されると、その結果は矢印Ｃ１で示す方向に足し合わされ、足し合わされた結果が、積和演算回路８０の出力Ｙ（１、１）乃至Ｙ（ｑ－２、１）である。
【0059】
図３において、シフトレジスタＳＲ＿Ｐ［１］は、シフトレジスタＳＲ＿Ｐ［１］が取り込んだ画像データＰ（１、１）乃至Ｐ（１、ｐ）のうち、画像データＰ（１、１）乃至Ｐ（１、３）を出力する（図３中、信号ＲＷ［１］乃至ＲＷ［３］）。
【0060】
図３では省略されているが、信号ＲＷ［１］乃至ＲＷ［３］は、Ｄ／Ａコンバータ７０でアナログ信号に変換され、積和演算回路８０に入力される。信号ＲＷ［１］乃至ＲＷ［３］は、積和演算回路８０において、それぞれ、フィルタＦ（１、１）乃至Ｆ（１、３）と掛け合わされる。なお、積和演算回路８０の具体的な構成例については、実施の形態２にて説明する。
【0061】
同様に、シフトレジスタＳＲ＿Ｐ［２］は、画像データＰ（２、１）乃至Ｐ（２、３）を出力し（図３中、信号ＲＷ［４］乃至ＲＷ［６］）、シフトレジスタＳＲ＿Ｐ［３］は、画像データＰ（３、１）乃至Ｐ（３、３）を出力する（図３中、信号ＲＷ［７］乃至ＲＷ［９］）。
【0062】
信号ＲＷ［４］乃至ＲＷ［６］は、積和演算回路８０において、それぞれ、フィルタＦ（２、１）乃至Ｆ（２、３）と掛け合わされ、信号ＲＷ［７］乃至ＲＷ［９］は、積和演算回路８０において、それぞれ、フィルタＦ（３、１）乃至Ｆ（３、３）と掛け合わされる。
【0063】
信号ＲＷ［１］乃至ＲＷ［３］の値とフィルタの値Ｆ（１、１）乃至Ｆ（１、３）が掛け合わされた結果と、信号ＲＷ［４］乃至ＲＷ［６］の値とフィルタの値Ｆ（２、１）乃至Ｆ（２、３）が掛け合わされた結果と、信号ＲＷ［７］乃至ＲＷ［９］の値とフィルタの値Ｆ（３、１）乃至Ｆ（３、３）が掛け合わされた結果は、足し合わされ、積和演算回路８０はＹ（１、１）を出力する。
【0064】
同様に、シフトレジスタＳＲ＿Ｐ［２］が出力した画像データＰ（２、１）乃至Ｐ（２、３）は、信号ＲＷ［４］乃至ＲＷ［６］の値として、それぞれフィルタの値Ｆ（１、１）乃至Ｆ（１、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［３］が出力した画像データＰ（３、１）乃至Ｐ（３、３）は、信号ＲＷ［７］乃至ＲＷ［９］の値として、それぞれフィルタの値Ｆ（２、１）乃至Ｆ（２、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［４］が出力した画像データＰ（４、１）乃至Ｐ（４、３）は、信号ＲＷ［１０］乃至ＲＷ［１２］の値として、それぞれフィルタの値Ｆ（３、１）乃至Ｆ（３、３）と掛け合わされ、それらが足し合わされ、積和演算回路８０はＹ（２、１）を出力する。
【0065】
同様に、シフトレジスタＳＲ＿Ｐ［３］が出力した画像データＰ（３、１）乃至Ｐ（３、３）は、信号ＲＷ［７］乃至ＲＷ［９］の値として、それぞれフィルタの値Ｆ（１、１）乃至Ｆ（１、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［４］が出力した画像データＰ（４、１）乃至Ｐ（４、３）は、信号ＲＷ［１０］乃至ＲＷ［１２］の値として、それぞれフィルタの値Ｆ（２、１）乃至Ｆ（２、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［５］が出力した画像データＰ（５、１）乃至Ｐ（５、３）は、信号ＲＷ［１３］乃至ＲＷ［１５］の値として、それぞれフィルタの値Ｆ（３、１）乃至Ｆ（３、３）と掛け合わされ、それらが足し合わされ、積和演算回路８０はＹ（３、１）を出力する。
【0066】
同様に、シフトレジスタＳＲ＿Ｐ［ｑ－２］が出力した画像データＰ（ｑ－２、１）乃至Ｐ（ｑ－２、３）は、信号ＲＷ［３ｑ－８］乃至ＲＷ［３ｑ－６］の値として、それぞれフィルタの値Ｆ（１、１）乃至Ｆ（１、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［ｑ－１］が出力した画像データＰ（ｑ－１、１）乃至Ｐ（ｑ－１、３）は、信号ＲＷ［３ｑ－５］乃至ＲＷ［３ｑ－３］の値として、それぞれフィルタの値Ｆ（２、１）乃至Ｆ（２、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［ｑ］が出力した画像データＰ（ｑ、１）乃至Ｐ（ｑ、３）は、信号ＲＷ［３ｑ－２］乃至ＲＷ［３ｑ］の値として、それぞれフィルタの値Ｆ（３、１）乃至Ｆ（３、３）と掛け合わされ、それらが足し合わされ、積和演算回路８０はＹ（ｑ－２、１）を出力する。
【0067】
【0068】
すなわち、シフトレジスタＳＲ＿Ｐ［１］は画像データＰ（１、２）乃至Ｐ（１、４）を出力し、シフトレジスタＳＲ＿Ｐ［２］は画像データＰ（２、２）乃至Ｐ（２、４）を出力し、シフトレジスタＳＲ＿Ｐ［３］は画像データＰ（３、２）乃至Ｐ（３、４）を出力し、シフトレジスタＳＲ＿Ｐ［４］は画像データＰ（４、２）乃至Ｐ（４、４）を出力し、シフトレジスタＳＲ＿Ｐ［５］は画像データＰ（５、２）乃至Ｐ（５、４）を出力し、シフトレジスタＳＲ＿Ｐ［ｑ］は画像データＰ（ｑ、２）乃至Ｐ（ｑ、４）を出力する。
【0069】
図３と同様に、シフトレジスタＳＲ＿Ｐ［１］が出力した画像データＰ（１、２）乃至Ｐ（１、４）は、信号ＲＷ［１］乃至ＲＷ［３］の値として、それぞれフィルタの値Ｆ（１、１）乃至Ｆ（１、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［２］が出力した画像データＰ（２、２）乃至Ｐ（２、４）は、信号ＲＷ［４］乃至ＲＷ［６］の値として、それぞれフィルタの値Ｆ（２、１）乃至Ｆ（２、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［３］が出力した画像データＰ（３、２）乃至Ｐ（３、４）は、信号ＲＷ［７］乃至ＲＷ［９］の値として、それぞれフィルタの値Ｆ（３、１）乃至Ｆ（３、３）と掛け合わされ、それらが足し合わされ、積和演算回路８０はＹ（１、２）を出力する。
【0070】
以下同様であり、Ｙ（２、２）およびＹ（３、２）については、図３の説明を援用する。
【0071】
そして、シフトレジスタＳＲ＿Ｐ［ｑ－２］が出力した画像データＰ（ｑ－２、２）乃至Ｐ（ｑ－２、４）は、信号ＲＷ［３ｑ－８］乃至ＲＷ［３ｑ－６］の値として、それぞれフィルタの値Ｆ（１、１）乃至Ｆ（１、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［ｑ－１］が出力した画像データＰ（ｑ－１、２）乃至Ｐ（ｑ－１、４）は、信号ＲＷ［３ｑ－５］乃至ＲＷ［３ｑ－３］の値として、それぞれフィルタの値Ｆ（２、１）乃至Ｆ（２、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［ｑ］が出力した画像データＰ（ｑ、２）乃至Ｐ（ｑ、４）は、信号ＲＷ［３ｑ－２］乃至ＲＷ［３ｑ］の値として、それぞれフィルタの値Ｆ（３、１）乃至Ｆ（３、３）と掛け合わされ、それらが足し合わされ、積和演算回路８０はＹ（ｑ－２、２）を出力する。
【0072】
【0073】
すなわち、シフトレジスタＳＲ＿Ｐ［１］は画像データＰ（１、ｐ－２）乃至Ｐ（１、ｐ）を出力し、シフトレジスタＳＲ＿Ｐ［２］は画像データＰ（２、ｐ－２）乃至Ｐ（２、ｐ）を出力し、シフトレジスタＳＲ＿Ｐ［３］は画像データＰ（３、ｐ－２）乃至Ｐ（３、ｐ）を出力し、シフトレジスタＳＲ＿Ｐ［４］は画像データＰ（４、ｐ－２）乃至Ｐ（４、ｐ）を出力し、シフトレジスタＳＲ＿Ｐ［５］は画像データＰ（５、ｐ－２）乃至Ｐ（５、ｐ）を出力し、シフトレジスタＳＲ＿Ｐ［ｑ］は画像データＰ（ｑ、ｐ－２）乃至Ｐ（ｑ、ｐ）を出力する。
【0074】
図３と同様に、シフトレジスタＳＲ＿Ｐ［１］が出力した画像データＰ（１、ｐ－２）乃至Ｐ（１、ｐ）は、信号ＲＷ［１］乃至ＲＷ［３］の値として、それぞれフィルタの値Ｆ（１、１）乃至Ｆ（１、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［２］が出力した画像データＰ（２、ｐ－２）乃至Ｐ（２、ｐ）は、信号ＲＷ［４］乃至ＲＷ［６］の値として、それぞれフィルタの値Ｆ（２、１）乃至Ｆ（２、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［３］が出力した画像データＰ（３、ｐ－２）乃至Ｐ（３、ｐ）は、信号ＲＷ［７］乃至ＲＷ［９］の値として、それぞれフィルタの値Ｆ（３、１）乃至Ｆ（３、３）と掛け合わされ、それらが足し合わされ、積和演算回路８０はＹ（１、ｐ－２）を出力する。
【0075】
以下同様であり、Ｙ（２、ｐ－２）およびＹ（３、ｐ－２）については、図３の説明を援用する。
【0076】
そして、シフトレジスタＳＲ＿Ｐ［ｑ－２］が出力した画像データＰ（ｑ－２、ｐ－２）乃至Ｐ（ｑ－２、ｐ）は、信号ＲＷ［３ｑ－８］乃至ＲＷ［３ｑ－６］の値として、それぞれフィルタの値Ｆ（１、１）乃至Ｆ（１、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［ｑ－１］が出力した画像データＰ（ｑ－１、ｐ－２）乃至Ｐ（ｑ－１、ｐ）は、信号ＲＷ［３ｑ－５］乃至ＲＷ［３ｑ－３］の値として、それぞれフィルタの値Ｆ（２、１）乃至Ｆ（２、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［ｑ］が出力した画像データＰ（ｑ、ｐ－２）乃至Ｐ（ｑ、ｐ）は、信号ＲＷ［３ｑ－２］乃至ＲＷ［３ｑ］の値として、それぞれフィルタの値Ｆ（３、１）乃至Ｆ（３、３）と掛け合わされ、それらが足し合わされ、積和演算回路８０はＹ（ｑ－２、ｐ－２）を出力する。
【0077】
このように、積和演算回路８０は、シフトレジスタ群６０から出力される画像データとフィルタＦ（１、１）乃至Ｆ（ｓ、ｔ）の畳み込み演算を行い、シフトレジスタ群６０は取り込んだ画像データをシフトして積和演算回路８０に出力する動作を繰り返すことで、半導体装置１００がフレームメモリ５０へアクセスする回数を削減することができる。
【0078】
＜シフトレジスタ１＞
シフトレジスタ群６０が有するシフトレジスタＳＲ＿Ｐ［１］乃至ＳＲ＿Ｐ［ｑ］に適用可能なシフトレジスタの構成例を、図６（Ａ）乃至（Ｃ）に示す。
シフトレジスタ群６０が有するシフトレジスタＳＲ＿Ｐ［１］乃至ＳＲ＿Ｐ［ｑ］に適用可能なシフトレジスタの構成例を、図６（Ａ）乃至（Ｃ）に示す。
【0079】
図６（Ａ）は、シフトレジスタが取り込んだ画像データＰ（１、１）乃至Ｐ（１、ｐ）、およびシフトレジスタが出力する信号ＲＷ［１］乃至ＲＷ［３］に関して、シフトレジスタＳＲ＿Ｐ［１］を例に示しているが、同じ構成例をシフトレジスタＳＲ＿Ｐ［２］乃至ＳＲ＿Ｐ［ｑ］にも適用可能である。
【0080】
シフトレジスタＳＲ＿Ｐ［１］は、レジスタ６１をｐ個と、インバータ６２を有し、クロック信号ＣＬＫと、信号ＤＡＴＡが入力され、信号ＲＷ［１］乃至ＲＷ［３］を出力する。信号ＤＡＴＡには、画像データＰ（１、１）乃至Ｐ（１、ｐ）が順に入力される。
【0081】
図６（Ｂ）は、レジスタ６１のシンボルを示す図であり、レジスタ６１の入出力の様子を示している。レジスタ６１は、クロック信号ＣＬＫ＿ＩＮ１、ＣＬＫ＿ＩＮ２、および信号Ｄ＿ＩＮが入力され、信号Ｄ＿ＯＵＴを出力する。
【0082】
レジスタ６１のシンボルに対して、図６（Ｃ）は、レジスタ６１の構成例を示す回路図である。レジスタ６１は、クロックドインバータ６３乃至６６、およびインバータ６７、６８を有する。なお、図６（Ａ）乃至（Ｃ）では、主な構成要素と信号の接続関係を示しており、電源線等は省略している。また、実際には、レジスタ６１は、図６（Ｃ）に示す回路を、画像データ１画素分のｂｉｔ数に相当する個数有している。
【0083】
図６（Ａ）乃至（Ｃ）に示されるレジスタ６１は、クロック信号ＣＬＫがＨｉｇｈからＬｏｗに切り替わるタイミングで信号Ｄ＿ＩＮを取り込み、信号Ｄ＿ＯＵＴを出力する。それゆえ、クロック信号ＣＬＫの周期をΔＴとしたとき、ΔＴ秒ごとに、信号ＤＡＴＡはシフトレジスタＳＲ＿Ｐ［１］の中をシフトする。この様子を図７に示す。
【0084】
図７（Ａ）は、画像データＰ（１、１）が取り込まれたタイミングを示している。図７（Ｂ）は、図７（Ａ）のΔＴ秒後を示しており、画像データＰ（１、１）は次のレジスタ６１へシフトし、画像データＰ（１、２）が取り込まれる。図７（Ｃ）は、図７（Ａ）の（ｐ－１）×ΔＴ秒後を示している。画像データＰ（１、１）は最後のレジスタ６１へシフトし、画像データＰ（１、ｐ）が取り込まれる。また、画像データＰ（１、１）乃至Ｐ（１、３）が信号ＲＷ［１］乃至ＲＷ［３］として、シフトレジスタＳＲ＿Ｐ［１］から出力される。図７（Ｃ）は、図３において説明した状態である。
【0085】
図７（Ｄ）は、図７（Ａ）のｐ×ΔＴ秒後を示している。画像データＰ（１、１）は削除され、画像データＰ（１、２）乃至Ｐ（１、４）が信号ＲＷ［１］乃至ＲＷ［３］として、シフトレジスタＳＲ＿Ｐ［１］から出力される。図７（Ｄ）は、図４において説明した状態である。このようにして、画像データＰ（１、１）乃至Ｐ（１、ｐ）は、シフトレジスタＳＲ＿Ｐ［１］の中をシフトし、信号ＲＷ［１］乃至ＲＷ［３］として順に出力される。
【0086】
＜シフトレジスタ２＞
また、図６（Ａ）に示すシフトレジスタＳＲ＿Ｐ［１］は、図８の構成とすることができる。すなわち、図８（Ａ）に示すシフトレジスタＳＲ＿ＰＷ［１］は、レジスタ６１とレジスタ６１の間にスイッチＳＲ＿ＳＷを有する。
また、図６（Ａ）に示すシフトレジスタＳＲ＿Ｐ［１］は、図８の構成とすることができる。すなわち、図８（Ａ）に示すシフトレジスタＳＲ＿ＰＷ［１］は、レジスタ６１とレジスタ６１の間にスイッチＳＲ＿ＳＷを有する。
【0087】
シフトレジスタＳＲ＿ＰＷ［１］は、レジスタ６１をｐ個と、スイッチＳＲ＿ＳＷをｐ－１個と、インバータ６２を有し、クロック信号ＣＬＫと、信号ＤＡＴＡ［１］乃至ＤＡＴＡ［ｐ］が入力され、信号ＲＷ［１］乃至ＲＷ［３］を出力する。信号ＤＡＴＡ［１］乃至ＤＡＴＡ［ｐ］には、画像データＰ（１、１）乃至Ｐ（１、ｐ）がそれぞれ入力される。
【0088】
スイッチＳＲ＿ＳＷは、図８（Ｂ）に示すように、２つの入力部ａおよびｂと、１つの出力部ｏを有する。そして、全てのスイッチＳＲ＿ＳＷは連動スイッチである。スイッチＳＲ＿ＳＷが入力部ａを選択している時、シフトレジスタＳＲ＿ＰＷ［１］が有する全てのスイッチＳＲ＿ＳＷが入力部ａを選択している。このとき、シフトレジスタＳＲ＿ＰＷ［１］は、信号ＤＡＴＡ［１］乃至［ｐ］として、画像データＰ（１、１）乃至Ｐ（１、ｐ）を一度に取り込むことができる。
【0089】
シフトレジスタＳＲ＿ＰＷ［１］は、クロック信号ＣＬＫがＨｉｇｈからＬｏｗに切り替わる最初のタイミングで画像データＰ（１、１）乃至Ｐ（１、ｐ）を取り込むことができ、（ｐ－１）×ΔＴ秒を要することなく、図７（Ｃ）において説明した状態とすることができる。
【0090】
シフトレジスタＳＲ＿ＰＷ［１］が画像データＰ（１、１）乃至Ｐ（１、ｐ）を取り込んだ後は、全てのスイッチＳＲ＿ＳＷが入力部ｂを選択し、図７（Ｃ）および（Ｄ）と同様に、画像データＰ（１、１）乃至Ｐ（１、ｐ）をシフトさせることができる。
【0091】
＜シフトレジスタ３＞
また、図８（Ａ）に示すシフトレジスタＳＲ＿ＰＷ［１］は、アナログデータを扱うシフトレジスタとすることができる。アナログデータを扱うシフトレジスタとして、図９（Ａ）にシフトレジスタＳＲ＿ＰＡ［１］を示す。
また、図８（Ａ）に示すシフトレジスタＳＲ＿ＰＷ［１］は、アナログデータを扱うシフトレジスタとすることができる。アナログデータを扱うシフトレジスタとして、図９（Ａ）にシフトレジスタＳＲ＿ＰＡ［１］を示す。
【0092】
図９（Ａ）に示すシフトレジスタＳＲ＿ＰＡ［１］は、レジスタ６９をｐ個と、トランジスタ４１を有し、クロック信号ＣＬＫ１乃至ＣＬＫ４と、信号ＳＥと、信号ＤＡＴＡ［１］乃至ＤＡＴＡ［ｐ］が入力され、信号ＲＷ［１］乃至ＲＷ［３］を出力する。シフトレジスタＳＲ＿ＰＷ［１］と同様に、信号ＤＡＴＡ［１］乃至ＤＡＴＡ［ｐ］には、画像データＰ（１、１）乃至Ｐ（１、ｐ）がそれぞれ入力され、画像データＰ（１、１）乃至Ｐ（１、ｐ）を一度に取り込むことができる。
【0093】
図９（Ｂ）は、レジスタ６９のシンボルを示す図であり、レジスタ６９の入出力の様子を示している。レジスタ６９は、クロック信号ＣＬＫ＿ＩＮ１乃至ＣＬＫ＿ＩＮ４、信号Ｄ＿ＩＮ１、信号Ｄ＿ＩＮ２、および信号ＳＥ＿ＩＮが入力され、信号Ｄ＿ＯＵＴを出力する。
【0094】
レジスタ６９のシンボルに対して、図９（Ｃ）は、レジスタ６９の構成例を示す回路図である。レジスタ６９は、トランジスタ４２乃至４８と、容量素子Ｃ１１およびＣ１２を有する。また、ＶＤＤは高電位電源であり、ＶＳＳは低電位電源である。
【0095】
なお、図９（Ａ）および（Ｃ）において、トランジスタ４１乃至４８はｎチャネル型トランジスタであり、シフトレジスタＳＲ＿ＰＡ［１］が単極性トランジスタで構成される例を示している。シフトレジスタＳＲ＿ＰＡ［１］が単極性トランジスタで構成されることで、シフトレジスタＳＲ＿ＰＡ［１］の製造工程を短くすることが可能であるが、本発明の一態様はこれに限定されず、一部のトランジスタをｐチャネル型トランジスタとしてもよい。
【0096】
トランジスタ４３のソースまたはドレインの一方は、容量素子Ｃ１１の一方の電極、およびトランジスタ４４のゲートと電気的に接続される。トランジスタ４４のソースまたはドレインの一方は、トランジスタ４５のソースまたはドレインの一方と電気的に接続され、トランジスタ４５のソースまたはドレインの他方は、トランジスタ４６のソースまたはドレインの一方と電気的に接続される。
【0097】
トランジスタ４６のソースまたはドレインの一方は、容量素子Ｃ１２の一方の電極、およびトランジスタ４７のゲートと電気的に接続される。トランジスタ４７のソースまたはドレインの一方は、トランジスタ４８のソースまたはドレインの一方と電気的に接続され、トランジスタ４８のソースまたはドレインの他方からは、信号Ｄ＿ＯＵＴが出力される。
【0098】
トランジスタ４３、４６のソースまたはドレインの他方は、低電位電源ＶＳＳに電気的に接続され、トランジスタ４４、４７のソースまたはドレインの他方は、高電位電源ＶＤＤに電気的に接続される。容量素子Ｃ１１の他方の電極および容量素子Ｃ１２の他方の電極は、例えばＧＮＤ等、所定の電位が供給される配線に電気的に接続される。
【0099】
また、トランジスタ４２のゲートには信号ＳＥ＿ＩＮが入力され、トランジスタ４３のゲートにはクロック信号ＣＬＫ＿ＩＮ１が入力され、トランジスタ４５のゲートにはクロック信号ＣＬＫ＿ＩＮ２が入力され、トランジスタ４６のゲートにはクロック信号ＣＬＫ＿ＩＮ３が入力され、トランジスタ４８のゲートにはクロック信号ＣＬＫ＿ＩＮ４が入力される。
【0100】
ここで、トランジスタ４３のソースまたはドレインの一方、容量素子Ｃ１１の一方の電極、およびトランジスタ４４のゲートが接続される配線をノードＮ１１とし、トランジスタ４６のソースまたはドレインの一方、容量素子Ｃ１２の一方の電極、およびトランジスタ４７のゲートが接続される配線をノードＮ１２とする。
【0101】
トランジスタ４２のソースまたはドレインの一方には、信号Ｄ＿ＩＮ１が入力され、トランジスタ４２のソースまたはドレインの他方は、ノードＮ１１と電気的に接続される。また、ノードＮ１１には信号Ｄ＿ＩＮ２が入力される。
【0102】
トランジスタ４３はノードＮ１１をリセットする機能を有し、容量素子Ｃ１１はノードＮ１１に記憶する信号の保持容量としての機能を有し、トランジスタ４４はノードＮ１１の電位に対応した出力を行う機能を有する。トランジスタ４５は、トランジスタ４４が出力する信号をノードＮ１２に転送する機能を有する。
【0103】
トランジスタ４６はノードＮ１２をリセットする機能を有し、容量素子Ｃ１２はノードＮ１２に記憶する信号の保持容量としての機能を有し、トランジスタ４７はノードＮ１２の電位に対応した出力を行う機能を有する。トランジスタ４８は、トランジスタ４７が出力する信号を、信号Ｄ＿ＯＵＴとして出力する機能を有する。
【0104】
なお、トランジスタ４１乃至４８は、ＯＳトランジスタとする構成が好ましい。ＯＳトランジスタは極めてオフ電流が低いため、ＯＳトランジスタで構成されたシフトレジスタＳＲ＿ＰＡ［１］は、データの保持特性に優れる。したがって、シフトレジスタＳＲ＿ＰＡ［１］は、入力された信号ＤＡＴＡ［１］乃至ＤＡＴＡ［ｐ］を精度良くシフトすることができる。
【0105】
ＯＳトランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。また、ＯＳトランジスタに適用される金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物であることが好ましい。
【0106】
このような酸化物としては、Ｉｎ－Ｍ－Ｚｎ酸化物、Ｉｎ－Ｍ酸化物、Ｚｎ－Ｍ酸化物、Ｉｎ－Ｚｎ酸化物（元素Ｍは、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スズ（Ｓｎ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、バナジウム（Ｖ）、ベリリウム（Ｂｅ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、またはタングステン（Ｗ）など）が代表的である。
【0107】
ＯＳトランジスタは、チャネル幅１μｍあたりのオフ電流を１ｙＡ／μｍ（ｙ；ヨクト、１０－２４）以上１ｚＡ／μｍ（ｚ；ゼプト、１０－２１）以下程度に低くすることができる。
【0108】
また、ＯＳトランジスタには、ＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳを用いることが好ましい。ＣＡＣ－ＯＳの詳細については、実施の形態４で説明する。
【0109】
また、ＯＳトランジスタは、シリコンを活性領域または活性層に用いたトランジスタ（以下、Ｓｉトランジスタという）よりも電気特性の温度依存性が小さいため、広い温度範囲で使用することができる。したがって、ＯＳトランジスタで構成されたシフトレジスタＳＲ＿ＰＡ［１］などの半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧が高い特性を有するため、信頼性の高い半導体装置とすることができる。
【0110】
もしくは、トランジスタ４１乃至４８に使用されるトランジスタとして、オフ電流が低ければＯＳトランジスタを適用しないことができる。例えば、バンドギャップが大きい半導体を用いたトランジスタを適用してもよい。バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体を指す場合がある。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
【0111】
なお、実際には、レジスタ６９は、図９（Ｃ）に示す回路を、画像データ１画素分のｂｉｔ数に相当する個数有している。
【0112】
次に、レジスタ６９およびシフトレジスタＳＲ＿ＰＡ［１］の動作について説明する。
【0113】
レジスタ６９では、トランジスタ４３で容量素子Ｃ１１の電荷をリセット、すなわち、ノードＮ１１の電位を初期化した後、信号Ｄ＿ＩＮ１または信号Ｄ＿ＩＮ２が入力される。当該動作により、ノードＮ１１の電位を、信号ＤＡＴＡ［１］乃至ＤＡＴＡ［ｐ］のいずれか、または、前段のレジスタ６９の出力電位（アナログ電位）に設定することができる。信号ＳＥ＿ＩＮはトランジスタ４２を制御し、信号Ｄ＿ＩＮ１をノードＮ１１の電位に設定することができる。
【0114】
なお、シフトレジスタＳＲ＿ＰＡ［１］において、初段のレジスタ６９には信号Ｄ＿ＩＮ２に入力される信号がないため、未接続（フローティング）となっている。また、シフトレジスタＳＲ＿ＰＡ［１］において、トランジスタ４１は、最後段のレジスタ６９が出力する信号ＲＷ［１］の電位を初期化する。
【0115】
レジスタ６９は、トランジスタ４５を制御することで、トランジスタ４４のゲート電圧、すなわち、ノードＮ１１の電位に応じた信号をノードＮ１２に出力することができる。
【0116】
レジスタ６９は、トランジスタ４６で容量素子Ｃ１２の電荷をリセット、すなわち、ノードＮ１２の電位を初期化した後、ノードＮ１１の電位に応じた信号を取得することで、ノードＮ１２の電位を当該信号に応じた電位（アナログ電位）に設定することができる。つまり、ノードＮ１１の電位をノードＮ１２の電位に設定することができる。
【0117】
レジスタ６９は、トランジスタ４８を制御することで、トランジスタ４７のゲート電圧、すなわち、ノードＮ１２の電位に応じた信号を、信号Ｄ＿ＯＵＴとして出力することができる。
【0118】
なお、上記において、レジスタ６９におけるノードＮ１２に出力される信号は、ノードＮ１１の電位からトランジスタ４４のしきい値電圧を引いた電位となる。同様に、信号Ｄ＿ＯＵＴは、ノードＮ１２の電位からトランジスタ４７のしきい値電圧を引いた電位となる。
【0119】
つまり、レジスタ６９で構成されるシフトレジスタＳＲ＿ＰＡ［１］の段が進むにつれ、レジスタ６９の出力電位が変化していくことになる。そのため、図１０（Ａ）に示すように、少なくともトランジスタ４４、４７にバックゲートを設けることが好ましい。当該バックゲートの電位を電源ＶＢＧで制御し、トランジスタ４４、４７のしきい値電圧を０Ｖまたは０Ｖ付近とすることで、レジスタ６９の出力電位の変化を抑えることができる。
【0120】
なお、上述のバックゲートによるしきい値電圧の制御は、シフトレジスタの出力が十分な精度を得られる範囲、または外部回路で補正が可能な範囲で行えばよい。外部回路で行う補正としては、例えば、レジスタ６９の各段におけるしきい値電圧低下分を積算した値を、信号Ｄ＿ＯＵＴに加算する構成とすればよい。
【0121】
また、シフトレジスタＳＲ＿ＰＡ［１］をシフトレジスタ群６０に適用する場合、半導体装置１００において、シフトレジスタ群６０とＤ／Ａコンバータ７０の順番を入れ替えて使用する。すなわち、図２（Ａ）に示される半導体装置１００は、図１０（Ｂ）に示す半導体装置１０１となる。
【0122】
次に、レジスタ６９およびシフトレジスタＳＲ＿ＰＡ［１］の動作について、図１１のタイミングチャートを用いて説明する。
【0123】
なお、図１１のタイミングチャートでは、ｐ＝３として、３つのレジスタ６９について示している。初段のレジスタ６９のノードＮ１１、ノードＮ１２を、それぞれノードＮ１１［１］、ノードＮ１２［１］とし、最後段のレジスタ６９のノードＮ１１、ノードＮ１２を、それぞれノードＮ１１［３］、ノードＮ１２［３］として区別している。ノードＮ１１［２］、ノードＮ１２［２］についても同様である。
【0124】
また、説明のため、図１１のタイミングチャートでは、ノードＮ１１［１］乃至ノードＮ１１［３］、ノードＮ１２［１］乃至ノードＮ１２［３］、および信号ＲＷ［１］乃至ＲＷ［３］が、信号ＤＡＴＡ［１］乃至ＤＡＴＡ［３］のうち、どの信号の電位に設定されている、または出力しているかを表記している。
【0125】
時刻Ｔ１乃至Ｔ２において、クロック信号ＣＬＫ１をＨｉｇｈとすることで、ノードＮ１１［１］、ノードＮ１１［２］、ノードＮ１１［３］、および信号ＲＷ［１］をＬｏｗにリセットする。またこの時、信号ＲＷ［２］および信号ＲＷ［３］も、Ｌｏｗにリセットされる（図９（Ａ）参照）。
【0126】
時刻Ｔ２乃至Ｔ３において、信号ＳＥをＨｉｇｈとすることで、ノードＮ１１［１］の電位を信号ＤＡＴＡ［３］の電位に設定し、ノードＮ１１［２］の電位を信号ＤＡＴＡ［２］の電位に設定し、ノードＮ１１［３］の電位を信号ＤＡＴＡ［１］の電位に設定する。
【0127】
時刻Ｔ３乃至Ｔ４において、クロック信号ＣＬＫ３をＨｉｇｈとすることで、ノードＮ１２［１］、ノードＮ１２［２］、およびノードＮ１２［３］をＬｏｗにリセットする。
【0128】
時刻Ｔ４乃至Ｔ５において、クロック信号ＣＬＫ４をＨｉｇｈとすることで、ノードＮ１２［１］の電位をノードＮ１１［１］の電位に設定し、ノードＮ１２［２］の電位をノードＮ１１［２］の電位に設定し、ノードＮ１２［３］の電位をノードＮ１１［３］の電位に設定する。
【0129】
時刻Ｔ５乃至Ｔ６において、クロック信号ＣＬＫ１をＨｉｇｈとすることで、ノードＮ１１［１］、ノードＮ１１［２］、ノードＮ１１［３］、信号ＲＷ［１］、信号ＲＷ［２］、および信号ＲＷ［３］をＬｏｗにリセットする。
【0130】
時刻Ｔ６乃至Ｔ７において、クロック信号ＣＬＫ２をＨｉｇｈとすることで、ノードＮ１２［１］の電位を、信号ＲＷ［３］とノードＮ１１［２］の電位に設定し、ノードＮ１２［２］の電位を、信号ＲＷ［２］とノードＮ１１［３］の電位に設定し、ノードＮ１２［３］の電位を、信号ＲＷ［１］の電位に設定する。
【0131】
時刻Ｔ６以降の信号ＲＷ［１］乃至信号ＲＷ［３］の電位が確定したタイミングから時刻Ｔ９のタイミングにおいて、信号ＲＷ［３］として信号ＤＡＴＡ［３］の電位が出力され、信号ＲＷ［２］として信号ＤＡＴＡ［２］の電位が出力され、信号ＲＷ［１］として信号ＤＡＴＡ［１］の電位が出力される。
【0132】
また、時刻Ｔ７乃至Ｔ８において、クロック信号ＣＬＫ３をＨｉｇｈとすることで、ノードＮ１２［１］、ノードＮ１２［２］、およびノードＮ１２［３］をＬｏｗにリセットする。
【0133】
時刻Ｔ８乃至Ｔ９において、クロック信号ＣＬＫ４をＨｉｇｈとすることで、ノードＮ１２［１］の電位をノードＮ１１［１］の電位に設定し、ノードＮ１２［２］の電位をノードＮ１１［２］の電位に設定し、ノードＮ１２［３］の電位をノードＮ１１［３］の電位に設定する。
【0134】
時刻Ｔ９乃至Ｔ１０において、クロック信号ＣＬＫ１をＨｉｇｈとすることで、ノードＮ１１［１］、ノードＮ１１［２］、ノードＮ１１［３］、信号ＲＷ［１］、信号ＲＷ［２］、および信号ＲＷ［３］をＬｏｗにリセットする。
【0135】
時刻Ｔ１０乃至Ｔ１１において、クロック信号ＣＬＫ２をＨｉｇｈとすることで、ノードＮ１２［１］の電位を、信号ＲＷ［３］とノードＮ１１［２］の電位に設定し、ノードＮ１２［２］の電位を、信号ＲＷ［２］とノードＮ１１［３］の電位に設定し、ノードＮ１２［３］の電位を、信号ＲＷ［１］の電位に設定する。
【0136】
時刻Ｔ１０以降の信号ＲＷ［１］および信号ＲＷ［２］の電位が確定したタイミングから時刻Ｔ１３のタイミングにおいて、信号ＲＷ［２］として信号ＤＡＴＡ［３］の電位が出力され、信号ＲＷ［１］として信号ＤＡＴＡ［２］の電位が出力される。信号ＲＷ［３］はＬｏｗとなる。
【0137】
また、時刻Ｔ１１乃至Ｔ１２において、クロック信号ＣＬＫ３をＨｉｇｈとすることで、ノードＮ１２［１］、ノードＮ１２［２］、およびノードＮ１２［３］をＬｏｗにリセットする。
【0138】
時刻Ｔ１２乃至Ｔ１３において、クロック信号ＣＬＫ４をＨｉｇｈとすることで、ノードＮ１２［１］の電位をノードＮ１１［１］の電位に設定し、ノードＮ１２［２］の電位をノードＮ１１［２］の電位に設定し、ノードＮ１２［３］の電位をノードＮ１１［３］の電位に設定する。
【0139】
時刻Ｔ１３乃至Ｔ１４において、クロック信号ＣＬＫ１をＨｉｇｈとすることで、ノードＮ１１［１］、ノードＮ１１［２］、ノードＮ１１［３］、信号ＲＷ［１］、信号ＲＷ［２］、および信号ＲＷ［３］をＬｏｗにリセットする。
【0140】
時刻Ｔ１４乃至Ｔ１５において、クロック信号ＣＬＫ２をＨｉｇｈとすることで、ノードＮ１２［１］の電位を、信号ＲＷ［３］とノードＮ１１［２］の電位に設定し、ノードＮ１２［２］の電位を、信号ＲＷ［２］とノードＮ１１［３］の電位に設定し、ノードＮ１２［３］の電位を、信号ＲＷ［１］の電位に設定する。
【0141】
時刻Ｔ１４以降の信号ＲＷ［１］の電位が確定したタイミングから時刻Ｔ１７のタイミングにおいて、信号ＲＷ［１］として信号ＤＡＴＡ［３］の電位が出力される。信号ＲＷ［２］、信号ＲＷ［３］はＬｏｗとなる。
【0142】
以上のように、シフトレジスタＳＲ＿ＰＡ［１］が有するレジスタ６９は、ノードＮ１１およびノードＮ１２を有し、ノードＮ１１で記憶した信号はノードＮ１２に転送することができる。また、ノードＮ１２で記憶した信号は、後段のレジスタ６９のノードＮ１１に転送することができる。つまり、シフトレジスタＳＲ＿ＰＡ［１］に入力された画像データＰ（１、１）乃至Ｐ（１、ｐ）は、レジスタ６９によってシフトされ、順に出力される。
【0143】
なお、図３乃至図１１では、シフトレジスタＳＲ＿Ｐ［１］、ＳＲ＿ＰＷ［１］、ＳＲ＿ＰＡ［１］が有する最後段から３つのレジスタ６１またはレジスタ６９が、信号ＲＷ［１］乃至ＲＷ［３］として信号を出力する例を示したが、本発明の一態様はこれに限定されない。次に、画像認識の分野において、畳み込み演算の後に行われることが多いプーリング処理を考慮した構成例を示す。
【0144】
＜シフトレジスタ群と積和演算回路２＞
図１２は、図３と同じく、シフトレジスタ群６０の一部と積和演算回路８０を示しており、積和演算回路８０が有するフィルタＦ（１、１）乃至Ｆ（ｓ、ｔ）においてもｓ＝ｔ＝３の場合を示している。
図１２は、図３と同じく、シフトレジスタ群６０の一部と積和演算回路８０を示しており、積和演算回路８０が有するフィルタＦ（１、１）乃至Ｆ（ｓ、ｔ）においてもｓ＝ｔ＝３の場合を示している。
【0145】
図１２において、シフトレジスタＳＲ＿Ｐ［１］は、シフトレジスタＳＲ＿Ｐ［１］が取り込んだ画像データＰ（１、１）乃至Ｐ（１、ｐ）のうち、画像データＰ（１、１）乃至Ｐ（１、４）を出力する（図１２中、信号ＲＷ［１］乃至ＲＷ［４］）。
【0146】
図１２では省略されているが、信号ＲＷ［１］乃至ＲＷ［４］は、Ｄ／Ａコンバータ７０でアナログ信号に変換され、積和演算回路８０に入力される。信号ＲＷ［１］乃至ＲＷ［３］は、積和演算回路８０において、それぞれ、フィルタＦ（１、１）乃至Ｆ（１、３）と掛け合わされる。また、信号ＲＷ［２］乃至ＲＷ［４］は、積和演算回路８０において、それぞれ、フィルタＦ（１、１）乃至Ｆ（１、３）と掛け合わされる。
【0147】
同様に、シフトレジスタＳＲ＿Ｐ［２］は、画像データＰ（２、１）乃至Ｐ（２、４）を出力し（図１２中、信号ＲＷ［５］乃至ＲＷ［８］）、シフトレジスタＳＲ＿Ｐ［３］は、画像データＰ（３、１）乃至Ｐ（３、４）を出力し（図１２中、信号ＲＷ［９］乃至ＲＷ［１２］）、シフトレジスタＳＲ＿Ｐ［４］は、画像データＰ（４、１）乃至Ｐ（４、４）を出力する（図１２中、信号ＲＷ［１３］乃至ＲＷ［１６］）。
【0148】
信号ＲＷ［５］乃至ＲＷ［７］は、積和演算回路８０において、それぞれ、フィルタＦ（２、１）乃至Ｆ（２、３）と掛け合わされ、ＲＷ［６］乃至ＲＷ［８］は、積和演算回路８０において、それぞれ、フィルタＦ（２、１）乃至Ｆ（２、３）と掛け合わされる。また、信号ＲＷ［９］乃至ＲＷ［１１］は、積和演算回路８０において、それぞれ、フィルタＦ（３、１）乃至Ｆ（３、３）と掛け合わされ、信号ＲＷ［１０］乃至ＲＷ［１２］は、積和演算回路８０において、それぞれ、フィルタＦ（３、１）乃至Ｆ（３、３）と掛け合わされる。
【0149】
信号ＲＷ［１］乃至ＲＷ［３］とフィルタＦ（１、１）乃至Ｆ（１、３）が掛け合わされた結果と、信号ＲＷ［５］乃至ＲＷ［７］とフィルタＦ（２、１）乃至Ｆ（２、３）が掛け合わされた結果と、信号ＲＷ［９］乃至ＲＷ［１１］とフィルタＦ（３、１）乃至Ｆ（３、３）が掛け合わされた結果は、足し合わされ、積和演算回路８０はＹ（１、１）を出力する。
【0150】
また、信号ＲＷ［２］乃至ＲＷ［４］とフィルタＦ（１、１）乃至Ｆ（１、３）が掛け合わされた結果と、信号ＲＷ［６］乃至ＲＷ［８］とフィルタＦ（２、１）乃至Ｆ（２、３）が掛け合わされた結果と、信号ＲＷ［１０］乃至ＲＷ［１２］とフィルタＦ（３、１）乃至Ｆ（３、３）が掛け合わされた結果は、足し合わされ、積和演算回路８０はＹ（１、２）を出力する。
【0151】
同様に、シフトレジスタＳＲ＿Ｐ［２］が出力した画像データＰ（２、１）乃至Ｐ（２、３）は、信号ＲＷ［５］乃至ＲＷ［７］として、それぞれフィルタＦ（１、１）乃至Ｆ（１、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［３］が出力した画像データＰ（３、１）乃至Ｐ（３、３）は、信号ＲＷ［９］乃至ＲＷ［１１］として、それぞれフィルタＦ（２、１）乃至Ｆ（２、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［４］が出力した画像データＰ（４、１）乃至Ｐ（４、３）は、信号ＲＷ［１３］乃至ＲＷ［１５］として、それぞれフィルタＦ（３、１）乃至Ｆ（３、３）と掛け合わされ、それらが足し合わされ、積和演算回路８０はＹ（２、１）を出力する。
【0152】
同様に、シフトレジスタＳＲ＿Ｐ［２］が出力した画像データＰ（２、２）乃至Ｐ（２、４）は、信号ＲＷ［６］乃至ＲＷ［８］として、それぞれフィルタＦ（１、１）乃至Ｆ（１、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［３］が出力した画像データＰ（３、２）乃至Ｐ（３、４）は、信号ＲＷ［１０］乃至ＲＷ［１２］として、それぞれフィルタＦ（２、１）乃至Ｆ（２、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［４］が出力した画像データＰ（４、２）乃至Ｐ（４、４）は、信号ＲＷ［１４］乃至ＲＷ［１６］として、それぞれフィルタＦ（３、１）乃至Ｆ（３、３）と掛け合わされ、それらが足し合わされ、積和演算回路８０はＹ（２、２）を出力する。
【0153】
【0154】
すなわち、シフトレジスタＳＲ＿Ｐ［１］は画像データＰ（１、２）乃至Ｐ（１、５）を出力し、シフトレジスタＳＲ＿Ｐ［２］は画像データＰ（２、２）乃至Ｐ（２、５）を出力し、シフトレジスタＳＲ＿Ｐ［３］は画像データＰ（３、２）乃至Ｐ（３、５）を出力し、シフトレジスタＳＲ＿Ｐ［４］は画像データＰ（４、２）乃至Ｐ（４、５）を出力する。
【0155】
図１２と同様に、シフトレジスタＳＲ＿Ｐ［１］が出力した画像データＰ（１、２）乃至Ｐ（１、４）は、信号ＲＷ［１］乃至ＲＷ［３］として、それぞれフィルタＦ（１、１）乃至Ｆ（１、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［２］が出力した画像データＰ（２、２）乃至Ｐ（２、４）は、信号ＲＷ［５］乃至ＲＷ［７］として、それぞれフィルタＦ（２、１）乃至Ｆ（２、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［３］が出力した画像データＰ（３、２）乃至Ｐ（３、４）は、信号ＲＷ［９］乃至ＲＷ［１１］として、それぞれフィルタＦ（３、１）乃至Ｆ（３、３）と掛け合わされ、それらが足し合わされ、積和演算回路８０はＹ（１、２）を出力する。
【0156】
同様に、シフトレジスタＳＲ＿Ｐ［１］が出力した画像データＰ（１、３）乃至Ｐ（１、５）は、信号ＲＷ［２］乃至ＲＷ［４］として、それぞれフィルタＦ（１、１）乃至Ｆ（１、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［２］が出力した画像データＰ（２、３）乃至Ｐ（２、５）は、信号ＲＷ［６］乃至ＲＷ［８］として、それぞれフィルタＦ（２、１）乃至Ｆ（２、３）と掛け合わされ、シフトレジスタＳＲ＿Ｐ［３］が出力した画像データＰ（３、３）乃至Ｐ（３、５）は、信号ＲＷ［１０］乃至ＲＷ［１２］として、それぞれフィルタＦ（３、１）乃至Ｆ（３、３）と掛け合わされ、それらが足し合わされ、積和演算回路８０はＹ（１、３）を出力する。
【0157】
以下同様であり、Ｙ（２、２）およびＹ（２、３）については、図１２の説明を援用する。
【0158】
ここで、図１２の説明において積和演算回路８０が出力するＹ（１、１）、Ｙ（１、２）、Ｙ（２、１）、Ｙ（２、２）、および、図１３の説明において積和演算回路８０が出力するＹ（１、２）、Ｙ（１、３）、Ｙ（２、２）、Ｙ（２、３）は、データを一度保存することなく、プーリング処理を行うことができる。
【0159】
プーリング処理とは、画像データを小さな領域に区切り、その中から、例えば、最大値を取り出すことである。図１２の例では、Ｙ（１、１）、Ｙ（１、２）、Ｙ（２、１）、Ｙ（２、２）から最大値を取り出し、図１３の例では、Ｙ（１、２）、Ｙ（１、３）、Ｙ（２、２）、Ｙ（２、３）から最大値を取り出すことである。なお、本発明の一態様は図１２および図１３の例に限定されず、目的とするプーリング処理に合わせて、シフトレジスタ群６０および積和演算回路８０の構成を選択することができる。
【0160】
このように、シフトレジスタ群６０は取り込んだ画像データの出力とシフトを繰り返し行い、積和演算回路８０は、シフトレジスタ群６０から出力される画像データとフィルタＦ（１、１）乃至Ｆ（ｓ、ｔ）の畳み込み演算を行い、積和演算回路８０の出力Ｙ（ｙ、ｘ）は、データを一度保存することなくプーリング処理を行うことができる。図２（Ａ）に示される半導体装置１００は、プーリング回路９０を加えて、図１４（Ａ）に示す半導体装置１０２とすることができる。
【0161】
本発明の一形態である半導体装置１００乃至１０２のいずれか１つを用いることで、畳み込み演算を効率的に行うことができる。
【0162】
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
【0163】
（実施の形態２）
上述したように、ニューラルネットワークは、ニューロンとシナプスで構成される神経回路網を模した回路構成、すなわち、ニューロンを模したユニットが互いに結合された回路構成を有している。それぞれのニューロンに入力された複数のデータは、それぞれ結合の強度を表す重み係数と掛け合わされ、その結果が足しあわされる（積和演算）。
上述したように、ニューラルネットワークは、ニューロンとシナプスで構成される神経回路網を模した回路構成、すなわち、ニューロンを模したユニットが互いに結合された回路構成を有している。それぞれのニューロンに入力された複数のデータは、それぞれ結合の強度を表す重み係数と掛け合わされ、その結果が足しあわされる（積和演算）。
【0164】
ここで、画像認識の分野におけるフィルタのパラメータは、ニューラルネットワークにおける重み係数に相当するが、ニューラルネットワークが画像認識の分野において利用される場合の大きなメリットは、重み係数が学習によって得られることである。
【0165】
すなわち、ニューラルネットワークが画像認識の分野において利用される場合、ニューラルネットワークに大量の画像データと、それぞれの画像データが表している物体が何であるのかの情報（教師データともいう）を与えることで、ニューラルネットワークは学習（教師あり学習ともいう）を行うことができる。そして、学習を行うことで、重み係数（フィルタのパラメータ）等が変更される。
【0166】
十分に学習が行われたニューラルネットワークは、重み係数等が最適化され、与えられた画像データに対し、その画像データが表している物体が何であるかを推論することができる。本実施の形態では、上述のように学習と推論を行うことができるニューラルネットワークの一例についてと、ニューラルネットワークに適用可能な積和演算回路の一例について、説明を行う。なお、本実施の形態で説明する積和演算回路は、実施の形態１で例示した積和演算回路８０に適用可能である。
【0167】
＜ニューラルネットワーク＞
以下、ニューラルネットワークの一例として階層型ニューラルネットワーク、および教師あり学習について説明する。
以下、ニューラルネットワークの一例として階層型ニューラルネットワーク、および教師あり学習について説明する。
【0168】
図１４（Ｂ）に、階層型ニューラルネットワークの構成例を示す。図１４（Ｂ）では、各層のニューロンを丸で示している。そして、図１４（Ｂ）では、入力層としての機能を有する第（ｌ－１）層と、中間層（隠れ層）としての機能を有する第ｌ層と、出力層としての機能を有する第（ｌ＋１）層の３層に分けられたニューロン（形式ニューロン）を有する、階層型ニューラルネットワークの構成例を示している（ｌは２以上の整数）。そして、第（ｌ－１）層が有するニューロンをＭ個（Ｍは２以上の整数）、第ｌ層が有するニューロンをＮ個（Ｎは２以上の整数）、第（ｌ＋１）層が有するニューロンをＫ個（Ｋは２以上の整数）とする。
【0169】
なお、図１４（Ｂ）では、第（ｌ－１）層が有する複数のニューロンのうち、５つのニューロンを図示しており、第ｌ層が有する複数のニューロンのうち、４つのニューロンを図示しており、第（ｌ＋１）層が有する複数のニューロンのうち、３つのニューロンを図示している。
【0170】
また、図１４（Ｂ）では、中間層が一層で構成されている階層型ニューラルネットワークの構成例を示しているが、中間層が複数の層で構成されていても良い。よって、Ｌ層（Ｌは３以上の整数）で構成される階層型ニューラルネットワークの場合、第１層が入力層に相当し、第２層乃至第（Ｌ－１）層が中間層に相当し、第Ｌ層が出力層に相当する。
【0171】
図１４（Ｂ）において、第（ｌ－１）層のニューロンが有する第ｍニューロン（ｍは１以上Ｍ以下の整数）の出力ｚｍ
（ｌ－１）が、第ｌ層のニューロンが有する第ｎニューロン（ｎは１以上Ｎ以下の整数）に入力されるものとする。また、第ｎニューロンの出力ｚｎ
（ｌ）が、第（ｌ＋１）層のニューロンが有する第ｋニューロン（ｋは１以上Ｋ以下の整数）に入力されるものとする。また、第ｋニューロンの出力をｚｋ
（ｌ＋１）とする。そして、第ｌ層の第ｎニューロンへの入力に対する重み係数をｗｎｍ
（ｌ）、第（ｌ＋１）層の第ｋのニューロンへの入力に対する重み係数をｗｋｎ
（ｌ＋１）とする。
【0172】
上記条件のもと、第ｌ層の第ｎのニューロンへの入力の総和（ネット値）は、以下の式ｂ１で表される。
【0173】
ｕｎ
（ｌ）＝Σｍ ｗｎｍ
（ｌ）・ｚｍ
（ｌ－１） （ｂ１）
【0174】
式ｂ１の演算処理は、後述する積和演算回路を用いることにより行うことができる。
【0175】
また、第ｌ層の第ｎのニューロンの出力ｚｎ
（ｌ）は、以下の式ｂ２で表される。
【0176】
ｚｎ
（ｌ）＝ｆ（ｕｎ
（ｌ）） （ｂ２）
【0177】
なお、ｆはニューロンの出力関数である。ニューロンの出力関数ｆとして、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。例えば、式ｂ２の演算処理は、図１４（Ｃ）に示す回路２７０を用いることで実行することができる。回路２７０において、出力関数ｆは、ＯＰアンプの出力特性に対応する。また、ＯＰアンプからの出力信号を用いて、所望の出力関数に対応した演算回路において演算処理を行うことで、式ｂ２の演算処理を実現することもできる。
【0178】
同様に、第（ｌ＋１）層の第ｋのニューロンへの入力の総和（ネット値）は、以下の式ｂ３で表される。
【0179】
ｕｋ
（ｌ＋１）＝Σｎ ｗｋｎ
（ｌ＋１）・ｚｎ
（ｌ） （ｂ３）
【0180】
式ｂ３の演算処理は、後述する積和演算回路を用いることにより行うことができる。
【0181】
また、第（ｌ＋１）層の第ｋのニューロンの出力ｚｋ
（ｌ＋１）は、以下の式ｂ４で表される。
【0182】
ｚｋ
（ｌ＋１）＝ｆ（ｕｋ
（ｌ＋１）） （ｂ４）
【0183】
例えば、式ｂ４の演算処理は、図１４（Ｄ）に示す回路２７１を用いることで実行することができる。回路２７１において、出力関数ｆは、回路２７０と同様に、ＯＰアンプの出力特性に対応する。また、ＯＰアンプからの出力信号を用いて、所望の出力関数に対応した演算回路において演算処理を行うことで、式ｂ４の演算処理を実現することもできる。
【0184】
上記構成により、第ｋのニューロンの出力ｚｋ
（ｌ＋１）を得ることができる。
【0185】
次に、教師あり学習について説明する。教師あり学習とは、上述の階層型ニューラルネットワークの機能において、出力した結果と所望の結果（教師データ、または教師信号という場合がある）が異なった場合に、階層型ニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
【0186】
教師あり学習の具体例として、誤差逆伝播方式による学習方法について説明する。図１５（Ａ）に、誤差逆伝播方式の模式図を示す。誤差逆伝播方式は、階層型ニューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変更する方式である。
【0187】
具体的に、誤差逆伝播方式は、出力層の出力ｚｋ
（Ｌ）と教師データｔｋとで決まる誤差エネルギーＥに対して、第ｌ層の重み係数ｗｎｍ
（ｌ）の更新量を∂Ｅ／∂ｗｎｍ
（ｌ）として重み係数を変更する。
【0188】
例えば、第ｌ層の誤差δｎ
（ｌ）を、δｎ
（ｌ）≡∂Ｅ／∂ｕｎ
（ｌ）と定義すると、誤差δｎ
（ｌ）は以下の式ｂ５で表され、更新量∂Ｅ／∂ｗｎｍ
（ｌ）は以下の式ｂ６で表される。なお、ｆ’はニューロンの出力関数の導関数である。
【0189】
δｎ
（ｌ）＝Σｋδｋ
（ｌ＋１）・ｗｋｎ
（ｌ＋１）・ｆ’（ｕｎ
（ｌ）） （ｂ５）
∂Ｅ／∂ｗｎｍ （ｌ）＝δｎ （ｌ）・ｚｍ （ｌ－１） （ｂ６）
∂Ｅ／∂ｗｎｍ （ｌ）＝δｎ （ｌ）・ｚｍ （ｌ－１） （ｂ６）
【0190】
例えば、式ｂ５の演算処理は、図１５（Ｂ）に示す回路２７２を用いることで実行することができる。また、式ｂ６の演算処理は、図１５（Ｃ）に示す回路２７３を用いることで実行することができる。なお、導関数は、例えば、ＯＰアンプからの出力信号を用いて、所望の導関数に対応した演算回路において演算処理を行うこともできる。
【0191】
式ｂ５の演算処理の一部は、後述する積和演算回路を用いることにより行うことができる。
【0192】
また、出力層である第（ｌ＋１）層の誤差δｋ
（ｌ＋１）は以下の式ｂ７で表され、更新量∂Ｅ／∂ｗｋｎ
（ｌ＋１）は以下の式ｂ８で表される。
【0193】
δｋ
（ｌ＋１）＝（ｚｋ
（ｌ＋１）－ｔｋ）・ｆ’（ｕｋ
（ｌ＋１）） （ｂ７）
∂Ｅ／∂ｗｋｎ （ｌ＋１）＝δｋ （ｌ＋１）・ｚｎ （ｌ） （ｂ８）
∂Ｅ／∂ｗｋｎ （ｌ＋１）＝δｋ （ｌ＋１）・ｚｎ （ｌ） （ｂ８）
【0194】
【0195】
＜積和演算回路＞
学習と推論を行うことができるニューラルネットワークの一例として示した階層型ニューラルネットワークにおいて、式ｂ１および式ｂ３で示される演算処理を行う積和演算回路、および、実施の形態１で例示した積和演算回路８０に適用可能な積和演算回路の一例を、図１６に示す。
学習と推論を行うことができるニューラルネットワークの一例として示した階層型ニューラルネットワークにおいて、式ｂ１および式ｂ３で示される演算処理を行う積和演算回路、および、実施の形態１で例示した積和演算回路８０に適用可能な積和演算回路の一例を、図１６に示す。
【0196】
図１６に示す積和演算回路の一例は、アナログデータを用いてアナログ演算処理を行う機能を有する。アナログ演算処理を行う機能を有することにより、アナログデータをデジタルデータに変換することなく、或いはアナログデータをデジタルデータに変換する頻度を極力抑えつつ、演算処理を行うことができる。よって、膨大な量の演算処理を少なくすることができ、演算回路の規模を小さく抑えることができる。また、演算処理に要する時間を抑えることができる。
【0197】
図１６に、積和演算回路の一例として、半導体装置１０７のブロック図を示す。図１６に示す半導体装置１０７は、記憶回路１１（ＭＥＭ）と、参照用記憶回路１２（ＲＭＥＭ）と、回路１３と、回路１４と、を有する。半導体装置１０７は、さらに電流源回路１５（ＣＲＥＦ）を有していても良い。
【0198】
記憶回路１１（ＭＥＭ）は、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ］で例示されるメモリセルＭＣを有する。また、各メモリセルＭＣは、入力された電位を電流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトランジスタなどの能動素子を用いることができる。図１６では、各メモリセルＭＣがトランジスタＴｒ２１を有する場合を例示している。
【0199】
メモリセルＭＣには、配線ＷＤ［ｊ］で例示される配線ＷＤから第１のアナログ電位が入力される。第１のアナログ電位は第１のアナログデータに対応する。そして、メモリセルＭＣは、第１のアナログ電位に応じた第１のアナログ電流を生成する機能を有する。具体的には、トランジスタＴｒ２１のゲートに第１のアナログ電位を供給したときに得られるトランジスタＴｒ２１のドレイン電流を、第１のアナログ電流とすることができる。なお、以下、メモリセルＭＣ［ｉ、ｊ］に流れる電流をＩ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流をＩ［ｉ＋１、ｊ］とする。
【0200】
なお、トランジスタＴｒ２１が飽和領域で動作する場合、そのドレイン電流はソースとドレイン間の電圧に依存せず、ゲート電圧と閾値電圧の差分によって制御される。よって、トランジスタＴｒ２１は飽和領域で動作させることが望ましい。トランジスタＴｒ２１を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作する範囲の電圧に適切に設定されているものとする。
【0201】
具体的に、図１６に示す半導体装置１０７では、メモリセルＭＣ［ｉ、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ、ｊ］が入力される。メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第１のアナログ電流に相当する。
【0202】
また、具体的に、図１６に示す半導体装置１０７では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］が入力される。メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第１のアナログ電流に相当する。
【0203】
そして、メモリセルＭＣは、第１のアナログ電位を保持する機能を有する。すなわち、メモリセルＭＣは、第１のアナログ電位を保持することで、第１のアナログ電位に応じた第１のアナログ電流を保持する機能を有すると言える。
【0204】
また、メモリセルＭＣには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。第２のアナログ電位は第２のアナログデータに対応する。メモリセルＭＣは、既に保持されている第１のアナログ電位に、第２のアナログ電位を加算する機能と、加算することで得られる第３のアナログ電位を保持する機能とを有する。そして、メモリセルＭＣは、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、メモリセルＭＣは、第３のアナログ電位を保持することで、第３のアナログ電位に応じた第２のアナログ電流を保持する機能を有すると言える。
【0205】
具体的に、図１６に示す半導体装置１０７では、メモリセルＭＣ［ｉ、ｊ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第２のアナログ電流に相当する。
【0206】
また、図１６に示す半導体装置１０７では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第２のアナログ電流に相当する。
【0207】
そして、電流Ｉ［ｉ、ｊ］は、メモリセルＭＣ［ｉ、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。電流Ｉ［ｉ＋１、ｊ］は、メモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。よって、電流Ｉ［ｉ、ｊ］と電流Ｉ［ｉ＋１、ｊ］との和に相当する電流Ｉ［ｊ］が、メモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れることとなる。
【0208】
参照用記憶回路１２（ＲＭＥＭ）は、メモリセルＭＣＲ［ｉ］、メモリセルＭＣＲ［ｉ＋１］で例示されるメモリセルＭＣＲを有する。メモリセルＭＣＲには、配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。なお、以下、メモリセルＭＣＲ［ｉ］に流れる電流をＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］に流れる電流をＩＲＥＦ［ｉ＋１］とする。
【0209】
そして、具体的に、図１６に示す半導体装置１０７では、メモリセルＭＣＲ［ｉ］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第１の参照電流に相当する。
【0210】
また、図１６に示す半導体装置１０７では、メモリセルＭＣＲ［ｉ＋１］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第１の参照電流に相当する。
【0211】
そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持する機能を有する。すなわち、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持することで、第１の参照電位ＶＰＲに応じた第１の参照電流を保持する機能を有すると言える。
【0212】
また、メモリセルＭＣＲには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。メモリセルＭＣＲは、既に保持されている第１の参照電位ＶＰＲに、第２のアナログ電位を加算し、加算することで得られる第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲは、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、メモリセルＭＣＲは、第２の参照電位を保持することで、第２の参照電位に応じた第２の参照電流を保持する機能を有すると言える。
【0213】
具体的に、図１６に示す半導体装置１０７では、メモリセルＭＣＲ［ｉ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第２の参照電流に相当する。
【0214】
また、図１６に示す半導体装置１０７では、メモリセルＭＣＲ［ｉ＋１］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ＋１］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第２の参照電流に相当する。
【0215】
そして、電流ＩＲＥＦ［ｉ］は、メモリセルＭＣＲ［ｉ］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。電流ＩＲＥＦ［ｉ＋１］は、メモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。よって、電流ＩＲＥＦ［ｉ］と電流ＩＲＥＦ［ｉ＋１］との和に相当する電流ＩＲＥＦが、メモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れることとなる。
【0216】
電流源回路１５は、配線ＢＬＲＥＦに流れる電流ＩＲＥＦと同じ値の電流、もしくは電流ＩＲＥＦに対応する電流を、配線ＢＬに供給する機能を有する。そして、後述するオフセットの電流を設定する際には、メモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる電流Ｉ［ｊ］が、メモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる電流ＩＲＥＦと異なる場合、差分の電流は回路１３または回路１４に流れる。回路１３は電流ソース回路としての機能を有し、回路１４は電流シンク回路としての機能を有する。
【0217】
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路１３は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路１３は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］に供給する機能を有する。すなわち、回路１３は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
【0218】
また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路１４は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路１４は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］から引き込む機能を有する。すなわち、回路１４は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
【0219】
次いで、図１６に示す半導体装置１０７の動作の一例について説明する。
【0220】
まず、メモリセルＭＣ［ｉ、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ、ｊ］を差し引いた電位ＶＰＲ－Ｖｘ［ｉ、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ、ｊ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ、ｊ］に応じた電流Ｉ［ｉ、ｊ］が生成される。例えば、第１の参照電位ＶＰＲは、接地電位よりも高いハイレベルの電位とする。具体的には、接地電位よりも高く、電流源回路１５に供給されるハイレベルの電位ＶＤＤと同程度か、それ以下の電位であることが望ましい。
【0221】
また、メモリセルＭＣＲ［ｉ］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ］に入力される。メモリセルＭＣＲ［ｉ］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ］が生成される。
【0222】
また、メモリセルＭＣ［ｉ＋１、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］を差し引いた電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
【0223】
また、メモリセルＭＣＲ［ｉ＋１］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ＋１］に入力される。メモリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ＋１］が生成される。
【0224】
上記動作において、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］は基準電位とする。例えば、基準電位として接地電位、接地電位よりも低いローレベルの電位ＶＳＳなどを用いることができる。或いは、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位を用いると、第２のアナログ電位Ｖｗを正負にしても、配線ＲＷの電位を接地電位よりも高くできるので信号の生成を容易にすることができ、正負のアナログデータに対する積演算が可能になるので好ましい。
【0225】
上記動作により、配線ＢＬ［ｊ］には、配線ＢＬ［ｊ］に電気的に接続されたメモリセルＭＣにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図１６では、メモリセルＭＣ［ｉ、ｊ］で生成される電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］で生成される電流Ｉ［ｉ＋１、ｊ］とを合わせた電流Ｉ［ｊ］が流れる。また、上記動作により、配線ＢＬＲＥＦには、配線ＢＬＲＥＦに電気的に接続されたメモリセルＭＣＲにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図１６では、メモリセルＭＣＲ［ｉ］で生成される電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］で生成される電流ＩＲＥＦ［ｉ＋１］とを合わせた電流ＩＲＥＦが流れる。
【0226】
次いで、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］の電位を基準電位としたまま、第１のアナログ電位を入力することによって得られる電流Ｉ［ｊ］と第１の参照電位を入力することによって得られる電流ＩＲＥＦとの差分から得られるオフセットの電流Ｉｏｆｆｓｅｔ［ｊ］を、回路１３または回路１４において保持する。
【0227】
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路１３は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］に供給する。すなわち、回路１３に流れる電流ＩＣＭ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＭ［ｊ］の値は回路１３において保持される。また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路１４は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］から引き込む。すなわち、回路１４に流れる電流ＩＣＰ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＰ［ｊ］の値は回路１４において保持される。
【0228】
次いで、既にメモリセルＭＣ［ｉ、ｊ］において保持されている第１のアナログ電位に加算するように、第２のアナログ電位をメモリセルＭＣ［ｉ、ｊ］に格納する。具体的には、配線ＲＷ［ｉ］の電位を基準電位に対してＶｗ［ｉ］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ］が、配線ＲＷ［ｉ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］に応じた電流Ｉ［ｉ、ｊ］が生成される。
【0229】
また、既にメモリセルＭＣ［ｉ＋１、ｊ］において保持されている第１のアナログ電位に加算するように、第２のアナログ電位をメモリセルＭＣ［ｉ＋１、ｊ］に格納する。具体的には、配線ＲＷ［ｉ＋１］の電位を基準電位に対してＶｗ［ｉ＋１］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ＋１］が、配線ＲＷ［ｉ＋１］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
【0230】
なお、電位を電流に変換する素子として飽和領域で動作するトランジスタＴｒ２１を用いる場合、配線ＲＷ［ｉ］の電位がＶｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位がＶｗ［ｉ＋１］であると仮定すると、メモリセルＭＣ［ｉ、ｊ］が有するトランジスタＴｒ２１のドレイン電流が電流Ｉ［ｉ、ｊ］に相当するので、第２のアナログ電流は以下の式ｂ９で表される。なお、ｋは係数、ＶｔｈはトランジスタＴｒ２１の閾値電圧である。
【0231】
Ｉ［ｉ、ｊ］＝ｋ（Ｖｗ［ｉ］－Ｖｔｈ＋ＶＰＲ－Ｖｘ［ｉ、ｊ］）２ （ｂ９）
【0232】
また、メモリセルＭＣＲ［ｉ］が有するトランジスタＴｒ２１のドレイン電流が電流ＩＲＥＦ［ｉ］に相当するので、第２の参照電流は以下の式ｂ１０で表される。
【0233】
ＩＲＥＦ［ｉ］＝ｋ（Ｖｗ［ｉ］－Ｖｔｈ＋ＶＰＲ）２ （ｂ１０）
【0234】
そして、メモリセルＭＣ［ｉ、ｊ］に流れる電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流Ｉ［ｉ＋１、ｊ］の和に相当する電流Ｉ［ｊ］は、Ｉ［ｊ］＝ΣｉＩ［ｉ、ｊ］であり、メモリセルＭＣＲ［ｉ］に流れる電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］に流れる電流ＩＲＥＦ［ｉ＋１］の和に相当する電流ＩＲＥＦは、ＩＲＥＦ＝ΣｉＩＲＥＦ［ｉ］となり、その差分に相当する電流ΔＩ［ｊ］は以下の式ｂ１１で表される。
【0235】
ΔＩ［ｊ］＝ＩＲＥＦ－Ｉ［ｊ］＝ΣｉＩＲＥＦ［ｉ］－ΣｉＩ［ｉ、ｊ］ （ｂ１１）
【0236】
式ｂ９、式ｂ１０、式ｂ１１から、電流ΔＩ［ｊ］は以下の式ｂ１２のように導き出される。
【0237】
ΔＩ［ｊ］
＝Σｉ｛ｋ（Ｖｗ［ｉ］－Ｖｔｈ＋ＶＰＲ）２－ｋ（Ｖｗ［ｉ］－Ｖｔｈ＋ＶＰＲ－Ｖｘ［ｉ、ｊ］）２｝
＝２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）－２ｋΣｉ（Ｖｔｈ－ＶＰＲ）・Ｖｘ［ｉ、ｊ］－ｋΣｉＶｘ［ｉ、ｊ］２ （ｂ１２）
＝Σｉ｛ｋ（Ｖｗ［ｉ］－Ｖｔｈ＋ＶＰＲ）２－ｋ（Ｖｗ［ｉ］－Ｖｔｈ＋ＶＰＲ－Ｖｘ［ｉ、ｊ］）２｝
＝２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）－２ｋΣｉ（Ｖｔｈ－ＶＰＲ）・Ｖｘ［ｉ、ｊ］－ｋΣｉＶｘ［ｉ、ｊ］２ （ｂ１２）
【0238】
式ｂ１２において、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）で示される項は、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当する。
【0239】
また、電流Ｉｏｆｆｓｅｔ［ｊ］は、配線ＲＷの電位を全て基準電位としたとき、すなわち第２のアナログ電位Ｖｗ［ｉ］を０、第２のアナログ電位Ｖｗ［ｉ＋１］を０としたときの電流ΔＩ［ｊ］とすると、式ｂ１２から、以下の式ｂ１３が導き出される。
【0240】
Ｉｏｆｆｓｅｔ［ｊ］＝－２ｋΣｉ（Ｖｔｈ－ＶＰＲ）・Ｖｘ［ｉ、ｊ］－ｋΣｉＶｘ［ｉ、ｊ］２ （ｂ１３）
【0241】
したがって、式ｂ１１乃至式ｂ１３から、第１のアナログデータと第２のアナログデータの積和値に相当する２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）は、以下の式ｂ１４で表されることが分かる。
【0242】
２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）＝ＩＲＥＦ－Ｉ［ｊ］－Ｉｏｆｆｓｅｔ［ｊ］ （ｂ１４）
【0243】
そして、メモリセルＭＣに流れる電流の和を電流Ｉ［ｊ］、メモリセルＭＣＲに流れる電流の和を電流ＩＲＥＦ、回路１３または回路１４に流れる電流を電流Ｉｏｆｆｓｅｔ［ｊ］とすると、配線ＲＷ［ｉ］の電位をＶｗ［ｉ］、配線ＲＷ［ｉ＋１］の電位をＶｗ［ｉ＋１］としたときに配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］は、ＩＲＥＦ－Ｉ［ｊ］－Ｉｏｆｆｓｅｔ［ｊ］で表される。式ｂ１４から、電流Ｉｏｕｔ［ｊ］は、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）であり、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当することが分かる。
【0244】
なお、トランジスタＴｒ２１は飽和領域で動作させることが望ましいが、トランジスタＴｒ２１の動作領域が理想的な飽和領域と異なっていたとしても、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積との和に相当する電流を、所望の範囲内の精度で問題なく得ることができる場合は、トランジスタＴｒ２１は飽和領域で動作しているものとみなせる。
【0245】
例えば、ｊ列目のメモリセルＭＣ［１、ｊ］乃至［Ｍ、ｊ］に第ｌ層の各ニューロンの重み係数ｗｎ１
（ｌ）乃至ｗｎＭ
（ｌ）を第１のアナログデータとしてそれぞれ格納し、配線ＲＷ［１］乃至配線ＲＷ［Ｍ］を介して第（ｌ－１）層のニューロンの出力ｚ１
（ｌ－１）乃至出力ｚＭ
（ｌ－１）をメモリセルＭＣ［１、ｊ］乃至メモリセルＭＣ［Ｍ、ｊ］に第２のアナログデータとしてそれぞれ入力する。上記動作により、第ｌ層の第ｎのニューロンへの入力の総和（ネット値）ｕｎ
（ｌ）を、電流ΔＩｏｕｔ［ｊ］から得ることができる。従って、半導体装置１０７を用いることにより、式ｂ１の演算を行うことができる。
【0246】
例えば、ｊ列目のメモリセルＭＣ［１、ｊ］乃至［Ｍ、ｊ］に第（ｌ＋１）層の各ニューロンの重み係数ｗｎ１
（ｌ＋１）乃至ｗｎＭ
（ｌ＋１）を第１のアナログデータとしてそれぞれ格納し、配線ＲＷ［１］乃至配線ＲＷ［Ｍ］を介して第ｌ層のニューロンの出力ｚ１
ｌ乃至出力ｚＭ
ｌをメモリセルＭＣ［１、ｊ］乃至メモリセルＭＣ［Ｍ、ｊ］に第２のアナログデータとしてそれぞれ入力する。上記動作により、第（ｌ＋１）層の第ｋのニューロンへの入力の総和（ネット値）ｕｋ
（ｌ＋１）を、電流ΔＩｏｕｔ［ｊ］から得ることができる。従って、半導体装置１０７を用いることにより、式ｂ３の演算を行うことができる。
【0247】
例えば、ｊ列目のメモリセルＭＣ［１、ｊ］乃至［Ｋ、ｊ］に第（ｌ＋１）層の各ニューロンの重み係数ｗｎ１
（ｌ＋１）乃至ｗｎＫ
（ｌ＋１）を第１のアナログデータとしてそれぞれ格納し、配線ＲＷ［１］乃至配線ＲＷ［Ｋ］を介して第（ｌ＋１）層のニューロンの誤差δ１
（ｌ＋１）乃至δＫ
（ｌ＋１）をメモリセルＭＣ［１、ｊ］乃至［Ｋ、ｊ］に第２のアナログデータとしてそれぞれ入力する。上記動作により、式ｂ５におけるΣｋδｋ
（ｌ＋１）・ｗｋｎ
（ｌ＋１）の値を、電流ΔＩｏｕｔ［ｊ］から得ることができる。従って、半導体装置１０７を用いることにより、式ｂ５の演算の一部を行うことができる。
【0248】
本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、演算回路の回路規模を小さく抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、アナログデータの演算処理に要する時間を抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理に要する時間を抑えつつ、演算回路の低消費電力化を実現することができる。
【0249】
次いで、記憶回路１１（ＭＥＭ）と、参照用記憶回路１２（ＲＭＥＭ）の具体的な構成の一例について、図１７を用いて説明する。
【0250】
図１７では、記憶回路１１（ＭＥＭ）がｙ行ｘ列（ｘ、ｙは自然数）の複数のメモリセルＭＣを有し、参照用記憶回路１２（ＲＭＥＭ）がｙ行１列の複数のメモリセルＭＣＲを有する場合を例示している。
【0251】
記憶回路１１は、配線ＲＷと、配線ＷＷと、配線ＷＤと、配線ＶＲと、配線ＢＬとに電気的に接続されている。図１７では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣにそれぞれ電気的に接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣにそれぞれ電気的に接続され、配線ＷＤ［１］乃至配線ＷＤ［ｘ］が各列のメモリセルＭＣにそれぞれ電気的に接続され、配線ＢＬ［１］乃至配線ＢＬ［ｘ］が各列のメモリセルＭＣにそれぞれ電気的に接続されている場合を例示している。また、図１７では、配線ＶＲ［１］乃至配線ＶＲ［ｘ］が各列のメモリセルＭＣにそれぞれ電気的に接続されている場合を例示している。なお、配線ＶＲ［１］乃至配線ＶＲ［ｘ］は、互いに電気的に接続されていても良い。
【0252】
そして、参照用記憶回路１２は、配線ＲＷと、配線ＷＷと、配線ＷＤＲＥＦと、配線ＶＲＲＥＦと、配線ＢＬＲＥＦとに電気的に接続されている。図１７では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＷＤＲＥＦが一列のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＢＬＲＥＦが一列のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＶＲＲＥＦが一列のメモリセルＭＣＲにそれぞれ電気的に接続されている場合を例示している。なお、配線ＶＲＲＥＦは、配線ＶＲ［１］乃至配線ＶＲ［ｘ］に電気的に接続されていても良い。
【0253】
次いで、図１７に示した複数のメモリセルＭＣのうち、任意の２行２列のメモリセルＭＣと、図１７に示した複数のメモリセルＭＣＲのうち、任意の２行１列のメモリセルＭＣＲとの、具体的な回路構成と接続関係とを、一例として図１８に示す。
【0254】
具体的に図１８では、ｉ行ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、ｉ＋１行ｊ列目のメモリセルＭＣ［ｉ＋１、ｊ］と、ｉ行ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、ｉ＋１行ｊ＋１列目のメモリセルＭＣ［ｉ＋１、ｊ＋１］とを図示している。また、具体的に図１８では、ｉ行目のメモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とを図示している。なお、ｉは１からｙ－１までの任意の数で、ｊは１からｘ－１までの任意の数とする。
【0255】
ｉ行目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣＲ［ｉ］は、配線ＲＷ［ｉ］及び配線ＷＷ［ｉ］に電気的に接続されている。また、ｉ＋１行目のメモリセルＭＣ［ｉ＋１、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］と、メモリセルＭＣＲ［ｉ＋１］は、配線ＲＷ［ｉ＋１］及び配線ＷＷ［ｉ＋１］に電気的に接続されている。
【0256】
ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］は、配線ＷＤ［ｊ］、配線ＶＲ［ｊ］、及び配線ＢＬ［ｊ］に電気的に接続されている。また、ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］は、配線ＷＤ［ｊ＋１］、配線ＶＲ［ｊ＋１］、及び配線ＢＬ［ｊ＋１］に電気的に接続されている。また、メモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］は、配線ＷＤＲＥＦ、配線ＶＲＲＥＦ、及び配線ＢＬＲＥＦに電気的に接続されている。
【0257】
そして、各メモリセルＭＣと各メモリセルＭＣＲは、トランジスタＴｒ２１と、トランジスタＴｒ２２と、容量素子Ｃ２１と、を有する。トランジスタＴｒ２２は、メモリセルＭＣまたはメモリセルＭＣＲへの第１のアナログ電位の入力を制御する機能を有する。トランジスタＴｒ２１は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。容量素子Ｃ２１は、メモリセルＭＣまたはメモリセルＭＣＲにおいて保持されている第１のアナログ電位に、第２のアナログ電位を加算する機能を有する。
【0258】
具体的に、図１８に示すメモリセルＭＣでは、トランジスタＴｒ２２は、ゲートが配線ＷＷに電気的に接続され、ソース又はドレインの一方が配線ＷＤに電気的に接続され、ソース又はドレインの他方がトランジスタＴｒ２１のゲートに電気的に接続されている。また、トランジスタＴｒ２１は、ソース又はドレインの一方が配線ＶＲに電気的に接続され、ソース又はドレインの他方が配線ＢＬに電気的に接続されている。容量素子Ｃ２１は、第１の電極が配線ＲＷに電気的に接続され、第２の電極がトランジスタＴｒ２１のゲートに電気的に接続されている。
【0259】
また、図１８に示すメモリセルＭＣＲでは、トランジスタＴｒ２２は、ゲートが配線ＷＷに電気的に接続され、ソース又はドレインの一方が配線ＷＤＲＥＦに電気的に接続され、ソース又はドレインの他方がトランジスタＴｒ２１のゲートに電気的に接続されている。また、トランジスタＴｒ２１は、ソース又はドレインの一方が配線ＶＲＲＥＦに電気的に接続され、ソース又はドレインの他方が配線ＢＬＲＥＦに電気的に接続されている。容量素子Ｃ２１は、第１の電極が配線ＲＷに電気的に接続され、第２の電極がトランジスタＴｒ２１のゲートに電気的に接続されている。
【0260】
メモリセルＭＣにおいてトランジスタＴｒ２１のゲートをノードＮとすると、メモリセルＭＣでは、トランジスタＴｒ２２を介してノードＮに第１のアナログ電位が入力され、次いでトランジスタＴｒ２２がオフになるとノードＮが浮遊状態になり、ノードＮにおいて第１のアナログ電位が保持される。また、メモリセルＭＣでは、ノードＮが浮遊状態になると、容量素子Ｃ２１の第１の電極に入力された第２のアナログ電位がノードＮに与えられる。上記動作により、ノードＮは、第１のアナログ電位に、第２のアナログ電位が加算されることで得られる電位となる。
【0261】
なお、容量素子Ｃ２１の第１の電極の電位は容量素子Ｃ２１を介してノードＮに与えられるため、実際には、第１の電極の電位の変化量がそのままノードＮの電位の変化量に反映されるわけではない。具体的には、容量素子Ｃ２１の容量値と、トランジスタＴｒ２１のゲート容量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第１の電極の電位の変化量に乗ずることで、ノードＮの電位の変化量を正確に算出することができる。以下、説明を分かり易くするために、第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものとして説明を行う。
【0262】
トランジスタＴｒ２１は、ノードＮの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ２２がオフになることでノードＮの電位が保持されると、トランジスタＴｒ２１のドレイン電流の値も保持される。上記ドレイン電流には第１のアナログ電位と第２のアナログ電位が反映されている。
【0263】
また、メモリセルＭＣＲにおいてトランジスタＴｒ２１のゲートをノードＮＲＥＦとすると、メモリセルＭＣＲでは、トランジスタＴｒ２２を介してノードＮＲＥＦに第１の参照電位が入力され、次いでトランジスタＴｒ２２がオフになるとノードＮＲＥＦが浮遊状態になり、ノードＮＲＥＦにおいて第１の参照電位が保持される。また、メモリセルＭＣＲでは、ノードＮＲＥＦが浮遊状態になると、容量素子Ｃ２１の第１の電極に入力された第２のアナログ電位がノードＮＲＥＦに与えられる。上記動作により、ノードＮＲＥＦは、第１の参照電位に、第２のアナログ電位が加算されることで得られる電位となる。
【0264】
トランジスタＴｒ２１は、ノードＮＲＥＦの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ２２がオフになることでノードＮＲＥＦの電位が保持されると、トランジスタＴｒ２１のドレイン電流の値も保持される。上記ドレイン電流には第１の参照電位と第２のアナログ電位が反映されている。
【0265】
メモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２１に流れるドレイン電流を電流Ｉ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２１に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ］とすると、配線ＢＬ［ｊ］からメモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］に供給される電流の和は、電流Ｉ［ｊ］となる。また、メモリセルＭＣ［ｉ、ｊ＋１］のトランジスタＴｒ２１に流れるドレイン電流を電流Ｉ［ｉ、ｊ＋１］とし、メモリセルＭＣ［ｉ＋１、ｊ＋１］のトランジスタＴｒ２１に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ＋１］とすると、配線ＢＬ［ｊ＋１］からメモリセルＭＣ［ｉ、ｊ＋１］及びメモリセルＭＣ［ｉ＋１、ｊ＋１］に供給される電流の和は、電流Ｉ［ｊ＋１］となる。また、メモリセルＭＣＲ［ｉ］のトランジスタＴｒ２１に流れるドレイン電流を電流ＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］のトランジスタＴｒ２１に流れるドレイン電流を電流ＩＲＥＦ［ｉ＋１］とすると、配線ＢＬＲＥＦからメモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］に供給される電流の和は、電流ＩＲＥＦとなる。
【0266】
次いで、回路１３と、回路１４と、電流源回路１５（ＣＲＥＦ）の具体的な構成の一例について、図１９を用いて説明する。
【0267】
図１９では、図１８に示すメモリセルＭＣとメモリセルＭＣＲに対応した、回路１３、回路１４、電流源回路１５の構成の一例を示している。具体的に、図１９に示す回路１３は、ｊ列目のメモリセルＭＣに対応した回路１３［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した回路１３［ｊ＋１］とを有する。また、図１９に示す回路１４は、ｊ列目のメモリセルＭＣに対応した回路１４［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した回路１４［ｊ＋１］とを有する。
【0268】
そして、回路１３［ｊ］及び回路１４［ｊ］は、配線ＢＬ［ｊ］に電気的に接続されている。また、回路１３［ｊ＋１］及び回路１４［ｊ＋１］は、配線ＢＬ［ｊ＋１］に電気的に接続されている。
【0269】
電流源回路１５は、配線ＢＬ［ｊ］、配線ＢＬ［ｊ＋１］、配線ＢＬＲＥＦに電気的に接続されている。そして、電流源回路１５は、配線ＢＬＲＥＦに電流ＩＲＥＦを供給する機能と、電流ＩＲＥＦと同じ電流または電流ＩＲＥＦに応じた電流を、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］のそれぞれに供給する機能を有する。
【0270】
具体的に、回路１３［ｊ］及び回路１３［ｊ＋１］は、トランジスタＴｒ２７乃至Ｔｒ２９と、容量素子Ｃ２３とをそれぞれ有する。オフセットの電流を設定する際に、回路１３［ｊ］において、トランジスタＴｒ２７は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ］を生成する機能を有する。また、回路１３［ｊ＋１］において、トランジスタＴｒ２７は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ＋１］を生成する機能を有する。電流ＩＣＭ［ｊ］及び電流ＩＣＭ［ｊ＋１］は、回路１３［ｊ］及び回路１３［ｊ＋１］から配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］に供給される。
【0271】
そして、回路１３［ｊ］及び回路１３［ｊ＋１］において、トランジスタＴｒ２７は、ソース又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ２８は、ソース又はドレインの一方が配線ＢＬに電気的に接続されており、ソース又はドレインの他方がトランジスタＴｒ２７のゲートに電気的に接続されている。トランジスタＴｒ２９は、ソース又はドレインの一方がトランジスタＴｒ２７のゲートに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。容量素子Ｃ２３は、第１の電極がトランジスタＴｒ２７のゲートに電気的に接続されており、第２の電極が所定の電位が供給される配線に電気的に接続されている。
【0272】
トランジスタＴｒ２８のゲートは配線ＯＳＭに電気的に接続されており、トランジスタＴｒ２９のゲートは配線ＯＲＭに電気的に接続されている。
【0273】
なお、図１９では、トランジスタＴｒ２７がｐチャネル型であり、トランジスタＴｒ２８及びＴｒ２９がｎチャネル型である場合を例示している。
【0274】
また、回路１４［ｊ］及び回路１４［ｊ＋１］は、トランジスタＴｒ２４乃至Ｔｒ２６と、容量素子Ｃ２２とをそれぞれ有する。オフセットの電流を設定する際に、回路１４［ｊ］において、トランジスタＴｒ２４は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ］を生成する機能を有する。また、回路１４［ｊ＋１］において、トランジスタＴｒ２４は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ＋１］を生成する機能を有する。電流ＩＣＰ［ｊ］及び電流ＩＣＰ［ｊ＋１］は、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］から回路１４［ｊ］及び回路１４［ｊ＋１］に引き込まれる。
【0275】
なお、電流ＩＣＭ［ｊ］と電流ＩＣＰ［ｊ］とが、電流Ｉｏｆｆｓｅｔ［ｊ］に相当する。また、電流ＩＣＭ［ｊ＋１］と電流ＩＣＰ［ｊ＋１］とが、電流Ｉｏｆｆｓｅｔ［ｊ＋１］に相当する。
【0276】
そして、回路１４［ｊ］及び回路１４［ｊ＋１］において、トランジスタＴｒ２４は、ソース又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ２５は、ソース又はドレインの一方が配線ＢＬに電気的に接続されており、ソース又はドレインの他方がトランジスタＴｒ２４のゲートに電気的に接続されている。トランジスタＴｒ２６は、ソース又はドレインの一方がトランジスタＴｒ２４のゲートに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。容量素子Ｃ２２は、第１の電極がトランジスタＴｒ２４のゲートに電気的に接続されており、第２の電極が所定の電位が供給される配線に電気的に接続されている。
【0277】
トランジスタＴｒ２５のゲートは配線ＯＳＰに電気的に接続されており、トランジスタＴｒ２６のゲートは配線ＯＲＰに電気的に接続されている。
【0278】
なお、図１９では、トランジスタＴｒ２４乃至Ｔｒ２６がｎチャネル型である場合を例示している。
【0279】
また、電流源回路１５は、配線ＢＬに対応したトランジスタＴｒ３０と、配線ＢＬＲＥＦに対応したトランジスタＴｒ３１とを有する。具体的に、図１９に示す電流源回路１５は、トランジスタＴｒ３０として、配線ＢＬ［ｊ］に対応したトランジスタＴｒ３０［ｊ］と、配線ＢＬ［ｊ＋１］に対応したトランジスタＴｒ３０［ｊ＋１］とを有する場合を例示している。
【0280】
そして、トランジスタＴｒ３０のゲートは、トランジスタＴｒ３１のゲートに電気的に接続されている。また、トランジスタＴｒ３０は、ソース又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ３１は、ソース又はドレインの一方が配線ＢＬＲＥＦに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。
【0281】
トランジスタＴｒ３０とトランジスタＴｒ３１とは、同じ極性を有している。図１９では、トランジスタＴｒ３０とトランジスタＴｒ３１とが、共にｐチャネル型を有する場合を例示している。
【0282】
トランジスタＴｒ３１のドレイン電流は電流ＩＲＥＦに相当する。そして、トランジスタＴｒ３０とトランジスタＴｒ３１とはカレントミラー回路としての機能を有するため、トランジスタＴｒ３０のドレイン電流は、トランジスタＴｒ３１のドレイン電流とほぼ同じ値、またはトランジスタＴｒ３１のドレイン電流に応じた値となる。
【0283】
なお、図１９に示した回路１３［ｊ］と回路１４［ｊ］の間にスイッチを設けても良い。また、回路１３［ｊ＋１］と回路１４［ｊ＋１］の間にスイッチを設けても良い。或いは、電流源回路１５が有するトランジスタＴｒ３１と、参照用記憶回路１２との間にスイッチを設けても良い。
【0284】
【0285】
図２０は、図１８に示すメモリセルＭＣ、メモリセルＭＣＲと、図１９に示す回路１３、回路１４、電流源回路１５の動作を示すタイミングチャートの一例に相当する。図２０では、時刻Ｔ０１乃至時刻Ｔ０４において、メモリセルＭＣ及びメモリセルＭＣＲに第１のアナログデータを格納する動作が行われる。時刻Ｔ０５乃至時刻Ｔ１０において、回路１３及び回路１４にオフセットの電流Ｉｏｆｆｓｅｔを設定する動作が行われる。時刻Ｔ１１乃至時刻Ｔ１６において、第１のアナログデータと第２のアナログデータとの積和値に対応したデータを取得する動作が行われる。
【0286】
なお、配線ＶＲ［ｊ］及び配線ＶＲ［ｊ＋１］にはローレベルの電位が供給されるものとする。また、回路１３に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。また、回路１４に電気的に接続される所定の電位を有する配線は、全てローレベルの電位ＶＳＳが供給されるものとする。また、電流源回路１５に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。
【0287】
また、トランジスタＴｒ２１、Ｔｒ２４、Ｔｒ２７、Ｔｒ３０［ｊ］、Ｔｒ３０［ｊ＋１］、Ｔｒ３１は飽和領域で動作するものとする。
【0288】
まず、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＷ［ｉ］にハイレベルの電位が与えられ、配線ＷＷ［ｉ＋１］にローレベルの電位が与えられる。上記動作により、図１８に示すメモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２２がオンになる。また、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２２がオフの状態を維持する。
【0289】
また、時刻Ｔ０１乃至時刻Ｔ０２では、図１８に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ－Ｖｘ［ｉ、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ－Ｖｘ［ｉ、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【0290】
よって、図１８に示すメモリセルＭＣ［ｉ、ｊ］のノードＮ［ｉ、ｊ］にはトランジスタＴｒ２２を介して電位ＶＰＲ－Ｖｘ［ｉ、ｊ］が与えられ、メモリセルＭＣ［ｉ、ｊ＋１］のノードＮ［ｉ、ｊ＋１］にはトランジスタＴｒ２２を介して電位ＶＰＲ－Ｖｘ［ｉ、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ］のノードＮＲＥＦ［ｉ］にはトランジスタＴｒ２２を介して電位ＶＰＲが与えられる。
【0291】
時刻Ｔ０２が終了すると、図１８に示す配線ＷＷ［ｉ］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２２がオフになる。上記動作により、ノードＮ［ｉ、ｊ］には電位ＶＰＲ－Ｖｘ［ｉ、ｊ］が保持され、ノードＮ［ｉ、ｊ＋１］には電位ＶＰＲ－Ｖｘ［ｉ、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ］には電位ＶＰＲが保持される。
【0292】
次いで、時刻Ｔ０３乃至時刻Ｔ０４において、図１８に示す配線ＷＷ［ｉ］の電位はローレベルに維持され、配線ＷＷ［ｉ＋１］にハイレベルの電位が与えられる。上記動作により、図１８に示すメモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２２がオンになる。また、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２２がオフの状態を維持する。
【0293】
また、時刻Ｔ０３乃至時刻Ｔ０４では、図１８に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【0294】
よって、図１８に示すメモリセルＭＣ［ｉ＋１、ｊ］のノードＮ［ｉ＋１、ｊ］にはトランジスタＴｒ２２を介して電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ］が与えられ、メモリセルＭＣ［ｉ＋１、ｊ＋１］のノードＮ［ｉ＋１、ｊ＋１］にはトランジスタＴｒ２２を介して電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ＋１］のノードＮＲＥＦ［ｉ＋１］にはトランジスタＴｒ２２を介して電位ＶＰＲが与えられる。
【0295】
時刻Ｔ０４が終了すると、図１８に示す配線ＷＷ［ｉ＋１］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２２がオフになる。上記動作により、ノードＮ［ｉ＋１、ｊ］には電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ］が保持され、ノードＮ［ｉ＋１、ｊ＋１］には電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ＋１］には電位ＶＰＲが保持される。
【0296】
次いで、時刻Ｔ０５乃至時刻Ｔ０６において、図１９に示す配線ＯＲＰ及び配線ＯＲＭにハイレベルの電位が与えられる。図１９に示す回路１３［ｊ］及び回路１３［ｊ＋１］では、配線ＯＲＭにハイレベルの電位が与えられることで、トランジスタＴｒ２９がオンになり、トランジスタＴｒ２７のゲートは電位ＶＤＤが与えられることでリセットされる。また、図１９に示す回路１４［ｊ］及び回路１４［ｊ＋１］では、配線ＯＲＰにハイレベルの電位が与えられることで、トランジスタＴｒ２６がオンになり、トランジスタＴｒ２４のゲートは電位ＶＳＳが与えられることでリセットされる。
【0297】
時刻Ｔ０６が終了すると、図１９に示す配線ＯＲＰ及び配線ＯＲＭに与えられる電位はハイレベルからローレベルに変化し、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ２９がオフになり、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ２６がオフになる。上記動作により、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ２７のゲートに電位ＶＤＤが保持され、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ２４のゲートに電位ＶＳＳが保持される。
【0298】
次いで、時刻Ｔ０７乃至時刻Ｔ０８において、図１９に示す配線ＯＳＰにハイレベルの電位が与えられる。また、図１８に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＰにハイレベルの電位が与えられることにより、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ２５がオンになる。
【0299】
配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｊ］が正の場合、図１８に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２１が引き込むことのできる電流との和が、トランジスタＴｒ３０［ｊ］のドレイン電流より小さいことを意味する。よって、電流ΔＩ［ｊ］が正の場合、回路１４［ｊ］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ３０［ｊ］のドレイン電流の一部がトランジスタＴｒ２４のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ］、すなわち電流Ｉｏｆｆｓｅｔ［ｊ］（＝ＩＣＰ［ｊ］）となる電位に相当する。つまり、回路１４［ｊ］のトランジスタＴｒ２４は、電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態であると言える。
【0300】
同様に、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、つまり電流ΔＩ［ｊ＋１］が正の場合、回路１４［ｊ＋１］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ３０［ｊ＋１］のドレイン電流の一部がトランジスタＴｒ２４のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ＋１］とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ＋１］、すなわち電流Ｉｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＰ［ｊ＋１］）となる電位に相当する。つまり、回路１４［ｊ＋１］のトランジスタＴｒ２４は、電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
【0301】
時刻Ｔ０８が終了すると、図１９に示す配線ＯＳＰに与えられる電位はハイレベルからローレベルに変化し、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ２５がオフになる。上記動作により、トランジスタＴｒ２４のゲートの電位は保持される。よって、回路１４［ｊ］は電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態を維持し、回路１４［ｊ＋１］は電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
【0302】
次いで、時刻Ｔ０９乃至時刻Ｔ１０において、図１９に示す配線ＯＳＭにハイレベルの電位が与えられる。また、図１８に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＭにハイレベルの電位が与えられることにより、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ２８がオンになる。
【0303】
配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、すなわち電流ΔＩ［ｊ］が負の場合、図１８に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２１が引き込むことのできる電流との和が、トランジスタＴｒ３０［ｊ］のドレイン電流より大きいことを意味する。よって、電流ΔＩ［ｊ］が負の場合、回路１３［ｊ］においてトランジスタＴｒ２８がオンになると、トランジスタＴｒ２７のゲートから配線ＢＬ［ｊ］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２７のドレイン電流が電流ΔＩ［ｊ］の絶対値とほぼ等しくなると、トランジスタＴｒ２７のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２７のゲートの電位は、トランジスタＴｒ２７のドレイン電流が電流ΔＩ［ｊ］の絶対値、すなわち電流Ｉｏｆｆｓｅｔ［ｊ］（＝ＩＣＭ［ｊ］）となる電位に相当する。つまり、回路１３［ｊ］のトランジスタＴｒ２７は、電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態であると言える。
【0304】
同様に、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、つまり電流ΔＩ［ｊ＋１］が負の場合、回路１３［ｊ＋１］においてトランジスタＴｒ２８がオンになると、トランジスタＴｒ２７のゲートから配線ＢＬ［ｊ＋１］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２７のドレイン電流が電流ΔＩ［ｊ＋１］の絶対値とほぼ等しくなると、トランジスタＴｒ２７のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２７のゲートの電位は、トランジスタＴｒ２７のドレイン電流が電流ΔＩ［ｊ＋１］の絶対値、すなわち電流Ｉｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＭ［ｊ＋１］）となる電位に相当する。つまり、回路１３［ｊ＋１］のトランジスタＴｒ２７は、電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
【0305】
時刻Ｔ１０が終了すると、図１９に示す配線ＯＳＭに与えられる電位はハイレベルからローレベルに変化し、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ２８がオフになる。上記動作により、トランジスタＴｒ２７のゲートの電位は保持される。よって、回路１３［ｊ］は電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態を維持し、回路１３［ｊ＋１］は電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
【0306】
なお、回路１４［ｊ］及び回路１４［ｊ＋１］において、トランジスタＴｒ２４は電流を引き込む機能を有する。そのため、時刻Ｔ０７乃至時刻Ｔ０８において配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きく電流ΔＩ［ｊ］が負の場合、或いは、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きく電流ΔＩ［ｊ＋１］が負の場合、回路１４［ｊ］または回路１４［ｊ＋１］から過不足なく配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に電流を供給するのが難しくなる恐れがある。この場合、配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に流れる電流と、配線ＢＬＲＥＦに流れる電流とのバランスを取るために、メモリセルＭＣのトランジスタＴｒ２１と、回路１４［ｊ］または回路１４［ｊ＋１］のトランジスタＴｒ２４と、トランジスタＴｒ３０［ｊ］またはＴｒ３０［ｊ＋１］とが、共に飽和領域で動作することが困難になる可能性がある。
【0307】
時刻Ｔ０７乃至時刻Ｔ０８において電流ΔＩ［ｊ］が負の場合でも、トランジスタＴｒ２１、Ｔｒ２４、Ｔｒ３０［ｊ］またはＴｒ３０［ｊ＋１］における飽和領域での動作を確保するために、時刻Ｔ０５乃至時刻Ｔ０６において、トランジスタＴｒ２７のゲートを電位ＶＤＤにリセットするのではなく、トランジスタＴｒ２７のゲートの電位を所定のドレイン電流が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタＴｒ３０［ｊ］またはＴｒ３０［ｊ＋１］のドレイン電流に加えてトランジスタＴｒ２７から電流が供給されるため、トランジスタＴｒ２１において引き込めない分の電流を、トランジスタＴｒ２４においてある程度引き込むことができるため、トランジスタＴｒ２１、Ｔｒ２４、Ｔｒ３０［ｊ］またはＴｒ３０［ｊ＋１］における飽和領域での動作を確保することができる。
【0308】
なお、時刻Ｔ０９乃至時刻Ｔ１０において、配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｊ］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路１４［ｊ］が電流ＩＣＰ［ｊ］を流し得る電流源に既に設定されているため、回路１３［ｊ］においてトランジスタＴｒ２７のゲートの電位はほぼ電位ＶＤＤのままとなる。同様に、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｊ＋１］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路１４［ｊ＋１］が電流ＩＣＰ［ｊ＋１］を流し得る電流源に既に設定されているため、回路１３［ｊ＋１］においてトランジスタＴｒ２７のゲートの電位はほぼ電位ＶＤＤのままとなる。
【0309】
次いで、時刻Ｔ１１乃至時刻Ｔ１２において、図１８に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられる。また、配線ＲＷ［ｉ＋１］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であると仮定する。
【0310】
配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ２１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１８に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ－Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ－Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。そして、上記の式ｂ１４から、メモリセルＭＣ［ｉ、ｊ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］から電流Ｉｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］から電流Ｉｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、配線ＢＬ［ｊ＋１］から流れ出る電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【0311】
時刻Ｔ１２が終了すると、配線ＲＷ［ｉ］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【0312】
次いで、時刻Ｔ１３乃至時刻Ｔ１４において、図１８に示す配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。また、配線ＲＷ［ｉ］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
【0313】
配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ２１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１８に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ－Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ－Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。そして、上記の式ｂ１４から、メモリセルＭＣ［ｉ＋１、ｊ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］から電流Ｉｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ＋１、ｊ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］から電流Ｉｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【0314】
時刻Ｔ１４が終了すると、配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【0315】
次いで、時刻Ｔ１５乃至時刻Ｔ１６において、図１８に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられ、配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となり、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
【0316】
配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ２１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１８に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ－Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ－Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。また、配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ２１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１８に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ－Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ－Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。
【0317】
そして、上記の式ｂ１４から、メモリセルＭＣ［ｉ、ｊ］とメモリセルＭＣ［ｉ＋１、ｊ］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］から電流Ｉｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］とメモリセルＭＣ［ｉ＋１、ｊ＋１］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］から電流Ｉｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【0318】
時刻Ｔ１６が終了すると、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【0319】
上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を行うことができる。
【0320】
なお、トランジスタＴｒ２２、Ｔｒ２５、Ｔｒ２６、Ｔｒ２８、Ｔｒ２９は、オフ電流の著しく低いトランジスタを用いることが望ましい。トランジスタＴｒ２２にオフ電流の著しく低いトランジスタを用いることにより、ノードＮの電位の保持を長時間に渡って行うことができる。また、トランジスタＴｒ２５及びＴｒ２６にオフ電流の著しく低いトランジスタを用いることにより、トランジスタＴｒ２４のゲートの電位の保持を、長時間に渡って行うことができる。また、トランジスタＴｒ２８及びＴｒ２９にオフ電流の著しく低いトランジスタを用いることにより、トランジスタＴｒ２７のゲートの電位の保持を、長時間に渡って行うことができる。
【0321】
トランジスタのオフ電流を下げるには、例えば、チャネル形成領域をバンドギャップが大きい半導体で形成すればよい。上述したように、バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体を指す場合があるが、このような半導体材料として酸化物半導体が挙げられる。トランジスタＴｒ２２、Ｔｒ２５、Ｔｒ２６、Ｔｒ２８、Ｔｒ２９として、ＯＳトランジスタを用いればよい。
【0322】
なお、本実施の形態は、少なくともその一部を本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
【0323】
（実施の形態３）
本実施の形態では、本発明の一形態である半導体装置１００乃至１０２のいずれか１つを搭載した電子機器の例について説明する。なお、本実施の形態では、半導体装置１００乃至１０２を代表して半導体装置１００と記述しているが、半導体装置１０１または半導体装置１０２と置き換えてもよい。
本実施の形態では、本発明の一形態である半導体装置１００乃至１０２のいずれか１つを搭載した電子機器の例について説明する。なお、本実施の形態では、半導体装置１００乃至１０２を代表して半導体装置１００と記述しているが、半導体装置１０１または半導体装置１０２と置き換えてもよい。
【0324】
図２１（Ａ）は、カメラの例である。カメラ１８２０は、筐体１８２１、表示部１８２２、操作ボタン１８２３、シャッターボタン１８２４等を有する。また、カメラ１８２０には、着脱可能なレンズ１８２６が取り付けられている。
【0325】
ここではカメラ１８２０として、レンズ１８２６を筐体１８２１から取り外して交換することが可能な構成としたが、レンズ１８２６と筐体１８２１が一体となっていてもよい。
【0326】
カメラ１８２０は、シャッターボタン１８２４を押すことにより、静止画、または動画を撮像することができる。また、表示部１８２２はタッチセンサとしての機能を有し、表示部１８２２をタッチすることにより撮像することも可能である。
【0327】
なお、カメラ１８２０は、ストロボ装置や、ビューファインダーなどを別途装着することができる。または、これらが筐体１８２１に組み込まれていてもよい。
【0328】
図２１（Ｂ）は、表示部１８２２を拡大した図である。表示部１８２２には、カメラ１８２０が撮像した静止画、動画、または、カメラ１８２０がレンズ１８２６を通して現在撮像している画像等を表示することができる。
【0329】
図２１（Ｂ）に示す表示部１８２２には、うさぎ１８２８と、女性１８２９が表示されている。カメラ１８２０に搭載されている半導体装置１００は、画像認識を行い、うさぎ１８２８と女性１８２９の周りに認識した物体を区別する枠を表示し（図中、点線で枠を表示）、物体が何であるかを説明する表示を行うことができる（図中、それぞれ、「Ｒａｂｂｉｔ」、「Ｗｏｍａｎ」と表示）。
【0330】
図２２（Ａ）は、情報端末の例である。情報端末１８４０は、表示部１８４１等を有する。表示部１８４１には、タッチセンサが配置されており、表示部１８４１は入力部としての機能も備えている。
【0331】
情報端末１８４０に搭載されている半導体装置１００は、表示部１８４１に入力された文字を認識し、認識結果を表示することができる。図２２（Ａ）は、使用者が指でアルファベットの「ａ」を入力し、半導体装置１００が入力された文字を認識し、表示部１８４１の左上に認識結果を表示する例を示している。なお、表示部１８４１における文字の入力は、指だけでなく、スタイラス等を用いて行うこともできる。
【0332】
図２２（Ｂ）は、ロボットの例である。ロボット１８６０は、演算装置１８７０、照度センサ１８６１、マイクロフォン１８６２、上部カメラ１８６３、スピーカ１８６４、ディスプレイ１８６５、下部カメラ１８６６、障害物センサ１８６７、および移動機構１８６８等を備える。演算装置１８７０には、半導体装置１００が搭載されている。
【0333】
マイクロフォン１８６２は、使用者の話し声および環境音等を検知する機能を有する。また、スピーカ１８６４は、音声を発する機能を有する。ロボット１８６０は、マイクロフォン１８６２およびスピーカ１８６４を用いて、使用者とコミュニケーションをとることが可能である。
【0334】
ディスプレイ１８６５は、種々の情報を表示する機能を有する。ロボット１８６０は、使用者の希望する情報をディスプレイ１８６５に表示することが可能である。ディスプレイ１８６５は、タッチセンサを搭載していてもよい。また、ディスプレイ１８６５は取り外しのできる情報端末等であっても良く、ロボット１８６０の定位置に設置することで、充電およびデータの受け渡しを可能とすることができる。
【0335】
上部カメラ１８６３および下部カメラ１８６６は、ロボット１８６０の周囲を撮像する機能を有する。また、障害物センサ１８６７は、移動機構１８６８を用いてロボット１８６０が移動する際、進行方向における障害物の有無を検知することができる。
【0336】
演算装置１８７０に搭載された半導体装置１００は、上部カメラ１８６３および下部カメラ１８６６が撮像した画像を解析し、壁、家具、段差、または落下物などの障害物の有無を判断することができる。
【0337】
また、演算装置１８７０に搭載された半導体装置１００は、上部カメラ１８６３および下部カメラ１８６６が撮像した画像から、ロボット１８６０の使用者を認識し、ロボット１８６０の使用者の方向へ移動することができる。または、ロボット１８６０の使用者が移動するにしたがって、使用者についていくことができる。
【0338】
【0339】
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
【0340】
（実施の形態４）
本実施の形態では、上記ＯＳトランジスタに用いることができる、金属酸化物について説明する。以下では特に、金属酸化物とＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）の詳細について説明する。
本実施の形態では、上記ＯＳトランジスタに用いることができる、金属酸化物について説明する。以下では特に、金属酸化物とＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）の詳細について説明する。
【0341】
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【0342】
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【0343】
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【0344】
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【0345】
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【0346】
ＣＡＣ－ＯＳは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【0347】
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【0348】
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう）である。
【0349】
つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【0350】
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１－ｘ０）Ｏ３（ＺｎＯ）ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【0351】
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造である。
【0352】
一方、ＣＡＣ－ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ－ＯＳにおいて、結晶構造は副次的な要素である。
【0353】
なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【0354】
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
【0355】
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ－ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【0356】
ＣＡＣ－ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
【0357】
ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ－ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
【0358】
またＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ－ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。
【0359】
また例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【0360】
ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【0361】
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
【0362】
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【0363】
従って、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
【0364】
また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ－ＯＳは、さまざまな半導体装置に最適である。
【0365】
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【0366】
Ｃ１：矢印、Ｃ１１：容量素子、Ｃ１２：容量素子、Ｃ２１：容量素子、Ｃ２２：容量素子、Ｃ２３：容量素子、ＣＬＫ＿ＩＮ１：クロック信号、ＣＬＫ＿ＩＮ２：クロック信号、ＣＬＫ＿ＩＮ３：クロック信号、ＣＬＫ＿ＩＮ４：クロック信号、ＣＬＫ１：クロック信号、ＣＬＫ２：クロック信号、ＣＬＫ３：クロック信号、ＣＬＫ４：クロック信号、Ｄ＿ＩＮ１：信号、Ｄ＿ＩＮ２：信号、Ｎ１１：ノード、Ｎ１２：ノード、Ｒ１：矢印、Ｔ０１：時刻、Ｔ１：時刻、Ｔ０２：時刻、Ｔ２：時刻、Ｔ０３：時刻、Ｔ３：時刻、Ｔ０４：時刻、Ｔ４：時刻、Ｔ０５：時刻、Ｔ５：時刻、Ｔ０６：時刻、Ｔ６：時刻、Ｔ０７：時刻、Ｔ７：時刻、Ｔ０８：時刻、Ｔ８：時刻、Ｔ０９：時刻、Ｔ９：時刻、Ｔ１０：時刻、Ｔ１１：時刻、Ｔ１２：時刻、Ｔ１３：時刻、Ｔ１４：時刻、Ｔ１５：時刻、Ｔ１６：時刻、Ｔ１７：時刻、Ｔｒ２１：トランジスタ、Ｔｒ２２：トランジスタ、Ｔｒ２４：トランジスタ、Ｔｒ２５：トランジスタ、Ｔｒ２６：トランジスタ、Ｔｒ２７：トランジスタ、Ｔｒ２８：トランジスタ、Ｔｒ２９：トランジスタ、Ｔｒ３０：トランジスタ、Ｔｒ３１：トランジスタ、１１：記憶回路、１２：参照用記憶回路、１３：回路、１４：回路、１５：電流源回路、４１：トランジスタ、４２：トランジスタ、４３：トランジスタ、４４：トランジスタ、４５：トランジスタ、４６：トランジスタ、４７：トランジスタ、４８：トランジスタ、５０：フレームメモリ、５１：領域、６０：シフトレジスタ群、６１：レジスタ、６２：インバータ、６３：クロックドインバータ、６６：クロックドインバータ、６７：インバータ、６８：インバータ、６９：レジスタ、７０：Ｄ／Ａコンバータ、８０：積和演算回路、９０：プーリング回路、１００：半導体装置、１０１：半導体装置、１０２：半導体装置、１０７：半導体装置、２７０：回路、２７１：回路、２７２：回路、２７３：回路、２７４：回路、１８２０：カメラ、１８２１：筐体、１８２２：表示部、１８２３：操作ボタン、１８２４：シャッターボタン、１８２６：レンズ、１８２９：女性、１８４０：情報端末、１８４１：表示部、１８６０：ロボット、１８６１：照度センサ、１８６２：マイクロフォン、１８６３：上部カメラ、１８６４：スピーカ、１８６５：ディスプレイ、１８６６：下部カメラ、１８６７：障害物センサ、１８６８：移動機構、１８７０：演算装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
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【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】