特許 7498870 ＰＶＴ変動に対する耐性および等しい立ち上がり／立ち下がりエッジを有する直角位相クロック生成のための新規な遅延セル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-04

(45)【発行日】2024-06-12

(54)【発明の名称】ＰＶＴ変動に対する耐性および等しい立ち上がり／立ち下がりエッジを有する直角位相クロック生成のための新規な遅延セル

(51)【国際特許分類】

   H04L 7/00 20060101AFI20240605BHJP

   H03K 5/134 20140101ALI20240605BHJP

   H04L 25/02 20060101ALI20240605BHJP

【ＦＩ】

H04L7/00 370

H03K5/134

H04L25/02 V

【請求項の数】 17

(21)【出願番号】P 2023557152

(86)(22)【出願日】2022-02-14

(65)【公表番号】

(43)【公表日】2024-03-05

(86)【国際出願番号】 US2022070650

(87)【国際公開番号】W WO2022204632

(87)【国際公開日】2022-09-29

【審査請求日】2023-09-15

(31)【優先権主張番号】17/212,366

(32)【優先日】2021-03-25

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】タン、チウ・キョン

(72)【発明者】

【氏名】チェン、ジーチン

【審査官】川口 貴裕

(56)【参考文献】

【文献】特開２０１１－１１４８５８（ＪＰ，Ａ）

【文献】特開２０１０－１５７９２３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１３／０１０６３７７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１２／０３０６５５４（ＵＳ，Ａ１）

【文献】国際公開第２００８／０４７６８２（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ７／００ － ７／１０

Ｈ０４Ｌ ２５／０２ － ２５／２８

Ｈ０３Ｋ ３／０１７

Ｈ０３Ｋ ５／１３４

(57)【特許請求の範囲】

【請求項1】

遅延回路であって、
シンク電流源を有しており、入力信号を受信し、前記遅延回路の出力信号の立ち上がりエッジを生成するように構成された第１のｎＭＯＳ（Ｎ）ステージと、ここにおいて、前記出力信号は、前記入力信号の遅延バージョンである、
ソース電流源を有しており、前記入力信号を受信し、前記出力信号の立ち下がりエッジを生成するように構成された第１のｐＭＯＳ（Ｐ）ステージと、ここで、前記シンク電流源および前記ソース電流源は、複数のバイアス電圧のうちのそれぞれのバイアス電圧に応答して可変である、
前記第１のＮステージおよび前記第１のＰステージに結合されており、前記出力信号のデューティサイクル歪みを補正するために、前記出力信号の前記立ち上がりエッジおよび前記立ち下がりエッジのうちの１つのみを調整するように構成されたデューティサイクル補正モジュールと、
を備える、遅延回路。

【請求項2】

前記デューティサイクル補正モジュールは、
ドレインと、ゲートと、ソースとを各々が有する、ｐ型金属酸化膜半導体デバイス（ｐＭＯＳ）のセットと、前記ドレインは、前記第１のＰステージに結合され、前記ソースは、電圧源（ＶＤＤ）に結合され、前記ゲートは、前記複数のバイアス電圧のうちの第１のバイアス電圧（Ｖｂｐ）を受け取るように構成され、
ドレインと、ゲートと、ソースとを各々が有する、ｎ型金属酸化膜半導体デバイス（ｎＭＯＳ）のセットと、前記ドレインは、前記第１のＮステージに結合され、前記ソースは、接地に結合され、前記ゲートは、前記複数のバイアス電圧のうちの第２のバイアス電圧（Ｖｂｎ）を受け取るように構成され、
を備える、請求項１に記載の遅延回路。

【請求項3】

前記デューティサイクル補正モジュールの前記ｐＭＯＳのセットは、前記出力信号の前記立ち下がりエッジを調整するためにチューニング可能であるように構成され、前記デューティサイクル補正モジュールの前記ｎＭＯＳのセットは、一定のままであるように構成される、請求項２に記載の遅延回路。

【請求項4】

前記デューティサイクル補正モジュールの前記ｎＭＯＳのセットは、前記出力信号の前記立ち上がりエッジを調整するためにチューニング可能であるように構成され、前記デューティサイクル補正モジュールの前記ｐＭＯＳのセットは、一定のままであるように構成される、請求項２に記載の遅延回路。

【請求項5】

遅延回路であって、
シンク電流源を有しており、入力信号を受信し、前記遅延回路の出力信号の立ち上がりエッジを生成するように構成された第１のｎＭＯＳ（Ｎ）ステージと、ここにおいて、前記出力信号は、前記入力信号の遅延バージョンである、
ソース電流源を有しており、前記入力信号を受信し、前記出力信号の立ち下がりエッジを生成するように構成された第１のｐＭＯＳ（Ｐ）ステージと、ここで、前記シンク電流源および前記ソース電流源は、複数のバイアス電圧のうちのそれぞれのバイアス電圧に応答して可変である、
前記第１のＰステージに結合された第１の入力と、前記遅延回路の前記出力信号の前記立ち下がりエッジを提供するために、前記遅延回路の出力に結合された出力とを有する第２のＮステージと、
前記第１のＮステージに結合された第１の入力と、前記遅延回路の前記出力信号の前記立ち上がりエッジを提供するために、前記遅延回路の前記出力に結合された出力とを有する第２のＰステージと、
を備える、遅延回路。

【請求項6】

前記第２のＰステージは、
ソースと、ゲートと、ドレインとを有する出力ｐＭＯＳと、前記出力ｐＭＯＳの前記ソースは、電圧源（ＶＤＤ）に結合され、前記ドレインは、前記遅延回路の出力に結合され、前記ゲートは、前記第１のＮステージに結合され、
ゲートと、ソースと、ドレインとを有する補償ＮＭＯＳと、前記ドレインは、前記電圧源（ＶＤＤ）に結合され、前記ソースは、前記遅延回路の前記出力に結合され、前記ゲートは、第１の追跡モジュールに結合され、
を備える、請求項５に記載の遅延回路。

【請求項7】

前記第１の追跡モジュールは、前記第１のＰステージの前記ソース電流源と実質的に同様の第２のソース電流源と、ゲートと、ソースと、ドレインとを有するｎＭＯＳとを備え、
前記ソースは、接地に結合され、前記ドレインは、前記第２のソース電流源に結合され、前記ゲートは、前記入力信号の相補バージョンを受信するように構成される、
請求項６に記載の遅延回路。

【請求項8】

前記第２のＮステージは、
ソースと、ゲートと、ドレインとを有する出力ｎＭＯＳと、前記ソースは、接地に結合され、前記ドレインは、前記遅延回路の前記出力に結合され、前記ゲートは、前記第１のＰステージに結合され、
ゲートと、ソースと、ドレインとを有する補償ｐＭＯＳと、前記ドレインは、接地に結合され、前記ソースは、前記遅延回路の前記出力に結合され、前記ゲートは、第２の追跡モジュールに結合され、
を備える、請求項７に記載の遅延回路。

【請求項9】

前記第２の追跡モジュールは、
前記第１のＮステージの前記シンク電流源と実質的に同様の第２のシンク電流源と、 ゲートと、ソースと、ドレインとを有するｐＭＯＳと、を備え、
前記ソースは、前記電圧源（ＶＤＤ）に結合され、前記ドレインは、前記第２のシンク電流源に結合され、前記ゲートは、前記入力信号の前記相補バージョンを受信するように構成される、
請求項８に記載の遅延回路。

【請求項10】

前記複数のバイアス電圧は、バンドギャップ基準電流から生成される、請求項１に記載の遅延回路。

【請求項11】

システムオンチップ（ＳｏＣ）であって、
処理モジュールと、
前記処理モジュールに結合され、前記ＳｏＣの外部のソースから入力信号を受信するように構成された入力インターフェースと、を備え、
前記入力インターフェースは、直角位相クロック生成器を備え、前記直角位相クロック生成器は、
請求項１に記載の遅延回路、
を備える、システムオンチップ（ＳｏＣ）。

【請求項12】

前記直角位相クロック生成器は、
前記入力信号の前記遅延バージョンを受信し、前記入力信号の前記遅延バージョンに基づいて、相補クロック信号のペアを生成するために、前記遅延回路に結合されたシングルエンド・差動コンバータと、
前記相補クロック信号のペアを受信するために、前記シングルエンド・差動コンバータに結合された位相補間器と、
をさらに備える、請求項１１に記載のシステムオンチップ。

【請求項13】

遅延回路において入力信号の遅延バージョンを生成するための方法であって、
シンク電流源を有する第１のｎＭＯＳ（Ｎ）ステージを使用して、前記入力信号から前記遅延回路の出力信号の立ち上がりエッジを生成することと、ここにおいて、前記出力信号は、前記入力信号の前記遅延バージョンである、
ソース電流源を有する第１のｐＭＯＳ（Ｐ）ステージを使用して、前記出力信号の立ち下がりエッジを生成することと、ここで、前記シンク電流源および前記ソース電流源は、複数のバイアス電圧のうちのそれぞれのバイアス電圧に応答して可変である、
前記出力信号のデューティサイクル歪みを補正するために、前記出力信号の前記立ち上がりエッジおよび前記立ち下がりエッジのうちの１つのみを調整することと、
を備える、方法。

【請求項14】

第２のＮステージを使用して、前記出力信号の前記立ち下がりエッジを提供することと、前記第２のＮステージは、前記第１のＰステージに結合された第１の入力と、前記遅延回路の出力に結合された出力とを有し、
第２のＰステージを使用して、前記出力信号の前記立ち上がりエッジを提供することと、前記第２のＰステージは、前記第１のＮステージに結合された第１の入力と、前記遅延回路の前記出力に結合された出力とを有し、
をさらに備える、請求項１３に記載の方法。

【請求項15】

前記第２のＰステージは、ソースと、ゲートと、ドレインとを有する出力ＰＭＯＳを備え、前記出力ＰＭＯＳの前記ソースは、電圧源（ＶＤＤ）に結合され、前記ドレインは、前記遅延回路の出力に結合され、前記ゲートは、前記第１のＮステージに結合され、前記方法は、
第１の追跡モジュールによって駆動される補償ＮＭＯＳを使用して、前記出力信号の前記立ち上がりエッジに対するクロススキュー補償を提供すること、ここにおいて、前記補償ＮＭＯＳは、ゲートと、ソースと、ドレインとを有し、前記ドレインは、前記電圧源（ＶＤＤ）に結合され、前記ソースは、前記遅延回路の前記出力に結合され、前記ゲートは、前記第１の追跡モジュールに結合される、
をさらに備える、請求項１４に記載の方法。

【請求項16】

前記第２のＮステージは、ソースと、ゲートと、ドレインとを有する出力ＮＭＯＳを備え、前記出力ＮＭＯＳの前記ソースは、接地に結合され、前記ドレインは、前記遅延回路の前記出力に結合され、前記ゲートは、前記第１のＰステージに結合され、前記方法は、
第２の追跡モジュールによって駆動される補償ＰＭＯＳを使用して、前記出力信号の前記立ち下がりエッジに対してクロススキュー補償を提供すること、ここにおいて、前記補償ＰＭＯＳは、ゲートと、ソースと、ドレインとを有し、前記ドレインは、前記接地に結合され、前記ソースは、前記遅延回路の前記出力に結合され、前記ゲートは、前記第２の追跡モジュールに結合される、
をさらに備える、請求項１５に記載の方法。

【請求項17】

バンドギャップ基準電流源から、前記複数のバイアス電圧を生成すること、
をさらに備える、請求項１３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

米国特許法第１１９条の下での優先権の主張
[0001]本特許出願は、本特許出願の譲受人に対して譲渡され、本明細書に参照によって明示的に組み込まれている、２０２１年３月２５日に出願された、「ＮＯＶＥＬ ＤＥＬＡＹ ＣＥＬＬ ＦＯＲ ＱＵＡＤＲＡＴＵＲＥ ＣＬＯＣＫ ＧＥＮＥＲＡＴＩＯＮ ＷＩＴＨ ＩＮＳＥＮＳＩＴＩＶＩＴＹ ＴＯ ＰＶＴ ＶＡＲＩＡＴＩＯＮ ＡＮＤ ＥＱＵＡＬ ＲＩＳＩＮＧ／ＦＡＬＬＩＮＧ ＥＤＧＥＳ」と題された非仮出願第１７／２１２，３６６号の優先権を主張する。

【0002】

[0002]本開示の態様は、一般に、遅延回路に関し、より詳細には、プロセス、電圧、および温度（ＰＶＴ：process, voltage, and temperature）変動に耐性（insensitive）のある遅延回路に関する。

【背景技術】

【0003】

[0003]集積回路（ＩＣ）は、様々な動作を行うための複数の遅延要素または遅延回路を含み得る。例えば、遅延要素は、２つ以上の信号をタイムアライメントするために、例えば、データ信号を対応するクロック信号に、および／またはこの逆にタイムアライメントするためなどに使用され得る。遅延要素は、到来データをサンプリングするために、１つまたは複数のクロック信号を生成するための入力／出力（Ｉ／Ｏ）インターフェースにおいても使用され得る。そのような遅延要素の性能が、本開示において注目される。

【発明の概要】

【0004】

[0004]以下は、そのような実装の基本的な理解を提供するために、１つまたは複数の実装の簡略化された概要を提示する。本概要は、あらゆる想定される実装の広範囲な概観ではなく、あらゆる実装の主要な要素または重要な要素を識別することも、実装のうちのいずれかまたは全部の範囲を描写することも、意図されていない。その唯一の目的は、後に提示される、より詳細な説明の前置きとして、１つまたは複数の実装のいくつかの概念を簡略化された形式で提示することである。

【0005】

[0005]本開示の一態様は、遅延回路であって、シンク電流源を有しており、入力信号を受信し、遅延回路の出力信号の立ち上がりエッジを生成するように構成された第１のＮサブステージと、ここにおいて、出力信号が、入力信号の遅延バージョンである；ソース電流源を有しており、入力信号を受信し、出力信号の立ち下がりエッジを生成するように構成された第１のＰサブステージと、を備え、シンク電流源およびソース電流源が、複数のバイアス電圧のうちのそれぞれのバイアス電圧に応答して変動可能である、遅延回路に関する。

【0006】

[0006]本開示の１つの態様によれば、遅延回路は、第１のＮサブステージおよび第１のＰサブステージに結合されており、出力信号のデューティサイクル歪みを補正するために、出力信号の立ち上がりエッジおよび立ち下がりエッジのうちの１つのみを調整するように構成されたデューティサイクル補正モジュールをさらに含み得る。

【0007】

[0007]本開示のさらなる態様によれば、デューティサイクル補正モジュールは、ｐ型金属酸化膜半導体デバイス（ｐＭＯＳ）のセットと、各々がドレインと、ゲートと、ソースとを有し、ドレインが、第１のＰサブステージに結合され、ソースが、電圧源（ＶＤＤ）に結合され、ゲートが、複数のバイアス電圧のうちの第１のバイアス電圧（Ｖｂｐ）を受け取るように構成される；ｎ型金属酸化膜半導体デバイス（ｎＭＯＳ）のセットと、各々がドレインと、ゲートと、ソースとを各々が有し、ドレインが、第１のＮサブステージに結合され、ソースが、接地に結合され、ゲートが、複数のバイアス電圧のうちの第２のバイアス電圧（Ｖｂｎ）を受け取るように構成される、を備える。

【0008】

[0008]本開示のさらなる態様によれば、デューティサイクル補正モジュールのｐＭＯＳのセットが、出力信号の立ち下がりエッジを調整するためにチューニング可能であるように構成され、デューティサイクル補正モジュールのｎＭＯＳのセットが、一定のままであるように構成される。

【0009】

[0009]本開示の別の態様によれば、デューティサイクル補正モジュールのｎＭＯＳのセットが、出力信号の立ち上がりエッジを調整するためにチューニング可能であるように構成され、デューティサイクル補正モジュールのｐＭＯＳのセットが、一定のままであるように構成される。

【0010】

[0010]本開示の１つの態様によれば、遅延回路は、第１のＰサブステージに結合された第１の入力と、遅延回路の出力信号の立ち下がりエッジを提供するために、遅延回路の出力に結合された出力とを有する第２のＮサブステージと、第１のＮサブステージに結合された第１の入力と、遅延回路の出力信号の立ち上がりエッジを提供するために、遅延回路の出力に結合された出力とを有する第２のＰサブステージと、をさらに含む。

【0011】

[0011]本開示のさらなる態様によれば、第２のＰサブステージが、ソースと、ゲートと、ドレインとを有する出力ｐＭＯＳと、出力ｐＭＯＳのソースが、電圧源（ＶＤＤ）に結合され、ドレインが、遅延回路の出力に結合され、ゲートが、第１のＮサブステージに結合される；ゲートと、ソースと、ドレインとを有する補償ＮＭＯＳと、ドレインが、電圧源（ＶＤＤ）に結合され、ソースが、遅延回路の出力に結合され、ゲートが、第１の追跡モジュールに結合される、を含む。

【0012】

[0012]本開示のさらなる態様によれば、第１の追跡モジュールが、第１のＰサブステージのソース電流源と実質的に同様の第２のソース電流源と、ゲートと、ソースと、ドレインとを有するｎＭＯＳとを含み、ソースが、接地に結合され、ドレインが、第２のソース電流源に結合され、ゲートが、入力信号の相補バージョンを受信するように構成される。

【0013】

[0013]本開示のさらなる態様によれば、第２のＮサブステージが、ソースと、ゲートと、ドレインとを有する出力ｎＭＯＳと、ソースが、接地に結合され、ドレインが、遅延回路の出力に結合され、ゲートが、第１のＰサブステージに結合される；ゲートと、ソースと、ドレインとを有する補償ｐＭＯＳと、ドレインが、接地に結合され、ソースが、遅延回路の出力に結合され、ゲートが、第２の追跡モジュールに結合される、を含む。

【0014】

[0014]本開示のさらなる態様によれば、第２の追跡モジュールが、第１のＮサブステージのシンク電流源と実質的に同様の第２のシンク電流源と、ゲートと、ソースと、ドレインとを有するｐＭＯＳとを含み、ソースが、電圧源（ＶＤＤ）に結合され、ドレインが、第２のシンク電流源に結合され、ゲートが、入力信号の相補バージョンを受信するように構成される。

【0015】

[0015]本開示のさらなる態様によれば、複数のバイアス電圧が、バンドギャップ基準電流から生成される。

【0016】

[0016]本開示の１つの態様によれば、システムオンチップ（ＳｏＣ）が、処理モジュールと；処理モジュールに結合され、ＳｏＣの外部のソースから入力信号を受信するように構成された入力インターフェースとを含み、入力インターフェースが、直角位相クロック（quadrature clock）生成器を備え、直角位相クロック生成器が、上記段落のいずれかにおいて記載されたような遅延回路を備える。

【0017】

[0017]本開示のさらなる態様によれば、直角位相クロック生成器が、クロック信号の遅延バージョンを受信し、クロック信号の遅延バージョンに基づいて、相補クロック信号のペアを生成するために、遅延回路に結合されたシングルエンド・差動コンバータ（single end to differential converter）と；相補クロック信号のペアを受信するために、シングルエンド・差動コンバータに結合された位相補間器とをさらに備える。

【0018】

[0018]本開示の１つの態様によれば、入力信号の遅延バージョンを生成するための方法が、シンク電流源を有する第１のＮサブステージを使用して、入力信号から出力信号の立ち上がりエッジを生成することと、ここにおいて、出力信号が、入力信号の前記遅延バージョンである；ソース電流源を有する第１のＰサブステージを使用して、出力信号の立ち下がりエッジを生成することとを含み、シンク電流源およびソース電流源は、複数のバイアス電圧のうちのそれぞれのバイアス電圧に応答して可変である。

【0019】

[0019]本開示のさらなる態様によれば、方法は、出力信号のデューティサイクル歪みを補正するために、出力信号の立ち上がりエッジおよび立ち下がりエッジのうちの１つのみを調整することをさらに含む。

【0020】

[0020]本開示のさらなる態様によれば、方法は、第２のＮサブステージを使用して、出力信号の立ち下がりエッジを提供することと、第２のＮサブステージが、第１のＰサブステージに結合された第１の入力と、遅延回路の出力に結合された出力とを有する；第２のＰサブステージを使用して、出力信号の立ち上がりエッジを提供することと、第２のＰサブステージが、第１のＮサブステージに結合された第１の入力と、遅延回路の出力に結合された出力とを有する、をさらに含む。

【0021】

[0021]本開示のさらなる態様によれば、第２のＰサブステージが、ソースと、ゲートと、ドレインとを有する出力ＰＭＯＳを備え、出力ＰＭＯＳのソースが、電圧源（ＶＤＤ）に結合され、ドレインが、遅延回路の出力に結合され、ゲートが、第１のＮサブステージに結合され；方法が、第１の追跡モジュールによって駆動される補償ＮＭＯＳを使用して、出力信号の立ち上がりエッジに対するクロススキュー補償を提供すること、ここにおいて、補償ＮＭＯＳが、ゲートと、ソースと、ドレインとを有し、ドレインが、電圧源（ＶＤＤ）に結合され、ソースが、遅延回路の出力に結合され、ゲートが、第１の追跡モジュールに結合される、をさらに備える。

【0022】

[0022]本開示のさらなる態様によれば、第２のＮサブステージが、ソースと、ゲートと、ドレインとを有する出力ＮＭＯＳを備え、出力ＮＭＯＳのソースが、接地に結合され、ドレインが、遅延回路の出力に結合され、ゲートが、第１のＰサブステージに結合され；方法が、第２の追跡モジュールによって駆動される補償ＰＭＯＳを使用して、出力信号の立ち下がりエッジに対してクロススキュー補償を提供すること、ここにおいて、補償ＰＭＯＳが、ゲートと、ソースと、ドレインとを有し、ドレインが、接地に結合され、ソースが、遅延回路の出力に結合され、ゲートが、第２の追跡モジュールに結合される、をさらに備える。

【0023】

[0023]本開示のさらなる態様によれば、方法は、バンドギャップ基準電流源から、複数のバイアス電圧を生成することをさらに含む。

【0024】

[0024]前述の目的および関連する目的の達成のために、１つまたは複数の実装は、以下に完全に説明され、特許請求の範囲において特に指摘されている特徴を含む。下記の説明および添付された図面は、１つまたは複数の実装の一定の例示的な態様を詳しく述べる。しかしながら、これらの態様は、様々な実装の原理が採用され得る様々な手法のうちの少数を示すものであり、実装の説明は、そのような態様およびそれらの均等物をすべて含むことを意図されている。

【図面の簡単な説明】

【0025】

【図1】[0025]例示的な従来の遅延回路を示す図。

【図2】[0026]システムオンチップ（ＳｏＣ）の１つの実装を示す図。

【図3】[0027]直角位相クロック生成器の１つの実装を示す図。

【図4】[0028]本開示のいくつかの態様による遅延ユニットの１つの実装を示す図。

【図5】[0029]本開示のいくつかの態様による遅延回路の１つの実装を示す図。

【図6】[0030]本開示のいくつかの態様による遅延回路の１つの実装を示す図。

【図7】[0031]バイアス電圧生成器の１つの実装を示す図。

【図8】[0032]入力信号の遅延バージョンを生成するための方法の１つの実装を示す図。

【発明を実施するための形態】

【0026】

[0033]添付の図面に関連して下記に述べられる詳細な説明は、様々な構成の説明として意図されており、本明細書において説明される概念が実施され得る唯一の構成を表すことを意図されていない。詳細な説明は、様々な概念の完全な理解を提供する目的のために、具体的な詳細を含む。しかしながら、これらの概念は、これらの具体的な詳細なしに実施され得ることが、当業者には明らかであろう。いくつかの実例において、周知の構造および構成要素は、そのような概念を曖昧にしないようにするために、ブロック図の形式で示される。

【0027】

[0034]遅延回路は、多くの異なる用途において半導体回路内で広く使用されてきた。従来の遅延回路は、典型的には、単純なインバータベースの回路を含み、遅延調整は、静電容量チューニングおよび／またはデバイスサイジングによって達成される。例示的な従来のインバータベースの遅延回路１００が、図１に示される。遅延回路１００は、ｐ型金属酸化物半導体トランジスタ（ｐＭＯＳ）１１０と、別のｐＭＯＳ１３０と、ｎ型金属酸化物半導体トランジスタ（ｎＭＯＳ）１２０と、別のｎＭＯＳ１４０と、調整可能な負荷コンデンサ１５０とを含む。ｐＭＯＳ１１０、１３０およびｎＭＯＳ１２０、１４０の各々は、ソースと、ゲートと、ドレインとを有する。ｐＭＯＳ１１０およびｎＭＯＳ１２０のゲート同士は、結合され、遅延回路１００への入力信号ｃｌｋｉｎを受信するように構成される。ｐＭＯＳ１１０およびｎＭＯＳ１２０のドレイン同士は、結合され、遅延回路１００の出力信号ｃｌｋｏｕｔを出力するように構成される。負荷コンデンサｃｌｏａｄ１５０は、ｐＭＯＳ１１０およびｎＭＯＳ１２０のドレイン（すなわち、遅延回路１００の出力）と接地との間に結合される。ｐＭＯＳ１３０のソースは、電力供給または電圧源ＶＤＤに結合され、ｐＭＯＳ１３０のドレインは、ｐＭＯＳ１１０のソースに結合される。ｐＭＯＳ１３０のゲートは、イネーブル信号ｅｎｂの相補バージョンを受信するように構成される。ｐＭＯＳ１３０は、チューニング可能であり、電流源として構成される。ｎＭＯＳ１４０のソースは、接地に結合され、ｎＭＯＳ１４０のドレインは、ｎＭＯＳ１２０のソースに結合される。ｎＭＯＳ１４０のゲートは、イネーブル信号ｅｎを受信するように構成される。ｎＭＯＳ１４０は、チューニング可能であり、電流シンクとして構成される。電流源ｐＭＯＳ１３０および電流シンクｎＭＯＳ１４０は、遅延回路１００の特定の遅延を設定するために、それらのそれぞれのゲートにおいて、ｅｎｂおよびｅｎをそれぞれ受信する。例えば、チューニング可能なｐＭＯＳ１３０は、ｐＭＯＳ１１０のソースとＶＤＤとの間に並列に結合されたｐＭＯＳのセットを使用して実装されることが可能であり、ただし、ｐＭＯＳ１３０は、選択された数のｐＭＯＳをオンにすること（または起動すること（activating））によってチューニングされる。選択された数のｐＭＯＳをオンにすること（または起動すること）によって、ｐＭＯＳ１３０の実効的な（effective）サイズが調整され得る。同様に、チューニング可能なｎＭＯＳ１４０は、ｎＭＯＳ１２０のソースと接地との間に並列に結合されたｎＭＯＳのセットを使用して実装されることが可能であり、ただし、ｎＭＯＳ１４０は、選択された数のｎＭＯＳをオンにすること（または起動すること）によってチューニングされる。選択された数のｎＭＯＳをオンにすること（または起動すること）によって、ｎＭＯＳ１４０の実効的なサイズが調整され得る。言い換えれば、遅延回路１００の遅延は、ｐＭＯＳ１３０および／またはｎＭＯＳ１４０のサイジングによって調整され得る。

【0028】

[0035]電流シンクｎＭＯＳ１４０および電流源ｐＭＯＳ１３０に加えて、遅延回路１００によって提供される遅延は、負荷静電容量ｃｌｏａｄ１５０にも比例する。そのため、遅延回路１００の遅延も、ｃｌｏａｄ１５０を調整することによって調整され得る。いくつかの実装において、ｃｌｏａｄ１５０は、遅延回路１００の出力と接地との間に並列に結合されたコンデンサのセットを使用して実装され、ただし、コンデンサの各々は、スイッチによってオン／オフにされ得る。

【0029】

[0036]インバータベースの遅延回路１００は、比較的単純であるが、遅延回路１００は、プロセス、電圧、および／または温度（ＰＶＴ）変動の影響を受けやすく、遅延に対する変化を引き起こし得る。したがって、遅延回路１００は、ＰＶＴコーナー（PVT corners）にわたってより高い耐性を要求する、今日の多くの用途における、より複雑な半導体回路に適していないことがある。これは、図２における例示的な電子デバイス２００を参照して、以下にさらに論じられる。

【0030】

[0037]今日、電子デバイスは、多種多様な用途、例えば、自動車、コンピューティングシステム（例えば、ラップトップ、デスクトップ、サーバ等）、モバイルデバイスおよび／またはウェアラブルデバイス（例えば、スマートフォン、スマートウォッチ等）、モノのインターネット（ＩｏＴ）デバイス等などにおいて使用されている。電子デバイスは、典型的には、１つまたは複数の半導体チップ、例えば、システムオンチップ（ＳｏＣ）、記憶デバイス（例えば、フラッシュメモリ）等などを含む。パフォーマンス要件がますます高くなるにつれて、電子デバイス内の半導体チップ間で高速データリンクをサポートする必要がある。図２は、本開示のいくつかの態様による電子デバイスの１つの実装を示す。電子デバイス２００は、高速リンク２８０を介して互いに通信可能に結合された、ＳｏＣ２１０と記憶デバイス２９０とを含む。クロック信号が埋め込まれたデータストリームは、高速リンク２８０を介して、記憶デバイス２９０とＳｏＣ２１０との間で送信され得る。例えば、記憶デバイス２９０は、フラッシュメモリ（例えば、ＮＡＮＤ型フラッシュメモリ）を含むことができ、高速リンク２８０は、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）リンク、例えばユニバーサルフラッシュストレージ（ＵＦＳ）準拠のリンクなどとすることができる。

【0031】

[0038]いくつかの実装において、ＳｏＣ２１０は、処理モジュール２２０と、入力／出力（Ｉ／Ｏ）インターフェース２３０とを含む。ＳｏＣ２１０は、図２に例示された構成要素またはモジュールよりも多くの構成要素またはモジュールを含んでもよいことが、認識されるべきである。処理モジュール２２０は、アプリケーションプロセッサ（複数のコアを有する）、グラフィック処理ユニット（ＧＰＵ）等とすることができる。Ｉ／Ｏインターフェース２３０は、クロックデータリカバリ（ＣＤＲ）モジュール２４０と、直角位相クロック生成器２５０と、遅延ユニット２６０とを含むことができる。一般的に言えば、Ｉ／Ｏインターフェース２３０は、ＳｏＣ２１０の外部の別の半導体チップ（例えば、記憶デバイス２９０）へ／から、高速リンク２８０を介して、データストリームを送るおよび／または受信するように構成される。高速リンク２８０を介してＩ／Ｏインターフェース２３０に通信可能に結合される、１つを超える半導体チップがあってもよいことが、認識されるべきである。しかし、例示を曖昧にしないように、１つの記憶デバイス２９０のみが図２に示されている。

【0032】

[0039]本開示のいくつかの態様によれば、Ｉ／Ｏインターフェース２３０は、ＣＤＲモジュール２４０を含み、ＣＤＲモジュール２４０は、データストリーム中のデータのさらなる処理のために、高速リンク２８０を介して受信されたデータストリームにおけるクロック信号を回復するように構成される。いくつかの実装において、ＣＤＲモジュール２４０は、直角位相クロック（quadrature clock）生成器２５０を含み、直角位相クロック生成器２５０は、回復されたクロック信号から４つ（４）のクロック信号を生成するように構成される。さらに、４つのクロック信号は、典型的には、互いに同位相である（すなわち、２つのクロック信号ごとに互いに９０度（９０°）離れている）。図２に示されるように、直角位相クロック生成器２５０は、遅延ユニット２６０を含む。遅延ユニット２６０を使用して、直角位相クロック生成器２５０は、回復されたクロック信号から、４つのクロック信号を生成することができる。本開示のいくつかの態様による直角位相クロック生成器２５０および遅延ユニット２６０のさらなる詳細は、図３～図７を参照して、以下にさらに論じられる。

【0033】

[0040]図３は、直角位相クロック生成器２５０の１つの実装を示す。直角位相クロック生成器２５０は、入力バッファ３１０と、デューティサイクル補正（ＤＣＣ：duty cycle correction）モジュール３２０と、第１のインバータ３３０と、第２のインバータ３４０と、遅延ユニット２６０と、第１のシングルエンド・差動（Ｓ２Ｄ：single-ended to differential）コンバータ３５０と、第２のＳ２Ｄコンバータ３６０と、位相補間器３７０とを含む。入力バッファ３１０は、入力と出力とを有する。入力バッファ３１０の出力は、ＤＣＣモジュール３２０の入力に結合される。ＤＣＣモジュール３２０は、ＤＣＣコードｄｃｃ＿ｉを受信するための１つまたは複数の入力の付加的なセットを有する。さらに、ＤＣＣモジュール３２０は、出力を有し、出力は、第１のインバータ３３０の入力に結合される。第１のインバータ３３０の出力は、第２のインバータ３４０の入力に結合される。第１のインバータ３３０と第２のインバータ３４０とは、直列に結合される。第２のインバータ３４０の出力は、遅延ユニット２６０の入力と、第２のＳ２Ｄコンバータ３６０の入力とに結合される。遅延ユニット２６０は、コードの３つのセット、すなわち、ｃｏａｒｓｅ（粗）、ｆｉｎｅ（微）、ｄｃｃを受信するための入力の付加的なセットを有する。遅延ユニット２６０は、遅延をチューニングするために、および／または遅延ユニット２６０の出力信号のデューティサイクルを補正するために、コードのこれらの３つのセットを使用することができる。遅延ユニット２６０のいくつかの実装の詳細は、以下にさらに論じられることになる。遅延ユニット２６０の出力は、第１のＳ２Ｄコンバータ３５０の入力に結合される。Ｓ２Ｄコンバータ３５０および３６０の各々は、２つの出力を有する。

【0034】

[0041]動作期間中に、入力バッファ３１０は、入力クロック信号ｃｌｋｉｎ０ ３０１を受信する。上記で論じられたように、ｃｌｋｉｎ０ ３０１は、Ｉ／Ｏインターフェース２３０において受信された入力データストリームから回復されたクロック信号であり得る。入力バッファ３１０は、ｃｌｋｉｎ０ ３０１をＤＣＣモジュール３２０へ転送し、ＤＣＣモジュール３２０は、もしあれば、ｃｌｋｉｎ０ ３０１のデューティサイクル歪みを補正するように構成される。ＤＣＣモジュール３２０は、次いで、デューティサイクル補正されたクロック信号を第１のインバータ３３０および第２のインバータ３４０へ出力し、これらは、バッファとして構成される。インバータ３４０は、デューティサイクル補正されたクロック信号ｃｌｋｉｎを、遅延ユニット２６０および第２のＳ２Ｄコンバータ３６０へ出力する。同様に、インバータ３３０は、ｃｌｋｉｎの相補バージョン、すなわち、ｃｌｋｉｎ＿ｂを、遅延ユニット２６０へ出力する。遅延ユニット２６０は、ｃｌｋｉｎの遅延バージョンを生成し、ｃｌｋｉｎの遅延バージョンを第１のＳ２Ｄコンバータ３５０へ出力する。ｃｌｋｉｎの遅延バージョンは、ｃｌｋｉｎから９０°離れている。第１のＳ２Ｄコンバータ３５０は、ｃｌｋｉｎの遅延バージョンから、差動クロック信号のペア（ｃｌｋＱおよびｃｌｋＱｂ）を生成するように構成される。この差動クロック信号のペアは、Ｑクロックと称され得る。ｃｌｋＱｂはｃｌｋＱの相補バージョンであること、すなわち、ｃｌｋＱとｃｌｋＱｂとは互いから１８０°離れていることに留意されたい。同様に、第２のＳ２Ｄコンバータ３６０は、ｃｌｋｉｎから差動クロック信号のペア（ｃｌｋＩおよびｃｌｋＩｂ）を生成するように構成される。差動クロック信号のこのペアは、Ｉクロックと称され得る。ｃｌｋＩｂはｃｌｋＩの相補バージョンであること、すなわち、ｃｌｋＩとｃｌｋＩｂとは互いから１８０°離れていることに留意されたい。そのため、生成された４つのクロック信号ｃｌｋＱ、ｃｌｋＱｂ、ｃｌｋＩおよびｃｌｋＩｂは、互いから９０°離れている。したがって、これらの４つのクロック信号は、直角位相クロック信号とも称される。最後に、４つの直角位相クロック信号は、位相補間器３７０へ入力される。位相補間器３７０は、同相（Ｉ）および直角位相（Ｑ）クロック位相をＮ回のステップで回転させ得、ただし、Ｎは、データストリーム中のデータ信号の感知または検出のために、同相クロックとデータストリームのデータアイの中心とを適当にアライメントするための整数である。

【0035】

[0042]上述したように、性能要件は、ますます高くなりつつある。例えば、ＵＦＳ物理層（ＰＨＹ）標準の新しい世代（第５世代）は、ハーフレート受信器アーキテクチャをサポートするために、クロック信号が１０ＧＨｚおよび１２．５ＧＨｚにあることを必要とする。一般に、位相補間器３７０は、クロック回復のために適当に機能するべく、正確な直角位相クロック位相を必要とする。直角位相クロック生成器２５０は、これらの直角位相クロック信号を精密な位相関係で生成しなければならない。具体的には、直角位相クロック生成器２５０は、ＵＦＳ ＰＨＹ標準（第５世代）をサポートするために、いかなるクロック分割もなしに、１０ＧＨｚと１２．５ＧＨｚの両方をサポートしなければならない。さらに、直角位相クロック生成器２５０は、低出力で、プロセススケーリングに対して柔軟でなければならない。直角位相クロック生成器２５０は、設計の複雑さを緩和するために、ロバストで、ＰＶＴ変動に対する耐性もなければならない。

【0036】

[0043]遅延ユニット２６０は、ＩクロックとＱクロックとの間の位相関係を決定するので、遅延ユニット２６０は、直角位相クロック生成器２５０における重要な構成要素である。従来の遅延ユニットは、図１に例示されるＣＭＯＳインバータベースの回路１００を使用して実装され得る。ＣＭＯＳインバータベースの回路の遅延調整は、負荷インピーダンスまたは静電容量を修正することによって達成され得る。しかしながら、この従来の遅延回路１００を使用して生成された遅延は、ＰＶＴ変動に対して非常に敏感であり、したがって、ＰＶＴ変動をカバーするために、より大きな較正範囲を必要とする。その上、インバータ１００のｐＭＯＳ１１０とｎＭＯＳ１２０とのＰＮ不整合があることがあり、これは、不均衡な出力立ち上がりエッジおよび立ち下がりエッジをもたらす。そのため、ＰＶＴ変動に対して耐性があり、出力において実質的に等しい立ち上がりエッジおよび立ち下がりエッジを提供する遅延ユニットの必要がある。上記の必要を満たす遅延ユニットのいくつかの実装が、図４～図７を参照して、以下に論じられる。

【0037】

[0044]図４は、本開示のいくつかの態様による遅延ユニット２６０の１つの実装を示す。遅延ユニット２６０は、バイアス電圧生成器４１０と、遅延回路４２０とを含む。バイアス電圧生成器４１０は、バイアス電圧のセットを生成するように構成され、バイアス電圧のセットは、遅延回路４２０へ入力される。遅延回路４２０は、入力信号ｃｌｋｉｎと、その補完信号ｃｌｋｉｎ＿ｂとを受信し、ｃｌｋｉｎの遅延バージョンであるｃｌｋｏｕｔを生成するように構成される。遅延ユニット２６０は、バンドギャップ基準電流源４３０に結合される。バンドギャップ基準電流源４３０は、バンドギャップ基準電流（Ｉｅ）をバイアス電圧生成器４１０に提供する。バンドギャップ基準電流は、実質的に一定であり、一般にＰＶＴ変動に対して耐性がある。バンドギャップ基準電流を使用して、バイアス電圧生成器４１０は、バイアス電圧のセットを生成し、バイアス電圧を遅延回路４２０に提供する。バイアス電圧生成器４１０は、コードｃｏａｒｓｅを受信するように構成された入力のセットを有し、コードｃｏａｒｓｅは、バイアス電圧の生成において使用される。同様に、遅延回路４２０は、コードｆｉｎｅを受信するように構成された入力のセットを有し、コードｆｉｎｅは、遅延回路４２０の出力ｃｌｋｏｕｔの生成において使用される。また、遅延回路４２０は、別のコードｄｃｃを受信するように構成された入力の付加的なセットを有することができ、コードｄｃｃは、ｃｌｋｏｕｔのデューティサイクル補正において使用される。遅延回路４２０およびバイアス電圧生成器４１０のさらなる詳細が、以下に論じられる。

【0038】

[0045]図５は、本開示のいくつかの態様による遅延回路４２０の１つの実装を示す。遅延回路４２０は、第１のＮサブステージ５１０（別称、Ｎサブステージ１）と、第１のＰサブステージ５２０（別称、Ｐサブステージ１）と、第２のＰサブステージ５３０（別称、Ｐサブステージ２）と、第２のＮサブステージ５４０（別称、Ｎサブステージ２）と、第１の追跡モジュール５５０（別称、追跡モジュール１）と、第２の追跡モジュール５６０（別称、追跡モジュール２）と、任意選択で、デューティサイクル補正（ＤＣＣ）モジュール５７０とを含み、これらのすべてが、電圧源ＶＤＤを受け取るように構成される。Ｎサブステージ１ ５１０とＰサブステージ１ ５２０の両方は、入力信号ｃｌｋｉｎを受信するように構成される。Ｎサブステージ１ ５１０は、バイアス電圧のセット、すなわち、Ｖｂｎ＿ｃａｓおよびＶｂｎを受信するようにさらに構成される。Ｐサブステージ１ ５２０は、別のバイアス電圧のセット、すなわち、Ｖｂｐ＿ｃａｓおよびＶｂｐを受信するようにさらに構成される。Ｎサブステージ１ ５１０の出力は、Ｐサブステージ２ ５３０の入力に結合される。同様に、Ｐサブステージ１ ５２０の出力は、Ｎサブステージ２ ５４０の入力に結合される。Ｐサブステージ２ ５３０は、追跡モジュール１ ５５０からの出力を受信するようにさらに構成され、一方で、Ｎサブステージ２ ５４０は、追跡モジュール２ ５６０からの出力を受信するようにさらに構成される。Ｐサブステージ２ ５３０の出力とＮサブステージ２ ５４０の出力とは、遅延回路４２０の出力信号ｃｌｋｏｕｔを提供するために、共に結合される。追跡モジュール１ ５５０は、入力信号の相補バージョンｃｌｋｉｎ＿ｂと、バイアス電圧Ｖｂｐ＿ｃａｓおよびＶｂｐとを受信するように構成される。同様に、追跡モジュール２ ５６０は、入力信号の相補バージョンｃｌｋｉｎ＿ｂと、バイアス電圧Ｖｂｎ＿ｃａｓおよびＶｂｎとを受信するように構成される。

【0039】

[0046]いくつかの実装において、遅延回路４２０は、デューティサイクル補正（ＤＣＣ）モジュール５７０をさらに含む。このＤＣＣモジュール５７０は、直角位相クロック生成器２５０のＤＣＣモジュール３２０とは別個であり、分離されていることに留意されたい。遅延回路４２０は、入力信号ｃｌｋｉｎの遅延バージョンを生成する場合に、デューティサイクル歪みを導入し得るので、遅延回路４２０内に一体化されたＤＣＣモジュール５７０は、もしあれば、導入されたデューティサイクル歪みを補正または軽減するように構成され得る。ＤＣＣモジュール５７０は、バイアス電圧生成器４１０から、バイアス電圧ｖｂｐおよびｖｂｎを受け取るように構成される。ＤＣＣモジュール５７０は、２つの出力を有し、一方は、Ｎサブステージ１ ５１０に結合され、他方は、Ｎサブステージ１ ５２０に結合される。Ｎサブステージ１ ５１０および／またはＰサブステージ１ ５２０は、遅延回路４２０によって導入されたデューティサイクル歪みを補償するために、または軽減するために、ｃｌｋｉｎの遅延をチューニングまたは調整するべく、ＤＣＣモジュール５７０からのそれぞれの出力を使用することができる。例えば、Ｎサブステージ１ ５１０は、ｃｌｋｏｕｔにおけるデューティサイクル歪みを補正するために、ＤＣＣモジュール５７０の出力に応答して、遅延回路４２０の出力信号ｃｌｋｏｕｔの立ち上がりエッジを調整することができる。代替として、Ｐサブステージ１ ５２０は、ｃｌｋｏｕｔにおけるデューティサイクル歪みを補正するために、ＤＣＣモジュール５７０の出力に応答して、出力信号ｃｌｋｏｕｔの立ち下がりエッジを調整することができる。デューティサイクル歪みを補正するために、ｃｌｋｏｕｔの立ち上がりエッジと立ち下がりエッジの両方を調整することは不必要であるので、ｃｌｋｏｕｔの立ち上がりエッジおよび立ち下がりエッジのうちの１つのみが、いくつかの実装において調整されることに留意されたい。

【0040】

[0047]いくつかの実装において、Ｎサブステージ１ ５１０は、シンク電流源（図示せず）を有する。シンク電流源は、バイアス電圧生成器４１０からのバイアス電圧ｖｂｎ＿ｃａｓおよびｖｂｎによってバイアスをかけられ得る。Ｎサブステージ１ ５１０は、入力信号ｃｌｋｉｎを受信し、遅延回路４２０の出力信号ｃｌｋｏｕｔの立ち上がりエッジを生成するように構成される。具体的には、Ｎサブステージ１ ５１０の出力は、ｃｌｋｏｕｔの立ち上がりエッジを生成するために、Ｐサブステージ２ ５３０を駆動するべく、Ｐサブステージ２ ５３０の入力に結合される。Ｎサブステージ１ ５１０およびＰサブステージ２ ５３０の動作のさらなる詳細は、図６を参照して、以下に論じられることになる。

【0041】

[0048]いくつかの実装において、Ｐサブステージ１ ５２０は、ソース電流源（図示せず）を有する。ソース電流源は、バイアス電圧生成器４１０からのバイアス電圧ｖｂｐ＿ｃａｓおよびｖｂｐによってバイアスをかけられ得る。Ｐサブステージ１ ５２０は、入力信号ｃｌｋｉｎを受信し、遅延回路４２０の出力信号ｃｌｋｏｕｔの立ち下がりエッジを生成するように構成される。具体的には、Ｐサブステージ１ ５２０の出力は、ｃｌｋｏｕｔの立ち下がりエッジを生成するために、Ｎサブステージ２ ５４０を駆動するべく、Ｎサブステージ２ ５４０の入力に結合される。Ｐサブステージ１ ５２０およびＮサブステージ２ ５４０の動作のさらなる詳細は、図６を参照して、以下に論じられることになる。

【0042】

[0049]ＰＶＴ変動に適応する（または対抗する）ために、遅延回路４２０は、ＰＶＴ変動を追跡し、ＰＶＴ変動に対する補償を提供するために、追跡モジュール１ ５５０と追跡モジュール２ ５６０とをさらに含む。追跡モジュール１ ５５０は、入力信号の相補バージョンｃｌｋｉｎ＿ｂを受信するように構成される。さらに、追跡モジュール１ ５５０は、Ｐサブステージ１ ５２０のソース電流源と実質的に同様の、ソース電流源（図示せず）を有する。追跡モジュール１ ５５０は、そのソース電流源にバイアスをかけるために、バイアス電圧ｖｂｐ＿ｃａｓおよびｖｂｐも受け取るように構成される。したがって、追跡モジュール１ ５５０内のソース電流源は、Ｐサブステージ１ ５２０におけるソース電流源を追跡し、ｃｌｋｉｎ＿ｂに応答して、追跡モジュール１ ５５０は、ｃｌｋｏｕｔの立ち上がりエッジに対してクロススキュー（ｃｒｏｓｓ－ｓｋｅｗ）補償を提供することができる。追跡モジュール１ ５５０のさらなる詳細は、図６を参照して、以下に論じられることになる。

【0043】

[0050]追跡モジュール１ ５５０に加えて、遅延回路４２０は、追跡モジュール２ ５６０を含み、追跡モジュール２ ５６０も、入力信号の相補バージョンｃｌｋｉｎ＿ｂを受信するように構成される。さらに、追跡モジュール２ ５６０は、Ｎサブステージ１ ５１０のシンク電流源と実質的に同様の、シンク電流源（図示せず）を有する。追跡モジュール２ ５６０は、そのシンク電流源にバイアスをかけるために、バイアス電圧ｖｂｎ＿ｃａｓおよびｖｂｎも受信するように構成される。したがって、追跡モジュール２ ５６０内のシンク電流源は、Ｎサブステージ１ ５１０におけるシンク電流源を追跡し、ｃｌｋｉｎ＿ｂに応答して、追跡モジュール２ ５６０は、ｃｌｋｏｕｔの立ち下がりエッジに対するクロススキュー補償を提供することができる。追跡モジュール２ ５６０のさらなる詳細は、図６を参照して、以下に論じられることになる。

【0044】

[0051]図６は、本開示のいくつかの態様による遅延回路４２０の１つの実装を示す。図６における遅延回路４２０は、第１のＮサブステージ５１０（別称、Ｎサブステージ１）と、第１のＰサブステージ５２０（別称、Ｐサブステージ１）と、第２のＰサブステージ５３０（別称、Ｐサブステージ２）と、第２のＮサブステージ５４０（別称、Ｎサブステージ２）と、第１の追跡モジュール５５０（別称、追跡モジュール１）と、第２の追跡モジュール５６０（別称、追跡モジュール２）と、任意選択で、デューティサイクル補正（ＤＣＣ）モジュール５７０とを含み、これらのすべてが、電圧源ＶＤＤを受け取るよう構成される。図５および図６における同様の参照符号は、同じ対応するモジュールを指すことに留意されたいい。一般的に言えば、遅延回路４２０の上半分における第１のＮサブステージ５１０、第２のＰサブステージ５３０、および追跡モジュール１ ５５０は、遅延回路４２０の出力信号ｃｌｋｏｕｔの立ち上がりエッジを生成するように構成され、一方で、遅延回路４２０の下半分における第１のＰサブステージ５２０、第２のＮサブステージ５４０、および第２の追跡モジュール５６０は、ｃｌｋｏｕｔの立ち下がりエッジを生成するように構成される。

【0045】

[0052]図６を参照すると、第１のＮサブステージ５１０は、ｐＭＯＳ６１１と、ｎＭＯＳ６１３と、別のｎＭＯＳ６１５とを含み、これらのすべてが、ＶＤＤと接地との間に互いに直列に結合される。入力ｐＭＯＳ６１１は、ソースと、ゲートと、ドレインとを有し、ただし、ソースは、ＶＤＤに結合され。ゲートは、入力信号ｃｌｋｉｎを受信するように構成される。ｎＭＯＳ６１３は、ソースと、ゲートと、ドレインとを有し、ただし、ドレインは、入力ｐＭＯＳ６１１のドレインに結合され、ゲートは、バイアス電圧のうちの１つであるｖｂｎ＿ｃａｓを受信するように構成される。ｎＭＯＳ６１５も、ソースと、ゲートと、ドレインとを有し、ただし、ソースは、接地に結合され、ゲートは、別のバイアス電圧ｖｂｎを受け取るように構成され、ドレインは、ｎＭＯＳ６１３のソースに結合される。いくつかの実装において、ｎＭＯＳ６１５は、チューニング可能である。例えば、ｎＭＯＳ６１５は、ｎＭＯＳ６１３のソースと接地との間に互いに並列に結合された、実質的に同様のｎＭＯＳのセット（図面を曖昧にしないようにするために図示せず）を使用して実装されてもよい。バイアス電圧ｖｂｎは、これらのｎＭＯＳのゲートに対して印加される。さらに、ｎＭＯＳ６１３のソースから接地へ流れる総電流量をチューニングするために、選択された数のこれらのｎＭＯＳが、コードｆｉｎｅ（図３および図４に示される）に基づいてオンにされ（または起動され）得る。第１のＮサブステージ５１０の出力電圧は、入力ｐＭＯＳ６１１のドレインとｎＭＯＳ６１３のドレインとの間のノードにおいて生成される。第１のＮサブステージ５１０の出力は、第２のＰサブステージ５３０の入力に結合される。第１のＮサブステージ５１０内のｎＭＯＳ６１３および６１５は、それぞれ（図４におけるバイアス電圧生成器４１０などの）バイアス電圧生成器からのバイアス電圧ｖｂｎ＿ｃａｓおよびｖｂｎによって、それらのゲートにおいて駆動され、バイアス電圧生成器は、バンドギャップ基準電流Ｉｅからバイアス電圧を生成する。ｖｂｎ＿ｃａｓおよびｖｂｎに応答して、電流は、ｎＭＯＳ６１３および６１５を通じて接地へ流れるように生成され、したがって、シンク電流を生み出す。それゆえに、ｎＭＯＳ６１３および６１５は、シンク電流源またはシンクＩｅ電流源とも称される。動作期間中に、ｖｂｎ＿ｃａｓおよびｖｂｎは、ｃｌｋｉｎの遅延バージョン（すなわち、ｃｌｋｏｕｔ）の立ち上がりエッジを調整するためにチューニングされ得る。調整のさらなる詳細は、以下にさらに論じられることになる。

【0046】

[0053]いくつかの実装において、第２のＰサブステージ５３０は、出力ｐＭＯＳ６３１と、補償ｎＭＯＳ６３３とを含む。出力ｐＭＯＳ６３１は、ソースと、ゲートと、ドレインとを有し、ただし、ソースは、ＶＤＤに結合され、ゲートは、第１のＮサブステージ５１０の入力ｐＭＯＳ６１１のドレインおよびｎＭＯＳ６１３のドレインに結合され、ドレインは、遅延回路４２０の出力ｃｌｋｏｕｔを出力するように構成される。補償ｎＭＯＳ６３３は、ソースと、ゲートと、ドレインとを有し、ただし、ドレインは、ＶＤＤに結合され、ソースは、出力ｐＭＯＳ６３１のドレインに結合され、ゲートは、第１の追跡モジュール５５０の出力に結合される。動作期間中に、第１のＮサブステージ５１０の入力ｐＭＯＳ６１１とシンク電流源との間のノードにおいて生成された電圧は、出力ｐＭＯＳ６３１のゲートを駆動し、出力ｐＭＯＳ６３１は、そのドレインにおいてｃｌｋｏｕｔを生成する。

【0047】

[0054]図６に示されるように、第１の追跡モジュール５５０の１つの実装は、ｐＭＯＳ６５５と、別のｐＭＯＳ６５３と、ｎＭＯＳ６５１とを含み、すべてが、ＶＤＤと接地との間に互いに直列に結合される。具体的には、ｐＭＯＳ６５５は、ソースと、ドレインと、ゲートとを有し、ただし、ソースは、ＶＤＤに結合され、ゲートは、（図４におけるバイアス電圧生成器４１０などの）バイアス電圧生成器からのバイアス電圧のうちの１つであるｖｂｐを受け取るように構成される。ｐＭＯＳ６５３も、ソースと、ドレインと、ゲートとを有し、ただし、ソースは、ｐＭＯＳ６５５のドレインに結合され、ゲートは、バイアス電圧生成器からのバイアス電圧のうちの別の１つであるｖｂｐ＿ｃａｓを受け取るように構成される。ｎＭＯＳ６５１は、ドレインと、ソースと、ゲートとを有し、ただし、ソースは、接地に結合され、ドレインは、第２のＰサブステージ５３０に出力電圧を提供するために、ｐＭＯＳ６５３のドレインに結合され、ゲートは、入力信号の相補バージョンｃｌｋｉｎ＿ｂを受信するように構成される。第１の追跡モジュール５５０内のｐＭＯＳ６５３および６５５は、それぞれバイアス電圧ｖｂｐ＿ｃａｓおよびｖｂｐによって、それらのゲートにおいて駆動される。上述したように、バイアス電圧生成器は、バンドギャップ基準電流Ｉｅからバイアス電圧を生成する。ｖｂｐ＿ｃａｓおよびｖｂｐに応答して、電流は、ＶＤＤからｐＭＯＳ６５５および６５３を通じてｎＭＯＳ６５１のドレインへ流れるように生成され、したがって、ソース電流を生成することができる。それゆえに、ｐＭＯＳ６５３および６５５は、ソース電流源またはソースＩｅ電流源とも称される。いくつかの実装において、ｐＭＯＳ６５５は、チューニング可能である。例えば、ｐＭＯＳ６５５は、ｐＭＯＳ６５３のソースとＶＤＤとの間に互いに並列に結合された、実質的に同様のｐＭＯＳトランジスタのセット（図面を曖昧にしないようにするために図示せず）を使用して実装され得る。バイアス電圧ｖｂｐは、これらのｐＭＯＳのゲートに対して印加される。さらに、ＶＤＤからｐＭＯＳ６５３へ流れる総電流量をチューニングするために、選択された数のこれらのｐＭＯＳが、コードｆｉｎｅ（図３に示される）に基づいてオンにされ（または起動され）得る。ｐＭＯＳ６５３および６５５によって形成されるソース電流源は、いくつかの実装例において、第１のＰサブステージ５２０内のｐＭＯＳ６２３および６２５によって形成されるソース電流源と実質的に同様であることに留意されたい。したがって、第１の追跡モジュール５５０内のソース電流源は、異なるＰＶＴ条件にわたって、第１のＰサブステージ５２０内のソース電流源を追跡することができる。

【0048】

[0055]第１の追跡モジュール５５０を再び参照すると、ｐＭＯＳ６５３のドレインは、第２のＰサブステージ５３０内の補償ｎＭＯＳ６３３のゲートに結合される。動作期間中に、ｐＭＯＳ６５３のドレインにおける電圧は、補償ｎＭＯＳ６３３のゲートを駆動し、補償ｎＭＯＳ６３３に、クロススキューコーナー補償を出力ｐＭＯＳ６３１へ提供させ、出力ｐＭＯＳ６３１は、第１のＮサブステージ５１０の内の入力ｐＭＯＳ６１１とシンク電流源との間のノードにおける電圧によって駆動される。

【0049】

[0056]遅延回路４２０の動作をさらに例示するために、ｃｌｋｉｎがロー（ｌｏｗ）からハイ（ｈｉｇｈ）へ遷移するシナリオを考慮する。ｃｌｋｉｎの高電圧は、ＶＤＤからシンク電流源（すなわち、ｎＭＯＳ６１３および６１５）へ電流が流れることを防止するために、入力ｐＭＯＳ６１１を停止させる（またはオフにする）。入力ｐＭＯＳ６１１およびｎＭＯＳ６１３のドレイン同士が結合されるノードにおける電圧は、ロー（または実質的に接地）へ引き下げられる。出力ｐＭＯＳ６３１のゲートは、入力ｐＭＯＳ６１１のドレインおよびｎＭＯＳ６１３のドレインに結合されるので、出力ｐＭＯＳ６３１が起動され（またはオンにされ）、出力ｐＭＯＳ６３１のドレインにおける電圧を引き上げ、ｐＭＯＳ６３１は、ｃｌｋｏｕｔを出力する。結果として、ｃｌｋｏｕｔは、ｃｌｋｏｕｔの立ち上がりエッジを形成するために、ハイへ遷移する。ｃｌｋｉｎがローからハイへ遷移する場合、遅延回路４２０の下半分（すなわち、第１のＰサブステージ５２０および第２のＮサブステージ５４０）はオフにされることに留意されたいい。出力信号ｃｌｋｏｕｔの立ち上がりエッジは、共に動作する第１のＮサブステージ５１０および第２のＰサブステージ５３０によって生成される。上記で論じられたように、第１の追跡モジュール５５０は、クロススキューコーナー補償を出力ｐＭＯＳ６３１に提供する。具体的には、現在の例において、ｃｌｋｉｎがローからハイへ遷移する場合、ｃｌｋｉｎ＿ｂは、ハイからローへ遷移する。上述したように、第１の追跡モジュール５５０内のｎＭＯＳ６５１のゲートは、ｃｌｋｉｎ＿ｂを受信するように構成される。したがって、ｃｌｋｉｎ＿ｂがローへ遷移することに応答して、ｎＭＯＳ６５１は停止され（またはオフにされ）、ＶＤＤからｐＭＯＳ６５５および６５３を通じて接地へ電流が流れることを遮断する。したがって、ｐＭＯＳ６５３のドレインにおけるノードは、ＶＤＤへ引き上げられる。補償ｎＭＯＳ６３３のゲートは、ｐＭＯＳ６５３のドレインに結合されるので、ｃｌｋｏｕｔの立ち上がりエッジが生成される場合、クロススキューコーナー補償を出力ｐＭＯＳ６３１に提供するために、補償ｎＭＯＳ６３３は、ＶＤＤによって起動される（またはオンにされる）。ｃｌｋｏｕｔの立ち下がりエッジの生成は、図６における遅延回路４２０の下半分を参照して、以下に論じられることになる。

【0050】

[0057]図６に示されるように、遅延回路４２０の下半分は、第１のＰサブステージ５２０と、第２のＮサブステージ５４０と、第２の追跡モジュール５６０とを含む。いくつかの実装において、第１のＰサブステージ５２０は、入力ｎＭＯＳ６２１と、２つのｐＭＯＳ６２３および６２５とを含み、すべてが、ＶＤＤと接地との間に互いに直列に結合される。入力ｎＭＯＳ６２１は、ソースと、ゲートと、ドレインとを有し、ただし、ソースは、接地に結合され、ゲートは、入力信号ｃｌｋｉｎを受信するように構成される。ｐＭＯＳ６２３は、ソースと、ゲートと、ドレインとを有し、ただし、ドレインは、入力ｎＭＯＳ６２１のドレインに結合され、ゲートは、バイアス電圧のうちの１つであるｖｂｐ＿ｃａｓを受け取るように構成される。ｐＭＯＳ６２５も、ソースと、ゲートと、ドレインとを有し、ただし、ソースは、ＶＤＤに結合され、ゲートは、別のバイアス電圧であるｖｂｐを受け取るように構成され、ドレインは、ｐＭＯＳ６２３のソースに結合される。いくつかの実装において、ｐＭＯＳ６２５は、チューニング可能である。例えば、ｐＭＯＳ６２５は、ｐＭＯＳ６２３のソースとＶＤＤとの間に互いに並列に結合された、実質的に同様のｐＭＯＳのセット（図面を曖昧にしないようにするために図示せず）を使用して実装され得る。バイアス電圧ｖｂｐは、これらのｐＭＯＳのゲートに対して印加される。さらに、ＶＤＤからｐＭＯＳ６２３のソースへ流れる総電流量をチューニングするために、選択された数のこれらのｐＭＯＳが、コードｆｉｎｅ（図３および図４に示される）に基づいてオンにされ（または起動され）得る。第１のＰサブステージ５２０の出力電圧は、入力ｎＭＯＳ６２１のドレインとｐＭＯＳ６２３のドレインとの間のノードにおいて生成される。第１のＰサブステージ５２０の出力は、第２のＮサブステージ５４０の入力に結合される。第１のＰサブステージ５２０内のｐＭＯＳ６２３および６２５は、それぞれ（図４におけるバイアス電圧生成器４１０などの）バイアス電圧生成器からのバイアス電圧ｖｂｐ＿ｃａｓおよびｖｂｐによって、それらのゲートにおいて駆動され、バイアス電圧生成器は、バンドギャップ基準電流Ｉｅからバイアス電圧を生成する。ｖｂｐ＿ｃａｓおよびｖｂｐに応答して、電流は、ＶＤＤからｐＭＯＳ６２３および６２５を通じて流れるように生成され、したがって、ソース電流を生み出す。したがって、ｐＭＯＳ６２３および６２５は、ソース電流源またはソースＩｅ電流源とも称される。動作期間中に、ｖｂｐ＿ｃａｓおよびｖｂｐは、ｃｌｋｉｎの遅延バージョン（すなわち、ｃｌｋｏｕｔ）の立ち下がりエッジを調整するためにチューニングされ得る。調整のさらなる詳細は、以下にさらに論じられることになる。

【0051】

[0058]いくつかの実装において、第２のＮサブステージ５４０は、出力ｎＭＯＳ６４１と、補償ｐＭＯＳ６４３とを含む。出力ｎＭＯＳ６４１は、ソースと、ゲートと、ドレインとを有し、ただし、ソースは、接地に結合され、ゲートは、第１のＰサブステージ５２０の入力ｎＭＯＳ６２１のドレインおよびｐＭＯＳ６２３のドレインに結合され、ドレインは、遅延回路４２０の出力ｃｌｋｏｕｔを出力するように構成される。補償ｐＭＯＳ６４３は、ソースと、ゲートと、ドレインとを有し、ただし、ドレインは、接地に結合され、ソースは、出力ｎＭＯＳ６４１のドレインに結合され、ゲートは、第２の追跡モジュール５６０の出力に結合される。動作期間中に、第１のＰサブステージ５２０の入力ｎＭＯＳ６２１とソース電流源との間のノードにおいて生成された電圧は、出力ｎＭＯＳ６４１のゲートを駆動し、出力ｎＭＯＳ６４１は、そのドレインにおいてｃｌｋｏｕｔを生成する。

【0052】

[0059]図６に示されるように、第２の追跡モジュール５６０の１つの実装は、ｎＭＯＳ６６５と、別のｎＭＯＳ６６３と、ｐＭＯＳ６６１とを含み、すべてが、ＶＤＤと接地との間に互いに直列に結合される。具体的には、ｎＭＯＳ６６５は、ソースと、ドレインと、ゲートとを有し、ただし、ソースは、接地に結合され、ゲートは、（図４におけるバイアス電圧生成器４１０などの）バイアス電圧生成器からのバイアス電圧のうちの１つであるｖｂｎを受け取るように構成される。ｎＭＯＳ６６３も、ソースと、ドレインと、ゲートとを有し、ただし、ソースは、ｎＭＯＳ６６５のドレインに結合され、ゲートは、バイアス電圧生成器からのバイアス電圧のうちの別の１つであるｖｂｎ＿ｃａｓを受け取るように構成される。ｐＭＯＳ６６１は、ドレインと、ソースと、ゲートとを有し、ただし、ソースは、ＶＤＤに結合され、ドレインは、出力電圧を第２のＮサブステージ５４０に提供するために、ｎＭＯＳ６６３のドレインに結合され、ゲートは、入力信号の相補バージョンｃｌｋｉｎ＿ｂを受信するように構成される。第２の追跡モジュール５６０内のｎＭＯＳ６６３および６６５は、それぞれバイアス電圧ｖｂｎ＿ｃａｓおよびｖｂｎによって、それらのゲートにおいて駆動される。上述したように、バイアス電圧生成器は、バンドギャップ基準電流Ｉｅからバイアス電圧を生成する。ｖｂｎ＿ｃａｓおよびｖｂｎに応答して、電流は、ｐＭＯＳ６６１のドレインからｎＭＯＳ６６５および６６３を通じて接地へ流れることを許容され、したがって、シンク電流を生み出すことができる。それゆえに、ｎＭＯＳ６６３および６６５は、シンク電流源またはソースＩｅ電流源とも称される。いくつかの実装において、ｎＭＯＳ６６５は、チューニング可能である。例えば、ｎＭＯＳ６６５は、ｎＭＯＳ６５３のソースと接地との間に互いに並列に結合された、実質的に同様のｎＭＯＳトランジスタのセット（図面を曖昧にしないようにするために図示せず）を使用して実装され得る。バイアス電圧ｖｂｎは、これらのｎＭＯＳのゲートに対して印加される。さらに、ｐＭＯＳ６６３から接地へ流れる総電流量をチューニングするために、選択された数のこれらのｎＭＯＳが、コードｆｉｎｅ（図３および図４に示される）に基づいてオンにされ（または起動され）得る。ｎＭＯＳ６６３および６６５によって形成されるシンク電流源は、いくつかの実装例において、第１のＮサブステージ５１０内のｎＭＯＳ６１３および６１５によって形成されるシンク電流源と実質的に同様であることに留意されたい。したがって、第２の追跡モジュール５６０内のシンク電流源は、異なるＰＶＴ条件にわたって、第１のＮサブステージ５１０内のシンク電流源を追跡することができる。

【0053】

[0060]第２の追跡モジュール５６０を再び参照すると、ｎＭＯＳ６６３のドレインは、第２のＮサブステージ５４０内の補償ｐＭＯＳ６４３のゲートに結合される。動作期間中に、ｐＭＯＳ６６３のドレインにおける電圧は、補償ｐＭＯＳ６４３のゲートを駆動し、補償ｐＭＯＳ６４３に、クロススキューコーナー補償を出力ｎＭＯＳ６４１へ提供させ、出力ｎＭＯＳ６４１は、第１のＰサブステージ５２０内の入力ｎＭＯＳ６２１とソース電流源との間のノードにおける電圧によって駆動される。

【0054】

[0061]遅延回路４２０の動作をさらに例示するために、ｃｌｋｉｎがハイからローへ遷移するシナリオを考慮する。ｃｌｋｉｎの低電圧は、ソース電流源（すなわち、ｐＭＯＳ６２３および６２５）から接地へ電流が流れることを防止するために、入力ｎＭＯＳ６２１を停止させる（またはオフにする）。そのため、入力ｎＭＯＳ６２１およびｐＭＯＳ６２３のドレイン同士が結合されるノードにおける電圧は、引き上げられる。出力ｎＭＯＳ６４１のゲートは、入力ｎＭＯＳ６２１のドレインおよびｐＭＯＳ６２３のドレインに結合されるので、出力ｎＭＯＳ６４１は、起動され（またはオンにされ）、出力ｎＭＯＳ６４１のドレインにおける電圧を引き下げ、出力ｎＭＯＳ６４１は、ｃｌｋｏｕｔを出力する。結果として、ｃｌｋｏｕｔは、ｃｌｋｏｕｔの立ち下がりエッジを形成するために、ローへ遷移する。ｃｌｋｉｎがハイからローへ遷移する場合、遅延回路４２０の上半分（すなわち、第１のＮサブステージ５１０および第２のＰサブステージ５３０）は、オフにされることに留意されたい。出力信号ｃｌｋｏｕｔの立ち下がりエッジは、共に動作する第１のＰサブステージ５２０および第２のＮサブステージ５４０によって生成される。遅延回路４２０の別個の部分を別々に使用して、ｃｌｋｏｕｔの立ち上がりエッジおよび立ち下がりエッジを生成することによって、遅延回路４２０は、有利なことに、実質的に等しい立ち上がりエッジと立ち下がりエッジとを生成することができる。ＰＮ不整合に起因して、不均衡な立ち上がりエッジおよび立ち下がりエッジを生成し得る、図１に示される従来のインバータベースの遅延回路１００と異なり、遅延回路４２０は、この点に関してＰＮ不整合の影響を受けにくい。上記で論じられたように、第２の追跡モジュール５６０は、クロススキューコーナー補償を出力ｎＭＯＳ６４１に提供する。具体的には、現在の例において、ｃｌｋｉｎがハイからローへ遷移する場合、ｃｌｋｉｎ＿ｂは、ローからハイへ遷移する。上述したように、第２の追跡モジュール５６０内のｐＭＯＳ６６１のゲートは、ｃｌｋｉｎ＿ｂを受信するように構成される。したがって、ｃｌｋｉｎ＿ｂがハイに遷移することに応答して、ｐＭＯＳ６６１は停止され（またはオフにされ）、ＶＤＤからｎＭＯＳ６６５および６６３を通じて接地へ電流が流れることを遮断する。したがって、ｎＭＯＳ６６３のドレインにおけるノードは、低電圧（例えば、実質的に接地）へ引き下げられる。補償ｐＭＯＳ６４３のゲートは、ｎＭＯＳ６６３のドレインに結合されるので、ｃｌｋｏｕｔの立ち下がりエッジが生成される場合、クロススキューコーナー補償を出力ｎＭＯＳ６４１に提供するために、補償ｐＭＯＳ６４３は、低電圧によって起動される（またはオンにされる）。クロススキューコーナー補償が追跡モジュール５５０および５６０によって提供されるので、遅延回路４２０は、有利なことに、ＰＶＴ変動に対して実質的に耐性を持つようにされ得る。

【0055】

[0062]いくつかの実装において、遅延回路４２０は、もしあれば、遅延回路４２０によって導入されたデューティサイクル歪みを補正し、補償し、または軽減するためのデューティサイクル補正（ＤＣＣ）モジュール５７０を含む。ＤＣＣモジュール５７０は、遅延回路４２０内に一体化されており、図３に示されるＤＣＣモジュール３２０とは別個であり、分離されていることに留意されたい。図６を参照すると、ＤＣＣモジュール５７０は、ｎＭＯＳ６７１と、ｐＭＯＳ６７３とを含む。ｎＭＯＳ６７１は、ドレインと、ソースと、ゲートとを有し、ただし、ソースは、接地に結合され、ドレインは、第１のＮサブステージ５１０のｎＭＯＳ６１３のソースおよびｎＭＯＳ６１５のドレインに結合され、ゲートは、ｖｂｎを受け取るように構成される。ｐＭＯＳ６７３も、ドレインと、ソースと、ゲートとを有し、ただし、ソースは、ＶＤＤに結合され、ドレインは、第１のＰサブステージ５２０のｐＭＯＳ６２３のソースおよびｐＭＯＳ６２５のドレインに結合され、ゲートは、ｖｂｐを受け取るように構成される。

【0056】

[0063]いくつかの実装において、ｐＭＯＳ６７３が、チューニング可能であるのに対して、ｎＭＯＳ６７１は、一定（または不変）のままである。例えば、ｐＭＯＳ６７３は、ｐＭＯＳ６２５のドレインとＶＤＤとの間に互いに並列に結合された、実質的に同様のｐＭＯＳのセット（図面を曖昧にしないようにするために図示せず）を使用して実装され得る。バイアス電圧ｖｂｐは、これらのｐＭＯＳのゲートに対して印加される。さらに、ＶＤＤからｐＭＯＳのソースへ流れる総電流量をチューニングするために、選択された数のこれらのｐＭＯＳが、コードｄｃｃ（図３に示される）に基づいてオンにされ（または起動され）得る。チューニング可能なｐＭＯＳ６７３は、出力信号ｃｌｋｏｕｔの立ち下がりエッジを制御するために電流を調整することができる。ｃｌｋｏｕｔの立ち上がりエッジは調整されないことに留意されたい。代替として、ｎＭＯＳ６７１は、ｐＭＯＳ６７３の代わりにチューニング可能であるように構成されてもよく、この場合には、ｃｌｋｏｕｔの立ち上がりエッジが調整され、一方で、ｃｌｋｏｕｔの立ち下がりエッジは不変のままである。例えば、ｎＭＯＳ６７１は、接地とｎＭＯＳのドレインとの間に互いに並列に結合された、実質的に同様のｎＭＯＳのセット（図面を曖昧にしないようにするために図示せず）を使用して実装され得る。バイアス電圧ｖｂｎは、これらのｎＭＯＳのゲートに対して印加される。さらに、ｎＭＯＳを通じて接地へ流れる総電流量をチューニングするために、選択された数のこれらのｎＭＯＳが、（図３におけるｄｃｃと同様の）コードに基づいてオンにされ（または起動され）得る。ｃｌｋｏｕｔの立ち下がりエッジおよび立ち上がりエッジのうちの１つのみを調整することによって、遅延およびＤＣＣ較正は、遅延回路４２０を通じて独立して調整され得るので、遅延とＤＣＣ較正との間のレースコンディションが除去され得る。さらに、ＤＣＣモジュール５７０は、遅延回路４２０内に一体化されており、それゆえに、遅延ユニット２６０からのｃｌｋｏｕｔにおけるＤＣＣを補正するために、遅延ユニット２６０の外部の付加的なＤＣＣモジュールを提供する必要を取り除く。したがって、遅延回路４２０内にＤＣＣモジュール５７０を有することは、性能を改善しながら、面積および電力を節約するのに役立つ。

【0057】

[0064]図７は、本開示のいくつかの態様によるバイアス電圧生成器４１０の１つの実装を示す。上記で論じられたように、バイアス電圧生成器４１０は、遅延回路４２０のためのバイアス電圧のセット（すなわち、ｖｂｐ、ｖｂｐ＿ｃａｓ、ｖｂｎ、およびｖｂｎ＿ｃａｓ）を生成するように構成される。図７を参照すると、バイアス電圧生成器４１０は、６つ（６）のｎＭＯＳ７１０、７２０、７２２、７２４、７３０、および７３２と、５つ（５）のｐＭＯＳ７２１、７２３、７２５、７３１、および７３３とを含み、これらの各々が、ソースと、ドレインと、ゲートとを有する。ｎＭＯＳ７１０のソースは、接地に結合され、ｎＭＯＳ７１０のゲートおよびドレインは、共に結合され、バンドギャップ電流源からバンドギャップ基準電流Ｉｅを受け取るように構成される。ｎＭＯＳ７２０のソースも、接地に結合され、ｎＭＯＳ７２０のゲートは、ｎＭＯＳ７１０のゲートに結合され、ｎＭＯＳ７２０のドレインは、ｐＭＯＳ７２１のドレインおよびゲートに結合される。ｐＭＯＳ７２１のソースは、電力供給ＶＤＤに結合される。ｎＭＯＳ７１０および７２０は、ｎＭＯＳ７１０を通じて流れるバンドギャップ基準電流Ｉｅが、反対側のｎＭＯＳ７２０へミラーリングされる（または複製される）ように、カレントミラーとして構成される。したがって、Ｉｅと実質的に同じ電流が、ｎＭＯＳ７２０およびｐＭＯＳ７２１によって形成されるパスを通じて流れる。

【0058】

[0065]いくつかの実装において、ｐＭＯＳ７２３のソースも、ＶＤＤに結合される。ｐＭＯＳ７２３のゲートは、ｐＭＯＳ７２１のゲートおよびドレインに結合される。ｐＭＯＳ７２３のドレインは、ｎＭＯＳ７２２のドレインおよびゲートに結合される。ｎＭＯＳ７２２のソースは、接地に結合される。ｐＭＯＳ７２３のように、ｐＭＯＳ７２５のソースも、ＶＤＤに結合される。ｐＭＯＳ７２５のゲートは、ｐＭＯＳ７２１のゲートおよびドレインに結合される。ｐＭＯＳ７２５のドレインは、ｎＭＯＳ７２４のドレインおよびゲートに結合される。ｎＭＯＳ７２４のソースは、接地に結合される。動作期間中に、ｐＭＯＳ７２１およびｐＭＯＳ７２３も、カレントミラーとして構成される。したがって、ｐＭＯＳ７２１を通じて流れる電流（すなわち、Ｉｅ）は、ｐＭＯＳ７２３およびｎＭＯＳ７２２によって形成されるパスへさらにミラーリングされる（または複製される）。ｎＭＯＳ７２２のドレインおよびゲートにおいて生成された電圧は、バイアス電圧のうちの１つであるｖｂｎとして出力される。同様に、ｐＭＯＳ７２１およびｐＭＯＳ７２５も、カレントミラーとして構成される。したがって、ｐＭＯＳ７２１を通じて流れるＩｅは、ｐＭＯＳ７２５およびｎＭＯＳ７２４によって形成されるパスへ再びミラーリングされる（または複製される）。ｎＭＯＳ７２４のドレインおよびゲートにおいて生成された電圧は、バイアス電圧のうちの別の１つであるｖｂｎ＿ｃａｓとして出力される。

【0059】

[0066]いくつかの実装において、ｐＭＯＳ７３１のソースは、ＶＤＤに結合され、ｐＭＯＳ７３１のゲートおよびドレインは、ｎＭＯＳ７３０のドレインに共に結合される。ｎＭＯＳ７３０のソースは、接地に結合され、ｎＭＯＳ７３０のゲートは、ｎＭＯＳ７１０とｎＭＯＳ７２０の両方のゲートに結合される。ｐＭＯＳ７３１のように、ｐＭＯＳ７３３のソースは、ＶＤＤに結合され、ｐＭＯＳ７３３のゲートおよびドレインは、ｎＭＯＳ７３２のドレインに共に結合される。ｎＭＯＳ７３２のソースは、接地に結合され、ｎＭＯＳ７３２のゲートは、ｎＭＯＳ７１０とｎＭＯＳ７２０の両方のゲートに結合される。動作期間中に、ｎＭＯＳ７１０および７３０は、ｎＭＯＳ７１０を通じて流れる電流Ｉｅが、ｎＭＯＳ７３０およびｐＭＯＳ７３１によって形成されるパスへミラーリングされる（または複製される）ように、カレントミラーとして構成される。したがって、Ｉｅと実質的に同じ電流が、ｐＭＯＳ７３１を通じて流れ、ｐＭＯＳ７３１のゲートおよびドレインにおいて生成された電圧は、バイアス電圧のうちの１つであるｖｂｐとして出力される。同様に、ｎＭＯＳ７１０および７３２も、ｎＭＯＳ７１０を通じて流れる電流Ｉｅが、ｎＭＯＳ７３２およびｐＭＯＳ７３３によって形成されるパスへミラーリングされる（または複製される）ように、カレントミラーとして構成される。したがって、Ｉｅと実質的に同じ電流が、ｐＭＯＳ７３３を通じて流れ、ｐＭＯＳ７３３のゲートおよびドレインにおいて生成された電圧は、バイアス電圧のうちの１つであるｖｂｐ＿ｃａｓとして出力される。

【0060】

[0067]いくつかの実装において、ｎＭＯＳ７１０は、信号またはコード「ｃｏａｒｓｅ」（例えば、図３および図４に示されるコードｃｏａｒｓｅなど）に応答してチューニング可能とされ得る。具体的には、ｎＭＯＳ７１０は、ｎＭＯＳのドレインと接地との間に互いに並列に結合された、実質的に同様のサイズのｎＭＯＳのセットを用いて実装され得る。選択された数のｎＭＯＳが、ｎＭＯＳのゲートに対して印加されるコードに基づいてオンにされ（起動され）得る。

【0061】

[0068]図８は、入力信号の遅延バージョンを生成するための方法８００の１つの実装を示す。方法８００は、上記に論じられた遅延回路４２０の様々な実装を使用して実施され得る。方法８００は、ブロック８１０において始まり、ブロック８１０において、出力信号の立ち上がりエッジが、シンク電流源を有する第１のＮサブステージを使用して、入力信号から生成される。例えば、立ち上がりエッジは、図５～図６に示される第１のＮサブステージ５１０のいくつかの実装を使用して生成され得る。次いで、方法８００は、ブロック８２０へ移行し、ブロック８２０において、出力信号の立ち下がりエッジは、ソース電流源を有する第１のＰサブステージを使用して生成される。例えば、立ち下がりエッジは、図５～図６に示される第１のＰサブステージ５２０のいくつかの実装を使用して生成され得る。さらに、シンク電流源およびソース電流源は、バイアス電圧のセットのうちのそれぞれのバイアス電圧に応答して可変（またはチューニング可能）である。例えば、バイアス電圧は、バイアス電圧生成器、例えば、図４および図７に示されるバイアス電圧生成器４１０のいくつかの実装などによって提供され得る。

【0062】

[0069]いくつかの実装において、方法は、ブロック８２０からブロック８３０へさらに移行し、ブロック８３０において、出力信号のデューティサイクル歪みを補正するために、出力信号の立ち上がりエッジおよび立ち下がりエッジのうちの１つのみが調整される。例えば、方法８００は、デューティサイクル歪み（ＤＣＣ）モジュール、例えば、図５および図６に示されるＤＣＣモジュール５７０のいくつかの実装などを使用することができる。出力信号の立ち下がりエッジが、デューティサイクル歪みを補正するために調整される実装において、ＤＣＣモジュールは、チューニング可能なｐＭＯＳ（例えば、図６におけるチューニング可能なｐＭＯＳ６７３）を用いて実装され得る。代替として、出力信号の立ち上がりエッジが、デューティサイクル歪みを補正するために調整される、いくつかの実装において、ＤＣＣモジュールは、チューニング可能なｎＭＯＳを用いて実装されてもよい。

【0063】

[0070]本開示は、本開示の態様を説明するために上記で使用された例示的な専門用語に限定されないことが認識されるべきである。例えば、遅延デバイスは、遅延ステージ、遅延バッファ、遅延要素とも称され、または別の用語で称され得る。直角位相クロック生成器は、クロック生成器とも称され、または別の用語で称され得る。クロックは、クロック信号、タイミング信号とも称され、または別の用語で称され得る。

【0064】

[0071]本開示において、「例示的な」という単語は、「例、実例、または例示としての役割を果たすこと」を意味するために使用されている。「例示的な」ものとして本明細書において説明されるいかなる実装または態様も、必ずしも本開示の他の態様よりも好適または有利なものとして解釈されるべきとは限らない。同様に、「態様」という用語は、本開示のすべての態様が、論じられた特徴、利点、または動作モードを含むことを必要としない。「結合される」という用語は、２つの構造間の直接的または間接的な電気結合を指すために本明細書において使用されている。「接地」という用語は、ＤＣ接地またはＡＣ接地を指してもよく、したがって、「接地」という用語は、両方の可能性を網羅することも認識されるべきである。

【0065】

[0072]いくつかの実装例は、以下の番号が付けられた条項において説明される。
１．シンク電流源を有しており、入力信号を受信し、遅延回路の出力信号の立ち上がりエッジを生成するように構成された第１のＮサブステージと、ここにおいて、出力信号が、入力信号の遅延バージョンである、ソース電流源を有しており、入力信号を受信し、出力信号の立ち下がりエッジを生成するように構成された第１のＰサブステージとを備え、シンク電流源およびソース電流源が、複数のバイアス電圧のうちのそれぞれのバイアス電圧に応答して可変である、遅延回路。
２．第１のＮサブステージおよび第１のＰサブステージに結合されており、出力信号のデューティサイクル歪みを補正するために、出力信号の立ち上がりエッジおよび立ち下がりエッジのうちの１つのみを調整するように構成されたデューティサイクル補正モジュールをさらに備える、条項１の遅延回路。
３．デューティサイクル補正モジュールが、ドレインと、ゲートと、ソースとを各々が有する、ｐ型金属酸化膜半導体デバイス（ｐＭＯＳ）のセットと、ドレインが、第１のＰサブステージに結合され、ソースが、電圧源（ＶＤＤ）に結合され、ゲートが、複数のバイアス電圧のうちの第１のバイアス電圧（Ｖｂｐ）を受け取るように構成される、ドレインと、ゲートと、ソースとを各々が有する、ｎ型金属酸化膜半導体デバイス（ｎＭＯＳ）のセットと、ドレインが、第１のＮサブステージに結合され、ソースが、接地に結合され、ゲートが、複数のバイアス電圧のうちの第２のバイアス電圧（Ｖｂｎ）を受け取るように構成される、を備える、条項２の遅延回路。
４．デューティサイクル補正モジュールのｐＭＯＳのセットが、出力信号の立ち下がりエッジを調整するためにチューニング可能であるように構成され、デューティサイクル補正モジュールのｎＭＯＳのセットが、一定のままであるように構成される、条項３の遅延回路。
５．デューティサイクル補正モジュールのｎＭＯＳのセットが、出力信号の立ち上がりエッジを調整するためにチューニング可能であるように構成され、デューティサイクル補正モジュールのｐＭＯＳのセットが、一定のままであるように構成される、条項３の遅延回路。
６．第１のＰサブステージに結合された第１の入力と、遅延回路の出力信号の立ち下がりエッジを提供するために、遅延回路の出力に結合された出力とを有する第２のＮサブステージと、第１のＮサブステージに結合された第１の入力と、遅延回路の出力信号の立ち上がりエッジを提供するために、遅延回路の出力に結合された出力とを有する第２のＰサブステージとをさらに備える、条項１の遅延回路。
７．第２のＰサブステージが、ソースと、ゲートと、ドレインとを有する出力ｐＭＯＳと、出力ｐＭＯＳのソースが、電圧源（ＶＤＤ）に結合され、ドレインが、遅延回路の出力に結合され、ゲートが、第１のＮサブステージに結合される、ゲートと、ソースと、ドレインとを有する補償ｎＭＯＳと、ドレインが、電圧源（ＶＤＤ）に結合され、ソースが、遅延回路の出力に結合され、ゲートが、第１の追跡モジュールに結合される、を備える、条項６の遅延回路。
８．第１の追跡モジュールが、第１のＰサブステージのソース電流源と実質的に同様の第２のソース電流源と、ゲートと、ソースと、ドレインとを有するｎＭＯＳとを備え、ソースが、接地に結合され、ドレインが、第２のソース電流源に結合され、ゲートが、入力信号の相補バージョンを受信するように構成される、条項７の遅延回路。
９．第２のＮサブステージが、ソースと、ゲートと、ドレインとを有する出力ｎＭＯＳと、ソースが、接地に結合され、ドレインが、遅延回路の出力に結合され、ゲートが、第１のＰサブステージに結合される、ゲートと、ソースと、ドレインとを有する補償ｐＭＯＳと、ドレインが、接地に結合され、ソースが、遅延回路の出力に結合され、ゲートが、第２の追跡モジュールに結合される、を備える、条項８の遅延回路。
１０．第２の追跡モジュールが、第１のＮサブステージのシンク電流源と実質的に同様の第２のシンク電流源と、ゲートと、ソースと、ドレインとを有するｐＭＯＳとを備え、ソースが、電圧源（ＶＤＤ）に結合され、ドレインが、第２のシンク電流源に結合され、ゲートが、入力信号の相補バージョンを受信するように構成される、条項９の遅延回路。
１１．複数のバイアス電圧が、バンドギャップ基準電流から生成される、条項１の遅延回路。
１２．システムオンチップ（ＳｏＣ）であって、処理モジュールと、処理モジュールに結合され、ＳｏＣの外部のソースから入力信号を受信するように構成された入力インターフェースとを備え、入力インターフェースが、直角位相クロック生成器を備え、直角位相クロック生成器が、条項１に記載されたような遅延回路を備える、システムオンチップ。
１３．直角位相クロック生成器が、クロック信号の遅延バージョンを受信し、クロック信号の遅延バージョンに基づいて、相補クロック信号のペアを生成するように遅延回路に結合されたシングルエンド・差動コンバータと、相補クロック信号のペアを受信するようにシングルエンド・差動コンバータに結合された位相補間器とをさらに備える、条項１２のシステム。
１４．入力信号の遅延バージョンを生成するための方法であって、シンク電流源を有する第１のＮサブステージを使用して、入力信号から出力信号の立ち上がりエッジを生成することと、ここにおいて、出力信号が、入力信号の遅延バージョンである、ソース電流源を有する第１のＰサブステージを使用して、出力信号の立ち下がりエッジを生成することとを備え、シンク電流源およびソース電流源は、複数のバイアス電圧のうちのそれぞれのバイアス電圧に応答して可変である、方法。
１５．出力信号のデューティサイクル歪みを補正するために、出力信号の立ち上がりエッジおよび立ち下がりエッジのうちの１つのみを調整することをさらに備える、条項１４の方法。
１６．第２のＮサブステージを使用して、出力信号の立ち下がりエッジを提供することと、第２のＮサブステージが、第１のＰサブステージに結合された第１の入力と、遅延回路の出力に結合された出力とを有する、第２のＰサブステージを使用して、出力信号の立ち上がりエッジを提供することと、第２のＰサブステージが、第１のＮサブステージに結合された第１の入力と、遅延回路の出力に結合された出力とを有する、をさらに備える、条項１４の方法。
１７．第２のＰサブステージが、ソースと、ゲートと、ドレインとを有する出力ＰＭＯＳを備え、出力ＰＭＯＳのソースが、電圧源（ＶＤＤ）に結合され、ドレインが、遅延回路の出力に結合され、ゲートが、第１のＮサブステージに結合され、方法が、第１の追跡モジュールによって駆動される補償ＮＭＯＳを使用して、出力信号の立ち上がりエッジに対するクロススキュー補償を提供すること、ここにおいて、補償ＮＭＯＳが、ゲートと、ソースと、ドレインとを有し、ドレインが、電圧源（ＶＤＤ）に結合され、ソースが、遅延回路の出力に結合され、ゲートが、第１の追跡モジュールに結合される、をさらに備える、条項１６の方法。
１８．第２のＮサブステージが、ソースと、ゲートと、ドレインとを有する出力ＮＭＯＳを備え、出力ＮＭＯＳのソースが、接地に結合され、ドレインが、遅延回路の出力に結合され、ゲートが、第１のＰサブステージに結合され、方法が、第２の追跡モジュールによって駆動される補償ＰＭＯＳを使用して、出力信号の立ち下がりエッジに対してクロススキュー補償を提供すること、ここにおいて、補償ＰＭＯＳが、ゲートと、ソースと、ドレインとを有し、ドレインが、接地に結合され、ソースが、遅延回路の出力に結合され、ゲートが、第２の追跡モジュールに結合される、をさらに備える、条項１７の方法。
１９．バンドギャップ基準電流源から、複数のバイアス電圧を生成することをさらに備える、条項１４の方法。

【0066】

[0073]本開示の先行する説明は、任意の当業者が本開示を行うことまたは使用することを可能にするために提供されている。本開示に対する様々な変形は、当業者にとって容易に明らかになり、本明細書において定義されている一般的な原理は、本開示の趣旨または範囲から逸脱せずに、他のバリエーションに対して適用され得る。したがって、本開示は、本明細書において説明された例に限定されることを意図されていないが、本明細書において開示された原理および新規な特徴に一致する最も広い範囲に合致するべきものである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
遅延回路であって、
シンク電流源を有しており、入力信号を受信し、前記遅延回路の出力信号の立ち上がりエッジを生成するように構成された第１のＮサブステージと、ここにおいて、前記出力信号は、前記入力信号の遅延バージョンである、
ソース電流源を有しており、前記入力信号を受信し、前記出力信号の立ち下がりエッジを生成するように構成された第１のＰサブステージと、
を備え、前記シンク電流源および前記ソース電流源は、複数のバイアス電圧のうちのそれぞれのバイアス電圧に応答して可変である、遅延回路。
［Ｃ２］
前記第１のＮサブステージおよび前記第１のＰサブステージに結合されており、前記出力信号のデューティサイクル歪みを補正するために、前記出力信号の前記立ち上がりエッジおよび前記立ち下がりエッジのうちの１つのみを調整するように構成されたデューティサイクル補正モジュール、
をさらに備える、Ｃ１に記載の遅延回路。
［Ｃ３］
前記デューティサイクル補正モジュールは、
ドレインと、ゲートと、ソースとを各々が有する、ｐ型金属酸化膜半導体デバイス（ｐＭＯＳ）のセットと、前記ドレインは、前記第１のＰサブステージに結合され、前記ソースは、電圧源（ＶＤＤ）に結合され、前記ゲートは、前記複数のバイアス電圧のうちの第１のバイアス電圧（Ｖｂｐ）を受け取るように構成され、
ドレインと、ゲートと、ソースとを各々が有する、ｎ型金属酸化膜半導体デバイス（ｎＭＯＳ）のセットと、前記ドレインは、前記第１のＮサブステージに結合され、前記ソースは、接地に結合され、前記ゲートは、前記複数のバイアス電圧のうちの第２のバイアス電圧（Ｖｂｎ）を受け取るように構成され、
を備える、Ｃ２に記載の遅延回路。
［Ｃ４］
前記デューティサイクル補正モジュールの前記ｐＭＯＳのセットは、前記出力信号の前記立ち下がりエッジを調整するためにチューニング可能であるように構成され、前記デューティサイクル補正モジュールの前記ｎＭＯＳのセットは、一定のままであるように構成される、Ｃ３に記載の遅延回路。
［Ｃ５］
前記デューティサイクル補正モジュールの前記ｎＭＯＳのセットは、前記出力信号の前記立ち上がりエッジを調整するためにチューニング可能であるように構成され、前記デューティサイクル補正モジュールの前記ｐＭＯＳのセットは、一定のままであるように構成される、Ｃ３に記載の遅延回路。
［Ｃ６］
前記第１のＰサブステージに結合された第１の入力と、前記遅延回路の前記出力信号の前記立ち下がりエッジを提供するために、前記遅延回路の出力に結合された出力とを有する第２のＮサブステージと、
前記第１のＮサブステージに結合された第１の入力と、前記遅延回路の前記出力信号の前記立ち上がりエッジを提供するために、前記遅延回路の前記出力に結合された出力とを有する第２のＰサブステージと、
をさらに備える、Ｃ１に記載の遅延回路。
［Ｃ７］
前記第２のＰサブステージは、
ソースと、ゲートと、ドレインとを有する出力ｐＭＯＳと、前記出力ｐＭＯＳの前記ソースは、電圧源（ＶＤＤ）に結合され、前記ドレインは、前記遅延回路の出力に結合され、前記ゲートは、前記第１のＮサブステージに結合され、
ゲートと、ソースと、ドレインとを有する補償ＮＭＯＳと、前記ドレインは、前記電圧源（ＶＤＤ）に結合され、前記ソースは、前記遅延回路の前記出力に結合され、前記ゲートは、第１の追跡モジュールに結合され、
を備える、Ｃ６に記載の遅延回路。
［Ｃ８］
前記第１の追跡モジュールは、前記第１のＰサブステージの前記ソース電流源と実質的に同様の第２のソース電流源と、ゲートと、ソースと、ドレインとを有するｎＭＯＳとを備え、
前記ソースは、接地に結合され、前記ドレインは、前記第２のソース電流源に結合され、前記ゲートは、前記入力信号の相補バージョンを受信するように構成される、
Ｃ７に記載の遅延回路。
［Ｃ９］
前記第２のＮサブステージは、
ソースと、ゲートと、ドレインとを有する出力ｎＭＯＳと、前記ソースは、接地に結合され、前記ドレインは、前記遅延回路の前記出力に結合され、前記ゲートは、前記第１のＰサブステージに結合され、
ゲートと、ソースと、ドレインとを有する補償ｐＭＯＳと、前記ドレインは、接地に結合され、前記ソースは、前記遅延回路の前記出力に結合され、前記ゲートは、第２の追跡モジュールに結合され、
を備える、Ｃ８に記載の遅延回路。
［Ｃ１０］
前記第２の追跡モジュールは、
前記第１のＮサブステージの前記シンク電流源と実質的に同様の第２のシンク電流源と、
ゲートと、ソースと、ドレインとを有するｐＭＯＳと、を備え、
前記ソースは、前記電圧源（ＶＤＤ）に結合され、前記ドレインは、前記第２のシンク電流源に結合され、前記ゲートは、前記入力信号の前記相補バージョンを受信するように構成される、
Ｃ９に記載の遅延回路。
［Ｃ１１］
前記複数のバイアス電圧は、バンドギャップ基準電流から生成される、Ｃ１に記載の遅延回路。
［Ｃ１２］
システムオンチップ（ＳｏＣ）であって、
処理モジュールと、
前記処理モジュールに結合され、前記ＳｏＣの外部のソースから入力信号を受信するように構成された入力インターフェースと、を備え、
前記入力インターフェースは、直角位相クロック生成器を備え、前記直角位相クロック生成器は、
Ｃ１に記載の遅延回路、
を備える、システムオンチップ（ＳｏＣ）。
［Ｃ１３］
前記直角位相クロック生成器は、
前記クロック信号の前記遅延バージョンを受信し、前記クロック信号の前記遅延バージョンに基づいて、相補クロック信号のペアを生成するために、前記遅延回路に結合されたシングルエンド・差動コンバータと、
前記相補クロック信号のペアを受信するために、前記シングルエンド・差動コンバータに結合された位相補間器と、
をさらに備える、Ｃ１２に記載のシステム。
［Ｃ１４］
入力信号の遅延バージョンを生成するための方法であって、
シンク電流源を有する第１のＮサブステージを使用して、前記入力信号から出力信号の立ち上がりエッジを生成することと、ここにおいて、前記出力信号は、前記入力信号の前記遅延バージョンである、
ソース電流源を有する第１のＰサブステージを使用して、前記出力信号の立ち下がりエッジを生成することと、
を備え、前記シンク電流源および前記ソース電流源は、複数のバイアス電圧のうちのそれぞれのバイアス電圧に応答して可変である、方法。
［Ｃ１５］
前記出力信号のデューティサイクル歪みを補正するために、前記出力信号の前記立ち上がりエッジおよび前記立ち下がりエッジのうちの１つのみを調整すること、
をさらに備える、Ｃ１４に記載の方法。
［Ｃ１６］
第２のＮサブステージを使用して、前記出力信号の前記立ち下がりエッジを提供することと、前記第２のＮサブステージは、前記第１のＰサブステージに結合された第１の入力と、前記遅延回路の出力に結合された出力とを有し、
第２のＰサブステージを使用して、前記出力信号の前記立ち上がりエッジを提供することと、前記第２のＰサブステージは、前記第１のＮサブステージに結合された第１の入力と、前記遅延回路の前記出力に結合された出力とを有し、
をさらに備える、Ｃ１４に記載の方法。
［Ｃ１７］
前記第２のＰサブステージは、ソースと、ゲートと、ドレインとを有する出力ＰＭＯＳを備え、前記出力ＰＭＯＳの前記ソースは、電圧源（ＶＤＤ）に結合され、前記ドレインは、前記遅延回路の出力に結合され、前記ゲートは、前記第１のＮサブステージに結合され、前記方法は、
第１の追跡モジュールによって駆動される補償ＮＭＯＳを使用して、前記出力信号の前記立ち上がりエッジに対するクロススキュー補償を提供すること、ここにおいて、前記補償ＮＭＯＳは、ゲートと、ソースと、ドレインとを有し、前記ドレインは、前記電圧源（ＶＤＤ）に結合され、前記ソースは、前記遅延回路の前記出力に結合され、前記ゲートは、前記第１の追跡モジュールに結合される、
をさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記第２のＮサブステージは、ソースと、ゲートと、ドレインとを有する出力ＮＭＯＳを備え、前記出力ＮＭＯＳの前記ソースは、接地に結合され、前記ドレインは、前記遅延回路の前記出力に結合され、前記ゲートは、前記第１のＰサブステージに結合され、前記方法は、
第２の追跡モジュールによって駆動される補償ＰＭＯＳを使用して、前記出力信号の前記立ち下がりエッジに対してクロススキュー補償を提供すること、ここにおいて、前記補償ＰＭＯＳは、ゲートと、ソースと、ドレインとを有し、前記ドレインは、前記接地に結合され、前記ソースは、前記遅延回路の前記出力に結合され、前記ゲートは、前記第２の追跡モジュールに結合される、
をさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
バンドギャップ基準電流源から、前記複数のバイアス電圧を生成すること、
をさらに備える、Ｃ１４に記載の方法。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】