特許 7498912 セラミック電子部品、実装基板およびセラミック電子部品の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-05

(45)【発行日】2024-06-13

(54)【発明の名称】セラミック電子部品、実装基板およびセラミック電子部品の製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20240606BHJP

   H01G 2/06 20060101ALI20240606BHJP

【ＦＩ】

H01G4/30 515

H01G4/30 516

H01G4/30 517

H01G4/30 201L

H01G4/30 201D

H01G4/30 311Z

H01G2/06 501

【請求項の数】 11

(21)【出願番号】P 2019221612

(22)【出願日】2019-12-06

(65)【公開番号】P2021093404

(43)【公開日】2021-06-17

【審査請求日】2022-12-01

(73)【特許権者】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】110004370

【氏名又は名称】弁理士法人片山特許事務所

(72)【発明者】

【氏名】武井 重人

【審査官】田中 晃洋

(56)【参考文献】

【文献】特開２０１２－２４８６２２（ＪＰ，Ａ）

【文献】特開平０４－２５１９０８（ＪＰ，Ａ）

【文献】国際公開第２０１５／０７２２７７（ＷＯ，Ａ１）

【文献】特開平０６－３４０４７２（ＪＰ，Ａ）

【文献】特開２０１７－１８３５７４（ＪＰ，Ａ）

【文献】特開２０１９－０８３３１６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｇ ４／３０

Ｈ０１Ｇ ２／０６

(57)【特許請求の範囲】

【請求項1】

セラミックを主成分とする誘電体層と、内部電極層と、が積層され、略直方体形状を有し、積層された複数の前記内部電極層が対向する２端面の少なくとも一方に露出するように形成された積層構造を備え、
異なる端面に露出する前記内部電極層同士が対向する容量領域において、水素濃度をｘとし、チタン濃度をｙとした場合に、ｘ／ｙは０．１４３以下であることを特徴とするセラミック電子部品。

【請求項2】

前記２端面に形成された１対の外部電極を備え、
前記外部電極は、めっき層を備えることを特徴とする請求項１記載のセラミック電子部品。

【請求項3】

前記誘電体層の積層方向において、前記誘電体層のそれぞれの電気抵抗は、１００ＭΩ以上であることを特徴とする請求項１または２に記載のセラミック電子部品。

【請求項4】

前記誘電体層の積層方向において、前記セラミック電子部品の高さは、０．３ｍｍ以下であることを特徴とする請求項１～３のいずれか一項に記載のセラミック電子部品。

【請求項5】

前記水素濃度ｘおよび前記チタン濃度ｙは、ＳＩＭＳ分析により同一の領域を分析して得た値であることを特徴とする請求項１～４のいずれか一項に記載のセラミック電子部品。

【請求項6】

前記内部電極層は、ニッケルを主成分とし、
前記誘電体層は、チタン酸バリウムを主成分とすることを特徴とする請求項１～５のいずれか一項に記載のセラミック電子部品。

【請求項7】

前記ｘ／ｙは０．１２６以下であり、
前記誘電体層の積層方向において、前記セラミック電子部品の高さは、０．３ｍｍ以下であることを特徴とする請求項１～６のいずれか一項に記載のセラミック電子部品。

【請求項8】

請求項１～７のいずれか一項に記載のセラミック電子部品が実装された実装基板。

【請求項9】

複数の絶縁層を備え、
前記セラミック電子部品は、前記複数の絶縁層の間に配置されていることを特徴とする請求項８記載の実装基板。

【請求項10】

セラミックを主成分とする誘電体層と、内部電極層と、が積層され、略直方体形状を有し、積層された複数の前記内部電極層が対向する２端面の少なくとも一方に露出するように形成された積層構造を準備する工程と、
前記積層構造に対して熱処理を行うことで、異なる端面に露出する前記内部電極層同士が対向する容量領域における水素濃度をｘとしてチタン濃度をｙとした場合に、ｘ／ｙを０．１４３以下に調整することを特徴とするセラミック電子部品の製造方法。

【請求項11】

前記熱処理において、雰囲気ガス中のＨ_２濃度を０．１％以上３．０％未満とし、熱処理時間を１００分以上１５０分以下とすることを特徴とする請求項１０記載のセラミック電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、セラミック電子部品、実装基板およびセラミック電子部品の製造方法に関する。

【背景技術】

【0002】

積層セラミックコンデンサなどのセラミック電子部品において、内部電極層に吸蔵された水素は、誘電体層の絶縁抵抗を劣化させる。そこで、貴金属（例えば、Ａｇ－Ｐｄ合金）を主成分とする内部電極を用いた場合に、内部電極に水素の吸収を抑制する金属（例えば、Ｎｉ）を添加する技術が開示されている（例えば、特許文献１参照）。また、内部電極と導通するように積層体表面に形成された外部電極本体と、その外側に形成されためっき層との間にＣｕ_２Ｏを含む保護層を導入する技術が開示されている（例えば、特許文献２参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開平１－８００１１号公報

【文献】特開２０１６－６６７８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上記技術では、十分な絶縁抵抗を実現できないおそれがある。

【0005】

本発明は、上記課題に鑑みなされたものであり、十分な絶縁抵抗を実現することができるセラミック電子部品、実装基板およびセラミック電子部品の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に係るセラミック電子部品は、セラミックを主成分とする誘電体層と、内部電極層と、が積層され、略直方体形状を有し、積層された複数の前記内部電極層が対向する２端面の少なくとも一方に露出するように形成された積層構造を備え、異なる端面に露出する内部電極層同士が対向する容量領域において、水素濃度をｘとし、チタン濃度をｙとした場合に、ｘ／ｙは０．１４３以下であることを特徴とする。

【0007】

上記セラミック電子部品において、前記２端面に形成された１対の外部電極を備え、前記外部電極は、めっき層を備えていてもよい。

【0008】

上記セラミック電子部品において、前記誘電体層の積層方向において、前記誘電体層のそれぞれの電気抵抗は、１００ＭΩ以上であってもよい。

【0009】

上記セラミック電子部品において、前記誘電体層の積層方向において、前記セラミック電子部品の高さは、０．３ｍｍ以下としてもよい。

【0010】

上記セラミック電子部品において、前記水素濃度ｘおよび前記チタン濃度ｙは、ＳＩＭＳ分析により同一の領域を分析して得た値としてもよい。

【0011】

上記セラミック電子部品において、前記内部電極層は、ニッケルを主成分とし、前記誘電体層は、チタン酸バリウムを主成分としてもよい。

【0012】

本発明に係る実装基板は、上記いずれかのセラミック電子部品が実装された実装基板である。

【0013】

上記実装基板において、複数の絶縁層を備え、前記セラミック電子部品は、前記複数の絶縁層の間に配置されていてもよい。

【0014】

本発明に係るセラミック電子部品の製造方法は、セラミックを主成分とする誘電体層と、内部電極層と、が積層され、略直方体形状を有し、積層された複数の前記内部電極層が対向する２端面の少なくとも一方に露出するように形成された積層構造を準備する工程と、前記積層構造に対して熱処理を行うことで、異なる端面に露出する内部電極層同士が対向する容量領域における水素濃度をｘとしてチタン濃度をｙとした場合に、ｘ／ｙを０．１４３以下に調整することを特徴とする。

【0015】

上記セラミック電子部品の製造方法における前記熱処理において、雰囲気ガス中のＨ_２濃度を０．１％以上３．０％未満とし、熱処理時間を１００分以上１５０分以下としてもよい。

【発明の効果】

【0016】

本発明によれば、十分な絶縁抵抗を実現することができるセラミック電子部品、実装基板およびセラミック電子部品の製造方法を提供することができる。

【図面の簡単な説明】

【0017】

【図1】積層セラミックコンデンサの部分断面斜視図である。

【図2】図１のＡ－Ａ線断面図である。

【図3】図１のＢ－Ｂ線断面図である。

【図4】（ａ）はサイドマージンの断面の拡大図であり、（ｂ）はエンドマージンの断面の拡大図である。

【図5】外部電極の断面図であり、図１のＡ－Ａ線の部分断面図である。

【図6】（ａ）は第２実施形態に係る積層セラミックコンデンサを例示する模式的断面図であり、（ｂ）は実装基板を例示する図である。

【図7】積層セラミックコンデンサの製造方法のフローを例示する図である。

【図8】（ａ）および（ｂ）は積層工程を例示する図である。

【図9】積層工程を例示する図である。

【図10】積層工程を例示する図である。

【図11】実施例および比較例の結果を示す図である。

【発明を実施するための形態】

【0018】

以下、図面を参照しつつ、実施形態について説明する。

【0019】

（第１実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。

【0020】

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、金属材料を含む内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じであってもよい。

【0021】

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。なお、高さとは、誘電体層１１の積層方向における高さのことである。

【0022】

内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。本実施形態では、当該セラミック材料として、Ｂサイトに少なくともＴｉ（チタン）を含むものを用いる。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。

【0023】

図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該領域を、容量領域１４と称する。すなわち、容量領域１４は、異なる外部電極に接続された２つの隣接する内部電極層１２が対向する領域である。

【0024】

外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージン１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン１５は、容量を生じない領域である。

【0025】

図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。

【0026】

図４（ａ）は、サイドマージン１６の断面の拡大図である。サイドマージン１６は、誘電体層１１と逆パターン層１７とが、容量領域１４における誘電体層１１と内部電極層１２との積層方向において交互に積層された構造を有する。容量領域１４の各誘電体層１１とサイドマージン１６の各誘電体層１１とは、互いに連続する層である。この構成によれば、容量領域１４とサイドマージン１６との段差が抑制される。

【0027】

図４（ｂ）は、エンドマージン１５の断面の拡大図である。サイドマージン１６との比較において、エンドマージン１５では、積層される複数の内部電極層１２のうち、１つおきにエンドマージン１５の端面まで内部電極層１２が延在する。また、内部電極層１２がエンドマージン１５の端面まで延在する層では、逆パターン層１７が積層されていない。容量領域１４の各誘電体層１１とエンドマージン１５の各誘電体層１１とは、互いに連続する層である。この構成によれば、容量領域１４とエンドマージン１５との段差が抑制される。

【0028】

図５は、外部電極２０ａの断面図であり、図１のＡ－Ａ線の部分断面図である。なお、図５では断面を表すハッチを省略している。図５で例示するように、外部電極２０ａは、下地層２１上に、Ｃｕなどの第１めっき層２２、Ｎｉなどの第２めっき層２３、およびＳｎなどの第３めっき層２４が形成された構造を有する。下地層２１は、Ｃｕ，Ｎｉ，Ａｌ（アルミニウム），Ｚｎ（亜鉛）などの金属を主成分とし、下地層２１の緻密化のためのガラス成分や、下地層２１の焼結性を制御するための共材が含まれている。下地層２１、第１めっき層２２、第２めっき層２３および第３めっき層２４は、積層チップ１０の両端面から４つの側面に延在している。外部電極２０ｂも、外部電極２０ａと同様の構造を有している。

【0029】

積層セラミックコンデンサ１００の製造過程で、容量領域１４に水素が吸蔵されることがある。容量領域１４に吸蔵された水素は、誘電体層１１内に拡散して存在しており、誘電体層１１の絶縁抵抗を劣化させるおそれがある。誘電体層１１の絶縁抵抗劣化を抑制する観点から、誘電体層１１における水素含有量は、少ないほど好ましい。特に、容量領域１４における誘電体層１１の絶縁抵抗が劣化すると積層セラミックコンデンサ１００の性能が劣化するため、容量領域１４における水素含有量は少ないほど好ましい。

【0030】

本発明者らは、容量領域１４において、当該誘電体層１１を構成するペロブスカイト構造の主成分セラミックのＢサイトに含まれるチタン濃度に対する水素濃度を所定値以下とすることで、積層セラミックコンデンサ１００のサイズによらずに、誘電体層１１に十分な絶縁抵抗を実現できることを見出した。

【0031】

容量領域１４に含有される水素量およびチタン量は、例えば、予め誘電体層１１に水素を含有させた積層セラミックコンデンサのサンプルを用意し、二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）を用いて測定することができる。測定範囲は、容量領域１４の断面における１００μｍ×１００μｍの範囲とすることができる。測定範囲は、５０μｍ×５０μｍ、１５０μｍ×１５０μｍ等、このサイズに限定されるものではなく、容量領域１４の領域を測定するように選択すればよい。なお、ＳＩＭＳで測定することで、外部電極を除去したうえで測定する必要がない。したがって、容易に水素濃度を測定することができる。ＳＩＭＳを用いた測定は、外部電極を除去することが困難な小サイズの積層セラミックコンデンサ１００に対して特に有効である。

【0032】

ＳＩＭＳ測定には、例えば、カメカ社製ＩＭＳ－７ｆを用いることができる。一次イオン種をＣｅ（セシウム）、一次加速電圧を１５ｋＶとする条件で実施することができる。なお、一次イオン種は、Ｏ（酸素）等の化学的に活性なイオンを用いてもよい。測定範囲は、例えば、容量領域１４内の積層方向における１００μｍ×１００μｍの断面とすることができ、図２の範囲αで例示するように誘電体層１１に加えて内部電極層１２も含まれていてもよい。測定範囲における水素濃度の平均濃度を平均濃度ｘとする。測定範囲におけるチタン濃度の平均濃度を平均濃度ｙとする。平均濃度ｘと平均濃度ｙとから、規格化された水素濃度ｘ／ｙが求められる。本発明者らは、ｘ／ｙを０．１４３以下とすることで、誘電体層１１のＩＲ（絶縁抵抗）が十分に大きくなることを見出した。例えば、誘電体層１１の積層方向において、各誘電体層１１の電気抵抗を１００ＭΩ以上とすることができる。誘電体層１１の絶縁抵抗劣化を抑制する観点から、ｘ／ｙは、０．１４３以下であることが好ましく、誘電体層１１の電気抵抗を１ＧΩと想定すると０．１１３以下であることがより好ましい。

【0033】

（第２実施形態）
図６（ａ）は、第２実施形態に係る積層セラミックコンデンサ１００を例示する模式的断面図である。本実施形態においては、積層セラミックコンデンサ１００は、低背タイプである。例えば、低背中タイプの積層セラミックコンデンサ１００の高さは、０．３ｍｍ以下である。または、低背タイプの積層セラミックコンデンサ１００のサイズは、例えば、長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．１５ｍｍであり、または、長さ１．０ｍｍ、幅０．６ｍｍ、高さ０．０６４ｍｍである。なお、高さとは、誘電体層１１の積層方向の高さのことである。

【0034】

図６（ｂ）で例示するように、低背タイプの積層セラミックコンデンサ１００は、例えば、実装基板３０に埋め込まれて実装される。すなわち、積層セラミックコンデンサ１００は、実装基板３０に内蔵される。

【0035】

実装基板３０は、複数の絶縁層３１が積層されることにより構成されている。絶縁層３１は、セラミックまたは樹脂などの絶縁性材料からなり、接着などにより互いに一体化されている。積層セラミックコンデンサ１００は、実装基板３０に形成された収容部に配置されており、収容部に充填された樹脂３２により、実装基板３０に固定されている。これにより、積層セラミックコンデンサ１００が、実装基板３０内に埋め込まれる。積層セラミックコンデンサ１００は、実装基板３０の表面に配置された電極３３，３４と、ビア導体３５，３６とを通して、電気的に接続されている。すなわち、外部電極２０ａは、ビア導体３５を通して電極３３と電気的に接続され、外部電極２０ｂは、ビア導体３６を通して電極３４と電気的に接続されている。

【0036】

このような低背タイプの積層セラミックコンデンサ１００においても、ｘ／ｙを０．１４３以下とすることで、誘電体層１１の絶縁抵抗を十分に大きくすることができる。

【0037】

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図７は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。

【0038】

（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体材料は、誘電体層１１の主成分セラミックを含む。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ_３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ_３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ_３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。

【0039】

得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｖ（バナジウム）、Ｃｒ（クロム）、希土類元素(Ｙ（イットリウム）、Ｓｍ（サマリウム）、Ｅｕ（ユウロピウム）、Ｇｄ（ガドリニウム）、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、Ｈｏ（ホロミウム）、Ｅｒ(エルビウム)、Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト）、Ｎｉ、Ｌｉ（リチウム）、Ｂ、Ｎａ（ナトリウム）、Ｋ（カリウム）およびＳｉの酸化物もしくはガラスが挙げられる。

【0040】

次に、エンドマージン１５およびサイドマージン１６を形成するための逆パターン材料を用意する。逆パターン材料は、エンドマージン１５およびサイドマージン１６の主成分セラミックを含む。主成分セラミックとして、例えば、ＢａＴｉＯ_３粉を作製する。ＢａＴｉＯ_３粉は、誘電体材料と同様の手順により作製することができる。得られたＢａＴｉＯ_３粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、希土類元素(Ｙ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＴｍおよびＹｂ)の酸化物、並びに、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫおよびＳｉの酸化物もしくはガラスが挙げられる。なお、逆パターン材料として、上述した誘電体材料を用いてもよい。

【0041】

次に、カバー層１３を形成するためのカバー材料を用意する。カバー材料は、カバー層１３の主成分セラミックを含む。主成分セラミックとして、例えば、ＢａＴｉＯ_３粉を作製する。ＢａＴｉＯ_３粉は、誘電体材料と同様の手順により作製することができる。得られたＢａＴｉＯ_３粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、希土類元素(Ｙ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、ＴｍおよびＹｂ)の酸化物、並びに、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫおよびＳｉの酸化物もしくはガラスが挙げられる。なお、カバー材料として、上述した誘電体材料を用いてもよい。

【0042】

（積層工程）
次に、原料粉末作製工程で得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に誘電体グリーンシート５１を塗工して乾燥させる。

【0043】

次に、図８（ａ）で例示するように、誘電体グリーンシート５１の表面に、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層用の第１パターン５２を配置する。金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層１１の主成分セラミックと同じであることが好ましい。

【0044】

次に、原料粉末作製工程で得られた逆パターン材料に、エチルセルロース系等のバインダと、ターピネオール系等の有機溶剤とを加え、ロールミルにて混練して逆パターン層用の逆パターンペーストを得る。図８（ａ）で例示するように、誘電体グリーンシート５１上において、第１パターン５２が印刷されていない周辺領域に逆パターンペーストを印刷することで第２パターン５３を配置し、第１パターン５２との段差を埋める。

【0045】

その後、図８（ｂ）で例示するように、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、誘電体グリーンシート５１、第１パターン５２および第２パターン５３を積層していく。例えば、誘電体グリーンシート５１の積層数を１００～５００層とする。

【0046】

次に、原料粉末作製工程で得られたカバー材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み１０μｍ以下の帯状のカバーシート５４を塗工して乾燥させる。図９で例示するように、積層された誘電体グリーンシート５１の上下にカバーシート５４を所定数（例えば２～１０層）だけ積層して熱圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットし、その後に下地層２１となる金属導電ペーストを、カットした積層体の両側面にディップ法等で塗布して乾燥させる。これにより、セラミック積層体が得られる。なお、所定数のカバーシート５４を積層して圧着してから、積層された誘電体グリーンシート５１の上下に貼り付けてもよい。

【0047】

図８（ａ）、図８（ｂ）および図９の手法では、誘電体グリーンシート５１のうち第１パターン５２に対応する部分と、第１パターン５２と、が積層された領域が、ＢａＴｉＯ_３粒子を主成分セラミックとするシートと金属導電ペーストのパターンとが交互に積層された積層部分に相当する。誘電体グリーンシート５１のうち第１パターン５２よりも外側にはみ出した部分と、第２パターン５３と、が積層された領域が、積層部分の側面に配置されたサイドマージン領域に相当する。

【0048】

サイドマージン領域は、上記積層部分の側面に貼り付けまたは塗布してもよい。具体的には、図１０で例示するように、誘電体グリーンシート５１と、当該誘電体グリーンシート５１と同じ幅の第１パターン５２とを交互に積層することで、積層部分を得る。次に、積層部分の側面に、逆パターンペーストで形成したシート５５を貼り付ける、または逆パターンペーストを塗布することで、サイドマージン領域を形成してもよい。

【0049】

（焼成工程）
このようにして得られたセラミック積層体を、Ｎ_２雰囲気で脱バインダ処理した後に外部電極２０ａ，２０ｂの下地となるＮｉペーストをディップ法で塗布し、酸素分圧１０^－５～１０^－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成する。このようにして、積層セラミックコンデンサ１００が得られる。

【0050】

（再酸化処理工程）
その後、Ｎ_２ガス雰囲気中で６００℃～１０００℃で再酸化処理を行ってもよい。

【0051】

（水素濃度調整工程）
次に、容量領域１４における水素濃度を調整する。例えば、Ｈ_２ガス濃度が調整された雰囲気中で熱処理を行うことで、容量領域１４における水素濃度を調整することができる。例えば、熱処理温度を１５０℃以上、５８０℃以下とし、熱処理時間を１００分以上、１５０分以下とする。また、雰囲気ガス中のＨ_２濃度を３．０％未満とする。それにより、容量領域１４におけるｘ／ｙを０．１４３以下とすることができる。なお、雰囲気ガス中のＨ_２濃度が低すぎると、表面酸化物の影響でめっき液が付着しにくくなる。そこで、雰囲気ガス中のＨ_２濃度は、０．１％以上とすることが好ましい。例えば、雰囲気ガス中のＨ_２濃度を、０．１５％とすることがより好ましい。

【0052】

（めっき処理工程）
その後、めっき処理により、下地層２１上に、第１めっき層２２、第２めっき層２３、および第３めっき層２４を形成してもよい。

【0053】

本実施形態に係る製造方法によれば、容量領域１４におけるｘ／ｙを０．１４３以下に調整することができる。この場合、容量領域１４における水素含有量を十分に少なくすることができる。それにより、誘電体層１１の絶縁抵抗を十分に大きくすることができる。

【0054】

なお、上記各実施形態においては、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタやサーミスタなどの、他の電子部品を用いてもよい。

【実施例】

【0055】

（実施例１～４および比較例１，２）
チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料を得た。チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕して逆パターン材料を得た。チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕してカバー材料を得た。

【0056】

誘電体材料に有機バインダとしてブチラール系、溶剤としてトルエン、エチルアルコールを加えてドクターブレード法にて誘電体グリーンシート５１を作製した。得られた誘電体グリーンシート５１に金属導電ペーストの第１パターン５２を印刷した。逆パターン材料に、エチルセルロース系等のバインダと、ターピネオール系等の有機溶剤とを加え、ロールミルにて混練して逆パターンペーストを作製し、誘電体グリーンシート５１において第１パターン５２が印刷されていない領域に、第２パターン５３として印刷した。第１パターン５２および第２パターン５３が印刷された誘電体グリーンシート５１を７０枚重ねた。

【0057】

カバー材料に有機バインダとしてブチラール系、溶剤としてトルエン、エチルアルコールを加えてドクターブレード法にてカバーシートを作製した。誘電体グリーンシートの積層体の上下に、カバーシートを積層して熱圧着した。カバーシートの厚みは、２０μｍとした。

【0058】

その後、Ｎ_２雰囲気で脱バインダ処理した。得られた積層体にＮｉ外部電極をディップ法で形成し、還元雰囲気下（Ｏ_２分圧：１０^－５～１０^－８ａｔｍ)で焼成して焼結体を得た。形状寸法は、長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．２ｍｍであった。焼結体をＮ_２雰囲気下８００℃の条件で再酸化処理を行った。なお、焼成後において、誘電体層１１の厚みは、１μｍであった。

【0059】

その後、Ｈ_２含有雰囲気で熱処理することで容量領域１４における水素濃度を調整した。実施例１では、雰囲気ガス中のＨ_２濃度を０．０％とした。実施例２では、雰囲気ガス中のＨ_２濃度を０．１５％とした。実施例３では、雰囲気ガス中のＨ_２濃度を１．０％とした。実施例４では、雰囲気ガス中のＨ_２濃度を２．０％とした。比較例１では、雰囲気ガス中のＨ_２濃度を３．０％とした。比較例２では、雰囲気ガス中のＨ_２濃度を４．０％とした。熱処理温度は、３００℃とした。熱処理時間は、１２０分とした。

【0060】

その後、めっき処理して外部電極端子の表面にＣｕ，Ｎｉ，Ｓｎの金属コーティングを行い、積層セラミックコンデンサ１００を得た。

【0061】

実施例１～４および比較例１，２の積層セラミックコンデンサ１００に対して、容量領域１４における水素濃度およびチタン濃度を、ＳＩＭＳを用いて測定した。ＳＩＭＳ測定には、カメカ社製ＩＭＳ－７ｆを用いた。一次イオン種をＣｅ（セシウム）、一次加速電圧を１５ｋＶとする条件で実施した。測定範囲は、１００μｍ×１００μｍとした。

【0062】

測定結果を表１に示す。表１に示すように、実施例１では、容量領域１４のｘ／ｙは０．１０３であった。実施例２では、容量領域１４のｘ／ｙは０．１０７であった。実施例３では、容量領域１４のｘ／ｙは０．１１０であった。実施例４では、容量領域１４のｘ／ｙは０．１２６であった。比較例１では、容量領域１４のｘ／ｙは０．１４４であった。比較例２では、容量領域１４のｘ／ｙは０．１６１であった。

【表1】

【0063】

図１１は、実施例１～４および比較例１，２の結果について、誘電体の電気抵抗率をｘ／ｙでプロットした図である。誘電体の電気抵抗率は、定格電流で６０秒間保持した時の１層あたりの誘電体層１１のＩＲ（絶縁抵抗）と、誘電体層１１の積層数と、各誘電体層１１の厚みと、容量領域１４において誘電体層１１と内部電極層１２とが対向する面積とから算出した。例えば、１．０×０．５×０．２ｍｍサイズで内部電極層１２の層数が７０である積層セラミックコンデンサ１００の製品規格として必要なＩＲは、１００ＭΩ以上である。これを満たすため、誘電体の電気抵抗率は２１０ＭΩ・ｃｍ以上が求められる。プロットした結果について回帰直線を算出したところ、ｘ／ｙを０．１４３以下とすることが求められることが確かめられた。比較例１，２では、ｘ／ｙが０．１４３を上回ったためにＩＲを十分に大きくできず、実施例１～４では、ｘ／ｙを０．１４３以下としたことで、ＩＲが十分に大きくできたと考えられる。

【0064】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0065】

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量領域
１５ エンドマージン
１６ サイドマージン
２０ａ，２０ｂ 外部電極
３０ 実装基板
３１ 絶縁層
３２ 樹脂
３３，３４ 電極
３５，３６ ビア導体
１００ 積層セラミックコンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】