特許 7499197 不揮発性半導体記憶装置及び読み出し電圧補正方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-05

(45)【発行日】2024-06-13

(54)【発明の名称】不揮発性半導体記憶装置及び読み出し電圧補正方法

(51)【国際特許分類】

   G11C 16/34 20060101AFI20240606BHJP

   G11C 11/56 20060101ALI20240606BHJP

   G11C 16/26 20060101ALI20240606BHJP

【ＦＩ】

G11C16/34 113

G11C11/56 220

G11C16/26 100

G11C16/34 120

【請求項の数】 11

(21)【出願番号】P 2021018273

(22)【出願日】2021-02-08

(65)【公開番号】P2022121105

(43)【公開日】2022-08-19

【審査請求日】2023-11-07

(73)【特許権者】

【識別番号】591128453

【氏名又は名称】株式会社メガチップス

(74)【代理人】

【識別番号】100115381

【弁理士】

【氏名又は名称】小谷 昌崇

(74)【代理人】

【識別番号】100136353

【弁理士】

【氏名又は名称】高尾 建吾

(72)【発明者】

【氏名】中井 駿介

(72)【発明者】

【氏名】川村 敦史

(72)【発明者】

【氏名】丸毛 靖久

(72)【発明者】

【氏名】陳 寒達

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２００６－１１４０７８（ＪＰ，Ａ）

【文献】特開２０１５－１９５０７０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １６／３４

Ｇ１１Ｃ １１／５６

Ｇ１１Ｃ １６／２６

(57)【特許請求の範囲】

【請求項1】

データが記憶される記憶部と、
前記記憶部を制御する制御部と、
を備え、
前記記憶部には、二値論理の“１”より“０”が多い第１データ領域と、二値論理の“０”より“１”が多い第２データ領域とを有する既知データが記憶されており、
前記制御部は、
前記記憶部から前記既知データを読み出し、前記第１データ領域に発生しているエラービットの数である第１エラービット数と、前記第２データ領域に発生しているエラービットの数である第２エラービット数とを検出する検出部と、
前記第２エラービット数に対する前記第１エラービット数の相対差を算出する算出部と、
前記相対差と第１の値とを比較する比較部と、
前記比較部による比較の結果に基づいて、前記記憶部から前記データを読み出す際の読み出し電圧を補正する補正部と、
を有する、不揮発性半導体記憶装置。

【請求項2】

前記記憶部はＳＬＣ（Single Level Cell）メモリを有し、
前記補正部は、
前記相対差が前記第１の値以上である場合には、前記読み出し電圧を現在値より下げる補正を行い、
前記相対差が前記第１の値未満である場合には、前記読み出し電圧を現在値より上げる補正を行う、請求項１に記載の不揮発性半導体記憶装置。

【請求項3】

前記記憶部はＴＬＣ（Triple Level Cell）メモリを有し、
前記比較部は、前記相対差と第２の値とをさらに比較し、
前記相対差が前記第２の値以上である場合にフラグを設定する設定部をさらに備え、
前記補正部は、
前記設定部によって前記フラグが設定されている場合には、前記読み出し電圧を現在値より上げる補正を行い、
前記設定部によって前記フラグが設定されておらず、かつ、前記相対差が前記第１の値以下である場合には、前記読み出し電圧を現在値より下げる補正を行う、請求項１に記載の不揮発性半導体記憶装置。

【請求項4】

前記補正部は、前記設定部によって前記フラグが設定されておらず、かつ、前記相対差が前記第１の値超である場合には、前記制御部に前記記憶部のリフレッシュ処理を実行させる、請求項３に記載の不揮発性半導体記憶装置。

【請求項5】

前記補正部は、
前記既知データに発生しているエラービットの総数、
前記相対差の値、
前記記憶部へのアクセス回数、及び、
前記記憶部に前記既知データが記憶されてからの経過時間
の少なくとも一つに基づいて、前記読み出し電圧の補正量を設定する、請求項１～４のいずれか一つに記載の不揮発性半導体記憶装置。

【請求項6】

前記制御部は、
前記不揮発性半導体記憶装置の起動時、
前記補正部が前記読み出し電圧の補正処理を前回実行してから所定時間経過後、及び、
前記データに発生しているエラービットの総数が訂正可能値を超えた場合
の少なくとも一つのタイミングで、前記読み出し電圧の補正処理を実行する、請求項１～５のいずれか一つに記載の不揮発性半導体記憶装置。

【請求項7】

前記記憶部は、ユーザデータが記憶される第１領域と、前記第１領域よりもエラービットが発生しやすい特性を有する第２領域とを含み、
前記既知データは、前記第２領域内に記憶される、請求項１～６のいずれか一つに記載の不揮発性半導体記憶装置。

【請求項8】

前記記憶部は、データ消去単位である複数のブロックを有し、
前記既知データは、前記複数のブロックの各々に記憶される、請求項１～６のいずれか一つに記載の不揮発性半導体記憶装置。

【請求項9】

前記記憶部は、データ消去単位である複数のブロックを有し、
前記複数のブロックは、ユーザデータが記憶される第１ブロックと、通常用途では使用されない第２ブロックとを含み、
前記既知データは、前記第１ブロック及び前記第２ブロックの双方に記憶される、請求項１～６のいずれか一つに記載の不揮発性半導体記憶装置。

【請求項10】

前記制御部は、前記補正部によって前記読み出し電圧の補正処理が実行された場合には、補正後の読み出し電圧を、次回に前記記憶部から前記既知データを読み出す際の読み出し電圧として使用する、請求項１～９のいずれか一つに記載の不揮発性半導体記憶装置。

【請求項11】

データが記憶される記憶部と、前記記憶部を制御する制御部とを備える不揮発性半導体記憶装置において、前記記憶部から前記データを読み出す際の読み出し電圧を補正する読み出し電圧補正方法であって、
前記記憶部には、二値論理の“１”より“０”が多い第１データ領域と、二値論理の“０”より“１”が多い第２データ領域とを有する既知データが記憶されており、
（Ａ）前記記憶部から前記既知データを読み出し、前記第１データ領域に発生しているエラービットの数である第１エラービット数と、前記第２データ領域に発生しているエラービットの数である第２エラービット数とを検出するステップと、
（Ｂ）前記第２エラービット数に対する前記第１エラービット数の相対差を算出するステップと、
（Ｃ）前記相対差と第１の値とを比較するステップと、
（Ｄ）前記ステップ（Ｃ）による比較の結果に基づいて、前記記憶部から前記データを読み出す際の読み出し電圧を補正するステップと、
を備える、読み出し電圧補正方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フラッシュメモリ等の不揮発性半導体記憶装置及び読み出し電圧補正方法に関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置においては、メモリセルトランジスタのセルに電荷が蓄積されている状態（しきい値電圧が低い状態）と、蓄積されていない状態（しきい値電圧が高い状態）とによって、二値論理の“０”又は“１”が記憶される。データの読み出し処理においては、メモリセルトランジスタのコントロールゲートに読み出し電圧を印加した際に、ソース－ドレイン間に電流が流れないことにより“０”が読み出され、電流が流れることにより“１”が読み出される。メモリセルアレイを構成する複数のメモリセルトランジスタのしきい値電圧分布は、データリテンション（セルに蓄積されている電荷が意図せず漏洩する現象）又はリードディスターブ（セルに電荷が意図せず注入される現象）によって変動するため、その変動の状況に応じて読み出し電圧を補正する処理が必要となる。

【0003】

下記特許文献１に開示された不揮発性メモリの制御方法は、二値論理の“０”と“１”との割合が等しくなるようにデータをスクランブルするステップと、スクランブルされた上記データを不揮発性メモリの所定部分に書き込むステップと、上記不揮発性メモリの上記所定部分から上記データを読み出すステップと、読み出した上記データがＥＣＣ処理によって訂正不可能である場合に、読み出した上記データの“０”のビット数と“１”のビット数とをカウントして両者の差を演算するステップと、その差に基づいて、上記不揮発性メモリからのデータ読み出しのための読み出し電圧を補正するステップと、を備える。

【先行技術文献】

【特許文献】

【0004】

【文献】特表２０１５－５２０９０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記特許文献１に開示された方法によると、不揮発性メモリから読み出したデータがＥＣＣ処理によって訂正不可能である場合（つまりＥＣＣデコードに失敗した場合）に、読み出し電圧の補正処理の実行が開始される。また、当該補正処理においては、読み出したデータの“０”のビット数と“１”のビット数とをカウントする処理が必要である。従って、不揮発性メモリからのデータ読み出しにおいて、ＥＣＣデコードに失敗した場合のレイテンシが大きい。

【0006】

本発明はかかる事情に鑑みて成されたものであり、読み出し電圧の補正処理に伴うレイテンシを低減することが可能な不揮発性半導体記憶装置及び読み出し電圧補正方法を得ることを目的とする。

【課題を解決するための手段】

【0007】

本発明の一態様に係る不揮発性半導体記憶装置は、データが記憶される記憶部と、前記記憶部を制御する制御部と、を備え、前記記憶部には、二値論理の“１”より“０”が多い第１データ領域と、二値論理の“０”より“１”が多い第２データ領域とを有する既知データが記憶されており、前記制御部は、前記記憶部から前記既知データを読み出し、前記第１データ領域に発生しているエラービットの数である第１エラービット数と、前記第２データ領域に発生しているエラービットの数である第２エラービット数とを検出する検出部と、前記第２エラービット数に対する前記第１エラービット数の相対差を算出する算出部と、前記相対差と第１の値とを比較する比較部と、前記比較部による比較の結果に基づいて、前記記憶部から前記データを読み出す際の読み出し電圧を補正する補正部と、を有する。

【0008】

この態様によれば、記憶部には、二値論理の“１”より“０”が多い第１データ領域と、二値論理の“０”より“１”が多い第２データ領域とを有する既知データが記憶されている。そして、制御部は、記憶部から既知データを読み出し、その際の第１データ領域及び第２データ領域におけるエラービットの発生状況に応じて、読み出し電圧を補正する。従って、記憶部から既知データを読み出すという簡易な処理によって読み出し電圧を補正できるため、読み出し電圧の補正処理に伴うレイテンシを低減することが可能となる。

【0009】

上記態様において、前記記憶部はＳＬＣ（Single Level Cell）メモリを有し、前記補正部は、前記相対差が前記第１の値以上である場合には、前記読み出し電圧を現在値より下げる補正を行い、前記相対差が前記第１の値未満である場合には、前記読み出し電圧を現在値より上げる補正を行う。

【0010】

この態様によれば、ＳＬＣメモリを有する記憶部を対象として、読み出し電圧の補正処理を簡易に実行することが可能となる。

【0011】

上記態様において、前記記憶部はＴＬＣ（Triple Level Cell）メモリを有し、前記比較部は、前記相対差と第２の値とをさらに比較し、前記相対差が前記第２の値以上である場合にフラグを設定する設定部をさらに備え、前記補正部は、前記設定部によって前記フラグが設定されている場合には、前記読み出し電圧を現在値より上げる補正を行い、前記設定部によって前記フラグが設定されておらず、かつ、前記相対差が前記第１の値以下である場合には、前記読み出し電圧を現在値より下げる補正を行う。

【0012】

この態様によれば、ＴＬＣメモリを有する記憶部を対象として、読み出し電圧の補正処理を簡易に実行することが可能となる。

【0013】

上記態様において、前記補正部は、前記設定部によって前記フラグが設定されておらず、かつ、前記相対差が前記第１の値超である場合には、前記制御部に前記記憶部のリフレッシュ処理を実行させる。

【0014】

この態様によれば、読み出し電圧を適切に補正することが困難な場合にはリフレッシュ処理を実行することにより、不揮発性半導体記憶装置の運用を継続することが可能となる。

【0015】

上記態様において、前記補正部は、前記既知データに発生しているエラービットの総数、前記相対差の値、前記記憶部へのアクセス回数、及び、前記記憶部に前記既知データが記憶されてからの経過時間の少なくとも一つに基づいて、前記読み出し電圧の補正量を設定する。

【0016】

この態様によれば、読み出し電圧の補正方向のみならず、その補正量を適切に設定することが可能となる。

【0017】

上記態様において、前記制御部は、前記不揮発性半導体記憶装置の起動時、前記補正部が前記読み出し電圧の補正処理を前回実行してから所定時間経過後、及び、前記データに発生しているエラービットの総数が訂正可能値を超えた場合の少なくとも一つのタイミングで、前記読み出し電圧の補正処理を実行する。

【0018】

この態様によれば、エラービットが多発する状況に至る前の適切なタイミングで、読み出し電圧の補正処理を実行することが可能となる。

【0019】

上記態様において、前記記憶部は、ユーザデータが記憶される第１領域と、前記第１領域よりもエラービットが発生しやすい特性を有する第２領域とを含み、前記既知データは、前記第２領域内に記憶される。

【0020】

この態様によれば、ユーザデータが記憶される第１領域でエラービットが多発する状況に至る前に、読み出し電圧の補正処理を実行することが可能となる。

【0021】

上記態様において、前記記憶部は、データ消去単位である複数のブロックを有し、前記既知データは、前記複数のブロックの各々に記憶される。

【0022】

この態様によれば、リードディスターブの発生状況はブロック毎に異なるため、ブロック毎に最適な補正処理を実行することが可能となる。

【0023】

上記態様において、前記記憶部は、データ消去単位である複数のブロックを有し、前記複数のブロックは、ユーザデータが記憶される第１ブロックと、通常用途では使用されない第２ブロックとを含み、前記既知データは、前記第１ブロック及び前記第２ブロックの双方に記憶される。

【0024】

この態様によれば、通常用途では使用されない第２ブロックに記憶された既知データを読み出すことによって、データリテンションに起因するしきい値電圧分布の変動状況を特定することが可能となる。また、第１ブロックに記憶された既知データを読み出し、データリテンションに起因する影響を相殺することによって、リードディスターブに起因するしきい値電圧分布の変動状況を特定することが可能となる。

【0025】

上記態様において、前記制御部は、前記補正部によって前記読み出し電圧の補正処理が実行された場合には、補正後の読み出し電圧を、次回に前記記憶部から前記既知データを読み出す際の読み出し電圧として使用する。

【0026】

この態様によれば、補正部によって補正処理が実行される度に読み出し電圧を適切な値に更新することが可能となる。

【0027】

本発明の一態様に係る読み出し電圧補正方法は、データが記憶される記憶部と、前記記憶部を制御する制御部とを備える不揮発性半導体記憶装置において、前記記憶部から前記データを読み出す際の読み出し電圧を補正する読み出し電圧補正方法であって、前記記憶部には、二値論理の“１”より“０”が多い第１データ領域と、二値論理の“０”より“１”が多い第２データ領域とを有する既知データが記憶されており、（Ａ）前記記憶部から前記既知データを読み出し、前記第１データ領域に発生しているエラービットの数である第１エラービット数と、前記第２データ領域に発生しているエラービットの数である第２エラービット数とを検出するステップと、（Ｂ）前記第２エラービット数に対する前記第１エラービット数の相対差を算出するステップと、（Ｃ）前記相対差と第１の値とを比較するステップと、（Ｄ）前記ステップ（Ｃ）による比較の結果に基づいて、前記記憶部から前記データを読み出す際の読み出し電圧を補正するステップと、を備える。

【0028】

この態様によれば、記憶部には、二値論理の“１”より“０”が多い第１データ領域と、二値論理の“０”より“１”が多い第２データ領域とを有する既知データが記憶されている。そして、記憶部から既知データを読み出し、その際の第１データ領域及び第２データ領域におけるエラービットの発生状況に応じて、読み出し電圧が補正される。従って、記憶部から既知データを読み出すという簡易な処理によって読み出し電圧を補正できるため、読み出し電圧の補正処理に伴うレイテンシを低減することが可能となる。

【発明の効果】

【0029】

本発明によれば、読み出し電圧の補正処理に伴うレイテンシを低減することが可能となる。

【図面の簡単な説明】

【0030】

【図1】第１の実施の形態に係るメモリ装置の構成を簡略化して示す図である。

【図2】メモリセルアレイの記憶領域の一部を示す図である。

【図3】ユーザデータが記憶されているページに関して、複数のメモリセルトランジスタのしきい値電圧分布を示す図である。

【図4】ダミーデータが記憶されているページに関して、複数のメモリセルトランジスタのしきい値電圧分布を示す図である。

【図5】メモリコントローラが実行する読み出し電圧の補正処理の内容を示すフローチャートである。

【図6】データリテンションが発生した状況でのしきい値電圧分布を示す図である。

【図7】リードディスターブが発生した状況でのしきい値電圧分布を示す図である。

【図8】第２の実施の形態に係るメモリ装置の構成を簡略化して示す図である。

【図9】ユーザデータが記憶されているページに関して、複数のメモリセルトランジスタのしきい値電圧分布を示す図である。

【図10】一般的なＴＬＣメモリを対象として、データリテンションが発生している場合の影響を評価した結果を示す図である。

【図11】一般的なＴＬＣメモリを対象として、リードディスターブが発生している場合の影響を評価した結果を示す図である。

【図12】メモリコントローラが実行する読み出し電圧の補正処理の内容を示すフローチャートである。

【発明を実施するための形態】

【0031】

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。

【0032】

＜第１の実施の形態＞
本実施の形態では、ＳＬＣ（Single Level Cell）メモリを備えるメモリ装置１について説明する。

【0033】

図１は、本実施の形態に係るメモリ装置１の構成を簡略化して示す図である。メモリ装置１は、例えばＮＡＮＤ型フラッシュメモリを備えて構成された不揮発性半導体記憶装置である。

【0034】

メモリ装置１は、メモリコントローラ２（制御部）とメモリ３（記憶部）とを備える。メモリコントローラ２は、メモリ３の動作を制御する。メモリ３は、アクセスコントローラ２１とメモリセルアレイ２２とを有する。メモリセルアレイ２２は、マトリクス状に配列された複数のメモリセルトランジスタを備えて構成されている。アクセスコントローラ２１は、メモリコントローラ２によるメモリセルアレイ２２に対するアクセス（データの読み出し、書き込み、消去、及びリフレッシュ等）を制御する。

【0035】

メモリコントローラ２は、ＥＣＣ（Error Check and Correct）処理部１１（検出部）、算出部１２、比較部１３、及び補正部１４を有する。これらの各処理部が実行する処理内容については後述する。これらの各処理部は、ＣＰＵ等のデータ処理装置が所定のプログラムを実行することによって実現される機能として構成されても良いし、ハードウェアとして構成されても良い。なお、これらの各処理部は、メモリコントローラ２ではなくアクセスコントローラ２１に実装されていても良い。

【0036】

図２は、メモリセルアレイ２２の記憶領域の一部を示す図である。メモリセルアレイ２２は、データの消去単位である複数のブロックＢ（Ｂ１，Ｂ２，・・・，ＢＭ）を有する。各ブロックＢは、データの読み出し単位及び書き込み単位である複数のページＰ（Ｐ１，Ｐ２，・・・，ＰＮ）を有する。

【0037】

図２に示した例では、ブロックＢ１のページＰＮには、ユーザデータＵＤが記憶されている。また、ブロックＢＭのページＰＮには、既知データであるダミーデータＤＤが記憶されている。ダミーデータＤＤは、第１データ領域Ｒ１と第２データ領域Ｒ２とを有する。

【0038】

図３は、ユーザデータＵＤが記憶されているページＰに関して、複数のメモリセルトランジスタのしきい値電圧分布を示す図である。メモリコントローラ２は、メモリ３へのユーザデータＵＤの書き込み処理においては、ＥＣＣ処理部１１によるＥＣＣエンコードを行った後に、二値論理の“０”のビット数と“１”のビット数とが等しくなるようにデータのランダマイズ処理を行う。従って、“０”を記憶しているメモリセルトランジスタの総数と、“１”を記憶しているメモリセルトランジスタの総数とは、互いに等しい。理想的には、“０”を記憶しているメモリセルトランジスタのしきい値電圧Ｖｔｈの最小値（図３における“０”の分布の左端）は、“１”を記憶しているメモリセルトランジスタのしきい値電圧Ｖｔｈの最大値（図３における“１”の分布の右端）よりも高い。そして、当該最小値と当該最大値との中間の電圧として、読み出し電圧Ｖｒが設定される。データの読み出し処理において、アクセスコントローラ２１は、メモリセルトランジスタのコントロールゲートに読み出し電圧Ｖｒを印加し、ソース－ドレイン間に電流が流れないことにより“０”を読み出し、電流が流れることにより“１”を読み出す。

【0039】

図４は、ダミーデータＤＤが記憶されているページＰに関して、第１データ領域Ｒ１及び第２データ領域Ｒ２毎の、複数のメモリセルトランジスタのしきい値電圧分布を示す図である。第１データ領域Ｒ１には、“１”のビット数よりも“０”のビット数のほうが多いデータが記憶される。例えば、“１”のビット数の割合は４０％であり、“０”のビット数の割合は６０％である。第２データ領域Ｒ２には、“０”のビット数よりも“１”のビット数のほうが多いデータが記憶される。例えば、“０”のビット数の割合は４０％であり、“１”のビット数の割合は６０％である。

【0040】

メモリコントローラ２は、メモリ３へのダミーデータＤＤの書き込み処理においては、ＥＣＣ処理部１１によるＥＣＣエンコードを行った後、データのランダマイズ処理を行わない。従って、第１データ領域Ｒ１においては、“０”を記憶しているメモリセルトランジスタの総数は、“１”を記憶しているメモリセルトランジスタの総数よりも多い。また、第２データ領域Ｒ２においては、“１”を記憶しているメモリセルトランジスタの総数は、“０”を記憶しているメモリセルトランジスタの総数よりも多い。しかし、第１データ領域Ｒ１と第２データ領域Ｒ２とを含むページ全体で見れば、“０”のビット数と“１”のビット数とは互いに等しい。そのため、メモリセルアレイ２２へのダミーデータＤＤの書き込みは許容される。

【0041】

理想的には、第１データ領域Ｒ１及び第２データ領域Ｒ２の各々において、“０”を記憶しているメモリセルトランジスタのしきい値電圧Ｖｔｈの最小値（図４における“０”の分布の左端）は、“１”を記憶しているメモリセルトランジスタのしきい値電圧Ｖｔｈの最大値（図４における“１”の分布の右端）よりも高い。そして、当該最小値と当該最大値との中間の電圧として、読み出し電圧Ｖｒが設定される。

【0042】

図５は、メモリコントローラ２が実行する読み出し電圧の補正処理の内容を示すフローチャートである。外部電源からメモリ装置１への電力供給が開始されてメモリ装置１が起動される度に、メモリコントローラ２は、起動処理の一部として読み出し電圧の補正処理を実行する。また、メモリコントローラ２は、読み出し電圧の補正処理を前回実行してから所定時間が経過していれば、メモリコントローラ２からメモリ３へのアクセスが発生していない空き時間を利用して、読み出し電圧の補正処理を実行する。さらに、メモリコントローラ２は、メモリ３の通常動作においてメモリセルアレイ２２から読み出したユーザデータＵＤに発生しているエラービットの総数が、ＥＣＣ処理部１１による訂正可能値（訂正能力の上限値）を超えた場合に、読み出し電圧の補正処理を実行する。なお、メモリコントローラ２は、読み出し電圧の補正処理をこれら全てのタイミングで実行しても良いし、いずれか一以上のタイミングで実行しても良い。

【0043】

まずステップＳＰ１０１においてメモリコントローラ２は、現在の読み出し電圧Ｖｒ（読み出し電圧Ｖｒが以前に補正された場合には補正後の読み出し電圧Ｖｒ）を用いて、メモリセルアレイ２２からダミーデータＤＤを読み出す。但し、現在の読み出し電圧Ｖｒではなく、読み出し電圧Ｖｒの初期値（読み出し電圧Ｖｒが以前に補正された場合には補正前の読み出し電圧Ｖｒ）を用いて、ダミーデータＤＤの読み出しを行っても良い。

【0044】

次にステップＳＰ１０２においてＥＣＣ処理部１１は、読み出したダミーデータＤＤの第１データ領域Ｒ１に発生しているエラービットの数である第１エラービット数Ｖ１と、第２データ領域Ｒ２に発生しているエラービットの数である第２エラービット数Ｖ２とを検出する。算出部１２は、第１エラービット数Ｖ１及び第２エラービット数Ｖ２をＥＣＣ処理部１１から取得する。

【0045】

図６は、データリテンションが発生した状況でのしきい値電圧分布を示す図である。データリテンションは、セル内に蓄積されている電荷（電子）が意図せず漏洩する現象であるため、データリテンションの発生によってしきい値電圧分布は全体的に低電圧方向（図６における左方向）にシフトする。従って、第１データ領域Ｒ１における“０”の分布のうち、現在の読み出し電圧Ｖｒ未満までしきい値電圧Ｖｔｈが低下したメモリセルトランジスタの数が、第１エラービット数Ｖ１となる。また、第２データ領域Ｒ２における“０”の分布のうち、現在の読み出し電圧Ｖｒ未満までしきい値電圧Ｖｔｈが低下したメモリセルトランジスタの数が、第２エラービット数Ｖ２となる。図６に示すように、データリテンションが発生した場合には、第１エラービット数Ｖ１は第２エラービット数Ｖ２よりも大きい。

【0046】

図７は、リードディスターブが発生した状況でのしきい値電圧分布を示す図である。リードディスターブは、セル内に電荷（電子）が意図せず注入される現象であるため、リードディスターブの発生によってしきい値電圧分布は全体的に高電圧方向（図７における右方向）にシフトする。従って、第１データ領域Ｒ１における“１”の分布のうち、現在の読み出し電圧Ｖｒ超までしきい値電圧Ｖｔｈが上昇したメモリセルトランジスタの数が、第１エラービット数Ｖ１となる。また、第２データ領域Ｒ２における“１”の分布のうち、現在の読み出し電圧Ｖｒ超までしきい値電圧Ｖｔｈが上昇したメモリセルトランジスタの数が、第２エラービット数Ｖ２となる。図７に示すように、リードディスターブが発生した場合には、第２エラービット数Ｖ２は第１エラービット数Ｖ１よりも大きい。

【0047】

次にステップＳＰ１０３においてメモリコントローラ２は、ダミーデータＤＤに発生しているエラービットの総数（Ｖ１＋Ｖ２）が、予め設定された所定値Ｓ１以上であるか否かを判定する。所定値Ｓ１は、ＥＣＣ処理部１１による誤り訂正能力の上限値より低い値に設定しても良い。

【0048】

エラービット総数（Ｖ１＋Ｖ２）が所定値Ｓ１未満である場合（ステップＳＰ１０３：ＮＯ）は、読み出し電圧Ｖｒの補正処理は不要であるため、メモリコントローラ２は処理を終了する。

【0049】

エラービット総数（Ｖ１＋Ｖ２）が所定値Ｓ１以上である場合（ステップＳＰ１０３：ＹＥＳ）は、次にステップＳＰ１０４において算出部１２は、下記式（１）の演算を実行することにより、第２エラービット数Ｖ２に対する第１エラービット数Ｖ１の相対差Ｘを算出する。

【0050】

Ｘ＝（Ｖ１－Ｖ２）／Ｖ２ ・・・（１）

【0051】

次にステップＳＰ１０５において比較部１３は、相対差Ｘと予め設定された所定値Ｋ１（第１の値）とを比較する。所定値Ｋ１は、例えば「０」である。

【0052】

相対差Ｘが所定値Ｋ１以上である場合（ステップＳＰ１０５：ＹＥＳ）は、次にステップＳＰ１０６において補正部１４は、データリテンション用の補正処理を実行する。具体的に、補正部１４は、読み出し電圧Ｖｒを現在値より下げる補正を行う。上記の通り、今回の補正後の読み出し電圧Ｖｒが、ダミーデータＤＤを次回に読み出す際の読み出し電圧Ｖｒとして使用される。これにより、補正部１４によって補正処理が実行される度に読み出し電圧Ｖｒを適切な値に更新することが可能となる。

【0053】

相対差Ｘが所定値Ｋ１未満である場合（ステップＳＰ１０５：ＮＯ）は、次にステップＳＰ１０７において補正部１４は、リードディスターブ用の補正処理を実行する。具体的に、補正部１４は、読み出し電圧Ｖｒを現在値より上げる補正を行う。上記と同様に、今回の補正後の読み出し電圧Ｖｒが、ダミーデータＤＤを次回に読み出す際の読み出し電圧Ｖｒとして使用される。

【0054】

読み出し電圧Ｖｒの補正量（シフト量）は、予め設定された固定値であっても良いし、少なくとも一つのパラメータの値に応じて変動する変動値であっても良い。パラメータとしては、例えば、エラービット総数（Ｖ１＋Ｖ２）、相対差Ｘの値、読み出し電圧の補正処理を前回実行してからのメモリ３へのアクセス回数、これまでの消去の総実行回数、これまでの書き込みの総実行回数、及び、ダミーデータＤＤがメモリ３に書き込まれてからの経過時間を用いることができる。補正部１４は、各パラメータの複数の値と最適な補正量との関係が規定されたテーブル情報を不揮発性の内部メモリ（又は外部メモリ）に保持しており、当該テーブル情報を参照することによって読み出し電圧Ｖｒの補正量を設定する。当該テーブル情報においては、例えば、エラービット総数（Ｖ１＋Ｖ２）、相対差Ｘ、アクセス回数、及び経過時間の各値が大きいほど、大きい補正量が設定されている。

【0055】

本実施の形態に係るメモリ装置１によれば、メモリ３には、二値論理の“１”より“０”が多い第１データ領域Ｒ１と、二値論理の“０”より“１”が多い第２データ領域Ｒ２とを有するダミーデータＤＤが記憶されている。そして、メモリコントローラ２は、メモリ３からダミーデータＤＤを読み出し、その際の第１データ領域Ｒ１及び第２データ領域Ｒ２におけるエラービットの発生状況に応じて、読み出し電圧Ｖｒを補正する。従って、メモリ３からダミーデータＤＤを読み出すという簡易な処理によって読み出し電圧Ｖｒを補正できるため、読み出し電圧Ｖｒの補正処理に伴うレイテンシを低減することが可能となる。

【0056】

また、本実施の形態に係るメモリ装置１によれば、ＳＬＣメモリを有するメモリ３を対象として、読み出し電圧Ｖｒの補正処理を簡易に実行することが可能となる。

【0057】

また、本実施の形態に係るメモリ装置１によれば、読み出し電圧Ｖｒの補正方向のみならず、その補正量を適切に設定することが可能となる。

【0058】

また、本実施の形態に係るメモリ装置１によれば、エラービットが多発する状況に至る前の適切なタイミングで、読み出し電圧Ｖｒの補正処理を実行することが可能となる。

【0059】

＜第２の実施の形態＞
本実施の形態では、ＴＬＣ（Triple Level Cell）メモリを備えるメモリ装置１について、上記第１の実施の形態との相違点を中心に説明する。

【0060】

図８は、本実施の形態に係るメモリ装置１の構成を簡略化して示す図である。図１に示した構成を基礎として、メモリコントローラ２は設定部１５をさらに有する。

【0061】

図９は、ユーザデータＵＤが記憶されているページＰに関して、複数のメモリセルトランジスタのしきい値電圧分布を示す図である。本実施の形態では、「２－３－２」のコーディングルールが採用された一般的なＴＬＣメモリを対象としている。「２－３－２」のコーディングルールは、図９に示すように、ＭＳＢを識別する２つの読み出し電圧ＶｒＣ，ＶｒＧと、ＣＳＢを識別する３つの読み出し電圧ＶｒＢ，ＶｒＤ，ＶｒＦと、ＬＳＢを識別する２つの読み出し電圧ＶｒＡ，ＶｒＥとを有する割り当て方法である。

【0062】

図１０は、一般的なＴＬＣメモリを対象として、データリテンションが発生している場合の影響を評価した結果を示す図である。横軸は、ダミーデータＤＤがメモリ３に書き込まれてからの経過時間であり、縦軸は、第２エラービット数Ｖ２に対する第１エラービット数Ｖ１の相対差である。相対差は、経過時間が「０」の初期状態では約「０．５」であり、その後は経過時間の増加に伴って単調減少することが分かる。

【0063】

図１１は、一般的なＴＬＣメモリを対象として、リードディスターブが発生している場合の影響を評価した結果を示す図である。横軸は、メモリセルアレイ２２からのダミーデータＤＤの読み出し回数であり、左側の縦軸（実線）は、第２エラービット数Ｖ２に対する第１エラービット数Ｖ１の相対差であり、右側の縦軸（破線）は、ダミーデータＤＤに発生した最大エラービット数である。相対差は、読み出し回数が「０」の初期状態では約「０．５」であり、読み出し回数が比較的少ない段階で一時的に約「２．０」まで上昇し、その後は減少傾向に転じ、最終的には約「－０．５」に収束することが分かる。また、最大エラービット数は、読み出し回数の増加に伴って徐々に増加することが分かる。

【0064】

図１２は、メモリコントローラ２が実行する読み出し電圧の補正処理の内容を示すフローチャートである。

【0065】

まずステップＳＰ２０１においてメモリコントローラ２は、メモリセルアレイ２２からダミーデータＤＤを読み出す。

【0066】

次にステップＳＰ２０２においてＥＣＣ処理部１１は、読み出したダミーデータＤＤの第１データ領域Ｒ１に発生しているエラービットの数である第１エラービット数Ｖ１と、第２データ領域Ｒ２に発生しているエラービットの数である第２エラービット数Ｖ２とを検出する。算出部１２は、第１エラービット数Ｖ１及び第２エラービット数Ｖ２をＥＣＣ処理部１１から取得する。

【0067】

次にステップＳＰ２０３において算出部１２は、第２エラービット数Ｖ２に対する第１エラービット数Ｖ１の相対差Ｘを算出する。

【0068】

次にステップＳＰ２０４において比較部１３は、相対差Ｘと予め設定された所定値Ｋ２（第２の値）とを比較する。図１１に示したようにリードディスターブの影響によって相対差は一時的に約「２．０」まで上昇することを考慮して、所定値Ｋ２は例えば「１．５」に設定されている。

【0069】

相対差Ｘが所定値Ｋ２以上である場合（ステップＳＰ２０４：ＹＥＳ）は、次にステップＳＰ２０５において設定部１５は、リードディスターブが発生していることを記録するための所定のフラグＦを設定する。一方、相対差Ｘが所定値Ｋ２未満である場合（ステップＳＰ２０４：ＮＯ）は、ステップＳＰ２０５の処理は実行されない。

【0070】

次にステップＳＰ２０６においてメモリコントローラ２は、ダミーデータＤＤに発生しているエラービットの総数（Ｖ１＋Ｖ２）が、予め設定された所定値Ｓ２以上であるか否かを判定する。所定値Ｓ２は、ＥＣＣ処理部１１による誤り訂正能力の上限値より低い値に設定しても良い。

【0071】

エラービット総数（Ｖ１＋Ｖ２）が所定値Ｓ２未満である場合（ステップＳＰ２０６：ＮＯ）は、読み出し電圧Ｖｒの補正処理は不要であるため、メモリコントローラ２は処理を終了する。

【0072】

エラービット総数（Ｖ１＋Ｖ２）が所定値Ｓ２以上である場合（ステップＳＰ２０６：ＹＥＳ）は、次にステップＳＰ２０７において補正部１４は、設定部１５によって上記のフラグＦが設定されているか否かを判定する。

【0073】

フラグＦが設定されている場合（ステップＳＰ２０７：ＹＥＳ）は、次にステップＳＰ２０８において補正部１４は、リードディスターブ用の補正処理を実行する。具体的に、補正部１４は、読み出し電圧ＶｒＡ～ＶｒＧを現在値より上げる補正を行う。その際、補正部１４は、読み出し電圧ＶｒＡ～ＶｒＧのうち電圧値が低いものほど補正量を大きく設定し、読み出し電圧ＶｒＡ～ＶｒＧのうち電圧値が高いものほど補正量を小さく設定しても良い。ステップＳＰ２０８の処理が実行されたことにより、設定部１５は、ステップＳＰ２０５で設定したフラグＦをリセットする。一方、ステップＳＰ２０８の処理が実行されてフラグＦがリセットされない限り、次回以降の処理においてもフラグＦは有効なままとなる。

【0074】

フラグＦが設定されていない場合（ステップＳＰ２０７：ＮＯ）は、次にステップＳＰ２０９において比較部１３は、相対差Ｘと予め設定された所定値Ｋ３（第１の値）とを比較する。図１０に示したようにデータリテンションの影響によって相対差は負の値まで単調減少することを考慮して、所定値Ｋ３は例えば「０」に設定されている。

【0075】

相対差Ｘが所定値Ｋ３以下である場合（ステップＳＰ２０９：ＹＥＳ）は、次にステップＳＰ２１０において補正部１４は、データリテンション用の補正処理を実行する。具体的に、補正部１４は、読み出し電圧ＶｒＡ～ＶｒＧを現在値より下げる補正を行う。その際、補正部１４は、読み出し電圧ＶｒＡ～ＶｒＧのうち電圧値が低いものほど補正量を小さく設定し、読み出し電圧ＶｒＡ～ＶｒＧのうち電圧値が高いものほど補正量を大きく設定しても良い。

【0076】

相対差Ｘが所定値Ｋ３超である場合（ステップＳＰ２０９：ＮＯ）は、リードディスターブ及びデータリテンションの複合的な要因又はこれら以外の要因によって、しきい値電圧分布の変動が生じていると考えられる。この場合には、読み出し電圧を最適値に補正することは困難であるため、次にステップＳＰ２１１において補正部１４は、所定のリフレッシュフラグを設定する。リフレッシュフラグが設定されることにより、メモリコントローラ２はメモリ３のリフレッシュ処理を実行する。リフレッシュ処理において、メモリコントローラ２は、メモリセルアレイ２２の記憶データを読み出して退避しておき、メモリセルアレイ２２の記憶データを消去した後、退避していたデータをメモリセルアレイ２２に再書き込みする。

【0077】

本実施の形態に係るメモリ装置１によれば、ＴＬＣメモリを有するメモリ３を対象として、読み出し電圧の補正処理を簡易に実行することが可能となる。

【0078】

また、本実施の形態に係るメモリ装置１によれば、読み出し電圧を適切に補正することが困難な場合にはメモリ３のリフレッシュ処理を実行することにより、メモリ装置１の運用を継続することが可能となる。

【0079】

＜ダミーデータＤＤの格納場所について＞
上記の各実施の形態において、メモリセルアレイ２２におけるダミーデータＤＤの格納場所は以下の通りである。

【0080】

第１の例として、メモリセルアレイ２２は、ユーザデータＵＤが記憶される第１領域と、当該第１領域よりもエラービットが発生しやすい特性を有する第２領域とを含み、ダミーデータＤＤは、上記第２領域内に記憶される。上記第２領域は、例えば、メモリセルアレイ２２における物理的な端部（チップの周縁部あるいは境界部等に接するページ、又は、多層構造の最上層あるいは最下層のページ等）である。

【0081】

第１の例によれば、ユーザデータＵＤが記憶される第１領域でエラービットが多発する状況に至る前に、読み出し電圧の補正処理を実行することが可能となる。

【0082】

第２の例として、メモリセルアレイ２２は、データ消去単位である複数のブロックＢを有し、ダミーデータＤＤは、複数のブロックＢの各々に記憶される。

【0083】

リードディスターブの発生状況はブロックＢ毎に異なるため、第２の例によれば、ブロックＢ毎に最適な補正処理を実行することが可能となる。

【0084】

第３の例として、複数のブロックＢは、ユーザデータＵＤが記憶されるユーザブロック（第１ブロック）と、メモリ装置１の通常用途では使用されないフリーブロック（第２ブロック）とを含み、ダミーデータＤＤは、上記ユーザブロック及び上記フリーブロックの双方に記憶される。

【0085】

第３の例によれば、フリーブロックは、通常用途では使用されず、データの読み出しが発生しないため、リードディスターブの影響はほとんど無いと考えられる。従って、フリーブロックにダミーデータＤＤを記憶し、当該ダミーデータＤＤを読み出すことによって、データリテンションに起因するしきい値電圧分布の変動状況のみを特定することが可能となる。また、ユーザブロックに記憶されたダミーデータＤＤを読み出し、上記で特定したデータリテンションに起因する影響を相殺することによって、リードディスターブに起因するしきい値電圧分布の変動状況を特定することが可能となる。その結果、リードディスターブ及びデータリテンションの複合的な要因によってしきい値電圧分布の変動が生じている場合であっても、読み出し電圧を最適に補正することが可能となる。

【0086】

ここに開示される要素の機能は、当該開示される要素を実行するように構成された、あるいは当該開示される機能を実行するようにプログラミングされた汎用プロセッサ、専用プロセッサ、集積回路、ＡＳＩＣ（「特定用途向け集積回路」）、従来の回路構成及び／又はそれらの組み合わせを含む回路構成あるいは処理回路構成が用いられて実装されてもよい。プロセッサは、それが、その中にトランジスタ及び他の回路構成を含むとき、処理回路構成あるいは回路構成として見なされる。本開示において、回路構成、ユニットあるいは手段は、挙げられた機能を実行するハードウェア、あるいは当該機能を実行するようにプログラミングされたハードウェアである。ハードウェアは、挙げられた機能を実行するようにプログラミングされた、あるいは当該機能を実行するように構成された、ここで開示されるいかなるハードウェアあるいは既知の他のものであってもよい。ハードウェアが、あるタイプの回路構成として見なされるかもしれないプロセッサであるとき、回路構成、手段あるいはユニットは、ハードウェアとソフトウェアの組み合わせ、ハードウェアを構成するために用いられるソフトウェア及び／またはプロセッサである。

【符号の説明】

【0087】

１ メモリ装置
２ メモリコントローラ
３ メモリ
１１ ＥＣＣ処理部
１２ 算出部
１３ 比較部
１４ 補正部
１５ 設定部
２２ メモリセルアレイ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】