特許 7499299 ピクセル回路および表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-05

(45)【発行日】2024-06-13

(54)【発明の名称】ピクセル回路および表示装置

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20240606BHJP

   G09F 9/30 20060101ALI20240606BHJP

   G09G 3/20 20060101ALI20240606BHJP

   H10K 50/10 20230101ALI20240606BHJP

   H05B 45/60 20220101ALI20240606BHJP

【ＦＩ】

G09G3/3233

G09F9/30 338

G09F9/30 365

G09G3/20 611A

G09G3/20 611H

G09G3/20 612E

G09G3/20 612U

G09G3/20 622Q

G09G3/20 624B

G09G3/20 680G

H05B33/14 A

H05B45/60

【請求項の数】 15

(21)【出願番号】P 2022134570

(22)【出願日】2022-08-26

(65)【公開番号】P2023051763

(43)【公開日】2023-04-11

【審査請求日】2022-08-26

(31)【優先権主張番号】10-2021-0130007

(32)【優先日】2021-09-30

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】100094112

【弁理士】

【氏名又は名称】岡部 讓

(74)【代理人】

【識別番号】100106183

【弁理士】

【氏名又は名称】吉澤 弘司

(74)【代理人】

【識別番号】100114915

【弁理士】

【氏名又は名称】三村 治彦

(74)【代理人】

【識別番号】100125139

【弁理士】

【氏名又は名称】岡部 洋

(74)【代理人】

【識別番号】100209808

【弁理士】

【氏名又は名称】三宅 高志

(72)【発明者】

【氏名】尚 于 圭

(72)【発明者】

【氏名】鄭 紋 須

【審査官】橋本 直明

(56)【参考文献】

【文献】特開２００８－１３４６２５（ＪＰ，Ａ）

【文献】特開２０１０－１７５５８６（ＪＰ，Ａ）

【文献】特開２０１８－１５９８８５（ＪＰ，Ａ）

【文献】特開２０１７－０９０６２４（ＪＰ，Ａ）

【文献】特開２０１３－１７８３１１（ＪＰ，Ａ）

【文献】特開２０１３－１３７５０９（ＪＰ，Ａ）

【文献】特開２００９－２３７０６８（ＪＰ，Ａ）

【文献】欧州特許出願公開第３１４７８９４（ＥＰ，Ａ１）

【文献】欧州特許出願公開第３４６２４３７（ＥＰ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｇ ３／３２３３

Ｇ０９Ｆ ９／３０

Ｇ０９Ｇ ３／２０

Ｈ１０Ｋ ５０／１０

Ｈ０５Ｂ ４５／６０

(57)【特許請求の範囲】

【請求項1】

第１ノードと第２ノードとの間に連結されたキャパシタと、
前記第２ノードに連結されたゲート電極、ピクセル駆動電圧が印加される第１電極、および第３ノードに連結された第２電極を含む駆動素子と、
第４ノードに連結されたアノード電極、および低電位の電源電圧が印加されるカソード電極を含む発光素子と、
第１スキャンパルスのゲートオン電圧によってオンにされ、データ電圧を前記第１ノードに供給する第１スイッチ素子と、
第２スキャンパルスのゲートオン電圧によってオンにされ、前記第２ノードを前記第３ノードに連結する第２スイッチ素子と、
発光制御パルスのゲートオン電圧によってオンにされ、前記ピクセル駆動電圧より低く、前記低電位の電源電圧より低い第１基準電圧を前記第１ノードに供給する第３スイッチ素子と、
前記発光制御パルスのゲートオン電圧によってオンにされ、前記第３ノードを前記第４ノードに連結する第４スイッチ素子と、
前記第２スキャンパルスのゲートオン電圧によってオンにされ、前記第４ノードに第２基準電圧を供給する第５スイッチ素子と
を含むピクセル回路であって、
前記ピクセル回路は、第１段階、第２段階および第３段階の順に駆動され、
前記第１スキャンパルスは、前記第３段階において前記ゲートオン電圧であり、前記第１段階および前記第２段階においてゲートオフ電圧であり、
前記第２スキャンパルスは、前記第１段階および前記第３段階において前記ゲートオン電圧であり、前記第２段階において前記ゲートオフ電圧であり、
前記発光制御パルスは、前記第２段階および前記第３段階においてゲートオフ電圧であり、前記第１段階において前記ゲートオン電圧であり、
前記第２段階において、前記第３ノードに前記ピクセル駆動電圧以上の電圧が印加される、
ピクセル回路。

【請求項2】

前記ピクセル回路は、前記第１段階、前記第２段階、前記第３段階および第４段階の順に駆動され、
前記第１スキャンパルスは、前記第４段階においてゲートオフ電圧であり、
前記第２スキャンパルスは、前記第４段階において前記ゲートオフ電圧であり、
前記発光制御パルスは、前記第４段階において前記ゲートオン電圧であり、
前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子、前記第４スイッチ素子および前記第５スイッチ素子は、前記ゲートオン電圧によってオンにされ、前記ゲートオフ電圧によってオフにされる、請求項１に記載のピクセル回路。

【請求項3】

前記第１スイッチ素子は、前記第１スキャンパルスが印加される第１ゲートラインに連結されたゲート電極、前記データ電圧が印加されるデータラインに連結された第１電極、および前記第１ノードに連結された第２電極を含み、
前記第２スイッチ素子は、前記第２スキャンパルスが印加される第２ゲートラインに連結されたゲート電極、前記第２ノードに連結された第１電極、および前記第３ノードに連結された第２電極を含み、
前記第３スイッチ素子は、前記発光制御パルスが印加される第３ゲートラインに連結されたゲート電極、前記第１ノードに連結された第１電極、および前記第１基準電圧が印加される電源ラインに連結された第２電極を含み、
前記第４スイッチ素子は、前記第３ゲートラインに連結されたゲート電極、前記第３ノードに連結された第１電極、および前記第４ノードに連結された第２電極を含み、
前記第５スイッチ素子が前記第２ゲートラインに連結されたゲート電極、前記電源ラインに連結された第１電極、および前記第４ノードに連結された第２電極を含む、請求項１に記載のピクセル回路。

【請求項4】

前記第１基準電圧は、第２基準電圧と同一の電圧である、または、
前記第２基準電圧は、前記第１基準電圧より低い電圧に設定されている、
請求項２に記載のピクセル回路。

【請求項5】

前記第１スイッチ素子は、前記第１スキャンパルスが印加される第１ゲートラインに連結されたゲート電極と、前記データ電圧が印加されるデータラインに連結された第１電極、および前記第１ノードに連結された第２電極とを含み、
前記第２スイッチ素子は、前記第２スキャンパルスが印加される第２ゲートラインに連結されたゲート電極と、前記第２ノードに連結された第１電極と、前記第３ノードに連結された第２電極とを含み、
前記第３スイッチ素子は、前記発光制御パルスが印加される第３ゲートラインに連結されたゲート電極と、前記第１ノードに連結された第１電極と、および前記第１基準電圧が印加される第１電源ラインに連結された第２電極とを含み、
前記第４スイッチ素子は、前記第３ゲートラインに連結されたゲート電極と、前記第３ノードに連結された第１電極と、および前記第４ノードに連結された第２電極とを含み、
前記第５スイッチ素子は、前記第２ゲートラインに連結されたゲート電極と、前記第２基準電圧が印加される第２電源ラインに連結された第１電極と、前記第４ノードに連結された第２電極とを含む、請求項４に記載のピクセル回路。

【請求項6】

前記ピクセル回路は、前記第１段階、前記第２段階、前記第３段階、第４段階、および第５段階の順に駆動され、
前記発光制御パルスは、
前記第３スイッチ素子を制御する第１発光制御パルスと、
前記第４スイッチ素子を制御する第２発光制御パルスと
を含み、
前記第１スキャンパルスは、前記第４段階および前記第５段階においてゲートオフ電圧であり、
前記第２スキャンパルスは、前記第４段階および前記第５段階において前記ゲートオフ電圧であり、
前記第１発光制御パルスは、前記第２段階および前記第３段階においてゲートオフ電圧であり、前記第１段階、前記第４段階および前記第５段階において前記ゲートオン電圧であり、
前記第２発光制御パルスは、前記第２段階、前記第３段階および前記第４段階においてゲートオフ電圧であり、前記第１段階および前記第５段階において前記ゲートオン電圧であり、
前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子、前記第４スイッチ素子および前記第５スイッチ素子は、前記ゲートオン電圧によってオンにされ、前記ゲートオフ電圧によってオフにされ、
前記第４段階において、前記第３ノードの電圧が前記ピクセル駆動電圧である、
請求項１または４に記載のピクセル回路。

【請求項7】

前記第１スイッチ素子は、前記第１スキャンパルスが印加される第１ゲートラインに連結されたゲート電極と、前記データ電圧が印加されるデータラインに連結された第１電極と、前記第１ノードに連結された第２電極とを含み、
前記第２スイッチ素子は、前記第２スキャンパルスが印加される第２ゲートラインに連結されたゲート電極と、前記第２ノードに連結された第１電極と、前記第３ノードに連結された第２電極とを含み、
前記第３スイッチ素子は、前記第１発光制御パルスが印加される第３ゲートラインに連結されたゲート電極と、前記第１ノードに連結された第１電極と、前記第１基準電圧が印加される電源ラインに連結された第２電極とを含み、
前記第４スイッチ素子は、前記第２発光制御パルスが印加される第４ゲートラインに連結されたゲート電極と、前記第３ノードに連結された第１電極と、前記第４ノードに連結された第２電極とを含み、
前記第５スイッチ素子が前記第２ゲートラインに連結されたゲート電極と、前記電源ラインに連結された第１電極と、前記第４ノードに連結された第２電極とを含む、請求項６に記載のピクセル回路。

【請求項8】

前記第１スイッチ素子は、前記第１スキャンパルスが印加される第１ゲートラインに連結されたゲート電極と、前記データ電圧が印加されるデータラインに連結された第１電極と、前記第１ノードに連結された第２電極とを含み、
前記第２スイッチ素子は、前記第２スキャンパルスが印加される第２ゲートラインに連結されたゲート電極と、前記第２ノードに連結された第１電極、および前記第３ノードに連結された第２電極とを含み、
前記第３スイッチ素子は、前記発光制御パルスが印加される第３ゲートラインに連結されたゲート電極と、前記第１ノードに連結された第１電極と、前記第１基準電圧が印加される第１電源ラインに連結された第２電極とを含み、
前記第４スイッチ素子は、前記第３ゲートラインに連結されたゲート電極と、前記第３ノードに連結された第１電極と、前記第４ノードに連結された第２電極とを含み、
前記第５スイッチ素子が前記第２ゲートラインに連結されたゲート電極と、前記第２基準電圧が印加される第２電源ラインに連結された第１電極と、前記第４ノードに連結された第２電極とを含む、請求項６に記載のピクセル回路。

【請求項9】

前記第１段階で設定された前記第１基準電圧および前記第２基準電圧が前記第２段階、前記第３段階、前記第４段階で設定された前記第１基準電圧および前記第２基準電圧よりもそれぞれ低い、請求項６に記載のピクセル回路。

【請求項10】

複数のデータライン、複数のゲートライン、複数の電源ライン、および複数のピクセルが配置された表示パネルと、
前記データラインにデータ電圧を供給するデータ駆動部と、
前記ゲートラインにゲートシグナルを供給するゲート駆動部と
を含み、
前記ゲートシグナルは、第１スキャンパルス、第２スキャンパルス、および発光制御パルスを含み、
前記ピクセルのそれぞれは、
第１ノードと第２ノードとの間に連結されたキャパシタと、
前記第２ノードに連結されたゲート電極、ピクセル駆動電圧が印加される第１電極、および第３ノードに連結された第２電極を含む駆動素子と、
第４ノードに連結されたアノード電極および低電位の電源電圧が印加される発光素子と、
前記第１スキャンパルスのゲートオン電圧によってオンにされ、データ電圧を前記第１ノードに供給する第１スイッチ素子と、
前記第２スキャンパルスのゲートオン電圧によってオンにされ、前記第２ノードを前記第３ノードに連結する第２スイッチ素子と、
前記発光制御パルスのゲートオン電圧によってオンにされ、前記ピクセル駆動電圧より低く、前記低電位の電源電圧より低い第１基準電圧を前記第１ノードに供給する第３スイッチ素子と、
前記発光制御パルスのゲートオン電圧によってオンにされ、前記第３ノードを前記第４ノードに連結する第４スイッチ素子と、
前記第２スキャンパルスのゲートオン電圧によってオンにされ、前記第４ノードに第２基準電圧を供給する第５スイッチ素子と
を含み、
前記ピクセルのそれぞれは、第１段階、第２段階および第３段階の順に駆動され、
前記第１スキャンパルスは、前記第３段階において前記ゲートオン電圧であり、前記第１段階および前記第２段階においてゲートオフ電圧であり、
前記第２スキャンパルスは、前記第１段階および前記第３段階において前記ゲートオン電圧であり、前記第２段階において前記ゲートオフ電圧であり、
前記発光制御パルスは、前記第２段階および第３段階においてゲートオフ電圧であり、前記第１段階で前記ゲートオン電圧であり、
前記第２段階において、前記第３ノードに前記ピクセル駆動電圧以上の電圧が印加される、
表示装置。

【請求項11】

前記ピクセルのそれぞれは、前記第１段階、前記第２段階、前記第３段階および第４段階の順に駆動され、
前記第１スキャンパルスは、前記第４段階においてゲートオフ電圧であり、
前記第２スキャンパルスは、前記第４段階において前記ゲートオフ電圧であり、
前記発光制御パルスは、前記第４段階において前記ゲートオン電圧であり、
前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子、前記第４スイッチ素子および前記第５スイッチ素子は、前記ゲートオン電圧によってオンにされ、前記ゲートオフ電圧によってオフにされる、請求項１０に記載の表示装置。

【請求項12】

前記第１基準電圧は、
前記第３スイッチ素子に印加され、
前記第２基準電圧は、前記第１基準電圧より低い電圧に設定され、前記第５スイッチ素子に印加される、請求項１１に記載の表示装置。

【請求項13】

前記ピクセルのそれぞれは、前記第１段階、前記第２段階、前記第３段階、第４段階および第５段階の順に駆動され、
前記発光制御パルスは、
前記第３スイッチ素子を制御する第１発光制御パルスと、
前記第４スイッチ素子を制御する第２発光制御パルスと
を含み、
前記第１スキャンパルスは、前記第４段階および前記第５段階においてゲートオフ電圧であり、
前記第２スキャンパルスは、前記第４段階および前記第５段階において前記ゲートオフ電圧であり、
前記第１発光制御パルスは、前記第２段階および前記第３段階においてゲートオフ電圧であり、前記第１段階、前記第４段階および前記第５段階において前記ゲートオン電圧であり、
前記第２発光制御パルスは、前記第２段階、前記第３段階および前記第４段階においてゲートオフ電圧であり、前記第１段階および前記第５段階において前記ゲートオン電圧であり、
前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子、前記第４スイッチ素子および前記第５スイッチ素子は、前記ゲートオン電圧によってオンにされ、前記ゲートオフ電圧によってオフにされ、
前記第４段階において前記第３ノードの電圧が前記ピクセル駆動電圧である、請求項１０または１２に記載の表示装置。

【請求項14】

前記第１段階で設定された前記第１基準電圧および前記第２基準電圧が前記第２段階、前記第３段階および前記第４段階で設定された前記第１基準電圧および前記第２基準電圧よりそれぞれ低い、請求項１１に記載の表示装置。

【請求項15】

前記データ駆動部にピクセルデータを供給し、前記データ駆動部および前記ゲート駆動部の動作タイミングを制御するタイミングコントローラーをさらに含み、
前記タイミングコントローラーは、
前記ピクセルデータのフレーム間またはライン間における階調変化量が大きいと判断されたとき、またはフレーム間において前記ピクセルデータに基づき示される映像の少なくとも一部が変更されたと判断されたときにのみイネーブル論理値を有する制御シグナルを出力し、
前記ゲート駆動部は、
前記制御シグナルに応答して前記第２段階においてゲートオフ電圧の前記第１スキャンパルス、ゲートオフ電圧の前記第２スキャンパルス、ゲートオフ電圧の前記発光制御パルスを出力する、
請求項１１に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ピクセル回路および表示装置に関する。

【背景技術】

【0002】

電界発光表示装置（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ）は、発光層の材料によって無機発光表示装置と有機発光表示装置に分けられる。アクティブマトリックスタイプ（ａｃｔｉｖｅ ｍａｔｒｉｘ ｔｙｐｅ）の有機発光表示装置は、自ら発光する有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：以下、「ＯＬＥＤ」という）を含み、応答速度が速く、発光効率、輝度および視野角が大きいという長所がある。有機発光表示装置は、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、「ＯＬＥＤ」という）がピクセルそれぞれに形成される。有機発光表示装置は、応答速度が速く、発光効率、輝度、視野角などに優れているだけでなく、ブラック階調を完全なブラックで表現できるので、明暗比（ｃｏｎｔｒａｓｔ ｒａｔｉｏ）と色再現率に優れている。

【0003】

電界発光表示装置のピクセル回路は、発光素子に用いられるＯＬＥＤと、ＯＬＥＤを駆動するための駆動素子とを含む。

【0004】

ピクセルデータの階調値が大きく変わるとき、駆動素子のヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）特性が変化するのに必要な時間に起因して、入力映像が再現し始める最初フレーム期間で応答時間が長くなることがある。その結果、ＦＦＲ（Ｆｉｒｓｔ Ｆｒａｍｅ Ｒｅｓｐｏｎｓｅ）が悪くなることがある。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、ピクセルの応答特性を向上可能なピクセル回路および表示装置を提供する。

【0006】

本発明の課題は、以上で言及した課題に制限されず、言及されていない他の課題は、当業者によれば下記の記載から明確に理解し得るであろう。

【課題を解決するための手段】

【0007】

本発明の一実施形態によるピクセル回路は、第１ノードと第２ノードとの間に連結されたキャパシタと、前記第２ノードに連結されたゲート電極、ピクセル駆動電圧が印加される第１電極、および第３ノードに連結された第２電極を含む駆動素子と、第４ノードに連結されたアノード電極、および低電位の電源電圧が印加されるカソード電極を含む発光素子と、第１スキャンパルスのゲートオン電圧によってオンにされて、データ電圧を前記第１ノードに供給する第１スイッチ素子と、第２スキャンパルスのゲートオン電圧によってオンにされて、前記第２ノードを前記第３ノードに連結する第２スイッチ素子と、発光制御パルスのゲートオン電圧によってオンにされ、前記ピクセル駆動電圧より低く、前記低電位の電源電圧より低い基準電圧を前記第１ノードに供給する第３スイッチ素子と、前記発光制御パルスのゲートオン電圧によってオンにされ、前記第３ノードを前記第４ノードに連結する第４スイッチ素子と、前記第２スキャンパルスのゲートオン電圧によってオンにされ、前記第４ノードに前記基準電圧を供給する第５スイッチ素子とを含む。

【0008】

前記第１スキャンパルスが発生する前に、前記第３ノードに前記ピクセル駆動電圧以上の電圧が印加される。

【0009】

本発明の一実施形態による表示装置は、複数のデータライン、複数のゲートライン、複数の電源ライン、および複数のピクセルが配置された表示パネルと、前記データラインにデータ電圧を供給するデータ駆動部と、前記ゲートラインにゲートシグナルを供給するゲート駆動部とを含む。

【0010】

前記ゲートシグナルは、第１スキャンパルス、第２スキャンパルス、および第３スキャンパルスを含む。

【0011】

前記ピクセルそれぞれは、前記ピクセル回路を含む。

【発明の効果】

【0012】

本発明は、ピクセルそれぞれに配置された駆動素子のしきい値電圧をサンプリングする前に、ゲート－ソース間電圧を大きくしてしきい値電圧を低減する補償段階を追加することによって、以前に充電された電圧に影響を受けずに駆動素子を駆動することができる。その結果、本発明は、ＦＦＲ（Ｆｉｒｓｔ Ｆｒａｍｅ Ｒｅｓｐｏｎｓｅ）特性を改善することができる。

【0013】

本発明は、発光素子の駆動段階の前に補償段階を追加して、ＦＦＲ特性改善効果をさらに向上させることができる。

【0014】

本発明は、ピクセルに印加される基準電圧をピクセルが初期化される段階で低減することによって、ブラック階調の輝度変化なしにＦＦＲ改善効果をさらに向上させ、消費電力を改善することができる。

【0015】

本発明は、ピクセルデータの階調変化が大きいとき、または映像パターンの変更時に、または場面転換時にのみ補償段階を設定し、ＦＦＲ特性を改善することができる。

【0016】

本発明の効果は、以上で言及した効果に制限されず、言及されていない他の効果は、請求範囲の記載から当業者なら明確に理解できる。

【図面の簡単な説明】

【0017】

【図1】本発明の第１実施形態によるピクセル回路を示す回路図である。

【図2a】本発明の第１実施形態によるピクセル回路の第１段階を示す図である。

【図2b】本発明の第１実施形態によるピクセル回路の第１段階を示す図である。

【図3a】本発明の第１実施形態によるピクセル回路の第２段階を示す図である。

【図3b】本発明の第１実施形態によるピクセル回路の第２段階を示す図である。

【図4a】本発明の第１実施形態によるピクセル回路の第３段階を示す図である。

【図4b】本発明の第１実施形態によるピクセル回路の第３段階を示す図である。

【図5a】本発明の第１実施形態によるピクセル回路の第４段階を示す図である。

【図5b】本発明の第１実施形態によるピクセル回路の第４段階を示す図である。

【図6a】本発明の第２実施形態によるピクセル回路の第１段階を示す図である。

【図6b】本発明の第２実施形態によるピクセル回路の第１段階を示す図である。

【図7a】本発明の第２実施形態によるピクセル回路の第２段階を示す図である。

【図7b】本発明の第２実施形態によるピクセル回路の第２段階を示す図である。

【図8a】本発明の第２実施形態によるピクセル回路の第３段階を示す図である。

【図8b】本発明の第２実施形態によるピクセル回路の第３段階を示す図である。

【図9a】本発明の第２実施形態によるピクセル回路の第４段階を示す図である。

【図9b】本発明の第２実施形態によるピクセル回路の第４段階を示す図である。

【図10a】本発明の第３実施形態によるピクセル回路の第１段階を示す図である。

【図10b】本発明の第３実施形態によるピクセル回路の第１段階を示す図である。

【図11a】本発明の第３実施形態によるピクセル回路の第２段階を示す図である。

【図11b】本発明の第３実施形態によるピクセル回路の第２段階を示す図である。

【図12a】本発明の第３実施形態によるピクセル回路の第３段階を示す図である。

【図12b】本発明の第３実施形態によるピクセル回路の第３段階を示す図である。

【図13a】本発明の第３実施形態によるピクセル回路の第４段階を示す図である。

【図13b】本発明の第３実施形態によるピクセル回路の第４段階を示す図である。

【図14a】本発明の第３実施形態によるピクセル回路の第５段階を示す図である。

【図14b】本発明の第３実施形態によるピクセル回路の第５段階を示す図である。

【図15a】本発明の第４実施形態によるピクセル回路の第１段階を示す図である。

【図15b】本発明の第４実施形態によるピクセル回路の第１段階を示す図である。

【図16a】本発明の第４実施形態によるピクセル回路の第２段階を示す図である。

【図16b】本発明の第４実施形態によるピクセル回路の第２段階を示す図である。

【図17a】本発明の第４実施形態によるピクセル回路の第３段階を示す図である。

【図17b】本発明の第４実施形態によるピクセル回路の第３段階を示す図である。

【図18a】本発明の第４実施形態によるピクセル回路の第４段階を示す図である。

【図18b】本発明の第４実施形態によるピクセル回路の第４段階を示す図である。

【図19a】本発明の第４実施形態によるピクセル回路の第５段階を示す図である。

【図19b】本発明の第４実施形態によるピクセル回路の第５段階を示す図である。

【図20】駆動素子の平衡状態の伝達曲線と非平衡状態の伝達曲線を示す図である。

【図21】駆動素子がオフ状態からオンにされるときのゲート－ソース間電圧を示す図である。

【図22】駆動素子がオフ状態からオンにされるとき、駆動素子が平衡状態から非平衡状態に変わった後にさらに平衡状態に変わる過程で発生するドレイン－ソース間電流の絶対値の変化を示す図である。

【図23】駆動素子が平衡状態から非平衡状態に変わった後にさらに平衡状態に変わる過程で変わる駆動素子のしきい値電圧を示す図である。

【図24】ピクセル回路の第２段階で第３ノードの電圧が３Ｖ、４Ｖ、および６Ｖであるとき、駆動素子のゲート－ソース間電圧としきい値電圧の変化を示す図である。

【図25】本発明のＦＦＲ（Ｆｉｒｓｔ Ｆｒａｍｅ Ｒｅｓｐｏｎｓｅ）改善効果を示す図である。

【図26a】本発明の第５実施形態によるピクセル回路の第１段階を示す図である。

【図26b】本発明の第５実施形態によるピクセル回路の第１段階を示す図である。

【図27a】本発明の第５実施形態によるピクセル回路の第２段階を示す図である。

【図27b】本発明の第５実施形態によるピクセル回路の第２段階を示す図である。

【図28a】本発明の第５実施形態によるピクセル回路の第３段階を示す図である。

【図28b】本発明の第５実施形態によるピクセル回路の第３段階を示す図である。

【図29a】本発明の第５実施形態によるピクセル回路の第４段階を示す図である。

【図29b】本発明の第５実施形態によるピクセル回路の第４段階を示す図である。

【図30】本発明の第５実施形態によるピクセル回路に印加される基準電圧パルスのシフトを示す波形図である。

【図31】本発明の一実施形態による表示装置を示すブロック図である。

【図32】図３１に示された表示パネルの断面構造を示す断面図である。

【図33】本発明の第１実施形態によるゲート駆動部を示す図である。

【図34】本発明の第２実施形態によるゲート駆動部を示す図である。

【図35】本発明の第１実施形態による選択的ピクセル駆動方法を示すフローチャートである。

【図36】本発明の第２実施形態による選択的ピクセル駆動方法を示すフローチャートである。

【図37】フレーム間パターンまたは場面転換時にのみ補償段階が設定される一例を示す図である。

【図38】ピクセルライン間の階調変化量が大きいときにのみまたはパターン変更時にのみ補償段階が設定される一例を示す図である。

【図39】補償段階が設定されたゲート駆動部の出力シグナルと補償段階がないゲート駆動部の出力シグナルの一例を示す図である。

【発明を実施するための形態】

【0018】

本発明のメリットおよび特徴、そしてそれらを達成する方法は、添付の図面と共に詳細に後述されている実施形態を参照することにより、明らかになるだろう。本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で構成され、単に実施形態は、本発明の開示が完全にし、本発明の属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によって定義されるのみである。

【0019】

本発明の実施形態を説明するための図面に開示された形状、サイズ、割合、角度、個数などは、例示的なものであるから、本発明は、図面に示された事項に限定されるものではない。明細書全体にわたって、同一の参照符号は、実質的に同一の構成要素を指す。また、本発明を説明するに際して、関連した公知技術に関する具体的な説明が本発明の要旨を不明にすることができると判断される場合、その詳細な説明を省略する。

【0020】

本明細書上で言及された「具備する」、「含む」、「有する」、「なる」などが使用される場合、「～のみ」が使用されない以上、他の部分が追加されてもよい。構成要素を単数で表現した場合に、特に明示的な記載事項がない限り、複数と解釈することができる。

【0021】

構成要素を解釈するに際して、別途の明示的記載がなくても、誤差範囲を含むものと解釈する。

【0022】

位置関係に対する説明の場合、例えば、「～上に」、「～上部に」、「～下部に」、「～側に」などで二つの構成要素の間に位置関係が説明される場合、「すぐに」または「直接」が使用されない限り、その構成要素の間に一つ以上の他の構成要素が介在されてもよい。

【0023】

構成要素を区分するために、第１、第２などが使用できるが、この構成要素は、構成要素の前についた序数や構成要素名称でその機能や構造が制限されない。

【0024】

以下の実施形態は、部分的にまたは全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動および駆動が可能である。各実施形態が相互に対し独立して実施可能であり、または、関連関係で共に実施可能である。

【0025】

ピクセルそれぞれは、カラーを構成するために、カラーが互いに異なる複数のサブピクセルに分けられ、サブピクセルそれぞれは、スイッチ素子または駆動素子に用いられるトランジスターを含む。このようなトランジスターは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で構成されることができる。

【0026】

表示装置の駆動回路は、入力映像のピクセルデータをピクセルに書き込む。平板表示装置の駆動回路は、データシグナルをデータラインに供給するデータ駆動部と、ゲートシグナルをゲートラインに供給するゲート駆動部などを含む。

【0027】

本発明の表示装置においてピクセル回路は、複数のトランジスターを含んでもよい。トランジスターは、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）構造のＴＦＴで構成されることができ、酸化物半導体を含むＯｘｉｄｅ ＴＦＴまたは低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ、ＬＴＰＳ）を含むＬＴＰＳ ＴＦＴでありうる。以下では、ピクセル回路を構成するトランジスターは、Ｏｘｉｄｅ ＴＦＴで構成されたｎチャネルＯｘｉｄｅ ＴＦＴで構成された例を中心に説明されるが、本発明はこれに限らない。

【0028】

トランジスターは、ゲート（ｇａｔｅ）、ソース（ｓｏｕｒｃｅ）およびドレイン（ｄｒａｉｎ）を含む３電極素子である。ソースは、キャリア（ｃａｒｒｉｅｒ）をトランジスターに供給する電極である。トランジスター内でキャリアは、ソースから流れ始める。ドレインは、トランジスターにおいてキャリアが外部に出る電極である。トランジスターにおいてキャリアのフローは、ソースからドレインに流れる。ｎチャネルトランジスターの場合、キャリアが電子（ｅｌｅｃｔｒｏｎ）であるから、ソースからドレインに電子が流れることができるようにソース電圧がドレイン電圧より低い電圧を有する。ｎチャネルトランジスターにおいて電流の方向は、ドレインからソース側に流れる。ｐチャネルトランジスターの場合、キャリアが正孔（ｈｏｌｅ）であるから、ソースからドレインに正孔が流れることができるようにソース電圧がドレイン電圧より高い。ｐチャネルトランジスターにおいて正孔がソースからドレイン側に流れるので、電流がソースからドレイン側に流れる。トランジスターのソースとドレインは、固定されたものではないことに注意しなければならない。例えば、ソースとドレインは、印加電圧によって変更可能である。したがって、トランジスターのソースとドレインに起因して発明が制限されない。以下の説明において、トランジスターのソースとドレインを第１および第２電極と称することとする。

【0029】

ゲートシグナルは、ゲートオン電圧（Ｇａｔｅ Ｏｎ Ｖｏｌｔａｇｅ）とゲートオフ電圧（Ｇａｔｅ Ｏｆｆ Ｖｏｌｔａｇｅ）の間でスイング（ｓｗｉｎｇ）することができる。トランジスターは、ゲートオン電圧に応答してオン（ｔｕｒｎ－ｏｎ）にされるのに対し、ゲートオフ電圧に応答してオフ（ｔｕｒｎ－ｏｆｆ）にされる。ｎチャネルトランジスターの場合に、ゲートオン電圧は、ゲートハイ電圧（Ｇａｔｅ Ｈｉｇｈ Ｖｏｌｔａｇｅ、ＶＧＨおよびＶＥＨ）であり、ゲートオフ電圧は、ゲートロー電圧（Ｇａｔｅ Ｌｏｗ Ｖｏｌｔａｇｅ、ＶＧＬおよびＶＥＨ）でありうる。

【0030】

以下、添付の図面を参照して本発明の多様な実施形態を詳細に説明する。以下の実施形態において、表示装置は、有機発光表示装置を中心に説明されるが、本発明はこれに限らない。

【0031】

図１を参照すると、本発明の第１実施形態によるピクセル回路は、発光素子ＥＬ、複数のスイッチ素子Ｔ１～Ｔ５、駆動素子ＤＴ、およびキャパシタＣｓｔなどを含む。スイッチ素子Ｔ１～Ｔ５と駆動素子ＤＴは、ｐチャネルトランジスターで構成されることができるが、これに限らない。

【0032】

このピクセル回路には、データ電圧ＶｄａｔａとゲートシグナルＳＣＡＮ１、ＳＣＡＮ２、ＥＭが印加される。ゲートシグナルＳＣＡＮ１、ＳＣＡＮ２、ＥＭは、ゲートオン電圧ＶＧＬ、ＶＥＬとゲートオフ電圧ＶＧＨ、ＶＥＨとの間でスイング（ｓｗｉｎｇ）するパルスを含む。また、ピクセル回路には、ピクセル駆動電圧ＶＤＤ、低電位の電源電圧ＶＳＳ、基準電圧Ｖｒｅｆなどの定電圧（またはＤＣ電圧）が印加される。ピクセル回路に印加される定電圧は、ＶＤＤ＞Ｖｒｅｆ＞ＶＳＳに設定される。ゲートオフ電圧ＶＧＨ、ＶＥＨは、ピクセル駆動電圧ＶＤＤより高い電圧に、ゲートオン電圧ＶＧＬ、ＶＥＬは、低電位の電源電圧ＶＳＳより低い電圧にそれぞれ設定されることができる。データ電圧Ｖｄａｔａは、低電位の電圧ＶＳＳより高く、ピクセル駆動電圧ＶＤＤより低い電圧範囲を有する。基準電圧Ｖｒｅｆは、データ電圧範囲内の特定電圧に設定されることができる。

【0033】

発光素子ＥＬは、ＯＬＥＤで構成されることができる。ＯＬＥＤは、アノード電極とカソード電極との間に形成された有機化合物層を含む。有機化合物層は、正孔注入層ＨＩＬ、正孔輸送層ＨＴＬ、発光層ＥＭＬ、電子輸送層ＥＴＬおよび電子注入層ＥＩＬなどを含んでもよいが、これに限らない。発光素子ＥＬのアノード電極は、第４ノードＤに連結される。ＯＬＥＤのカソード電極は、低電位の電源電圧ＶＳＳが印加されるＶＳＳライン４２またはＶＳＳ電極に連結される。

【0034】

駆動素子ＤＴは、ゲート－ソース間電圧Ｖｇｓによって発生する電流を発光素子ＥＬに供給して発光素子ＥＬを駆動する。駆動素子ＤＴは、第２ノードＢに連結されたゲート電極、ピクセル駆動電圧ＶＤＤが印加されるＶＤＤライン４１に連結された第１電極、および第３ノードＣに連結された第２電極を含む。

【0035】

キャパシタＣｓｔは、第１ノードＡと第２ノードＢとの間に連結される。第１ノードＡは、第１スイッチ素子Ｔ１の第２電極、第３スイッチ素子Ｔ３の第１電極、およびキャパシタＣｓｔの第１電極に連結される。第２ノードＢは、キャパシタＣｓｔの第２電極、駆動素子ＤＴのゲート電極、および第２スイッチ素子Ｔ２の第１電極に連結される。キャパシタＣｓｔにサンプリングされた駆動素子ＤＴのしきい値電圧Ｖｔｈ分だけ補償されたデータ電圧Ｖｄａｔａが充電される。したがって、サブピクセルそれぞれにおいてデータ電圧Ｖｄａｔａは、駆動素子ＤＴのしきい値電圧Ｖｔｈ分だけ補償されるため、サブピクセルで駆動素子の特性ばらつきが補償されて、均一な駆動特性で駆動されることができる。

【0036】

スイッチ素子Ｔ１～Ｔ５は、自分のゲート電極に印加されるゲートオン電圧ＶＧＬ、ＶＥＬによってオンにされ、ゲートオフ電圧ＶＧＨ、ＶＥＨによってオフにされる。

【0037】

第１スイッチ素子Ｔ１は、第１スキャンパルスＳＣＡＮ１に応答してデータ電圧Ｖｄａｔａを第１ノードＡに供給する。第１スイッチ素子Ｔ１は、第１ゲートライン３１に連結されたゲート電極、データライン２１に連結された第１電極、および第１ノードＡに連結された第２電極を含む。第１スキャンパルスＳＣＡＮ１は、ゲートオン電圧ＶＧＬのパルスで発生することができる。第１スキャンパルスＳＣＡＮ１のパルス幅（ｐｕｌｓｅ ｗｉｄｔｈ）は、略１水平期間１Ｈ程度に設定されることができる。

【0038】

第２スイッチ素子Ｔ２は、第２スキャンパルスＳＣＡＮ２に応答して第２ノードＢと第３ノードＣを連結して、駆動素子ＤＴがダイオード（Ｄｉｏｄｅ）として動作するようにする。第２スイッチ素子Ｔ２は、第２ゲートライン３２に連結されたゲート電極、第２ノードＢに連結された第１電極、および第３ノードＣに連結された第２電極を含む。第２スキャンパルスＳＣＡＮ２は、第２ゲートライン３２を介してピクセル回路に印加される。

【0039】

第３スイッチ素子Ｔ３は、発光制御パルス（以下、「ＥＭパルス」という）に応答して基準電圧Ｖｒｅｆを第１ノードＡに供給する。第３スイッチ素子Ｔ３は、第３ゲートライン３３に連結されたゲート電極、第１ノードＡに連結された第１電極、およびＶｒｅｆライン４３に連結された第２電極を含む。ＥＭパルスＥＭは、１水平期間より長いパルス幅を有するゲートオフ電圧ＶＥＨのパルスで発生する。ＥＭパルスＥＭが印加される第３ゲートライン３３の電圧がゲートオン電圧ＶＥＬであるとき、ピクセル駆動電圧ＶＤＤと発光素子ＥＬとの間に電流路（ｃｕｒｒｅｎｔ ｐａｔｈ）が形成されることができる。

【0040】

第４スイッチ素子Ｔ４は、ＥＭパルスＥＭに応答して発光素子ＥＬの電流路をスイッチングする。第４スイッチ素子Ｔ４のゲート電極は、第３ゲートライン３３に連結される。第４スイッチ素子Ｔ４の第１電極は、第３ノードＣに連結され、第４スイッチ素子Ｔ４の第２電極は、第４ノードＤに連結される。

【0041】

第５スイッチ素子Ｔ５は、第２スキャンパルスＳＣＡＮ２に応答して第４ノードＢに基準電圧Ｖｒｅｆを供給する。第５スイッチ素子Ｔ５は、第２ゲートライン３２に連結されたゲート電極、Ｖｒｅｆライン４３に連結された第１電極、および第４ノードＤに連結された第２電極を含む。

【0042】

図１に示されたピクセル回路において、第１スキャンパルスＳＣＡＮ１が発生する前に、すなわち、駆動素子ＤＴのしきい値電圧Ｖｔｈがサンプリングされる前に、第３ノードＣにピクセル駆動電圧ＶＤＤ以上の電圧が印加されて、ゲート－ソース間電圧Ｖｇｓでソース－ドレイン間のチャネルをあらかじめ形成して、以前のデータ電圧の影響なしに、駆動素子ＤＴのしきい値電圧をサンプリングし、駆動素子ＤＴがゲート－ソース間電圧で駆動されることができる。

【0043】

このピクセル回路の駆動方法について図２ａ～図５ｂと関連して詳細に説明することとする。ピクセル回路は、図２ａ～図５ｂに示されたように、ピクセル回路が初期化される第１段階（または初期化段階）ＩＮＩ、駆動素子ＤＴのしきい値電圧サンプリング前に、駆動素子ＤＴのドレイン－ソース間チャネルをあらかじめ形成する第２段階（または補償段階）ＯＢＳ、ピクセル回路にピクセルデータが書き込まれ、駆動素子ＤＴのしきい値電圧Ｖｔｈがサンプリングされる第３段階（またはサンプリング段階）ＳＡＭ、および発光素子ＥＬが駆動される第４段階（または発光素子の駆動段階）ＥＭＩに分けられて駆動されることができる。

【0044】

図２ａおよび図２ｂは、図１に示されたピクセル回路の第１段階ＩＮＩを示す図である。図２ａは、第１段階ＩＮＩでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図２ｂは、第１段階ＩＮＩでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0045】

図２ａおよび図２ｂを参照すると、第１段階ＩＮＩで第２ゲートライン３２にゲートオン電圧ＶＧＬの第２スキャンパルスＳＣＡＮ２が印加される。ここで、第１ゲートライン３１は、ゲートオフ電圧ＶＧＨであり、第３ゲートライン３３は、ゲートオン電圧ＶＥＬである。したがって、第１段階ＩＮＩで第２～第５スイッチ素子Ｔ２～Ｔ５がオンにされて、主要ノードＡ～ＤとキャパシタＣｓｔが初期化される。

【0046】

第１段階ＩＮＩで、第１～第４ノードＡ～Ｄそれぞれは、基準電圧Ｖｒｅｆに初期化される。第１段階ＩＮＩで駆動素子ＤＴがオンにされ、発光素子ＥＬはオフにされる。第１段階ＩＮＩで発光素子ＥＬのアノード電極に印加される基準電圧Ｖｒｅｆと、カソード電極に印加される低電位の電源電圧ＶＳＳ間の電圧差は、発光素子ＥＬのしきい値電圧より低い。

【0047】

図３ａおよび図３ｂは、図１に示されたピクセル回路の第２段階ＯＢＳを示す図である。図３ａは、第２段階ＯＢＳでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図３ｂは、第２段階ＯＢＳでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0048】

図３ａおよび図３ｂを参照すると、第２段階ＯＢＳは、駆動素子ＤＴの第１および第２電極にピクセル駆動電圧ＶＤＤを印加して、第３段階ＳＡＭの前に駆動素子ＤＴのドレイン－ソース間チャネルをあらかじめ形成することによって、ピクセルデータの階調値が大きく変わるとき、例えば、ブラック（Ｂｌａｃｋ）階調からホワイト（Ｗｈｉｔｅ）階調に変わるとき、駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓが変動または反転（ｉｎｖｅｒｓｉｏｎ）過程に必要なしきい値電圧Ｖｔｈを低減することができる。第２段階ＯＢＳに起因して、駆動素子ＤＴのしきい値電圧サンプリング（Ｖｔｈ Ｓａｍｐｌｉｎｇ）時点で以前のデータ電圧によるゲート－ソース間電圧Ｖｇｓに起因したしきい値電圧Ｖｔｈの影響を受けずに常に固定されたゲート－ソース間電圧Ｖｇｓで駆動素子ＤＴが駆動されて、同じしきい値電圧Ｖｔｈでチャネルを形成することができる。

【0049】

駆動素子ＤＴは、キャパシタＣｓｔに充電された以前のデータ電圧に影響を受けずに常に固定されたゲート－ソース間電圧Ｖｇｓに決定されるドレイン－ソース間チャネルを形成することができる。

【0050】

第２段階ＯＢＳで第２スキャンパルスＳＣＡＮ２は、ゲートオフ電圧ＶＧＨに反転し、ゲートオフ電圧ＶＥＨのＥＭパルスが発生する。ここで、第１～第３ゲートライン３１、３２、３３は、ゲートオフ電圧ＶＧＨ、ＶＥＨである。したがって、第２段階ＯＢＳで第１～第５スイッチ素子Ｔ１～Ｔ５がオフにされ、駆動素子ＤＴはオン状態に維持される。

【0051】

駆動素子ＤＴは、第１段階ＩＮＩでオンにされて、第２段階ＯＢＳでもオン状態に維持される。したがって、第２段階ＯＢＳで第３ノードＣの電圧は、ピクセル駆動電圧ＶＤＤに変わって、駆動素子ＤＴは、負の絶対値が大きくなるゲート－ソース間電圧Ｖｇｓで駆動される。第２段階ＯＢＳは、毎フレームごとに同じ時間に設定されるので、駆動素子ＤＴは、毎フレーム期間ごとに第２段階ＯＢＳで常に固定されたまたは同じゲート－ソース間電圧Ｖｇｓで駆動されることができる。

【0052】

第２段階ＯＢＳで駆動素子ＤＴの第１および第２電極にピクセル駆動電圧ＶＤＤより高い電圧を印加することができる。この場合、第２段階ＯＢＳの効果が向上することができる。一例として、第２段階ＯＢＳでピクセル駆動電圧ＶＤＤがさらに高くなる。

【0053】

図４ａおよび図４ｂは、図１に示されたピクセル回路の第３段階ＳＡＭを示す図である。図４ａは、第３段階ＳＡＭでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図４ｂは、第３段階ＳＡＭでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0054】

図４ａおよび図４ｂを参照すると、第３段階ＳＡＭでピクセル回路にピクセルデータが書き込まれ、駆動素子ＤＴのしきい値電圧Ｖｔｈがサンプリングされて、キャパシタＣｓｔに保持される。

【0055】

第３段階ＳＡＭでピクセルデータのデータ電圧Ｖｄａｔａに同期する第１および第２スキャンパルスＳＣＡＮ１、ＳＣＡＮ２がゲートオン電圧ＶＧＬで発生する。ここで、ＥＭパルスＥＭは、ゲートオフ電圧ＶＥＨを維持する。したがって、第３段階ＳＡＭで第１、第２、および第５スイッチ素子Ｔ１、Ｔ２、Ｔ５がオンにされるのに対し、第３および第４スイッチ素子Ｔ３、Ｔ４はオフ状態である。

【0056】

第３段階ＳＡＭで第１ノードＡにピクセルデータのデータ電圧Ｖｄａｔａが印加され、第２ノードＢの電圧は、ＶＤＤ－Ｖｔｈに変わる。ここで、「Ｖｔｈ」は、駆動素子ＤＴのしきい値電圧である。第３段階ＳＡＭで、第３ノードＣの電圧は、ＶＤＤからＶＤＤ－Ｖｔｈに変わる。

【0057】

第３段階ＳＡＭと第４段階ＥＭＩとの間にホールド期間ＨＯＬＤが設定されることができる。ホールド期間ＨＯＬＤ中、スキャンシグナルＳＣＡＮ１、ＳＣＡＮ２がゲートオフ電圧ＶＧＨに反転する。ここで、ゲートライン３１、３２、３３の電圧がゲートオフ電圧ＶＧＨ、ＶＥＨであるから、すべてのスイッチ素子Ｔ１～Ｔ５がオフにされ、第１、第２、および第４ノードＡ、Ｂ、Ｄがフローティング（ｆｌｏａｔｉｎｇ）となる。

【0058】

図５ａおよび図５ｂは、図１に示されたピクセル回路の第４段階ＥＭＩを示す図である。図５ａは、第４段階ＥＭＩでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図５ｂは、第４段階ＥＭＩでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0059】

図５ａおよび図５ｂを参照すると、第４段階ＥＭＩでＥＭパルスＥＭがゲートオン電圧ＶＥＬに反転する。第４段階ＥＭＩで第１および第２ゲートライン３１、３２の電圧は、ゲートオフ電圧ＶＧＨであり、第３ゲートライン３３の電圧は、ゲートオン電圧ＶＥＬである。その結果、第４段階ＥＭＩで第１、第２、および第５スイッチ素子Ｔ１、Ｔ２、Ｔ５がオフにされるのに対し、第３および第４スイッチ素子Ｔ３、Ｔ４はオンにされる。

【0060】

第４段階ＥＭＩで第１ノードＡに基準電圧Ｖｒｅｆが印加されてキャパシタカップリング（Ｃａｐａｃｉｔｏｒ ｃｏｕｐｌｉｎｇ）を介してデータ電圧Ｖｄａｔａが第２ノードＢに伝達される。ここで、第２ノードＢの電圧は、ＶＤＤ－Ｖｔｈ－Ｖｄａｔａ＋Ｖｒｅｆに変わり、第４ノードＤの電圧は、駆動素子ＤＴのチャネル電流によって決定される発光素子ＥＬのアノード電圧ＶＯＬＥＤである。第４段階ＥＭＩで発光素子ＥＬは、駆動素子ＤＴからの電流によって発光することができる。

【0061】

図６ａおよび図６ｂは、本発明の第２実施形態によるピクセル回路の第１段階ＩＮＩを示す図である。図６ａは、第１段階ＩＮＩでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図６ｂは、第１段階ＩＮＩでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0062】

本発明の第２実施形態によるピクセル回路において、基準電圧Ｖｒｅｆは、第１および第２基準電圧Ｖｒｅｆに分けられる。第１基準電圧Ｖｒｅｆは、前述した第１実施形態と実質的に同じ電圧に設定されて、ピクセルのブラック輝度の変化がないようにし、第２基準電圧Ｖｒｅｆは、第１基準電圧Ｖｒｅｆ１より低い電圧に設定されて、第２段階ＯＢＳの効果を向上させることができる。第２基準電圧Ｖｒｅｆ２は、第１基準電圧Ｖｒｅｆ１より低く、低電位の電源電圧ＶＳＳより高い電圧に設定されることができる。この実施形態は、図６ａに示されたように、第２基準電圧Ｖｒｅｆが印加される第２のＶｒｅｆライン４３２が追加されてもよい。図６ａ、図７ａ、図８ａおよび図９ａに示されたように、第２実施形態は、前述した第１実施形態に比べて、第３および第５スイッチ素子Ｔ３２、Ｔ５２に連結されたＶｒｅｆライン４３１、４３２が分離したことから差異があり、その他の構成要素は、第１実施形態と実質的に同一である。

【0063】

本発明の第２実施形態によるピクセル回路において第１実施形態と実質的に同じ構成要素については、同じ図面符号を付加し、それに関する詳細な説明を省略する。第２実施形態によるピクセル回路に印加されるゲートシグナルは、前述した第１実施形態と実質的に同一である。

【0064】

本発明の第２実施形態によるピクセル回路において、第３スイッチ素子Ｔ３２は、第３ゲートライン３３に連結されたゲート電極、第１ノードＡに連結された第１電極、および第１基準電圧Ｖｒｅｆ１が印加される第１のＶｒｅｆライン４３１に連結された第２電極を含む。第５スイッチ素子Ｔ５２は、第２ゲートライン３２に連結されたゲート電極、第２基準電圧Ｖｒｅｆ２が印加される第２のＶｒｅｆライン４３２に連結された第１電極、および第４ノードＤに連結された第２電極を含む。

【0065】

図６ａおよび図６ｂを参照すると、このピクセル回路の駆動方法について図６ａ～図６ｂと関連して詳細に説明することとする。このピクセル回路は、第１段階ＩＮＩ、第２段階ＯＢＳ、第３段階ＳＡＭ、および第４段階ＥＭＩに分けられて駆動されることができる。

【0066】

第１段階ＩＮＩで第２ゲートライン３２にゲートオン電圧ＶＧＬの第２スキャンパルスＳＣＡＮ２が印加される。ここで、第１ゲートライン３１は、ゲートオフ電圧ＶＧＨであり、第３ゲートライン３３は、ゲートオン電圧ＶＥＬである。したがって、第１段階ＩＮＩで第２～第５スイッチ素子Ｔ２～Ｔ５がオンにされて、主要ノードＡ～ＤとキャパシタＣｓｔが初期化される。

【0067】

第１段階ＩＮＩで第１ノードＡは、第１基準電圧Ｖｒｅｆ１に初期化され、第２～第４ノードＢ、Ｃ、Ｄそれぞれは、第１基準電圧Ｖｒｅｆ１より低い第２基準電圧Ｖｒｅｆ２に初期化される。第１段階ＩＮＩで駆動素子ＤＴがオンにされ、発光素子ＥＬはオフにされる。

【0068】

図７ａおよび図７ｂは、本発明の第２実施形態によるピクセル回路の第２段階ＯＢＳを示す図である。図７ａは、第２段階ＯＢＳでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図７ｂは、第２段階ＯＢＳでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0069】

図７ａおよび図７ｂを参照すると、第２段階ＯＢＳは、駆動素子ＤＴの第１および第２電極にピクセル駆動電圧ＶＤＤを印加して駆動素子ＤＴのドレイン－ソース間チャネルをあらかじめ形成する。第２段階ＯＢＳは、ピクセルデータの階調が大きく変わるとき、例えば、ブラック階調からホワイト階調に変わるとき、駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓが変動または反転（ｉｎｖｅｒｓｉｏｎ）過程に必要なしきい値電圧Ｖｔｈを低くすることができる。このような第２段階ＯＢＳに起因して、駆動素子ＤＴは、キャパシタＣｓｔに充電された以前のデータ電圧に影響を受けずに常に固定されたゲート－ソース間電圧Ｖｇｓに決定されるドレイン－ソース間チャネルを形成することができる。

【0070】

第２段階ＯＢＳで第２スキャンパルスＳＣＡＮ２は、ゲートオフ電圧ＶＧＨに反転し、ゲートオフ電圧ＶＥＨのＥＭパルスが発生する。ここで、第１～第３ゲートライン３１、３２、３３は、ゲートオフ電圧ＶＧＨ、ＶＥＨである。したがって、第２段階ＯＢＳで第１～第５スイッチ素子Ｔ１～Ｔ５がオフにされ、駆動素子ＤＴはオン状態に維持される。

【0071】

第２段階ＯＢＳで、第１ノードＡの電圧は、第１基準電圧Ｖｒｅｆ１であり、第２ノードＢの電圧は、第２基準電圧Ｖｒｅｆ２である。そして、第３ノードＣの電圧は、ピクセル駆動電圧ＶＤＤである。

【0072】

駆動素子ＤＴは、第１段階ＩＮＩでオンにされて、第２段階ＯＢＳでもオン状態に維持される。したがって、第２段階ＯＢＳで第３ノードＣの電圧は、ピクセル駆動電圧ＶＤＤに変わって、駆動素子ＤＴは、負の絶対値が大きくなるゲート－ソース間電圧Ｖｇｓで駆動される。第２段階ＯＢＳは、毎フレームごとに同じ時間に設定されるので、駆動素子ＤＴは、毎フレーム期間ごとに第２段階ＯＢＳで常に固定されたまたは同じゲート－ソース間電圧Ｖｇｓで駆動されることができる。

【0073】

一方、第２段階ＯＢＳで駆動素子ＤＴの第１および第２電極にピクセル駆動電圧ＶＤＤより高い電圧を印加することができる。この場合、第２段階ＯＢＳの効果がさらに向上することができる。

【0074】

図８ａおよび図８ｂは、本発明の第２実施形態によるピクセル回路の第３段階ＳＡＭを示す図である。図８ａは、第３段階ＳＡＭでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図８ｂは、第３段階ＳＡＭでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0075】

図８ａおよび図８ｂを参照すると、第３段階ＳＡＭでピクセル回路にピクセルデータが書き込まれ、駆動素子ＤＴのしきい値電圧Ｖｔｈがサンプリングされて、キャパシタＣｓｔに保持される。

【0076】

第３段階ＳＡＭでピクセルデータのデータ電圧Ｖｄａｔａに同期する第１および第２スキャンパルスＳＣＡＮ１、ＳＣＡＮ２がゲートオン電圧ＶＧＬで発生する。ここで、ＥＭパルスＥＭは、ゲートオフ電圧ＶＥＨを維持する。したがって、第３段階ＳＡＭで第１、第２、および第５スイッチ素子Ｔ１、Ｔ２、Ｔ５がオンにされるのに対し、第３および第４スイッチ素子Ｔ３、Ｔ４はオフ状態である。

【0077】

第３段階ＳＡＭで第１ノードＡにピクセルデータのデータ電圧Ｖｄａｔａが印加され、第２ノードＢの電圧は、ＶＤＤ－Ｖｔｈに変わる。第３段階ＳＡＭで、第３ノードＣの電圧は、ＶＤＤからＶＤＤ－Ｖｔｈに変わる。

【0078】

第３段階ＳＡＭと第４段階ＥＭＩとの間にホールド期間ＨＯＬＤが設定されることができる。ホールド期間ＨＯＬＤ中、スキャンシグナルＳＣＡＮ１、ＳＣＡＮ２がゲートオフ電圧ＶＧＨに反転する。ここで、ゲートライン３１、３２、３２の電圧がゲートオフ電圧ＶＧＨ、ＶＥＨであるから、すべてのスイッチ素子Ｔ１～Ｔ５がオフにされ、第１、第２、および第４ノードＡ、Ｂ、Ｄがフローティング（ｆｌｏａｔｉｎｇ）できる。

【0079】

図９ａおよび図９ｂは、本発明の第２実施形態によるピクセル回路の第４段階ＥＭＩを示す図である。図９ａは、第４段階ＥＭＩでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図９ｂは、第４段階ＥＭＩでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0080】

図９ａおよび図９ｂを参照すると、第４段階ＥＭＩでＥＭパルスＥＭがゲートオン電圧ＶＥＬに反転する。第４段階ＥＭＩで第１および第２ゲートライン３１、３２の電圧は、ゲートオフ電圧ＶＧＨであり、第３ゲートライン３３の電圧は、ゲートオン電圧ＶＥＬである。その結果、第４段階ＥＭＩで第１、第２、および第５スイッチ素子Ｔ１、Ｔ２、Ｔ５がオフにされるのに対し、第３および第４スイッチ素子Ｔ３2、Ｔ４はオンにされる。

【0081】

第４段階ＥＭＩで第１ノードＡに第１基準電圧Ｖｒｅｆ１が印加されて、キャパシタカップリング（Ｃａｐａｃｉｔｏｒ ｃｏｕｐｌｉｎｇ）を介してデータ電圧Ｖｄａｔａが第２ノードＢに伝達される。ここで、第２ノードＢの電圧は、ＶＤＤ－Ｖｔｈ－Ｖｄａｔａ＋Ｖｒｅｆ１に変わり、第４ノードＤの電圧は、駆動素子ＤＴのチャネル電流によって決定される発光素子ＥＬのアノード電圧ＶＯＬＥＤである。第４段階ＥＭＩで発光素子ＥＬは、駆動素子ＤＴからの電流によって発光することができる。

【0082】

本発明の第３実施形態によるピクセル回路は、図１０ａ～図１４ｂに示されたように、ピクセル回路が初期化される第１段階（または初期化段階）ＩＮＩ、駆動素子ＤＴのしきい値電圧サンプリング前に駆動素子ＤＴのドレイン－ソース間チャネルをあらかじめ形成する第２段階（または第１補償段階）ＯＢＳ１、ピクセル回路にピクセルデータが書き込まれ、駆動素子ＤＴのしきい値電圧Ｖｔｈがサンプリングされる第３段階（またはサンプリング段階）ＳＡＭ、発光素子ＥＬのアノード電圧の干渉なしに駆動素子ＤＴのチャネルを形成する第４段階（または第２補償段階）ＯＢＳ２、および発光素子ＥＬが駆動される第５段階（または発光素子の駆動段階）ＥＭＩに分けられて駆動されることができる。

【0083】

本発明の第３実施形態によるピクセル回路において第１実施形態と実質的に同じ構成要素については、同じ図面符号を付加し、それに対する詳細な説明を省略する。

【0084】

本発明の第３実施形態によるピクセル回路において、図１０ａに示されたように、第３スイッチ素子Ｔ３３は、第１のＥＭパルスＥＭ１が印加される第３ゲートライン３３１に連結されたゲート電極、第１ノードＡに連結された第１電極、および基準電圧Ｖｒｅｆが印加されるＶｒｅｆライン４３に連結された第２電極を含む。第４スイッチ素子Ｔ４３は、第２のＥＭパルスＥＭ２が印加される第４ゲートライン３３２に連結されたゲート電極、第３ノードＣに連結された第１電極、および第４ノードＤに連結された第２電極を含む。

【0085】

第１のＥＭパルスＥＭ１は、第２段階ＯＢＳ１の開始タイミングでゲートオフ電圧ＶＥＨで発生し、第４段階ＯＢＳ２の開始タイミングでゲートオン電圧ＶＥＬに反転する。第１のＥＭパルスＥＭ１の電圧は、第５段階ＯＢＳの少なくとも一部の区間でゲートオン電圧ＶＥＬである。第２のＥＭパルスＥＭ２は、第１のＥＭパルスＥＭ１と同時にライジング（ｒｉｓｉｎｇ）し、第１のＥＭパルスＥＭ１より遅くフォーリング（ｆａｌｌｉｎｇ）する。第２のＥＭパルスＥＭ２は、第２段階ＯＢＳ１の開始タイミングでゲートオフ電圧ＶＥＨで発生して、第４段階ＯＢＳ２までゲートオフ電圧ＶＥＨに維持された後、第５段階ＥＭＩでゲートオン電圧ＶＥＬに反転する。

【0086】

図１０ａおよび図１０ｂは、本発明の第３実施形態によるピクセル回路の第１段階ＩＮＩを示す図である。図１０ａは、第１段階ＩＮＩでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図１０ｂは、第１段階ＩＮＩでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0087】

図１０ａおよび図１０ｂを参照すると、第１段階ＩＮＩで第２ゲートライン３２にゲートオン電圧ＶＧＬの第２スキャンパルスＳＣＡＮ２が印加される。ここで、第１ゲートライン３１は、ゲートオフ電圧ＶＧＨであり、第３ゲートライン３３は、ゲートオン電圧ＶＥＬである。したがって、第１段階ＩＮＩで第２～第５スイッチ素子Ｔ２～Ｔ５がオンにされて、主要ノードＡ～ＤとキャパシタＣｓｔが初期化される。

【0088】

第１段階ＩＮＩで第１～第４ノードＡ～Ｄは、基準電圧Ｖｒｅｆに初期化される。第１段階ＩＮＩで駆動素子ＤＴがオンにされ、発光素子ＥＬはオフにされる。

【0089】

図１１ａおよび図１１ｂは、本発明の第３実施形態によるピクセル回路の第２段階ＯＢＳ１を示す図である。図１１ａは、第２段階ＯＢＳ１でピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図１１ｂは、第２段階ＯＢＳ１でピクセル回路に印加されるゲートシグナルを示す波形図である。

【0090】

図１１ａおよび図１１ｂを参照すると、第２段階ＯＢＳ１は、駆動素子ＤＴの第１および第２電極にピクセル駆動電圧ＶＤＤを印加して、駆動素子ＤＴのドレイン－ソース間チャネルをあらかじめ形成する。第２段階ＯＢＳ１は、ピクセルデータの階調が大きく変わるとき、例えば、ブラック階調からホワイト階調に変わるとき、駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓが変動または反転（ｉｎｖｅｒｓｉｏｎ）過程に必要なしきい値電圧Ｖｔｈを低減することができる。このような第２段階ＯＢＳに起因して、駆動素子ＤＴは、キャパシタＣｓｔに充電された以前のデータ電圧に影響を受けずに常に固定されたゲート－ソース間電圧Ｖｇｓに決定されるドレイン－ソース間チャネルを形成することができる。

【0091】

第２段階ＯＢＳ１で第２スキャンパルスＳＣＡＮ２は、ゲートオフ電圧ＶＧＨに反転し、ゲートオフ電圧ＶＥＨの第１および第２のＥＭパルスＥＭ１、ＥＭ２が発生する。ここで、第１～第４ゲートライン３１、３２、３３１、３３２は、ゲートオフ電圧ＶＧＨ、ＶＥＨである。したがって、第２段階ＯＢＳ１で第１～第５スイッチ素子Ｔ１～Ｔ５がオフにされ、駆動素子ＤＴはオン状態に維持される。

【0092】

第２段階ＯＢＳ１で、第１および第２ノードＡ、Ｂの電圧は、基準電圧Ｖｒｅｆであり、第３ノードＣの電圧は、ピクセル駆動電圧ＶＤＤである。

【0093】

一方、第２段階ＯＢＳ１で駆動素子ＤＴの第１および第２電極にピクセル駆動電圧ＶＤＤより高い電圧を印加することができる。この場合、第２段階ＯＢＳ１の効果がさらに向上することができる。

【0094】

図１２ａおよび図１２ｂは、本発明の第３実施形態によるピクセル回路の第３段階ＳＡＭを示す図である。図１２ａは、第３段階ＳＡＭでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図１２ｂは、第３段階ＳＡＭでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0095】

図１２ａおよび図１２ｂを参照すると、第３段階ＳＡＭでピクセル回路にピクセルデータが書き込まれ、駆動素子ＤＴのしきい値電圧Ｖｔｈがサンプリングされて、キャパシタＣｓｔに貯蔵される。

【0096】

第３段階ＳＡＭでピクセルデータのデータ電圧Ｖｄａｔａに同期する第１および第２スキャンパルスＳＣＡＮ１、ＳＣＡＮ２がゲートオン電圧ＶＧＬで発生する。ここで、第１および第２のＥＭパルスＥＭ１、ＥＭ２は、ゲートオフ電圧ＶＥＨを維持する。したがって、第３段階ＳＡＭで第１、第２、および第５スイッチ素子Ｔ１、Ｔ２、Ｔ５がオンにされるのに対し、第３および第４スイッチ素子Ｔ３３、Ｔ４３はオフ状態である。

【0097】

第３段階ＳＡＭで第１ノードＡにピクセルデータのデータ電圧Ｖｄａｔａが印加され、第２ノードＢの電圧は、ＶＤＤ－Ｖｔｈに変わる。第３段階ＳＡＭで、第３ノードＣの電圧は、ＶＤＤからＶＤＤ－Ｖｔｈに変わる。

【0098】

第３段階ＳＡＭと第４段階ＥＭＩとの間にホールド期間ＨＯＬＤが設定されることができる。ホールド期間ＨＯＬＤ中、スキャンシグナルＳＣＡＮ１、ＳＣＡＮ２がゲートオフ電圧ＶＧＨに反転する。ここで、ゲートライン３１、３２、３２の電圧がゲートオフ電圧ＶＧＨ、ＶＥＨであるから、すべてのスイッチ素子Ｔ１～Ｔ５がオフにされ、第１、第２、および第４ノードＡ、Ｂ、Ｄがフローティング（ｆｌｏａｔｉｎｇ）できる。

【0099】

図１３ａおよび図１３ｂは、本発明の第３実施形態によるピクセル回路の第４段階ＯＢＳ２を示す図である。図１３ａは、第４段階ＯＢＳ２でピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図１３ｂは、第４段階ＯＢＳ２でピクセル回路に印加されるゲートシグナルを示す波形図である。

【0100】

図１３ａおよび図１３ｂを参照すると、第４段階ＯＢＳ２は、第１ノードＡに基準電圧Ｖｒｅｆを印加してデータ電圧Ｖｄａｔａを第２ノードＢに伝達しつつ、駆動素子ＤＴの第１および第２電極にピクセル駆動電圧ＶＤＤを印加して駆動素子ＤＴのドレイン－ソース間チャネルを形成する。第４段階ＯＢＳ２は、第５段階ＥＭＩの前に、第４ノードＤの電圧、すなわち、アノード電圧Ｖ_ＯＬＥＤの干渉なしに駆動素子ＤＴのしきい値電圧Ｖｔｈを第３段階ＳＡＭと同様に設定して、ピクセルデータの階調が大きく変わるとき、例えば、入力映像が再現し始める最初フレームで輝度減衰（ｄｅｃａｙ）を改善することができる。

【0101】

第４段階ＯＢＳ２で第１のＥＭパルスＥＭ１は、ゲートオン電圧ＶＥＬに反転する。ここで、スキャンパルスＳＣＡＮ１、ＳＣＡＮ２と第２のＥＭパルスＥＭ２が印加されるゲートライン３１、３２、３３２は、ゲートオフ電圧ＶＧＨ、ＶＥＨである。したがって、第４段階ＯＢＳ２で第３スイッチ素子Ｔ３３と駆動素子ＤＴがオンにされ、第１、第２、第４および第５スイッチ素子Ｔ１、Ｔ２、Ｔ４、Ｔ５がオフにされる。

【0102】

第４段階ＯＢＳ２で、第１ノードＡの電圧は、基準電圧Ｖｒｅｆであり、第２ノードＢの電圧は、ＶＤＤ－Ｖｔｈ－Ｖｄａｔａ＋Ｖｒｅｆである。ここで、第３ノードＣの電圧は、ピクセル駆動電圧ＶＤＤである。

【0103】

一方、第４段階ＯＢＳ２で駆動素子ＤＴの第１および第２電極にピクセル駆動電圧ＶＤＤより高い電圧を印加することができる。

【0104】

図１４ａおよび図１４ｂは、本発明の第３実施形態によるピクセル回路の第５段階ＥＭＩを示す図である。図１４ａは、第５段階ＥＭＩでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図１４ｂは、第５段階ＥＭＩでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0105】

図１４ａおよび図１４ｂを参照すると、第５段階ＥＭＩで第２のＥＭパルスＥＭ２がゲートオン電圧ＶＥＬに反転する。第５段階ＥＭＩでスキャンパルスＳＣＡＮ１、ＳＣＡＮ２が印加されるゲートライン３１、３２の電圧は、ゲートオフ電圧ＶＧＨであり、ＥＭパルスＥＭ１、ＥＭ２が印加されるゲートライン３３１、３３２の電圧は、ゲートオン電圧ＶＥＬである。その結果、第５段階ＥＭＩで第１、第２、および第５スイッチ素子Ｔ１、Ｔ２、Ｔ５がオフにされるのに対し、第３および第４スイッチ素子Ｔ３、Ｔ４はオンにされる。

【0106】

第５段階ＥＭＩで第１ノードＡに基準電圧Ｖｒｅｆが印加されてデータ電圧Ｖｄａｔａが第２ノードＢに伝達される。ここで、第２ノードＢの電圧は、ＶＤＤ－Ｖｔｈ－Ｖｄａｔａ＋Ｖｒｅｆであり、第４ノードＤの電圧は、発光素子ＥＬのアノード電圧ＶＯＬＥＤである。第５段階ＥＭＩで発光素子ＥＬは、駆動素子ＤＴからの電流によって発光することができる。

【0107】

本発明の第４実施形態によるピクセル回路は、前述した第２実施形態のピクセル回路と実質的に同一であり、第３実施形態で設定されたゲートシグナルで駆動される。本発明の第４実施形態によるピクセル回路について図１５ａ～図１９ｂと関連して説明するが、第２および第３実施形態らと実質的に同じ部分については、同じ図面符号を付加し、それに対する詳細な説明を省略することとする。

【0108】

本発明の第４実施形態によるピクセル回路において、図１５ａに示されたように、第３スイッチ素子Ｔ３３は、第１のＥＭパルスＥＭ１が印加される第３ゲートライン３３１に連結されたゲート電極、第１ノードＡに連結された第１電極、および第１基準電圧Ｖｒｅｆ１が印加される第１のＶｒｅｆライン４３１に連結された第２電極を含む。第４スイッチ素子Ｔ４３は、第２のＥＭパルスＥＭ２が印加される第４ゲートライン３３２に連結されたゲート電極、第３ノードＣに連結された第１電極、および第４ノードＤに連結された第２電極を含む。第５スイッチ素子Ｔ５２は、第２ゲートライン３２に連結されたゲート電極、第２基準電圧Ｖｒｅｆ２が印加される第２のＶｒｅｆライン４３２に連結された第１電極、および第４ノードＤに連結された第２電極を含む。第２基準電圧Ｖｒｅｆ２は、第１基準電圧Ｖｒｅｆ１より低い電圧に設定されることができる。

【0109】

図１５ａおよび図１５ｂは、本発明の第４実施形態によるピクセル回路の第１段階ＩＮＩを示す図である。図１５ａは、第１段階ＩＮＩでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図１５ｂは、第１段階ＩＮＩでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0110】

図１５ａおよび図１５ｂを参照すると、第１段階ＩＮＩで第２ゲートライン３２にゲートオン電圧ＶＧＬの第２スキャンパルスＳＣＡＮ２が印加される。ここで、第１ゲートライン３１は、ゲートオフ電圧ＶＧＨであり、第３および第４ゲートライン３３１、３３２は、ゲートオン電圧ＶＥＬである。したがって、第１段階ＩＮＩで第２～第５スイッチ素子Ｔ２～Ｔ５２がオンにされて、主要ノードＡ～ＤとキャパシタＣｓｔが初期化される。

【0111】

第１段階ＩＮＩで第１ノードＡは、第１基準電圧Ｖｒｅｆ１に初期化され、第２～第４ノードＢ～Ｄは、第２基準電圧Ｖｒｅｆ２に初期化される。第１段階ＩＮＩで駆動素子ＤＴがオンにされ、発光素子ＥＬはオフにされる。

【0112】

図１６ａおよび図１６ｂは、本発明の第４実施形態によるピクセル回路の第２段階ＯＢＳ１を示す図である。図１６ａは、第２段階ＯＢＳ１でピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図６１ｂは、第２段階ＯＢＳ１でピクセル回路に印加されるゲートシグナルを示す波形図である。

【0113】

図１６ａおよび図１６ｂを参照すると、第２段階ＯＢＳ１は、駆動素子ＤＴの第１および第２電極にピクセル駆動電圧ＶＤＤを印加して駆動素子ＤＴのドレイン－ソース間チャネルをあらかじめ形成する。

【0114】

第２段階ＯＢＳで第２スキャンパルスＳＣＡＮ２は、ゲートオフ電圧ＶＧＨに反転し、ゲートオフ電圧ＶＥＨの第１および第２のＥＭパルスＥＭ１、ＥＭ２が発生する。ここで、第１～第４ゲートライン３１、３２、３３１、３３２は、ゲートオフ電圧ＶＧＨ、ＶＥＨである。したがって、第２段階ＯＢＳ１で第１～第５スイッチ素子Ｔ１～Ｔ５２がオフにされ、駆動素子ＤＴはオン状態に維持される。

【0115】

第２段階ＯＢＳ１で、第１ノードＡの電圧は、第１基準電圧Ｖｒｅｆ１であり、第２ノードＢの電圧は、第２基準電圧Ｖｒｅｆ２である。ここで、第３ノードＣの電圧は、ピクセル駆動電圧ＶＤＤである。

【0116】

一方、第２段階ＯＢＳ１で駆動素子ＤＴの第１および第２電極にピクセル駆動電圧ＶＤＤより高い電圧を印加することができる。この場合、第２段階ＯＢＳ１の効果がさらに向上することができる。

【0117】

図１７ａおよび図１７ｂは、本発明の第３実施形態によるピクセル回路の第３段階ＳＡＭを示す図である。図１７ａは、第３段階ＳＡＭでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図１７ｂは、第３段階ＳＡＭでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0118】

図１７ａおよび図１７ｂを参照すると、第３段階ＳＡＭでピクセル回路にピクセルデータが書き込まれ、駆動素子ＤＴのしきい値電圧Ｖｔｈがサンプリングされて、キャパシタＣｓｔに貯蔵される。

【0119】

第３段階ＳＡＭでピクセルデータのデータ電圧Ｖｄａｔａに同期する第１および第２スキャンパルスＳＣＡＮ１、ＳＣＡＮ２がゲートオン電圧ＶＧＬで発生する。ここで、第１および第２のＥＭパルスＥＭ１、ＥＭ２は、ゲートオフ電圧ＶＥＨを維持する。したがって、第３段階ＳＡＭで第１、第２、および第５スイッチ素子Ｔ１、Ｔ２、Ｔ５２がオンにされるのに対し、第３および第４スイッチ素子Ｔ３３、Ｔ４３はオフ状態である。

【0120】

第３段階ＳＡＭで第１ノードＡにピクセルデータのデータ電圧Ｖｄａｔａが印加され、第２ノードＢの電圧は、ＶＤＤ－Ｖｔｈに変わる。第３段階ＳＡＭで、第３ノードＣの電圧は、ＶＤＤからＶＤＤ－Ｖｔｈに変わる。

【0121】

第３段階ＳＡＭと第４段階ＥＭＩとの間にホールド期間ＨＯＬＤが設定されることができる。ホールド期間ＨＯＬＤ中、スキャンシグナルＳＣＡＮ１、ＳＣＡＮ２がゲートオフ電圧ＶＧＨに反転する。

【0122】

図１８ａおよび図１８ｂは、本発明の第４実施形態によるピクセル回路の第４段階ＯＢＳ２を示す図である。図１８ａは、第４段階ＯＢＳ２でピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図１８ｂは、第４段階ＯＢＳ２でピクセル回路に印加されるゲートシグナルを示す波形図である。

【0123】

図１８ａおよび図１８ｂを参照すると、第４段階ＯＢＳ２は、第１ノードＡに第１基準電圧Ｖｒｅｆ１を印加してデータ電圧Ｖｄａｔａを第２ノードＢに伝達しつつ、駆動素子ＤＴの第１および第２電極にピクセル駆動電圧ＶＤＤを印加して駆動素子ＤＴのドレイン－ソース間チャネルを形成する。

【0124】

第４段階ＯＢＳ２で第１のＥＭパルスＥＭ１は、ゲートオン電圧ＶＥＬに反転する。ここで、スキャンパルスＳＣＡＮ１、ＳＣＡＮ２と第２のＥＭパルスＥＭ２が印加されるゲートライン３１、３２、３３２は、ゲートオフ電圧ＶＧＨ、ＶＥＨである。したがって、第４段階ＯＢＳ２で第３スイッチ素子Ｔ３３と駆動素子ＤＴがオンにされ、第１、第２、第４および第５スイッチ素子Ｔ１、Ｔ２、Ｔ４３、Ｔ５２がオフにされる。

【0125】

第４段階ＯＢＳ２で、第１ノードＡの電圧は、基準電圧Ｖｒｅｆであり、第２ノードＢの電圧は、ＶＤＤ－Ｖｔｈ－Ｖｄａｔａ＋Ｖｒｅｆ１である。ここで、第３ノードＣの電圧は、ピクセル駆動電圧ＶＤＤである。

【0126】

一方、第４段階ＯＢＳ２で駆動素子ＤＴの第１および第２電極にピクセル駆動電圧ＶＤＤより高い電圧を印加することができる。

【0127】

図１９ａおよび図１９ｂは、本発明の第４実施形態によるピクセル回路の第５段階ＥＭＩを示す図である。図１９ａは、第５段階ＥＭＩでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図１９ｂは、第５段階ＥＭＩでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0128】

図１９ａおよび図１９ｂを参照すると、第５段階ＥＭＩで第２のＥＭパルスＥＭ２がゲートオン電圧ＶＥＬに反転する。第５段階ＥＭＩでスキャンパルスＳＣＡＮ１、ＳＣＡＮ２が印加されるゲートライン３１、３２の電圧は、ゲートオフ電圧ＶＧＨであり、ＥＭパルスＥＭ１、ＥＭ２が印加されるゲートライン３３１、３３２の電圧は、ゲートオン電圧ＶＥＬである。その結果、第５段階ＥＭＩで第１、第２、および第５スイッチ素子Ｔ１、Ｔ２、Ｔ５２がオフにされるのに対し、第３および第４スイッチ素子Ｔ３３、Ｔ４４はオンにされる。

【0129】

第５段階ＥＭＩで第１ノードＡに基準電圧Ｖｒｅｆが印加されてデータ電圧Ｖｄａｔａが第２ノードＢに伝達される。ここで、第２ノードＢの電圧は、ＶＤＤ－Ｖｔｈ－Ｖｄａｔａ＋Ｖｒｅｆ１であり、第４ノードＤの電圧は、発光素子ＥＬのアノード電圧ＶＯＬＥＤである。第５段階ＥＭＩで発光素子ＥＬは、駆動素子ＤＴからの電流によって発光することができる。

【0130】

以下、ピクセル回路の第２段階ＯＢＳについて図２０～図２４と関連して詳細に説明する。

【0131】

図２０は、駆動素子ＤＴの平衡状態の伝達曲線（Ｅｑｕｉｌｉｂｒｉｕｍ ｔｒａｎｓｆｅｒ ｃｕｒｖｅ）（ａ）と、非平衡状態の伝達曲線（Ｎｏｎ－ｅｑｕｉｌｉｂｒｉｕｍ ｔｒａｎｓｆｅｒ ｃｕｒｖｅ）（ｂ）を示す。図２０で横軸は、駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓであり、縦軸は、駆動素子ＤＴのドレイン－ソース間電流Ｉｄｓである。図２１は、駆動素子ＤＴがオフ状態からオンにされるときのゲート－ソース間電圧Ｖｇｓである。図２２は、駆動素子ＤＴがオフ状態からオンにされるとき、駆動素子ＤＴが平衡状態から非平衡状態に変わった後にさらに平衡状態に変わる過程で発生するドレイン－ソース間電流の絶対値｜Ｉｄｓ｜を示す。図２３は、駆動素子ＤＴが平衡状態から非平衡状態に変わった後にさらに平衡状態に変わる過程で変わる駆動素子ＤＴのしきい値電圧Ｖｔｈを示す。

【0132】

図２０～図２４を参照すると、駆動素子ＤＴがオフ状態でオンにされた状況、例えば、表示装置の電源がオンとされた直後、入力映像が再現し始める第１フレームで駆動素子ＤＴがオンにされるとき、駆動素子ＤＴは、平衡状態の伝達曲線（ａ）の電流Ｉｄｓから非平衡状態の伝達曲線（ｂ）の電流Ｉｄｓを発生する。非平衡状態の伝達曲線（ｂ）であるとき、電子ｅ－と正孔ｈ＋が固有の時定数（Ｔｉｍｅ ｃｏｎｓｔａｎｔ）を有してトラップサイト（ｔｒａｐ ｓｉｔｅ）にトラッピングまたはデトラッピング（ｔｒａｐｐｉｎｇ／ｄｅ－ｔｒａｐｐｉｎｇ）しながら、駆動素子ＤＴは、平衡状態（３）に戻る。

【0133】

表示装置の電源がオンとされた直後、入力映像が再現し始める第１フレームでピクセルデータは、ブラック階調からホワイト階調に変わることができる。ここで、駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓの変動（Ｉｎｖｅｒｓｉｏｎ）が発生することになるが、非平衡状態で変動が発生するので、駆動素子ＤＴのヒステリシス（Ｈｙｓｔｅｒｅｓｉｓ）特性によってしきい値電圧Ｖｔｈが非常に大きく変動する。このようにしきい値電圧Ｖｔｈが大きく変わるとき、第１フレームに駆動素子ＤＴのしきい値電圧Ｖｔｈは、データ電圧Ｖｄａｔａの影響を受けて変わることができる。ピクセルデータの階調がブラック階調からホワイト階調に変わった後、以後、連続するフレームでホワイト階調に維持されるとき、駆動素子ＤＴのゲート－ソース間電圧の変化量ΔＶｇｓがフレーム別に変わることができ、ブラック階調からホワイト階調に変わる第１フレーム対比所定時間が経過した後のフレームで非常に小さくなる。第１フレーム対比所定時間経過後のフレーム、例えば、第４フレームで駆動素子ＤＴのしきい値電圧変化量ΔＶｔｈの差異に起因して、第４フレーム対比第１フレームで輝度が低くなって、ＦＦＲ（Ｆｉｒｓｔ Ｆｒａｍｅ Ｒｅｓｐｏｎｓｅ）が悪化することができる。

【0134】

第２段階ＯＢＳは、駆動素子ＤＴのしきい値電圧サンプリング前に常に同じゲート－ソース間電圧Ｖｇｓを負（－）の絶対値が大きくする。そのため、駆動素子ＤＴのしきい値電圧Ｖｇｓが以前のフレームに設定されたデータ電圧Ｖｄａｔａの影響を受けずに、毎フレームごとに第２段階ＯＢＳ駆動時に同じゲート－ソース間電圧Ｖｇｓで駆動素子ＤＴのドレイン－ソース間チャネルが形成されて、第１フレームと以後所定時間経過後にフレーム間に駆動素子ＤＴのゲート－ソース間電圧ΔＶｇｓの差異が小さくなることによって、駆動素子ＤＴのしきい値電圧変化量ΔＶｔｈの差異が減少して、ＦＦＲ特性が改善されることができる。

【0135】

第２段階ＯＢＳで第３ノードＣに印加される電圧が大きいほど駆動素子ＤＴのサンプリング完了時点で駆動素子ＤＴのしきい値電圧Ｖｔｈが低くなり、第２段階ＯＢＳで第３ノードＣの電圧が特定電圧より高くなると、サンプリング完了時点で駆動素子ＤＴのしきい値電圧Ｖｔｈは、平衡状態のしきい値電圧Ｖｔｈと同一になる。図２４は、第２段階ＯＢＳで第３ノードＣの電圧が３Ｖ、４Ｖ、および６Ｖであるとき、駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓ［Ｖ］としきい値電圧Ｖｔｈ［Ｖ］の変化を示すシミュレーション結果である。

【0136】

第１フレームＦ１以前の状態でピクセル回路に設定されたデータ電圧は、ブラック階調電圧であると仮定し、第１～第６フレームＦ１～Ｆ６でピクセル回路に書き込まれるピクセルデータの電圧がホワイト階調電圧であると仮定するとき、本発明の実施形態のＦＦＲ改善効果を比較例と比較すると、図２５に示された通りである。図２５で、左図は、第１および第２実施形態の第２段階ＯＢＳと、第３および第４実施形態の第２および第４段階ＯＢＳ１、ＯＢＳ２がない比較例のＦＦＲ特性である。第２実施形態の第２段階ＯＢＳでまたは第３および第４実施形態の第２および第４段階ＯＢＳ１、ＯＢＳ２で第２および第４スイッチ素子Ｔ２、Ｔ４がオフにされ、第３ノードＣにピクセル駆動電圧ＶＤＤ以上の電圧が印加されることができる。図２５で、中央図は、第１および第２実施形態で設定された第２段階ＯＢＳに起因して改善されたＦＦＲ特性である。図２５で、右図は、第３および第４実施形態で設定された第２および第４段階ＯＢＳ１、ＯＢＳ２に起因して改善されたＦＦＲ特性である。図２５から分かるように、本発明のピクセル回路の駆動方法に追加設定された補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２は、ピクセルデータの階調が急激に変わるとき、第１フレームＦＲ１で輝度減衰を減らして、ＦＦＲ特性を向上させる。

【0137】

ピクセル回路に印加される基準電圧Ｖｒｅｆを低くすると、第２ノードＢの初期化電圧が低いほど、駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓが大きくなって、しきい値電圧Ｖｔｈを低減する効果があるので、ＦＦＲ特性が改善されることができる。しかしながら、基準電圧Ｖｒｅｆが低くなると、第２ノードＢの電圧がＶＤＤ－Ｖｔｈ－Ｖｄａｔａ＋Ｖｒｅｆであるから、ブラック階調の輝度が上昇することができる。したがって、発光素子ＯＬＥＤが駆動される段階ＥＭＩで、第１ノードＡに印加される基準電圧Ｖｒｅｆは、ピクセルの輝度の変化に影響を与える。基準電圧Ｖｒｅｆが低くなるとき、ブラック階調の輝度が上昇する問題を考慮して、前述した実施形態においてピクセル駆動電圧ＶＤＤ以上の電圧を第３ノードＣに印加する。

【0138】

本発明の第５実施形態は、基準電圧Ｖｒｅｆの電圧をピクセルが初期化される第１段階ＥＭＩと発光素子ＯＬＥＤの駆動段階ＥＭＩで相異に設定して、ブラック階調の輝度の変化なしに補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２の効果を高めることができる。この実施形態は、ピクセル駆動電圧ＶＤＤを必要以上高めなくても、補償段階の効果を高めることができるので、消費電力が低くなる。この実施形態は、基準電圧Ｖｒｅｆの電圧を初期化段階ＩＮＩで低い初期化電圧に設定して、補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２の効果を高め、発光素子ＥＬの駆動段階ＥＭＩで初期化電圧より高い基準レベルに設定することができる。本発明の第５実施形態によるピクセル回路に適用される基準電圧Ｖｒｅｆは、前述したすべての実施形態に適用することができる。以下、本発明の第５実施形態は、第１実施形態のピクセル回路に適用された例を中心に説明されるが、これに限らない。

【0139】

本発明の第５実施形態によるピクセル回路の駆動方法は、図２６ａ～図３０と関連して詳細に説明することとする。このピクセル回路は、第１段階（または初期化段階）ＩＮＩ、第２段階（または補償段階）ＯＢＳ、第３段階（またはサンプリング段階）ＳＡＭ、および第４段階（または発光素子の駆動段階）ＥＭＩに分けられて駆動されることができる。このピクセル回路において、前述した第１実施形態と実質的に同じ構成要素については同じ図面符号を付加し、それに関する詳細な説明を省略する。

【0140】

図２６ａおよび図２６ｂは、本発明の第５実施形態によるピクセル回路の第１段階ＩＮＩを示す図である。図２６ａは、第１段階ＩＮＩでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図２６ｂは、第１段階ＩＮＩでピクセル回路に印加されるゲートシグナルを示す波形図である。この実施形態において基準電圧Ｖｒｅｆは、単一Ｖｒｅｆライン４３を介して第３スイッチ素子Ｔ３に印加される。基準電圧Ｖｒｅｆは、第１段階ＩＮＩの初期化電圧に設定された第２電圧Ｖｒ２と、第２～第４段階ＯＢＳ、ＳＡＭ、ＥＭＩで設定された第１電圧Ｖｒ１との間でスイング（ｓｗｉｎｇ）するパルス（以下、「基準電圧パルス」という）を含む。

【0141】

図２６ａおよび図２６ｂを参照すると、第１段階ＩＮＩで第２ゲートライン３２にゲートオン電圧ＶＧＬの第２スキャンパルスＳＣＡＮ２が印加される。ここで、第１ゲートライン３１は、ゲートオフ電圧ＶＧＨであり、第３ゲートライン３３は、ゲートオン電圧ＶＥＬである。第１段階ＩＮＩで第２電圧Ｖｒ２の基準電圧パルスＲＥＦが発生する。第１段階ＩＮＩで第２～第５スイッチ素子Ｔ２～Ｔ５がオンにされて、主要ノードＡ～ＤとキャパシタＣｓｔが初期化される。

【0142】

第１段階ＩＮＩで、第１～第４ノードＡ～Ｄそれぞれは、基準電圧パルスＲＥＦの第２電圧Ｖｒ２に初期化される。第１段階ＩＮＩで駆動素子ＤＴがオンにされ、発光素子ＥＬはオフにされる。

【0143】

図２７ａおよび図２７ｂは、本発明の第５実施形態によるピクセル回路の第２段階ＯＢＳを示す図である。図２７ａは、第２段階ＯＢＳでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図２７ｂは、第２段階ＯＢＳでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0144】

図２７ａおよび図２７ｂを参照すると、第２段階ＯＢＳで第２スキャンパルスＳＣＡＮ２は、ゲートオフ電圧ＶＧＨに反転し、ゲートオフ電圧ＶＥＨのＥＭパルスが発生する。ここで、第１～第３ゲートライン３１、３２、３３は、ゲートオフ電圧ＶＧＨ、ＶＥＨである。したがって、第２段階ＯＢＳで第１～第５スイッチ素子Ｔ１～Ｔ５がオフにされ、駆動素子ＤＴはオン状態に維持される。

【0145】

駆動素子ＤＴは、第１段階ＩＮＩでオンにされて、第２段階ＯＢＳでもオン状態に維持される。したがって、第２段階ＯＢＳで第３ノードＣの電圧は、ピクセル駆動電圧ＶＤＤに変わって、駆動素子ＤＴは、負の絶対値が大きくなるゲート－ソース間電圧Ｖｇｓで駆動され、そのしきい値電圧Ｖｔｈが低くなる。

【0146】

第２段階ＯＢＳで駆動素子ＤＴの第１および第２電極にピクセル駆動電圧ＶＤＤより高い電圧を印加することができる。

【0147】

図２８ａおよび図２８ｂは、本発明の第５実施形態によるピクセル回路の第３段階ＳＡＭを示す図である。図２８ａは、第３段階ＳＡＭでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図２８ｂは、第３段階ＳＡＭでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0148】

図２８ａおよび図２８ｂを参照すると、第３段階ＳＡＭでピクセルデータのデータ電圧Ｖｄａｔａに同期する第１および第２スキャンパルスＳＣＡＮ１、ＳＣＡＮ２がゲートオン電圧ＶＧＬで発生する。ここで、ＥＭパルスＥＭは、ゲートオフ電圧ＶＥＨを維持する。したがって、第３段階ＳＡＭで第１、第２、および第５スイッチ素子Ｔ１、Ｔ２、Ｔ５がオンにされるのに対し、第３および第４スイッチ素子Ｔ３、Ｔ４はオフ状態である。

【0149】

第３段階ＳＡＭで第１ノードＡにピクセルデータのデータ電圧Ｖｄａｔａが印加され、第２ノードＢの電圧は、ＶＤＤ－Ｖｔｈに変わる。第３段階ＳＡＭで、第３ノードＣの電圧は、ＶＤＤからＶＤＤ－Ｖｔｈに変わる。

【0150】

第３段階ＳＡＭと第４段階ＥＭＩとの間にホールド期間ＨＯＬＤが設定されることができる。ホールド期間ＨＯＬＤ中、スキャンシグナルＳＣＡＮ１、ＳＣＡＮ２がゲートオフ電圧ＶＧＨに反転する。

【0151】

図２９ａおよび図２９ｂは、本発明の第５実施形態によるピクセル回路の第４段階ＥＭＩを示す図である。図２９ａは、第４段階ＥＭＩでピクセル回路の電流フローと主要ノードの電圧を示す回路図である。図２９ｂは、第４段階ＥＭＩでピクセル回路に印加されるゲートシグナルを示す波形図である。

【0152】

図２９ａおよび図２９ｂを参照すると、第４段階ＥＭＩでＥＭパルスＥＭがゲートオン電圧ＶＥＬに反転する。第４段階ＥＭＩで第１および第２ゲートライン３１、３２の電圧は、ゲートオフ電圧ＶＧＨであり、第３ゲートライン３３の電圧は、ゲートオン電圧ＶＥＬである。その結果、第４段階ＥＭＩで第１、第２、および第５スイッチ素子Ｔ１、Ｔ２、Ｔ５がオフにされるのに対し、第３および第４スイッチ素子Ｔ３、Ｔ４はオンにされる。

【0153】

第４段階ＥＭＩで第１ノードＡに第１電圧Ｖｒ１が印加されてキャパシタカップリング（Ｃａｐａｃｉｔｏｒ ｃｏｕｐｌｉｎｇ）を介してデータ電圧Ｖｄａｔａが第２ノードＢに伝達される。ここで、第２ノードＢの電圧は、ＶＤＤ－Ｖｔｈ－Ｖｄａｔａ＋Ｖｒ１に変わり、第４ノードＤの電圧は、駆動素子ＤＴのチャネル電流によって決定される発光素子ＥＬのアノード電圧ＶＯＬＥＤである。第４段階ＥＭＩで発光素子ＥＬは、駆動素子ＤＴからの電流によって発光することができる。

【0154】

表示パネルのピクセルは、シフトレジスター（Ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）を介してゲートシグナルＳＣＡＮ１、ＳＣＡＮ２、ＥＭが順次にシフトされることによって、ピクセルライン単位で順次にスキャニングされて、ピクセルデータのデータ電圧を充電する。したがって、図３０に示されたように、基準電圧パルスＲＥＦは、ピクセルのスキャン方向ＳＣＡＮ ＳＨＩＦＴに沿ってシフトできる。図３０で「Ｌｉ」は、表示パネルの第ｉ（ｉは、自然数）ピクセルラインであり、「Ｌｉ＋１」は、表示パネルの第ｉ＋１ピクセルラインである。

【0155】

図３１は、本発明の一実施形態による表示装置を示すブロック図である。図３２は、図３１に示された表示パネルの断面構造を示す断面図である。

【0156】

図３１および図３２を参照すると、本発明の実施形態による表示装置は、表示パネル１００、表示パネル１００のピクセルにピクセルデータを書き込む（ｗｒｉｔｅ）ための表示パネル駆動部、およびピクセルと表示パネル駆動部の駆動に必要な電源を発生する電源部１４０を含む。

【0157】

表示パネル１００は、Ｘ軸方向の長さ、Ｙ軸方向の幅およびＺ軸方向の厚さを有する長方形構造を有していてもよい。表示パネル１００は、画面上で入力映像を表示するピクセルアレイを含む。ピクセルアレイは、複数のデータライン１０２、データライン１０２と交差する複数のゲートライン１０３、およびマトリックス形態に配置されるピクセルを含む。表示パネル１００は、ピクセルに共通に連結された電源ラインをさらに含んでもよい。電源ラインは、ピクセル駆動電圧ＶＤＤが印加されるＶＤＤライン４１、基準電圧Ｖｒｅｆが印加されるＶｒｅｆライン４３、低電位の電源電圧ＶＳＳが印加されるＶＳＳライン４２などを含んでもよい。このような電源ラインは、ピクセルに共通に連結される。

【0158】

ピクセルアレイは、複数のピクセルラインＬ１～Ｌｎを含む。ピクセルラインＬ１～Ｌｎそれぞれは、表示パネル１００のピクセルアレイでライン方向Ｘに沿って配置された１ラインのピクセルを含む。１ピクセルラインに配置されたピクセルは、ゲートライン１０３を共有する。データライン方向に沿ってカラム方向Ｙに配置されたサブピクセルは、同じデータライン１０２を共有する。１水平期間１Ｈは、１フレーム期間をピクセルラインＬ１～Ｌｎの総個数で割った時間である。

【0159】

表示パネル１００は、非透過型表示パネルまたは透過型表示パネルで構成されることができる。透過型表示パネルは、画面上に映像が表示され、透過型表示パネル外の実物が見える透明表示装置に適用することができる。

【0160】

表示パネルは、フレキシブル表示パネルで製作されることができる。フレキシブル表示パネルは、プラスチック基板を利用するＯＬＥＤパネルで構成されることができる。フレキシブル表示パネルにおいて回路層１２、発光素子層１４、および封止層（ｅｎｃａｐｓｕｌａｔｉｏｎ ｌａｙｅｒ）１６は、柔軟なバックプレート（Ｂａｃｋ ｐｌａｔｅ）上に接着された有機薄膜フィルム上に配置されることができる。

【0161】

ピクセル１０１それぞれは、カラーを実現するために、赤色サブピクセル、緑色サブピクセル、青色サブピクセルに分けられる。ピクセルそれぞれは、白色サブピクセルをさらに含んでもよい。サブピクセルそれぞれは、前述した実施形態のピクセル回路を含む。以下で、ピクセルは、サブピクセルと同じ意味で解釈することができる。ピクセル回路それぞれは、データライン１０２とゲートライン１０３、そして電源ライン４１、４２、４３に連結される。

【0162】

ピクセルは、リアル（ｒｅａｌ）カラーピクセルと、ペンタイル（ｐｅｎｔｉｌｅ）ピクセルで配置されることができる。ペンタイルピクセルは、あらかじめ設定されたピクセルレンダリングアルゴリズム（ｐｉｘｅｌ ｒｅｎｄｅｒｉｎｇ ａｌｇｏｒｉｔｈｍ）を用いてカラーが異なる二つのサブピクセルを一つのピクセル１０１で駆動して、リアルカラーピクセルより高い解像度を実現することができる。ピクセルレンダリングアルゴリズムは、ピクセルそれぞれで不足したカラー表現を隣接するピクセルで発光した光のカラーで補償することができる。

【0163】

表示パネル１００の画面上にタッチセンサーが配置されることができる。タッチセンサーは、オン－セル（Ｏｎ－ｃｅｌｌ ｔｙｐｅ）またはアドオンタイプ（Ａｄｄ ｏｎ ｔｙｐｅ）で表示パネルの画面上に配置されたり、ピクセルアレイＡＡに内蔵されるイン－セル（Ｉｎ－ｃｅｌｌ ｔｙｐｅ）タッチセンサーで構成されることができる。

【0164】

表示パネル１００は、断面構造から見るとき、図２に示されたように、基板１０上に積層された回路層１２、発光素子層１４、および封止層（ｅｎｃａｐｓｕｌａｔｉｏｎ ｌａｙｅｒ）１６を含んでもよい。

【0165】

回路層１２は、データライン、ゲートライン、電源ラインなどの配線に連結されたピクセル回路、ゲートラインに連結されたゲート駆動部ＧＩＰ、デマルチプレクサーアレイ１１２、図示しないオートプローブ検査のための回路などを含んでもよい。回路層１２の配線と回路素子は、複数の絶縁層と、絶縁層を間に置いて分離した二つ以上の金属層、そして半導体物質を含むアクティブ層を含んでもよい。

【0166】

発光素子層１４は、ピクセル回路によって駆動される発光素子ＥＬを含んでもよい。発光素子ＥＬは、赤色（Ｒ）発光素子、緑色（Ｇ）発光素子、および青色（Ｂ）発光素子を含んでもよい。発光素子層１４は、白色発光素子とカラーフィルターを含んでもよい。発光素子層１４の発光素子ＥＬは、保護層によって覆われてもよい。

【0167】

封止層１６を回路層１２と発光素子層１４を封止するように前記発光素子層１４を覆う。封止層１６は、有機膜と無機膜が交互に積層されたマルチ絶縁膜構造であってもよい。無機膜は、水分や酸素の浸透を遮断する。有機膜は、無機膜の表面を平坦化する。有機膜と無機膜が複数の層で積層されると、単一層に比べて水分や酸素の移動経路が長くなって、発光素子層１４に影響を与える水分と酸素の浸透を効果的に遮断することができる。

【0168】

封止層１６上に形成されたタッチセンサー層が配置されることができる。タッチセンサー層は、タッチ入力の前後に容量（ｃａｐａｃｉｔａｎｃｅ）の変化を基にタッチ入力をセンシングする静電容量方式のタッチセンサーを含んでもよい。タッチセンサー層は、タッチセンサーの容量を形成する金属配線パターンと絶縁膜を含んでもよい。金属配線パターンの間にタッチセンサーの容量が形成されることができる。タッチセンサー層上に偏光板が配置されることができる。偏光板は、タッチセンサー層と回路層１２の金属によって反射した外部光の偏光を変換して、視認性と明暗比を向上させることができる。偏光板は、線偏光板と位相遅延フィルムが接合された偏光板または円偏光板で構成されることができる。偏光板上にカバーガラス（Ｃｏｖｅｒ ｇｌａｓｓ）が接着されてもよい。

【0169】

表示パネル１００は、封止層１６上に積層されたタッチセンサー層と、カラーフィルター層をさらに含んでもよい。カラーフィルター層は、赤色、緑色、および青色カラーフィルターと、ブラックマトリックスパターンを含んでもよい。カラーフィルター層は、回路層とタッチセンサー層から反射した光の波長の一部を吸収して、偏光板の役割を代行し、色純度を高めることができる。この実施形態は、偏光板に比べて光透過率が高いカラーフィルター層を表示パネルに適用して、表示パネルＰＮＬの光透過率を向上させ、表示パネルＰＮＬの厚さと柔軟性を改善することができる。カラーフィルター層上にカバーガラス（Ｃｏｖｅｒ ｇｌａｓｓ）が接着されてもよい。

【0170】

電源部１４０は、直流－直流コンバーター（ＤＣ－ＤＣ Ｃｏｎｖｅｒｔｅｒ）を用いて表示パネル１００のピクセルアレイと表示パネル駆動部の駆動に必要な定電圧（またはＤＣ電圧）電源を発生する。直流－直流コンバーターは、チャージポンプ（Ｃｈａｒｇｅ ｐｕｍｐ）、レギュレーター（Ｒｅｇｕｌａｔｏｒ）、バックコンバーター（Ｂｕｃｋ Ｃｏｎｖｅｒｔｅｒ）、ブーストコンバーター（Ｂｏｏｓｔ Ｃｏｎｖｅｒｔｅｒ）などを含んでもよい。電源部１４０は、図示しないホストシステムから印加される直流入力電圧のレベルを調整してガンマ基準電圧ＶＧＭＡ、ゲートオフ電圧ＶＧＨ、ＶＥＨ、ゲートオン電圧ＶＧＬ、ＶＥＬ、ピクセル駆動電圧ＶＤＤ、低電位の電源電圧ＶＳＳ、基準電圧Ｖｒｅｆなどの定電圧を発生することができる。ガンマ基準電圧ＶＧＭＡは、データ駆動部１１０に供給される。ゲートオフ電圧ＶＧＨ、ＶＥＨとゲートオン電圧ＶＧＬ、ＶＥＬは、ゲート駆動部１２０に供給される。

【0171】

表示パネル駆動部は、タイミングコントローラー（Ｔｉｍｉｎｇ ｃｏｎｔｒｏｌｌｅｒ、ＴＣＯＮ）１３０の制御下に表示パネル１００のピクセルに入力映像のピクセルデータを書き込む。

【0172】

表示パネル駆動部は、データ駆動部１１０とゲート駆動部１２０を含む。表示パネル駆動部は、データ駆動部１１０とデータライン１０２との間に配置されたデマルチプレクサーアレイ１１２をさらに含んでもよい。

【0173】

デマルチプレクサーアレイ１１２は、複数のデマルチプレクサー（Ｄｅ－ｍｕｌｔｉｐｌｅｘｅｒ、ＤＥＭＵＸ）を用いてデータ駆動部１１０のチャネルそれぞれで出力されたデータ電圧をデータライン１０２に順次に供給する。デマルチプレクサーは、表示パネル１００上に配置された多数のスイッチ素子を含んでもよい。デマルチプレクサーがデータ駆動部１１０の出力端子とデータライン１０２との間に配置されると、データ駆動部１１０のチャネル個数が減少することができる。デマルチプレクサーアレイ１１２は省略してもよい。

【0174】

表示パネル駆動部は、タッチセンサーを駆動するためのタッチセンサー駆動部をさらに含んでもよい。タッチセンサー駆動部は、図３１で図示が省略されている。データ駆動部とタッチセンサー駆動部は、一つのドライブＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に集積することができる。モバイル機器やウェラブル機器でタイミングコントローラー１３０、電源部１４０、データ駆動部１１０、タッチセンサー駆動部などは、一つのドライブＩＣに集積することができる。

【0175】

表示パネル駆動部は、タイミングコントローラー１３０の制御下に低速駆動モード（Ｌｏｗ ｓｐｅｅｄ ｄｒｉｖｉｎｇ ｍｏｄｅ）で動作することができる。低速駆動モードは、入力映像を分析して、入力映像があらかじめ設定された時間の間変化がないとき、表示装置の消費電力を減らすために設定されることができる。低速駆動モードは、停止映像が一定時間以上入力されるとき、ピクセルのリフレッシュレート（Ｒｅｆｒｅｓｈ ｒａｔｅ）を低減することによって、表示パネル駆動部と表示パネル１００の消費電力を減らすことができる。低速駆動モードは、停止映像が入力されるときに限定されない。例えば、表示装置が待機モードで動作するとき、または、ユーザ命令または入力映像が所定時間以上表示パネル駆動回路に入力されないとき、表示パネル駆動回路は、低速駆動モードで動作することができる。

【0176】

データ駆動部１１０は、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を用いて毎フレーム期間ごとにタイミングコントローラー１３０からデジタルシグナルに受信される入力映像のピクセルデータをガンマ補償電圧に変換してデータ電圧を発生する。ガンマ基準電圧ＶＧＭＡは、分圧回路を介して階調別ガンマ補償電圧に分圧されてＤＡＣに供給される。データ電圧は、データ駆動部１１０のチャネルそれぞれで出力バッファーを介して出力される。

【0177】

ゲート駆動部１２０は、ピクセルアレイのＴＦＴアレイおよび配線と共に表示パネル１００の回路層１２に直接形成されるＧＩＰ（Ｇａｔｅ ｉｎ ｐａｎｅｌ）回路で構成されることができる。ＧＩＰ回路は、表示パネル１００の非表示領域であるベゼル領域（Ｂｅｚｅｌ）ＢＺ上に配置されたり、入力映像が再現されるピクセルアレイ内に分散配置されることができる。ゲート駆動部１２０は、タイミングコントローラー１３０の制御下にゲートシグナルをゲートライン１０３に順次に出力する。ゲート駆動部１２０は、シフトレジスター（Ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）を用いてゲートシグナルＳＣＡＮ１、ＳＣＡＮ２、ＥＭをシフトさせることによって、当該シグナルをゲートライン１０３に順次に供給することができる。ゲートシグナルは、スキャンパルスＳＣＡＮ１、ＳＣＡＮ２、ＥＭパルスＥＭ、基準電圧パルスなどを含んでもよい。

【0178】

ゲート駆動部１２０は、図３２および図３３に示されたように、複数のシフトレジスターを含んでもよい。シフトレジスターそれぞれは、タイミングコントローラー１３０からのスタートパルス（ｓｔａｒｔ ｐｕｌｓｅ）とシフトクロック（Ｓｈｉｆｔ ｃｌｏｃｋ）に応答してゲートシグナルのパルスを出力し、シフトクロックタイミングに合わせて当該パルスをシフトする。

【0179】

タイミングコントローラー１３０は、ホストシステムから入力映像のデジタルビデオデータＤＡＴＡと、それに同期するタイミングシグナルを受信する。タイミングシグナルは、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、クロックＣＬＫおよびデータイネーブルシグナルＤＥなどを含んでもよい。データイネーブルシグナルＤＥをカウントする方法で垂直期間と水平期間が分かるので、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃは省略してもよい。データイネーブルシグナルＤＥは、１水平期間１Ｈの周期を有する。

【0180】

ホストシステムは、ＴＶ（Ｔｅｌｅｖｉｓｉｏｎ）システム、タブレットコンピュータ、ノートブックコンピュータ、ナビゲーションシステム、パーソナルコンピュータ（ＰＣ）、ホームシアターシステム、モバイル機器、ウェラブル機器、車両システムのうちいずれか一つでありうる。ホストシステムは、ビデオソースからの映像信号を表示パネル１００の解像度に合わせてスケーリングして、タイミングシグナルとともにタイミングコントローラー１３０に転送することができる。

【0181】

タイミングコントローラー１３０は、ノーマル駆動モード（Ｎｏｒｍａｌ ｄｒｉｖｉｎｇ ｍｏｄｅ）で入力フレーム周波数をｉ倍逓倍して、入力フレーム周波数Хｉ（ｉは、自然数）Ｈｚのフレーム周波数で表示パネル駆動部の動作タイミングを制御することができる。入力フレーム周波数は、ＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｔａｎｄａｒｄｓ Ｃｏｍｍｉｔｔｅｅ）方式で６０Ｈｚであり、ＰＡＬ（Ｐｈａｓｅ－Ａｌｔｅｒｎａｔｉｎｇ Ｌｉｎｅ）方式で５０Ｈｚである。タイミングコントローラー１３０は、低速駆動モードでピクセルのリフレッシュレートを低減するために、フレーム周波数を１Ｈｚ～３０Ｈｚの間の周波数に下げて、表示パネル駆動部の駆動周波数を低減することができる。

【0182】

タイミングコントローラー１３０は、ホストシステムから受信されたタイミングシグナルＶｓｙｎｃ、Ｈｓｙｎｃ、ＤＥを基にデータ駆動部１１０の動作タイミングを制御するためのデータタイミング制御シグナル、デマルチプレクサーアレイ１１２の動作タイミングを制御するための制御シグナル、ゲート駆動部１２０の動作タイミングを制御するためのゲートタイミング制御シグナルを発生することができる。ゲートタイミング制御シグナルは、スタートパルスとシフトクロックを含んでもよい。タイミングコントローラー１３０は、表示パネル駆動部の動作タイミングを制御してデータ駆動部１１０、デマルチプレクサーアレイ１１２、タッチセンサー駆動部、およびゲート駆動部１２０を同期させる。

【0183】

タイミングコントローラー１３０は、毎フレームごとに補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２が設定されたゲート駆動部１２０の出力シグナルＳＣＡＮ１、ＳＣＡＮ２、ＥＭ、ＲＥＦでピクセルが駆動されるようにゲート駆動部１２０を制御することができる。他の実施形態において、タイミングコントローラー１３０は、入力映像の分析結果を基に補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２の設定有無を判断してゲート駆動部１２０を制御することができる。ゲート駆動部１２０は、タイミングコントローラー１３０の制御下に補償段階設定条件であるときにのみ補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２が追加された出力シグナルＳＣＡＮ１、ＳＣＡＮ２、ＥＭ、ＲＥＦを出力することができる。

【0184】

タイミングコントローラー１３０から出力されたゲートタイミング制御シグナルの電圧レベルは、図示しないレベルシフタ（Ｌｅｖｅｌ ｓｈｉｆｔｅｒ）を介してゲートオフ電圧ＶＧＨおよびＶＥＨとゲートオン電圧ＶＧＬ、ＶＥＬに変換されてゲート駆動部１２０に供給されることができる。レベルシフタは、ゲートタイミング制御シグナルのローレベル電圧（ｌｏｗ ｌｅｖｅｌ ｖｏｌｔａｇｅ）をゲートオン電圧ＶＧＬ、ＶＥＬに変換し、ゲートタイミング制御シグナルのハイレバル電圧（ｈｉｇｈ ｌｅｖｅｌ ｖｏｌｔａｇｅ）をゲートオフ電圧ＶＧＨ、ＶＥＨに変換する。

【0185】

他の実施形態において、タイミングコントローラー１３０は、ゲートタイミングシグナルの基準クロックをレベルシフタに入力し、レベルシフタは、タイミングコントローラー１３０からの基準クロックをサンプリングしてゲート駆動部１２０のシフトレジスターに入力されるシフトクロックを発生することができる。

【0186】

図３３は、本発明の第１実施形態によるゲート駆動部１２０を示す図である。

【0187】

図３３を参照すると、ゲート駆動部１２０は、第１スキャンパルス［ＳＣＡＮ１（１）～（ｎ）］を順次に出力する第１シフトレジスターＳＲ１１、第２スキャンパルス［ＳＣＡＮ２（１）～（ｎ）］を順次に出力する第２シフトレジスターＳＲ１２、およびＥＭパルス［ＥＭ（１）～（ｎ）］を順次に出力する第３シフトレジスターＳＲ１３を含む。

【0188】

ＳＣＡＮ１（ｉ）は、第ｉピクセルラインのピクセルに印加される第１スキャンパルスＳＣＡＮ１である。ＳＣＡＮ２（ｉ）は、第ｉピクセルラインのピクセルに印加される第２スキャンパルスＳＣＡＮ２である。ＥＭ（ｉ）は、第ｉピクセルラインのピクセルに印加されるＥＭパルスＥＭである。シフトレジスターＳＲ１１、ＳＲ１２、ＳＲ１３それぞれにゲートオフ電圧ＶＧＨ、ＶＥＨとゲートオン電圧ＶＧＬ、ＶＥＬが供給される。

【0189】

図３３で、「ＧＳＴ１、ＧＳＴ２、ＥＳＴ」は、シフトレジスターＳＲ１１、ＳＲ１２、ＳＲ１３にそれぞれ入力されるスタートパルスである。「ＧＣＬＫ１、ＧＣＬＫ２、ＥＣＬＫ」は、シフトレジスターＳＲ１１、ＳＲ１２、ＳＲ１３にそれぞれ入力されるシフトクロックである。シフトクロックＧＣＬＫ１、ＧＣＬＫ２、ＥＣＬＫそれぞれは、ｊ（ｊは、２以上の自然数）相（ｐｈａｓｅ）クロックでありうる。

【0190】

シフトレジスターＳＲ１１、ＳＲ１２、ＳＲ１３それぞれは、スタートパルスＧＳＴ１、ＧＳＴ２、ＥＳＴを入力されて、第１ゲートシグナル［ＳＣＡＮ１（１）、ＳＣＡＮ２（１）、ＥＭ（１）］を出力した後に、シフトクロックＧＣＬＫ１、ＧＣＬＫ２、ＥＣＬＫのライジングエッジまたはフォーリングエッジごとに前段のゲートシグナルを次段にシフトする。ベゼル領域ＢＺを減らすために、シフトレジスターＳＲ１１、ＳＲ１２、ＳＲ１３に連結された配線と回路素子のうち少なくとも一部は、ピクセルアレイに分散配置されることができる。

【0191】

第１および第２シフトレジスターＳＲ１１、ＳＲ１２は、共通して機能する制御部が共有され、当該制御部の制御下に出力される出力バッファーが分離することによって、一つのシフトレジスターに統合されることができる。このような統合シフトレジスターの一例は、韓国特許公開第１０－２０２１－００８２９０４号（２０２１．０７．０６）公報に開示されている。

【0192】

図３３に示されたゲート駆動部１２０は、前述した第１～第４実施形態によるピクセル回路に印加されるゲートシグナルＳＣＡＮ１、ＳＣＡＮ２、ＥＭを順次に出力することができる。

【0193】

図３４は、本発明の第２実施形態によるゲート駆動部１２０を示す図である。

【0194】

図３４を参照すると、ゲート駆動部１２０は、第１スキャンパルス［ＳＣＡＮ１（１）～（ｎ）］を順次に出力する第１シフトレジスターＳＲ２１、第２スキャンパルス［ＳＣＡＮ２（１）～（ｎ）］を順次に出力する第２シフトレジスターＳＲ２２、ＥＭパルス［ＥＭ（１）～（ｎ）］を順次に出力する第３シフトレジスターＳＲ２３、および基準電圧パルス［ＲＥＦ（１）～（ｎ）］を順次に出力する第４シフトレジスターＳＲ２４を含む。

【0195】

ＳＣＡＮ１（ｉ）は、第ｉピクセルラインのピクセルに印加される第１スキャンパルスＳＣＡＮ１である。ＳＣＡＮ２（ｉ）は、第ｉピクセルラインのピクセルに印加される第２スキャンパルスＳＣＡＮ２である。ＥＭ（ｉ）は、第ｉピクセルラインのピクセルに印加されるＥＭパルスＥＭである。ＲＥＦ（ｉ）は、第ｉピクセルラインのピクセルに印加される基準電圧パルスＲＥＦである。第１～第３シフトレジスターＳＲ２１、ＳＲ２２、ＳＲ２３それぞれにゲートオフ電圧ＶＧＨ、ＶＥＨとゲートオン電圧ＶＧＬ、ＶＥＬが供給される。第４シフトレジスターＳＲ２４に基準電圧Ｖｒｅｆの第１および第２電圧Ｖｒ１、Ｖｒ２が供給される。

【0196】

図３４で、「ＧＳＴ１、ＧＳＴ２、ＥＳＴ、ＲＳＴ」は、シフトレジスターＳＲ２１、ＳＲ２２、ＳＲ２３、ＳＲ２４にそれぞれ入力されるスタートパルスである。「ＧＣＬＫ１、ＧＣＬＫ２、ＥＣＬＫ、ＲＣＬＫ」は、シフトレジスターＳＲ２１、ＳＲ２２、ＳＲ２３、ＳＲ２４にそれぞれ入力されるシフトクロックである。シフトクロックＧＣＬＫ１、ＧＣＬＫ２、ＥＣＬＫ、ＲＣＬＫそれぞれは、ｊ相（ｐｈａｓｅ）クロックでありうる。

【0197】

第１～第３シフトレジスターＳＲ２１、ＳＲ２２、ＳＲ２３それぞれは、スタートパルスＧＳＴ１、ＧＳＴ２、ＥＳＴを入力されて、第１ゲートシグナル［ＳＣＡＮ１（１）、ＳＣＡＮ２（１）、ＥＭ（１）］を出力した後に、シフトクロックＧＣＬＫ１、ＧＣＬＫ２、ＥＣＬＫのライジングエッジまたはフォーリングエッジごとにゲートシグナルを次段にシフトする。ベゼル領域ＢＺを減らすために、シフトレジスターＳＲ２１、ＳＲ２２、ＳＲ２３、ＳＲ２４に連結された配線と回路素子のち少なくとも一部は、ピクセルアレイに分散配置されることができる。

【0198】

第１および第２シフトレジスターＳＲ２１、ＳＲ２２は、一つのシフトレジスターに統合されることができる。第４シフトレジスターＳＲ２４は、スタートパルスＲＳＴを入力されて、第１基準電圧パルス［ＲＥＦ（１）］を出力した後に、シフトクロックＧＣＬＫ１、ＧＣＬＫ２、ＥＣＬＫのライジングエッジまたはフォーリングエッジごとに前段から出力される基準パルスを次段にシフトする。

【0199】

図３４に示されたゲート駆動部１２０は、本発明の第５実施形態によるピクセル回路に印加されるゲートシグナルＳＣＡＮ１、ＳＣＡＮ２、ＥＭと基準電圧パルスＲＥＦを出力することができる。

【0200】

本発明の表示装置は、図３５～図３９に示されたように、入力映像分析結果を基にピクセルデータの階調変化量が大きいか、映像パターンが変更され、または場面が転換されるときにのみ補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２を追加することができる。この実施形態において、タイミングコントローラー１３０は、入力映像の分析結果によって上記のような条件だけで補償段階設定をイネーブル（Ｅｎａｂｌｅ）させて、ゲート駆動部１２０から補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２が追加されたシグナルＳＣＡＮ１、ＳＣＡＮ２、ＥＮ、ＲＥＦが出力されるようにゲート駆動部１２０を制御することができる。

【0201】

図３５は、本発明の第１実施形態による選択的ピクセル駆動方法を示すフローチャートである。

【0202】

図３５を参照すると、選択的ピクセル駆動方法は、入力映像を分析してピクセルに書き込まれるピクセルデータの変化量ΔＧを判断する（Ｓ３５１およびＳ３５２）。

【0203】

ピクセルデータの階調変化量ΔＧは、フレーム期間単位で計算されたり、ライン単位で計算されることができる。例えば、タイミングコントローラー１３０は、１フレーム分量のピクセルデータの階調値を合算した結果またはその平均値をフレーム間比較して１フレーム単位のピクセル変化量ΔＧを判断することができる。タイミングコントローラー１３０は、毎フレームごとに平均画像レベル（Ａｖｅｒａｇｅ Ｐｉｃｔｕｒｅ ｌｅｖｅｌ）ＡＰＬを計算し、平均画像レベルＡＰＬをフレーム間比較してピクセルデータの１フレーム単位のピクセル変化量ΔＧを判断することもできる。

【0204】

タイミングコントローラー１３０は、１ピクセル分量のピクセルデータの階調値を合算した結果またはその平均値をフレーム間比較して１ピクセルライン単位のピクセル変化量ΔＧを判断することができる。

【0205】

選択的ピクセル駆動方法は、ピクセルデータの階調変化量ΔＧをあらかじめ設定された基準値ＧＲＥＦと比較して階調変化量ΔＧが基準値ＧＲＥＦより大きい時補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２が設定されたゲート駆動部１２０の出力シグナルでピクセルを駆動する（Ｓ３５３、Ｓ３５４）。タイミングコントローラー１３０は、ピクセルデータの階調変化量ΔＧをフレーム単位またはピクセルライン単位で基準値ＧＲＥＦと比較する結果を基にピクセルデータの階調変化量ΔＧが基準値ＧＲＥＦより大きいときにのみ補償段階を活性化することができる。したがって、補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２は、ピクセルデータの階調変化量ΔＧが大きいフレーム期間またはピクセルラインにのみ設定されることができる。

【0206】

選択的ピクセル駆動方法は、ピクセルデータの階調変化量ΔＧが基準値ＧＲＥＦ以下であるとき、補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２がないゲート駆動部１２０の出力シグナルでピクセルを駆動する（Ｓ３５５）。

【0207】

図３６は、本発明の第２実施形態による選択的ピクセル駆動方法を示すフローチャートである。

【0208】

図３６を参照すると、選択的ピクセル駆動方法は、入力映像を分析して、映像パターンが変更されたり、場面が転換されるかを判断する（Ｓ３６１およびＳ３６２）。ここで、映像パターンが変更される一例として、以前のフレームでブラックカラーの映像が表示された画面が次のフレームでホワイトカラーの映像が表示されたり、その反対の場合がある。映像パターンが変更される他の例として、以前のフレームで画面に再現されたカラーやパターンが次のフレームで異なるカラーやパターンに変更可能である。場面が転換されるというのは、フレーム間映像を分析して、画面に表示される映像の少なくとも一部が次のフレームで変更されることを意味する。停止映像の場合、フレーム間場面転換がない。タイミングコントローラー１３０は、フレーム間ピクセルデータの階調変化量を基に映像パターン変更または場面映像転換を判断することができる。

【0209】

選択的ピクセル駆動方法は、映像パターンが変更されたり、場面転換が発生するとき、補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２が設定されたゲート駆動部１２０の出力シグナルでピクセルを駆動する（Ｓ３６３）。タイミングコントローラー１３０は、映像パターンが変更されたり、場面転換が発生するときにのみ補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２を活性化してゲート駆動部１２０を制御することができる。したがって、ゲート駆動部１２０は、映像パターンが変更されたり場面転換が発生するときにのみ補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２が追加されたシグナルＳＣＡＮ１、ＳＣＡＮ２、ＥＭ、ＲＥＦを出力することができる。

【0210】

選択的ピクセル駆動方法は、映像パターンが変更されることなく、場面転換がなければ、補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２がないゲート駆動部１２０の出力シグナルでピクセルを駆動する（Ｓ３５５）。

【0211】

図３７は、フレーム間映像パターンまたは場面転換時にのみ補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２が設定される一例を示す図である。図３７に示されたように、選択的ピクセル駆動方法は、映像パターンが変更されたり、場面転換が発生するフレーム、例えば、第２フレームＦ２だけで補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２が設定されたゲート駆動部１２０の出力シグナルでピクセルを駆動することができる。図３７で「ＯＢＳ ＯＮ」は、補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２が設定されたフレームであり、「ＯＢＳ ＯＦＦ」は、補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２がないフレームを示す。

【0212】

図３８は、ピクセルライン間の階調変化量が大きいときにのみまたはパターン変更時にのみ補償段階が設定される一例を示す図である。図３８に示されたように、選択的ピクセル駆動方法は、階調変化量ΔＧが大きいか、映像パターンが変更されるピクセルライン、例えば、第３および第４ピクセルラインＬ３、Ｌ４だけで補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２が設定されたゲート駆動部１２０の出力シグナルでピクセルを駆動することができる。図３８で「ＯＢＳ ＯＮ」は、補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２が設定されたピクセルラインであり、「ＯＢＳ ＯＦＦ」は、補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２がないピクセルラインである。

【0213】

図３９は、補償段階が設定されたゲート駆動部１２０の出力シグナルと補償段階がないゲート駆動部１２０の出力シグナルの一例を示す図である。補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ１がないゲートシグナルは、補償段階ＯＢＳ、ＯＢＳ１、ＯＢＳ２なしに初期化段階ＩＮＩに引き続いてサンプリング段階ＳＡＭが設定され、サンプリング段階ＳＡＭに引き続いて発光素子ＥＬの駆動段階ＥＭＩが設定される。

【0214】

以上、解決しようとする課題、課題解決手段、効果に記載した明細書の内容が請求項の必須の特徴を特定するものではないので、請求項の権利範囲は、明細書の内容に記載された事項によって制限されない。

【0215】

以上、添付の図面を参照して本発明の実施形態をより詳細に説明したが、本発明は、必ずこのような実施形態に限定されるものではなく、本発明の技術思想を逸脱しない範囲内で多様に変形実施することができる。したがって、本発明に開示された実施形態は、本発明の技術思想を限定するためのものでなく、説明するためのものであり、このような実施形態によって本発明の技術思想の範囲が限定されない。したがって、以上で記述した実施形態は、すべての面において例示的なものであり、限定的でないものと理解しなければならない。本発明の保護範囲は、請求範囲によって解釈すべきであり、それと同等な範囲内にあるすべての技術思想は、本発明の権利範囲に含まれると解釈すべきである。

【符号の説明】

【0216】

２１ データライン
３１～３３、３３１、３３２ ゲートライン
４１、４２、４３ 電源ライン
ＥＬ 発光素子
ＤＴ 駆動素子
Ｔ１～Ｔ５、Ｔ３２、Ｔ３３、Ｔ４３、Ｔ５２ スイッチ素子
Ｃｓｔ キャパシタ
１００ 表示パネル
１０１ ピクセル
１０２ データライン
１０３ ゲートライン
１１０ データ駆動部
１２０ ゲート駆動部
１３０ タイミングコントローラー
１４０ 電源部

【図1】

【図2a】

【図2b】

【図3a】

【図3b】

【図4a】

【図4b】

【図5a】

【図5b】

【図6a】

【図6b】

【図7a】

【図7b】

【図8a】

【図8b】

【図9a】

【図9b】

【図10a】

【図10b】

【図11a】

【図11b】

【図12a】

【図12b】

【図13a】

【図13b】

【図14a】

【図14b】

【図15a】

【図15b】

【図16a】

【図16b】

【図17a】

【図17b】

【図18a】

【図18b】

【図19a】

【図19b】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26a】

【図26b】

【図27a】

【図27b】

【図28a】

【図28b】

【図29a】

【図29b】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】