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特許7499523優れた線形性特性を有するニューロモルフィックシナプス素子およびその動作方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-06
(45)【発行日】2024-06-14
(54)【発明の名称】優れた線形性特性を有するニューロモルフィックシナプス素子およびその動作方法
(51)【国際特許分類】
H10B 41/30 20230101AFI20240607BHJP
H01L 21/336 20060101ALI20240607BHJP
H01L 29/788 20060101ALI20240607BHJP
H01L 29/792 20060101ALI20240607BHJP
G06N 3/02 20060101ALI20240607BHJP
G06G 7/60 20060101ALI20240607BHJP
【ＦＩ】
H10B41/30
H01L29/78 371
G06N3/02
G06G7/60
【請求項の数】
21
(21)【出願番号】P 2022022299
(22)【出願日】2022-02-16
(65)【公開番号】P2022128589
(43)【公開日】2022-09-02
【審査請求日】2022-02-16
(31)【優先権主張番号】10-2021-0023887
(32)【優先日】2021-02-23
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2021-0148400
(32)【優先日】2021-11-02
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】514260642
【氏名又は名称】コリア アドバンスド インスティチュート オブ サイエンス アンド テクノロジィ
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】チェ ヤンギュ
(72)【発明者】
【氏名】キム ミョンス
【審査官】加藤 俊哉
(56)【参考文献】
【文献】国際公開第２０１９／１３５８３９（ＷＯ，Ａ１）
【文献】特開２００５－２９４５６５（ＪＰ，Ａ）
【文献】特開２０１３－１１４７２９（ＪＰ，Ａ）
【文献】特開平０８－３１６３４７（ＪＰ，Ａ）
【文献】特表２０２１－５０７５１９（ＪＰ，Ａ）
【文献】特開２００７－０４２８０２（ＪＰ，Ａ）
【文献】特表２０２０－５１５０２７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４１／３０
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
Ｇ０６Ｎ ３／０２
Ｇ０６Ｇ ７／６０
(57)【特許請求の範囲】
【請求項1】
基板上に形成されるチャネル領域、前記チャネル領域上に形成されるゲート絶縁膜領域、
前記ゲート絶縁膜領域上に形成されるフローティングゲート領域、
前記フローティングゲート領域上に形成される電荷伝達層領域、および
前記電荷伝達層領域上に形成されたまま、基準電位以上の値の電位が印加されることに応答して前記フローティングゲート領域との電位差を生成し、前記電位差を利用して、電荷伝達層領域を介して前記フローティングゲート領域に保存された少なくとも１つの電荷を放出させ、電荷伝達層領域を介して前記少なくとも１つの電荷を搬入させて加重値更新動作を実現するコントロールゲート領域
を含み、
前記電荷伝達層領域はシリコン窒化膜であり、
前記シリコン窒化膜は、前記フローティングゲート領域及び前記コントロールゲート領域と接する、ニューロモルフィックシナプス素子。
【請求項2】
前記コントロールゲート領域は、前記フローティングゲート領域に保存された前記少なくとも１つの電荷を放出させて加重値弱化（Ｄｅｐｒｅｓｓｉｏｎ）現象を実現し、前記フローティングゲート領域に前記少なくとも１つの電荷を搬入させて加重値強化（Ｐｏｔｅｎｔｉａｔｉｏｎ）現象を実現することを特徴とする、請求項１に記載のニューロモルフィックシナプス素子。
【請求項3】
前記コントロールゲート領域は、前記フローティングゲート領域との電位差によって前記少なくとも１つの電荷が前記電荷伝達層領域によるエネルギー障壁を通過することに応答して前記ニューロモルフィックシナプス素子に含まれるソース領域とドレイン領域との間のコンダクタンスが変化する方式により、前記加重値弱化現象および前記加重値強化現象を実現することを特徴とする、請求項２に記載のニューロモルフィックシナプス素子。
【請求項4】
前記コントロールゲート領域の面積または前記電荷伝達層領域の面積は、前記フローティングゲート領域の面積よりも小さいことを特徴とする、請求項１に記載のニューロモルフィックシナプス素子。
【請求項5】
前記コントロールゲート領域は、金属、２種または３種金属合金、ｎ＋多結晶シリコン、ｐ＋多結晶シリコン、またはシリサイドのうちの少なくとも１つの物質で形成されることを特徴とする、請求項１に記載のニューロモルフィックシナプス素子。
【請求項6】
前記フローティングゲート領域は、前記チャネル領域の構造によって、平面型ゲート（ｐｌａｎａｒ－ｇａｔｅ）構造、マルチゲート（ｍｕｌｔｉｐｌｅ－ｇａｔｅ）構造、および全面ゲート（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）構造を含む突出型ゲート構造または埋立型ゲート構造のうちのいずれか１つの構造を有することを特徴とする、請求項１に記載のニューロモルフィックシナプス素子。
【請求項7】
前記フローティングゲート領域は、ＦｉｎＦＥＴ、トライゲート（Ｔｒｉ－ｇａｔｅ）ＭＯＳＦＥＴ、パイゲート（Π－ｇａｔｅ）ＭＯＳＦＥＴ、オメガゲート（Ω－ｇａｔｅ）ＭＯＳＦＥＴ、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴ、Ｂｕｌｋ－ｆｉｎＦＥＴ、またはバルクゲートオールアラウンド（Ｂｕｌｋ ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴのうちのいずれか１つで使用される前記突出型ゲート構造を有することを特徴とする、請求項６に記載のニューロモルフィックシナプス素子。
【請求項8】
前記フローティングゲート領域は、埋込みゲート（Ｂｕｒｉｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、リセスゲート（Ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、Ｓｐｈｅｒｅ－ｓｈａｐｅｄ ｒｅｃｅｓｓｅｄ ｇａｔｅ ＭＯＳＦＥＴ、Ｓａｄｄｌｅ－ｆｉｎＦＥＴ、グルーブゲート（Ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴ、またはＶグルーブゲート（Ｖ－ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴのうちの少なくとも１つで使用される前記埋立型ゲート構造を有することを特徴とする、請求項６に記載のニューロモルフィックシナプス素子。
【請求項9】
前記フローティングゲート領域は、金属、２種または３種金属合金、ｎ＋多結晶シリコン、ｐ＋多結晶シリコン、またはシリサイドのうちの少なくとも１つの物質で形成されることを特徴とする、請求項１に記載のニューロモルフィックシナプス素子。
【請求項10】
前記ゲート絶縁膜領域は、シリコン酸化物（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、酸窒化ケイ素（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、ハフニウム酸化ジルコニウム（ＨＺＯ）、またはハフニウム酸窒化（ＨｆＯＮ）のうちの少なくとも１つで形成されることを特徴とする、請求項１に記載のニューロモルフィックシナプス素子。
【請求項11】
前記ニューロモルフィックシナプス素子が水平型トランジスタで実現される場合には前記チャネル領域の左右両側に形成され、前記ニューロモルフィックシナプス素子が垂直型トランジスタで実現される場合には前記チャネル領域の上下両端に形成される、ソース領域およびドレイン領域をさらに含む、請求項１に記載のニューロモルフィックシナプス素子。
【請求項12】
前記ソース領域および前記ドレイン領域は、ｎ型シリコン、ｐ型シリコン、または金属シリサイドのうちのいずれか１つで形成されることを特徴とする、請求項１１に記載のニューロモルフィックシナプス素子。
【請求項13】
前記ソース領域および前記ドレイン領域は、前記ｎ型シリコンまたは前記ｐ型シリコンで形成される場合、拡散（Ｄｉｆｆｕｓｉｏｎ）、固相拡散（Ｓｏｌｉｄ－ｐｈａｓｅ ｄｉｆｆｕｓｉｏｎ）、エピタキシャル成長（Ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）、選択的エピタキシャル成長、イオン注入（Ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）、または後続熱処理のうちの少なくとも１つの方式に基づいて形成されることを特徴とする、請求項１２に記載のニューロモルフィックシナプス素子。
【請求項14】
前記ソース領域および前記ドレイン領域は、前記金属シリサイドで形成される場合、不純物偏析（Ｄｏｐａｎｔ ｓｅｇｒｅｇａｔｉｏｎ）を利用して接合が改善されることを特徴とする、請求項１２に記載のニューロモルフィックシナプス素子。
【請求項15】
前記チャネル領域、前記ソース領域および前記ドレイン領域は、同じ物質で形成されることを特徴とする、請求項１１に記載のニューロモルフィックシナプス素子。
【請求項16】
前記チャネル領域、前記ソース領域および前記ドレイン領域は、シリコン（Ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅｒｍａｎｉｕｍ）、シリコンゲルマニウム（Ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、歪みシリコン（Ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）、歪みゲルマニウム（Ｓｔｒａｉｎｅｄ ｇｅｒｍａｎｉｕｍ）、歪みシリコンゲルマニウム（Ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、およびＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、またはＩＩＩ－Ｖ族半導体物質のうちの少なくとも１つで形成されることを特徴とする、請求項１５に記載のニューロモルフィックシナプス素子。
【請求項17】
前記チャネル領域は、プレーナ（Ｐｌａｎａｒ）構造、フィン（ｆｉｎ）構造、ナノシート（Ｎａｎｏｓｈｅｅｔ）構造、ナノワイヤ（Ｎａｎｏｗｉｒｅ）構造を含む突出型チャネル構造または埋立型チャネル構造のうちのいずれか１つの構造を有することを特徴とする、請求項１に記載のニューロモルフィックシナプス素子。
【請求項18】
前記チャネル領域は、ＦｉｎＦＥＴ、トライゲート（Ｔｒｉ－ｇａｔｅ）ＭＯＳＦＥＴ、パイゲート（Π－ｇａｔｅ）ＭＯＳＦＥＴ、オメガゲート（Ω－ｇａｔｅ）ＭＯＳＦＥＴ、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴ、Ｂｕｌｋ－ｆｉｎＦＥＴ、またはバルクゲートオールアラウンド（Ｂｕｌｋ ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴのうちのいずれか１つで使用される前記突出型チャネル構造を有することを特徴とする、請求項１７に記載のニューロモルフィックシナプス素子。
【請求項19】
前記チャネル領域は、埋込みゲート（Ｂｕｒｉｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、リセスゲート（Ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、Ｓｐｈｅｒｅ－ｓｈａｐｅｄ ｒｅｃｅｓｓｅｄ ｇａｔｅ ＭＯＳＦＥＴ、Ｓａｄｄｌｅ－ｆｉｎＦＥＴ、グルーブゲート（Ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴ、またはＶグルーブゲート（Ｖ－ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴのうちの少なくとも１つで使用される前記埋立型チャネル構造を有することを特徴とする、請求項１７に記載のニューロモルフィックシナプス素子。
【請求項20】
基板上に形成されるチャネル領域、前記チャネル領域上に形成されるゲート絶縁膜領域、前記ゲート絶縁膜領域上に形成されるフローティングゲート領域、前記フローティングゲート領域上に形成される電荷伝達層領域、および前記電荷伝達層領域上に形成されるコントロールゲート領域を含み、前記電荷伝達層領域はシリコン窒化膜であり、前記シリコン窒化膜は、前記フローティングゲート領域及び前記コントロールゲート領域と接するニューロモルフィックシナプス素子の動作方法であって、基準電位以上の値の電位が印加されることに応答して前記フローティングゲート領域との電位差を生成する段階、および
前記電位差を利用して加重値更新動作を実行する段階
を含み、
前記加重値更新動作を実行する段階は、
電荷伝達層領域を介して前記フローティングゲート領域に保存された前記少なくとも１つの電荷を放出させて加重値弱化（Ｄｅｐｒｅｓｓｉｏｎ）現象を実現する段階、および
電荷伝達層領域を介して前記フローティングゲート領域に前記少なくとも１つの電荷を搬入させて加重値強化（Ｐｏｔｅｎｔｉａｔｉｏｎ）現象を実現する段階を含むことを特徴とする、ニューロモルフィックシナプス素子の動作方法。
【請求項21】
基板上に形成されるチャネル領域、前記チャネル領域上に形成されるゲート絶縁膜領域、
前記ゲート絶縁膜領域上に形成されるフローティングゲート領域、
前記フローティングゲート領域上に形成される電荷伝達層領域、および
前記電荷伝達層領域上に形成されたまま、基準電位以上の値の電位が印加されることに応答して前記フローティングゲート領域との電位差を生成し、前記電位差を利用して、電荷伝達層領域を介して前記フローティングゲート領域に保存された少なくとも１つの電荷を放出させ、電荷伝達層領域を介して前記少なくとも１つの電荷を搬入させて加重値更新動作を実現するコントロールゲート領域
を含み、
前記電荷伝達層領域はシリコン窒化膜であり、
前記シリコン窒化膜は、前記フローティングゲート領域及び前記コントロールゲート領域と接し、
前記加重値更新動作のための電荷の移動が前記コントロールゲート領域と前記フローティングゲート領域との間で起こることを特徴とする、ニューロモルフィックシナプス素子。
【発明の詳細な説明】
【技術分野】
【0001】
以下の実施形態は、電界効果トランジスタ基盤のニューロモルフィックシナプス素子に関し、優れた線形性（Ｌｉｎｅａｒｉｔｙ）特性を有するニューロモルフィックシナプス素子およびその動作方法に関する技術である。
【背景技術】
【0002】
ビッグデータ時代の到来にともない、膨大な量のデータの演算、処理、および記憶に対する需要が爆発的に増加している。コンピュータシステムにおいて従来から使用されているフォン・ノイマン（ｖｏｎ Ｎｅｕｍａｎｎ）構造は、データを処理して演算する中央処理装置（Ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）と処理および演算が完了したデータを記憶するメモリ（Ｍｅｍｏｒｙ）とを分離した構造であるが、ビッグデータ時代のデータの増加により、中央処理装置とメモリとのデータ交換過程においてボトルネック現象とエネルギー消費は必ず解決しなければならない問題として浮上している。
【0003】
このような従来のコンピュータシステムの問題に対する解決策として、人間の脳を模倣したシステムを実現しようとする動きが活発しており、これをニューロモルフィック（Ｎｅｕｒｏｍｏｒｐｈｉｃ）コンピューティングと呼ぶ。ニューロモルフィックコンピューティングのうちのディープニューラルネットワーク（Ｄｅｅｐ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）は、従来のフォン・ノイマンコンピュータとは異なり、並列的に連結した特定の加重値を有するシナプスと、これを次のシナプスに受け渡すニューロンを必要とし、これに基づいて演算を実行することによって正確かつ迅速な学習および推論を効率的なエネルギー消耗によって実行することができる。
【0004】
このようなディープニューラルネットワークは、そのほとんどがソフトウェアを利用してデータを処理する方式で研究が進められてきた。しかし、真正な超低電力ニューロモルフィックコンピュータを実現するためには、これに適したハードウェアが必要不可欠に存在しなければならず、素子段階から並列演算が可能である上にエネルギー効率性を有するシナプスおよびニューロン素子の確保が必須となっている。
【0005】
ディープニューラルネットワークを実現するための理想的なシナプス素子のためには、等しいパルス電圧を印加することによってチャネル伝導性（Ｃｏｎｄｕｃｔａｎｃｅ）値が変わるアナログ加重値更新（Ｗｅｉｇｈｔ ｕｐｄａｔｅ）特性、加重値更新がパルスの個数によって線形的に強化（Ｐｏｔｅｎｔｉａｔｉｏｎ）および弱化（Ｄｅｐｒｅｓｓｉｏｎ）する特性、強化および弱化特性の対称性、更新された加重値を電源供給と関係なく記憶する不揮発性（Ｎｏｎ－ｖｏｌａｔｉｌｅ）、何回も加重値更新しても特性が変わることのない優れた耐久性（Ｅｎｄｕｒａｎｃｅ）などが必要となる。
【0006】
２端子基盤のＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＰｃＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、メモリスタ（Ｍｅｍｒｉｓｔｏｒ）などの素子は、電圧パルスが印加されることによって電流が通電するチャネル自体の抵抗を変化させて記憶するようにすることで人間の神経系と同じようにアナログ的加重値を変更する原理を有しており、低電力駆動と集積化が可能であるという点においてシナプス素子として多くの注目を集めた。
【0007】
しかし、このような素子は、素子特性の上、電流が流れるチャネルの可変抵抗特性が急激に変わるため加重値変化の線形性が低く、耐久性（Ｅｎｄｕｒａｎｃｅ）が良くない。これだけでなく、２端子基盤のシナプス素子の場合は、全体的なシステム構成のためにアレイ形態で製作するときに、追加の選択素子（Ｓｅｌｅｃｔｏｒ ｄｅｖｉｃｅ）および副次的な回路要素が必要になるという致命的な短所がある。
【0008】
このような問題に対する解決として、近年、３端子以上のトランジスタ基盤のシナプス素子に関して活発に研究がなされている。トランジスタ基盤のシナプス素子の場合、並列的な書き込みおよび読み出し動作が可能であり、追加の選択素子が必要ないという長所がある。特に、フローティングゲートメモリ（Ｆｌｏａｔｉｎｇ ｇａｔｅ ｍｅｍｏｒｙ）素子の場合、３端子素子でありながらも商業的に成熟した技術であるため、シナプス素子として大きく注目を集めた。しかし、低い線形性、低い対称性、高い動作電圧が問題となり、シナプス素子として使用することができずにいる。
【0009】
以下の実施形態は、従来のフローティングゲートメモリの高い技術的成熟度はそのまま使用しながらも、フローティングゲートメモリの限界である低い線形性特性と高い動作電圧の両方を解決することができる構造を提案することを目的とする。
【発明の概要】
【発明が解決しようとする課題】
【0010】
一実施形態は、従来のフローティングゲートメモリの優れた技術成熟度はそのまま使用しながらもフローティングゲートメモリ基盤のシナプスの限界として指摘されていた低い線形性、低い対称性、高い動作電圧特性を克服するために、従来のフローティングゲートメモリのゲートスタックに基づいて一部構造を変化させた、電界効果トランジスタ基盤のニューロモルフィックシナプス素子およびその動作方法を提案する。
【0011】
ただし、本発明が解決しようとする技術的課題が上述した課題に限定されてはならず、本発明の技術的思想および領域から逸脱しない範囲で多様に拡張されてよい。
【課題を解決するための手段】
【0012】
一実施形態によると、ニューロモルフィックシナプス素子は、基板上に形成されるチャネル領域、前記チャネル領域上に形成されるゲート絶縁膜領域、前記ゲート絶縁膜領域上に形成されるフローティングゲート領域、前記フローティングゲート領域上に形成される電荷伝達層領域、および前記電荷伝達層領域上に形成されたまま、基準電位以上の値の電位が印加されることに応答して前記フローティングゲート領域との電位差を生成し、前記電位差を利用して前記フローティングゲート領域に保存された少なくとも１つの電荷を放出させるか前記少なくとも１つの電荷を搬入させて加重値更新動作を実現するコントロールゲート領域を含む。
【0013】
一側によると、前記コントロールゲート領域は、前記フローティングゲート領域に保存された前記少なくとも１つの電荷を放出させて加重値弱化（Ｄｅｐｒｅｓｓｉｏｎ）現象を実現し、前記フローティングゲート領域に前記少なくとも１つの電荷を搬入させて加重値強化（Ｐｏｔｅｎｔｉａｔｉｏｎ）現象を実現することを特徴としてよい。
【0014】
他の一側によると、前記コントロールゲート領域は、前記フローティングゲート領域との電位差によって前記少なくとも１つの電荷が前記電荷伝達層領域によるエネルギー障壁を通過することに応答して前記ニューロモルフィックシナプス素子に含まれるソース領域とドレイン領域との間のコンダクタンスが変化する方式によって、前記加重値弱化現象および前記加重値強化現象を実現することを特徴としてよい。
【0015】
また他の一側によると、前記コントロールゲート領域の面積または前記電荷伝達層領域の面積は、前記フローティングゲート領域の面積よりも小さいことを特徴としてよい。
【0016】
また他の一側によると、前記コントロールゲート領域は、金属、２種または３種金属合金、ｎ＋多結晶シリコン、ｐ＋多結晶シリコン、またはシリサイドのうちの少なくとも１つの物質で形成されることを特徴としてよい。
【0017】
また他の一側によると、前記電荷伝達層領域は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＩＩＩ－Ｖ族化合物、２－Ｄ物質、窒化ケイ素（Ｓｉ３Ｎ４）、窒化膜（Ｎｉｔｒｉｄｅ）、酸窒化ケイ素（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、固体酸化膜（Ｏｘｉｄｅ）、酸化アルミニウム（Ａｌ２Ｏ３）、ＩＧＺＯ、酸化ハフニウム（ＨｆＯ２）、電荷伝達物質、半導体物質、または固体電解質物質のうちの少なくとも１つの物質で形成されることを特徴としてよい。
【0018】
また他の一側によると、前記フローティングゲート領域は、前記チャネル領域の構造によって平面型ゲート（ｐｌａｎａｒ－ｇａｔｅ）構造、マルチゲート（ｍｕｌｔｉｐｌｅ－ｇａｔｅ）構造、および全面ゲート（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）構造を含む突出型ゲート構造または埋立型ゲート構造のうちのいずれか１つの構造を有することを特徴としてよい。
【0019】
また他の一側によると、前記フローティングゲート領域は、ＦｉｎＦＥＴ、トライゲート（Ｔｒｉ－ｇａｔｅ）ＭＯＳＦＥＴ、パイゲート（Π－ｇａｔｅ）ＭＯＳＦＥＴ、オメガゲート（Ω－ｇａｔｅ）ＭＯＳＦＥＴ、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴ、Ｂｕｌｋ－ｆｉｎＦＥＴ、またはバルクゲートオールアラウンド（Ｂｕｌｋ ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴのうちのいずれか１つで使用される前記突出型ゲート構造を有することを特徴としてよい。
【0020】
またの一側によると、前記フローティングゲート領域は、埋込みゲート（Ｂｕｒｉｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、リセスゲート（Ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、Ｓｐｈｅｒｅ－ｓｈａｐｅｄ ｒｅｃｅｓｓｅｄ ｇａｔｅ ＭＯＳＦＥＴ、Ｓａｄｄｌｅ－ｆｉｎＦＥＴ、グルーブゲート（Ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴ、またはＶ－グルーブゲート（Ｖ－ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴのうちの少なくとも１つで使用される前記埋立型ゲート構造を有することを特徴としてよい。
【0021】
また他の一側によると、前記フローティングゲート領域は、金属、２種、または３種金属合金、ｎ＋多結晶シリコン、ｐ＋多結晶シリコン、またはシリサイドのうちの少なくとも１つの物質で形成されることを特徴としてよい。
【0022】
また他の一側によると、前記ゲート絶縁膜領域は、シリコン酸化物（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、酸窒化ケイ素（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、ハフニウム酸化ジルコニウム（ＨＺＯ）、またはハフニウム酸窒化（ＨｆＯＮ）のうちの少なくとも１つで形成されることを特徴としてよい。
【0023】
また他の一側によると、前記ニューロモルフィックシナプス素子は、前記ニューロモルフィックシナプス素子が水平型トランジスタで実現される場合には前記チャネル領域の左右両側に形成され、前記ニューロモルフィックシナプス素子が垂直型トランジスタで実現される場合には前記チャネル領域の上下両端に形成されるソース領域およびドレイン領域をさらに含んでよい。
【0024】
また他の一側によると、前記ソース領域および前記ドレイン領域は、ｎ型シリコン、ｐ型シリコン、または金属シリサイドのうちのいずれか１つで形成されることを特徴としてよい。
【0025】
また他の一側によると、前記ソース領域および前記ドレイン領域は、前記ｎ型シリコンまたは前記ｐ型シリコンで形成される場合、拡散（Ｄｉｆｆｕｓｉｏｎ）、固相拡散（Ｓｏｌｉｄ－ｐｈａｓｅ ｄｉｆｆｕｓｉｏｎ）、エピタキシャル成長（Ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）、選択的エピタキシャル成長、イオン注入（Ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）、または後続熱処理のうちの少なくとも１つの方式に基づいて形成されることを特徴としてよい。
【0026】
また他の一側によると、前記ソース領域および前記ドレイン領域は、前記金属シリサイドで形成される場合、不純物偏析（Ｄｏｐａｎｔ ｓｅｇｒｅｇａｔｉｏｎ）を利用して接合が改善されることを特徴としてよい。
【0027】
また他の一側によると、前記チャネル領域、前記ソース領域および前記ドレイン領域は、同じ物質で形成されることを特徴としてよい。
【0028】
また他の一側によると、前記チャネル領域、前記ソース領域および前記ドレイン領域は、シリコン（Ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅｒｍａｎｉｕｍ）、シリコンゲルマニウム（Ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、歪みシリコン（Ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）、歪みゲルマニウム（Ｓｔｒａｉｎｅｄ ｇｅｒｍａｎｉｕｍ）、歪みシリコンゲルマニウム（Ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、およびＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）またはＩＩＩ－Ｖ族半導体物質のうちの少なくとも１つで形成されることを特徴としてよい。
【0029】
また他の一側によると、前記チャネル領域は、プレーナ（Ｐｌａｎａｒ）構造、フィン（ｆｉｎ）構造、ナノシート（Ｎａｎｏｓｈｅｅｔ）構造、ナノワイヤ（Ｎａｎｏｗｉｒｅ）構造を含む突出型チャネル構造または埋立型チャネル構造のうちのいずれか１つの構造を有することを特徴としてよい。
【0030】
また他の一側によると、前記チャネル領域は、ＦｉｎＦＥＴ、トライゲート（Ｔｒｉ－ｇａｔｅ）ＭＯＳＦＥＴ、パイゲート（Π－ｇａｔｅ）ＭＯＳＦＥＴ、オメガゲート（Ω－ｇａｔｅ）ＭＯＳＦＥＴ、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴ、Ｂｕｌｋ－ｆｉｎＦＥＴ、またはバルクゲートオールアラウンド（Ｂｕｌｋ ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴのうちのいずれか１つで使用される前記突出型チャネル構造を有することを特徴としてよい。
【0031】
また他の一側によると、前記チャネル領域は、埋込みゲート（Ｂｕｒｉｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、リセスゲート（Ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、Ｓｐｈｅｒｅ－ｓｈａｐｅｄ ｒｅｃｅｓｓｅｄ ｇａｔｅ ＭＯＳＦＥＴ、Ｓａｄｄｌｅ－ｆｉｎＦＥＴ、グルーブゲート（Ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴ、またはＶグルーブゲート（Ｖ－ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴのうちの少なくとも１つで使用される前記埋立型チャネル構造を有することを特徴としてよい。
【0032】
一実施形態によると、基板上に形成されるチャネル領域、前記チャネル領域上に形成されるゲート絶縁膜領域、前記ゲート絶縁膜領域上に形成されるフローティングゲート領域、前記フローティングゲート領域上に形成される電荷伝達層領域、および前記電荷伝達層領域上に形成されるコントロールゲート領域を含むニューロモルフィックシナプス素子の動作方法は、基準電位以上の値の電位が印加されることに応答して前記フローティングゲート領域との電位差を生成する段階、および前記電位差を利用して加重値更新動作を実行する段階を含み、前記加重値更新動作を実行する段階は、前記フローティングゲート領域に保存された前記少なくとも１つの電荷を放出させて加重値弱化（Ｄｅｐｒｅｓｓｉｏｎ）現象を実現する段階、または前記フローティングゲート領域に前記少なくとも１つの電荷を搬入させて加重値強化（Ｐｏｔｅｎｔｉａｔｉｏｎ）現象を実現する段階のうちのいずれか１つの段階を含むことを特徴とする。
【0033】
一実施形態によると、ニューロモルフィックシナプス素子の製造方法は、基板上に形成されるチャネル領域、前記チャネル領域上に形成されるゲート絶縁膜領域、および前記ゲート絶縁膜領域上に形成されるフローティングゲート領域を含むトランジスタ構造体を準備する段階、前記トランジスタ構造体のうちの前記フローティングゲート領域上に電荷伝達層領域を形成する段階、および前記電荷伝達層領域上にコントロールゲート領域を形成する段階を含む。
【0034】
一実施形態によると、ニューロモルフィックシナプス素子は、基板上に形成されるチャネル領域、前記チャネル領域上に形成されるゲート絶縁膜領域、前記ゲート絶縁膜領域上に形成されるフローティングゲート領域、前記フローティングゲート領域上に形成される電荷伝達層領域、および前記電荷伝達層領域上に形成されたまま、基準電位以上の値の電位が印加されることに応答して前記フローティングゲート領域との電位差を生成し、前記電位差を利用して前記フローティングゲート領域に保存された少なくとも１つの電荷を放出させるか前記少なくとも１つの電荷を搬入させて加重値更新動作を実現するコントロールゲート領域を含み、前記加重値更新動作のための電荷の移動が前記コントロールゲート領域と前記フローティングゲート領域との間で起こることを特徴としてよい。
【発明の効果】
【0035】
一実施形態は、従来のフローティングゲートメモリのゲートスタックに基づいて一部構造を変化させた、電界効果トランジスタ基盤のニューロモルフィックシナプス素子およびその動作方法を提案することにより、フローティングゲートメモリの長所である高い技術成熟度を活用すると同時に、高い線形性、高い対称性、および低い動作電圧を実現することができる。
【0036】
ただし、本発明の効果が上述した効果に限定されてはならず、本発明の技術的思想および領域から逸脱しない範囲で多様に拡張されてよい。
【図面の簡単な説明】
【0037】
【図1】一実施形態における、ニューロモルフィックシナプス素子を示した斜視図である。
【発明を実施するための形態】
【0038】
以下、本発明の実施形態について、添付の図面を参照しながら詳しく説明する。しかし、本発明が実施形態によって制限あるいは限定されてはならない。なお、各図面に提示された同一の参照符号は、同一の部材を示す。
【0039】
また、本明細書で使用する用語（Ｔｅｒｍｉｎｏｌｏｇｙ）は、本発明の好ましい実施形態を適切に表現するために使用した用語であり、これは、視聴者、運用者の意図、または本発明が属する分野の慣例などによって異なってよい。したがって、本用語の定義は、本明細書の全般にわたる内容に基づいて下されなければならない。例えば、本明細書において特別に言及しない限り、単数型は複数型も含む。また、本明細書で使用する「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、記載された構成要素、段階、動作、および／または素子が１つ以上の他の構成要素、段階、動作、および／または素子の存在または追加を排除しない。
【0040】
また、本発明の多様な実施例は互いに異なるが、相互排他的である必要はないことが理解されなければならない。例えば、ここに記載されている特定の形状、構造、および特性は、一実施形態と関連して本発明の技術的思想および範囲を逸脱しないと同時に、他の実施例によって実現されてもよい。また、提示されたそれぞれの実施例の範囲内において個別構成要素の位置、配置、または構成は、本発明の技術的思想および範囲を逸脱せずに変更されてもよいことが理解されなければならない。
【0041】
以下、一実施形態に係るニューロモルフィックシナプス素子は、電界効果トランジスタである３端子フローティングゲートメモリとして実現され、加重値更新動作時に加重値強化（Ｐｏｔｅｎｔｉａｔｉｏｎ）および加重値弱化（Ｄｅｐｒｅｓｓｉｏｎ）特性で高い線形性および対称性を示し、加重値強化および弱化グラフがギリシア文字の「Λ（Ｌａｍｂｄａ）」のように見えることから「Λ－ｓｙｎａｐｓｅ」と命名されてよい。
【0042】
図１は、実施形態における、ニューロモルフィックシナプス素子を示した斜視図であり、図２は、図１に示したニューロモルフィックシナプス素子を示した平面図であり、図３は、図２に示したＩ－Ｉ’ラインに沿ってニューロモルフィックシナプス素子を切断した断面を示した断面図であり、図４は、図１に示したニューロモルフィックシナプス素子に含まれるチャネル領域およびフローティングゲート領域が有する構造を説明するために多様な突出型ゲートＦＥＴ構造を示した斜視図であり、図５は、図１に示したニューロモルフィックシナプス素子に含まれるチャネル領域およびフローティングゲート領域が有する構造を説明するために多様な埋立型ゲートＦＥＴ構造を示した断面図である。
【0043】
一実施形態に係るニューロモルフィックシナプス素子は、従来のＭＯＳＦＥＴのゲート上に電荷伝達層領域とコントロールゲート領域が配置される構造であって、現業で使用される多様なＭＯＳＦＥＴが下部に位置する構造を有してよい。一例として、ニューロモルフィックシナプス素子は、図１～３に示した平板ＭＯＳＦＥＴの他にも、図４および図５に示した突出型構造または埋立型構造のＭＯＳＦＥＴ上に電荷伝達層領域とコントロールゲート領域が配置される構造を有してよい。
【0044】
図１～３を参照すると、一実施形態に係るニューロモルフィックシナプス素子１００は、基板１０５上に形成されるチャネル領域１１０、チャネル領域１１０の左右両側に形成されるソース領域１１１およびドレイン領域１１２、チャネル領域１１０上に形成されるゲート絶縁膜領域１２０、ゲート絶縁膜領域１２０上に形成されるフローティングゲート領域１３０、フローティングゲート領域１３０上に形成される電荷伝達層領域１４０、および電荷伝達層領域１４０上に形成されるコントロールゲート領域１５０を含んでよい。
【0045】
基板１０５は、シリコン（Ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅｒｍａｎｉｕｍ）、シリコンゲルマニウム（Ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、歪みシリコン（Ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）、歪みゲルマニウム（Ｓｔｒａｉｎｅｄ ｇｅｒｍａｎｉｕｍ）、歪みシリコンゲルマニウム（Ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、またはＩＩＩ－Ｖ族半導体物質のうちの少なくとも１つで形成されてよい。
【0046】
チャネル領域１１０は、プレーナ（Ｐｌａｎａｒ）構造、フィン（ｆｉｎ）構造、ナノシート（Ｎａｎｏｓｈｅｅｔ）構造、ナノワイヤ（Ｎａｎｏｗｉｒｅ）構造を含む突出型チャネル構造または埋立型チャネル構造のうちのいずれか１つの構造を有してよい。
【0047】
例えば、チャネル領域１１０は、ＦｉｎＦＥＴ、トライゲート（Ｔｒｉ－ｇａｔｅ）ＭＯＳＦＥＴ、パイゲート（Π－ｇａｔｅ）ＭＯＳＦＥＴ、オメガゲート（Ω－ｇａｔｅ）ＭＯＳＦＥＴ、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴ、Ｂｕｌｋ－ｆｉｎＦＥＴ、またはバルクゲートオールアラウンド（Ｂｕｌｋ ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴのうちのいずれか１つで使用される突出型チャネル構造を有してよい。より具体的な例として、チャネル領域１１０は、図４に示すように、チャネルの縦横比（高さ／幅）が０．５以下のナノシート構造、チャネルの縦横比が０．５以上のナノワイヤ構造、マルチナノワイヤ（Ｍｕｌｔｉ－ｎａｎｏｗｉｒｅ）構造などの突出型チャネル構造を有するように形成されてよい。
【0048】
他の例として、チャネル領域１１０は、図５に示すように、前記チャネル領域は、埋込みゲート（Ｂｕｒｉｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、リセスゲート（Ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、Ｓｐｈｅｒｅ－ｓｈａｐｅｄ ｒｅｃｅｓｓｅｄ ｇａｔｅ ＭＯＳＦＥＴ、Ｓａｄｄｌｅ－ｆｉｎＦＥＴ、グルーブゲート（Ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴ、またはＶグルーブゲート（Ｖ－ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴのうちの少なくとも１つで使用される埋立型チャネル構造を有するように形成されてよい。
【0049】
ソース領域１１１およびドレイン領域１１２は、ニューロモルフィックシナプス素子１００が図面のように水平型トランジスタで実現されることでチャネル領域１１０の左右両側に形成されると説明したが、これに制限あるいは限定されてはならず、ニューロモルフィックシナプス素子１００が垂直型トランジスタで実現される場合は、チャネル領域１１０の上下両端に形成されてよい。
【0050】
このとき、ソース領域１１１およびドレイン領域１１２は、ｎ型シリコン、ｐ型シリコン、または金属シリサイドのうちのいずれか１つで形成されてよい。一例として、ソース領域１１１およびドレイン領域がｎ型シリコンまたはｐ型シリコンで形成される場合、拡散（Ｄｉｆｆｕｓｉｏｎ）、固相拡散（Ｓｏｌｉｄ－ｐｈａｓｅ ｄｉｆｆｕｓｉｏｎ）、エピタキシャル成長（Ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）、選択的エピタキシャル成長、イオン注入（Ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）、または後続熱処理のうちの少なくとも１つの方式に基づいて形成されてよい。ソース領域１１１およびドレイン領域がタングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、サマリウム（Ｓｍ）、イットリウム（Ｙ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、セリウム（Ｃｅ）、白金（Ｐｔ）、鉛（Ｐｂ）、またはイリジウム（Ｉｒ）のような金属シリサイドで形成される場合、不純物偏析（Ｄｏｐａｎｔ ｓｅｇｒｅｇａｔｉｏｎ）を利用して接合が改善されてよい。
【0051】
このようなソース領域１１１およびドレイン領域１１２は、チャネル領域１１０と同じ物質で形成されてよい。一例として、チャネル領域１１０、ソース領域１１１およびドレイン領域１１２は、シリコン（Ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅｒｍａｎｉｕｍ）、シリコンゲルマニウム（Ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、歪みシリコン（Ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）、歪みゲルマニウム（Ｓｔｒａｉｎｅｄ ｇｅｒｍａｎｉｕｍ）、歪みシリコンゲルマニウム（Ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ－ｇｅｒｍａｎｉｕｍ）、およびＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、またはＩＩＩ－Ｖ族半導体物質のうちの少なくとも１つで形成されてよい。しかし、これに制限あるいは限定されてはならず、チャネル領域１１０、ソース領域１１１およびドレイン領域１１２はそれぞれ、互いに異なる物質で形成されてもよい。
【0052】
ゲート絶縁膜領域１２０は、フローティングゲート領域１３０およびチャネル領域１１０を絶縁させる構成要素であって、メモリ特性を示さない任意の絶縁物質で形成されてよい。一例として、ゲート絶縁膜領域１２０は、シリコン酸化物（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、酸窒化ケイ素（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、ハフニウム酸化ジルコニウム（ＨＺＯ）、またはハフニウム酸窒化（ＨｆＯＮ）のうちの少なくとも１つで形成されてよい。
【0053】
フローティングゲート領域１３０は、金属、２種または３種金属合金、ｎ＋多結晶シリコン、ｐ＋多結晶シリコン、またはシリサイドのうちの少なくとも１つの物質で形成されてよく、コントロールゲート領域１５０およびチャネル領域１１０の間に位置することから内部ゲート（Ｉｎｔｅｒｎａｌ ｇａｔｅ）と命名されてよい。ここで、シリサイドは、例えば、タングステンシリサイド（ＷＳｉ２）、チタンシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ ｏｒ ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ ｏｒ ＮｉＳｉ２）などを含んでよい。
【0054】
このようなフローティングゲート領域１３０は、チャネル領域１１０の構造によっては、平面型ゲート（ｐｌａｎａｒ－ｇａｔｅ）構造をはじめ、図４に示したマルチゲート（ｍｕｌｔｉｐｌｅ－ｇａｔｅ）構造および全面ゲート（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）構造を含む突出型ゲート構造、または図５に示した埋立型ゲート構造のうちのいずれか１つの構造を有してよい。
【0055】
例えば、フローティングゲート領域１３０は、ＦｉｎＦＥＴ、トライゲート（Ｔｒｉ－ｇａｔｅ）ＭＯＳＦＥＴ、パイゲート（Π－ｇａｔｅ）ＭＯＳＦＥＴ、オメガゲート（Ω－ｇａｔｅ）ＭＯＳＦＥＴ、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴ、Ｂｕｌｋ－ｆｉｎＦＥＴ、またはバルクゲートオールアラウンド（Ｂｕｌｋ ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）ＭＯＳＦＥＴのうちのいずれか１つで使用される突出型ゲート構造を有してよい。
【0056】
他の例として、フローティングゲート領域１３０は、埋込みゲート（Ｂｕｒｉｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、リセスゲート（Ｒｅｃｅｓｓｅｄ ｇａｔｅ）ＭＯＳＦＥＴ、Ｓｐｈｅｒｅ－ｓｈａｐｅｄ ｒｅｃｅｓｓｅｄ ｇａｔｅ ＭＯＳＦＥＴ、Ｓａｄｄｌｅ－ｆｉｎＦＥＴ、グルーブゲート（Ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴ、またはＶグルーブゲート（Ｖ－ｇｒｏｏｖｅ ｇａｔｅ）ＭＯＳＦＥＴのうちの少なくとも１つで使用される前記埋立型ゲート構造を有してよい。
【0057】
電荷伝達層領域１４０は、フローティングゲート領域１３０とコントロールゲート領域１５０を絶縁させる構成要素であって、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＩＩＩ－Ｖ族化合物、２－Ｄ物質（Ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ、ＭｏＳ２、およびグラフェンのうちの少なくとも１つ）、窒化ケイ素（Ｓｉ３Ｎ４）、窒化膜（Ｎｉｔｒｉｄｅ）、酸窒化ケイ素（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、固体酸化膜（Ｏｘｉｄｅ）、酸化アルミニウム（Ａｌ２Ｏ３）、ＩＧＺＯ、酸化ハフニウム（ＨｆＯ２）、電荷伝達物質、半導体物質（ＳｒＴｉＯ３、ＳｒＺｒＯ３、ＮｉＯ、ＴｉＯ２、ＨｆＯｘ、ＡｌＯｘ、ＮｉＯｘ、ＴｉＯｘ、ＴａＯｘ、ＴａＮ、ＣｕｘＯ、ＣｕＯｘ、ＴｉＮ、ＴａＮ、ＷＯｘ、ＳｉＮｘ、ＶＯ２、ＩｒＯ２、ＺｒＯｘ、ＺｎＯ、ＮｂＯｘ、ＩＧＺＯ、ＨＺＯ、ＨｆＯＮ）、または固体電解質物質（硫化物系素材［Ｌｉ１０ＧｅＰ２Ｓ１２、Ｌｉ９．５４、Ｓｉ１．７４Ｐ１．４４Ｓ１１．７Ｃｌ０．３、ａｒｇｙｒｏｄｉｔｅ、ＬＰＳ（ｌｉｔｈｉｕｍ ｐｈｏｓｐｈｏｒｕｓ ｓｕｌｆｉｄｅ）、ＬＰＳ＋ＬｉＣｌ］酸化物系素材［ｐｅｒｏｖｓｋｉｔｅ、ＮＡＳＩＣＯＮ（Ｎａ１＋ｘＺｒ２ＳｉｘＰ３－ｘＯ１２、０＜ｘ＜３）、ＬＩＳＩＣＯＮ（Ｌｉ２＋２ｘＺｎ１－ｘＧｅＯ４）、ＬｉＰＯＮ（ＬｉｘＰＯｙＮｚ）、ｇａｒｎｅｔ］イオン伝導性ポリマ［ＰＥＯ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｏｘｉｄｅ）、ＰＥＧ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｇｌｙｃｏｌ）、ＰＥＧＤＭＡ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｇｌｙｃｏｌ ｄｉｍｅｔｈａｃｒｙｌａｔｅ）、ＰＴＦＥ（ｐｏｌｙｔｅｔｒａｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）、ＰＥＥＫ（ｐｏｌｙｅｔｈｅｒ ｅｔｈｅｒ ｋｅｔｏｎｅ）、ｎａｆｉｏｎ（Ｃ７ＨＦ１３Ｏ５Ｓ・Ｃ２Ｆ４）］）のうちの少なくとも１つの物質で形成されてよい。すなわち、電荷伝達層領域１４０は、上述された物質のうちから１つの物質が選択された単一物質で構成されてもよいし、上述された物質が混合されて構成されてもよい。
【0058】
コントロールゲート領域１５０は、基準電位以上の値の電位が印加されることに応答してフローティングゲート領域１３０との電位差を生成し、電位差を利用してフローティングゲート領域１３０に保存された少なくとも１つの電荷を放出させるかフローティングゲート領域１３０に少なくとも１つの電荷を搬入させて加重値更新動作を実行してよい。
【0059】
すなわち、コントロールゲート領域１５０は、フローティングゲート領域１３０との電位差によって少なくとも１つの電荷が電荷伝達層領域１４０によるエネルギー障壁を通過することに応答してソース領域１１１とドレイン領域１１２との間のコンダクタンスが変化する方式により、フローティングゲート領域１３０に保存された少なくとも１つの電荷を放出させて加重値弱化（Ｄｅｐｒｅｓｓｉｏｎ）現象を実現することができ、フローティングゲート領域１３０に少なくとも１つの電荷を搬入させて加重値強化（Ｐｏｔｅｎｔｉａｔｉｏｎ）現象を実現してよい。例えば、コントロールゲート領域１５０に正の電圧が印加される場合、コントロールフローティングゲート領域１３０に少なくとも１つの電荷が搬入されることによってソース領域１１１とドレイン領域１１２との間のコンダクタンスが上昇して加重値強化現象が発生してよい。他の例として、コントロールゲート領域１５０に負の電圧が印加される場合、コントロールフローティングゲート領域１３０に保存された少なくとも１つの電荷が放出されることによってソース領域１１１とドレイン領域１１２との間のコンダクタンスが減少して加重値弱化現象が発生してよい。
【0060】
このとき、電荷伝達層領域１４０は、コントロールゲート領域１５０に電位が印加されることに応答し、両端のゲートの電位差によってフローティングゲート領域１３０に転移電流を流すようになる。このために、コントロールゲート領域１５０は、電荷伝達層領域１４０を通じてフローティングゲート領域１３０と隣接して形成されてよい。
【0061】
このようなコントロールゲート領域１５０は、金属、２種または３種金属合金、ｎ＋多結晶シリコン、ｐ＋多結晶シリコン、またはシリサイド（タングステンシリサイド（ＷＳｉ２）、チタンシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ ｏｒ ＣｏＳｉ２）、またはニッケルシリサイド（ＮｉＳｉ ｏｒ ＮｉＳｉ２）など）のうちの少なくとも１つの物質で形成されてよい。
【0062】
特に、コントロールゲート領域１５０の面積または電荷伝達層領域１４０の面積は、フローティングゲート領域１３０の面積よりも小さくてよい。したがって、コントロールゲート領域１５０または電荷伝達層領域１４０がフローティングゲート領域１３０に触れる面積は、フローティングゲート領域１３０の全体面積よりも小さくてよい。しかし、これに制限あるいは限定されてはならず、コントロールゲート領域１５０または電荷伝達層領域１４０は、フローティングゲート領域１３０に触れる面積がフローティングゲート領域１３０の全体の面積よりも小さいという条件を満たす前提の元で、それぞれの面積がフローティングゲート領域１３０の面積と同じであっても大きくてもよい。
【0063】
以上で説明したように、一実施形態において、チャネル領域１１０、ソース領域１１１およびドレイン領域１１２はすべて、基板１０５上に形成されてよい。例えば、チャネル領域１１０は、ナノワイヤ（ｎａｎｏｗｉｒｅ）構造で形成されてよい。この場合、図３に示すように、ゲート絶縁膜領域１２０、フローティングゲート領域１３０、電荷伝達層領域１４０、およびコントロールゲート領域１５０は、チャネル領域１１０の一部分を順に囲むように形成されてよく、チャネル領域１１０の残りの部分と基板１０５の間には空間が存在してよい。言い換えれば、チャネル領域１１０は、構成要素１２０、１３０、１４０、１５０によって支持され、基板１０５上に橋脚（Ｂｒｉｄｇｅ）のように浮かぶようになってよい。
【0064】
図６は、図１に示したニューロモルフィックシナプス素子の動作方法を示したフローチャートである。以下で説明する動作方法は、図１～３を参照しながら説明したニューロモルフィックシナプス素子１００（より正確には、コントロールゲート領域１５０）が主体となって実行されてよい。
【0065】
図６を参照すると、段階６１０で、ニューロモルフィックシナプス素子１００は、基準電位以上の値の電位が印加されることに応答してフローティングゲート領域１３０との電位差を生成してよい。
【0066】
したがって、段階６２０で、ニューロモルフィックシナプス素子１００は、電位差を利用して加重値更新動作を実行してよい。より詳細には、段階６２０で、ニューロモルフィックシナプス素子１００は、フローティングゲート領域１３０に保存された少なくとも１つの電荷を放出させて加重値弱化現象を実現するか、フローティングゲート領域１３０に少なくとも１つの電荷を搬入させて加重値強化現象を実現してよい。すなわち、段階６２０で、ニューロモルフィックシナプス素子１００は、フローティングゲート領域１３０との電位差によって少なくとも１つの電荷が電荷伝達層領域１４０によるエネルギー障壁を通過することに応答してソース領域１１１とドレイン領域１１２との間のコンダクタンスが変化する方式により、フローティングゲート領域１３０に保存された少なくとも１つの電荷を放出させて加重値弱化現象を実現してよく、フローティングゲート領域１３０に少なくとも１つの電荷を搬入させる加重値強化現象を実現してよい。
【0067】
【0068】
図７を参照すると、コントロールゲート領域１５０に基準電圧以上の値の電位が印加された場合、グラフは、反時計回りの履歴曲線（Ｈｙｓｔｅｒｅｓｉｓ）を示すようになる。すなわち、コントロールゲート領域１５０に正の電圧が印加される場合にはニューロモルフィックシナプス素子１００の閾値電圧ＶＴが左に移動し、負の電圧が印加される場合には閾値電圧が右側に移動してよい。
【0069】
このように反時計回りの履歴曲線を示すことは、時計回りの履歴曲線を特徴とする従来のフローティングゲートメモリとは正反対の特性となる。その理由は、従来のフローティングゲートメモリの場合は、ゲート絶縁膜領域が電荷伝達の役割をすることによってフローティングゲート領域とチャネル領域との間で電荷移動がなされる反面、ニューロモルフィックシナプス素子１００では、電荷伝達層領域１４０がフローティングゲート領域１３０の上に配置されることによってフローティングゲート領域１３０とコントロールゲート領域１５０との間で電荷移動がなされるためである。例えば、コントロールゲート領域１５０に正の電圧が印加される場合、コントロールゲート領域１５０からチャネル領域１１０への方向に電場が発生されることにより、従来のフローティングゲートメモリでは電子がチャネル領域からフローティングゲート領域に移動してフローティングゲート領域に電子が蓄積される反面、ニューロモルフィックシナプス素子１００では、電子がフローティングゲート領域１３０からコントロールゲート領域１５０に移動し、むしろフローティングゲート領域１３０から電子が抜けるようになる。すなわち、電荷伝達を担当する物質の位置が異なるため、ニューロモルフィックシナプス素子１００は従来のフローティングゲートメモリとは正反対の履歴曲線特性を示すようになるのである。
【0070】
【0071】
図８を参照すると、コントロールゲート領域１５０には、加重値更新のための電位、電圧パルスが印加されてよい。例えば、コントロールゲート領域１５０に正の電圧が印加される場合、コントロールフローティングゲート領域１３０に少なくとも１つの電荷が搬入されることによってソース領域１１１とドレイン領域１１２との間のコンダクタンスが上昇して加重値強化現象が発生してよく、コントロールゲート領域１５０に負の電圧が印加される場合、コントロールフローティングゲート領域１３０に保存された少なくとも１つの電荷が放出されることによってソース領域１１１とドレイン領域１１２との間のコンダクタンスが減少して加重値弱化現象が発生してよい。
【0072】
【0073】
図９は、電荷伝達層１４０としてシリコン窒化膜（Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ）５ｎｍを使用して得た加重値強化および加重値弱化特性のグラフであり、分析結果、線形性および対称性が極めて優秀であり、強化－弱化特性の開形が「Λ（Ｌａｍｂｄａ）」形状と類似することを確認することができる。これに加え、従来には１１Ｖ以上として知られているフローティングゲートメモリの動作電圧に比べて極めて低い、７．５Ｖ以下の電圧で素子が動作することを確認することができる。
【0074】
一実施形態に係るニューロモルフィックシナプス素子１００は、従来のフローティングゲートメモリに比べてシナプス特性および動作電圧の最適化が容易であるという長所がある。その理由は、電荷伝達物質を、全体シナプス素子のスイッチング特性を犠牲にせずに簡単に変えることができるためである。上述で指摘したように、図９に示した優れたシナプス特性の結果は、シリコン窒化膜を電荷伝達層１４０として使用して得たものである。一実施形態に係るニューロモルフィックシナプス素子１００の場合、ゲート絶縁膜領域１２０と電荷伝達層領域１４０が分離している。したがって、電荷伝達層領域１４０としてシリコン窒化膜などの物質を使用しても全体素子のスイッチング特性は劣化しない。この反面、従来のフローティングゲートメモリでは、電荷伝達物質がチャネルと接するゲート絶縁膜領域であるため、チャネル領域との界面特性が良くない物質（例えば、シリコン窒化膜など）を電荷伝達物質として使用すれば、全体素子のスイッチング特性が犠牲になる。全体素子のスイッチング特性が犠牲になる場合、シナプスアレイ動作のために追加の選択素子が必要になるという短所が発生する。すなわち、一実施形態に係るニューロモルフィックシナプス素子１００は、シナプス特性および動作電圧の最適化が容易であり、図９に示したような優れたシナプス特性は、このようなニューロモルフィックシナプス素子１００の利点に基づいて確保された結果である。
【0075】
図１０は、図１に示したニューロモルフィックシナプス素子の製造方法を示したフローチャートである。以下、製造方法を実行する主体は、自動化および機械化された製造システムであってよく、製造方法が実行された結果、製造完了することは、図１～３を参照しながら説明した構造のニューロモルフィックシナプス素子１００であってよい。これよりに、ニューロモルフィックシナプス素子１００に含まれる構成要素（チャネル領域１１０、ソース領域１１１およびドレイン領域１１２、ゲート絶縁膜領域１２０、フローティングゲート領域１３０、電荷伝達層領域１４０、およびコントロールゲート領域１５０）それぞれは、図１～３を参照しながら説明した構造および組成物質で構成されてよい。
【0076】
図１０を参照すると、一実施形態に係る製造システムは、段階１０１０で、基板上に形成されるチャネル領域１１０、チャネル領域１１０上に形成されるゲート絶縁膜領域１２０、およびゲート絶縁膜領域１２０上に形成されるフローティングゲート領域１３０を含むトランジスタ構造体を準備してよい。
【0077】
次に、段階１０２０で、製造システムは、トランジスタ構造体のうちのフローティングゲート領域１３０上に電荷伝達層領域１４０を形成してよい。
【0078】
この後、段階１０３０で、製造システムは、電荷伝達層領域１４０上にコントロールゲート領域１５０を形成してよい。
【0079】
以上で説明したニューロモルフィックシナプス素子１００は、多様な装置およびシステムに適用されてよい。一例として、ニューロモルフィックシナプス素子１００は、携帯電話、スマートフォン、ＰＤＡ、ＰＭＰ、デジタルカメラ、カムコーダ、ＰＣ、サーバコンピュータ、ワークステーション、ノート型ＰＣ、デジタルＴＶ、セットトップボックス、音楽再生機、ポータブルゲームコンソール、ナビゲーション機器、ウェアラブル機器、ＩｏＴ機器、ＶＲ機器、ＡＲ機器などのような多様な電子機器に有益に利用することができる。
【0080】
以上のように、実施形態を、限定された実施形態および図面に基づいて説明したが、当業者であれば、上述した記載から多様な修正および変形が可能であろう。例えば、説明された技術が、説明された方法とは異なる順序で実行されたり、かつ／あるいは、説明されたシステム、構造、装置、回路などの構成要素が、説明された方法とは異なる形態で結合されたりまたは組み合わされたり、他の構成要素または均等物によって対置されたり置換されたとしても、適切な結果を達成することができる。
【0081】
したがって、異なる実施形態であっても、特許請求の範囲と均等なものであれば、添付される特許請求の範囲に属する。
【符号の説明】
【0082】
１００：シナプス素子
１０５：基板
１１０：チャネル領域
１１１：ソース領域
１１２：ドレイン領域
１２０：絶縁膜領域
１３０：ゲート領域
１４０：伝達層領域
１５０：コントロールゲート領域
１０５：基板
１１０：チャネル領域
１１１：ソース領域
１１２：ドレイン領域
１２０：絶縁膜領域
１３０：ゲート領域
１４０：伝達層領域
１５０：コントロールゲート領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
