特許 7499884 不揮発性メモリシステムのための自己タイミング感知アーキテクチャ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-06

(45)【発行日】2024-06-14

(54)【発明の名称】不揮発性メモリシステムのための自己タイミング感知アーキテクチャ

(51)【国際特許分類】

   G11C 7/08 20060101AFI20240607BHJP

   G11C 7/06 20060101ALI20240607BHJP

   G11C 7/10 20060101ALI20240607BHJP

   G11C 16/28 20060101ALI20240607BHJP

【ＦＩ】

G11C7/08

G11C7/06 120

G11C7/10 415

G11C16/28

【請求項の数】 16

(21)【出願番号】P 2022570152

(86)(22)【出願日】2020-11-18

(65)【公表番号】

(43)【公表日】2023-06-21

(86)【国際出願番号】 US2020061138

(87)【国際公開番号】W WO2021236152

(87)【国際公開日】2021-11-25

【審査請求日】2023-01-11

(31)【優先権主張番号】63/027,472

(32)【優先日】2020-05-20

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/095,331

(32)【優先日】2020-11-11

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】フルーリオ、マッシミリアーノ

【審査官】後藤 彰

(56)【参考文献】

【文献】特開平１１－２０３８７２（ＪＰ，Ａ）

【文献】特開平１０－０８３６７８（ＪＰ，Ａ）

【文献】特開２００５－１７４５０４（ＪＰ，Ａ）

【文献】特開平１１－２８３３７６（ＪＰ，Ａ）

【文献】特開平９－２３１７７１（ＪＰ，Ａ）

【文献】米国特許第５４６７３１２（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ７／０６ － ７／１０

Ｇ１１Ｃ １６／２８

(57)【特許請求の範囲】

【請求項1】

メモリシステムであって、
メモリアレイと、
感知イネーブル信号を出力することによって、前記メモリアレイの選択されたメモリセルの読み取り動作を開始するための読み取り制御論理と、
前記感知イネーブル信号に応答して、前記選択されたメモリセルに記憶された値を示す前記選択されたメモリセルに結合されたビット線から受け取った電流に基づく出力、及び前記出力の反転（inverse）を出力するための前記メモリアレイに結合された感知回路と、
前記出力及び前記出力の前記反転を受信するための、かつ前記出力及び前記出力の前記反転が異なる値であるときに制御信号をアサートするための自己タイマと、
前記制御信号に応答して、前記出力をラッチして、データ出力を生成するためのデータラッチであって、前記データ出力が、前記選択されたメモリセルに記憶された前記値である、データラッチと、を備える、メモリシステム。

【請求項2】

前記感知回路は、電流－電圧変換回路及びコンパレータを備える、請求項１に記載のメモリシステム。

【請求項3】

前記自己タイマは、前記出力及び前記出力の前記反転を入力として受信して、前記制御信号を生成する、ＸＯＲ回路を備える、請求項２に記載のメモリシステム。

【請求項4】

前記読み取り動作の前に、前記出力は、前記出力の前記反転に等しい、請求項３に記載のメモリシステム。

【請求項5】

前記読み取り動作の前に、前記出力は、前記出力の前記反転に等しい、請求項２に記載のメモリシステム。

【請求項6】

前記自己タイマは、前記出力及び前記出力の前記反転を入力として受信して、前記制御信号を生成する、ＸＯＲ回路を備える、請求項１に記載のメモリシステム。

【請求項7】

前記読み取り動作の前に、前記出力は、前記出力の前記反転に等しい、請求項６に記載のメモリシステム。

【請求項8】

前記読み取り動作の前に、前記出力は、前記出力の前記反転に等しい、請求項１に記載のメモリシステム。

【請求項9】

メモリアレイの選択されたセルを読み取る方法であって、前記方法は、
イネーブル信号を出力することによって、前記選択されたセルの読み取り動作を開始するステップと、
前記イネーブル信号に応答して、前記選択されたセルに記憶された値を示す前記選択されたセルに結合されたビット線から受け取った電流に基づいて出力を生成し、前記出力の反転を生成するステップと、
異なる値である、前記出力及び前記出力の前記反転に応答して、制御信号をアサートするステップと、
前記制御信号に応答して、前記出力をラッチして、データ出力を生成するステップであって、前記データ出力が、前記選択されたセルに記憶された前記値である、生成するステップと、を含む、方法。

【請求項10】

前記出力の前記生成は、電流－電圧変換回路及びコンパレータを備える感知回路によって実施される、請求項９に記載の方法。

【請求項11】

前記制御信号は、前記生成された出力及び前記出力の前記生成された反転を入力として受信するＸＯＲ回路によって生成される、請求項１０に記載の方法。

【請求項12】

前記開始ステップの前に、前記出力は、前記出力の前記反転に等しくなるように設定される、請求項１１に記載の方法。

【請求項13】

前記開始ステップの前に、前記出力は、前記出力の前記反転に等しくなるように設定される、請求項１０に記載の方法。

【請求項14】

前記制御信号は、前記生成された出力及び前記出力の前記生成された反転を入力として受信するＸＯＲ回路によってアサートされる、請求項９に記載の方法。

【請求項15】

前記開始ステップの前に、前記出力は、前記出力の前記反転に等しくなるように設定される、請求項１４に記載の方法。

【請求項16】

前記読み取り動作の前記開始前に、前記出力は、前記出力の前記反転に等しくなるように設定される、請求項９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０２０年５月２０日に出願され、「Ｓｅｌｆ－Ｔｉｍｅｄ Ｓｅｎｓｉｎｇ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ａ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と題された米国仮特許出願第６３／０２７，４７２号、及び２０２０年１１月１１日に出願され、「Ｓｅｌｆ－Ｔｉｍｅｄ Ｓｅｎｓｉｎｇ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ａ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と題された米国特許出願第１７／０９５，３３１号の優先権を主張する。

【0002】

（発明の分野）
不揮発性セルのアレイ内の選択されたセルを読み取るための自己タイミング感知アーキテクチャが開示される。感知回路は、安定した感知値が選択されたセルから取得されたときに信号を生成し、安定した感知値は、選択されたセルに記憶された値を示す。信号は、感知動作の終了を示し、安定した感知値を読み取り動作の結果として出力させる。

【背景技術】

【0003】

不揮発性メモリシステムでは、読み取り動作は、選択されたメモリセルに記憶されたデータ値を決定するために使用される。これは、多くの場合、セルによって引き出された電流を基準セルに対して、又は基準セルによって引き出される電流に対して比較することによって、選択されたメモリセルに記憶された値を「感知する」感知回路の使用を必要とする。この動作は、選択されたメモリセルに記憶されたアナログ情報をデジタル出力に変換することを目的とした、タイミングイベントのシーケンスを伴う。

【0004】

先行技術では、読み取りタイミングは、実際の読み取り持続時間と一致するように試みるタイマによって実装される。しかしながら、アレイ内の異なる選択されたメモリセルの実際の読み取り持続時間は、電圧源、動作温度、半導体プロセス、及びセル電流の違いに起因して広い変動を有し得る。結果として、読み取りタイマ設計は、これらの変動に適応するのに十分なマージンを必要とする。先行技術における読み取り速度は、その実際の能力よりも遅い。消費電力は、必要な読み取り持続時間よりも長いため、増加する。

【0005】

図１は、先行技術のメモリシステム１００の読み取り部分を図示する。読み取り制御論理１０３は、読み取り動作のアドレス、アドレス遷移検出信号（Ａｔｄ）、クロック信号（ｃｌｋ）、及び読み取りイネーブル信号（ｒｄｎ）を受信し、それらのいくつかの組み合わせは、読み取り制御論理１０３による「Ｓｔａｒｔ ｒｅａｄ／Ｓｅｎｓｅ ｅｎａｂｌｅ」とラベル付けされた信号の出力を通じて、並列に感知回路１０２及び読み取りタイマ１０５の有効化を制御する。読み取りタイマ１０５は、読み取り持続時間を定義し、「Ｅｎｄ ｒｅａｄ」とラベル付けされた信号を使用して所与の事前定義された遅延後、データラッチ１０４内のメモリアレイ１０１内の選択されたセルの感知ステータス（「Ｓｅｎｓｅ ｏｕｔ」とラベル付けされている）をラッチする。データラッチ１０４のデジタル出力は、感知回路１０２によってメモリアレイ１０１の選択されたセルで読み取られた値を示す。データの早過ぎるラッチは、読み取り不良につながり得るが、データの遅いラッチは、不十分な性能につながる。読み取りタイマ１０５によって実装される読み取り持続時間は、設計段階中に決定され、上記に考察される広いマージンを組み込む。

【0006】

先行技術のメモリシステム１００は、読み取りタイマ１０５によって課せられる読み取り持続時間が、上記に説明される要因に起因して必要とされる以上に必要であるため、非効率的である。

【0007】

これらの課題を克服するための１つの先行技術の努力は、製造プロセスのウェハ選別段階中に逐一較正トリミングを実施することである。しかしながら、これは、製造プロセスに顕著な時間及びコストを付加する。更に、トリミングは、特定の温度及び特定の電圧源で１つの環境設定で行われ、そのため、現場動作で経験されることになる温度及び電圧源の変動に適応するために、いくつかのマージンは、依然として、読み取りタイマ１０５の設計に含められる必要がある。

【0008】

必要とされるものは、不揮発性メモリアレイ内の選択されたセルを読み取るための改善されたシステムである。具体的には、電力消費も最小限に抑え、好ましくは、製造プロセス中に較正トリミングも必要としない、改善された読み取りタイミングを有するシステムが必要とされる。

【発明の概要】

【0009】

不揮発性セルのアレイ内の選択されたセルを読み取るための自己タイミング感知アーキテクチャが開示される。感知回路は、安定した感知値が選択されたセルから取得されたときに信号を生成し、安定した感知値は、選択されたセルに記憶された値を示す。信号は、感知動作の終了を示し、安定した感知値を読み取り動作の結果として出力させる。

【0010】

【0011】

【0012】

【0013】

【0014】

【0015】

【0016】

【0017】

【図面の簡単な説明】

【0018】

【図1】先行技術のメモリシステムを図示する。

【図2】特定の実施形態によるメモリシステムの実施形態を図示する。

【図3】図２のメモリシステムを使用する読み取り動作のタイミング図を図示する。

【図4】電流－電圧変換回路を図示する。

【図5】図４の電流－電圧変換回路のタイミング図を図示する。

【図6】コンパレータを図示する。

【図7】自己タイマの一実施形態を図示する。

【図8】図６及び図７のシステムのタイミング図を図示する。

【図9】図６及び図７のシステムの別のタイミング図を図示する。

【発明を実施するための形態】

【0019】

図２は、メモリアレイ２０１と、感知回路２０２と、読み取り制御論理２０３と、データラッチ２０４と、自己タイマ２０５と、を備える、メモリシステム２００を図示する。図３は、メモリシステム２００によって実施される典型的な読み取り動作のタイミング図３００を図示する。

【0020】

図２及び図３の両方を参照すると、読み取り制御論理２０３は、読み取り動作のアドレス、アドレス遷移検出信号（Ａｔｄ）、クロック信号（ｃｌｋ）、及び読み取りイネーブル信号（ｒｄｎ）を受信し、それらのいくつかの組み合わせは、読み取り制御論理２０３による「Ｓｔａｒｔ ｒｅａｄ／Ｓｅｎｓｅ ｅｎａｂｌｅ」（ＳＡ＿ＥＮ）とラベル付けされた信号の出力を通じて感知回路２０２の有効化を制御する。感知回路２０２は、「Ｓｅｎｓｅ ｏｕｔ」とラベル付けされた第１の出力を、データラッチ２０４及び自己タイマ２０５に提供し、「Ｓｅｎｓｅ ｏｕｔ＿ｎ」とラベル付けされた第２の出力を自己タイマ２０５に提供する。信号Ｓｔａｒｔ ｒｅａｄ／Ｓｅｎｓｅ ｅｎａｂｌｅが、読み取り制御論理２０３によってアクティブ化する（アクティブハイとして示される）ように設定されたとき、感知回路２０２は、アクティブになる。

【0021】

読み取り動作の初期段階では、Ｓｅｎｓｅ ｏｕｔ及びＳｅｎｓｅ ｏｕｔ＿ｎの両方は、内部信号がＳｅｎｓｅ ｏｕｔを駆動し、かつＳｅｎｓｅ ｏｕｔ＿ｎが０Ｖに初期化される時点で両方の信号が安定しないため、「０」に等しい。メモリアレイ２０１内の選択されたセルが「１」を含む場合、Ｓｅｎｓｅ ｏｕｔは、「１」の値になり、Ｓｅｎｓｅ ｏｕｔ＿ｎは、「０」に留まることになる。選択されたセルが「０」を含む場合、Ｓｅｎｓｅ ｏｕｔ＿ｎは、「１」の値になるが、Ｓｅｎｓｅ ｏｕｔは、「０」に留まることになる。したがって、Ｓｅｎｓｅ ｏｕｔ＿ｎ及びＳｅｎｓｅ ｏｕｔは、それらの信号が安定した状態に達するとすぐに互いに反対の値になる。

【0022】

代替的に、Ｓｅｎｓｅ ｏｕｔ及びＳｅｎｓｅ ｏｕｔ＿ｎは、「０」の代わりに、Ｖｄｄで「１」に初期化され得る。メモリアレイ２０１内の選択されたセルが「１」を含む場合、Ｓｅｎｓｅ ｏｕｔは、「１」の値に留まることになり、Ｓｅｎｓｅ ｏｕｔ＿ｎは、「０」になる。選択されたセルが「０」を含む場合、Ｓｅｎｓｅ ｏｕｔ＿ｎは、「１」の値に留まることになるが、Ｓｅｎｓｅ ｏｕｔは、「０」になる。したがって、Ｓｅｎｓｅ ｏｕｔ＿ｎ及びＳｅｎｓｅ ｏｕｔは、それらの信号が安定した状態に達するとすぐに反対の値になる。

【0023】

一実施形態における自己タイマ２０５は、ＸＯＲ論理を用いて実装され、Ｓｅｎｓｅ ｏｕｔ及びＳｅｎｓｅ ｏｕｔ＿ｎを受信する。ＸＯＲ論理は、Ｓｅｎｓｅ ｏｕｔ及びＳｅｎｓｅ ｏｕｔ＿ｎが両方とも「０」であるときに「０」を最初に出力し、Ｓｅｎｓｅ ｏｕｔ又はＳｅｎｓｅ ｏｕｔ＿ｎのいずれかが、メモリアレイ２０１の選択されたセルに記憶された値に応答して「１」になるときに「１」を出力し、これは、図２及び図３の「Ｅｎｄ ｒｅａｄ」とラベル付けされた制御信号として示される。これが起こると、自己タイマ２０５のＸＯＲ論理による「１」の出力は、データラッチ２０４をトリガすることになり、これは、感知回路２０２によって出力されたＳｅｎｓｅ ｏｕｔ信号をラッチし、それを最終出力Ｄａｔａ ｏｕｔとして、メモリアレイ２０１の選択されたセルに記憶された値を示すデジタル形態で提示することになる。この時点で、読み取り動作が完了し、感知回路２０２内の感知増幅器が、信号ＳＥ＿ＥＮを無効化することによってオフにされ得、これは、先行技術と比較して、電力節約を結果的にもたらす。

【0024】

図４、図５、及び図６は、感知回路２０２の実施形態の追加の詳細を図示する。

【0025】

図４は、感知回路２０２の一部である電流－電圧変換回路４００を図示する。電流－電圧変換回路４００は、示されるように構成された、ＮＭＯＳトランジスタ４０１、４０２、４０７、及び４０８、並びにＰＭＯＳトランジスタ４０３、４０４、４０５、及び４０６を備える。ＮＭＯＳトランジスタ４０１及び４０２のゲートは、読み取り制御論理２０３によって生成される感知イネーブル信号「ＳＡ＿ＥＮ」によって駆動され、ＮＭＯＳトランジスタ４０７及び４０８のゲートは、読み取り制御論理２０３によって生成されるＳＡ＿ＥＮ信号の反転（inverse）「ＳＡ＿ＥＮ＿Ｎ」によって駆動される。ＰＭＯＳトランジスタ４０３及び４０４のゲートは、アドレス遷移検出信号Ａｔｄ及び信号ＳＡ＿ＥＮに対する論理動作を実施することによってＣＨＡＲＧＥ＿Ｎを生成する読み取り制御論理２０３によって生成された信号「ＣＨＡＲＧＥ＿Ｎ」によって駆動される。ＮＭＯＳトランジスタ４０１は、「ＢＬ＿ＤＷＮ」とラベル付けされたビット線を通じてメモリアレイ２０１内の選択されたメモリセル４０９に結合され、ＮＭＯＳトランジスタ４０２は、「ＢＬ＿ＵＰ」とラベル付けされたビット線を通じて、メモリアレイ２０１又は別個の基準メモリアレイに位置し得る、基準メモリセル４１０に結合される。代替的に、選択されたメモリセル４０９及び基準メモリセル４１０の役割は、逆であってもよく（セル４０９が基準メモリセルになり、セル４１０が、選択されたメモリセルになることを意味する）、これは、例えば、選択されたメモリセルの場所がメモリセルの異なるバンクに変化する場合に有用であり得る。

【0026】

選択されたメモリセル４０９は、それが「０」の値を記憶するときにゼロ電流を引き出し、それが「１」の値を記憶するときに電流Ｉｒ１を引き出す。基準メモリセル４１０は、読み取り動作中に０．５×Ｉｒ１などの、０～Ｉｒ１の間に所定の電流を引き出すようにプログラムされている。

【0027】

読み取り動作中、トランジスタ４０１、４０２、４０３、及び４０４は、図５に図示される、ハイレベルに設定されている信号ＳＡ＿ＥＮ及びローレベルに設定されているＣＨＡＲＧＥ＿Ｎによってオンにされ、結果として、ノードＭＩＲＲＯＲ＿ＤＷＮ及びＭＩＲＲＯＲ＿ＵＰは、それぞれ、ＰＭＯＳトランジスタ４０３、４０４を通じて供給電圧ＶＤＤ近くの特定の電圧にプリチャージされる。ハイレベルに設定されているＳＡ＿ＥＮと、ローレベルに設定されているＣＨＡＲＧＥ＿Ｎとの間の時間差は、Ａｔｄパルス持続時間、又はそのデリバティブ（派生）に応答する。ＮＭＯＳトランジスタ４０７、４０８は、信号ＳＡ＿ＥＮ＿Ｎによってオフに保持される。次いで、ＰＭＯＳトランジスタ４０３及び４０４は、ハイレベルに設定されている信号ＣＨＡＲＧＥ＿Ｎによってオフにされ、感知段階が開始する。

【0028】

選択されたメモリセル４０９及び基準メモリセル４１０は、各々に記憶された値を反映する量で電流を引き出す。これは、ＰＭＯＳトランジスタ４０５及び４０６のゲート（それぞれ、ノード「ＭＩＲＲＯＲ＿ＤＷＮ」及び「ＭＩＲＲＯＲ＿ＵＰ」に接続されている）を放電させる。選択されたメモリセル４０９が「１」の状態にある場合、ノードＭＩＲＲＯＲ＿ＤＷＮは、ノードＭＩＲＲＯＲ＿ＵＰよりも速く放電することになる。選択されたメモリセル４０９が「０」の状態にある場合、ノードＭＩＲＲＯＲ＿ＵＰは、ノードＭＩＲＲＯＲ＿ＤＷＮよりも速く放電することになる。図５は、選択されたメモリセル４０９が「０」を含む状況、及びそれが「１」を含む状況におけるノードＭＩＲＲＯＲ＿ＤＷＮ及びＭＩＲＲＯＲ＿ＵＰの電圧を図示する。

【0029】

図６では、感知回路２０２は、コンパレータ６００を更に備える。コンパレータは、示されるように構成された、ＮＭＯＳトランジスタ６０１、６０２、６０５、６０６、６０７、６０８、６１１、及び６１２、並びにＰＭＯＳトランジスタ６０３、６０４、６０９、６１０、６１３、及び６１４を備える。図４からのノードＭＩＲＲＯＲ＿ＤＷＮは、ＰＭＯＳトランジスタ６０３のゲートに接続され、図４のノードＭＩＲＲＯＲ＿ＵＰは、ＰＭＯＳトランジスタ６０４のゲートに接続され、それにより、図４のＰＭＯＳトランジスタ４０５及び図６のＰＭＯＳトランジスタ６０３は、１つの電流ミラーを形成し、図４のＰＭＯＳトランジスタ４０６及び図６のＰＭＯＳトランジスタ６０４は、別の電流ミラーを形成する。ＮＭＯＳトランジスタ６０１及び６０２は、ハーフラッチを形成するように接続されている。ノードＶＤＯ及びＶＤＯ＿Ｎは、図５において同じタイミングのＣＨＡＲＧＥ＿Ｎを有するが位相が反対である、読み取り制御論理２０３によって生成される信号ＳＡ＿ＬＡＴＣＨ＿ＳＡを通じて、それぞれのプルダウントランジスタ６０５及び６０６を通じて、０Ｖに最初に設定され、これらは、感知段階が開始するとオフにされる。代替的な実施形態では、信号ＳＡ＿ＬＡＴＣＨ＿ＳＡは、信号ＣＨＡＲＧＥ＿Ｎに応答して感知回路２０２によって生成される。

【0030】

選択されたメモリセル４０９が「１」の状態にある場合、ノードＭＩＲＲＯＲ＿ＤＷＮがノードＭＩＲＲＯＲ＿ＵＰよりも速く放電することになるため、ノードＶＤＯは、ノードＶＤＯ＿Ｎよりも速く供給電圧ＶＤＤに引き上げられることになる。選択されたメモリセル４０９が「０」の状態にある場合、ノードＭＩＲＲＯＲ＿ＵＰがノードＭＩＲＲＯＲ＿ＤＷＮよりも速く放電することになるため、ノードＶＤＯ＿Ｎは、ノードＶＤＯよりも速く供給電圧ＶＤＤに引き上げられることになる。

【0031】

ＶＤＤに引き上げられるＶＤＯ及びＶＤＯ＿Ｎのうちの最初のものは、ＮＭＯＳトランジスタ６０１及び６０２のハーフラッチ状態をトグルすることによって、他のノードを放電させる。

【0032】

トランジスタ対６０７及び６０９、６１１及び６１３、６０８及び６１０、並びに６１２及び６１４は、各々、インバータを形成する。コンパレータ６００の出力は、Ｓｅｎｓｅ Ｏｕｔ及びＳｅｎｓｅ Ｏｕｔ＿ｎである。

【0033】

図７は、ＸＯＲ論理関数の一実施態様を図示する。ＸＯＲ論理７００は、自己タイマ２０５の一実施形態である。ＸＯＲ論理７００は、インバータ７０１及びマルチプレクサ７０２を含む。インバータ７０１及びマルチプレクサ７０２は、各々、入力としてＳｅｎｓｅ ｏｕｔを受信する。マルチプレクサ７０２はまた、インバータ出力（Ｓｅｎｓｅ＿ｏｕｔの反転になる）を入力として受信する。コンパレータ６００からのＳｅｎｓｅ ｏｕｔ＿ｎは、マルチプレクサ７０２を制御し、マルチプレクサ７０２は、制御信号Ｅｎｄ ｒｅａｄを出力する。Ｓｅｎｓｅ ｏｕｔ及びＳｅｎｓｅ ｏｕｔ＿ｎが安定した異なる値である場合、制御信号Ｅｎｄ＿ｒｅａｄは、１に等しくなる。すなわち、Ｓｅｎｓｅ ｏｕｔ及びＳｅｎｓｅ ｏｕｔ＿ｎが、ＸＯＲ論理７００を通じて伝搬するのに十分に長い時間にわたって位相が反対である場合のみ、ＸＯＲ出力は、安定した「１」になる。ＸＯＲ論理は、両方のＳｅｎｓｅ ｏｕｔ及びＳｅｎｓｅ ｏｕｔ＿ｎが、両方ハイであるか、又は両方ローである、エラー条件を拒絶することが好ましい。これは、選択されたメモリセル４０９が「１」を含む状況のタイミング図８００で図８に、及び選択されたメモリセル４０９が「０」を含む状況のタイミング図９００として図９に図示されている。Ｅｎｄ ｒｅａｄは、読み取り動作が安定しており、かつ感知回路２０２からのデータが出力のためにデータラッチ２０４によって正確にラッチされ得るときに、自己タイマ２０５によってアサートされる制御信号である。

【0034】

制御信号Ｅｎｄ ｒｅａｄは、図２のデータラッチ２０４に送られて、最終出力信号Ｄａｔａ ｏｕｔをラッチし得る。制御信号Ｅｎｄ ｒｅａｄは、読み取り制御論理２０３に更に供給され、これに応答して、読み取り制御論理２０３は、信号ＳＡ＿ＥＮを無効化し（ローとして示される）、感知回路２０２を無効化する。

【0035】

したがって、先行技術のメモリシステム１００とは異なり、メモリシステム２００の読み取りタイミングは、読み取りデータが安定するとすぐに、データが読み取り回路から出力され得るように、自己定義される。先行技術とは異なり、タイミングマージンは、各読み取り動作に追加される必要はなく、これは、読み取り動作をはるかにより速くする。感知増幅器は、読み取りが完了するときは常に遮断されるため、消費電力は、最小限に抑えられる。製造中に読み取りタイミングの逐一トリミングを実施する必要性がないため、試験時間が短縮される。

【0036】

本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を直接基板に、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】