特許 7500247 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-07

(45)【発行日】2024-06-17

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240610BHJP

   H01L 29/78 20060101ALI20240610BHJP

   H01L 21/822 20060101ALI20240610BHJP

   H01L 27/04 20060101ALI20240610BHJP

【ＦＩ】

H01L29/78 301D

H01L29/78 301L

H01L27/04 H

【請求項の数】 1

(21)【出願番号】P 2020061816

(22)【出願日】2020-03-31

(65)【公開番号】P2021163800

(43)【公開日】2021-10-11

【審査請求日】2023-02-07

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】畠中 雅宏

【審査官】西村 治郎

(56)【参考文献】

【文献】特開２０１７－１６８６５０（ＪＰ，Ａ）

【文献】特開２０１０－０８７２９１（ＪＰ，Ａ）

【文献】特開２０１１－２４９７２１（ＪＰ，Ａ）

【文献】米国特許第０５９０７１７３（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板に設けられた第２導電型の低濃度拡散層と、
前記第２導電型の低濃度拡散層の表面にゲート酸化膜を介して設けられたゲート電極と、
前記ゲート電極の一方に位置する前記半導体基板の表面に設けられた第１導電型のソース拡散層および前記ゲート電極の他方に位置する前記半導体基板の表面に、前記ゲート電極から離間して設けられた第１導電型のドレイン拡散層と、
前記ドレイン拡散層を含むように設けられた、前記ドレイン拡散層よりも不純物濃度が低い、第１導電型の高濃度拡散層と、
前記ゲート電極の下方となる前記半導体基板の表面から前記第１導電型の高濃度拡散層、および前記ドレイン拡散層を内部に含んで設けられた、前記第１導電型の高濃度拡散層よりも不純物濃度が低い、第１導電型の低濃度拡散層と、
前記第１導電型の高濃度拡散層の側面と前記ゲート電極の前記ドレイン拡散層側の端部の直下との間の前記第１導電型の低濃度拡散層の表面に設けられた、前記第１導電型の低濃度拡散層よりも不純物濃度が高くかつ前記第１導電型の高濃度拡散層よりも不純物濃度が低い、第１導電型のドレインＬＤＤ拡散層と、
前記ソース拡散層を覆い、前記ゲート電極の下のチャネルに至る、前記第２導電型の低濃度拡散層よりも不純物濃度が高い、第２導電型の中濃度領域と、
前記ソース拡散層の側面と前記ゲート電極の前記ソース拡散層側の端部の直下との間の前記第２導電型の中濃度領域の表面に設けられた第１導電型のソースＬＤＤ拡散層と、
を有する半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

半導体集積回路には、静電気放電（ＥＳＤ）を代表とする様々なサージや電源電圧の変動によるノイズから内部素子を保護する為にＥＳＤ保護素子が設けられている。特に、ゲートが常時オフするように配置されるオフトランジスタのようなＥＳＤ保護素子の動作範囲は、半導体集積回路の最大動作電圧よりも高く、半導体集積回路の内部で用いられる内部素子の耐圧よりも低く設定する必要がある。しかし、微細化によりＥＳＤ保護素子に要求される動作範囲は狭くなり、所望の特性を実現することが難しくなっている。

【0003】

一方、保護素子の機能として、高いＥＳＤ耐性を備えること、すなわち、抵抗が低く多量の電流を流しても破壊しないことも必要である。
改善策として、トランジスタの耐圧を決めるドレイン側のＰ／Ｎ接合付近の不純物濃度を低くし、不純物濃度が高いドレイン拡散層付近の不純物濃度を高くするために、ドレイン拡散層を含むドレイン領域の周りに二重の拡散層を配置することで耐圧を向上し、かつ、低オン抵抗になるように工夫している（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００７－２６６４７３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

一般的に濃い拡散層をゲート電極近傍に配置すると電界が大きくなり耐圧が落ちるため、耐圧の強化のためには濃い拡散層をゲート電極から離して配置する必要がある。また保護素子は過電圧印加によりバイポーラ動作に入り、ドレイン拡散層の境界での電界集中による熱破壊が起こりやすい。この現象を抑制するためにはゲート電極からドレイン拡散層までの途中の領域を濃く形成する必要がある。

【0006】

つまり、ドレイン耐圧を確保し、保護素子の劣化を抑制するためには、ゲート電極から高濃度のドレイン拡散層を離すとともに、その途中の領域全体は極力濃度を高くする必要がある。

【0007】

一方、耐圧確保のために、ドレイン領域内においてドレイン拡散層へ至る領域の濃度勾配が緩やかになるように、多重の拡散構造を形成したトランジスタは、所望の耐圧範囲に収まるように拡散層の構造を調整する必要がある。しかし、構造やプロセスの変化に対して耐圧が変動してしまうためにマージンを持って内部素子を守ることができる素子を作るのが難しかった。

【0008】

そこで、本発明は、ＥＳＤ保護素子の劣化を抑制し、所望の耐圧を容易に実現するとともに十分なＥＳＤ耐性を有する半導体装置を提供することを課題とする。

【課題を解決するための手段】

【0009】

上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
即ち、半導体基板と、前記半導体基板に設けられた第２導電型の低濃度拡散層と、前記第２導電型の低濃度拡散層の表面にゲート酸化膜を介して設けられたゲート電極と、前記ゲート電極の一方に位置する前記半導体基板の表面に設けられた第１導電型のソース拡散層および前記ゲート電極の他方に位置する前記半導体基板の表面に、前記ゲート電極から離間して設けられた第１導電型のドレイン拡散層と、前記ドレイン拡散層と前記ゲート電極の前記ドレイン拡散層側の端部の直下との間の前記半導体基板の表面に設けられた第１導電型のドレインＬＤＤ拡散層と、前記ドレインＬＤＤ拡散層の前記ソース拡散層側の端部よりも前記ドレイン拡散層に近い位置から前記ドレイン拡散層を含むように設けられた、ドレインＬＤＤ拡散層よりも不純物濃度が高く、かつ前記ドレイン拡散層よりも不純物濃度が低い、第１導電型の高濃度拡散層と、前記ゲート電極の下方となる前記半導体基板の表面から、前記ドレインＬＤＤ拡散層、前記高濃度拡散層、および前記ドレイン拡散層を内部に含んで設けられた、前記ドレインＬＤＤ拡散層よりも不純物濃度が低い、第１導電型の低濃度拡散層と、を有する半導体装置とした。

【発明の効果】

【0010】

上記手段を用いることにより、ゲート電極近傍の電界を緩和させて耐圧の強化を図るとともに、ドレイン拡散層付近の高濃度化により抵抗を下げて高いＥＳＤ耐性を実現することができる。

【0011】

また、高濃度拡散層をゲート電極から離しドレインＬＤＤ拡散層を設けることで、高濃度拡散層のばらつきを抑えられると伴にドレインＬＤＤ拡散層により耐圧を容易に調整することが可能である。

【図面の簡単な説明】

【0012】

【図1】本発明の半導体装置の第１の実施形態に係るＮ型ＭＯＳトランジスタを示す模式的断面図である。

【図2】第１の実施形態に係る半導体装置の製造工程を示す模式的断面図である。

【図3】第１の実施形態に係る半導体装置の製造工程を示す模式的断面図である。

【図4】第１の実施形態に係る半導体装置の製造工程を示す模式的断面図である。

【図5】第１の実施形態に係る半導体装置の製造工程を示す模式的断面図である。

【図6】第１の実施形態に係る半導体装置の製造工程を示す模式的断面図である。

【図7】第１の実施形態に係る半導体装置の製造工程を示す模式的断面図である。

【図8】本発明の半導体装置の第１の実施形態に係るＮ型ＭＯＳトランジスタの第１の変形例を示す模式的断面図である。

【図9】本発明の半導体装置の第１の実施形態に係るＮ型ＭＯＳトランジスタの第２の変形例を示す模式的断面図である。

【図10】本発明の半導体装置の第１の実施形態に係るＮ型ＭＯＳトランジスタの第３の変形例を示す模式的断面図である。

【図11】本発明の半導体装置の第２の実施形態に係るＮ型ＭＯＳトラジスタを示す模式的断面図である。

【図12】本発明の半導体装置の第３の実施形態に係るＰ型ＭＯＳトランジスタを示す模式的断面図である。

【図13】本発明の半導体装置の第３の実施形態に係るＰ型ＭＯＳトランジスタの変形例を示す模式的断面図である。

【図14】本発明の第４の実施形態に係るＮ型ＭＯＳトランジスタを示す模式的断面図である。

【発明を実施するための形態】

【0013】

以下では図面を用いて発明を実施するための形態を説明する。また、以下において、単にドレインと記した場合、ドレイン拡散層を含む、ドレイン拡散層と同じ導電型の不純物層からなる構造を指し、単にソースと記した場合、ソース拡散層を含む、ソース拡散層と同じ導電型の不純物層からなる構造を指すものとする。
＜第１の実施形態＞
図１は、本発明の半導体装置の第１の実施形態に係るＮ型ＭＯＳトランジスタ１０を示す模式的断面図である。

【0014】

Ｎ型ＭＯＳトランジスタ１０は、半導体基板１００と、半導体基板１００の表面から内部にかけて配置された第２導電型（本実施形態ではＰ型）の低濃度拡散層１０１と、半導体基板１００の表面にゲート酸化膜１０４を介し配置されたゲート電極１０５と、ゲート電極１０５の一方の半導体基板１００の表面に配置された第１導電型（本実施形態ではＮ型）のソース拡散層１０６Ａおよびゲート電極１０５の他方の半導体基板１００の表面にゲート電極１０５から離間して配置された第１導電型のドレイン拡散層１０６Ｂと、ゲート電極１０５の一端であるドレイン拡散層１０６Ｂ側の端部の直下からドレイン拡散層１０６Ｂとの間に配置した第１導電型のドレインＬＤＤ拡散層１０７Ｂと、ゲート電極１０５に対してドレインＬＤＤ拡散層１０７Ｂのソース側の端部よりもドレイン側に離れた位置からドレイン拡散層１０６Ｂを内部に含んで設けられ、垂直方向には半導体基板１００の表面からドレイン拡散層１０６Ｂの底部よりも深い位置まで設けられた第１導電型の高濃度拡散層１０３と、ゲート電極１０５の下方となる半導体基板１００の表面から、ドレインＬＤＤ拡散層１０７Ｂ、高濃度拡散層１０３、ドレイン拡散層１０６Ｂを内部に含んで設けられた第１導電型の低濃度拡散層１０２とで構成されている。ドレインＬＤＤ拡散層１０７Ｂの不純物濃度は、第１導電型の低濃度拡散層１０２の不純物濃度よりも高く、第１導電型の高濃度拡散層１０３の不純物濃度よりも低いので、中濃度ということも可能である。

【0015】

さらに、Ｎ型ＭＯＳトランジスタ１０においては、ゲート電極１０５の他端であるソース拡散層側の端部の直下からソース拡散層１０６Ａとの間にはソースＬＤＤ拡散層１０７Ａが配置されている。このために、ソース拡散層１０６Ａはゲート電極１０５の他端から離間して配置されている。ソースＬＤＤ拡散層１０７ＡとドレインＬＤＤ拡散層１０７Ｂの間であって、ゲート電極１０５の下方となる第２導電型の低濃度拡散層１０１の半導体基板の表面近傍の領域にチャネルが誘起されることになる。なお、このソース拡散層１０６Ａに接しているソースＬＤＤ拡散層１０７Ａを配置しないことも可能であり、配置しない場合については変形例として後述する。

【0016】

半導体基板１００と低濃度拡散層１０１とが同じ導電型を有する場合は、両者を同一視することが可能である。即ち、半導体基板１００自体を、低濃度拡散層１０１とみなせる場合である。

【0017】

図中に用いられている、Ｎ－－、Ｎ－、Ｎ＋、Ｎ＋＋およびＰ－－、Ｐ－、Ｐ＋、Ｐ＋＋の記号はある領域に拡散されている不純物の相対的な濃度の大小を表している。即ち、Ｎ型の不純物の濃度は、Ｎ－－、Ｎ－、Ｎ＋、Ｎ＋＋の順で高くなり、Ｐ型の不純物の濃度は、Ｐ－－、Ｐ－、Ｐ＋、Ｐ＋＋の順で高くなる。

【0018】

上記構造とすることにより、チャネルからドレイン拡散層に向かって段階的に濃度勾配をつけることが可能であるため、従来技術よりチャネル付近の不純物濃度を薄く、ドレイン拡散層付近の不純物濃度を濃くすることができる。従って、チャネル付近の電界を緩和させて耐圧を強化し、かつホットキャリアによる劣化を抑制し、更にドレイン拡散層付近の抵抗を下げて高いＥＳＤ耐性を実現することができる。

【0019】

次に、図１に示したＮ型ＭＯＳトランジスタ１０の製造方法について説明する。図２から図７はＮ型ＭＯＳトランジスタ１０の作製工程を示す模式的断面図である。
まず、図２に示すように、半導体基板１００上にＰ型不純物をイオン注入してＰ型領域１０１を形成する。Ｐ型領域１０１はエピタキシャル成長により形成することも可能である。

【0020】

続いて、図３に示すようにレジスト膜１０９Ａをつけ、それをマスクにしてＮ型不純物をイオン注入し、レジスト膜１０９Ａの剥離後に熱拡散することによりＮ型低濃度拡散層１０２を形成する。

【0021】

続いて、図４に示すように、Ｎ型低濃度拡散層１０２の内側となる領域が開口するようにレジスト膜１０９Ｂをつけ、それをマスクにしてＮ型不純物をイオン注入してＮ型高濃度拡散層１０３を形成する。

【0022】

Ｐ型低濃度拡散層１０１、Ｎ型低濃度拡散層１０２は主にウェルとして利用することが多いため、含まれる不純物を広範囲に拡散して濃度も薄くなっている。それに対してＮ型高濃度拡散層１０３はウェルの拡散のための高温、長時間の熱処理を加えないため、均一、かつ、熱処理によるばらつきを少なく拡散層を形成することが可能である。これにより、図１で示したように、このＮ型高濃度拡散層１０３とチャネルとの距離およびＮ型高濃度拡散層１０３の端からドレイン拡散層１０６Ｂにあるコンタクトまでの距離によってＭＯＳトランジスタの耐圧を大きく変化させることができるので、構造のばらつきが少ないＮ型高濃度拡散層１０３を用いることは内部素子との耐圧のマージンの少ない場合に使用できるオフトランジスタを作製する際に特に有効である。

【0023】

続いて、図５に示すようにゲート酸化膜１０４を形成した後、図６に示すようにゲート電極１０５を形成する。ゲート電極１０５は多結晶シリコンを一般に主成分としている。
続いて、図７に示すように、必要な部分が開口されたレジスト膜１０９Ｃを用いて、Ｎ型不純物をイオン注入することにより、Ｎ型のソース拡散層１０６Ａおよびドレイン拡散層１０６Ｂを形成する。

【0024】

そして、図１に戻り、そこに示されるように、ゲート電極１０５をマスクとして、Ｎ型不純物をイオン注入してＮ型のソースＬＤＤ拡散層１０７ＡおよびドレインＬＤＤ拡散層１０７Ｂを形成する。ソースＬＤＤ拡散層１０７ＡおよびドレインＬＤＤ拡散層１０７Ｂはゲート電極１０５両方の端部からソース拡散層１０６Ａおよびドレイン拡散層１０６Ｂの表面に至るまで連続して形成しても良い。これは、ソースＬＤＤ拡散層１０７ＡおよびドレインＬＤＤ拡散層１０７Ｂの不純物濃度が、Ｎ型低濃度拡散層１０２の不純物濃度よりは高いが、Ｎ型高濃度拡散層１０３とＮ型のソース拡散層１０６Ａおよびドレイン拡散層１０６Ｂのそれぞれの不純部濃度よりも低いからである。Ｎ型のソースＬＤＤ拡散層１０７ＡおよびドレインＬＤＤ拡散層１０７Ｂの形成は、ウェハー製造工程の終わりに近い段階なので、加えられる熱処理は少なく、熱拡散に伴い発生する特性のばらつきが少ない。そのため、この両者が有する不純物の濃度により、素子耐圧を容易に調整することが可能となる。

【0025】

以下、図示は省略するが、ゲート電極１０５、ソース拡散層１０６Ａ、およびドレイン拡散層１０６Ｂの上に設けられた層間絶縁膜を貫通してコンタクトを形成し、メタル配線、パッシベーション膜を形成することで半導体装置が完成する。

【0026】

図８は、本発明の半導体装置の第１の実施形態に係るＮ型ＭＯＳトランジスタ１０の第１の変形例であるＮ型ＭＯＳトランジスタ２０を示す模式的断面図である。Ｎ型ＭＯＳトランジスタ２０においては、ソース拡散層１０６ＡおよびソースＬＤＤ拡散層１０７Ａを覆って、ゲート電極１０５の下のチャネルに至るＰ型中濃度領域１０８が設けられている点が、Ｎ型ＭＯＳトランジスタ１０とは異なっている。

【0027】

Ｐ型中濃度領域１０８を設けることにより、ソース拡散層１０６ＡおよびソースＬＤＤ拡散層１０７Ａと接するＰ型の領域の不純物濃度をＰ型低濃度拡散層１０１よりも高くすることで、ソース拡散層１０６ＡおよびソースＬＤＤ拡散層１０７Ａへ流れ込むリーク電流を削減することが可能となる。さらに、Ｐ型中濃度領域１０８はソース側のみに設けられているので、ドレイン側の不純物分布は変化しない。そのため、Ｎ型ＭＯＳトランジスタ２０は第１の実施形態に係るＮ型ＭＯＳトランジスタ１０と同等のＥＳＤ耐圧を保持することができる。

【0028】

図９は、本発明の半導体装置の第１の実施形態に係るＮ型ＭＯＳトランジスタ１０の第２の変形例であるＮ型ＭＯＳトランジスタ３０を示す模式的断面図である。Ｎ型ＭＯＳトランジスタ１０において、ソース拡散層１０６Ａからゲート電極１０５の直下に至る領域に設けられていたソースＬＤＤ拡散層１０７Ａは、Ｎ型ＭＯＳトランジスタ３０においては設けられていない。さらに、ソース拡散層１０６Ａはゲート電極１０５の端部の直下に接して設けられている。ソース拡散層１０６Ａの近傍では、電界強度が著しく大きくなることがない場合、このようにソースＬＤＤ拡散層１０７Ａを省き、ソース拡散層１０６Ａをゲート電極１０５の端部の直下に配置することができる。このようにすることで、Ｎ型ＭＯＳトランジスタ３０のチャネルに沿った方向のサイズを縮めることを可能とする。

【0029】

図１０は、本発明の半導体装置の第１の実施形態に係るＮ型ＭＯＳトランジスタ１０の第３の変形例であるＮ型ＭＯＳトランジスタ４０を示す模式的断面図である。Ｎ型ＭＯＳトランジスタ４０においては、ソース拡散層１０６Ａからゲート電極１０５の直下に至る領域に設けられていたソースＬＤＤ拡散層１０７Ａがない点、およびソース拡散層１０６Ａを覆って、ゲート電極１０５の下のチャネルに至るＰ型中濃度領域１０８が設けられている点が、Ｎ型ＭＯＳトランジスタ１０とは異なっている。

【0030】

Ｎ型ＭＯＳトランジスタ４０においては、Ｐ型中濃度領域１０８が設けられていることにより、第１の変形例であるＮ型ＭＯＳトランジスタ２０と同様にソース拡散層１０６Ａへ流れ込むリーク電流を削減することが可能となる。さらに、ソースＬＤＤ拡散層１０７Ａがないので、ソース拡散層１０６Ａをゲート電極１０５の端部の直下に配置することができ、Ｎ型ＭＯＳトランジスタ４０のチャネルに沿った方向のサイズを縮めることが可能となる。
＜第２の実施形態＞
図１１は、本発明の半導体装置の第２の実施形態に係るＮ型ＭＯＳトランジスタ５０を示す模式的断面図である。

【0031】

Ｎ型ＭＯＳトランジスタ５０は、ドレインとソースの構造が同一であり、対称になっている。即ち、第１の実施形態に係るＮ型ＭＯＳトランジスタ１０においては、ソースとドレインの構造は同一でなく、非対称であったが、ソース拡散層１０６Ａを取り囲むソースの構造をドレインの構造と等しくすることにより、Ｎ型ＭＯＳトランジスタ５０は、構成される。

【0032】

具体的には、Ｎ型ＭＯＳトランジスタ５０は、半導体基板１００と、半導体基板１００の表面から内部にかけて配置された第２導電型（本実施形態ではＰ型）の低濃度拡散層１０１と、半導体基板１００の表面にゲート酸化膜１０４を介し配置されたゲート電極１０５と、ゲート電極１０５の一方の半導体基板１００の表面にゲート電極１０５から離間して配置された第１導電型（本実施形態ではＮ型）のソース拡散層１０６Ａおよびゲート電極１０５の他方の半導体基板１００の表面にゲート電極１０５から離間して配置された第１導電型のドレイン拡散層１０６Ｂと、ゲート電極１０５の一端であるドレイン拡散層１０６Ｂ側の端部の直下からドレイン拡散層１０６Ｂとの間に配置した第１導電型のドレインＬＤＤ拡散層１０７Ｂおよびゲート電極１０５の他端であるソース拡散層１０６Ａ側の端部の直下からソース拡散層１０６Ａとの間に配置した第１導電型のソースＬＤＤ拡散層１０７Ａと、ゲート電極１０５に対してドレインＬＤＤ拡散層１０７Ｂよりもドレイン側に離れた位置からドレイン拡散層１０６Ｂまで設けられ、垂直方向には半導体基板１００の表面からドレイン拡散層１０６Ｂの底部よりも深い位置まで設けられた第１導電型の高濃度拡散層１０３Ｂおよびゲート電極１０５に対してソースＬＤＤ拡散層１０７Ａよりもソース側に離れた位置からソース拡散層１０６Ａまで設けられ、垂直方向には半導体基板１００の表面からソース拡散層１０６Ａの底部よりも深い位置まで設けられた第１導電型の高濃度拡散層１０３Ａと、ゲート電極１０５の下方となる半導体基板１００の表面から、ドレインＬＤＤ拡散層１０７Ｂ、高濃度拡散層１０３Ｂ、ドレイン拡散層１０６Ｂを内部に含んで設けられた第１導電型の低濃度拡散層１０２Ｂおよびゲート電極１０５の下方となる半導体基板１００の表面から、ソースＬＤＤ拡散層１０７Ａ、高濃度拡散層１０３Ａ、ソース拡散層１０６Ａを内部に含んで設けられた第１導電型の低濃度拡散層１０２Ａとで構成されている。

【0033】

Ｎ型ＭＯＳトランジスタ５０は、ドレインとソースの構造が同一であり、対称になっているので、ソースとドレインを入れ替えても使用することが可能である。
＜第３の実施形態＞
図１２は、本発明の半導体装置の第３の実施形態に係るＰ型ＭＯＳトランジスタ６０を示す模式的断面図である。Ｐ型ＭＯＳトランジスタ６０は、第１の実施形態に係るＮ型ＭＯＳトランジスタ１０において、すべての領域の導電型を反対の導電型に入れ替えたものである。即ち、Ｎ型ＭＯＳトランジスタ１０において、Ｐ型の領域をＮ型の領域とし、Ｎ型の領域をＰ型の領域としたものである。

【0034】

Ｐ型ＭＯＳトランジスタ６０は、半導体基板１００と、半導体基板１００の表面から内部にかけて配置された第２導電型（本実施形態ではＮ型）の低濃度拡散層２０１と、半導体基板１００の表面にゲート酸化膜１０４を介し配置されたゲート電極１０５と、ゲート電極１０５の一方の半導体基板１００の表面に配置された第１導電型（本実施形態ではＰ型）のソース拡散層２０６Ａおよびゲート電極１０５の他方の半導体基板１００の表面にゲート電極１０５から離間して配置された第１導電型のドレイン拡散層２０６Ｂと、ゲート電極１０５の一端であるドレイン拡散層２０６Ｂ側の端部の直下からドレイン拡散層２０６Ｂとの間に配置した第１導電型のドレインＬＤＤ拡散層２０７Ｂと、ゲート電極１０５に対してドレインＬＤＤ拡散層２０７Ｂよりもソース側に離れた位置からドレイン拡散層２０６Ｂまで設けられ、垂直方向には半導体基板１００の表面からドレイン拡散層２０６Ｂの底部よりも深い位置まで設けられた第１導電型の高濃度拡散層２０３と、ゲート電極１０５の下方となる半導体基板１００の表面から、ドレインＬＤＤ拡散層２０７Ｂ、高濃度拡散層２０３、ドレイン拡散層２０６Ｂを内部に含んで設けられた第１導電型の低濃度拡散層２０２とで構成されている。さらに、ゲート電極１０５の他端であるソース拡散層側の端部の直下からソース拡散層２０６Ａとの間にはソースＬＤＤ拡散層２０７Ａが配置されている。

【0035】

Ｐ型ＭＯＳトランジスタ６０は、ＶＤＤなどのように、電源電圧の高い側をソースに印加される電圧として、Ｎ型ＭＯＳトランジスタ１０などとともに、組み合わせて使用することが容易である。

【0036】

図１３は、本発明の半導体装置の第３の実施形態に係るＰ型ＭＯＳトランジスタ６０の変形例であるＰ型ＭＯＳトランジスタ７０を示す模式的断面図である。Ｐ型ＭＯＳトランジスタ７０においては、ソース拡散層２０６ＡおよびソースＬＤＤ拡散層２０７Ａを覆って、ゲート電極１０５の下のチャネルに至るＰ型中濃度領域２０８がさらに設けられている点が、Ｐ型ＭＯＳトランジスタ６０とは異なっている。

【0037】

Ｐ型ＭＯＳトランジスタ７０の図１２に示したＰ型ＭＯＳトランジスタ６０に対する特徴は、Ｎ型ＭＯＳトランジスタ２０の図１に示したＮ型ＭＯＳトランジスタ１０に対する特徴と同様であり、ＥＳＤ耐圧を保持したままリーク電流の削減が可能となる。
＜第４の実施形態＞
図１４は、本発明の半導体装置の第４の実施形態に係るＮ型ＭＯＳトランジスタ８０を示す模式的断面図である。

【0038】

Ｎ型ＭＯＳトランジスタ８０は、チャネルの途中からドレイン拡散層１０６Ｂに至る半導体基板１００の表面にゲート酸化膜１０４よりも厚いフィールド酸化膜１１０を有する点が、第１の実施形態の第１の変形例として説明したＮ型ＭＯＳトランジスタ２０と異なっている。一方、第１導電型（ここではＮ型）のソース拡散層１０６Ａの周囲に設けられている第１導電型のソースＬＤＤ拡散層１０７Ａおよび第２導電型（ここではＰ型）の中濃度領域１０８、ドレイン拡散層１０６Ｂの周囲に設けられている第１導電型の低濃度拡散層１０２、第１導電型の高濃度拡散層１０３、および第１導電型のドレインＬＤＤ拡散層１０７Ｂに関しては本質的に同一である。

【0039】

ゲート電極１０５はゲート酸化膜１０４の上だけでなく、フィールド酸化膜１１０の上にまで、延伸して設けられている。これにより、ゲート電極１０５のドレイン拡散層側の端部とドレインＬＤＤ拡散層１０７Ｂのソース拡散層側の端部は、半導体基板の表面に垂直な方向からの平面視において接している必要はない。また、第１導電型の低濃度拡散層１０２に関しては、半導体基板の表面におけるソース拡散層側の境界面がフィールド酸化膜１１０の下に位置することもあれば、ゲート酸化膜１０４の下に位置することもある。

【0040】

Ｎ型ＭＯＳトランジスタ８０の構造においては、ゲート電極１０５とドレイン拡散層１０６Ｂの周囲に設けられた複数の第１導電型の拡散層との間にフィールド酸化膜１１０が存在するので、ゲートとドレインの間の耐圧を向上させることができ、特にＮ型ＭＯＳトランジスタ８０がオフしているときの耐圧を向上させる。

【0041】

Ｎ型ＭＯＳトランジスタ８０は、ソースＬＤＤ拡散層１０７Ａおよび第２導電型の中濃度領域１０８を有しているが、これらのいずれか、あるいはこれら両者を有していない構造も上記第１の実施形態において説明したのと同様に、容易に実施が可能である。

【0042】

また、Ｎ型ＭＯＳトランジスタ８０に対して、不純物を含む拡散層の導電型をすべて入れ替えたＰ型ＭＯＳトランジスタを構成することも容易である。

【符号の説明】

【0043】

１００ 半導体基板
１０１ Ｐ型低濃度拡散層
１０２、１０２Ａ、１０２Ｂ Ｎ型低濃度拡散層
１０３、１０３Ａ、１０３Ｂ Ｎ型高濃度拡散層
１０４ ゲート酸化膜
１０５ ゲート電極
１０６Ａ Ｎ型ソース拡散層
１０６Ｂ Ｎ型ドレイン拡散層
１０７Ａ、１０７Ｂ Ｎ型ＬＤＤ拡散層
１０８ Ｐ型中濃度領域
１０９Ａ、１０９Ｂ、１０９Ｃ レジスト膜
２０１ Ｎ型低濃度拡散層
２０２ Ｐ型低濃度拡散層
２０３ Ｐ型高濃度拡散層
２０６Ａ Ｐ型ソース拡散層
２０６Ｂ Ｐ型ドレイン拡散層
２０７Ａ、２０７Ｂ Ｐ型ＬＤＤ拡散層
２０８ Ｎ型中濃度領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】