特許 7501060 回路装置、電気光学装置及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-10

(45)【発行日】2024-06-18

(54)【発明の名称】回路装置、電気光学装置及び電子機器

(51)【国際特許分類】

   G09G 3/20 20060101AFI20240611BHJP

   G02F 1/133 20060101ALI20240611BHJP

   G09G 3/36 20060101ALI20240611BHJP

【ＦＩ】

G09G3/20 621F

G02F1/133 505

G09G3/20 621L

G09G3/20 623D

G09G3/20 623L

G09G3/20 623R

G09G3/20 623X

G09G3/20 623Y

G09G3/20 670C

G09G3/36

【請求項の数】 11

(21)【出願番号】P 2020067181

(22)【出願日】2020-04-03

(65)【公開番号】P2021162804

(43)【公開日】2021-10-11

【審査請求日】2023-03-28

(73)【特許権者】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100104710

【弁理士】

【氏名又は名称】竹腰 昇

(74)【代理人】

【識別番号】100090479

【弁理士】

【氏名又は名称】井上 一

(74)【代理人】

【識別番号】100124682

【弁理士】

【氏名又は名称】黒田 泰

(74)【代理人】

【識別番号】100166523

【弁理士】

【氏名又は名称】西河 宏晃

(74)【代理人】

【識別番号】100187539

【弁理士】

【氏名又は名称】藍原 由和

(72)【発明者】

【氏名】冨江 晃弘

【審査官】石本 努

(56)【参考文献】

【文献】特開２００７－２７９５３９（ＪＰ，Ａ）

【文献】特開２０１７－１６７４２５（ＪＰ，Ａ）

【文献】特開２０１５－０９４７６６（ＪＰ，Ａ）

【文献】米国特許出願公開第２００８／０１８０５８９（ＵＳ，Ａ１）

【文献】特開２０１２－１８９７５６（ＪＰ，Ａ）

【文献】国際公開第２０１２／１０２２２９（ＷＯ，Ａ１）

【文献】特開２００３－１５７０６３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０２Ｆ１／１３３

Ｇ０９Ｇ３／００－３／３８

Ｈ０５Ｂ３３／００－３３／２８

４４／００

４５／６０

Ｈ１０Ｋ５０／００－９９／００

(57)【特許請求の範囲】

【請求項1】

第１～第ｎデータ線（ｎは３以上の整数）とデータ信号供給線との間に設けられるスイッチ回路を含む電気光学パネルを駆動する回路装置であって、
前記データ信号供給線にデータ信号を出力するデータ線駆動回路と、
前記第１～第ｎデータ線と前記データ信号供給線の接続を制御する第１～第ｎ選択信号を、前記スイッチ回路に出力する選択信号出力回路と、
チップセレクト信号とデータとを受信するインターフェース回路と、
前記チップセレクト信号がハイレベルのときイネーブルとなる書き込みイネーブル信号を生成し、前記書き込みイネーブル信号がイネーブルになったときレジスターに前記データを書き込むレジスター設定処理を行う処理回路と、
を含み、
前記選択信号出力回路は、
プリチャージ期間において前記第１～第ｎ選択信号を一括にアクティブにして前記第１～第ｎデータ線をプリチャージし、
前記処理回路は、
前記プリチャージ期間において前記チップセレクト信号がローレベルからハイレベルになったとき、前記プリチャージ期間の終了後に前記書き込みイネーブル信号をイネーブルにすることで、前記書き込みイネーブル信号がイネーブルになるタイミングと、前記第１～第ｎ選択信号の遷移タイミングとを異ならせることを特徴とする回路装置。

【請求項2】

請求項１に記載の回路装置において、
前記処理回路は、
画素駆動期間においては、前記チップセレクト信号がローレベルからハイレベルになったときに前記書き込みイネーブル信号をイネーブルにすることを特徴とする回路装置。

【請求項3】

請求項１に記載の回路装置において、
前記処理回路は、
第１～第ｎ選択制御信号を出力し、
前記選択信号出力回路は、
前記第１～第ｎ選択制御信号に基づいて、前記第１～第ｎ選択信号を出力し、
前記プリチャージ期間において、前記第１～第ｎ選択信号のうち少なくとも２つの選択信号の遷移タイミングを異ならせる遅延処理を行うことを特徴とする回路装置。

【請求項4】

請求項３に記載の回路装置において、
前記処理回路は、
前記プリチャージ期間において、遷移タイミングが互いに同じである前記第１～第ｎ選択制御信号を出力し、
前記選択信号出力回路は、
前記第１～第ｎ選択制御信号に対して前記遅延処理を行うことで、前記第１～第ｎ選択信号のうち前記少なくとも２つの選択信号の遷移タイミングを異ならせることを特徴とする回路装置。

【請求項5】

請求項３又は４に記載の回路装置において、
前記選択信号出力回路は、
画素駆動期間において前記遅延処理を行わずに、前記第１～第ｎ選択制御信号に基づいて前記第１～第ｎ選択信号を出力することを特徴とする回路装置。

【請求項6】

請求項３又は４に記載の回路装置において、
前記選択信号出力回路は、
前記プリチャージ期間において、前記第１～第ｎ選択制御信号のうち第ｉ選択制御信号（ｉは１以上ｎ以下の整数）を第ｉ遅延量で遅延させた信号を前記第１～第ｎ選択信号のうち第ｉ選択信号として出力する第ｉタイミング調整回路を含むことを特徴とする回路装置。

【請求項7】

請求項６に記載の回路装置において、
前記選択信号出力回路は、
前記プリチャージ期間において、前記第１～第ｎ選択制御信号のうち第ｊ選択制御信号（ｊは１以上ｎ以下でｊ≠ｉの整数）を第ｊ遅延量で遅延させた信号を前記第１～第ｎ選択信号のうち第ｊ選択信号として出力する第ｊタイミング調整回路を含み、
前記第ｊ遅延量は、前記第ｉ遅延量と異なることを特徴とする回路装置。

【請求項8】

請求項６又は７に記載の回路装置において、
前記第ｉタイミング調整回路は、
直列接続された第１～第ｑ遅延回路（ｑは２以上の整数）と、
前記第ｉ選択制御信号及び前記第１～第ｑ遅延回路の第１～第ｑ出力ノードからの信号が入力され、前記プリチャージ期間において前記第ｉ選択制御信号及び前記第１～第ｑ出力ノードからの信号のいずれかを第ｉ出力信号として出力するセレクターと、
前記第ｉ出力信号をレベルシフトすることで前記第ｉ選択信号を出力するレベルシフターと、
を含み、
前記第１～第ｑ遅延回路の第１遅延回路に前記第ｉ選択制御信号が入力されることを特徴とする回路装置。

【請求項9】

請求項８に記載の回路装置において、
前記セレクターは、
画素駆動期間において前記第ｉ選択制御信号を前記第ｉ出力信号として出力することを特徴とする回路装置。

【請求項10】

請求項１乃至９のいずれか一項に記載の回路装置と、
前記電気光学パネルと、
を含むことを特徴とする電気光学装置。

【請求項11】

請求項１乃至９のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、回路装置、電気光学装置及び電子機器等に関する。

【背景技術】

【0002】

電気光学パネルを駆動する表示ドライバーにおいて、画素にデータ電圧を書き込む前に所与のプリチャージ電圧をデータ線に印加することで、画質を改善する手法が知られている。特許文献１、２に、表示ドライバーに関する技術が開示されている。特許文献１には、表示処理を行う処理回路と、表示処理に基づいて表示パネルを駆動する駆動回路と、処理回路及び駆動回路に電源を供給する電源回路と、を含む表示ドライバーが開示されている。特許文献１では、１つの電源回路から各部に電源が供給されている。特許文献２には、電気光学パネルのデマルチプレクサーに複数の選択信号を出力することで、デマルチプレクス駆動を行う表示ドライバーが開示されている。画素駆動時には、複数の選択信号が１つずつアクティブにされるが、プリチャージ時には、全ての選択信号が同時にアクティブにされることで電気光学パネルの全ての信号線がプリチャージされる。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１７－９７１７４号公報

【文献】特開２０１５－７９１３８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

電気光学パネルのデマルチプレクサーに複数の選択信号を出力する表示ドライバーにおいて、外部から供給された制御信号に基づくロジック回路の信号処理が、プリチャージ時にエラーとなる場合があるという課題がある。

【課題を解決するための手段】

【0005】

本開示の一態様は、第１～第ｎデータ線（ｎは３以上の整数）とデータ信号供給線との間に設けられるスイッチ回路を含む電気光学パネルを駆動する回路装置であって、前記データ信号供給線にデータ信号を出力するデータ線駆動回路と、第１～第ｎ選択制御信号を出力する処理回路と、前記第１～第ｎ選択制御信号に基づいて、前記第１～第ｎデータ線と前記データ信号供給線との接続を制御する第１～第ｎ選択信号を、前記スイッチ回路に出力する選択信号出力回路と、を含み、前記選択信号出力回路は、プリチャージ期間において前記第１～第ｎ選択信号をアクティブにして前記第１～第ｎデータ線をプリチャージし、画素駆動期間において前記第１～第ｎ選択信号のうち駆動される画素のデータ線に対応する選択信号をアクティブにし、前記プリチャージ期間において、前記第１～第ｎ選択信号のうち少なくとも２つの選択信号の遷移タイミングを異ならせる遅延処理を行う回路装置に関係する。

【0006】

また本開示の他の態様は、第１～第ｎデータ線（ｎは３以上の整数）とデータ信号供給線との間に設けられるスイッチ回路を含む電気光学パネルを駆動する回路装置であって、前記データ信号供給線にデータ信号を出力するデータ線駆動回路と、第１～第ｎ選択制御信号を出力する処理回路と、前記第１～第ｎ選択制御信号に基づいて、前記第１～第ｎデータ線と前記データ信号供給線の接続を制御する第１～第ｎ選択信号を、前記スイッチ回路に出力する選択信号出力回路と、外部制御信号が入力される入力端子と、を含み、前記処理回路は、前記外部制御信号に基づく制御信号を用いてレジスター設定処理を行い、前記選択信号出力回路により前記第１～第ｎ選択信号がアクティブにされることで前記第１～第ｎデータ線がプリチャージされるプリチャージ期間において、前記制御信号の遷移タイミングと、前記第１～第ｎ選択信号の遷移タイミングの少なくとも２つの遷移タイミングとが、ずれている回路装置に関係する。

【0007】

また本開示の更に他の態様は、上記のいずれかに記載の回路装置と、前記電気光学パネルと、を含む電気光学装置に関係する。

【0008】

また本開示の更に他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

【図面の簡単な説明】

【0009】

【図1】電気光学パネルの構成例。

【図2】回路装置の構成例。

【図3】比較例における動作を説明する波形図。

【図4】設定インターフェースがデータ受信するときの波形図。

【図5】本実施形態の第１動作例を説明する波形図。

【図6】選択信号出力回路の詳細構成例。

【図7】タイミング調整回路の詳細構成例。

【図8】セレクターの詳細構成例。

【図9】遅延回路の第１詳細構成例。

【図10】遅延回路の第２詳細構成例。

【図11】本実施形態の第２動作例を説明する波形図。

【図12】設定制御回路の詳細構成例。

【図13】タイミングシフト回路の詳細構成例。

【図14】電気光学装置の構成例。

【図15】電子機器の構成例。

【発明を実施するための形態】

【0010】

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

【0011】

１．回路装置、電気光学パネル
図１に、本実施形態の回路装置１００が駆動する電気光学パネル２００の構成例を示し、図２に、本実施形態の回路装置１００の構成例を示す。

【0012】

まず図１の電気光学パネル２００について説明する。電気光学パネル２００は、デマルチプレクス駆動方式によって駆動されるアクティブマトリクス型の表示パネルであり、例えば液晶表示パネル或いはＥＬ（Electro Luminescence）表示パネルである。電気光学パネル２００は、データ信号入力端子ＴＤ１～ＴＤｐとデータ信号供給線ＳＬ１～ＳＬｐと選択信号入力端子ＴＳＩ１～ＴＳＩ４と選択信号線ＬＬ１～ＬＬ４とスイッチ回路２１０とデータ線ＤＬ１～ＤＬｍと走査信号線ＧＬ１～ＧＬｋと複数の画素ＰＸとを含む。ｐは２以上の整数である。ｍはｐにデマルチプレクス数を乗じた整数である。ｋは２以上の整数である。

【0013】

選択信号線ＬＬ１の一端は選択信号入力端子ＴＳＩ１に接続される。同様に、選択信号線ＬＬ２～ＬＬ４の一端は選択信号入力端子ＴＳＩ２～ＴＳＩ４に接続される。データ信号供給線ＳＬ１の一端はデータ信号入力端子ＴＤＩ１に接続される。同様に、データ信号供給線ＳＬ２～ＳＬｐの一端はデータ信号入力端子ＴＤＩ２～ＴＤＩｐに接続される。

【0014】

スイッチ回路２１０は、トランジスターＳＤ１～ＳＤｍを含む。トランジスターＳＤ１～ＳＤｍは、スイッチとして動作し、例えばＴＦＴ（Thin Film Transistor）で構成されたＮ型トランジスターである。トランジスターＳＤ１～ＳＤ４のソース又はドレインの一方はデータ信号供給線ＳＬ１の他端に共通接続される。トランジスターＳＤ１のソース又はドレインの他方はデータ線ＤＬ１の一端に接続される。同様に、トランジスターＳＤ２～ＳＤ４のソース又はドレインの他方はデータ線ＤＬ２～ＤＬ４の一端に接続される。トランジスターＳＤ１のゲートは選択信号線ＬＬ１に接続される。同様に、トランジスターＳＤ２～ＳＤ４のゲートは選択信号線ＬＬ２～ＬＬ４に接続される。トランジスターＳＤ２～ＳＤ４と同様な構成がトランジスターＳＤ５～ＳＤｍにおいても繰り返される。

【0015】

複数の画素ＰＸは、ｍ×ｋ個の画素である。１つの画素ＰＸには、データ線ＤＬ１～ＤＬｍのうち１つのデータ線と、走査信号線ＧＬ１～ＧＬｋのうち１つの走査信号線とが接続される。なお、電気光学パネル２００は、走査信号線ＧＬ１～ＧＬｋに走査信号を出力する不図示の走査ドライバーを含んでもよい。或いは、走査ドライバーは回路装置１００に設けられてもよい。

【0016】

次に図２の回路装置１００について説明する。回路装置１００は、電気光学パネル２００を駆動する表示ドライバーであり、半導体プロセスにより回路素子が基板上に構成された集積回路装置である。回路装置１００は、データ線駆動回路１１０と処理回路１２０と選択信号出力回路１３０とインターフェース回路１４０と選択信号出力端子ＴＳＱ１～ＴＳＱ４とデータ信号出力端子ＴＤＱ１～ＴＤＱｐとインターフェース端子ＴＸＣＳ、ＴＳＣＫ、ＴＳＩ、ＴＨＹとを含む。各端子は、集積回路装置の基板に設けられるパッド、又は集積回路装置のパッケージに設けられる端子である。なお図２ではインターフェース端子ＴＨＹを１つに省略したが、実際には入力信号の数に応じた端子が設けられる。

【0017】

インターフェース回路１４０は、外部の処理装置と回路装置１００との間の通信を行う。インターフェース回路１４０は、表示インターフェース１４１と設定インターフェース１４２とを含む。

【0018】

表示インターフェース１４１としては、ＲＧＢインターフェース方式又はＬＶＤＳ（Low Voltage Differential Signal）方式等の種々の画像データインターフェースが採用される。表示インターフェース１４１は、インターフェース端子ＴＨＹを介して入力された表示データ及び表示制御信号を受信する。表示制御信号は、クロック信号と同期信号等である。

【0019】

設定インターフェース１４２としては、ＳＰＩ（Serial Peripheral Interface）方式又はＩ２Ｃ（Inter Integrated Circuit）方式等の種々のシリアルインターフェースが採用される。以下では、設定インターフェース１４２がＳＰＩ方式である例を説明する。設定インターフェース１４２は、インターフェース端子ＴＸＣＳを介して入力されるチップセレクト信号ＸＣＳと、インターフェース端子ＴＳＣＫを介して入力されるクロック信号ＳＣＫと、インターフェース端子ＴＳＩを介して入力されるシリアルデータ信号ＳＩと、を受信する。

【0020】

処理回路１２０は、画像データに対する信号処理、表示タイミングの制御、及び回路装置１００の動作設定処理を行う。処理回路１２０は、レジスター１２１と設定制御回路１２２と表示制御回路１２３とを含む。処理回路１２０はロジック回路であり、例えば自動配置配線により構成されるゲートアレイ、或いは自動配線により構成されるスタンダードセルアレイ等である。なお、処理回路１２０と、インターフェース回路１４０の一部又は全部と、選択信号出力回路１３０の一部又は全部が、一体のゲートアレイ又はスタンダードセルアレイとして構成されてもよい。

【0021】

表示制御回路１２３は、表示インターフェース１４１が受信した表示データと表示制御信号に基づいて表示タイミング制御を行う。具体的には、表示制御回路１２３は、選択制御信号ＣＴＳ１～ＣＴＳ４を出力することでデマルチプレクス駆動のタイミングを行い、それに同期したタイミングで表示データＰＤ１～ＰＤｐをデータ線駆動回路１１０に出力する。

【0022】

設定制御回路１２２は、設定インターフェース１４２が受信した信号に基づいてレジスター１２１に動作設定データを書き込む。処理回路１２０は、レジスター１２１に記憶された動作設定データに基づいて回路装置１００の各部の動作設定を行う。

【0023】

データ線駆動回路１１０は、電気光学パネル２００の画素ＰＸにデータ信号を供給することで、電気光学パネル２００を駆動する。データ線駆動回路１１０は、Ｄ／Ａ変換回路ＤＡ１～ＤＡｐとアンプ回路ＡＭ１～ＡＭｐとを含む。Ｄ／Ａ変換回路ＤＡ１は、表示データＰＤ１をＤ／Ａ変換する回路であり、例えば複数の基準電圧の中から表示データＰＤ１に対応した基準電圧を選択するスイッチ回路である。同様に、Ｄ／Ａ変換回路ＤＡ２～ＤＡｐは、表示データＰＤ２～ＰＤｐをＤ／Ａ変換する回路である。アンプ回路ＡＭ１は、Ｄ／Ａ変換回路ＤＡ１の出力電圧を増幅又はバッファリングすることでデータ信号ＶＱ１をデータ信号出力端子ＴＤＱ１に出力する回路である。同様に、アンプ回路ＡＭ２～ＡＭｐは、Ｄ／Ａ変換回路ＤＡ２～ＤＡｐの出力電圧を増幅又はバッファリングする回路である。アンプ回路ＡＭ１～ＡＭｐは、例えば演算増幅器、抵抗及びキャパシター等を含むことができる。データ信号出力端子ＴＤＱ１～ＴＤＱｐは、電気光学パネル２００のデータ信号入力端子ＴＤＩ１～ＴＤＩｐに接続される。

【0024】

選択信号出力回路１３０は、選択制御信号ＣＴＳ１～ＣＴＳ４に基づいて選択信号ＳＥＬ１～ＳＥＬ４を選択信号出力端子ＴＳＱ１～ＴＳＱ４に出力する。選択信号ＳＥＬ１～ＳＥＬ４は、データ線とデータ信号供給線との接続を制御する。データ信号供給線ＳＬ１を例にとると、選択信号ＳＥＬ１～ＳＥＬ４は、データ線ＤＬ１～ＤＬ４とデータ信号供給線ＳＬ１との接続を制御する。選択信号出力端子ＴＳＱ１～ＴＳＱ４は、電気光学パネル２００の選択信号入力端子ＴＳＩ１～ＴＳＩ４に接続される。

【0025】

２．比較例における動作
図３は、比較例における動作を説明する波形図である。ＶＱｘは、ＶＱ１～ＶＱｐのうち任意の１つを示している。ｘは１以上ｐ以下のいずれかの整数である。

【0026】

画素ＰＸが駆動される画素駆動期間ＴＤＧの前にプリチャージ期間ＴＰＲが設けられる。プリチャージ期間ＴＰＲにおいて、表示制御回路１２３は、プリチャージ電圧ＶＰＲに対応した表示データＰＤｘを出力し、アンプ回路ＡＭｘがプリチャージ電圧ＶＰＲを出力する。

【0027】

プリチャージ期間ＴＰＲにおいて、表示制御回路１２３は、選択制御信号ＣＴＳ１～ＣＴＳ４を同時にローレベルからハイレベルにし、同時にハイレベルからローレベルにする。これにより、選択信号出力回路１３０は、選択信号ＳＥＬ１～ＳＥＬ４を同時にローレベルからハイレベルにし、同時にハイレベルからローレベルにする。ここでは、スイッチ回路２１０のスイッチをオンにするアクティブレベルがハイレベルであり、スイッチをオフにする非アクティブレベルがローレベルであるとしている。即ち、選択信号ＳＥＬ１～ＳＥＬ４がハイレベルのとき、スイッチ回路２１０のトランジスターＳＤ１～ＳＤｍが全てオンになり、データ線ＤＬ１～ＤＬｍ及びそれに接続される画素ＰＸにプリチャージ電圧ＶＰＲが印加される。

【0028】

画素駆動期間ＴＤＧにおいて、表示制御回路１２３は、表示インターフェース１４１から入力された表示データに基づく表示データＰＤｘを出力する。表示データＰＤｘは、４画素分がマルチプレクスされたデータとなっている。アンプ回路ＡＭ１～ＡＭｎは、データ信号ＶＱｘとして、表示データＰＤｘに対応したデータ電圧ＶＧ１～ＶＧ４を順次に出力する。

【0029】

データ電圧ＶＧ１が出力される期間において、表示制御回路１２３は、選択制御信号ＣＴＳ１をハイレベルにし、それ以外の選択制御信号ＣＴＳ２～ＣＴＳ４をローレベルにする。選択信号出力回路１３０は、選択信号ＳＥＬ１をハイレベルにし、それ以外の選択信号ＳＥＬ２～ＳＥＬ４をローレベルにする。これにより、スイッチ回路２１０のトランジスターＳＤ１、ＳＤ５、・・・、ＳＤｍ－３がオンになる。例えば走査信号線ＧＬ１が選択されているとすると、走査信号線ＧＬ１とデータ線ＤＬ１、ＤＬ５、・・・、ＤＬｍ－３とに接続された画素ＰＸにデータ電圧ＶＧ１が印加される。同様に、データ電圧ＶＧ２～ＶＧ４が出力される期間において、表示制御回路１２３は、選択制御信号ＣＴＳ２～ＣＴＳ４をハイレベルにし、それ以外の選択制御信号をローレベルにする。選択信号出力回路１３０は、選択信号ＳＥＬ２～ＳＥＬ４をハイレベルにし、それ以外の選択信号をローレベルにする。

【0030】

以上のように、比較例では選択信号ＳＥＬ１～ＳＥＬ４が同時にローレベルからハイレベルになり、同時にハイレベルからローレベルになるので、全てのデータ線ＤＬ１～ＤＬｍ及びそれに接続される画素ＰＸに対して同時にプリチャージを開始され、同時にプリチャージが停止されることになる。このプリチャージの電荷はアンプ回路ＡＭ１～ＡＭｎが供給するため、データ線駆動回路１１０の電源ＶＤＨ及びグランドＧＮＤに大きなノイズが発生する。具体的には、トランジスターＳＤ１～ＳＤｍが同時にオンになることで、全てのデータ線ＤＬ１～ＤＬｍ及び画素ＰＸに対する電荷供給が一斉に開始され、それによって電源ＶＤＨにノイズが発生する。また、トランジスターＳＤ１～ＳＤｍが同時にオフになることで、全てのデータ線ＤＬ１～ＤＬｍ及び画素ＰＸに対する電荷供給が一斉に停止され、それによってグランドＧＮＤノイズが発生する。

【0031】

上記のノイズは、電源回路、グランド配線又は基板を介して処理回路１２０に伝わり、処理回路１２０における処理にエラーを発生させる場合がある。例えば、回路装置１００は不図示の電源回路を含み、その電源回路は、外部電源に基づいて電源ＶＤＨと電源ＶＤＬとを生成する。電源ＶＤＬは、処理回路１２０及びインターフェース回路１４０に供給される。この電源回路を介して、データ線駆動回路１１０の電源ＶＤＨ又はグランドＧＮＤに発生したノイズが処理回路１２０の電源ＶＤＬ又はグランドＧＮＤに伝わる。或いは、回路装置１００内のグランド配線又は基板を介して、データ線駆動回路１１０のグランドＧＮＤに発生したノイズが処理回路１２０のグランドＧＮＤに伝わる。

【0032】

図４は、上記ノイズによって生じるエラーの一例として、設定インターフェース１４２がデータ受信するときの波形図を示す。

【0033】

外部の処理装置は、チップセレクト信号ＸＣＳを立ち下げた後、クロック信号ＳＣＫと、クロック信号ＳＣＫに同期したシリアルデータ信号ＳＩとを回路装置１００に送信する。シリアルデータ信号ＳＩは、外部の処理装置が回路装置１００の動作を設定するコマンドであり、アドレスビットＡ１１～Ａ０とデータビットＢ１１～Ｂ０を含む。

【0034】

設定インターフェース１４２は、シリアルパラレル変換とカウンターとデータセレクターとを含む。シリアルパラレル変換回路は、クロック信号ＳＣＫを用いてシリアルデータ信号ＳＩをシリアルパラレル変換することで、パラレルデータを出力する。カウンターは、クロック信号ＳＣＫをカウントし、そのカウント値を出力する。データセレクターは、カウント値に基づいてパラレルデータからアドレスＡＤＤＲ及びデータＤＡＴを抽出する。アドレスＡＤＤＲは、シリアルデータ信号ＳＩのアドレスビットＡ１１～Ａ０に対応し、データＤＡＴは、シリアルデータ信号ＳＩのデータビットＢ１１～Ｂ０に対応する。またデータセレクターは、シリアルデータ信号ＳＩの転送が終了したときアクティブとなる受信イネーブル信号ＥＮを生成し、受信イネーブル信号ＥＮがアクティブになったときアドレスＡＤＤＲ及びデータＤＡＴを保持する。

【0035】

設定インターフェース１４２は、受信したチップセレクト信号ＸＣＳを設定制御回路１２２に出力する。例えば、設定インターフェース１４２は、Ｉ／Ｏバッファーによりチップセレクト信号ＸＣＳを受信し、そのＩ／Ｏバッファーの出力を設定制御回路１２２に出力する。設定制御回路１２２は、チップセレクト信号ＸＣＳの立ち上がりタイミングにおいて、アドレスＡＤＤＲにより指定されるレジスター１２１の記憶領域にデータＤＡＴを書き込む。即ち、レジスター１２１は複数のラッチ回路を含み、設定制御回路１２２は、データＤＡＴの各ビットを、アドレスＡＤＤＲによって指定されたラッチ回路に書き込む。この書き込みタイミング、即ちチップセレクト信号ＸＣＳの立ち上がりタイミングをｔ０とする。設定制御回路１２２は、例えば、アドレスＡＤＤＲを、レジスター１２１の物理アドレスにデコードするアドレスデコーダーを含む。

【0036】

外部の処理装置は任意のタイミングで設定インターフェース１４２に信号を送信するため、図３で説明した電源ＶＤＨ又はグランドＧＮＤのノイズは、図４で説明したインターフェース動作において任意のタイミングで発生し得る。このため、設定インターフェース１４２からレジスター１２１にデータ転送するタイミングｔ０と、電源ＶＤＨ又はグランドＧＮＤにノイズが発生するタイミングとが重なる可能性がある。図４には、タイミングｔ０においてグランドＧＮＤのノイズが発生した場合を示している。

【0037】

データ線駆動回路１１０の電源ＶＤＨ又はグランドＧＮＤに発生したノイズは、処理回路１２０の電源ＶＤＬ又はグランドＧＮＤに影響を与えるので、タイミングｔ０においてノイズが発生するとレジスター１２１がデータＤＡＴを保持できない場合がある。レジスター１２１がデータＤＡＴを正しく保持できないと、外部の処理装置が送信したコマンドが回路装置１００に正しく反映されない。例えば、表示開始コマンド等が送信されたときに上記転送エラーが発生すると、電気光学パネル２００に画像が表示されないという動作エラーが発生することになる。

【0038】

３．本実施形態の第１動作例
図５は、本実施形態の第１動作例を説明する波形図である。画素駆動期間ＴＤＧにおける動作は図３と同様なので、その説明を省略する。

【0039】

選択信号出力回路１３０は、プリチャージ期間ＴＰＲにおいて、選択信号ＳＥＬ１～ＳＥＬ４のうち少なくとも２つの選択信号の遷移タイミングを異ならせる遅延処理を行う。具体的には、表示制御回路１２３は、プリチャージ期間ＴＰＲにおいて、表示制御回路１２３は、選択制御信号ＣＴＳ１～ＣＴＳ４を同時にローレベルからハイレベルにし、同時にハイレベルからローレベルにする。選択信号出力回路１３０は、選択制御信号ＣＴＳ１～ＣＴＳ４の遷移タイミングを遅延処理することで、選択信号ＳＥＬ１～ＳＥＬ４の遷移タイミングを異ならせる。なお図５には、全ての選択信号ＳＥＬ１～ＳＥＬ４の遷移タイミングが異なる例を示している。

【0040】

以上の本実施形態によれば、選択信号出力回路１３０は、第１～第ｎ選択制御信号に基づいて、第１～第ｎデータ線とデータ信号供給線との接続を制御する第１～第ｎ選択信号を、スイッチ回路２１０に出力する。選択信号出力回路１３０は、プリチャージ期間ＴＰＲにおいて第１～第ｎ選択信号をアクティブにして第１～第ｎデータ線をプリチャージし、画素駆動期間ＴＤＧにおいて第１～第ｎ選択信号のうち駆動される画素のデータ線に対応する選択信号をアクティブにする。このとき、選択信号出力回路１３０は、第１～第ｎ選択信号のうち少なくとも２つの選択信号の遷移タイミングを異ならせる遅延処理を行う。なお、図１において、例えばデータ線ＤＬ１～ＤＬ４が第１～第ｎデータ線に対応する。また図５において、選択制御信号ＣＴＳ１～ＣＴＳ４が第１～第ｎの選択制御信号に対応し、選択信号ＳＥＬ１～ＳＥＬ４が第１～第ｎ選択信号に対応する。但し、ｎは４に限らず、３以上の整数であればよい。

【0041】

このようにすれば、第１～第ｎデータ線のうち少なくとも２つのデータ線と他のデータ線とで、プリチャージ開始タイミング及びプリチャージ終了タイミングが異なる。これにより、データ線駆動回路１１０の電源ＶＤＨ及びグランドＧＮＤのノイズ発生タイミングが分散され、電源ＶＤＨ及びグランドＧＮＤのノイズピークが低減される。これにより、処理回路１２０に回り込むノイズが低減されるので、処理回路１２０における処理のエラー発生が防止される。

【0042】

ここで、「少なくとも２つの選択信号の遷移タイミングを異ならせる」とは、第１～第ｎ選択信号のうち２以上の選択信号と、それ以外の選択信号との遷移タイミングを異ならせることである。例えば、第１選択信号と第２選択信号の遷移タイミングが、第３～第ｎ選択信号の遷移タイミングと異なっていてもよい。このとき、第１選択信号と第２選択信号の遷移タイミングが更に異なっていてもよいし、第３～第ｎ選択信号の遷移タイミングが更に互いに異なっていてもよい。

【0043】

また本実施形態では、選択信号出力回路１３０は、画素駆動期間ＴＤＧにおいて遅延処理を行わずに、第１～第ｎ選択制御信号に基づいて第１～第ｎ選択信号を出力する。

【0044】

画素駆動期間ＴＤＧにおいて選択信号の遷移タイミングが変動すると、それに合わせて、アンプ回路がデータ電圧を出力するタイミングを変動させる必要がある。そうしないと、画素の駆動期間が短縮される等の不都合が生じるおそれがある。本実施形態によれば、画素駆動期間ＴＤＧにおいて第１～第ｎ選択制御信号に遅延処理が加えられないので、第１～第ｎ選択信号の遷移タイミングは遅延処理により変動しない。これにより、アンプ回路がデータ電圧を出力するタイミングを変える必要がなく、駆動タイミング制御が容易である。

【0045】

また処理回路１２０は、制御信号の遷移タイミングにおいてレジスター設定処理を行う。このとき、プリチャージ期間ＴＰＲにおいて、制御信号の遷移タイミングと、第１～第ｎ選択信号のうち少なくとも２つの遷移タイミングとがずれている。図４の例において、チップセレクト信号ＸＣＳが制御信号に対応し、レジスター１２１へデータＤＡＴを書き込む処理がレジスター設定処理に対応する。

【0046】

このようにすれば、第１～第ｎ選択信号のうち、いずれかの選択信号の遷移タイミングが、制御信号の遷移タイミングに一致したとしても、全ての選択信号の遷移タイミングが制御信号の遷移タイミングに一致することはない。これにより、レジスター設定処理が行われるタイミングにおける電源ＶＤＬ又はグランドＧＮＤのノイズが低減されるので、レジスター設定処理のエラーが防止される。

【0047】

なお、図４ではチップセレクト信号ＸＣＳを制御信号としてレジスター設定処理を行う例を説明したが、図１１で後述するように、外部制御信号であるチップセレクト信号ＸＣＳの遷移タイミングをずらした書き込みイネーブル信号ＸＣＳＡを生成し、その書き込みイネーブル信号ＸＣＳＡを制御信号としてレジスター設定処理を行ってもよい。この場合、書き込みイネーブル信号ＸＣＳＡの遷移タイミングが第１～第ｎ選択信号の遷移タイミングがずらされることで、プリチャージ期間ＴＰＲにおいて、制御信号の遷移タイミングと、第１～第ｎ選択信号のうち少なくとも２つの遷移タイミングとがずれることになる。

【0048】

４．選択信号出力回路
図６は、選択信号出力回路１３０の詳細構成例である。選択信号出力回路１３０は、タイミング調整回路１３１～１３４と設定回路１３５とを含む。

【0049】

設定回路１３５は、選択信号ＳＥＬ１～ＳＥＬ４の遅延量を設定する遅延設定データＴＭ１～ＴＭ４をタイミング調整回路１３１～１３４に出力する。例えば、外部の処理装置から設定インターフェース１４２を介して遅延設定データＴＭ１～ＴＭ４が入力され、その遅延設定データＴＭ１～ＴＭ４を設定回路１３５が保持する。

【0050】

タイミング調整回路１３１は、選択制御信号ＣＴＳ１を第１遅延量で遅延させた信号を選択信号ＳＥＬ１として出力する。同様に、タイミング調整回路１３２～１３４は、選択制御信号ＣＴＳ２～ＣＴＳ４を第２～第４遅延量で遅延させた信号を選択信号ＳＥＬ２～ＳＥＬ４として出力する。第１～第４遅延量は、遅延設定データＴＭ１～ＴＭ４により設定された遅延量である。選択信号ＳＥＬ１～ＳＥＬ４の遷移タイミングは、第１～第４遅延量によって決まる。即ち、第１～第４遅延量のうち少なくとも２つの遅延量は、それ以外の遅延量と異なっている。

【0051】

図７は、タイミング調整回路１３１の詳細構成例である。タイミング調整回路１３１は、遅延回路ＥＤＬ１～ＥＤＬ７とセレクターＳＴＲとレベルシフターＬＦＳとを含む。なお、以下ではタイミング調整回路１３１を例に説明するが、タイミング調整回路１３２～１３４も同様な構成である。また遅延回路の段数は７に限定されず、２以上の任意の段数であってよい。

【0052】

遅延回路ＥＤＬ１～ＥＤＬ７は直列接続される。即ち、遅延回路ＥＤＬ２の入力ノードは遅延回路ＥＤＬ１の出力ノードに接続される。同様に、遅延回路ＥＤＬ３～ＥＤＬ７の入力ノードは遅延回路ＥＤＬ２～ＥＤＬ６の出力ノードに接続される。遅延回路ＥＤＬ１の入力ノードに選択制御信号ＣＴＳ１が入力され、その選択制御信号ＣＴＳ１を遅延回路ＥＤＬ１が遅延させることで信号ＥＤＬＱ１を出力する。同様に、遅延回路ＥＤＬ２～ＥＤＬ７の入力ノードに、遅延回路ＥＤＬ１～ＥＤＬ６が出力した信号ＥＤＬＱ１～ＥＤＬＱ６が入力され、その信号ＥＤＬＱ１～ＥＤＬＱ６を遅延回路ＥＤＬ２～ＥＤＬ７が遅延させることで信号ＥＤＬＱ２～ＥＤＬＱ７を出力する。

【0053】

セレクターＳＴＲは、選択制御信号ＣＴＳ１及び信号ＥＤＬＱ１～ＥＤＬＱ７のいずれか１つを選択し、出力信号ＳＴＲＱとして出力する。具体的には、セレクターＳＴＲは、プリチャージ期間ＴＰＲにおいて遅延設定データＴＭ１に基づいて選択制御信号ＣＴＳ１及び信号ＥＤＬＱ１～ＥＤＬＱ７のいずれか１つを選択し、画素駆動期間ＴＤＧにおいて選択制御信号ＣＴＳ１を選択する。

【0054】

レベルシフターＬＦＳは、出力信号ＳＴＲＱをレベルシフトすることで選択信号ＳＥＬ１を出力する。具体的には、遅延回路ＥＤＬ１～ＥＤＬ７及びセレクターＳＴＲは電源ＶＤＬで動作する。レベルシフターＬＦＳは、電源ＶＤＬの信号レベルから電源ＶＤＨの信号レベルへのレベルシフトを行う。

【0055】

図８は、セレクターＳＴＲの詳細構成例である。セレクターＳＴＲは、デコーダーＤＥＣとアンド回路ＡＡ０～ＡＡ７、ＡＣ１、ＡＣ２とオア回路ＯＲＡ、ＯＲＣとインバーターＩＶＡとを含む。

【0056】

デコーダーＤＥＣは、遅延設定データＴＭ１をデコードし、そのデコード結果である信号ＳＡ０～ＳＡ７を出力する。信号ＳＡ０～ＳＡ７のうち、いずれか１つがハイレベルとなり、それ以外はローレベルとなる。アンド回路ＡＡ０は、信号ＳＡ０と選択制御信号ＣＴＳ１の論理積を出力する。アンド回路ＡＡ１は、信号ＳＡ１と信号ＥＤＬＱ１の論理積を出力する。同様に、アンド回路ＡＡ２～ＡＡ７は、信号ＳＡ２～ＳＡ７と信号ＥＤＬＱ２～ＥＤＬＱ７の論理積を出力する。オア回路ＯＲＡは、アンド回路ＡＡ０～ＡＡ７の出力信号の論理和を信号ＯＲＡＱとして出力する。信号ＳＡ０～ＳＡ７のいずれか１つがハイレベルなので、選択制御信号ＣＴＳ１及び信号ＥＤＬＱ１～ＥＤＬＱ７のいずれか１つがオア回路ＯＲＡから出力される。

【0057】

アンド回路ＡＣ１は、プリチャージ制御信号ＰＲＴＭの論理反転信号と選択制御信号ＣＴＳ１の論理積を出力する。アンド回路ＡＣ２は、プリチャージ制御信号ＰＲＴＭと信号ＯＲＡＱの論理積を出力する。オア回路ＯＲＣは、アンド回路ＡＣ１、ＡＣ２の出力信号の論理和を信号ＳＴＲＱとして出力する。プリチャージ制御信号ＰＲＴＭは、処理回路１２０から選択信号出力回路１３０に入力され、プリチャージ期間ＴＰＲにおいてハイレベルであり、画素駆動期間ＴＤＧにおいてローレベルである。即ち、プリチャージ期間ＴＰＲにおいて信号ＯＲＡＱが信号ＳＴＲＱとして出力され、画素駆動期間ＴＤＧにおいて選択制御信号ＣＴＳ１が信号ＳＴＲＱとして出力される。これにより、プリチャージ期間ＴＰＲにおいては、遅延設定データＴＭ１により指定された遅延量の信号が選択され、画素駆動期間ＴＤＧにおいては、遅延処理されない選択制御信号ＣＴＳ１が選択される。

【0058】

図９は、遅延回路ＥＤＬ１の第１詳細構成例である。ここでは遅延回路ＥＤＬ１を例に説明するが、遅延回路ＥＤＬ２～ＥＤＬ７も同様な構成である。図９の遅延回路ＥＤＬ１は、バッファーＢＦＣと抵抗ＲＤＬとキャパシターＣＤＬとを含む。

【0059】

バッファーＢＦＣは、遅延回路ＥＤＬ１の入力信号である選択制御信号ＣＴＳ１をバッファリングする。抵抗ＲＤＬ及びキャパシターＣＤＬはローパスフィルターを構成しており、そのＲＣ時定数で決まる遅延量でバッファーＢＦＣの出力信号を遅延させ、その遅延後の信号ＥＤＬＱ１を出力する。

【0060】

図１０は、遅延回路ＥＤＬ２の第２詳細構成例である。ここでは遅延回路ＥＤＬ１を例に説明するが、遅延回路ＥＤＬ２～ＥＤＬ７も同様な構成である。図１０の遅延回路ＥＤＬ１は、フリップフロップ回路ＦＦ１を含む。

【0061】

フリップフロップ回路ＦＦ１は、入力信号である選択制御信号ＣＴＳ１をクロック信号ＣＬＫの遷移タイミングでラッチし、ラッチ後の信号ＥＤＬＱ１を出力する。信号ＥＤＬＱ１は、選択制御信号ＣＴＳ１に対してクロック信号ＣＬＫの１クロック分だけ遅延する。クロック信号ＣＬＫは、例えば表示インターフェース１４１が受信したクロック信号であり、外部の処理装置から表示インターフェース１４１への表示データの転送に用いられるクロック信号である。但しクロック信号ＣＬＫは、プリチャージ期間ＴＰＲよりも十分短い周期を有するクロック信号であればよい。

【0062】

以上の実施形態によれば、選択信号出力回路１３０は第１～第ｎタイミング調整回路を含む。第ｉタイミング調整回路は、プリチャージ期間ＴＰＲにおいて、第ｉ選択制御信号を第ｉ遅延量で遅延させた信号を第ｉ選択信号として出力する。ｉは１以上ｎ以下の整数である。なお図６において、タイミング調整回路１３１～１３４が第１～第ｎタイミング調整回路に対応し、そのうち任意の１つが第ｉタイミング調整回路に対応する。例えばタイミング調整回路１３１を第ｉタイミング調整回路としたとき、ｉ＝１であり、ＣＴＳ１、ＳＥＬ１がそれぞれ第ｉ選択制御信号、第ｉ選択信号に対応する。

【0063】

このようにすれば、選択信号出力回路１３０は、プリチャージ期間ＴＰＲにおいて第１～第ｎ選択信号の各々を任意の遅延量で遅延できるので、第１～第ｎ選択信号のうち少なくとも２つの選択信号の遷移タイミングを異ならせる遅延処理を行うことが可能となる。

【0064】

また本実施形態では、第ｊタイミング調整回路は、プリチャージ期間ＴＰＲにおいて、第ｊ選択制御信号を第ｊ遅延量で遅延させた信号を第ｊ選択信号として出力する。ｊは１以上ｎ以下でｊ≠ｉの整数である。第ｊ遅延量は、第ｉ遅延量と異なる。

【0065】

このようにすれば、選択信号出力回路１３０は、プリチャージ期間ＴＰＲにおいて、少なくとも第ｉ選択信号と第ｊ選択信号の遅延量が異なるような任意の遅延量で第１～第ｎ選択信号を遅延できる。

【0066】

また本実施形態では、第ｉタイミング調整回路は、直列接続された第１～第ｑ遅延回路と、セレクターＳＴＲと、レベルシフターＬＦＳとを含む。ｑは２以上の整数である。セレクターＳＴＲは、第ｉ選択制御信号及び第１～第ｑ遅延回路の第１～第ｑ出力ノードからの信号が入力され、プリチャージ期間ＴＰＲにおいて第ｉ選択制御信号及び第１～第ｑ出力ノードからの信号のいずれかを第ｉ出力信号として出力する。レベルシフターＬＦＳは、第ｉ出力信号をレベルシフトすることで第ｉ選択信号を出力する。第１遅延回路には、第ｉ選択制御信号が入力される。なお図７において、遅延回路ＥＤＬ１～ＥＤＬ７が第１～第ｑ遅延回路に対応し、ＥＤＬＱ１～ＥＤＬＱ７が第１～第ｑ出力ノードからの信号に対応し、信号ＳＴＲＱが第ｉ出力信号に対応する。

【0067】

このようにすれば、プリチャージ期間ＴＰＲにおいて第ｉ選択制御信号及び第１～第ｑ遅延回路の第１～第ｑ出力ノードからの信号のいずれかがセレクターＳＴＲにより選択されることで、第ｉ遅延量で遅延された第ｉ選択信号が得られる。

【0068】

また本実施形態では、セレクターＳＴＲは、画素駆動期間ＴＤＧにおいて第ｉ選択制御信号を第ｉ出力信号として出力する。

【0069】

このようにすれば、プリチャージ期間ＴＰＲにおいては、遅延処理された第ｉ選択信号が出力され、画素駆動期間ＴＤＧにおいては、遅延処理されない第ｉ選択信号が出力される。

【0070】

５．本実施形態の第２動作例
図１１は、本実施形態の第２動作例を説明する波形図である。図１１には、選択信号ＳＥＬ１～ＳＥＬ４の立ち下がりとチップセレクト信号ＸＣＳの立ち上がりが偶然に一致したときの波形図を示す。

【0071】

表示制御回路１２３は、プリチャージ期間ＴＰＲにおいてハイレベルのプリチャージ制御信号ＰＲＴＭを出力する。選択信号ＳＥＬ１～ＳＥＬ４は、プリチャージ制御信号ＰＲＴＭが立ち上がった後に立ち上がり、プリチャージ制御信号ＰＲＴＭが立ち下がる前に立ち下がる。即ち、選択信号ＳＥＬ１～ＳＥＬ４が立ち下がった後、プリチャージ制御信号ＰＲＴＭが立ち下がるまでに時間が空いている。

【0072】

設定制御回路１２２は、チップセレクト信号ＸＣＳとプリチャージ制御信号ＰＲＴＭに基づいて書き込みイネーブル信号ＸＣＳＡを出力する。具体的には、設定制御回路１２２は、プリチャージ制御信号ＰＲＴＭがハイレベルのときにチップセレクト信号ＸＣＳがローレベルからハイレベルになったときには、プリチャージ制御信号ＰＲＴＭがローレベルに遷移したタイミングで書き込みイネーブル信号ＸＣＳＡをローレベルからハイレベルにする。なお、プリチャージ制御信号ＰＲＴＭがローレベルのときには、設定制御回路１２２は、チップセレクト信号ＸＣＳを書き込みイネーブル信号ＸＣＳＡとして出力する。本動作例では、この書き込みイネーブル信号ＸＣＳＡの立ち上がりタイミングでコマンド反映が行われる。即ち、レジスター１２１は、書き込みイネーブル信号ＸＣＳＡの立ち上がりタイミングでデータＤＡＴを保持する。これにより、グランドＧＮＤにノイズが発生する選択信号ＳＥＬ１～ＳＥＬ４の立ち下がりタイミングと、レジスター設定処理のタイミングとがずれるので、レジスター設定処理のエラーが防止される。

【0073】

なお、図１１では選択信号ＳＥＬ１～ＳＥＬ４の遷移タイミングが同時である例を示したが、本動作例においても選択信号ＳＥＬ１～ＳＥＬ４のうち少なくとも２つの選択信号の遷移タイミングが異なっていてもよい。

【0074】

図１２は、設定制御回路１２２の詳細構成例である。設定制御回路１２２は、アドレスデコーダーＡＤＥＣとタイミングシフト回路ＸＴＭＣとを含む。

【0075】

アドレスデコーダーＡＤＥＣは、アドレスＡＤＤＲをレジスター１２１の物理アドレスにデコードする。タイミングシフト回路ＸＴＭＣは、プリチャージ制御信号ＰＲＴＭに基づいて、図１１で説明したようにチップセレクト信号ＸＣＳの遷移タイミングをずらした書き込みイネーブル信号ＸＣＳＡを生成する。レジスター１２１は、書き込みイネーブル信号ＸＣＳＡの立ち上がりタイミングで、アドレスデコーダーＡＤＥＣが指示した物理アドレスにデータＤＡＴの各ビットを書き込む。

【0076】

図１３は、タイミングシフト回路ＸＴＭＣの詳細構成例である。タイミングシフト回路ＸＴＭＣは、エクスクルーシブオア回路ＸＯＲＥとアンド回路ＡＥとを含む。

【0077】

エクスクルーシブオア回路ＸＯＲＥは、チップセレクト信号ＸＣＳとプリチャージ制御信号ＰＲＴＭの排他的論理和を出力する。アンド回路ＡＥは、エクスクルーシブオア回路ＸＯＲＥの出力信号とチップセレクト信号ＸＣＳの論理積を書き込みイネーブル信号ＸＣＳＡとして出力する。これにより、プリチャージ制御信号ＰＲＴＭがハイレベルの期間において書き込みイネーブル信号ＸＣＳＡがローレベルに維持されるので、プリチャージ制御信号ＰＲＴＭにおいてチップセレクト信号ＸＣＳが立ち上がったとき、プリチャージ制御信号ＰＲＴＭが終了したタイミングで書き込みイネーブル信号ＸＣＳＡが立ち上がる。

【0078】

以上の実施形態によれば、回路装置１００は、外部制御信号が入力される入力端子を含む。処理回路１２０は、外部制御信号の遷移タイミングを、第１～第ｎ選択信号の遷移タイミングからずらした制御信号に基づいて、レジスター設定処理を行う。なお図２においてインターフェース端子ＴＸＣＳが入力端子に対応し、図１１～図１３においてチップセレクト信号ＸＣＳが外部制御信号に対応し、書き込みイネーブル信号ＸＣＳＡが制御信号に対応する。

【0079】

このようにすれば、第１～第ｎ選択信号の遷移タイミングと制御信号の遷移タイミングとがずれる。これにより、第１～第ｎ選択信号の遷移タイミングと、制御信号の遷移タイミングで行われるレジスター設定処理のタイミングとがずれ、レジスター設定処理のエラーが防止される。

【0080】

６．電気光学装置、及び電子機器
図１４は、回路装置１００を含む電気光学装置３５０の構成例である。電気光学装置３５０は、回路装置１００と電気光学パネル２００とを含む。

【0081】

回路装置１００は例えばフレキシブル基板に実装され、そのフレキシブル基板が電気光学パネル２００に接続され、フレキシブル基板に形成された配線によって回路装置１００のデータ信号出力端子と電気光学パネル２００のデータ信号入力端子とが接続される。或いは、回路装置１００はリジッド基板に実装され、リジッド基板と電気光学パネル２００とがフレキシブル基板により接続され、リジッド基板及びフレキシブル基板に形成された配線によって回路装置１００のデータ電圧出力端子と電気光学パネル２００のデータ電圧入力端子とが接続されてもよい。

【0082】

図１５は、回路装置１００を含む電子機器３００の構成例である。電子機器３００は、処理装置３１０、回路装置１００、電気光学パネル２００、記憶装置３３０、データインターフェース３４０、ユーザーインターフェース３６０を含む。電子機器３００の具体例としては、例えばプロジェクターやヘッドマウントディスプレイ、携帯情報端末、車載装置、携帯型ゲーム端末、情報処理装置等の、表示装置を搭載する種々の電子機器を想定できる。車載装置は、例えばメーターパネル、カーナビゲーションシステム等である。

【0083】

ユーザーインターフェース３６０は、ユーザーからの種々の操作を受け付ける。ユーザーインターフェース３６０は、例えば、ボタンやマウスやキーボード、電気光学パネル２００に装着されたタッチパネル等である。データインターフェース３４０は、画像データや制御データの入出力を行う。データインターフェース３４０は、例えば無線ＬＡＮや近距離無線通信等の無線通信インターフェース、或いは有線ＬＡＮやＵＳＢ等の有線通信インターフェースである。記憶装置３３０は、例えばデータインターフェース３４０から入力されたデータを記憶したり、或いは、処理装置３１０のワーキングメモリーとして機能したりする。記憶装置３３０は、例えばＲＡＭやＲＯＭ等のメモリー、或いはＨＤＤ等の磁気記憶装置、或いはＣＤドライブ、ＤＶＤドライブ等の光学記憶装置等である。処理装置３１０は、電子機器３００の制御処理や、種々の信号処理等を行う。処理装置３１０は、例えばＣＰＵやＭＰＵ等のプロセッサー、或いはＡＳＩＣ等である。或いは、処理装置３１０は、表示コントローラーであってもよいし、プロセッサーと表示コントローラーの両方により構成されていてもよい。処理装置３１０は、データインターフェース３４０から入力された或いは記憶装置３３０に記憶された画像データを処理して回路装置１００に転送する。回路装置１００は、表示コントローラー３２０から転送された画像データに基づいて電気光学パネル２００に画像を表示させる。

【0084】

例えば電子機器３００がプロジェクターである場合、電子機器３００は更に光源と光学系とを含む。光学系は、例えばレンズ、プリズム、ミラー等である。電気光学パネル２００が透過型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００を透過した光をスクリーンに投影させる。電気光学パネル２００が反射型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００から反射された光をスクリーンに投影させる。

【0085】

以上に説明した本実施形態の回路装置は電気光学パネルを駆動する。電気光学パネルは、第１～第ｎデータ線（ｎは３以上の整数）とデータ信号供給線との間に設けられるスイッチ回路を含む。回路装置は、データ信号供給線にデータ信号を出力するデータ線駆動回路と、第１～第ｎ選択制御信号を出力する処理回路と、選択信号出力回路とを含む。選択信号出力回路は、第１～第ｎ選択制御信号に基づいて、第１～第ｎデータ線とデータ信号供給線との接続を制御する第１～第ｎ選択信号を、スイッチ回路に出力する。選択信号出力回路は、プリチャージ期間において第１～第ｎ選択信号をアクティブにして第１～第ｎデータ線をプリチャージし、画素駆動期間において第１～第ｎ選択信号のうち駆動される画素のデータ線に対応する選択信号をアクティブにする。選択信号出力回路は、プリチャージ期間において、第１～第ｎ選択信号のうち少なくとも２つの選択信号の遷移タイミングを異ならせる遅延処理を行う。

【0086】

このようにすれば、第１～第ｎデータ線のうち少なくとも２つのデータ線と他のデータ線とで、プリチャージ開始タイミング及びプリチャージ終了タイミングが異なる。これにより、データ線駆動回路の電源及びグランドのノイズ発生タイミングが分散され、電源及びグランドのノイズピークが低減される。これにより、処理回路に回り込むノイズが低減されるので、処理回路における処理のエラー発生が防止される。

【0087】

また本実施形態では、選択信号出力回路は、画素駆動期間において遅延処理を行わずに、第１～第ｎ選択制御信号に基づいて第１～第ｎ選択信号を出力してもよい。

【0088】

画素駆動期間において選択信号の遷移タイミングが変動すると、それに合わせて、アンプ回路がデータ電圧を出力するタイミングを変動させる必要がある。そうしないと、画素の駆動期間が短縮される等の不都合が生じるおそれがある。本実施形態によれば、画素駆動期間において第１～第ｎ選択制御信号に遅延処理が加えられないので、第１～第ｎ選択信号の遷移タイミングは遅延処理により変動しない。これにより、アンプ回路がデータ電圧を出力するタイミングを変える必要がなく、駆動タイミング制御が容易である。

【0089】

また本実施形態では、選択信号出力回路は、第ｉタイミング調整回路（ｉは１以上ｎ以下の整数）を含んでもよい。第ｉタイミング調整回路は、プリチャージ期間において、第１～第ｎ選択制御信号のうち第ｉ選択制御信号を第ｉ遅延量で遅延させた信号を第１～第ｎ選択信号のうち第ｉ選択信号として出力してもよい。

【0090】

このようにすれば、選択信号出力回路は、プリチャージ期間において第１～第ｎ選択信号の各々を任意の遅延量で遅延できるので、第１～第ｎ選択信号のうち少なくとも２つの選択信号の遷移タイミングを異ならせる遅延処理を行うことが可能となる。

【0091】

また本実施形態では、選択信号出力回路は、第ｊタイミング調整回路（ｊは１以上ｎ以下でｊ≠ｉの整数）を含んでもよい。第ｊタイミング調整回路は、プリチャージ期間において、第１～第ｎ選択制御信号のうち第ｊ選択制御信号を第ｊ遅延量で遅延させた信号を第１～第ｎ選択信号のうち第ｊ選択信号として出力してもよい。第ｊ遅延量は、第ｉ遅延量と異なる。

【0092】

このようにすれば、選択信号出力回路は、プリチャージ期間において、少なくとも第ｉ選択信号と第ｊ選択信号の遅延量が異なるような任意の遅延量で第１～第ｎ選択信号を遅延できる。

【0093】

また本実施形態では、第ｉタイミング調整回路は、直列接続された第１～第ｑ遅延回路（ｑは２以上の整数）と、セレクターと、レベルシフターとを含んでもよい。セレクターは、第ｉ選択制御信号及び第１～第ｑ遅延回路の第１～第ｑ出力ノードからの信号が入力され、プリチャージ期間において第ｉ選択制御信号及び第１～第ｑ出力ノードからの信号のいずれかを第ｉ出力信号として出力してもよい。レベルシフターは、第ｉ出力信号をレベルシフトすることで第ｉ選択信号を出力してもよい。第１～第ｑ遅延回路の第１遅延回路に第ｉ選択制御信号が入力されてもよい。

【0094】

このようにすれば、プリチャージ期間において第ｉ選択制御信号及び第１～第ｑ遅延回路の第１～第ｑ出力ノードからの信号のいずれかがセレクターにより選択されることで、第ｉ遅延量で遅延された第ｉ選択信号が得られる。

【0095】

また本実施形態では、セレクターは、画素駆動期間において第ｉ選択制御信号を第ｉ出力信号として出力してもよい。

【0096】

このようにすれば、プリチャージ期間においては、遅延処理された第ｉ選択信号が出力され、画素駆動期間においては、遅延処理されない第ｉ選択信号が出力される。

【0097】

また本実施形態では、処理回路は、制御信号の遷移タイミングにおいてレジスター設定処理を行ってもよい。プリチャージ期間において、制御信号の遷移タイミングと、第１～第ｎ選択信号のうち少なくとも２つの遷移タイミングとがずれていてもよい。

【0098】

このようにすれば、第１～第ｎ選択信号のうち、いずれかの選択信号の遷移タイミングが、仮に制御信号の遷移タイミングに一致したとしても、全ての選択信号の遷移タイミングが制御信号の遷移タイミングに一致することはない。これにより、レジスター設定処理が行われるタイミングにおける電源又はグランドのノイズが低減されるので、レジスター設定処理のエラーが防止される。

【0099】

また本実施形態では、回路装置は、外部制御信号が入力される入力端子を含んでもよい。処理回路は、外部制御信号の遷移タイミングを、第１～第ｎ選択信号の遷移タイミングからずらした制御信号に基づいて、レジスター設定処理を行ってもよい。

【0100】

このようにすれば、第１～第ｎ選択信号の遷移タイミングと制御信号の遷移タイミングとがずれる。これにより、第１～第ｎ選択信号の遷移タイミングと、制御信号の遷移タイミングで行われるレジスター設定処理のタイミングとがずれ、レジスター設定処理のエラーが防止される。

【0101】

また本実施形態の回路装置は、データ信号供給線にデータ信号を出力するデータ線駆動回路と、第１～第ｎ選択制御信号を出力する処理回路と、選択信号出力回路と、外部制御信号が入力される入力端子とを含む。選択信号出力回路は、第１～第ｎ選択制御信号に基づいて、第１～第ｎデータ線とデータ信号供給線の接続を制御する第１～第ｎ選択信号を、スイッチ回路に出力する。処理回路は、外部制御信号に基づく制御信号を用いてレジスター設定処理を行う。選択信号出力回路により第１～第ｎ選択信号がアクティブにされることで第１～第ｎデータ線がプリチャージされるプリチャージ期間において、制御信号の遷移タイミングと、第１～第ｎ選択信号の遷移タイミングの少なくとも２つの遷移タイミングとが、ずれている。

【0102】

また本実施形態では、処理回路は、外部制御信号の遷移タイミングを、第１～第ｎ選択信号の遷移タイミングからずらした制御信号に基づいて、レジスター設定処理を行ってもよい。

【0103】

また本実施形態では、選択信号出力回路は、プリチャージ期間において、第１～第ｎ選択信号のうち少なくとも２つの選択信号の遷移タイミングを異ならせる遅延処理を行ってもよい。

【0104】

また本実施形態の電気光学装置は、上記のいずれかに記載の回路装置と、電気光学パネルとを含む。

【0105】

また本実施形態の電子機器は、上記のいずれかに記載の回路装置を含む。

【0106】

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、電気光学パネル、電気光学装置及び電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

【符号の説明】

【0107】

１００…回路装置、１１０…データ線駆動回路、１２０…処理回路、１２１…レジスター、１２２…設定制御回路、１２３…表示制御回路、１３０…選択信号出力回路、１３１～１３４…タイミング調整回路、１３５…設定回路、１４０…インターフェース回路、１４１…表示インターフェース、１４２…設定インターフェース、２００…電気光学パネル、２１０…スイッチ回路、３００…電子機器、３１０…処理装置、３２０…表示コントローラー、３３０…記憶装置、３４０…データインターフェース、３５０…電気光学装置、３６０…ユーザーインターフェース、ＣＴＳ１～ＣＴＳ４…選択制御信号、ＤＬ１～ＤＬｍ…データ線、ＥＤＬ１～ＥＤＬ７…遅延回路、ＧＬ１～ＧＬｋ…走査信号線、ＧＮＤ…グランド、ＬＦＳ…レベルシフター、ＰＤ１～ＰＤｐ…表示データ、ＰＲＴＭ…プリチャージ制御信号、ＰＸ…画素、ＳＥＬ１～ＳＥＬ４…選択信号、ＳＬ１～ＳＬｐ…データ信号供給線、ＳＴＲ…セレクター、ＴＤＧ…画素駆動期間、ＴＰＲ…プリチャージ期間、ＶＤＨ，ＶＤＬ…電源、ＶＰＲ…プリチャージ電圧、ＶＱ１～ＶＱｐ…データ信号、ＸＣＳ…チップセレクト信号、ＸＣＳＡ…書き込みイネーブル信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】