特許 7502122 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-10

(45)【発行日】2024-06-18

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240611BHJP

   H01L 21/28 20060101ALI20240611BHJP

   H01L 29/417 20060101ALI20240611BHJP

   H01L 21/336 20060101ALI20240611BHJP

   H01L 29/788 20060101ALI20240611BHJP

   H01L 29/792 20060101ALI20240611BHJP

【ＦＩ】

H10B43/27

H01L21/28 Z

H01L29/50 M

H01L29/78 371

【請求項の数】 4

(21)【出願番号】P 2020151455

(22)【出願日】2020-09-09

(65)【公開番号】P2022045717

(43)【公開日】2022-03-22

【審査請求日】2023-03-15

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100217940

【弁理士】

【氏名又は名称】三並 大悟

(72)【発明者】

【氏名】福本 敦之

(72)【発明者】

【氏名】藤田 淳也

(72)【発明者】

【氏名】有隅 修

(72)【発明者】

【氏名】文 帆

(72)【発明者】

【氏名】伊藤 貴之

【審査官】宮本 博司

(56)【参考文献】

【文献】米国特許出願公開第２０２０／０１４４２８５（ＵＳ，Ａ１）

【文献】特開２０１５－１７７００２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／００７６２１０（ＵＳ，Ａ１）

【文献】特開２０２０－１４１００８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／４１７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板上に設けられ、ソース線を含む配線層と、
前記配線層上で複数の導電層と複数の絶縁層とが交互に積層された積層体と、
前記積層体内に設けられたセル膜と、
前記積層体内で前記セル膜と対向する半導体膜と、
前記配線層内で前記ソース線と接するとともに前記積層体内で前記半導体膜と接する拡散膜と、を備え、
前記拡散膜は不純物を含み、前記拡散膜の上端部が、前記複数の導電層の中で最下層の導電層よりも高い位置にあり、
前記拡散膜に対向し、前記不純物を含む第１コア絶縁膜と、
前記第１コア絶縁膜上で前記半導体膜に対向し、前記不純物の濃度が前記第１コア絶縁膜よりも低い第２コア絶縁膜と、をさらに備える、半導体装置。

【請求項2】

前記ソース線が金属を含む、請求項１に記載の半導体装置。

【請求項3】

前記半導体膜が、前記不純物の濃度が前記拡散膜よりも低いノンドープドシリコンを含むチャネル膜である、請求項１または２に記載の半導体装置。

【請求項4】

基板上に、第１絶縁膜を含む配線層を形成し、
前記配線層上に、複数の第１絶縁層と複数の第２絶縁層とが交互に積層された積層体を形成し、
前記第１絶縁膜および前記積層体を貫通するホールを形成し、
前記ホール内にセル膜を形成し、
前記ホール内に前記セル膜と対向する半導体膜を形成し、
前記ホールの底部に、不純物を含み、上端部が前記複数の第１絶縁層の中で最下層の第１絶縁層よりも高い位置にある第１コア絶縁膜を埋め込み、
前記不純物を前記第１コア絶縁膜から前記半導体膜の一部に拡散することによって、拡散膜を形成し、
前記第１コア絶縁膜上に、前記半導体膜と対向する第２コア絶縁膜を形成し、
前記第１絶縁膜を、前記拡散膜に接するソース線に置換し、
前記第１絶縁層を導電層に置換する、
半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

３次元構造のメモリセルアレイを有する半導体装置には、複数の電極層を含む積層体と、この積層体を貫通するチャネル膜とが設けられている。このような半導体装置の構造に関して、チャネル膜の側壁を、積層体の下に設けられたソース線に直接コンタクトさせたＤＳＣ（Direct Strap Contact）構造が知られている。また、チャネル膜は、ゲート誘導ドレインリーク（ＧＩＤＬ:Gate-Induced Drain Leakage）によりホールを生み出す。ホールが十分蓄積されると、データが消去される。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１９－１６５１７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記ＤＳＣ構造を有する半導体装置では、ソース線にリン（Ｐ）等の不純物がドーピングされている。上記ＧＩＤＬの発生時に、この不純物は、チャネル膜に拡散する。このとき、チャネル膜への不純物の拡散距離の未達成、または不純物の拡散距離のばらつきといった事態が起こり得る。このように不純物の拡散範囲が不安定になると、データ消去の性能が低下する可能性がある。

【0005】

本発明の実施形態は、不純物の拡散範囲を安定させることが可能な半導体装置およびその製造方法を提供することである。

【課題を解決するための手段】

【0006】

一実施形態に係る半導体装置は、基板と、基板上に設けられ、第１膜を含む配線層と、配線層上で複数の第１層と複数の第２層とが交互に積層された積層体と、積層体内に設けられたセル膜と、積層体内でセル膜と対向する半導体膜と、配線層内で第１膜と接するとともに積層体内で半導体膜と接する拡散膜と、を備える。拡散膜は不純物を含み、拡散膜の上端部が、複数の第１層の中で最下層の第１層よりも高い位置にある。

【図面の簡単な説明】

【0007】

【図1】第１実施形態に係る半導体装置の要部の構造を示す斜視図である。

【図2】図１に示す切断線Ａ－Ａに沿った断面の一部を示す図である。

【図3】図２の一部を拡大した断面図である。

【図4A】基板上に回路層および配線層を積層する工程を示す断面図である。

【図4B】配線層上に積層体を形成する工程を示す断面図である。

【図4C】ホールを形成する工程を示す断面図である。

【図4D】ホール内にセル膜を成膜する工程を示す断面図である。

【図4E】拡散膜を成膜する工程を示す断面図である。

【図4F】拡散膜の一部エッチングする工程を示す断面図である。

【図4G】半導体膜を成膜する工程を示す断面図である。

【図4H】スリットを形成する工程を示す断面図である。

【図4I】絶縁層を選択的にエッチングする工程を示す断面図である。

【図4J】導電層およびソース線を形成する工程を示す断面図である。

【図4K】ホールおよびスリットに絶縁膜を埋め込む工程を示す断面図である。

【図5】第２実施形態に係る半導体装置の要部の断面図である。

【図6A】セル膜の内側に半導体膜を成膜する工程を示す断面図である。

【図6B】半導体膜の内側に第１コア絶縁膜を成膜する工程を示す断面図である。

【図6C】第１コア絶縁膜の一部をエッチングする工程を示す断面図である。

【図6D】第１コア絶縁膜をアニールする工程を示す断面図である。

【図6E】ホールに第２コア絶縁膜を埋め込む工程を示す断面図である。

【発明を実施するための形態】

【0008】

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態では、３次元構造のメモリセルアレイを有する半導体装置を説明する。この半導体装置は、データの消去および書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができるＮＡＮＤ型不揮発性半導体記憶装置である。

【0009】

（第１実施形態）
図１は、第１実施形態に係る半導体装置の要部の構造を示す斜視図である。図１に示す半導体装置１は、基板１０と、回路層２０と、配線層３０と、積層体４０と、複数の柱状部５０と、を備える。以下の説明では、基板１０に平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とする。また、基板１０に垂直な方向であって、Ｘ方向およびＹ方向に対して直交する方向をＺ方向とする。Ｚ方向は、積層体４０の積層方向でもある。

【0010】

基板１０は、例えばシリコン基板である。基板１０上には、回路層２０が設けられている。回路層２０は、柱状部５０に設けられたメモリセルの周辺回路を有する。この周辺回路には、メモリセルの駆動に用いられるトランジスタなどが配置されている。回路層２０上には配線層３０が設けられている。配線層３０は、柱状部５０と電気的に接続されるソース線を有する。配線層３０上には、積層体４０が設けられている。

【0011】

積層体４０は、ＳＧＤ４１と、セル４２と、ＳＧＳ４３と、を有する。ＳＧＤ４１は、積層体４０の上層部に位置し、複数のドレイン側選択ゲート電極を有する。ＳＧＳ４３は、積層体４０の下層部に位置し、複数のソース側選択ゲート電極を有する。セル４２は、ＳＧＤ４１とＳＧＳ４３との間に位置し、複数のワードラインを有する。

【0012】

複数の柱状部５０は、Ｘ方向およびＹ方向に千鳥配置されている。また、各柱状部５０は、配線層３０内および積層体４０内をＺ方向に延びている。

【0013】

図２は、図１に示す切断線Ａ－Ａに沿った断面の一部を示す図である。ここで、図２を参照して配線層３０、積層体４０および柱状部５０の構造について説明する。

【0014】

まず、配線層３０の構造について説明する。配線層３０では、ソース線３０１が、絶縁層３０２と絶縁層３０３との間に形成されている。ソース線３０１は、例えばタングステン（Ｗ）等の金属、ポリシリコン、またはリン等の不純物をドーピングしたアモルファスシリコンである。絶縁層３０２および絶縁層３０３は、例えば酸化シリコン（ＳｉＯ_２）を含む。

【0015】

次に、積層体４０の構造について説明する。図２に示すように、積層体４０では、平板状の複数の導電層４０１と複数の絶縁層４０２とがＺ方向に交互に積層されている。導電層４０１は、タングステン等を含むメタル膜と、窒化チタン（ＴｉＮ）等を含むバリアメタル膜と、を有する。このバリアメタル膜は、メタル膜と絶縁層４０２との間に形成される。一方、絶縁層４０２は酸化シリコンを含む。絶縁層４０２によって、複数の導電層４０１が絶縁分離される。

【0016】

複数の導電層４０１のうち、ＳＧＤ４１に形成された導電層４０１が、上述したドレイン側選択ゲート電極である。また、セル４２に形成された導電層４０１が、上述したワードラインである。さらに、ＳＧＳ４３に形成された導電層４０１が、上述したソース側選択ゲート電極である。

【0017】

次に、柱状部５０の構造について説明する。図２に示す柱状部５０は、セル膜５１と、半導体膜５２と、コア絶縁膜５３と、拡散膜５４と、を有する。セル膜５１、半導体膜５２、およびコア絶縁膜５３は、積層体４０に形成されている。拡散膜５４は、配線層３０および積層体４０に形成されている。

【0018】

図３は、図２の一部を拡大した断面図である。図３に示すように、セル膜５１は、ブロック絶縁膜５１１、電荷蓄積膜５１２、およびトンネル絶縁膜５１３から成る積層膜である。ブロック絶縁膜５１１およびトンネル絶縁膜５１３は、例えば酸化シリコンを含む。電荷蓄積膜５１２は、例えば窒化シリコン（ＳｉＮ）を含む。なお、ブロック絶縁膜５１１、電荷蓄積膜５１２、およびトンネル絶縁膜５１３の材料には、高誘電率絶縁膜（Ｈｉｇｈ－ｋ）材料を用いることもできる。

【0019】

本実施形態に係る半導体装置１では、セル膜５１と各導電層４０１との交点が、縦型トランジスタとなる。縦型トランジスタのうち、ＳＧＤ４１の導電層４０１（ドレイン側選択ゲート電極）とセル膜５１との交点は、ドレイン側選択トランジスタである。また、ＳＧＳ４３の導電層４０１（ソース側選択ゲート電極）とセル膜５１との交点は、ソース側選択トランジスタである。さらに、セル４２の導電層４０１（ワードライン）とセル膜５１との交点は、メモリセルである。ドレイン側選択トランジスタ、メモリセル、およびソース側選択トランジスタは、直列に接続されている。

【0020】

半導体膜５２は、トンネル絶縁膜５１３に対向する。半導体膜５２は、リン濃度が拡散膜５４よりも低いノンドープドアモルファスシリコンを含む。半導体膜５２は、ゲート誘導ドレインリーク（ＧＩＤＬ:Gate-Induced Drain Leakage）によりホールを生み出すチャネル膜である。ＧＩＤＬは、ドレインとゲートに逆方向の電圧を印加した際に生じる。ホールが十分蓄積されると、電荷蓄積膜５１２に蓄積された電荷、すなわちデータが消去される。

【0021】

コア絶縁膜５３は、半導体膜５２に対向する。コア絶縁膜５３は、例えば酸化シリコンを含む。

【0022】

図２に戻って、拡散膜５４は、ソース線３０１と接するとともに半導体膜５２に接する。拡散膜５４では、リン（Ｐ）が不純物としてアモルファスシリコンに含まれている。拡散膜５４は、ＳＧＳ４３まで突出している。すなわち、拡散膜５４の上端部は、最下層の導電層４０１よりも高い位置にある。なお、拡散膜５４には、リン等のシリコンの導電型がｎ+型となる不純物の代わりに、ｎ－型となる不純物またはＰ－型となる不純物が含まれていてもよい。

【0023】

以下、図４Ａ～図４Ｋを参照して、本実施形態に係る半導体装置の製造工程を説明する。

【0024】

まず、図４Ａに示すように、基板１０上に回路層２０および配線層３０ａを順次に積層する。回路層２０および配線層３０ａは、通常用いられる方法で形成できるため、詳細な説明を省略する。なお、配線層３０ａでは、絶縁膜３０１ａが絶縁層３０２と絶縁層３０３との間に形成される。この絶縁膜３０１ａは、窒化シリコンを含む第１絶縁膜の一例であり、後述する工程でソース線３０１に置換される。

【0025】

次に、図４Ｂに示すように、配線層３０ａ上に積層体４０ａを形成する。積層体４０ａは、例えばＣＶＤ（Chemical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition）によって形成することができる。積層体４０ａでは、複数の絶縁層４０１ａと複数の絶縁層４０２とがＺ方向に交互に積層されている。各絶縁層４０１ａは、第１絶縁層の一例であり、例えば窒化シリコンを含む。絶縁層４０１ａは、第２絶縁層の一例であり、後述する工程で、導電層４０１に置換される。

【0026】

次に、図４Ｃに示すように、柱状部５０の配置場所に、例えばＲＩＥ（Reactive Ion Etching）によってホール６０を形成する。ホール６０は、積層体４０ａと、配線層３０の絶縁層３０３および絶縁膜３０１ａをＺ方向に貫通し、絶縁層３０２で終端する。

【0027】

次に、図４Ｄに示すように、ホール６０内にセル膜５１を成膜する。具体的には、図３に示すブロック絶縁膜５１１、電荷蓄積膜５１２、およびトンネル絶縁膜５１３を、この順番で連続的に成膜する。

【0028】

次に、図４Ｅに示すように、例えばＣＶＤによって、セル膜５１の内側に拡散膜５４を成膜する。拡散膜５４は、リンをドーピングしたアモルファスシリコンを用いて成膜される。このとき、ホール６０の底部は、細くなっているため、この底部が拡散膜５４によって埋め尽くされる。

【0029】

次に、図４Ｆに示すように、拡散膜５４の一部をコンフォーマルにエッチングする。その結果、拡散膜５４のうち、ホール６０の底部に埋め込まれた部分が残り、他の部分が除去される。拡散膜５４のエッチングは、ＣＤＥ（Chemical Dry Etching）等のドライエッチングであってもウェットエッチングであってもよい。

【0030】

ドライエッチングの場合、例えば、１０７Ｐａ（８００ｍｔｏｒｒ）の圧力条件下で三フッ化窒素（ＮＦ_３）と酸素（Ｏ_２）を含む混合ガスを導入することによって、拡散膜５４をエッチングすることができる。一方、ウェットエッチングの場合、例えば、トリメチル－２ヒドロキシエチルアンモニウムハイドロオキサイド（ＴＭＹ）を薬液として用いることによって、拡散膜５４をエッチングすることができる。

【0031】

また、拡散膜５４のエッチングは、等方性エッチングであっても異方性エッチングであってもよい。特に異方性エッチングの場合には、拡散膜５４のエッチング量、換言するとホール６０の底部に残す拡散膜５４の高さを制御することができる。本実施形態では、拡散膜５４の上端部は、積層体４０ａの最下層の絶縁層４０１ａよりも高い位置に制御される。

【0032】

次に、図４Ｇに示すように、セル膜５１の内側および拡散膜５４上に半導体膜５２を成膜する。半導体膜５２は、例えばＣＶＤによって形成されたノンドープドアモルファスシリコン膜である。

【0033】

次に、数工程を経て、図４Ｈに示すように、例えばＲＩＥによってスリット６１を形成する。スリット６１も、ホール６０と同様に、積層体４０ａと、配線層３０の絶縁層３０３および絶縁膜３０１ａをＺ方向に貫通し、絶縁層３０２で終端する。

【0034】

次に、図４Ｉに示すように、スリット６１を用いて絶縁層４０１ａおよび絶縁膜３０１ａを選択的にエッチングする。このエッチングには、例えばリン酸溶液が薬液して用いられる。また、このエッチングでは、セル膜５１のうち、絶縁膜３０１ａと接する部分が除去される。その結果、拡散膜５４が露出する。

【0035】

次に、図４Ｊに示すように、絶縁層４０１ａの除去箇所に導電層４０１を形成するとともに、絶縁膜３０１ａの除去箇所にソース線３０１を形成する。これにより、ソース線３０１が拡散膜５４に接するので、ソース線３０１は拡散膜５４を介して半導体膜５２と電気的に接続される。

【0036】

次に、図４Ｋに示すように、ホール６０内にコア絶縁膜５３を埋め込む。また、スリット６１内に絶縁膜６２を埋め込む。絶縁膜６２は、例えば酸化シリコンを含む。最後に、積層体４０の上面に残っている不要な膜を除去する。これにより、図２に示す半導体装置１が完成する。

【0037】

以上説明した本実施形態によれば、リンを含む拡散膜５４がホール６０の底部に埋め込まれる。また、この拡散膜５４は、積層体４０のＳＧＳ４３までせり上がった構造を有する。そのため、ＧＩＤＬの発生時に、リンの拡散距離が確保され、拡散距離のばらつきが低減される。これにより、リンの拡散範囲が安定するので、データ消去の性能を向上させることが可能となる。

【0038】

また、本実施形態では、拡散膜５４を形成することによって、ソース線３０１にリン等の不純物をドーピングする必要がなくなる。そのため、ソース線３０１を金属で形成することができる。この場合、ソース線３０１内にシリコンのシームが残存するといった事態を回避できるため、装置の信頼性が向上する。

【0039】

(第２実施形態)
図５は、第２実施形態に係る半導体装置の要部の断面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

【0040】

図５に示す半導体装置２は、第１コア絶縁膜５３ａおよび第２コア絶縁膜５３ｂを備える点で第１実施形態と異なる。第１コア絶縁膜５３ａは、拡散膜５４と対向する。第１コア絶縁膜５３ａには、拡散膜５４と同じ濃度のリンが不純物として含まれている。

【0041】

一方、第２コア絶縁膜５３ｂは、半導体膜５２と対向する。第２コア絶縁膜５３ｂのリン濃度は、第１コア絶縁膜５３ａのリン濃度よりも低い。

【0042】

以下、図６Ａ～図６Ｅを参照して、本実施形態に係る半導体装置の製造工程を説明する。なお、ホール６０内にセル膜５１を形成するまでの工程は、第１実施形態と同じであるため、説明を省略する。

【0043】

セル膜５１の成膜後、図６Ａに示すように、例えばＣＶＤによって、セル膜５１の内側に半導体膜５２を成膜する。半導体膜５２は、例えばアモルファスシリコン膜である。

【0044】

次に、図６Ｂに示すように、例えばＡＬＤによって、半導体膜５２の内側に第１コア絶縁膜５３ａを成膜する。第１コア絶縁膜５３ａは、リンをドーピングした酸化シリコンを用いて成膜される。このとき、ホール６０の底部は、細くなっているため、第１コア絶縁膜５３ａによって埋め尽くされる。

【0045】

次に、図６Ｃに示すように、第１コア絶縁膜５３ａをコンフォーマルにエッチングする。その結果、第１コア絶縁膜５３ａのうち、ホール６０の底部に埋め込まれた部分が残り、他の部分が除去される。

【0046】

第１コア絶縁膜５３ａのエッチングは、ＣＤＥ等のドライエッチングであってもウェットエッチングであってもよい。また、第１コア絶縁膜５３ａのエッチングは、等方性エッチングであっても異方性エッチングであってもよい。異方性エッチングの場合には、第１コア絶縁膜５３ａのエッチング量、換言するとホール６０の底部に残す第１コア絶縁膜５３ａの高さを制御することができる。本実施形態では、第１コア絶縁膜５３ａの上端部は、積層体４０ａの最下層の絶縁層４０１ａよりも高い位置に制御される。

【0047】

次に、例えば１０００℃よりも高い温度条件下で第１コア絶縁膜５３ａをアニールする。これにより、第１コア絶縁膜５３ａに含まれたリンの一部が、半導体膜５２へ拡散する。その結果、図６Ｄに示すように、半導体膜５２のうち、第１コア絶縁膜５３ａに対向する部分が、リンを含んだ拡散膜５４に変化する。

【0048】

次に、図６Ｅに示すように、ホール６０に第２コア絶縁膜５３ｂを埋め込む。第２コア絶縁膜５３ｂは、リン濃度が第１コア絶縁膜５３ａよりも低いノンドープの酸化シリコンを含む。

【0049】

その後、第１実施形態と同様に、スリット６１（図４Ｊ参照）を形成し、スリット６１を用いて絶縁層４０１ａを導電層４０１へ置換するとともに、絶縁膜３０１ａをソース線３０１に置換する。また、絶縁膜３０１ａに対向するセル膜５１をエッチングしてソース線３０１と拡散膜５４とを直接的に接続する。これにより、図５に示す半導体装置２が完成する。

【0050】

以上説明した本実施形態によれば、リンを含む第１コア絶縁膜５３ａが予めホール６０の底部に埋め込まれている。この第１コア絶縁膜５３ａをアニールすることによって、リンが半導体膜５２に拡散して、拡散膜５４が形成される。この拡散膜５４も、第１実施形態と同様に、積層体４０のＳＧＳ４３までせり上がった構造を有する。そのため、ＧＩＤＬの発生時に、リンの拡散距離が確保され、拡散距離のばらつきが低減される。これにより、リンの拡散範囲が安定するので、データ消去の性能を向上させることが可能となる。

【0051】

また、本実施形態においても、ソース線３０１および半導体膜５２にそれぞれ接する拡散膜５４が形成されるため、ソース線３０１にリン等の不純物をドーピングする必要がなくなる。そのため、ソース線３０１を金属で形成すると、シリコンのシーム残存といった事態を回避できるため、装置の信頼性が向上する。

【0052】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0053】

１、２：半導体装置
１０：基板
３０：配線層
４０：積層体
５１：セル膜
５２：半導体膜
５３ａ：第１コア絶縁膜
５３ｂ：第２コア絶縁膜
５４：拡散膜
３０１：ソース線
４０１：導電層
４０２：絶縁層

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図4I】

【図4J】

【図4K】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】