特許 7502258 三次元ＦＩＮＦＥＴ構造体を有する分割ゲート不揮発性メモリセル、及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-10

(45)【発行日】2024-06-18

(54)【発明の名称】三次元ＦＩＮＦＥＴ構造体を有する分割ゲート不揮発性メモリセル、及びその製造方法

(51)【国際特許分類】

   H10B 41/35 20230101AFI20240611BHJP

   H01L 21/336 20060101ALI20240611BHJP

   H01L 29/788 20060101ALI20240611BHJP

   H01L 29/792 20060101ALI20240611BHJP

【ＦＩ】

H10B41/35

H01L29/78 371

【請求項の数】 8

(21)【出願番号】P 2021500084

(86)(22)【出願日】2019-06-04

(65)【公表番号】

(43)【公表日】2021-10-28

(86)【国際出願番号】 US2019035459

(87)【国際公開番号】W WO2020009772

(87)【国際公開日】2020-01-09

【審査請求日】2022-05-16

(31)【優先権主張番号】16/028,244

(32)【優先日】2018-07-05

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】ジョルバ、セルゲイ

(72)【発明者】

【氏名】デコベルト、キャサリン

(72)【発明者】

【氏名】ゾウ、フェン

(72)【発明者】

【氏名】キム、ジンホ

(72)【発明者】

【氏名】リウ、シアン

(72)【発明者】

【氏名】ドー、ナン

【審査官】小山 満

(56)【参考文献】

【文献】米国特許出願公開第２０１６／０３７９９８７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００６／０２０８３０７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／００６４３９８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０１４８９４４（ＵＳ，Ａ１）

【文献】特表２０１８－５０９０００（ＪＰ，Ａ）

【文献】特表２０１６－５０２７５６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０１７９５２５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４１／３５

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

メモリデバイスであって、
複数の上向きに延在する第１のフィン、複数の上向きに延在する第２のフィン、及び複数の上向きに延在する第３のフィンを有する上面を有する半導体基板であって、
前記第１のフィン、前記第２のフィン、及び前記第３のフィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含み、
前記複数の第３のフィンの各々は、前記基板に対して、前記複数の第１のフィンの各々、及び前記複数の第２のフィンの各々よりも高く延在し、
前記第１のフィンの各々は、第１の方向に延在する長さを有し、
前記第２のフィンの各々は、前記第１の方向に対して垂直である第２の方向に延在する長さを有し、
前記第１のフィンは、グリッドのような様式で前記第２のフィンと交差する、半導体基板と、
複数のメモリセルであって、前記複数のメモリセルの各々は、前記第１のフィンのうちの１つに形成され、
前記１つの第１のフィンの離間されたソース領域及びドレイン領域であって、前記１つの第１のフィンのチャネル領域は、前記ソース領域と前記ドレイン領域との間を、前記１つの第１のフィンの前記頂面及び前記対向する側面に沿って延在し、前記ソース領域は、前記１つの第１のフィンと、前記第２のフィンのうちの１つとの交点において形成される、ソース領域及びドレイン領域と、
前記チャネル領域の第１の部分に沿って延在する浮遊ゲートであって、前記浮遊ゲートは、前記１つの第１のフィンの周りを取り囲み、その結果、前記浮遊ゲートは、前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁される、浮遊ゲートと、
前記チャネル領域の第２の部分に沿って延在する選択ゲートであって、前記選択ゲートは、前記１つの第１のフィンの周りを取り囲み、その結果、前記選択ゲートは、前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁される、選択ゲートと、
前記浮遊ゲートに沿って延在し、かつ前記浮遊ゲートから絶縁される制御ゲートと、
前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁され、前記１つの第２のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記１つの第２のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁される消去ゲートと、を含む、複数のメモリセルと、
複数の論理デバイスであって、前記複数の論理デバイスの各々は、前記第３のフィンのうちの１つに形成され、
前記１つの第３のフィンの離間された論理ソース領域及び論理ドレイン領域であって、前記１つの第３のフィンの論理チャネル領域は、前記論理ソース領域と前記論理ドレイン領域との間を、前記１つの第３のフィンの前記頂面及び前記対向する側面に沿って延在する、論理ソース領域及び論理ドレイン領域と、
前記論理チャネル領域に沿って延在する論理ゲートであって、前記論理ゲートは、前記１つの第３のフィンの周りを取り囲み、その結果、前記論理ゲートは、前記１つの第３のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記１つの第３のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁される、論理ゲートと、を含む、複数の論理デバイス、
を備える、メモリデバイス。

【請求項2】

前記メモリセルは、前記第２の方向に延在する行、及び前記第１の方向に延在する列に配列され、前記第２のフィンの各々は、前記メモリセルの行の前記ソース領域を共に電気的に接続する、請求項１に記載のメモリデバイス。

【請求項3】

前記メモリセルの各々について、前記消去ゲートは、前記浮遊ゲートの上縁に沿って延在し、かつ前記浮遊ゲートの上縁から絶縁され、前記浮遊ゲートの前記上縁に面する切り欠きを含む、請求項１に記載のメモリデバイス。

【請求項4】

前記論理ゲートのうちの１つは、第１の絶縁材によって前記第３のフィンのうちの１つから絶縁され、前記論理ゲートのうちの別の１つは、第２の絶縁材によって前記第３のフィンのうちの別の１つから絶縁され、前記第１の絶縁材は、前記第２の絶縁材の厚さよりも大きい厚さを有する、請求項１に記載のメモリデバイス。

【請求項5】

メモリデバイスを形成する方法であって、
半導体基板の上面に、複数の上向きに延在する第１のフィン、複数の上向きに延在する第２のフィン、及び複数の上向きに延在する第３のフィンを形成するステップであって、
前記第１のフィン、前記第２のフィン、及び前記第３のフィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含み、
前記複数の第３のフィンの各々は、前記基板に対して、前記複数の第１のフィンの各々、及び前記複数の第２のフィンの各々よりも高く延在し、
前記第１のフィンの各々は、第１の方向に延在する長さを有し、
前記第２のフィンの各々は、前記第１の方向に対して垂直である第２の方向に延在する長さを有し、
前記第１のフィンは、グリッドのような様式で前記第２のフィンと交差する、形成するステップと、
前記第１のフィンに複数のメモリセルを形成するステップであって、各メモリセルは、前記第１のフィンのうちの１つに、
前記１つの第１のフィンの離間されたソース領域及びドレイン領域を形成するステップであって、前記１つの第１のフィンのチャネル領域は、前記ソース領域と前記ドレイン領域との間を、前記１つの第１のフィンの前記頂面及び前記対向する側面に沿って延在し、前記ソース領域は、前記１つの第１のフィンと前記第２のフィンのうちの１つとの交点において形成される、形成するステップと、
前記チャネル領域の第１の部分に沿って延在する浮遊ゲートを形成するステップであって、前記浮遊ゲートは、前記１つの第１のフィンの周りを取り囲み、その結果、前記浮遊ゲートは、前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁される、形成するステップと、
前記チャネル領域の第２の部分に沿って延在する選択ゲートを形成するステップであって、前記選択ゲートは、前記１つの第１のフィンの周りを取り囲み、その結果、前記選択ゲートは、前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁される、形成するステップと、
前記浮遊ゲートに沿って延在し、かつ前記浮遊ゲートから絶縁される制御ゲートを形成するステップと、
前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記１つの第１のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁され、前記１つの第２のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記１つの第２のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁される、消去ゲートを形成するステップと、によって形成される、形成するステップと、
前記第３のフィンに複数の論理デバイスを形成するステップであって、前記論理デバイスの各々が、前記第３のフィンのうちの１つに、
前記１つの第３のフィンの離間された論理ソース領域及び論理ドレイン領域を形成するステップであって、前記１つの第３のフィンの論理チャネル領域は、前記論理ソース領域と前記論理ドレイン領域との間を、前記１つの第３のフィンの前記頂面及び前記対向する側面に沿って延在する、形成するステップと、
前記論理チャネル領域に沿って延在する論理ゲートを形成するステップであって、前記論理ゲートは、前記１つの第３のフィンの周りを取り囲み、その結果、前記論理ゲートは、前記１つの第３のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面に沿って延在し、かつ前記１つの第３のフィンの前記第１の側面及び前記第２の側面、並びに前記頂面から絶縁される、形成するステップと、によって形成される、形成するステップと、
を含む、方法。

【請求項6】

前記メモリセルは、前記第２の方向に延在する行、及び前記第１の方向に延在する列に配列され、前記第２のフィンの各々は、前記メモリセルの行の前記ソース領域を共に電気的に接続する、請求項５に記載の方法。

【請求項7】

前記メモリセルの各々について、前記消去ゲートは、前記浮遊ゲートの上縁に沿って延在し、かつ前記浮遊ゲートの上縁から絶縁され、前記浮遊ゲートの前記上縁に面する切り欠きを含む、請求項５に記載の方法。

【請求項8】

前記論理ゲートのうちの１つは、第１の絶縁材によって、前記第３のフィンのうちの１つから絶縁され、前記論理ゲートのうちの別の１つは、第２の絶縁材によって、前記第３のフィンのうちの別の１つから絶縁され、前記第１の絶縁材は、前記第２の絶縁材の厚さよりも大きい厚さを有する、請求項５に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０１８年７月５日に出願された「Ｓｐｌｉｔ Ｇａｔｅ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ｗｉｔｈ Ｔｈｒｅｅ－Ｄｉｍｅｎｓｉｏｎａｌ ＦＩＮＦＥＴ Ｓｔｒｕｃｔｕｒｅ，Ａｎｄ Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第１６／０２８，２４４号の優先権を主張する。

【0002】

（発明の分野）
本発明は、不揮発性フラッシュメモリセルアレイに関する。

【背景技術】

【0003】

分割ゲート不揮発性メモリデバイスは、当技術分野において周知である。例えば、米国特許第７，９２７，９９４号は、分割ゲート不揮発性メモリセルを開示している。図１は、半導体基板１２に形成されたかかる分割ゲートメモリセルの一例を例証する。ソース領域及びドレイン領域１６及び１４は、基板１２の拡散領域として形成され、それらの間にチャネル領域１８を画定する。メモリセルは、４つの導電性ゲート、すなわち、チャネル領域１８の第１の部分及びソース領域１６の一部分の上方に配設され、かつチャネル領域１８の第１の部分及びソース領域１６の一部分から絶縁された浮遊ゲート２２、浮遊ゲート２２の上方に配設され、かつ浮遊ゲート２２から絶縁された制御ゲート２６、ソース領域１６の上方に配設され、かつソース領域１６から絶縁された消去ゲート２４、及びチャネル領域１８の第２の部分の上方に配設され、かつチャネル領域１８の第２の部分から絶縁された選択ゲート２０を含む。導電性接点１０が形成されて、ドレイン領域１４に電気的に接続することができる。チャネル領域は半導体基板の平面に沿って形成されるため、デバイスの幾何形状が小さくなるにつれて、チャネル領域の総面積（例えば、幅）も小さくなる。これにより、ソース領域とドレイン領域との間の電流の流れが低減し、メモリセルの状態を検出するために、より高感度のセンス増幅器が必要になる。

【0004】

リソグラフィ・サイズが縮小し、それによってチャネル幅が狭くなるという問題は、全ての半導体デバイスに影響を与えるので、Ｆｉｎ－ＦＥＴ型の構造体が提案された。Ｆｉｎ－ＦＥＴ型の構造体において、半導体材料のフィン形部材が、ソース領域をドレイン領域に接続する。このフィン形部材は、頂面で終端する２つの側面を有する。次いで、ソース領域からドレイン領域への電流が、その２つの側面及び頂面に沿って流れ得る。したがって、チャネル領域の幅が増大し、これにより電流の流れが増大する。しかしながら、チャネル領域の幅は、チャネル領域を２つの側面及び頂面に「折り畳み」、それにより、チャネル領域の「占有面積」を減少させることによって、より多くの半導体の実スペースを犠牲にすることなく、増大する。かかるＦｉｎ－ＦＥＴを使用する不揮発性メモリセルが開示されており、浮遊ゲートは、フィン形部材の側面のうちの１つに隣接して配設される。先行技術のＦｉｎ－ＦＥＴ型不揮発性メモリ構造体のいくつかの例（ただし、ゲートの数及び構成は、上記の図１の平面例から変化するが）としては、米国特許第７，４２３，３１０号、同第７，４１０，９１３号、及び同第８，４６１，６４０号、並びに米国特許公開第２０１７／０３４５８４０号が挙げられる。フィン形部材に論理デバイスを形成することも提案されている。例えば、米国特許公開第２０１７／０１２５４２９号及び係属中の米国特許出願第１５／９３３，１２４号を参照されたい。

【0005】

しかしながら、これらの先行技術のＦｉｎ－ＦＥＴ構造体は、電荷を格納するために、浮遊ゲートをスタック・ゲート構成に使用すること、又はトラップ材料を使用すること、又はシリコン・リッチ酸化物（silicon rich oxide、ＳＲＯ）を使用すること、又はナノ結晶シリコンを使用すること、又は他のより複雑なメモリセル構成を開示している。

【発明の概要】

【0006】

前述の問題及び必要性は、複数の上向きに延在するフィンを有する上面を有する半導体基板を含むメモリデバイスによって対処され、そのフィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含む。メモリセルは、複数のフィンのうちの第１のフィンに形成され、そのメモリセルは、第１のフィンの離間されたソース領域及びドレイン領域であって、その第１のフィンのチャネル領域は、ソース領域とドレイン領域との間を第１のフィンの頂面及び対向する側面に沿って延在する、ソース領域及びドレイン領域と、チャネル領域の第１の部分に沿って延在する浮遊ゲートであって、その浮遊ゲートは、第１のフィンの第１の側面及び第２の側面、並びに頂面に沿って延在し、かつ第１のフィンの第１の側面及び第２の側面、並びに頂面から絶縁される、浮遊ゲートと、チャネル領域の第２の部分に沿って延在する選択ゲートであって、その選択ゲートは、第１のフィンの第１の側面及び第２の側面、並びに頂面に沿って延在し、かつ第１のフィンの第１の側面及び第２の側面、並びに頂面から絶縁される、選択ゲートと、浮遊ゲートに沿って延在し、かつ浮遊ゲートから絶縁される制御ゲートと、ソース領域に沿って延在し、かつソース領域から絶縁される消去ゲートと、を含む。複数のフィンのうちの第２のフィンは、第１の方向に延在する長さを有しており、第１のフィンは、第１の方向に対して垂直である第２の方向に延在する長さを有しており、ソース領域は、第１のフィンと第２のフィンとの交点において、第１のフィンに形成される。

【0007】

メモリデバイスは、複数の上向きに延在する第１のフィン、及び複数の上向きに延在する第２のフィンを有する上面を有する半導体基板を含む。第１及び第２のフィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含む。第１のフィンの各々は、第１の方向に延在する長さを有する。第２のフィンの各々は、第１の方向に対して垂直である第２の方向に延在する長さを有する。第１のフィンは、グリッドのような様式で第２のフィンと交差する。複数のメモリセルは、第１のフィンに形成され、そのメモリセルの各々は、第１のフィンのうちの１つに形成され、１つの第１のフィンの離間されたソース領域及びドレイン領域であって、その１つの第１のフィンのチャネル領域は、ソース領域とドレイン領域との間を、１つの第１のフィンの頂面及び対向する側面に沿って延在する、ソース領域及びドレイン領域と、チャネル領域の第１の部分に沿って延在する浮遊ゲートであって、その浮遊ゲートは、１つの第１のフィンの第１の側面及び第２の側面、並びに頂面に沿って延在し、かつ１つの第１のフィンの第１の側面及び第２の側面、並びに頂面から絶縁される、浮遊ゲートと、チャネル領域の第２の部分に沿って延在する選択ゲートであって、その選択ゲートは、１つの第１のフィンの第１の側面及び第２の側面、並びに頂面に沿って延在し、かつ１つの第１のフィンの第１の側面及び第２の側面、並びに頂面から絶縁される、選択ゲートと、浮遊ゲートに沿って延在し、かつ浮遊ゲートから絶縁される制御ゲートと、ソース領域に沿って延在し、かつソース領域から絶縁される消去ゲートであって、ソース領域は、１つの第１のフィンと、第２のフィンのうちの１つとの交点において形成される、消去ゲートと、を含む。

【0008】

メモリデバイスを形成する方法は、複数の上向きに延在するフィンを半導体基板の上面に形成するステップであって、フィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含む、形成するステップと、複数のフィンのうちの第１のフィンにメモリセルを形成するステップと、を含む。このメモリセルは、第１のフィンの離間されたソース領域及びドレイン領域を形成するステップであって、第１のフィンのチャネル領域は、ソース領域とドレイン領域との間を、第１のフィンの頂面及び対向する側面に沿って延在する、形成するステップと、チャネル領域の第１の部分に沿って延在する浮遊ゲートを形成するステップであって、浮遊ゲートは、第１のフィンの第１の側面及び第２の側面、並びに頂面に沿って延在し、かつ第１のフィンの第１の側面及び第２の側面、並びに頂面から絶縁される、形成するステップと、チャネル領域の第２の部分に沿って延在する選択ゲートを形成するステップであって、選択ゲートは、第１のフィンの第１の側面及び第２の側面、並びに頂面に沿って延在し、かつ第１のフィンの第１の側面及び第２の側面、並びに頂面から絶縁される、形成するステップと、浮遊ゲートに沿って延在し、かつ浮遊ゲートから絶縁される制御ゲートを形成するステップと、ソース領域に沿って延在し、かつソース領域から絶縁される消去ゲートを形成するステップと、によって形成される。複数のフィンのうちの第２のフィンは、第１の方向に延在する長さを有しており、第１のフィンは、第１の方向に対して垂直である第２の方向に延在する長さを有しており、ソース領域は、第１のフィンと第２のフィンとの交点において、第１のフィンに形成される。

【0009】

メモリデバイスを形成する方法は、半導体基板の上面に、複数の上向きに延在する第１のフィン、及び複数の上向きに延在する第２のフィンを形成するステップであって、第１及び第２のフィンの各々は、互いに対向し、かつ頂面で終端する第１の側面及び第２の側面を含み、第１のフィンの各々は、第１の方向に延在する長さを有し、第２のフィンの各々は、第１の方向に対して垂直である第２の方向に延在する長さを有し、第１のフィンは、グリッドのような様式で第２のフィンと交差する、形成するステップを含む。この方法は、第１のフィンに複数のメモリセルを形成するステップであって、各メモリセルは、第１のフィンのうちの１つに、１つの第１のフィンの離間されたソース領域及びドレイン領域を形成するステップであって、１つの第１のフィンのチャネル領域は、ソース領域とドレイン領域との間を、１つの第１のフィンの頂面及び対向する側面に沿って延在する、形成するステップと、チャネル領域の第１の部分に沿って延在する浮遊ゲートを形成するステップであって、浮遊ゲートは、１つの第１のフィンの第１の側面及び第２の側面、並びに頂面に沿って延在し、かつ１つの第１のフィンの第１の側面及び第２の側面、並びに頂面から絶縁される、形成するステップと、チャネル領域の第２の部分に沿って延在する選択ゲートを形成するステップであって、選択ゲートは、１つの第１のフィンの第１の側面及び第２の側面、並びに頂面に沿って延在し、かつ１つの第１のフィンの第１の側面及び第２の側面、並びに頂面から絶縁される、形成するステップと、浮遊ゲートに沿って延在し、かつ浮遊ゲートから絶縁される制御ゲートを形成するステップと、ソース領域に沿って延在し、かつソース領域から絶縁される消去ゲートを形成するステップであって、ソース領域は、１つの第１のフィンと、第２のフィンのうちの１つとの交点において形成される、形成するステップと、によって形成するステップを更に含む。

【0010】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、及び添付図面を精読することによって明らかになるであろう。

【0011】

【0012】

【0013】

【0014】

【図面の簡単な説明】

【0015】

【図1】従来の不揮発性メモリセルの横断面図である。

【図2】他の図の様々な断面図方向を示すメモリエリアの上面図である。

【図3A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図3B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図4A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図4B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図5A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図5B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図6A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図6B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図7A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図7B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図8A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図8B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図9A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図9B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図9C】基板の垂直及び水平に延在するフィンを例証するメモリエリアの上面図である。

【図10A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図10B】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図11A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図11B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図11C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図11D】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図12A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図12B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図12C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図12D】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図12E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図13A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図13B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図13C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図13D】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図13E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図14A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図14B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図14C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図14D】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図14E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図15A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図15B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図15C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図15D】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図15E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図16A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図16B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図16C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図16D】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図16E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図17A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図17B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図17C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図17D】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図17E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図18A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図18B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図18C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図18D】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図18E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図19A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図19B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図19C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図19D】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図19E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図20A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図20B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図20C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図20D】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図20E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図21】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図22A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図22B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図22C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図22D】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図22E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図23A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図23B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図23C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図23D】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図23E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図24A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図24B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図24C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図24D】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図24E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図25A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図25B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図25C】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図25D】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図25E】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図26A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図26B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図26C】本発明のメモリデバイスを形成する際のステップを示す論理デバイスエリアの横断面図である。

【図27A】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図27B】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【図28】本発明のメモリデバイスを形成する際のステップを示すメモリエリアの、異なる断面位置及び方向の横断面図である。

【発明を実施するための形態】

【0016】

本発明は、各々が４つのゲート、すなわち、浮遊ゲート２８、制御ゲート３０、選択ゲート３２、及び消去ゲート３４を有するＦｉｎ－ＦＥＴ分割ゲート型メモリセルを有するメモリデバイスである。Ｆｉｎ－ＦＥＴ論理デバイスは、メモリセルと同じ基板に形成される。図２は、基板のメモリエリアのメモリセルのミラーペアの構成を示す上面図である。メモリセルのミラーペアは、共通ソース領域３６（すなわち、基板の第１の導電型とは異なる第２の導電型を有する基板の領域）を共有し、（第２の導電型の）ドレイン領域３８は、隣接するメモリセルのペア（図示せず）間で共有される。この基板は、半導体基板４２の上面の交差フィン形状部分４０及び４１を含む。これらのメモリセルは、フィン形状部分４０に形成される。図２は、順次説明される図の断面図方向ａ、ｂ、ｃ、及びｄを更に示す。

【0017】

製造プロセスは、半導体基板４２の異なるエリアを選択的に注入することによって開始される。基板４２の様々なエリアが図３Ａ及び図３Ｂに示されており（すなわち、図３Ａ及び図３Ｂは、同一の基板４２の異なるエリアを示す）、基板は、メモリセル及び論理デバイスに関連する４つのエリア、すなわち、（メモリセルが形成される）メモリエリア４２ａと、（高電圧論理デバイスが形成される）ＨＶエリア４２ｂと、（コア論理デバイスが形成される）論理コアエリア４２ｃと、（入力／出力論理デバイスが形成される）論理ＩＯエリア４２ｄと、を有する。エリア４２ｂ、４２ｃ、及び４２ｄは、本明細書では、論理エリアと総称される。好ましくは、選択的な注入は、１つ以上の注入ステップ（例えば、このエリアに形成された高電圧論理デバイスのソースからドレインへの漏出を防止するアンチパンチスルー注入）に晒されるＨＶエリアを除いて、マスキング材料で基板を覆うことによって開始される。これをメモリエリアに対して繰り返すことができる（例えば、マスキング材料で他のエリアを覆い、このエリアに形成されたメモリセルのソースからドレインへの漏出を防止するアンチパンチスルー注入を実行する）。

【0018】

次いで、図４Ａ及び図４Ｂに示すように、基板４２のメモリエリアの上面は、基板の論理エリアと比べて、陥凹（下げる）される。これは、好ましくは、基板４２に材料層（例えば、窒化ケイ素）を形成し、続いて、マスキングステップ（すなわち、フォトレジスト堆積、選択的フォトリソグラフィ露光、及び選択的フォトレジスト除去）を行い、論理エリアの窒化ケイ素にフォトレジストを残すが、メモリエリアに窒化ケイ素を露出させたままにすることによって行われる。窒化ケイ素エッチングを使用して、基板面を露出させたまま、メモリエリアから窒化ケイ素を除去する。基板４２の露出部分（メモリエリア）を酸化させ、続いて、基板の酸化部分を除去するための湿式酸化物エッチングが続き、基板の頂部を効果的に除去する（その上面を効果的に下げる／陥凹させる）。これらのステップは、所望のレベルの表面凹部Ｒが達成されるまで（例えば、３００～５００ｎｍ）、繰り返すことができる。次いで、窒化物エッチングを使用して、窒化物を除去する。

【0019】

次いで、フィンが、基板上面に形成される。具体的には、交差するフィンが、メモリエリアに形成され、一方では、並列フィンが、論理エリアに形成される。二酸化ケイ素（酸化物）層４６は、基板４２の４つのエリア（メモリ、ＨＶ、論理コア、及び論理ＩＯ）全ての上面に形成される。酸化物層４６に窒化ケイ素（窒化物）層４８が形成される。ハードマスク材料（例えば、アモルファスカーボン）５０が、窒化物層４８に形成される。図５Ａ及び図５Ｂに示すように、フォトレジスト５２が、ハードマスク材料に形成され、マスキングステップを使用してパターン形成されて、ハードマスク材料のストリップを露出させる。図６Ａ及び図６Ｂに示すように、エッチングを実行して、ハードマスク材料の露出部分を除去し、ハードマスク材料のストリップを残す（フォトレジスト除去後）。

【0020】

酸化物層５４が、構造体の上方に形成される。図７Ａ及び図７Ｂに示すように、この層は、ハードマスク材料のストリップの間の間隔がメモリエリア内の間隔（その層がハードマスク材料のストリップの間の空間を充填する）よりも大きいために、論理エリアで共形である。続いて、異方性酸化物エッチングを行い、これにより、ハードマスクストリップの垂直な側壁にスペーサを残す。図８Ａ及び図８Ｂに示すように、カーボン湿式ストリップエッチングを使用して、カーボンのハードマスク材料を除去する。図８Ａに示すように、メモリエリアの、図６Ａの２つの隣接するパターンの間の間隔は、合併されたスペーサを形成するために、酸化物層５４の２倍以下の厚さであることが好ましい。フォトレジストが、構造体の上方に形成及びパターン形成されて、メモリエリアの交互の酸化物スペーサ／ブロック、場合によっては、論理エリアのいくつかの酸化物スペーサを覆うフォトレジストのストリップを残す。次いで、酸化物エッチングを使用して、フォトレジストによって露出されたままの酸化物スペーサを除去する。フォトレジストを除去した後、次いで、１つ以上のエッチングを実行して、酸化物スペーサの直下には存在しない、基板４２の窒化物４８、酸化物４６、及び上部の部分を除去し、その結果として、基板に延在するトレンチ５６の形成が得られ、隣接するトレンチ５６の間に、基板４２の薄いフィン構造体５８が残る。フィン５８は、メモリエリアの垂直／列方向、及び水平／行方向の両方に延在する。その結果得られた構造体を、図９Ａ～図９Ｂに示す（酸化物スペーサの除去後）。図９Ｃは、メモリエリアの上面図を示し、そこでは、フィン５８が、グリッドパターン状に行方向及び列方向に延在する（すなわち、列方向に延在する長さを有する、垂直に延在するフィンが、行方向に延在する長さを有する、水平に延在するフィンと、グリッドのような様式で交差する）。メモリエリアでは、各フィン５８の最終幅は、ほぼ１０～５０ｎｍであり得る。

【0021】

図９Ｂは、ＨＶエリア、論理コアエリア、及び論理ＩＯエリアの各々に１つのフィン５８のみを示し、図９Ａは、メモリエリアに２つのフィン５８のみを示すが、多くの複数のフィンが、各エリアに形成される。図示されていないが、フィン間の間隔は、エリアに基づいて変化する。例えば、論理コアエリアの隣接するフィンの間の距離は、好ましくは、メモリエリアの隣接するフィンを分離する距離のほぼ半分である。絶縁材６０（例えば、酸化物）が、構造体の上方に形成され（酸化物６０でトレンチ５６を充填することを含む）、続いて、酸化物平坦化（例えば、ＣＭＰ）が行われ、窒化物４８の頂部の上方の酸化物６０の任意の部分を除去する。ハードマスク層（例えば、窒化物）６２が、論理エリアの上方に形成されるが、メモリエリアの上方には形成されない。次いで、酸化物エッチングを使用して、メモリエリアの酸化物６０を陥凹させる（すなわち、同酸化物の上部を除去する）。その結果得られた構造体を、図１０Ａ及び図１０Ｂに示す。

【0022】

メモリエリアのフィン５８の頂部にある窒化物４８及び酸化物４６が、除去される（論理エリアの窒化物層６２を保護するためのフォトレジストを使用して）。次いで、酸化物層６４が、メモリエリアの各フィン５８の２つの側面及び頂面に形成される（例えば、酸化によって）。次いで、図１１Ａ～図１１Ｄに示すように、ポリシリコン（ポリ）６６が、構造体（酸化物６４を含む）に形成される。次いで、ポリ層６６のｉｎ－ｓｉｔｕドーピングが実行される。図１２Ａ～図１２Ｅに示すように、マスキングステップ及びポリエッチングが実行されて、メモリエリア（各フィン５８の間）のトレンチ５６の底部にあるポリ層６６の選択された部分を除去する。絶縁層６７（例えば、酸化物－窒化物－酸化物の副層を有するＯＮＯ（oxide-nitride-oxide sublayers））が、構造体に形成される。
次いで、ポリシリコン６８の厚い層が、ＯＮＯ層６７（ｉｎ－ｓｉｔｕドーピングの対象となり得る）に形成される。次いで、ハードマスク層６９（例えば、アモルファスカーボン）が、ポリ層６８に形成される。その結果得られた構造体が、図１３Ａ～図１３Ｅに示される。

【0023】

図１４Ａ～図１４Ｅに示すように、マスキングステップ及び１つ以上のエッチングが実行されて、メモリエリアのフィン５８の頂部に沿って、ハードマスク層６９、ポリ層６８、及びＯＮＯ層６７のうちの選択された部分を除去し、メモリエリアの各フィン５８の頂面には、ゲートスタックのペアＳ１及びＳ２が残る。ＨＴＯ堆積及びアニールが実行されて、ゲートスタックＳ１及びＳ２の側面に沿って、酸化物層７０を形成する。窒化物堆積及びエッチングが実行されて、酸化物層７０に沿って、窒化物層７１を形成する。犠牲酸化物スペーサ７２が、酸化物の堆積及びエッチングにより、窒化物層７１に沿って形成される。その結果得られた構造体を、図１５Ａ～図１５Ｅに示す。

【0024】

フォトレジスト７４は、マスキングステップを使用してゲートスタックペアＳ１及びＳ２の各々の間に形成される。次いで、図１６Ａ～図１６Ｅに示すように、ＷＬＶＴ注入が実行され、続いて、スタックペアＳ１及びＳ２の外側の酸化物スペーサ７２を除去する酸化物エッチングが行われる。フォトレジストの除去後、図１７Ａ～図１７Ｅに示すように、ポリエッチングを使用して、浮遊ゲートポリ層６６の露出部分を除去する（スタックＳ１とスタックＳ２との間から）。次いで、図１８Ａ～図１８Ｅに示すように、酸化物スペーサ７５が、酸化物の堆積及びエッチングによって、スタックＳ１及びＳ２の側面に沿って形成される。フォトレジストが、マスキングステップを使用して、メモリエリアの部分に選択的に形成され、続いて、エッチングして、論理エリア、及びメモリエリアの選択された部分から、ハードマスク６９、ポリ層６８及び６６、並びにＯＮＯ層６７を除去する。フォトレジスト除去後、マスキングステップを使用して、ＨＶエリア以外の構造体をフォトレジストで覆い、そのＨＶエリアは、酸化物及び窒化物エッチングの対象となって、フィン５８の窒化物及び酸化物を除去し、そしてフィン５８の両側の酸化物６０に陥凹させる。次いで、図１９Ａ～図１９Ｅに示すように、酸化物層８０が、Ｈエリア（例えば、ＲＴＯ＋ＨＴＯ、及びアニール）、及びメモリエリアの露出したフィン５８に形成される。

【0025】

マスキングステップを使用して、ゲートスタックペアＳ１及びＳ２の各々の間のエリア以外の構造体をフォトレジストで覆う。ゲートスタックペアＳ１及びＳ２の各々の間の基板で、注入が実行される（すなわち、ソース線ＳＬを形成するためのソース線注入、すなわち、ｂ断面で示されるようなソース領域、並びにａ断面及びｃ断面に示されるような水平／行方向に延在するフィン５８のソース線）。次いで、図２０Ａ～図２０Ｅに示すように（フォトレジストの除去後）、酸化物エッチングを使用して、その同じ領域のスペーサ７５及び７２を除去し、続いて、ポリ層６６の露出した面、並びにゲートスタックＳ１及びＳ２の内側の側壁にトンネル酸化物層８４を形成する（例えば、湿式又は部分的湿式の堆積によって、基板の酸化物を厚くし、続いて、ＨＴＯの堆積によって、ポリ層６６に所望の厚さを達成し、アニールする）。

【0026】

図２１に示すように、メモリエリア及びＨＶエリアは、フォトレジストＰＲで覆われ、論理コアエリア及び論理ＩＯエリアは、酸化物エッチングの対象となって、酸化物６０が陥凹する。次いで、１つ以上の注入が実行される（この注入は、これらのエリアに形成された論理デバイスのソースのドレインへの漏出を防止することになるアンチパンチスルー注入を含むことが好ましい）。フォトレジストの除去後、図２２Ａ～図２２Ｅに示すように、フォトレジストＰＲが、ゲートスタックＳ１及びＳ２の各々の間のエリア、並びに論理エリアに形成され、続いて、酸化物エッチングによって、スタックのペアの外側の基板フィン５８の酸化物を除去する。次いで、フォトレジストが、メモリエリア及びＨＶエリアに形成され、続いて、酸化物及び窒化物のエッチングによって、フィン５８の酸化物及び窒化物を除去する。次いで、図２３Ａ～図２３Ｅに示すように、酸化物８６が、論理コアエリア及び論理ＩＯエリアの露出したフィン５８（並びに基板４２の他の露出部分）に形成される。論理コアエリア及び論理ＩＯエリアのフィン５８の酸化物８６は、ＨＶエリアのフィンの酸化物８０より薄い。

【0027】

図２４Ａ～図２４Ｅに示すように、ポリ層８８が、構造体の上方に形成される。図２５Ａ～２５Ｅに示すように、化学機械研磨（ＣＭＰ）を使用して、その構造体の上部を除去し、平坦化する。図２６Ａ及び図２６Ｂに示すように、マスキングステップ及びポリエッチングを使用して、隣接するゲートスタックペアの間のポリ層８８の一部を除去し、ゲートスタックＳ１及びＳ２の各々の間のポリブロック８８ａ、並びにゲートスタックＳ１及びＳ２の各ペアの外側部分のポリブロック８８ｂ及び８８ｃを残す。図２６Ｃに示すように、ポリエッチングはまた、論理エリアのフィン５８のポリ層８８の部分も除去し、ポリブロック８８ｄを残す。１つ以上のマスキングステップ及び注入ステップを使用して、論理エリアに基板を選択的に注入する。

【0028】

１つ以上の注入が実行されて、基板４２にメモリセル及び論理デバイスのためのソース領域及びドレイン領域を形成する。具体的には、メモリセルドレイン領域３８が、ポリブロック８８ｂ及び８８ｃに隣接して形成される。論理ソース領域及び論理ドレイン領域は、残っているポリブロック８８ｄに隣接するＨＶエリア、論理コアエリア、及び論理ＩＯエリアに形成される。絶縁層（例えば、酸化物）９８は、構造体の上方に形成され、（例えば、研磨停止部としてポリブロック８８を使用するＣＭＰによって）平坦化される。サリサイド１００がポリブロック８８及び６８の露出した面に形成されることが好ましい。その結果得られた構造体を、図２７Ａ及び図２７Ｂに示す。

【0029】

追加の絶縁材が、構造体の上方に形成される。コンタクトホールが、ドレイン領域３８、並びにポリブロック８８及び６８に延在し、かつこれらを露出させる絶縁材に形成される。メモリセルの論理デバイス及びドレイン領域のための、フィンのソース領域及びドレイン領域は、少なくとも部分的にエッチング除去することができ、続いて、ＳｉＧｅ（Ｐ型ＦＥＴデバイス用）又はＳｉＣ（Ｎ型ＦＥＴデバイス用）エピタキシープロセスによって、メモリセルのための隆起したドレイン領域３８ａ、並びに論理デバイスのための隆起したソース領域及びドレイン領域を形成し、これらの領域が、移動度を向上させる（すなわち、直列抵抗を低減する）圧縮応力又は引張応力を誘発させることが好ましい。次いで、図２８に示すように、コンタクトホールが、金属で充填されて、ドレイン領域３８、並びにポリブロック８８及び６８に電気的に接続される金属接点１１０を形成する。

【0030】

メモリエリア４２ａのフィン５８の最終的な構造体を、図２８に示す。メモリセルのペアが、各フィン５８に沿って、端から端まで形成される。各メモリセルは、ソース領域３６とドレイン領域３８との間に延在する、基板のチャネル領域１１２（すなわち、ソース領域３６とドレイン領域３８との間のフィン５８の２つの側面、及び頂面に沿った、基板のそれらの部分）を含む。ポリ６６は、チャネル領域１１２の第１の部分の上方に配設され、かつチャネル領域１１２の第１の部分から絶縁される浮遊ゲート２８である。ポリ６８は、制御ゲート３０であり、これは、浮遊ゲート２８の上方に延在し、かつ浮遊ゲート２８から絶縁される。ポリ８８ｂ／ｃは各々、選択ゲート３２であり、それらの各々は、チャネル領域１１２の第２の部分の上方に配設され、かつチャネル領域１１２の第２の部分から絶縁される。ポリ８８ａは各々、消去ゲート３４であり、それらの各々は、浮遊ゲートのペア２８に隣接し、かつ浮遊ゲートのペア２８から絶縁されており、ソース領域３６の上方に配設され、かつソース領域３６から絶縁される。消去ゲート３４は、浮遊ゲートの角部に面する切り欠きを含む。フィン５８は、２つの対向する側面、及び頂面を有する。浮遊ゲート２８は、フィン５８の周りを取り囲み、その結果、フィン５８の対向する両方の側面、及びその頂面に隣接し、かつフィン５８の対向する両方の側面、及びその頂面から絶縁される。選択ゲート３２はまた、フィン５８の周りも取り囲み、その結果、フィン５８の対向する両方の側面、及びその頂面に隣接し、かつフィン５８の対向する両方の側面、及びその頂面から絶縁される。したがって、本構成の１つの利点は、チャネル領域１１２の表面積が、平坦なチャネル領域にわたって、等しいサイズのメモリセルに対してサイズが大きい（すなわち、浮遊ゲートと、選択ゲートと、基板との間の表面重なり量が、これらの要素によって占有される基板の水平面積よりも大きい）ことである。

【0031】

ＨＶエリア４２ｂ、論理コアエリア４２ｃ、及び論理ＩＯエリア４２ｄのフィン５８の上部及び周りの最終的な構造体は、各ゲートがそれぞれのフィン５８の周りを取り囲み、その結果、そのゲートが、フィン５８の対向する両方の側面、及び頂面に隣接し、かつフィン５８の対向する両方の側面、及び頂面から絶縁されるという点で、同様である。したがって、本構成の別の利点は、論理デバイスの各々のチャネル領域の表面積が、平坦なチャネル領域にわたって、等しいサイズの論理デバイスに対してサイズが大きい（すなわち、論理ゲートと基板との間の表面重なり量が、この要素によって占有される基板の水平面積よりも大きい）ことである。ＨＶエリアのゲート酸化物８０は、より高い電圧動作のために、他の論理エリアのゲート酸化物８６よりも厚い。各論理デバイスは、論理ソース領域及びドレイン領域を含み、論理チャネル領域が、それらの間にある。

【0032】

他の利点としては、フィン５８の頂部及び両側面の周りを取り囲む共形ゲートが、メモリエリア（すなわち、浮遊ゲート及び選択ゲート）並びに論理エリア（すなわち、論理ゲート）の両方に形成される点が挙げられる。更に、メモリエリアのフィンを陥凹させることによって、メモリセルの頂部及び論理デバイスは、メモリセルのゲートスタックが論理デバイスの論理ゲートよりも高い場合であっても、互いに対してほぼ等しい。加えて、メモリセル及び３つの異なる型の論理デバイスは全て、同じ半導体基板のフィン形基板構造体に形成され、各メモリセルは、単一のフィンに形成され、各論理デバイスは、単一のフィンに形成され、フィン間の間隔の低減を可能にする。

【0033】

最後に、ソース線ＳＬの各々は、水平に延在するフィン５８のうちの１つに沿って、かつメモリセルの行を通って延在し、隣接するセル間の分離領域を横切って（行方向に）延在する連続的なソース線を提供する。これにより、セルをより小さなサイズに縮小することが可能になり、その理由は、この構成により、メモリセルの各ペアのソース線接点を形成する必要性を回避するからである。逆に、フィンに沿って延在する連続的なソース線は、周期的なストラップ接点（例えば、３２個又は６４個の列毎に）を通してストラップに電気的に接続することができる。列毎に１つではなく、３２個又は６４個の列毎の接点を有することによって、そのメモリセルのサイズ、つまり、メモリセルのメモリアレイを劇的に低減することができる。

【0034】

本発明は、上記に説明され、かつ本明細書に例証された実施形態（複数可）に限定されるものではなく、それらの実施形態によって維持される任意の特許請求の範囲に属する任意又はすべての変形例も包含することが理解され得る。例えば、本明細書で本発明に言及することは、任意の特許請求項又は特許請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は単に代表的なものであり、いずれの請求項も限定するものとみなされるべきではない。更に、全ての方法ステップを、例証した厳密な順序で実行する必要はない。フィンは、メモリと論理エリアとの間に連続的に延在することができる。例えば、（メモリセルが形成される）メモリエリアの１つ以上のフィンは、メモリエリアから、（論理デバイスが形成される）論理エリアに連続的に延在することができ、この場合、メモリデバイス及び論理デバイスは、同じ連続的に形成されたフィンに形成することができる。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。

【0035】

本明細書で使用される、用語「～の上方に（over）」及び「に（on）」は共に、「直接に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に～上に」（中間材料、要素、又は間隙がそれらの間に配設される）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図9C】

【図10A】

【図10B】

【図11A】

【図11B】

【図11C】

【図11D】

【図12A】

【図12B】

【図12C】

【図12D】

【図12E】

【図13A】

【図13B】

【図13C】

【図13D】

【図13E】

【図14A】

【図14B】

【図14C】

【図14D】

【図14E】

【図15A】

【図15B】

【図15C】

【図15D】

【図15E】

【図16A】

【図16B】

【図16C】

【図16D】

【図16E】

【図17A】

【図17B】

【図17C】

【図17D】

【図17E】

【図18A】

【図18B】

【図18C】

【図18D】

【図18E】

【図19A】

【図19B】

【図19C】

【図19D】

【図19E】

【図20A】

【図20B】

【図20C】

【図20D】

【図20E】

【図21】

【図22A】

【図22B】

【図22C】

【図22D】

【図22E】

【図23A】

【図23B】

【図23C】

【図23D】

【図23E】

【図24A】

【図24B】

【図24C】

【図24D】

【図24E】

【図25A】

【図25B】

【図25C】

【図25D】

【図25E】

【図26A】

【図26B】

【図26C】

【図27A】

【図27B】

【図28】