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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-12
(45)【発行日】2024-06-20
(54)【発明の名称】半導体装置内における信号転送の管理
(51)【国際特許分類】
G11C 7/22 20060101AFI20240613BHJP
G06F 1/10 20060101ALI20240613BHJP
G11C 16/32 20060101ALI20240613BHJP
【ＦＩ】
G11C7/22 200
G06F1/10 510
G11C16/32
【請求項の数】
20
【外国語出願】
(21)【出願番号】P 2023035121
(22)【出願日】2023-03-08
(65)【公開番号】P2024069125
(43)【公開日】2024-05-21
【審査請求日】2023-03-08
(31)【優先権主張番号】17/983,738
(32)【優先日】2022-11-09
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】599129074
【氏名又は名称】旺宏電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100139491
【弁理士】
【氏名又は名称】河合 隆慶
(72)【発明者】
【氏名】鄭 韋億
(72)【発明者】
【氏名】羅 思覺
【審査官】後藤 彰
(56)【参考文献】
【文献】特開２００４－１１０９０６（ＪＰ，Ａ）
【文献】特開２００９－２９５２６３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ １２／００
Ｇ０６Ｆ １／１０
Ｇ１１Ｃ ７／２２
Ｇ１１Ｃ １６／３２
(57)【特許請求の範囲】
【請求項1】
集積回路であって、各々が、初期立ち上がりエッジと初期立ち下りエッジとを有する信号を受信するように構成された１つ以上のターゲットユニットと、
前記１つ以上のターゲットユニットへの信号経路上に配置された複数の反転ユニットとを備え、
前記１つ以上のターゲットユニットの各々について、前記複数の反転ユニットの１つ以上の対応する反転ユニットは、前記ターゲットユニットへの対応する信号経路にて前記信号を複数回反転させ、前記信号経路における前記信号についての立ち上がり遅延時間と立ち下がり遅延時間との間の差異を補償して、前記ターゲットユニットによって受信される多重反転信号の信号幅と前記信号の信号幅との差が所定の閾値以下になるように構成される、
集積回路。
【請求項2】
請求項１において、前記複数回の回数は２Ｎであり、Ｎは整数である、集積回路。
【請求項3】
請求項１において、前記複数の反転ユニットは、特定のターゲットユニットへの特定の信号経路上に逐次的に配された第１の反転ユニットと第２の反転ユニットとを備え、
前記第１の反転ユニットは、前記信号について第１回目の反転をして第１の立ち下がりエッジと第１の立ち上がりエッジとを有する第１の反転信号を得るように構成され、
前記第２の反転ユニットは、前記第１の反転信号について第２回目の反転をして第２の立ち上がりエッジと第２の立ち下がりエッジとを有する第２の反転信号を得るように構成される、
集積回路。
【請求項4】
請求項３において、第１の遅延時間Ｔｒｆ１が前記初期立ち上がりエッジと前記第１の立ち下がりエッジとによって定義され、第１の遅延時間Ｔｆｒ１は前記初期立ち下がりエッジと前記第１の立ち上がりエッジとによって定義され、第２の遅延時間Ｔｆｒ２は前記第１の立ち下がりエッジと前記第２の立ち上がりエッジとによって定義され、前記第２の遅延時間Ｔｒｆ２は前記第１の立ち上がりエッジと前記第２の立ち下がりエッジとによって定義され、Ｔｒｆ１とＴｆｒ２との和は、Ｔｆｒ１とＴｒｆ２との和と実質的に同一である、
集積回路。
【請求項5】
請求項１において、前記１つ以上のターゲットユニットの各々に結合される信号バスをさらに備え、前記信号経路の各々は前記信号バスの対応する部分を少なくとも備え、
前記複数の反転ユニットは前記信号バス上で逐次的に接続された複数のバッファリングユニットを備える、
集積回路。
【請求項6】
請求項５において、前記複数のバッファリングユニットの各々は、入力信号を奇数回反転するように構成され、
前記信号経路は、
第１の信号経路であって、偶数個のバッファリングユニットが前記信号バス上にあり、２Ｒ個の追加の反転ユニットが前記信号バスと前記第１の信号経路に対応する第１のターゲットユニットとの間に結合され、Ｒは０以上の整数である、第１の信号経路と、
第２の信号経路であって、奇数個のバッファリングユニットが前記信号バス上にあり、奇数個の追加の反転ユニットが前記信号バスと前記第２の信号経路に対応する第２のターゲットユニットとの間に結合される第２の信号経路とを備える、
集積回路。
【請求項7】
請求項６において、前記複数のバッファリングユニットの各々は論理インバータを備え、
追加の反転ユニットは論理インバータ、ＸＮＯＲロジック、反転制御信号を伴うＸＯＲロジック、又は奇数個の論理インバータを伴うバッファ回路の１つを備える、
集積回路。
【請求項8】
請求項６において、前記信号バスと前記第１の信号経路での前記第１のターゲットユニットとの間に結合された論理バッファと、
前記信号バスと前記第２の信号経路での前記第２のターゲットユニットとの間に結合された論理インバータとをさらに備える、
集積回路。
【請求項9】
請求項６において、前記信号バスと前記第１の信号経路での前記第１のターゲットユニットとの間に結合されたＸＯＲロジックと、
前記信号バスと前記第２の信号経路での前記第２のターゲットユニットとの間に結合されたＸＮＯＲロジックとをさらに備える、
集積回路。
【請求項10】
請求項６において、前記信号バスと前記第１の信号経路での前記第１のターゲットユニットとの間に結合され、低電圧レベルの第１の制御信号によって制御されるように構成される第１のＸＯＲロジックと、
前記信号バスと前記第２の信号経路での前記第２のターゲットユニットとの間に結合され、高電圧レベルの第２の制御信号によって制御されるように構成される第２のＸＯＲロジックとをさらに備える、
集積回路。
【請求項11】
請求項６において、前記信号バスと前記第１の信号経路での前記第１のターゲットユニットとの間に結合される第１のバッファ回路と、
前記信号バスと前記第２の信号経路での前記第２のターゲットユニットとの間に結合される第２のバッファ回路とをさらに備え、
前記第１のバッファ回路及び前記第２のバッファ回路の各々は、
入力、第１の出力、及び第２の出力と、
前記入力と前記第１の出力との間に結合される偶数個のインバータと、
前記入力と前記第２の出力との間に結合される奇数個のインバータとを備え、
前記第１のバッファ回路の前記入力は前記信号バスに結合され、前記第１のバッファ回路の第１の出力は前記第１のターゲットユニットに結合され、前記第２のバッファ回路の前記入力は前記信号バスに結合され、前記第２のバッファ回路の第２の出力は前記第２のターゲットユニットに結合される、
集積回路。
【請求項12】
請求項１において、前記１つ以上のターゲットユニットの各々はデータユニットを備え、
前記１つ以上のターゲットユニットは、前記１つ以上のターゲットユニット内に格納されるデータを、前記１つ以上のターゲットユニットによって受信された対応する信号に応じて、転送するように構成される、
集積回路。
【請求項13】
半導体装置であって、データを格納するように構成された第１の集積回路と、
前記第１の集積回路に結合される第２の集積回路とを備え、
前記第１の集積回路は、
各々が、初期立ち上がりエッジと初期立ち下りエッジとを有する信号を受信するように構成された１つ以上のデータユニットと、
前記１つ以上のデータユニットへの信号経路上に配置される複数の反転ユニットとを備え、
前記１つ以上のデータユニットの各々について、前記複数の反転ユニットの１つ以上の対応する反転ユニットは、前記データユニットへの対応する信号経路にて前記信号を複数回反転させ、前記信号経路における前記信号についての立ち上がり遅延時間と立ち下がり遅延時間との間の差異を補償して、前記データユニットによって受信される多重反転信号の信号幅と前記信号の信号幅との差が所定の閾値以下になるように構成され、
前記第１の集積回路は、前記データを、前記１つ以上のデータユニットによって受信された対応する信号に応じて、前記１つ以上のデータユニットから前記第２の集積回路へと転送するように構成される、
半導体装置。
【請求項14】
請求項１３において、前記第１の集積回路は前記１つ以上のデータユニットの各々に結合される信号バスをさらに備え、前記信号経路の各々は前記信号バスの対応する部分を少なくとも備え、
前記複数回の回数は２Ｎであり、Ｎは整数であり、
前記複数の反転ユニットは前記信号バス上で逐次的に接続された複数のバッファリングユニットを備え、前記複数の反転ユニットの各々は入力信号を奇数回反転するように構成され、
前記信号経路は、
第１の信号経路であって、偶数個のバッファリングユニットが前記信号バス上にあり、２Ｒ個の追加の反転ユニットが前記信号バスと前記第１の信号経路に対応する第１のターゲットユニットとの間で結合されており、Ｒは０以上の整数である、第１の信号経路と、
第２の信号経路であって、奇数個のバッファリングユニットが前記信号バス上にあり、奇数個の追加の反転ユニットが前記信号バスと前記第２の信号経路に対応する第２のターゲットユニットとの間で結合される第２の信号経路とを備える、半導体装置。
【請求項15】
請求項１４において、第１の信号を生成し前記第１の信号を前記信号バス上で第１の方向へと送信するように構成される第１の信号生成器、又は、
第２の信号を生成し前記第２の信号を前記信号バス上で第２の方向へと送信するように構成される第２の信号生成器、の少なくとも１つをさらに備え、
前記第２の方向は、前記信号バスに関して前記第１の方向の反対である、
半導体装置。
【請求項16】
請求項１５において、前記複数のバッファリングユニットの各々は第１の論理インバータと第２の論理インバータとを備え、
前記第１の論理インバータは、前記第１の信号生成器からの前記第１の信号を反転させ、前記信号バス上で前記第２の信号が送信される際には停止されるように構成され、前記第２の論理インバータは、前記第２の信号生成器からの前記第２の信号を反転させ、前記信号バス上で前記第１の信号が送信される際には停止されるように構成される、
半導体装置。
【請求項17】
請求項１６において、前記第１の集積回路は入出力（Ｉ／Ｏ）回路を備え、また、前記第２の集積回路は第１のデータバス及び第２のデータバスを介して前記Ｉ／Ｏ回路へと結合されたキャッシュ回路を備え、
前記半導体装置は、第１のメモリセルサブアレイと第２のメモリセルサブアレイとを有するメモリセルアレイをさらに備え、
前記半導体装置は、
前記第１のメモリセルサブアレイ内の前記データについてプログラミングすることの決定に応答して、前記第１の信号を前記信号バス上で前記第１の方向に沿って前記１つ以上のデータユニットへと送信し、前記データを前記１つ以上のデータユニットから前記第１のデータバスを介して前記キャッシュ回路へとそして前記第１のメモリセルサブアレイへ転送し、
前記第２のメモリセルサブアレイ内の前記データについてプログラミングすることの決定に応答して、前記第２の信号を前記信号バス上で前記第２の方向に沿って前記１つ以上のデータユニットへと送信し、前記データを前記１つ以上のデータユニットから前記第２のデータバスを介して前記キャッシュ回路へとそして前記第２のメモリセルサブアレイへと転送するように構成される、半導体装置。
【請求項18】
初期立ち上がりエッジと初期立ち下りエッジとを有する信号を、１つ以上のデータユニットの各々へと、前記１つ以上のデータユニットの各々に結合される信号バスを介して、送信するステップと、前記１つ以上のデータユニットの各々について前記データユニットへの対応する信号経路にて前記信号を複数回反転させるステップであって、前記信号経路における前記信号についての立ち上がり遅延時間と立ち下がり遅延時間との間の差異を補償して、前記データユニットによって受信された多重反転信号の信号幅と前記信号送信前の前記信号の信号幅との差が所定の閾値以下になり、前記対応する信号経路は前記信号バスの部分を少なくとも備える、ステップと、
前記１つ以上のデータユニット内に格納されるデータを、前記１つ以上のデータユニットによって受信された信号に応じて転送するステップとを含む、
方法。
【請求項19】
請求項１８において、前記信号を複数回反転させるステップは、
前記信号に１回目の反転をさせて第１の立ち下がりエッジと第１の立ち上がりエッジとを有する第１の反転信号を得るステップと、
前記第１の反転信号に第２回目の反転をさせて第２の立ち上がりエッジと第２の立ち下がりエッジとを有する第２の反転信号を得るステップを含み、
第１の遅延時間Ｔｒｆ１は前記初期立ち上がりエッジと前記第１の立ち下がりエッジとによって規定され、第１の遅延時間Ｔｆｒ１は前記初期立ち下がりエッジと前記第１の立ち上がりエッジとによって規定され、第２の遅延時間Ｔｆｒ２は前記第１の立ち下がりエッジと前記第２の立ち上がりエッジとによって規定され、前記第２の遅延時間Ｔｒｆ２は前記第１の立ち上がりエッジと前記第２の立ち下がりエッジとによって規定され、Ｔｒｆ１とＴｆｒ２との和は、Ｔｆｒ１とＴｒｆ２との和と実質的に同一である、
方法。
【請求項20】
請求項１９において、前記信号に記第１回目の反転をさせて前記第１の反転信号を得るステップは、
前記信号バス上の第１の反転回路によって前記信号を反転させるステップを含み、
前記第１の反転信号に前記２回目の反転をさせるステップは、
前記信号バスにある又は前記信号バスと前記データユニットとの間の前記対応する信号経路の一部にある第２の反転回路によって、前記第１の反転信号を反転することを含む、方法。
【発明の詳細な説明】
【背景技術】
【0001】
半導体装置内での高速データ転送において、信号経路に沿っての信号（例えば、クロック信号）の品質が肝要である。信号品質に対しての１つの制約は、信号経路上の大きなメタル及びゲートローディングに起因し、このことは信号歪みを惹起し得るのであり、それによってデータ転送性能に影響を及ぼし得る。
【発明の概要】
【発明が解決しようとする課題】
【0002】
本開示は半導体装置内にて信号転送を管理するための方法、システム、装置、回路、及び手法について説明する。信号転送の管理は、例えば、半導体装置内のデータユニットへの信号経路にて複数回にわたって信号を反転させて信号と関連付けられる立ち上がり遅延時間と立ち下がり遅延時間との間の差異について補償することによってなされる。そうすることによって信号経路上の信号の歪みを実効的に減じ並びに半導体装置内での信号転送即ちデータ転送が向上し得る。
【課題を解決するための手段】
【0003】
本開示の１つの態様は集積回路に関するのであり、該集積回路は、各々が信号を受信するように構成された１つ以上のターゲットユニットと、１つ以上のターゲットユニットへの信号経路上に配置された複数の反転ユニットとを含む。１つ以上のターゲットユニットの各々について、複数の反転ユニットの１つ以上の対応する反転ユニットは、ターゲットユニットへの対応する信号経路にて信号を複数回反転させて、ターゲットユニットによって受信される多重反転信号の信号幅が信号の信号幅と実質的に同一とするように構成される。
【0004】
いくつかの実施形態では、複数回の回数は２Ｎであり、Ｎは整数である。いくつかの実施形態では、複数の反転ユニットの各々は、信号を奇数回反転するように構成され、１つ以上の対応する反転ユニットの個数は２Ｍであり、Ｍは整数である。いくつかの実施形態では、複数の反転ユニットの各々は、信号を偶数回反転するように構成され、１つ以上の対応する反転ユニットの個数はＯであり、Ｏは整数である。いくつかの実施形態では、１つ以上の反転ユニットは、信号を奇数回反転するように各々が構成された２Ｐ個の反転ユニットと、信号を偶数回反転するように各々が構成されたＱ個の反転ユニットとを含み、Ｐは整数であり、Ｑは整数である。
【0005】
いくつかの実施形態では、信号は、各々が立ち上がりエッジと立ち下がりエッジとを有する周期的なパルスを含むクロック信号である。
【0006】
いくつかの実施形態では、複数の反転ユニットは、特定のターゲットユニットへの特定の信号経路上に逐次的に配された第１の反転ユニットと第２の反転ユニットとを含む。第１の反転ユニットは、信号に１回目の反転をさせて第１の立ち下がりエッジと第１の立ち上がりエッジとを有する第１の反転信号を得るように構成され得る。第２の反転ユニットは、第１の反転信号に２回目の反転をさせて第２の立ち上がりエッジと第２の立ち下がりエッジとを有する第２の反転信号を得るように構成され得る。
【0007】
いくつかの実施形態では、信号は、初期立ち上がりエッジと初期立ち下がりエッジとを含む。第１の遅延時間Ｔｒｆ１は初期立ち上がりエッジと第１の立ち下がりエッジとによって規定され、第１の遅延時間Ｔｆｒ１は初期立ち下がりエッジと第１の立ち上がりエッジとによって規定され、第２の遅延時間Ｔｆｒ２は第１の立ち下がりエッジと第２の立ち上がりエッジとによって規定され、第２の遅延時間Ｔｒｆ２は第１の立ち上がりエッジと第２の立ち下がりエッジとによって規定される。Ｔｒｆ１とＴｆｒ２との和は、Ｔｆｒ１とＴｒｆ２との和と実質的に同一である。Ｔｒｆ１はＴｆｒ１と異なることができ、また、Ｔｆｒ２はＴｒｆ２と異なることができる。
【0008】
いくつかの実施形態では、集積回路は、１つ以上のターゲットユニットの各々に結合される信号バスを更に含む。信号経路の各々は信号バスの対応する部分を少なくとも含み得る。複数の反転ユニットは信号バス上で逐次的に接続される複数のバッファリングユニットを含み得る。
【0009】
いくつかの実施形態では、複数のバッファリングユニットの各々は、入力信号を奇数回反転するように構成される。信号経路は、偶数個のバッファリングユニットが信号バス上にあって２Ｒ個の追加の反転ユニットが信号バスと第１の信号経路に対応する第１のターゲットユニットとの間に結合されてＲが０以上の整数である第１の信号経路と、奇数個のバッファリングユニットが信号バス上にあって奇数個の追加の反転ユニットが信号バスと第２の信号経路に対応する第２のターゲットユニットとの間に結合される第２の信号経路とを含み得る。
【0010】
いくつかの実施形態では、複数のバッファリングユニットの各々は論理インバータを含み、追加の反転ユニットは論理インバータ、ＸＮＯＲロジック、反転制御信号を伴うＸＯＲロジック、又は奇数個の論理インバータを伴うバッファ回路の１つを備える。
【0011】
いくつかの実施形態では、集積回路は、信号バスと第１の信号経路での第１のターゲットユニットとの間で結合された論理バッファと、信号バスと第２の信号経路での第２のターゲットユニットとの間で結合された論理インバータとをさらに含む。
【0012】
いくつかの実施形態では、集積回路は、信号バスと第１の信号経路での第１のターゲットユニットとの間で結合されたＸＯＲロジックと、信号バスと第２の信号経路での第２のターゲットユニットとの間で結合されたＸＮＯＲロジックとをさらに含む。
【0013】
いくつかの実施形態では、集積回路は、信号バスと第１の信号経路での第１のターゲットユニットとの間で結合された第１のＸＯＲロジックであって、該ロジックは低電圧レベルの第１の制御信号によって制御されるように構成された第１のＸＯＲロジックと、信号バスと第２の信号経路での第２のターゲットユニットとの間で結合された第２のＸＯＲロジックであって、該ロジックは高電圧レベルの第２の制御信号によって制御されるように構成された第２のＸＯＲロジックとをさらに含む。
【0014】
いくつかの実施形態では、集積回路は、信号バスと第１の信号経路での第１のターゲットユニットとの間で結合された第１のバッファ回路と、信号バスと第２の信号経路での第２のターゲットユニットとの間で結合された第２のバッファ回路とをさらに含む。第１のバッファ回路及び第２のバッファ回路の各々は、入力と、第１の出力と、第２の出力とを含み得る。入力と第１の出力との間に偶数個のインバータが結合され、入力と第２の出力との間に奇数個のインバータが結合され、第１のバッファ回路の入力は信号バスに結合され、第１のバッファ回路の第１の出力は第１のターゲットユニットに結合され、第２のバッファ回路の入力は信号バスに結合され、第２のバッファ回路の第２の出力は第２のターゲットユニットに結合される。
【0015】
いくつかの実施形態では、第１のバッファ回路及び第２のバッファ回路の各々は、偶数個のインバータの内の隣接インバータ間のノードに結合された少なくとも１つのキャパシタをさらに含む。
【0016】
いくつかの実施形態では、集積回路は、信号を生成し信号をある方向に１つ以上のターゲットユニットへ向けて送信するように構成された信号生成器をさらに含む。
【0017】
いくつかの実施形態では、集積回路は、第１の信号を生成し且つ第１の信号を第１の方向に沿って１つ以上の第１のターゲットユニットへ送信するように構成される第１の信号生成器、第２の信号を生成し且つ第２の信号を第２の方向に沿って１つ以上の第２のターゲットユニットへと送信するように構成される第２の信号生成器の少なくとも１つをさらに含み、第２の方向は第１の方向の逆である。
【0018】
いくつかの実施形態では、複数の反転ユニットは、信号バス上で逐次的に接続された複数のバッファリングユニットを含む。複数のバッファリングユニットの各々は、相互に接続された第１の論理インバータと第２の論理インバータとを含む。第１の論理インバータは、第１の信号生成器からの第１の信号を反転させ、信号バス上で第２の信号が送信される際には停止されるように構成され得る。第２の論理インバータは、第２の信号生成器からの第２の信号を反転させ、信号バス上で第１の信号が送信される際には停止されるように構成され得る。
【0019】
いくつかの実施形態では、１つ以上のターゲットユニットの各々はデータユニットを含み、また、１つ以上のターゲットユニットは、１つ以上のターゲットユニット内に格納されたデータを、１つ以上のターゲットユニットによって受信された対応する信号に応じて、転送するように構成される。
【0020】
本開示の別の態様は半導体装置に関する。該半導体装置は、データを格納するように構成された第１の集積回路と、第１の集積回路に結合された第２の集積回路とを含む。第１の集積回路は、各々が信号を受信するように構成された１つ以上のデータユニットと、１つ以上のデータユニットへの信号経路上に配置された複数の反転ユニットとを含む。１つ以上のデータユニットの各々について、複数の反転ユニットの１つ以上の対応する反転ユニットは、データユニットへの対応する信号経路にて信号を複数回反転させて、データユニットによって受信される多重反転信号の信号幅が信号の信号幅と実質的に同一とするように構成される。第１の集積回路は、データを、１つ以上のデータユニットによって受信された対応する信号に応じて、１つ以上のデータユニットから第２の集積回路へと転送するように構成される。
【0021】
いくつかの実施形態では、第１の集積回路は１つ以上のデータユニットの各々に結合される信号バスをさらに含み、また、信号経路の各々は信号バスの対応する部分を少なくとも備える。複数回の回数は２Ｎであり、Ｎは整数である。
【0022】
複数の反転ユニットは信号バス上で逐次的に接続された複数のバッファリングユニットを備え、複数の反転ユニットの各々は入力信号を奇数回反転するように構成される。信号経路は、偶数個のバッファリングユニットが信号バス上にあって２Ｒ個の追加の反転ユニットが信号バスと第１の信号経路に対応する第１のターゲットユニットとの間に結合される第１の信号経路と、奇数個のバッファリングユニットが信号バス上にあって奇数個の追加の反転ユニットが信号バスと第２の信号経路に対応する第２のターゲットユニットとの間に結合される第２の信号経路と、を含み得る。Ｒは０以上の整数である。
【0023】
いくつかの実施形態では、半導体装置は、信号を生成し且つ信号を信号バス上である方向に１つ以上のデータユニットへ向けて送信するように構成される信号生成器をさらに含む。
【0024】
いくつかの実施形態では、半導体装置は、第１の信号を生成し第１の信号を信号バス上で第１の方向に向かって送信するように構成される第１の信号生成器、第２の信号を生成し第２の信号を信号バス上で第２の方向に向かって送信するように構成される第２の信号生成器の少なくとも１つをさらに含み、第２の方向は信号バスにおける第１の方向の逆である。
【0025】
いくつかの実施形態では、複数の反転ユニットは、信号バス上で逐次的に接続された複数のバッファリングユニットを含む。複数のバッファリングユニットの各々は、第１の論理インバータと第２の論理インバータとを含み得る。第１の論理インバータは、第１の信号生成器からの第１の信号を反転させ、信号バス上で第２の信号が送信される際には停止されるように構成され得る。第２の論理インバータは、第２の信号生成器からの第２の信号を反転させ、信号バス上で第１の信号が送信される際には停止されるように構成され得る。
【0026】
いくつかの実施形態では、第１の集積回路は入出力（Ｉ／Ｏ）回路を含み、第２の集積回路は第１のデータバス及び第２のデータバスを介してＩ／Ｏ回路へと結合されるキャッシュ回路を含む。半導体装置は、第１のメモリセルサブアレイと第２のメモリセルサブアレイとを有するメモリセルアレイをさらに含み得る。半導体装置は、第１のメモリセルサブアレイ内のデータについてプログラミングすることの決定に応答して、第１の信号を信号バス上で第１の方向に沿って１つ以上のデータユニットへ送信し、また、データを１つ以上のデータユニットから第１のデータバスを介してキャッシュ回路へとそして第１のメモリセルサブアレイへ転送し、第２のメモリセルサブアレイ内のデータについてプログラミングすることの決定に応答して、第２の信号を信号バス上で第２の方向に沿って１つ以上のデータユニットへ送信し、データを１つ以上のデータユニットから第２のデータバスを介してキャッシュ回路へとそして第２のメモリセルサブアレイへと転送するように構成されることができる。
【0027】
いくつかの実施形態では、半導体装置は、メモリセルサブアレイ内のデータについてプログラミングすることの決定に応答して、第１の信号を信号バス上で第１の方向に沿って１つ以上の第１のデータユニットへと送信し、また、第１のデータを１つ以上の第１のデータユニットから第１のデータバスを介してキャッシュ回路へと転送し、また、第２の信号を信号バス上で第２の方向に沿って１つ以上の第２のデータユニットへと送信し、また、第２のデータを１つ以上の第２のデータユニットから第２のデータバスを介してキャッシュ回路へと転送するように構成される。
【0028】
本開示のさらなる態様は方法に関し、方法は、信号を、１つ以上のデータユニットの各々へと、１つ以上のデータユニットの各々に結合される信号バスを介して、送信するステップと、１つ以上のデータユニットの各々について、データユニットへの対応する信号経路で信号を複数回反転させるのであって、データユニットによって受信される多重反転信号の信号幅は信号送信前の信号の信号幅と実質的に同一であり、対応する信号経路は信号バスの少なくとも一部を含む、ステップと、１つ以上のデータユニット内に格納されるデータを、１つ以上のデータユニットによって受信された信号に応じて転送するステップとを含む。
【0029】
いくつかの実施形態では、信号は、初期立ち上がりエッジと初期立ち下がりエッジとを含む。信号を多重反転するステップは、信号に１回目の反転をさせて第１の立ち下がりエッジと第１の立ち上がりエッジとを有する第１の反転信号を得ることと、第１の反転信号に２回目の反転をさせて第２の立ち上がりエッジと第２の立ち下がりエッジとを有する第２の反転信号を得ることとを含み得る。第１の遅延時間Ｔｒｆ１は初期立ち上がりエッジと第１の立ち下がりエッジとによって規定され、第１の遅延時間Ｔｆｒ１は初期立ち下がりエッジと第１の立ち上がりエッジとによって規定され、第２の遅延時間Ｔｆｒ２は第１の立ち下がりエッジと第２の立ち上がりエッジとによって規定され、第２の遅延時間Ｔｒｆ２は第１の立ち上がりエッジと第２の立ち下がりエッジとによって規定され、Ｔｒｆ１とＴｆｒ２との和はＴｆｒ１とＴｒｆ２との和と実質的に同一である。
【0030】
いくつかの実施形態では、信号に１回目の反転をさせて第１の反転信号を得ることは、信号バス上の第１の反転回路によって信号を反転することを含む。第１の反転信号に２回目の反転をさせることは：信号バスにある又は信号バスとデータユニットとの間の対応する信号経路の一部にある第２の反転回路によって、第１の反転信号を反転することを含む。
【0031】
いくつかの実施形態では、第１の反転回路は論理インバータを含み、また、第２の反転回路は論理インバータ、ＸＮＯＲロジック、反転制御信号を伴うＸＯＲロジック、又は奇数個の論理インバータを伴うバッファ回路の１つを備える。
【0032】
上述の手法の実装として、方法、システム、回路、コンピュータプログラム製品、及びコンピュータ可読媒体が含まれる。１つの例では、方法は不揮発性メモリ内にて行われ得る。方法は上述の動作（例えば、信号転送管理のための動作）を含み得る。別の例では、コンピュータプログラム製品の１つは、１つ以上のプロセッサによって実行可能な命令を格納する非一時的機械可読媒体内に適切に格納される。命令は、上述の更衣を１つ以上のプロセッサに行わせるように構成される。そのようなコンピュータ可読媒体の１つは、１つ以上のプロセッサによって実行されると、上述の動作を１つ以上のプロセッサに行わせるように構成された命令を、格納しる。
【発明の効果】
【0033】
手法は、重度のローディング（例えば、メタルローディング及び／又はゲートローディング）を伴う、任意の信号（例えば、クロック信号又はパルスされた電気信号、光学信号、若しくは音響信号等のパルス信号）及び／又は任意の信号経路に対して適用可能であり、そうして信号経路での信号歪みを減じ得る。手法によって信号歪みの存在が最小化され得るのであり、高速用途において実装され得る。手法は、任意の適切な反転ユニット（例えば、論理ゲート、論理インバータ、又は論理バッファ）によって実装し得る。手法により、例えば、データレジスタ等のデータユニット、データキュー（ＤＱ）、データラッチ、データキャッシュ、データモジュール、又は任意の適切な論理ユニット等の任意の適切なターゲットユニットのための信号が提供され得る。
【0034】
手法は、メモリ装置又はマイクロコントローラ等の論理装置を含む任意の回路又は半導体装置にて実装し得る。手法は、任意のタイプのメモリトランジスタ（又はメモリセル）、任意のタイプの金属酸化膜半導体（ＭＯＳ）トランジスタ（例えば、ＮＭＯＳトランジスタ等のｎ型トランジスタ及び／又はＰＭＯＳトランジスタ等のｐ型トランジスタ）、任意のタイプのバイポーラ接合トランジスタ（ＢＪＴ）及び任意のタイプのオペアンプを以てして実装し得る。手法は、例えば、２次元（２Ｄ）メモリシステム又は３次元（３Ｄ）メモリシステム等の異なるタイプのメモリシステムに適用し得る。手法は、ＳＬＣ（単一レベルセル）又は２レベルセルやＴＬＣ（トリプルレベルセル）やＱＬＣ（クアッドレベルセル）やＰＬＣ（ペンタレベルセル）等のＭＬＣ（マルチレベルセル）等の様々なメモリセルタイプに適用し得る。手法は、様々なタイプの揮発性メモリ装置又は不揮発性メモリ装置（例えば、ＳＲＡＭ、ＤＲＡＭ、ＮＯＲ型フラッシュメモリ及び／又はＮＡＮＤ型フラッシュメモリ等のフラッシュメモリ、抵抗型ＲＡＭ（ＲＲＡＭ）、磁気抵抗型ＲＡＭ（ＭＲＡＭ）、相転移ＲＡＭ（ＰＣＲＡＭ）等）に適用し得るが、これらには限られない。追加的に又は代替的には、手法は、ＳＤカードやｅＭＭＣ或いはＳＳＤや埋め込みシステム等の様々なタイプの装置及びシステムに適用し得るが、これらには限られない。
【0035】
本開示において、「ＡはＢと実質的に同一（identical）である」との記載は、１）ＡがＢと完全同一である、又は２）ＡとＢとの間の差異が所定の閾値（例えば、Ａ又はＢの１％又は０．１％又は任意の適切な閾値）未満であることをいう。同様に、「ＡはＢと実質的に同じ（same）である」との記載は、１）ＡがＢと同じであること、又は２）ＡとＢとの間の差異が所定の閾値（例えば、Ａ又はＢの１％又は０．１％又は任意の適切な閾値）未満であることをいう。例を挙げると、信号パルス幅Ａが信号パルス幅Ｂと実質的に同一であると記載される場合、当該記載は、信号パルス幅Ａが信号パルス幅Ｂと同一であること、又は、信号パルス幅Ａと信号パルス幅Ｂとの間の差異が閾値（例えば、信号パルス幅Ａの０．１％或いは1μsや1ns等の任意の適切な時間）未満であることを示す。別の例を挙げると、期間Ａが期間Ｂと実質的に同一であるである場合、期間Ａが期間Ｂと同一であること、又は、期間Ａと期間Ｂとの間の差異が閾値（例えば、期間Ａの０．１％或いは1μsや1ns等の任意の適切な時間）未満であることを示す。
【0036】
開示の実施例の詳細は、添付の図面及び後述の詳細な説明にて示される。他の特徴、態様、及び利点は、詳細な説明、図面及び特許請求の範囲から明らかになる。
【図面の簡単な説明】
【0037】
【図1A】メモリ装置を含む例示的なシステムについて示す概略図である。
【図1B】２次元（２Ｄ）メモリ装置の例示的なブロックを示す概略図である。
【図1C】３次元（３Ｄ）メモリ装置の例示的なブロックを示す概略図である。
【図2A】入出力インタフェースとキャッシュ回路とを含む例示的なメモリ装置を示す概略図である。
【図3A】信号転送用の例示的な集積回路を示す概略図である。
【図3B】信号バスを介して転送されたクロック信号を用いてのデータ転送について示すタイミング図である。
【図4】立ち上がり遅延時間Ｔｒと立ち下がり遅延時間Ｔｆとの間の異なる、(a) Tr = Tfの場合、(b) Tr > Tfの場合、及び(c) Tr < Tfの場合といった関係下での例示的な被転送信号について示す図である。
【図5A】信号反転に関して逆バッファを用いる信号転送管理のための例示的な集積回路について示す概略図である。
【図5C】立ち上がりから立ち下がり遅延時間Ｔｒｆと立ち下がりから立ち上がり遅延時間Ｔｆｒとの間の異なる、(a) Trf > Tfrの場合、及び(b) Trf < Tfrの場合といった関係下での、図５Ａ～５Ｂの集積回路を用いた際の例示的被転送信号について示す図である
【図6A】信号反転に関してＸＮＯＲ及びＸＯＲ論理ゲートを用いる信号転送管理用の別の例示的な集積回路について示す概略図である。
【図6B】信号反転に関してＸＯＲゲートを用いる信号転送管理用の別の例示的な集積回路について示す概略図である。
【図7A】反転信号に関してＳ２Ｄバッファを用いる信号転送管理のための別の例示的な集積回路について示す概略図である。
【図7B】例示的なＳ２Ｄバッファについて示す概略図である。
【図8A】信号反転に関して複数の逆バッファを用いる信号転送管理のための例示的な集積回路について示す概略図である。
【図8B】立ち上がりから立ち下がり遅延時間Ｔｒｆと立ち下がりから立ち上がり遅延時間Ｔｆｒとの間の異なる、(a) Trf > Tfrの場合、及び(b) Trf < Tfrの場合といった関係下での、図８Ａの集積回路を用いた際の例示的被転送信号について示す図である。
【図9】半導体装置内での信号転送管理用の例示的処理について示す流れ図である。
【0038】
様々な図面における同様の参照符号及び名称は、同様の要素を示す。図中の様々な実装例は、単に例示的な表現であり、必ずしも縮尺通りに図示されているわけではないことに留意されたい。
【発明を実施するための形態】
【0039】
例示的なシステム及び装置
図１Ａは、システム１００の例を示す。システム１００は、装置１１０及びホスト装置１２０を含む。装置１１０は、装置コントローラ１１２及びメモリ装置１１６を含む。装置コントローラ１１２は、プロセッサ１１３及び内部メモリ１１４を含む。いくつかの実装例では、装置１１０は、装置コントローラ１１２と結合された複数のメモリ装置１１６を含む。ホスト装置１２０はホストコントローラ１２２を含み、ホストコントローラ１２２は少なくとも１つのプロセッサと少なくとも１つのメモリとを含み得るのであり、該少なくとも１つのメモリは、少なくとも１つのプロセッサと結合されており、また、少なくとも１つのプロセッサに１つ以上の対応するオペレーションを行わせるためのプログラミング命令を格納する。
図１Ａは、システム１００の例を示す。システム１００は、装置１１０及びホスト装置１２０を含む。装置１１０は、装置コントローラ１１２及びメモリ装置１１６を含む。装置コントローラ１１２は、プロセッサ１１３及び内部メモリ１１４を含む。いくつかの実装例では、装置１１０は、装置コントローラ１１２と結合された複数のメモリ装置１１６を含む。ホスト装置１２０はホストコントローラ１２２を含み、ホストコントローラ１２２は少なくとも１つのプロセッサと少なくとも１つのメモリとを含み得るのであり、該少なくとも１つのメモリは、少なくとも１つのプロセッサと結合されており、また、少なくとも１つのプロセッサに１つ以上の対応するオペレーションを行わせるためのプログラミング命令を格納する。
【0040】
いくつかの実装例では、装置１１０は記憶装置である。例えば、装置１００は、セキュアデジタル（ＳＤ）カード、組込みマルチメディアカード（ｅＭＭＣ）、ソリッドステートドライブ（ＳＳＤ）、又はいくつかの他の好適なストレージであってよい。いくつかの実装例では、装置１１０は、スマートウォッチ、デジタルカメラ、又はメディアプレイヤである。いくつかの実装例では、装置１１０は、ホスト装置１２０に結合されたクライアント装置である。例えば、装置１１０は、ホスト装置１２０であるデジタルカメラ又はメディアプレイヤ内にあるＳＤカードである。
【0041】
装置コントローラ１１２は、汎用マイクロプロセッサ又はアプリケーション専用マイクロコントローラである。いくつかの実装例では、装置コントローラ１１２は、装置１１０用のメモリコントローラである。以下の記述は、装置コントローラ１１２がメモリコントローラである実装例に基づいて、様々な手法を説明する。もっとも、以下の記述で説明される手法は、装置コントローラ１１２がメモリコントローラとは異なる別の種類のコントローラである実装例に対しても適用可能である。
【0042】
プロセッサ１１３は、命令を実行し、また、データを処理するように構成される。命令には、二次メモリ中にファームウェアコード及び／又は他のプログラムコードとしてそれぞれ格納されるファームウェア命令及び／又は他のプログラム命令が含まれる。データには、他の適切なデータの中でも、プロセッサによって実行されるファームウェア及び／又は他のプログラムに対応するプログラムデータが含まれる。いくつかの実装例では、プロセッサ１１３は、汎用マイクロプロセッサ又はアプリケーション専用マイクロコントローラである。プロセッサ１１３は、中央演算処理装置（ＣＰＵ）とも称される。
【0043】
プロセッサ１１３は、内部メモリ１１４から命令及びデータにアクセスする。いくつかの実装例では、内部メモリ１１４は、静的ＲＡＭ（ＳＲＡＭ）又は動的ＲＡＭ（ＤＲＡＭ）である。例えば、いくつかの実装例では、装置１１０がｅＭＭＣ、ＳＤカード、又はスマートウォッチである場合、内部メモリ１１４はＳＲＡＭである。いくつかの実装例では、装置１１０がデジタルカメラ又はメディアプレイヤである場合、内部メモリ１１４はＤＲＡＭである。
【0044】
いくつかの実装例では、図１に示されるように、内部メモリは装置コントローラ１１２に含まれるキャッシュメモリである。内部メモリ１１４には、プロセッサ１１３によって実行される指令に対応する命令コード、及び／又はランタイム中にプロセッサ１１３によって要求されるデータが格納される。
【0045】
装置コントローラ１１２は、命令コード及び／又はデータをメモリ装置１１６から内部メモリ１１４へと転送する。メモリ装置１１６は半導体装置であり得る。いくつかの実装例では、メモリ装置１１６は、例えばＮＡＮＤフラッシュメモリ又は他の適切な不揮発性メモリ等の命令及び／又はデータの長期格納用に構成される不揮発性メモリである。メモリ１１６装置がＮＡＮＤフラッシュメモリである実装例では、装置１１０は例えばフラッシュメモリーカード等のフラッシュメモリであり、装置コントローラ１１２はＮＡＮＤフラッシュコントローラである。例えば、いくつかの実装例では、装置１１０がｅＭＭＣ又はＳＤカードである場合、メモリ装置１１６はＮＡＮＤフラッシュである。いくつかの実装例では、装置１１０がデジタルカメラである場合、メモリ装置１１６はＳＤカードである。いくつかの実装例では、装置１１０がメディアプレイヤプレイヤである場合、メモリ装置１１６はハードディスクである。
【0046】
いくつかの実装例では、装置コントローラ１１２は、データ及び命令（instruction）をホスト装置１２０から受信し、また、データをホスト装置１２０へと送信するように構成される。装置コントローラ１１２は、さらに、データ及びコマンド（command）をメモリ装置１１６へと送信し、また、データをメモリ装置１１６から受信するように構成される。例えば、装置コントローラ１１２は、データ及び書き込みコマンドを送信してメモリ装置１１６に対してデータを指定アドレスに格納するように命令するように構成される。別の例では、装置コントローラ１１２は、ホスト装置１２０から読み出し要求（或いは読み出しコマンド）を受信して、メモリ装置１１６内の指定アドレスからデータを読み出すことを指示する対応する読み出しコマンドをメモリ装置１１６へと送信するように構成される。
【0047】
メモリ装置１１６は複数のブロックを含む。メモリ装置１１６は、図１Ｂにてさらに詳細が示されるように２Ｄメモリブロックを含む２次元（２Ｄ）メモリであり得る。メモリ装置１１６は、図１Ｃにてさらに詳細が示されるように３Ｄメモリブロックを含む３次元（３Ｄ）メモリであり得る。各ブロックは同数のページを含み得る。各ページはブロック内に固有数を有する。ブロック内のページ（pages in the block）の固有数の順序に応じて、データは、ブロックのページ（pages of the block）内に格納される。各ページは別個に読み出し又は書き込みが可能であり、また、ブロック内のページは一括削除が可能である。
【0048】
いくつかの実装例では、ブロックはいくつかのサブブロックに分割され得る。各サブブロックは、１つ以上のページを含み得る。サブブロック内の各ページは、別個に読み出し又は書き込み可能である。各サブブロック内の１つ以上のページは、一括削除が可能である。いくつかの実装例では、メモリ装置１１６は１つ以上のダイを含む。各ダイは、メモリチップであり得る。また、該チップ上にはいくつかのメモリアレイと周辺回路が含まれ得る。メモリアレイは、いくつかの平面を含み得る。各平面はメモリセルの物理ブロックをいくつか含み得る。各物理ブロックは、いくつかのデータセクタを格納し得るメモリセルページをいくつか含み得る。例えば、図１Ａのコントローラ１１２等のメモリコントローラ等によって、スーパーブロックを指定して異なる平面からの少なくとも１つの物理ブロックを組み合わせることができる。スーパーブロック内の各物理ブロックは異なる平面からのものであり、即ち、任意の平面はスーパーブロック内において１つよりも多くのブロックを提供し得ないということである。スーパーブロック（super block）はいくつかのスーパーページ（super page）を含み、各スーパーページは、スーパーブロック内の対応する複数の物理ブロックからの複数のページを組み合わせる。スーパーページ内の各ページは、その対応する物理ブロック内のそれと同じページ番号を有し得る。スーパーページは、同時にプログラミングされるスーパーページ内の全ページを伴ってプログラミングされ得る。
【0049】
メモリセルは、削除状態及び１つ以上のプログラミング済み状態を含むいくつかの状態を、表し得る。例えば、いくつかの例では、メモリセルは単一レベルセル（ＳＬＣ、single-level cell）であり、１ビットを格納でき、削除状態（ＥＲ）とプログラミング済み状態（Ａ）とを含む２つの状態を表すことができる。１つのワード線内のメモリセルは、１つのページを構成し得る。いくつかの例では、メモリセルは多レベルセル（ＭＬＣ、multi-level cell）である。例えば２レベルセルは２ビットを格納でき、削除状態（ＥＲ）と３つのプログラミング済み状態（Ａ、Ｂ、及びＣ）とを含む４つの状態を表すことができる。１つのワード線内のメモリセルは、２つのページを構成し得る。いくつかの例では、メモリセルは３重レベルセル（ＴＬＣ、triple-level cell）であって、３ビットを格納でき、削除状態（ＥＲ）と７つのプログラミング済み状態（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧ）とを含む８つの状態を表すことができる。１つのワード線内のメモリセルは、３つのページを構成し得る。諸状態は次第に高められた電圧範囲を有し得るところ、削除状態は最低の電圧範囲を有する。
【0050】
図１Ｂは、メモリ装置１１６が２Ｄメモリである場合の２Ｄメモリブロック１４０の構成の例を示す。ブロック１４０は、列ビット線（column bit line）ＢＬ０、ＢＬ１、．．．、ＢＬｎー１、ＢＬｎに直列で接続されて複数のセルストリング１４４を形成し、また、行ワード線（row word line）ＷＬ０、ＷＬ１、．．．、ＷＬｎー１、ＷＬｎに直列で接続されて複数のセルページ１４２を形成するメモリセル１４１を含む。
【0051】
ブロック内の各メモリセルは、ゲートとドレインとソースとドレイン及びソースの間で定義されたチャネルとを含む。各メモリセルは、ワード線とビット線との間の交差点に配置され、ゲートはワード線に接続されており、ドレインはビット線に接続されており、また、ソースはソース線に接続されておりそして該ソース線は共通接地に接続される。いくつかの例では、フラッシュメモリセルのゲートは、制御ゲートとフローティングゲートとを含むデュアルゲート構造を有し、フローティングゲートは２つの酸化層間に吊られてセルをプログラミングする電子をトラップする。
【0052】
セルストリング１４４は、全てが直列で接続されるいくつかのメモリセル１４１、ストリング選択トランジスタ（ＳＳＴ、string select transistor）１４３、及び接地選択トランジスタ（ＧＳＴ、ground select transistor）１４５を含み得る。ＳＳＴ１４３のゲートは、ストリング選択線（ＳＳＬ）１４６に接続される。異なるストリングにおけるＳＳＴ１４３のゲートは、同じＳＳＬに接続される。メモリセル１４１のゲートは、ワード線ＷＬ０、ＷＬ１、．．．、ＷＬｎー１、ＷＬｎにそれぞれ接続される。セルストリング１４４又はメモリセル１４１は、ＧＳＴ１４５を介して共通ソース線（ＣＳＬ）１４９に接続される。ＣＳＬ１４９は、接地又は電圧供給源に接続され得る。ＧＳＴ１４５のゲートは、接地選択線（ＧＳＬ）１４８に接続される。異なるストリング１４４におけるＧＳＴ１４５のゲートは、同じＧＳＬ１４８に接続される。
【0053】
セルページ１４２は、複数のメモリセル１４１に接続され得る。セルページ１４２におけるメモリセル１４１のゲートは、それぞれのワード線（ＷＬ）に直列で結合される。ワード線に入力電圧が印加された場合、入力電圧はセルページ１４２におけるメモリセル１４１のゲートにも印加される。読み取り操作でブロック１４０中の特定のセルページ１４２を読み取るために、特定のセルページ１４２に対応するワード線により低い読み出し電圧が印加される。一方で、ブロック１４０中の他のセルページにより高い読み出し電圧が印加される。
【0054】
図１Ｃは、（図１Ａに示される）メモリ装置１１６が３Ｄメモリである場合の３Ｄメモリブロック１５０の例を示す。３Ｄメモリブロック１５０は、図１Ｂの２Ｄメモリブロック１４０のスタックを含み得る。メモリセル１５７は、例えばＸＹＺ座標系等の３次元中に配置され、また、複数のセルページ１５２（伝導層又はワード線層）を形成するために複数のワード線に接続され、複数のセルストリング１５４を形成するために複数のビット線（例えば、BL<n>、 BL<n+1>）に接続される。セルページ１５２は例えばＸＹ平面内の層たり得るのであり、また、同一層上のメモリセル１５７は１つのワード線に結合されて同じ電圧とされ得る。各セルページ１５２は、例えばＸデコーダ（或いはスキャニングドライバ）等の駆動回路内の各々のコンタクトパッドに接続され得る。
【0055】
セルストリング１５４は、Ｚ方向に沿って垂直に直列で接続される複数のメモリセル１５７を含み、メモリセルはストリング選択線（ＳＳＬ）１５６に結合されるＳＳＴとして構成され得る。また、メモリセルは接地選択線（ＧＳＬ）１５８に結合されるＧＳＴとして構成されてよい。セルストリング１５４は、例えばデータドライバ等の１つ以上のドライバに接続される。メモリセル１５７のセルストリング１５４は、接地選択トランジスタ（ＧＳＴ）を介して共通ソース線（ＣＳＬ）１５９に接続される。ＣＳＬ１５９は、３Ｄメモリの基材上に形成された伝導層（或いは複数の伝導線）とされ得る。ＣＳＬ１５９は、接地又は電圧供給源に接続され得る。
【0056】
図２Ａは、例示的なメモリ装置２００について示す概略図である。メモリ２００は、図１Ａのメモリ装置１１６として実装され得る。メモリ装置２００はメモリセルアレイ２１０を含む。メモリセルアレイ２１０は、例えば図１Ｂのメモリセル１４１や図１Ｃのメモリセル１５７等のいくつかの行ワード線及びいくつかの列ビット線に直列で結合されるいくつかのメモリセルを含み得る。
【0057】
メモリセルは、記憶要素として構成されたメモリトランジスタを含み得る。メモリトランジスタは、シリコン-酸化物-窒化物-酸化物-シリコン（ＳＯＮＯＳ）トランジスタ、フローティングゲートトランジスタ、窒化物リードオンリーメモリ（ＮＲＯＭ）トランジスタ、又は電荷蓄積可能な任意の適切な不揮発メモリ金属-酸化物-半導体（ＭＯＳ）装置を含み得る。
【0058】
図２Ａに示すように、メモリ装置２００は、Ｉ／Ｏインタフェース２０２、制御ロジック２０４、ページバッファ回路２２０、及びキャッシュ回路２３０をさらに含み得る。Ｉ／Ｏインタフェース２０２は、データを（例えば、図１Ａの装置コントローラ１１２やホストコントローラ１２２等のコントローラから）受信するため又はメモリセルアレイ２１０からデータを出力するための複数の入出力ピン（或いはポート）を有し得る。例えば、Ｉ／Ｏインタフェース２０２は、８つのデータピン［７：０］を含み得る。メモリ装置２００は、Ｉ／Ｏインタフェース２０２を介して受信及び出力されたデータをバッファするように構成されたデータバッファをさらに含み得る。データバッファは、Ｉ／Ｏインタフェース２０２内に、キャッシュ回路２３０内に、又はＩ／Ｏインタフェース２０２とキャッシュ回路２３０との間に、収められることができる。データバッファは、いくつかのデータユニット（例えば、データレジスタ、データキュー（ＤＱ）、データラッチ、データキャッシュ、データモジュール、又は任意の適切な論理ユニット）を含み得る。
【0059】
メモリ装置２００は、Ｘデコーダ（或いは行デコーダ）２０６をさらに含み得るし、随意的にはＹデコーダをもさらに含み得る。各メモリセルは、各々のワード線を介してＸデコーダと結合され、各々のビット線２１５を介してＹデコーダと結合される。したがって、各々のワード線及び各々のビット線２１５を通じて、Ｘデコーダ２０６及びＹデコーダによって、リード操作又はライト操作のために、各メモリセルを選択することができる。
【0060】
ページバッファ回路２２０は、ビット線２１５を介してメモリセルアレイ２１０に結合されることができ、また、データバス２２５を介してキャッシュ回路２３０に結合されることができる。データバス２２５は、ページバッファ回路２２０及びキャッシュ回路２３０を介して結合され得る１つ以上の伝導性の線（例えば、メタルの線）を含み得る。ページバッファ回路２２０は、いくつかのページバッファを含み得る。各ページバッファは、データバス２２５に結合され得る。各ページバッファは、複数のラッチを含み得る。ラッチは、ページバッファ内の内部メタル配線（例えば、内部データバス線（ＩＤＬ、internal data-bus line））によって相互に伝導性を伴って接続され得る。内部メタル配線を介して、ページバッファ内のラッチ間でデータを転送することができる。データバス２２５及び／又は異なるページバッファ内のメタル配線を介して、異なるページバッファ内のラッチ間でデータを転送することができる。
【0061】
キャッシュ回路２３０は、データ格納用のいくつかのキャッシュを含み得るキャシュデータラッチ回路であり得る。各キャッシュは、データバス２２５に結合されることができる。各キャッシュは、キャッシュ内の内部メタル配線によって相互に伝導性を伴って接続され得る１つ以上のラッチを含み得る。内部メタル配線を介して、キャッシュ内の１つ以上のラッチ間でデータが転送され得る。データバス２２５及び／又は異なるキャッシュ内のメタル配線を介して、キャッシュ回路２３０内の異なるキャッシュ内のラッチ間でデータを転送することが可能である。データバス２２５を介して、キャッシュ回路２３０内のキャッシュ（又はラッチ）及びページバッファ回路２２０内のページバッファ（又はラッチ）間でデータを転送することも可能である。キャッシュ回路２３０は、データバス２３５を介して、Ｉ／Ｏインタフェース２０２に結合されることができる。データバス２３５は、キャッシュ回路２３０及びＩ／Ｏインタフェース２０２を介して結合され得る１つ以上の伝導性の線（例えば、メタル配線）を含み得る。
【0062】
いくつかの実施形態では、ページバッファは、メモリセルアレイ２１０内の１つ以上のメモリセルを接続する対応するビット線２１５と関連付けられるデータ線を介して、Ｙデコーダと、接続される。ページバッファは、対応するビット線上の電圧を制御して、対応するビット線２１５に結合されるメモリセルに対しての操作（例えば、リード、プログラム、削除）を行うように構成され得る。いくつかの実施形態では、プログラム又は削除操作に際して、キャッシュ回路２３０は、データバッファからのデータをキャッシュ回路２３０内の１つ以上のキャッシュ内に格納及び／又は１つ以上のキャッシュからのデータをページバッファ回路２２０内の１つ以上のページバッファへと出力するように構成される。リード操作に際して、キャッシュ回路２３０は、ページバッファ回路２２０の１つ以上のページバッファからのデータをキャッシュ回路２３０の１つ以上のキャッシュ内に格納及び／又は１つ以上のキャッシュからのデータをデータバッファへと出力するように構成される。
【0063】
図２Ａに示されるように、制御ロジック２０４は、メモリ装置２００内のコンポーネントに結合されることができ、コンポーネントにはＩ／Ｏインタフェース２０２、Ｘデコーダ２０６（並びに随意的にはＹデコーダ）、ページバッファ回路２２０、及びキャッシュ回路２３０が含まれる。制御ロジック２０４は、コマンド、アドレス情報、及び／又はデータを、Ｉ／Ｏインタフェース２０２を介して、例えば図１Ａの装置コントローラ１１２又はホストコントローラ１２２等のコントローラから、受信するように構成されることができる。制御ロジック２０４は、コマンド、アドレス情報、及び／又はデータを処理して、例えば、（例えば、メモリセルアレイ２１０内のブロック／ページの）物理アドレス情報を生成することもできる。制御ロジック２０４は、例えば複数のロジック、回路、及び／又はコンポーネントを統合する集積回路を含み得る。いくつかの実装例では、制御ロジックは、データレジスタ、ＳＲＡＭバッファ、アドレス生成器、モードロジック、状態マシンの少なくとも１つを含む。モードロジックは、読み出し又は書き込み操作があるかを決定して、該決定の結果を状態マシンに提供するように構成され得る。
【0064】
読出し操作の際、状態マシンは、電圧生成器及びページバッファ回路２２０に制御信号を提供することができる。電圧生成器は、メモリセル選択のために、読み出し電圧をＸデコーダ２０６及びＹデコーダに提供することができる。ページバッファは、被選択メモリセル内に格納されたデータビット（「１」又は「０」）を表す小電力信号（例えば、電流信号）を、ページバッファ及び被選択メモリセルに結合されたビット線２１５を介して、検出することができる。検出アンプによって、小電力信号変動を認識可能な論理レベルに増幅でき、それによってメモリ装置２００の内外のロジックによってデータビットが正しく解釈可能となり得る。いくつかの実装例では、ページバッファ回路２２０又はキャッシュ回路２３０の少なくとも１つは、検出アンプ内に含まれる。データバッファは、増幅済み電圧を検出アンプから受信して、増幅済み電力信号をＩ／Ｏインタフェース２０２を介してメモリ装置２００外のロジックへと出力することができる。
【0065】
書き込み操作に際して、制御ロジック２０４内のデータレジスタはＩ／Ｏインタフェース２０２からの入力データを記録することができ、また、制御ロジック２０４内のアドレス生成器はメモリセルアレイ２１０の指定メモリセル内に入力データを格納するための対応する物理アドレスを生成することができる。アドレス生成器は、対応するワード線及びビット線を介して指定メモリセルを選択するように制御されるＸデコーダ２０６及びＹデコーダに接続され得る。ＳＲＡＭバッファは、電力が供給される限り、データレジスタからの入力データをそのメモリ内に保持することができる。状態マシンは、ＳＲＡＭバッファからの書き込み操作を処理でき、また、書き込み電圧をＸデコーダ２０６及び／又はＹデコーダに提供し得る電圧生成器に制御信号を提供し得る。Ｙデコーダは、入力データを指定メモリセル内に格納するために書き込み電圧をビット線（ＢＬ、bit line）に出力するように構成されることができる。
【0066】
図２Ｂは、図２Ａのメモリ装置２００内の入出力インタフェース２０２とキャッシュ回路２３０との間でのデータ転送について示す図である。図２Ｂに示されるように、メモリセルアレイ２１０は、ある方向において互いに隣り合って配置される複数のメモリセルサブアレイ（例えば、左サブアレイ２１２及び右サブアレイ２１４）を含み得る。
【0067】
Ｉ／Ｏインタフェース２０２は、複数の内部データバス２４５（例えば、複数の伝導線）を介して結合され得る、Ｉ／Ｏパッド２４２及びＩ／Ｏ制御回路２４０を含み得る。Ｉ／Ｏパッド２４２は、入力データの受信又は出力データの送信のための外部コントローラ（例えば、図１Ａの装置コントローラ１１２又はホストコントローラ１２２）に伝導性を伴って結合されるように構成される複数のデータピンを含み得る。例えば、図３Ａ、５Ａ、６Ａ、６Ｂ、７Ａ、又は８Ａに示されるＩ／Ｏ制御回路２４０は、Ｉ／Ｏパッド２４２を介して入力データを格納し、また、入力データをデータバス２３５（例えば、左データバス２３５ａ及び右データバス２３５ｂ）を介してキャッシュ回路２３０へと転送するように構成され得る。
【0068】
いくつかの実施形態では、データがメモリセルアレイ２１０内の左サブアレイ２１２内へと書き込み又はプログラミングされる場合、データを、内部データバス２４５を介し、複数のデータユニット（例えば、ＤＱ）内にデータを格納し得るＩ／Ｏ制御回路２４０内へと入力することができる。そして、図３Ａ又は図５Ａにて更なる詳細が示されるように、右から左へと向かう方向にてＩ／Ｏ制御回路２４０内の信号バス上で信号（例えば、右側に配置された右信号生成器によって生成されたクロック信号）を転送して、データユニットを発動して、格納済みデータを左データバス２３５ａを介してキャッシュ回路２３０へ転送することができる。そして、キャッシュ回路２３０は、格納済みデータを左サブアレイ２１２へと転送するように構成されることができ、そうすることによってデータ転送速度が向上し得る。
【0069】
同様に、データがメモリセルアレイ２１０内の右サブアレイ２１４内へと書き込み又はプログラミングされる場合、データを、内部データバス２４５を介し、複数のデータユニット内にデータを格納し得るＩ／Ｏ制御回路２４０内へと入力することができる。そして、図３Ａ又は図５Ａにて更なる詳細が示されるように、左から右へと向かう方向にてＩ／Ｏ制御回路２４０内の信号バス上で信号（例えば、左側に配置された左信号生成器によって生成されたクロック信号）を転送し、データユニットを発動して、右データバス２３５ｂを介して格納済みデータをキャッシュ回路２３０へと転送することができる。そして、キャッシュ回路２３０は、格納済みデータを右サブアレイ２１４へと転送するように構成されることができ、そうすることよってデータ転送速度が向上し得る。
【0070】
例示的な集積回路及び信号転送
図３Ａは、信号転送用の例示的集積回路３００について示す概略図である。集積回路３００は、半導体装置、例えば、図１Ａのメモリ装置１１６や図２Ａ～２Ｂのメモリ装置２００内にて実装され得る。半導体装置は、集積回路３００を含み得るＩ／Ｏインタフェース（例えば、図２Ａ～２ＢのＩ／Ｏインタフェース２０２）を含み得る。集積回路３００は、Ｉ／Ｏ制御回路（図２ＢのＩ／Ｏ制御回路２４０）、又はＩ／Ｏ制御回路及びＩ／Ｏパッド（例えば、図２ＢのＩ／Ｏパッド）の組合せであり得る。半導体装置は、データ転送用にデータバス（例えば、図２Ａのデータバス２３５又は図２Ｂのデータバス２３５ａ又は２３５ｂ）を介してＩ／Ｏインタフェースに結合されるキャッシュ回路（例えば、図２Ａ～２Ｂのキャッシュ回路２３０）を含み得る。半導体装置は、メモリセルアレイ（例えば、図２Ａ～２Ｂのメモリセルアレイ２１０）を含み得る。
図３Ａは、信号転送用の例示的集積回路３００について示す概略図である。集積回路３００は、半導体装置、例えば、図１Ａのメモリ装置１１６や図２Ａ～２Ｂのメモリ装置２００内にて実装され得る。半導体装置は、集積回路３００を含み得るＩ／Ｏインタフェース（例えば、図２Ａ～２ＢのＩ／Ｏインタフェース２０２）を含み得る。集積回路３００は、Ｉ／Ｏ制御回路（図２ＢのＩ／Ｏ制御回路２４０）、又はＩ／Ｏ制御回路及びＩ／Ｏパッド（例えば、図２ＢのＩ／Ｏパッド）の組合せであり得る。半導体装置は、データ転送用にデータバス（例えば、図２Ａのデータバス２３５又は図２Ｂのデータバス２３５ａ又は２３５ｂ）を介してＩ／Ｏインタフェースに結合されるキャッシュ回路（例えば、図２Ａ～２Ｂのキャッシュ回路２３０）を含み得る。半導体装置は、メモリセルアレイ（例えば、図２Ａ～２Ｂのメモリセルアレイ２１０）を含み得る。
【0071】
図３Ａに示されるように、集積回路３００は、データ（例えば、プログラミング又は書き込みされる入力データ）を格納するように構成された複数のデータキュー（ＤＱ）３１０を含む。集積回路３００は、各々が複数のＤＱ３１０に結合されるとともに信号（例えば、３０１ａ、３０１ｂ）を各ＤＱ３１０へと転送するように構成される信号バス３０４を、さらに含み得る。信号は、立ち上がりエッジ及び立ち下がりエッジを有する単一パルス又は周期的パルスを含み得るクロック信号たり得る。信号を用いて複数のＤＱ３１０をトリガして、複数のＤＱ３１０内に格納されたデータを外部へ、例えば、キャッシュ回路へ転送することができる。
【0072】
信号（例えば、３０１ａ、３０１ｂ）は、信号生成器（例えば、左信号生成器（ＹＣＬＫ＿ＧＥＮＬ）３０２ａ又は右信号生成器（ＹＣＬＫ＿ＧＥＮＲ）３０２ｂ）によって生成され得る。いくつかの実施形態では、信号生成器３０２ａ、３０２ｂは、集積回路３００内に含まれ得る。いくつかの実施形態では、信号生成器３０２ａ、３０２ｂは、半導体装置内に含まれるとともに集積回路３００に対して外部的に結合され得る。
【0073】
いくつかの例では、右信号生成器３０２ｂは、例えばキャッシュ回路に結合されたメモリセルアレイの左サブアレイ（例えば、図２Ｂの左サブアレイ２１２）にデータが格納されると決定したことに応答して、信号３０１ｂを生成して信号３０１ｂを右から左へ、信号バス３０４上でＤＱ３１０へ転送することができる。そして、ＤＱ３１０は、ＤＱ３１０内に格納されたデータを受信された信号３０１ｂに応じてキャッシュ回路へ転送でき、さらにキャッシュ回路はデータをメモリセルアレイへ、例えば、左サブアレイへ転送することができる。
【0074】
いくつかの例では、左信号生成器３０２ａは、例えばキャッシュ回路に結合されたメモリセルアレイの右サブアレイ（例えば、図２Ｂの右サブアレイ２１４）にデータが格納されると決定したことに応答して、信号３０１ａを生成して信号３０１ａを左から右へと信号バス３０４上でＤＱ３１０へと転送することができる。そして、ＤＱ３１０は、ＤＱ３１０内に格納されたデータを受信された信号３０１ａに応じてキャッシュ回路へ転送でき、さらにキャッシュ回路はデータをメモリセルアレイへ、例えば、右サブアレイへ転送することができる。
【0075】
いくつかの例では、複数のＤＱ３１０は、左信号生成器３０２ａの隣の左ＤＱ３１０と、右信号生成器３０２ｂの隣の右ＤＱ３１０とに分割され得る。左信号生成器３０２ａは信号３０１ａを左ＤＱ３１０へと送ることができ、該左ＤＱ３１０は左ＤＱ３１０内に格納されたデータを信号３０１ａに応じてキャッシュ回路へと転送でき、また、右信号生成器３０２ｂは信号３０１ｂを右ＤＱ３１０へと送信でき、該右ＤＱ３１０は右ＤＱ３１０内に格納されたデータを信号３０１ｂに応じてキャッシュ回路へと転送することができる。
【0076】
図３Ｂは、信号バス３０４を介してＤＱ３１０へと転送された信号（例えば、信号３０１ａ又は３０１ｂ）を用いてのデータ転送について示すタイミング図３５０である。例えば、書込み操作では、入力データは先ず８つのＤＱ、例えば、 ＤＱ[7:0]内に格納される。入力データは、いくつかのデータセット、例えば、Data0_[7:0]、 Data1_[7:0]、 Data2_[7:0]...を含み得る。データセットは８つのＤＱ内に逐次的に格納される。各データセットは８ビットを含むことができ、各ビットは８つのＤＱの対応するＤＱ内に格納され得る。そして、トリガとなる信号IODL_WCK（例えば、信号３０１ａ又は３０１ｂ）が生成されて信号バス３０４を介して各ＤＱへと転送される。そして、データバス、例えば、IODL[7:0]を用いてトリガ信号たるIODL_WCKに応じてデータをＤＱからキャッシュへと転送することができる。例えば、Ｔ１、例えば、トリガ信号IODL_WCKの第１の立ち上がりエッジにおいて、第１のデータセットたるData0_[7:0]がＤＱからデータバスへと転送される。時点Ｔ２、例えば、トリガ信号IODL_WCKの第２の立ち上がりエッジにおいて、第２のデータセットたるData1_[7:0]がＤＱからデータバスへと転送される。トリガ信号IODL_WCKにおいて第２の立ち上がりエッジは第１の立ち上がりエッジに続くのであり、第２のデータセットはＤＱ内の第１のデータに続くものである。
【0077】
いくつかの例では、信号バス３０４に沿った（例えば、ＤＱ０からＤＱ７への）信号転送経路では、信号（例えば、３０１ａ又は３０１ｂ）は大きなメタルローディング及び／又はゲートローディングにさらされ得る。すると、信号歪曲が惹起されて、ＤＱからのデータ転送が影響を受け得る。
【0078】
いくつかの実施形態では、図３Ａに示されるように、１つ以上のバッファ回路３２０を信号バス３０４に追加して駆動能力を増大させることができる。バッファ回路３２０は、１つ以上のｐ型トランジスタ（例えば、ＰＭＯＳ）及び１つ以上のｎ型トランジスタ（例えば、ＮＭＯＳ）を含み得る。異なる処理（例えば、異なるコーナー）及び温度下では、ｐ型トランジスタ及びｎ型トランジスタの駆動能力は異なり得るので、信号と関連付けられる立ち上がり遅延時間Ｔｒ及び立ち下がり遅延時間Ｔｆの間で大きな差違或いは変化が惹起され得る。そうすると、信号が歪み得る。
【0079】
図４は、立ち上がり遅延時間Ｔｒと立ち下がり遅延時間Ｔｆとの間の、(a) Tr = Tfの場合、(b) Tr > Tfの場合、及び(c) Tr < Tfの場合といった異なる関係下での例示的な被転送信号について示す図である。立ち上がり遅延時間Ｔｒは、２つの隣り合う信号の立ち上がりエッジ間で定義された期間であり（例えば、IODL_WCK_R及びIODL_WCK_M又はIODL_WCK_M及びIODL_WCK_L）、立ち下がり遅延時間Ｔｆは２つの隣り合う信号の立ち下がりエッジ間で定義された期間である。例えば、図３Ａに示されるように、信号３０１ｂは、信号バス３０４を介して右信号生成器３０２ｂからＤＱ３１０へと転送される。被転送信号は、信号バス３０４に沿った異なる位置において、対応するプロファイル、例えば、信号バス３０４の右側におけるIODL_WCK_R、信号バス３０４の中程におけるIODL_WCK_M、及び信号バス３０４の左側におけるIODL_WCK_Lを有し得る。
【0080】
信号が信号バス３０４上で歪められていない場合、図４の（ａ）に示されるように、立ち上がり遅延時間Ｔｒ（例えば、IODL_WCK_R及びIODL_WCK_Mの信号の立ち上がりエッジ間のそれ）は立ち下がり遅延時間Ｔｆ（例えば、IODL_WCK_R及びIODL_WCK_Mの信号の立ち下がりエッジ間）と実質的に同一である。したがって、入力信号であるIODL_WCK_Rは、信号幅Ｔｉｎ、例えば信号の立ち上がりエッジの中間及び立ち下がりエッジの中間の間であり得るのであり、号幅Ｔｉｎは出力信号たるIODL_WCK_Lの信号幅たるＴｏｕｔと実質的に同一であり得る。
【0081】
信号が信号バス３０４上で歪められる場合、立ち上がり遅延時間Ｔｒは立ち下がり遅延時間Ｔｆ（例えば、Tr > Tf又はTr < Tf）と異なり得る。いくつかの場合、立ち上がり遅延時間Ｔｒが立ち下がり遅延時間Ｔｆよりも大きい場合（例えば、Tr > Tf）、信号の信号幅が信号バス３０４上で次第に小さくなり得る。例えば、図４の（ｂ）に示されるように、入力信号たるIODL_WCK_Rの信号幅Ｔｉｎは、中間信号たるIODL_WCK_Mの信号幅より大きいものであり得るのであり、IODL_WCK_Mの信号幅は出力信号たるIODL_WCK_Lの信号幅たるＴｏｕｔよりも大きいものであり得る。対照的に、一部の場合では、立ち上がり遅延時間Ｔｒが立ち下がり遅延時間Ｔｆよりも小さい場合（例えば、Tr < Tf）、信号の信号幅が信号バス３０４上で次第に大きくなり得る。例えば、図４の（ｃ）に示されるように、入力信号たるIODL_WCK_Rの信号幅Ｔｉｎは、中間信号たるIODL_WCK_Mの信号幅より小さいものであり得るのであり、IODL_WCK_Mの信号幅は出力信号たるIODL_WCK_Lの信号幅たるＴｏｕｔよりも小さいものであり得る。
【0082】
本開示の実装例は半導体装置内にて信号転送を管理するための方法、システム、装置、回路、及び手法を提供する。信号転送の管理は、例えば、半導体装置内のデータユニットへの信号経路にて複数回にわたって信号を反転させて信号と関連付けられる立ち上がり遅延時間と立ち下がり遅延時間との間の差異を補償することによってなされる。これによって信号経路上の信号の歪みを実効的に減じ、半導体装置内での信号転送即ちデータ転送を向上させることが可能となる。以下において詳述するように、信号は複数回反転され得る。信号の反転は、反転制御信号を伴っていくつかの反転ユニット（例えば、論理インバータ、ＸＮＯＲ、ＸＯＲ）によって、又は奇数個の論理インバータを伴うバッファ回路によってなされ得るのであり、反転ユニットやバッファ回路はデータユニットへの信号経路上（例えば、信号バス上に及び／又は信号バスとデータユニットとの間に）に配置される。
【0083】
図５Ａは、信号反転に関して逆バッファを用いる信号転送管理のための例示的集積回路５００について示す概略図である。図３Ａの集積回路３００と同様に、集積回路５００は、半導体装置（例えば、図１Ａのメモリ装置１１６や図２Ａ～２Ｂのメモリ装置２００）内にて実装され得る。半導体装置は、集積回路５００を含み得るＩ／Ｏインタフェース（例えば、図２Ａ～２ＢのＩ／Ｏインタフェース２０２）を含み得る。集積回路５００は、Ｉ／Ｏ制御回路（図２ＢのＩ／Ｏ制御回路２４０）、又はＩ／Ｏ制御回路及びＩ／Ｏパッド（例えば、図２ＢのＩ／Ｏパッド）の組合せであり得る。半導体装置は、データ転送用にデータバス（例えば、図２Ａのデータバス２３５又は図２Ｂのデータバス２３５ａ又は２３５ｂ）を介してＩ／Ｏインタフェースに結合されるキャッシュ回路（例えば、図２Ａ～２Ｂのキャッシュ回路２３０）を含み得る。半導体装置は、メモリセルアレイ（例えば、図２Ａ～２Ｂのメモリセルアレイ２１０）を含み得る。
【0084】
図５Ａに示されるように、そして図３Ａの集積回路３００と同様に、集積回路５００は複数のデータキュー（ＤＱ）を含むのであり、データキューはＤＱ５２０と総称され、個別的にはＤＱ５２０と呼ばれる。例えば、８つのＤＱ（５２０－０、５２０－１、．．．、５２０－７）が図５Ａに示される。もっとも、より多くの又はより少ない個数のＤＱを集積回路５００に含めることが可能である。ＤＱ５２０は、プログラミング又は書き込みがなされるデータ（例えば、入力データ）を格納するように構成される。集積回路５００は、複数のＤＱ５２０の各々に結合された信号バス５０２（例えば、図３Ａの信号バス３０４）をさらに含み得るのであり、信号バス５０２は各ＤＱ５２０に信号（例えば、５０３－Ｌ、５０３－Ｒ）を転送するように構成される。信号は、単一パルス信号又は立ち上がりエッジ及び立ち下がりエッジを各々が有する周期的パルスを含み得るクロック信号たり得る。信号を用いて複数のＤＱ５２０をトリガして、複数のＤＱ５２０内に格納されたデータを外部へと（例えば、キャッシュ回路へと）転送することができる。
【0085】
信号（例えば、５０３－Ｌ、５０３－Ｒ）は、対応する信号生成器（例えば、左信号生成器（YACLK_GENL）５０４－Ｌ又は右信号生成器（YACLK_GENR）５０４－Ｒ）によって生成され得る。いくつかの実施形態では、図５Ａに示されるように、信号生成器５０４－Ｌ、 ５０４－Ｒは、集積回路５００内に含まれ得る。いくつかの実施形態では、信号生成器５０４－Ｌ、５０４－Ｒは、半導体装置内に含まれ得るのであり、集積回路５００に対して外部的に結合され得る。左信号生成器５０４－Ｌ及び右信号生成器５０４－Ｒはそれぞれ、左信号生成器３０２ａ及び右信号生成器３０２ｂと類似又は同一であり得る。
【0086】
いくつかの例では、右信号生成器５０４－Ｒは、例えばキャッシュ回路に結合されたメモリセルアレイの左サブアレイ（例えば、図２Ｂの左サブアレイ２１２）にデータが格納されと決定したことに応答して、信号５０３－Ｒ（例えば、図３Ａの信号３０１ｂ）を生成して信号５０３－Ｒを右から左へと信号バス５０２上でＤＱ５２０へと転送することができる。そして、ＤＱ５２０は、ＤＱ５２０内に格納されたデータを受信された信号５０３－Ｒに応じてキャッシュ回路へと転送でき、さらにキャッシュ回路はデータをメモリセルアレイへと（例えば、左サブアレイへと）転送することができる。いくつかの例では、左信号生成器５０４－Ｌは、例えばキャッシュ回路に結合されたメモリセルアレイの右サブアレイ（例えば、図２Ｂの右サブアレイ２１４）にデータが格納されると決定したことに応答して、信号５０３－Ｌを生成して信号５０３－Ｌを左から右へと信号バス５０２上でＤＱ５２０へと転送することができる。そして、ＤＱ５２０は、ＤＱ５２０内に格納されたデータを受信された信号５０３－Ｌに応じてキャッシュ回路へと転送でき、さらにキャッシュ回路はデータをメモリセルアレイへと（例えば、右サブアレイへと）転送することができる。いくつかの例では、複数のＤＱ５２０は、左信号生成器５０４－Ｌの隣の左ＤＱ５２０（例えば、５２０－７、５２０－６、５２０－５、５２０－４）と、右信号生成器５０４－Ｒの隣の右ＤＱ５２０（例えば、５２０－３、５２０－２、５２０－１、５２０－０）とに分割されることができる。左信号生成器５０４－Ｌは信号５０３－Ｌを左ＤＱ５２０へと送信でき、該左ＤＱ５２０は左ＤＱ５２０内に格納されたデータを信号５０３－Ｌに応じてキャッシュ回路へと転送でき、また、右信号生成器５０４－Ｒは信号５０３－Ｒを右ＤＱ５２０へと送信でき、該右ＤＱ５２０は右ＤＱ５２０内に格納されたデータを信号５０３－Ｒに応じてキャッシュ回路へと転送することができる。
【0087】
集積回路５００は、ＤＱ５２０への信号経路にて複数回信号（５０３－Ｌ又は５０３－Ｒ）を反転することによって信号と関連付けられる立ち上がり遅延時間と立ち下がり遅延時間との間の差異について補償するように構成され得る。いくつかの実施形態では、集積回路５００は、信号経路にて信号を複数回反転するように構成される複数の反転ユニットを含む。反転ユニットの各々は、信号を奇数回（例えば、１、３、５、．．．）反転するように構成されることができる。信号は２Ｎ回反転されることができ、ここでＮは整数である（例えば、１、２、３、．．．）。そうすることで、信号経路での隣接する信号の立ち上がり遅延時間と立ち下がり遅延時間との間の差違を補償でき、ＤＱ５２０によって受信された出力信号の信号幅が入力信号の信号幅と実質的に同一となるということが惹起され得る。
【0088】
いくつかの実施形態では、複数の反転ユニットは、信号バス５０２上に複数のバッファ回路５１０－１、５１０－２（バッファ回路５１０と総称され、個別的にはバッファ回路５１０と呼ばれる）を含む。バッファ回路５１０は図３Ａのバッファ回路３２０と類似することができ、信号バス５０２にて転送される信号に関して駆動性能を増強するように構成され得る。
【0089】
各バッファ回路５１０は、入力信号を奇数回反転するように構成されることができる。バッファ回路５１０は、トライステートバッファを反転させることによって得られる反転バッファ、インバータチェーンバッファ、又は論理ゲートバッファ、又は任意のタイプのバッファであり得る。いくつかの実施形態では、バッファ回路５１０は、右から左へと転送される入力信号（例えば、信号５０３－Ｒ）を１回反転させるように構成される第１の論理インバータ５１２を含む。いくつかの実施形態では、バッファ回路５１０は、左から右へと転送される別の入力信号（例えば、信号５０３－Ｌ）を１回反転させるように構成される第２の論理インバータ５１４を含む。論理インバータは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを伴う１組を含み得る。論理バッファは、直列で結合された２つの論理インバータを含み得る。
【0090】
いくつかの例では、図５Ａに示されるように、バッファ回路５１０は、第１の論理インバータ５１２及び第２の論理インバータ５１４を含み得る反転トライステートバッファ（TRI-BUFB）を含む。第１の論理インバータ５１２及び第２の論理インバータ５１４の各々は、対応する制御信号によって有効化（起動状態）又は無効化（停止状態）されることができるように構成されることができる。例えば、信号バス５０２上で信号５０３－Ｒが転送された場合、バッファ回路５１０－１、５１０－２内の第１の論理インバータ５１２は有効化されて（起動状態）、バッファ回路５１０－１、５１０－２内の第２の論理インバータ５１４は無効化される（停止状態）。同様に、信号バス５０２上で信号５０３－Ｌが転送された場合、バッファ回路５１０－１、５１０－２内の第２の論理インバータ５１４は有効化されて（起動状態）、バッファ回路５１０－１、５１０－２内の第１の論理インバータ５１２は無効化される（停止状態）。
【0091】
信号と関連付けられる立ち上がり遅延時間と立ち下がり遅延時間との間の差を補償することによって信号の歪みを減じるために、信号を１つ以上の反転ユニットによって２Ｎ回反転することができる。例示のために述べると、図５Ｂ～５Ｃに示されるように、以下の説明では、入力信号５０３－Ｒが信号バス５０２を解して右から左へと向かう方向５４１にてＤＱ５２０へと転送されると仮定する。
【0092】
以下において詳述するように、信号５０３－Ｒに対しては、信号バス５０２上の第１のバッファ回路５１０－１によって第１回目の反転を施し得るのであり、また、信号バス５０２上の第２のバッファ回路５１０－２によって又は信号バス５０２と対応するＤＱ５２０との間にて結合された追加の反転ユニットによって第２回目の反転を施し得る。例えば、IODL_WCK_M[7:0]はIODL_WCK_R[7:0]の反転信号たり得る。また、IODL_WCK_L[7:0]はIODL_WCK_M[7:0]の反転信号並びにIODL_WCK_R[7:0]の二重反転信号たり得る。
【0093】
バッファ回路（例えば、２つのバッファ回路５１０－１、５１０－２）は、信号バス５０２を複数のセグメント（例えば、３つのセグメント）に分割することができるのであり、また、ＤＱ５２０を対応するグループ（例えば、３つのグループ）に分けることができる。３つのグループには、バッファ回路５１０－１前の右グループ（例えば、ＤＱ５２０－０、５２０－１、５２０－２）と、２つのバッファ回路５１０－１、５１０－２間の中間グループ（例えば、ＤＱ５２０－３、５２０－４）と、バッファ回路５１０－２後の左グループ（例えば、ＤＱ５２０－５、５２０－６、５２０－７）とが含まれ得る。
【0094】
右グループ内のＤＱに関しては（例えば、５２０－０）、信号５０３－Ｒは、信号経路５３１にて右信号生成器５０４－ＲからＤＱ５２０－０へと転送される。信号経路５３１は、信号バス５０２の一部と、信号バス５０２及びＤＱ５２０－０の間の信号経路５３１の部分とを含み得る。信号経路５３１にはバッファ回路が無いため、信号５０３－Ｒを反転することは要さず、或いは信号経路５３１にて偶数回反転し得る。いくつかの例では、信号バス５０２とＤＱ５２０－０との間に論理バッファ５１６を結合しておくことができる。同様に、信号バス５０２とＤＱ５２０－１又は５２０－２との間に対応する論理バッファ５１６を結合しておくことができる。
【0095】
中間グループ内のＤＱに関しては（例えば、５２０－３）、信号５０３－Ｒは、信号経路５３３にて右信号生成器５０４－ＲからＤＱ５２０－３へと転送される。信号経路５３３は、信号バス５０２の一部と、信号バス５０２及びＤＱ５２０－３の間の信号経路５３３の部分とを含み得る。信号経路５３３条にバッファ回路が有るため、例えば図５Ｂ～５Ｃに示されるように、信号５０３－Ｒに対してはバッファ回路５１０－１によって第１回目の反転が施される。したがって、信号５０３－Ｒに対しては、信号バス５０２とＤＱ５２０－３との間で第２回目の反転をし得る。いくつかの例では、信号バス５０２とＤＱ５２０－３との間に論理インバータ５１８を結合しておくことができる。同様に、信号バス５０２とＤＱ５２０－４との間に対応する論理インバータ５１８を結合しておくことができる。
【0096】
左グループ内のＤＱに関しては（例えば、５２０－５）、信号５０３－Ｒは、信号経路５３５にて右信号生成器５０４－ＲからＤＱ５２０－５へと転送される。信号経路５３５は、信号バス５０２の一部と、信号バス５０２及びＤＱ５２０－５の間の信号経路５３５の部分とを含み得る。信号経路５３５上に２つのバッファ回路５１０－１、５１０－２が有るため、例えば図５Ｂ～５Ｃに示されるように、信号５０３－Ｒは、バッファ回路５１０－１、５１０－２内の第１の論理インバータ５１２によって逐次的に２回反転される。したがって、信号５０３－Ｒに対しては、反転することを要さないか、或いは、信号バス５０２とＤＱ５２０－５との間で偶数回の反転をし得る。いくつかの例では、信号バス５０２とＤＱ５２０－５との間に論理バッファ５１６を結合しておくことができる。同様に、信号バス５０２とＤＱ５２０－６又は５２０－７との間に対応する論理バッファ５１６を結合しておくことができる。
【0097】
図５Ｂは、図５Ａの集積回路５００での例示的な信号転送を示す。入力信号ＩＮＰＵＴ５４２（例えば、図５Ａの信号５０３－Ｒ）が、信号バス５０２上で右から左への方向５４１に向かって転送される。入力信号ＩＮＰＵＴ５４２は第１のバッファ回路５１０－０によって反転されて、第１の反転済み信号ＯＵＴＢ＿Ｍ５４４となる。第１の反転済み信号ＯＵＴＢ＿Ｍ５４４に対しては、信号バス５０２上の第２のバッファ回路５１０－２によって更なる反転を施し得るのであり（例えば、左グループ内のＤＱへと）、これによって該信号は第２の反転済み信号ＯＵＴＰＵＴ５４８となる。第１の反転済み信号ＯＵＴＢ＿Ｍ５４４に対しては、追加の論理インバータ５１８によって更なる反転を施し得るのであり（例えば、中間グループ内のＤＱへと）、これによって該信号は別の第２の反転済み信号ＯＵＴ＿Ｍ５４６となる。信号たるＯＵＴ＿Ｍ５４６及びＯＵＴＰＵＴ５４８は、入力信号ＩＮＰＵＴ５４２を２回反転することによって得られるのであり、例えば図５Ｃの（ａ）及び（ｂ）にて示されるように、実質的に同一のプロファイル（或いは波形）を有し得る。
【0098】
図５Ｃは、立ち上がりから立ち下がり遅延時間Ｔｒｆと立ち下がりから立ち上がり遅延時間Ｔｆｒとの間の 、(a) Trf > Tfrの場合、及び(b) Trf < Tfrの場合といった異なる関係下での、図５Ａ～５Ｂの集積回路５００を用いた際の例示的被転送信号について示す図である。立ち上がりから立ち下がり時間Ｔｒｆは、第１の信号の立ち上がりエッジと第１の信号の反転信号たる第２の信号の立ち下がりエッジとの間の期間として定義される（例えば、ＩＮＰＵＴ５４２及びＯＵＴＢ＿Ｍ５４４、又はＯＵＴＢ＿Ｍ５４４及びＯＵＴ＿Ｍ５４６又はＯＵＴＰＵＴ５４８）。立ち下がりから立ち上がり時間Ｔｆｒは、第１の信号の立ち下がりエッジと第１の信号の反転信号たる第２の信号の立ち上がりエッジとの間の期間として定義される（例えば、ＩＮＰＵＴ５４２及びＯＵＴＢ＿Ｍ５４４、又はＯＵＴＢ＿Ｍ５４４及びＯＵＴ＿Ｍ５４６又はＯＵＴＰＵＴ５４８）。
【0099】
上述のように、理想的な例では、ＴｒｆはＴｆｒと同一である。したがって、二重反転信号ＯＵＴ＿Ｍ５４６又はＯＵＴＰＵＴ５４８は、入力信号ＩＮＰＵＴ５４２と実質的に同一な信号幅を有し得る。信号バス５０２上でのメタルローディング及び／又はゲートローディング故に、及び／又はプロセスや温度変動下でのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの異なる駆動性能故に、入力信号ＩＮＰＵＴ５４２は歪んでいることがあり、また、ＴｒｆはＴｆｒと異なり得る。
【0100】
第１の例においては、立ち上がりから立ち下がり遅延時間Ｔｒｆが立ち下がりから立ち上がり遅延時間Ｔｆｒよりも大きい場合、即ち図５Ｃの（ａ）に示されるようにTrf > Tfrの場合、反転済み信号ＯＵＴＢ＿Ｍ５４４は入力信号ＩＮＰＵＴ５４２よりも小さな信号幅を有しており、また、２重反転信号ＯＵＴ＿Ｍ５４６又はＯＵＴＰＵＴ５４８は反転信号ＯＵＴＢ＿Ｍ５４４よりも大きな信号幅を有しる。同様に、第２の例においては、立ち上がりから立ち下がり遅延時間Ｔｒｆが立ち下がりから立ち上がり遅延時間Ｔｆｒよりも小さい場合、即ち図５Ｃの（ｂ）に示されるようにTrf < Tfrの場合、反転済み信号ＯＵＴＢ＿Ｍ５４４は入力信号ＩＮＰＵＴ５４２よりも大きな信号幅を有しており、また、２重反転信号ＯＵＴ＿Ｍ５４６又はＯＵＴＰＵＴ５４８は反転信号ＯＵＴＢ＿Ｍ５４４よりも小さな信号幅を有しる。
【0101】
その結果、（ａ）Trf > Tfr或いは（ｂ）Trf < Tfrのいずれの場合においても、入力信号ＩＮＰＵＴ５４２と二重反転信号ＯＵＴ＿Ｍ５４６又はＯＵＴＰＵＴ５４８との間の立ち上がりエッジはＴｒｆ及びＴｆｒの和と等しい遅延時間を有する。同様に、入力信号ＩＮＰＵＴ５４２と２重反転信号ＯＵＴ＿Ｍ５４６又はＯＵＴＰＵＴ５４８との間の立ち下がりエッジはＴｆｒ及びＴｒｆの和と等しい遅延時間を有する。即ち、ＴｒｆとＴｆｒとで相互に補償することができる。入力信号ＩＮＰＵＴ５４２並びに二重反転信号ＯＵＴ＿Ｍ５４６又はＯＵＴＰＵＴ５４８の立ち上がりエッジ間の遅延時間は、入力信号ＩＮＰＵＴ５４２並びに二重反転信号ＯＵＴ＿Ｍ５４６又はＯＵＴＰＵＴ５４８の立ち下がりエッジ間の遅延時間と、同一である。したがって、二重反転信号ＯＵＴ＿Ｍ５４６又はＯＵＴＰＵＴ５４８の信号幅Ｔｏｕｔは、入力信号ＩＮＰＵＴ５４２の信号幅Ｔｉｎと実質的に同一となり得る。二重反転によってＴｒｆとＴｆｒとの間の差が補償される。
【0102】
信号と関連付けられる立ち上がり遅延時間と立ち下がり遅延時間との間の差を補償するために、信号を信号経路にて２Ｎ回反転することが可能であり、ここでＮは整数とする。信号経路に沿った信号バス上の奇数個のバッファ回路を介して信号を転送する場合、信号を奇数回反転するように構成された追加の反転ユニット（inverting unit）を、信号バスと対応するターゲットユニット（例えば、ＤＱ５２０－３、５２０－４）との間に追加することができる。バッファ回路は、論理インバータ（例えば、図５Ａの論理インバータ５１２）を含み得る。追加の反転回路（inverting circuit）は、論理インバータ（例えば、図５Ａの論理インバータ５１８）、図６Ａに示されるＸＮＯＲロジック、又は図６Ｂに示される反転制御信号を伴うＸＯＲロジック、又は図７Ａ～７Ｂに示される奇数個の論理インバータを伴うバッファ回路であり得る。
【0103】
信号経路に沿った信号バス上の偶数個のバッファ回路を介して信号を転送する場合、追加の反転ユニットは不要であり、信号バスと対応するターゲットユニット（例えば、ＤＱ５２０－５、５２０－６、５２０－７）との間に偶数個の反転ユニットを結合することができる。例えば、信号バスと対応するターゲットユニットとの間に、論理バッファ（例えば、図５Ａの論理バッファ５１６）、図６Ａ～６Ｂに示されるＸＯＲロジック、又は図７Ａ～７Ｂに示される偶数個の論理インバータを有するバッファ回路を、追加することができる。
【0104】
信号バス上に何らのバッファ回路を伴わずに例えばＤＱ５２０－０、５２０－１、５２０－２へと信号経路にて転送される信号は、偶数個のバッファ回路を介して信号が転送される場合のそれと類似し得る。信号バスと対応するターゲットユニットとの間に、論理バッファ（例えば、図５Ａの論理バッファ５１６）、図６Ａ～６Ｂに示されるＸＯＲロジック、又は図７Ａ～７Ｂに示される偶数個の論理インバータを有するバッファ回路を、追加することができる。
【0105】
図６Ａは、信号反転に関してＸＮＯＲ及びＸＯＲロジック（或いは論理ゲート）を用いる信号転送管理用の別の例示的集積回路６００について示す概略図である。ＸＮＯＲロジック及びＸＯＲロジックの速度は近似するため、集積回路６００では図５Ａの集積回路５００で用いられる論理インバータと論理バッファとの間の速度差を減じることができ、信号転送に関してより優れた性能を達成することができる。
【0106】
集積回路６００は図５Ａの集積回路５００と似たものとし得る。もっとも、信号バス５０２とＤＱ５２０との間で論理バッファ５１６及び論理インバータ５１８を用いる集積回路５００とは異なり、図６Ａに示されるように、集積回路６００では（ＤＱへの信号がバッファ回路を介さないか偶数個のバッファ回路５１０を介して転送される場合）論理バッファ５１６の代わりにＸＯＲロジック６１０が用いられ、また、（ＤＱへの信号が奇数個のバッファ回路５１０を介して転送される場合）論理インバータ５１８の代わりにＸＮＯＲ６２０が用いられる。
【0107】
図６Ａに示されるように、ＸＯＲロジック６１０の第１の入力は信号バス５０２に結合されており、また、信号バス５０２を介して転送された（transferred through）信号を受信するように構成されており、また、ＸＯＲロジック６１０の第２の入力は「０」ビットに対応する低電圧レベル６１１に結合される。同様に、ＸＮＯＲロジック６２０の第１の入力は信号バス５０２に結合されており、また、信号バス５０２から転送された（transferred from）信号を受信するように構成されており、また、ＸＮＯＲロジック６２０の第２の入力も「０」ビットに対応する低電圧レベルに結合される。このようにして、ＸＯＲロジック６１０は信号を反転せず、他方でＸＮＯＲロジック６２０は信号を１回反転し得る。
【0108】
図６Ｂは、信号反転に関してＸＯＲロジックを用いる信号転送管理用の別の例示的集積回路６３０について示す概略図である。（例えば、ＤＱ５２０の中間グループでの）信号反転のためにＸＮＯＲロジックを用いる代わりに、集積回路６３０は、（例えば、「１」ビットに対応する高電圧レベルの）反転制御信号６３１を受信する第２の入力を有するＸＯＲロジック６１０'を用いる。このようにして、ＸＯＲロジック６１０'は、反転制御信号６３１を伴って、ＸＮＯＲロジック６２０と同様に信号を１回反転することができる。集積回路６３０は同じタイプのＸＯＲロジックのみ用いる故に、２つの異なるタイプのロジック（ＸＯＲ及びＸＮＯＲ）を用いる集積回路６００と比して、集積回路６３０は速度差をさらに減じ得る。
【0109】
いくつかの実施形態では、集積回路はＸＮＯＲロジックのみを用いて信号転送を管理することができる。例えば、ＸＮＯＲロジック６２０は「１」ビットに対応する高電圧レベルを受信する第２の入力を有し得るのであり、また、信号を反転はせず、ＸＯＲロジック６１０を代替するために（例えば、ＤＱ５２０の左グループ又は右グループのために）用いることができ、「０」ビットに対応する低電圧レベルを受信する第２の入力を有する（図６Ａ～６Ｂ）。
【0110】
図７Ａは、信号反転にＳ２Ｄバッファ７１０－０、７１０－１、７１０－２、７１０－３、７１０－４、７１０－５、７１０－６、７１０－７（これらはＳ２Ｄバッファ７１０と総称され、個別的にはＳ２Ｄバッファ７１０と呼ばれる）を用いて信号転送を管理するための別の例示的集積回路７００について示す概略図である。Ｓ２Ｄバッファ７１０は、図５Ａの論理バッファ５１６及び論理インバータ５１８を代替するために用いられ得る。
【0111】
図７Ｂは、例示的なＳ２Ｄバッファ７１０について示す概略図である。図７Ｂに示されるように、Ｓ２Ｄバッファ７１０は、入力Ｓ７１１及び２つの出力ＤＢ７１３及びＤ７１５を有する。Ｓ２Ｄバッファ７１０は、入力Ｓ７１１と出力ＤＢ７１３との間に奇数個（例えば、３個）の論理インバータ７１２を含み、また、入力Ｓ７１１と出力Ｄ７１５との間に偶数個（例えば、２個）の論理インバータ７１２を含む。したがって、ＤＱ５２０に結合された出力としてのＤＢ７１３を有するＳ２Ｄバッファ７１０は、入力信号を奇数回反転でき、図５Ａの論理インバータ５１６を代替するために用いることができる。したがって、ＤＱ５２０に結合された出力としてのＤ７１５を有するＳ２Ｄバッファ７１０は、入力信号を偶数回反転でき、図５Ａの論理バッファ５１８を代替するために用いることができる。
【0112】
図７Ｂに示されるように、入力Ｓ７１１から出力ＤＢ７１３への経路は、速度差について補償するために、入力Ｓ７１１から出力Ｄ７１５との間への経路よりも１つ多い論理インバータ７１２を含む。いくつかの実施形態では、Ｓ２Ｄバッファ７１０は、入力Ｓ７１１から出力Ｄ７１５への経路にて隣接する論理インバータ５１６間のノード７１７に結合されたキャパシタ７１６を含み得る。したがって、集積回路７００は、Ｓ２Ｄバッファ７１０を用いることによって、図５Ａの集積回路５００内の論理インバータと論理バッファとの間での速度差を減じ得るのであり、それによってより優れた信号転送性能を達成することができる。
【0113】
例えば、図７Ａに示されるように、集積回路７００は、信号バス５０２と第１の信号経路での第１のデータユニット（例えば、データユニット５２０－０）との間で結合された第１のバッファ回路（例えば、Ｓ２Ｄバッファ７１０－０）と、信号バスと第２の信号経路での第２のデータユニット（例えば、データユニット５２０－３）との間で結合された第２のバッファ回路（例えば、Ｓ２Ｄバッファ７１０－３）とを含む。第１のバッファ回路及び第２のバッファ回路の各々は、入力Ｓ７１１と、第１の出力Ｄ７１５と、第２の出力ＤＢ７１３とを含む。偶数個のインバータ７１２が入力Ｓ７１１と第１の出力Ｄ７１５との間に結合されて、奇数個のインバータ７１２が入力Ｓ７１１と第２の出力ＤＢ７１３との間に結合される。第１のバッファ回路（例えば、Ｓ２Ｄバッファ７１０ー０）の入力７１１は信号バスに結合されることができ、また、第１のバッファ回路（例えば、Ｓ２Ｄバッファ７１０ー０）の第１の出力Ｄ７１５は第１のデータユニット（例えば、データユニット５２０－０）に結合されることができる。第２のバッファ回路（例えば、Ｓ２Ｄバッファ７１０ー３）の入力７１１は信号バスに結合されて、また、第２のバッファ回路（例えば、Ｓ２Ｄバッファ７１０ー３）の第２の出力ＤＢ７１３は第２のデータユニット（例えば、データユニット５２０－３）に結合される。いくつかの実施形態では、第１のバッファ回路及び第２のバッファ回路の各々は、偶数個のインバータの内の隣接インバータ間のノードに結合された少なくとも１つのキャパシタ（例えば、図７Ｂのキャパシタ７１６）をさらに含む。
【0114】
上述のように、信号バス（例えば、図５Ａの５０２）上でのｎ個のバッファ回路（例えば、図５Ａの５１０）は、信号バスを、ｎ＋１群のデータユニットに対応し得る（例えば、図５ＡのＤＱ５２０）ｎ＋１個のセグメントに分けることができる。ここでｎは整数である。例えば、図５Ａに示されるように、ｎ＝２の場合には、信号バス５０２は３つのセグメントに分けられて、ＤＱ５２０は３つのグループ（例えば、左グループ、中間グループ、及び右グループ）に分けられる。
【0115】
図８Ａは、信号反転に関してバッファ回路を用いる信号転送管理のための例示的集積回路８００について示す概略図である。２個のバッファ回路（ｎ＝２）を含む集積回路５００に比して、集積回路８００は４個のバッファ回路８１０－１、８１０－２、８１０－３、８１０－４（ｎ＝４）を含む（これらはバッファ回路８１０と総称され、個別的にはバッファ回路８１０と呼ばれる）。各バッファ回路８１０は、図５Ａのバッファ回路５１０と似るかそれと同一であり得る。
【0116】
入力信号ＩＮＰＵＴ８３０（例えば、図５Ａの信号５０３－Ｒ）が信号バス８０２（例えば、図５Ａの信号バス５０２）上で右から左への方向８３１に沿っていくつかのモジュール８２０（例えば、図５ＡのＤＱ５２０）へと向かって転送される。入力信号ＩＮＰＵＴ８３０は、信号バス８０２上の４つのバッファ回路８１０によって逐次的に反転されることができる。例えば、ＯＵＴＢ＿Ｍ１ ８３２はＩＮＰＵＴ８３０の反転信号であり、ＯＵＴ＿Ｍ ８３４はＯＵＴＢ＿Ｍ１ ８３２の反転信号又はＩＮＰＵＴ８３０の２重反転信号であり、ＯＵＴＢ＿Ｍ２ ８３６はＯＵＴ＿Ｍ ８３４の反転信号又はＩＮＰＵＴ８３０の３重反転信号であり、ＯＵＴＰＵＴ８３８はＯＵＴＢ＿Ｍ２ ８３６の反転信号又はＩＮＰＵＴ８３０の４重反転信号である。
【0117】
４つのバッファ回路８１０は、信号バス８０２を５つのセグメントに分けることができ、これらは５つのグループのモジュール８２０に対応する（例えば、ある方向８３１における第１のグループ、第２のグループ、第３のグループ、第４のグループ、及び第５のグループ）。信号と関連付けられる立ち上がり遅延時間と立ち下がり遅延時間との間の差を補償するために、信号を信号経路にて２Ｎ回反転することができるのであり、ここでＮは整数とする。信号が信号バス８０２上の奇数個のバッファ回路を介して信号経路に沿って転送される場合、信号バスと対応するモジュール（例えば、第２のグループ又は第４のグループ内の任意のモジュール）との間に論理インバータ８１８を追加し得る。信号がバッファ回路を介さずに転送される又は信号経路に沿って信号バス８０２上の偶数個のバッファ回路８１０を介して転送される場合、論理バッファ８１６を、信号バスと対応するモジュール（例えば、第１のグループ、第３のグループ、又は第４のグループ内の任意のモジュール８２０）との間に追加することができる。
【0118】
図８Ｂは、立ち上がりから立ち下がり遅延時間Ｔｒｆと立ち下がりから立ち上がり遅延時間Ｔｆｒとの間の(a) Trf > Tfrの場合、及び(b) Trf < Tfrの場合といった異なる関係下での、図８Ａの集積回路８００を用いた際の例示的被転送信号（ＩＮＰＵＴ８３０、ＯＵＴＢ＿Ｍ１ ８３２、ＯＵＴ＿Ｍ ８３４、ＯＵＴＢ＿Ｍ２ ８３６、及びＯＵＴＰＵＴ８３８）について示す図である。
【0119】
図８Ｂに示されるように、どちらの場合であっても、Ｔｒｆ及びＴｆｒは、信号が偶数回反転された後に互いに補償し得る。ＩＮＰＵＴ８３０及びＯＵＴＰＵＴ８３８（４重反転信号）の立ち上がりエッジ間の遅延時間はTrf + Tfr + Trf + Tfrの和であり、また、ＩＮＰＵＴ８３０及びＯＵＴＰＵＴ８３８（４重反転信号）の立ち下がりエッジ間の遅延時間はTfr + Trf + Tfr + Trfの和である。即ち、立ち上がりエッジ間の遅延時間は、立ち下がりエッジ間の遅延時間と同一である。したがって、信号ＯＵＴＰＵＴ８３８の信号幅Ｔｏｕｔは、入力信号ＩＮＰＵＴ８３０の信号幅Ｔｉｎと実質的に同一となり得る。
【0120】
例示的処理
図９は、半導体装置内での信号転送管理用の例示的処理９００について示すフローチャート図である。集積回路は、半導体装置（例えば、図１Ａのメモリ装置１１６や図２Ａ～２Ｂのメモリ装置２００）内にて実装され得る。半導体装置は、集積回路を含み得るＩ／Ｏインタフェース（例えば、図２Ａ～２ＢのＩ／Ｏインタフェース２０２）を含み得る。集積回路は、Ｉ／Ｏ制御回路（図２ＢのＩ／Ｏ制御回路２４０）、又はＩ／Ｏ制御回路及びＩ／Ｏパッド（例えば、図２ＢのＩ／Ｏパッド）の組合せであり得る。半導体装置は、データ転送用にデータバス（例えば、図２Ａのデータバス２３５又は図２Ｂのデータバス２３５ａ又は２３５ｂ）を介してＩ／Ｏインタフェースに結合されるキャッシュ回路（例えば、図２Ａ～２Ｂのキャッシュ回路２３０）を含み得る。半導体装置は、メモリセルアレイ（例えば、図２Ａ～２Ｂのメモリセルアレイ２１０）を含み得る。
図９は、半導体装置内での信号転送管理用の例示的処理９００について示すフローチャート図である。集積回路は、半導体装置（例えば、図１Ａのメモリ装置１１６や図２Ａ～２Ｂのメモリ装置２００）内にて実装され得る。半導体装置は、集積回路を含み得るＩ／Ｏインタフェース（例えば、図２Ａ～２ＢのＩ／Ｏインタフェース２０２）を含み得る。集積回路は、Ｉ／Ｏ制御回路（図２ＢのＩ／Ｏ制御回路２４０）、又はＩ／Ｏ制御回路及びＩ／Ｏパッド（例えば、図２ＢのＩ／Ｏパッド）の組合せであり得る。半導体装置は、データ転送用にデータバス（例えば、図２Ａのデータバス２３５又は図２Ｂのデータバス２３５ａ又は２３５ｂ）を介してＩ／Ｏインタフェースに結合されるキャッシュ回路（例えば、図２Ａ～２Ｂのキャッシュ回路２３０）を含み得る。半導体装置は、メモリセルアレイ（例えば、図２Ａ～２Ｂのメモリセルアレイ２１０）を含み得る。
【0121】
集積回路は、図３Ａの集積回路３００、図５Ａの集積回路５００、図６Ａの集積回路６００、図６Ｂの集積回路６３０、図７Ａ～７Ｂの集積回路７００、又は図８Ａの集積回路８００であり得る。いくつかの実施形態では、集積回路は、複数のデータユニット（例えば、図３ＡのＤＱ３１０、図５Ａ、６Ａ、６Ｂ、若しくは７ＡのＤＱ５２０、又は図８Ａのモジュール８２０）と、複数のデータユニットへの信号経路上（例えば、図５Ａの信号経路５３１、５３３、５３５）に配置された複数の反転ユニットとを含む。いくつかの実施形態では、反転ユニットは、信号を奇数回（例えば、１、３、５、．．．）反転するように構成され得る。例えば、反転ユニットは、論理インバータ（例えば、図５Ａ、６Ａ、６Ｂ、又は７Ａ～７Ｂの論理インバータ５１２、５１４、５１８）、ＸＮＯＲロジック（例えば、図６ＡのＸＮＯＲロジック６２０）、反転制御信号を伴うＸＯＲロジック（例えば、図６ＢのＸＯＲ６１０'）、又は奇数個の論理インバータを伴うバッファ回路（例えば、図７Ａ～７Ｂの、ＤＢを出力とするＳ２Ｄバッファ７１０）とすることができる。いくつかの実施形態では、反転ユニットは、信号を偶数回反転するように構成され得る。
【0122】
９０２では、複数のデータユニットの各々に結合される信号バスを介して、複数のデータユニットの各々へ、信号が送信される。信号バスは、図５Ａ、６Ａ、６Ｂ、７Ａ～７Ｂの信号バス５０２又は図８Ａの信号バス８０２であり得る。信号バスは、１つ以上の伝導性の線、例えばメタル線、を含み得る。信号は、図５Ａの信号５０３－Ｒ若しくは５０３－Ｌ、図５Ｂ～５Ｃの信号タル入力５４２、又は図８Ａ～８Ｂの入力８３０であり得る。いくつかの例では、信号は、各々が立ち上がりエッジと立ち下がりエッジとを有する周期的なパルスを含み得るクロック信号である。また、信号は単一パルス信号ともされ得る。
【0123】
９０４では、複数のデータユニットの各々について、データユニットへの対応する信号経路で信号が複数回反転されて、その結果、データユニットによって受信される多重反転信号の信号幅が、信号送信前の信号の信号幅と実質的に同一となる。対応する信号経路は、信号バスの部分を少なくとも含み得る。複数回の回数は２Ｎであり、Ｎは整数である（例えば、１、２、．．．）。多重反転信号は、信号を複数回反転させて得られた信号である。
【0124】
いくつかの実施形態では、複数の反転ユニットは、特定のデータユニット（例えば、図５Ａの５３５）への特定の信号経路（例えば、図５ＡのＤＱ５２０－５）上に逐次的に配された第１の反転ユニットと第２の反転ユニットとを含む。第１の反転ユニットは、図５Ａ、６Ａ、６Ｂ、若しくは７Ａのバッファ回路５１０－１又は図８Ａのバッファ回路８１０－１であり得る。第２の反転ユニットは、図５Ａ、６Ａ、６Ｂ、若しくは７Ａのバッファ回路５１０－２又は図８Ａのバッファ回路８１０－２、図５Ａの論理インバータ５１８、図６ＡのＸＮＯＲロジック６２０、図６ＢのＸＯＲロジック６１０'、又は図７Ａに示される、ＤＢを出力とするＳ２Ｄバッファ７１０であり得る。
【0125】
信号は、初期立ち上がりエッジと初期立ち下がりエッジとを含み得る。第１の反転ユニットは、信号について第１回目の反転をなして、第１の立ち下がりエッジと第１の立ち上がりエッジとを有する第１の反転信号（例えば、図５Ｂ若しくは５ＣのＯＵＴＢ＿Ｍ ５４４又は図８Ａ～８ＢのＯＵＴＢ＿Ｍ１ ８３２）を得るように構成され得る。第２の反転ユニットは、第１の反転信号について第２回目の反転をなして第２の立ち上がりエッジと第２の立ち下がりエッジとを有する第２の反転信号（例えば、図５Ｂ～５ＣのＯＵＴ＿Ｍ ５４６若しくは出力５４８、又は図８ＢのＯＵＴ＿Ｍ ８３４）を得るように構成され得る。第１の立ち上がりから立ち下がりの遅延時間Ｔｒｆ１は初期立ち上がりエッジと第１の立ち下がりエッジとによって定義され、第１の立ち下がりから立ち上がりの遅延時間Ｔｆｒ１は初期立ち下がりエッジと第１の立ち上がりエッジとによって定義され、第２の立ち下がりから立ち上がりの遅延時間Ｔｆｒ２は第１の立ち下がりエッジと第２の立ち上がりエッジとによって定義され、第２の立ち上がりから立ち下がりの遅延時間Ｔｒｆ２は第１の立ち上がりエッジと第２の立ち下がりエッジとによって定義される。Ｔｒｆ１はＴｆｒ１と異なることができ（例えば、Ｔｒｆ１＞Ｔｆｒ１又はＴｒｆ１＜Ｔｆｒ１）、また、Ｔｆｒ２はＴｒｆ２と異なることができる（Ｔｒｆ２＞Ｔｆｒ２又はＴｒｆ２＜Ｔｆｒ２）。Ｔｒｆ１とＴｆｒ２との和は、（例えば、図５Ｃ又は８Ｂに示すように）Ｔｆｒ１とＴｒｆ２との和と実質的に同一である。
【0126】
いくつかの実施形態では、複数のバッファリングユニットの各々は、入力信号を奇数回反転するように構成されることができる。信号経路は、第１の信号経路（例えば、図５Ａの経路５３５）を含み得る。第１の信号経路に沿って偶数個のバッファリングユニットが信号バス上にあり、信号バスと第１の信号経路に対応する第１のデータユニットとの間に追加の反転ユニットが結合されていないかそれらの間に偶数個の追加の反転ユニットが結合されることができる。例えば、論理バッファ（例えば、図５Ａの論理バッファ５１６又は図８Ａの論理バッファ８１６）又はＸＯＲロジック（図６Ａ～６ＢのＸＯＲロジック又は図７Ａ～７Ｂの、Ｄを出力とするＳ２Ｄバッファ７１０）を、信号バスと第１のデータユニットとの間に追加することができる。
【0127】
また、信号経路は、第２の信号経路（例えば、図５Ａの経路５３３）をも含み得る。第２の信号経路に沿って奇数個のバッファリングユニットが信号バス上にあることができ、信号バスと第２の信号経路に対応する第２のデータユニットとの間に奇数個の追加の反転ユニットが結合され得る。例えば、論理インバータ（例えば、図５Ａの論理インバータ５１８又は図８Ａの論理インバータ８１８）、ＸＮＯＲロジック（例えば、図６ＡのＸＮＯＲロジック６２０）、反転制御信号を伴うＸＯＲロジック（例えば、図６Ｂのそれ）、又は奇数個の論理インバータを伴うバッファ回路（例えば、図７Ａ～７Ｂの、Ｄを出力とするＳ２Ｄバッファ）を、信号バスと第２のデータユニットとの間に追加し得る。
【0128】
いくつかの実施形態では、集積回路は、信号バスと第１の信号経路での第１のデータユニットとの間で結合された論理バッファ（例えば、図５Ａの５１６）と、信号バスと第２の信号経路での第２のデータユニットとの間で結合された論理インバータ（例えば、図５Ａの５１８）とを含む。
【0129】
いくつかの実施形態では、集積回路は、信号バスと第１の信号経路での第１のデータユニットとの間で結合されたＸＯＲロジック（例えば、図６Ａ又は６ＢのＸＯＲロジック６１０）と、信号バスと第２の信号経路での第２のデータユニットとの間で結合されたＸＮＯＲロジック（例えば、図６ＡのＸＮＯＲロジック６２０）とを含む。
【0130】
いくつかの実施形態では、集積回路は、信号バスと第１の信号経路での第１のデータユニットとの間で結合された第１のＸＯＲロジック（例えば、図６ＢのＸＯＲロジック６１０）であって、「０」ビットに対応する低電圧レベルの第１の制御信号によって制御されるように構成された第１のＸＯＲロジックと、信号バスと第２の信号経路での第２のデータユニットとの間で結合された第２のＸＯＲロジック（例えば、図６ＢのＸＯＲロジック６１０'）であって、「１」ビットに対応する高電圧レベルの第２の制御信号によって制御されるように構成された第２のＸＯＲロジックとを含む。
【0131】
いくつかの実施形態では、集積回路は、信号バス（例えば、図７Ａの信号バス５０２）と第１の信号経路での第１のデータユニット（例えば、図７Ａのデータユニット５２０－０）との間で結合された第１のバッファ回路（例えば、図７ＡのＳ２Ｄバッファ７１０－０）と、信号バスと第２の信号経路での第２のデータユニット（例えば、図７Ａのデータユニット５２０－３）との間で結合された第２のバッファ回路（例えば、図７ＡのＳ２Ｄバッファ７１０－３）とを含む。第１のバッファ回路及び第２のバッファ回路の各々は：入力（例えば、図７Ａ～７ＢのＳ７１１）と、第１の出力（図７Ａ～７ＢのＤ７１５）と、第２の出力（例えば、図７Ａ～７ＢのＤＢ７１３）とを含む。偶数個のインバータ（例えば、図７Ｂの７１２）が入力と第１の出力との間に結合されており、奇数個のインバータが入力と第２の出力との間に結合される。第１のバッファ回路の入力は信号バスに結合されることができ、また、第１のバッファ回路の第１の出力は第１のデータユニットに結合されることができる。第２のバッファ回路の入力は信号バスに結合されており、また、第２のバッファ回路の第２の出力は第２のデータユニットに結合される。いくつかの実施形態では、第１のバッファ回路及び第２のバッファ回路の各々は、偶数個のインバータの内の隣接インバータ間のノードに結合された少なくとも１つのキャパシタ（例えば、図７Ｂのキャパシタ７１６）をさらに含む。
【0132】
いくつかの実施形態では、集積回路は、信号を生成し且つ信号をある方向に向かって複数のデータユニットへと送信するように構成された信号生成器（例えば、図５Ａ、６Ａ、６Ｂ、又は７Ａの５０４－Ｒ又は５０４－Ｌ）をさらに含む。
【0133】
いくつかの実施形態では、集積回路は、第１の信号（例えば、５０３－Ｒ）を生成し且つ第１の信号を第１の方向に沿って第１の複数のデータユニットへと送信するように構成された第１の信号生成器（例えば、５０４－Ｒ）と、第２の信号（５０３－Ｌ）を生成し且つ第２の信号を第２の方向に沿って第２の複数のデータユニットへと送信するように構成された第２の信号生成器（例えば、５０４－Ｌ）とを含む。第２の方向は第１の方向の反対である。第１の複数のデータユニットは、第２の複数のデータユニットと同一である又は相違するものであり得る。
【0134】
いくつかの例では、複数の反転ユニットは、信号バス上で逐次的に接続された複数のバッファリングユニットを含む。複数のバッファリングユニットの各々は、相互に結合される第１の論理インバータ（例えば、図５Ａの５１２）と第２の論理インバータ（例えば、図５Ａの５１４）とを含む。第１の論理インバータは、第１の信号生成器からの第１の信号を反転させるように且つ信号バス上で第２の信号が送信される際には停止されるように構成されることができる。第２の論理インバータは、第２の信号生成器からの第２の信号を反転させるように且つ信号バス上で第１の信号が送信される際には停止されるように構成されることができる。
【0135】
いくつかの実施形態では、半導体装置は：第１のメモリセルサブアレイ内のデータについてプログラミングすることの決定に応答して、第１の信号を信号バス上で第１の方向に沿って複数のデータユニットへと送信し、また、データを複数のデータユニットから第１のデータバスを介してキャッシュ回路へとそして第１のメモリセルサブアレイへと転送し、並びに、第２のメモリセルサブアレイ内のデータについてプログラミングすることの決定に応答して、第２の信号を信号バス上で第２の方向に沿って複数のデータユニットへと送信し、また、データを複数のデータユニットから第２のデータバスを介してキャッシュ回路へとそして第２のメモリセルサブアレイへと転送するように構成されることができる。
【0136】
いくつかの実施形態では、半導体装置は：メモリセルサブアレイ内のデータについてプログラミングすることの決定に応答して、第１の信号を信号バス上で第１の方向に沿って１つ以上の第１のデータユニットへと送信し、また、第１のデータを１つ以上の第１のデータユニットから第１のデータバスを介してキャッシュ回路へと転送し、また、第２の信号を信号バス上で第２の方向に沿って１つ以上の第２のデータユニットへと送信し、また、第２のデータを１つ以上の第２のデータユニットから第２のデータバスを介してキャッシュ回路へと転送するように構成される。
【0137】
９０６では、複数のデータユニット内に格納されるデータが、複数のデータユニットによって受信された対応する信号に応じて転送される。データは、図３Ｂに例示されるように、信号に応じて複数のデータユニットから外部へと向かって逐次的に転送され得る一連のデータセットを含み得る。
【0138】
開示された例及びその他の例は、例えばデータ処理機器による実行のため又はその動作の制御のためのコンピュータ可読媒体上にエンコードされたコンピュータプログラム命令の１つ以上のモジュールである、１つ以上のコンピュータプログラム製品として実装され得る。コンピュータ可読媒体は、マシン可読記憶装置、マシン可読記憶基板、メモリ装置、又はそれらの１つ以上の組み合わせであり得る。「データ処理機器」との用語は、例としてプログラム可能プロセッサ、コンピュータ、又は複数のプロセッサ若しくはコンピュータを含む、データ処理用のあらゆる機器、装置、及びマシンを包括する。機器は、ハードウェアに加えて、プロセッサファームウェアを構成するコード等の対象コンピュータプログラム用の実行環境をもたらすコード、プロトコルスタック、データベース管理システム、オペレーティングシステム、又はそれらの１つ以上の組み合わせをもたらすコードを含んでよい。
【0139】
システムは、例としてプログラム可能プロセッサ、コンピュータ、又は複数のプロセッサ若しくはコンピュータを含む、データ処理用のあらゆる機器、装置、及びマシンの全てを包括し得る。システムは、ハードウェアに加えて、プロセッサファームウェアを構成するコード等の対象コンピュータプログラム用の実行環境をもたらすコード、プロトコルスタック、データベース管理システム、オペレーティングシステム、又はそれらの１つ以上の組み合わせをもたらすコードを含んでよい。
【0140】
（プログラム、ソフトウェア、ソフトウェアアプリケーション、スクリプト、又はコードとも称される）コンピュータプログラムは、コンパイル又はインタープリタ型言語を含むあらゆる形式のプログラミング言語で書かれ得るのであり、スタンドアロンプログラム、又はコンピュータ環境における使用に好適なモジュール、コンポーネント、サブルーチン、若しくは他のユニットを含む、あらゆる形式で展開され得る。コンピュータプログラムは、ファイルシステム中のファイルに必ずしも対応するわけではない。プログラムは、他のプログラム又はデータを保持するファイルの一部（例えばマークアップ言語ドキュメント内に保存される１つ以上のスクリプト）、対象プログラム専用の単一ファイル、複数の協調的なファイル（例えばモジュール、サブプログラム、又はコードの一部の１つ以上を保存するファイル）に保存され得る。コンピュータプログラムは、１つの場所に配置又は複数の場所に分散配置され、通信ネットワークで相互接続される１つのコンピュータ又は複数のコンピュータにおいて実行するために展開され得る。
【0141】
本明細書において説明される処理及び論理フローは、本明細書に説明される機能を実行するために、１つ以上のコンピュータプログラムを実行する１つ以上のプログラム可能プロセッサによって実行され得る。また、処理及び論理フローは、例えばＦＰＧＡ（フィールドプログラマブルゲートアレイ）又はＡＳＩＣ（アプリケーション専用集積回路）等の専用論理回路によって実行され得るのであり、また、機器がこれらとして実装されてもよい。
【0142】
例を挙げるに、コンピュータプログラムの実行に好適なプロセッサとしては、汎用及び専用マイクロプロセッサの両方、並びに任意の種類のデジタルコンピュータの任意の１つ以上のプロセッサが含まれる。一般的に、プロセッサは、ＲＯＭ又はＲＡＭ又はそれら両方から、命令及びデータを受信する。コンピュータの必須要素は、命令を実行するプロセッサと、命令及びデータを記憶するメモリ装置とを含む。一般的に、コンピュータは、また、例えば磁気、光磁気、又は光ディスク等のデータ記憶用の１つ以上のマスストレージ装置を、含むことができ、又は、それからデータを受信するかそれからデータを送信するかそれからデータを送受信することに関して動作可能に結合されることができる。もっとも、コンピュータは、そのような装置を含むことを要さない。コンピュータプログラム命令及びデータを記憶するために好適なコンピュータ可読媒体は、例として、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の半導体記憶装置、フラッシュメモリ装置、及び磁気ディスクを含むあらゆる形式の不揮発性メモリ、媒体、及びメモリ装置を含み得る。プロセッサ及びメモリは、専用論理回路に補助されるかそれに組み込まれてよい。
【0143】
本明細書は多数の具体例を説明するがも、それらは本発明の特許が請求される又は請求され得る範囲を限定するものではなく、むしろ特定の実施形態の具体的特徴の説明と解されるべきである。本明細書において異なる実施の形態として説明される特定の特徴は、１つの実施形態において組み合わされて実装されてもよい。反対に、単一の実施の形態において説明される様々な特徴は、個別に複数の実施形態において実施されてもよく、又は任意の適切な組み合わせで実施されてもよい。さらに、複数の特徴が特定の組み合わせとして上述され、また請求されるが、それらの特徴の１つ以上は、いくつかの場合において組合わせから除外されていてもよく、請求される組み合わせはそのような下位の組合せ又は下位の組合せの変種を含み得る。同様に、複数の操作は、図において特定の順番で描かれるが、これらの操作は、望まし結果を達成するために、特定の順番又は連続する順番で実行されること、又は全ての図示される操作が実行されることを要するものではないと理解されるべきである。
【0144】
本明細書では、少数の例及び実装例のみが開示される。これらの説明される例及び実装例ならびに他の実装例に対する変更、変形、及び改良は、本開示に基づいてもたらされ得る。
【産業上の利用可能性】
【0145】
本開示に係る方法、システム、装置、回路、及び手法は、半導体装置内での信号転送管理に適用され得る。
【符号の説明】
【0146】
１００ システム
１１０ 装置
１１２ 装置コントローラ
１１３ プロセッサ
１１４ 内部メモリ
１１６、２００ メモリ装置
１２０ ホスト装置
１２２ ホストコントローラ
１４０ ２Ｄメモリブロック
１４１、１５７ メモリセル
１４２、１５２ セルページ
１４３ ストリング選択トランジスタ（ＳＳＴ）
１４４、１５４ セルストリング
１４５ 接地選択トランジスタ（ＧＳＴ）
１４６、１５６ ストリング選択線（ＳＳＬ）
１４８、１５８ 接地選択線（ＧＳＬ）
１４９、１５９ 共通ソース線（ＣＳＬ）
１５０ ３Ｄメモリブロック
２０２ 入出力インタフェース
２０４ 制御ロジック
２０６ Ｘデコーダ
２１０ メモリセルアレイ
２１２ 左サブアレイ
２１４ 右サブアレイ
２１５ ビット線
２２０ ページバッファ回路
２２５、２３５ データバス
２３０ キャッシュ回路
２３５ａ 左データバス
２３４ｂ 右データバス
２４０ 入出力制御回路
２４２ 入出力パッド
２４５ 内部データバス
３００、５００、６００、６３０、７００、８００ 集積回路
３０１ａ、３０１ｂ、５０３－Ｌ、５０３－Ｒ 信号
３０２ａ、５０４－Ｌ 左信号生成器
３０２ｂ、５０４－Ｒ 右信号生成器
３０４、５０２、８０２ 信号バス
３１０、５２０ データキュー
３２０、５１０、５１０－１、５１０－２、８１０ バッファ回路
５１２ 第１の論理インバータ
５１４ 第２の論理インバータ
５１６、８１６ 論理バッファ
５１８、７１２ 論理インバータ
５３１、５３３、５３５ 信号経路
５４１、８３１ 方向
６１０、６１０' ＸＯＲロジック
６１１ 低電圧レベル
６２０ ＸＮＯＲロジック
６３１ 反転制御信号
７１０ Ｓ２Ｄバッファ
７１７ ノード
８２０ モジュール
ＢＬ０、ＢＬ１、．．．、ＢＬｎ－１、ＢＬｎ 列ビット線
ＤＢ７１３、Ｄ７１５ 出力
ＩＯＤＬ＿ＷＣＫ トリガ信号
ＩＮＰＵＴ５４２、 ＩＮＰＵＴ８３０ 入力信号
ＯＵＴＢ＿Ｍ５４４ 第１の反転信号
ＯＵＴ＿Ｍ５４６ 第２の反転信号
Ｓ７１１ 入力
ＷＬ０、ＷＬ１、．．．、ＷＬｎ－１、ＷＬｎ 行ワード線
１１０ 装置
１１２ 装置コントローラ
１１３ プロセッサ
１１４ 内部メモリ
１１６、２００ メモリ装置
１２０ ホスト装置
１２２ ホストコントローラ
１４０ ２Ｄメモリブロック
１４１、１５７ メモリセル
１４２、１５２ セルページ
１４３ ストリング選択トランジスタ（ＳＳＴ）
１４４、１５４ セルストリング
１４５ 接地選択トランジスタ（ＧＳＴ）
１４６、１５６ ストリング選択線（ＳＳＬ）
１４８、１５８ 接地選択線（ＧＳＬ）
１４９、１５９ 共通ソース線（ＣＳＬ）
１５０ ３Ｄメモリブロック
２０２ 入出力インタフェース
２０４ 制御ロジック
２０６ Ｘデコーダ
２１０ メモリセルアレイ
２１２ 左サブアレイ
２１４ 右サブアレイ
２１５ ビット線
２２０ ページバッファ回路
２２５、２３５ データバス
２３０ キャッシュ回路
２３５ａ 左データバス
２３４ｂ 右データバス
２４０ 入出力制御回路
２４２ 入出力パッド
２４５ 内部データバス
３００、５００、６００、６３０、７００、８００ 集積回路
３０１ａ、３０１ｂ、５０３－Ｌ、５０３－Ｒ 信号
３０２ａ、５０４－Ｌ 左信号生成器
３０２ｂ、５０４－Ｒ 右信号生成器
３０４、５０２、８０２ 信号バス
３１０、５２０ データキュー
３２０、５１０、５１０－１、５１０－２、８１０ バッファ回路
５１２ 第１の論理インバータ
５１４ 第２の論理インバータ
５１６、８１６ 論理バッファ
５１８、７１２ 論理インバータ
５３１、５３３、５３５ 信号経路
５４１、８３１ 方向
６１０、６１０' ＸＯＲロジック
６１１ 低電圧レベル
６２０ ＸＮＯＲロジック
６３１ 反転制御信号
７１０ Ｓ２Ｄバッファ
７１７ ノード
８２０ モジュール
ＢＬ０、ＢＬ１、．．．、ＢＬｎ－１、ＢＬｎ 列ビット線
ＤＢ７１３、Ｄ７１５ 出力
ＩＯＤＬ＿ＷＣＫ トリガ信号
ＩＮＰＵＴ５４２、 ＩＮＰＵＴ８３０ 入力信号
ＯＵＴＢ＿Ｍ５４４ 第１の反転信号
ＯＵＴ＿Ｍ５４６ 第２の反転信号
Ｓ７１１ 入力
ＷＬ０、ＷＬ１、．．．、ＷＬｎ－１、ＷＬｎ 行ワード線
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9】