特許 7503895 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-13

(45)【発行日】2024-06-21

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03K 19/0185 20060101AFI20240614BHJP

   H03K 19/003 20060101ALI20240614BHJP

   H03K 19/0175 20060101ALI20240614BHJP

【ＦＩ】

H03K19/0185

H03K19/003 230

H03K19/0175 220

H03K19/0175 240

【請求項の数】 5

(21)【出願番号】P 2019159569

(22)【出願日】2019-09-02

(65)【公開番号】P2021040213

(43)【公開日】2021-03-11

【審査請求日】2022-01-14

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】紙丸 大

【審査官】工藤 一光

(56)【参考文献】

【文献】米国特許第６２９４９４３（ＵＳ，Ｂ１）

【文献】米国特許第５３９７９４１（ＵＳ，Ａ）

【文献】米国特許第６１５０８４３（ＵＳ，Ａ）

【文献】特開２００３－１８８７０６（ＪＰ，Ａ）

【文献】国際公開第２００４／１０７５７８（ＷＯ，Ａ１）

【文献】特開２０００－３１２１４６（ＪＰ，Ａ）

【文献】国際公開第２０１０／１４０２７６（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｈ９／００－９／０８

Ｈ０３Ｋ１９／００３

Ｈ０３Ｋ１９／０１７５－１９／０１８５

(57)【特許請求の範囲】

【請求項1】

パッドと、
電源電位によって動作する内部ロジック回路と、
出力動作時に前記内部ロジック回路からの出力信号に基づいて、前記パッドに接続された外部回路を駆動する出力バッファと、
前記パッドに印加された電位を分圧した分圧電位と前記電源電位とのうち大きいほうを保護電位として出力する保護電位生成回路と、
前記保護電位によって動作し、前記パッドに前記保護電位よりも大きい電位が印加された場合に、前記内部ロジック回路および前記出力バッファを保護する第１の保護回路とを備え、
前記保護電位生成回路は、
前記分圧電位を生成する第１回路と、
前記分圧電位と前記電源電位のうち大きい方を前記保護電位として、出力ノードから出力する第２回路とを含み、
前記第２回路は、
前記分圧電位が入力される第１の主電極、前記出力ノードに接続された第２の主電極、および前記電源電位が入力される制御電極を有する第１のＰ型トランジスタと、
前記電源電位が入力される第１の主電極、前記出力ノードに接続された第２の主電極、および前記分圧電位が入力される制御電極を有する第２のＰ型トランジスタとを含み、
前記第１回路は、前記パッドと接地電位が与えられる接地ノードとの間に直列に接続された複数の抵抗素子を含み、
前記出力バッファは、
第１の主電極および前記パッドに接続された第２の主電極を有する第３のＰ型トランジスタと、
前記電源電位が入力される第１の主電極および前記第３のＰ型トランジスタの前記第１の主電極に接続された第２の主電極を有する第４のＰ型トランジスタとを含み、
前記第１の保護回路は、前記出力動作時に、前記内部ロジック回路からの前記出力信号を前記第３のＰ型トランジスタの制御電極に供給し、
前記第１の保護回路は、前記パッドに前記保護電位よりも大きい電位が印加された場合に、前記パッドの電位を前記第３のＰ型トランジスタの前記制御電極に供給し、
前記第１の保護回路は前記保護電位で動作するインバータを含み、前記インバータは、前記出力動作時にハイレベルの信号が前記内部ロジック回路から入力されることによりローレベルの信号を前記第４のＰ型トランジスタの制御電極に入力し、
前記第１の保護回路は、
前記パッドに接続された第１の主電極、前記第３のＰ型トランジスタの前記制御電極に接続された第２の主電極、および前記保護電位が入力される制御電極を有する第５のＰ型トランジスタと、
前記保護電位が入力される第１の主電極および前記パッドに接続された制御電極を有する第６のＰ型トランジスタとを含み、
前記第６のＰ型トランジスタの第２の主電極は、前記第３のＰ型トランジスタ、前記第５のＰ型トランジスタ、および前記第６のＰ型トランジスタの各々のバックゲートに接続される、半導体装置。

【請求項2】

入力動作時に外部から前記パッドに入力された信号に基づいて、前記内部ロジック回路を駆動する入力バッファと、
前記保護電位によって動作し、前記パッドに前記保護電位よりも大きい電位が印加された場合に、前記入力バッファを保護する第２の保護回路とをさらに備える、請求項１に記載の半導体装置。

【請求項3】

前記第２の保護回路は、前記パッドに接続された第１の主電極、前記入力バッファの入力ノードに接続された第２の主電極、および前記保護電位が入力される制御電極を有する第１のＮ型トランジスタを含む、請求項２に記載の半導体装置。

【請求項4】

前記第１回路は、前記複数の抵抗素子としてダイオード接続された複数のトランジスタを含む、請求項１～３のいずれか１項に記載の半導体装置。

【請求項5】

前記第１回路は、さらに、
前記パッドと前記接地ノードとの間で前記複数のトランジスタの各々と直列に接続され、前記内部ロジック回路からの制御信号に応じてオンまたはオフに切り替わる第１のスイッチ素子と、
前記分圧電位を出力するための分圧ノードと前記接地ノードとの間に接続され、前記制御信号に応じてオンまたはオフに切り替わる第２のスイッチ素子とを含み、
前記第２のスイッチ素子は、前記第１のスイッチ素子がオフ状態のときにオン状態になる、請求項４に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関し、たとえば、耐高電位の入力保護回路（いわゆる、入力トレラント機能）を備えた半導体装置に関する。

【背景技術】

【0002】

半導体集積回路に使用されるトランジスタは、年々微細化が進んでいる。このため、ＩＦ（Interface）用途のトランジスタでも、その耐圧性能がＩＦで用いられる電位を下回る製造プロセスも増えてきている。この一因は、製造プロセスの進化に対して、ＩＦの規格自体は大きく刷新されないことにある。

【0003】

トレラントバッファは、このような場合において、半導体集積回路の電源電位よりも大きな振幅を有する信号の入力を可能にするバッファ回路である。たとえば、米国特許第６１５０８４３号明細書（特許文献１）は、トレラントなＩ／Ｏ（Input and Output）バッファの一例を開示する。

【先行技術文献】

【特許文献】

【0004】

【文献】米国特許第６１５０８４３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記の特許文献１に示されるような従来のトレラントバッファの動作は、半導体集積回路を駆動するための電源が活きていることが前提になっている。このため、省電力の要請から、半導体集積回路の電源を落としてしまうとトレラント機能が動作しないという問題が生じる。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施形態の半導体装置において、トレラントバッファは、外部接続用のパッドに印加された電位を分圧した分圧電位と電源電位とのうち大きいほうの電位によって動作する。

【発明の効果】

【0008】

上記の実施形態によれば、トレラントバッファは、電源電位を０Ｖにした場合でも内部回路を保護できる。

【図面の簡単な説明】

【0009】

【図1】ＬＳＩの構成を模式的に示す平面図である。

【図2】外部からの入力電位がＩＣ（Integrated Circuit）を駆動するための電源電位よりも高くなる例を説明する図である。

【図3】図１のトレラントバッファの概略構成を示すブロック図である。

【図4】図３のトレラントバッファの詳細な構成の一例を示す回路図である。

【図5】保護電位生成回路のシミュレーション結果を示す図である。

【図6】パッドに高電位が印加されているときの、ＰＭＯＳトランジスタＰ２００＿２の動作を説明するための図である。

【図7】中間電位ｍｉｄが電源電位Ｖｄｄよりも大きい場合において、各トランジスタの電極間の電位差を表形式で示す図である。

【図8】電源電位Ｖｄｄが中間電位ｍｉｄよりも大きい場合において、各トランジスタの電極間の電位差を表形式で示す図である。

【図9】第２の実施形態のトレラントバッファにおいて、保護電位生成回路の構成例を示す回路図である。

【図10】第３の実施形態のトレラントバッファにおいて、保護電位生成回路の構成例を示す回路図である。

【図11】電源電位Ｖｄｄが０Ｖの場合において、パッド電位ｐａｄｖに応じた各トランジスタの電極間の電位差を表形式で示す図である。

【図12】図１１に示す条件の場合において、回路Ｃ１００＿１の各ノードの電位のシミュレーション結果を示す図である。

【図13】電源電位Ｖｄｄが３．３Ｖの場合において、保護電位ｐｒｏｔｅｃｔｖに応じた各トランジスタの電極間の電位差を表形式で示す図である。

【図14】図１３に示す条件の場合において、回路Ｃ１００＿１の各ノードの電位のシミュレーション結果を示す図である。

【図15】保護電位ｐｒｏｔｅｃｔｖに応じた貫通電流の大きさを示すである。

【図16】第４の実施形態によるトレラントバッファの構成を示す回路図である。

【図17】通常動作時における出力バッファの電流駆動能力を示す図である。

【発明を実施するための形態】

【0010】

以下、各実施形態について図面を参照して詳しく説明する。以下では、Ｎチャネルのトランジスタの例としてＮＭＯＳ（Negative-Channel Metal Oxide Semiconductor）トランジスタを例に挙げる。また、Ｐチャネルのトランジスタの例としてＰＭＯＳ（Positive-Channel Metal Oxide Semiconductor）トランジスタを例に挙げる。しかし、トランジスタの構造はＭＯＳ構造に限定されるものでないし、ＦＥＴ（Field Effect Transistor）に限定されるものでもない。したがって、本開示ではより一般的に、ＮチャネルＦＥＴなどを総称してＮ型トランジスタと称し、ＰチャネルＦＥＴなどを総称してＰ型トランジスタと称する場合がある。また、Ｎ型およびＰ型のいずれかに限定しない場合には、単にトランジスタと称する。

【0011】

なお、以下の説明において、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない場合がある。

【0012】

＜第１の実施形態＞
［半導体装置の全体構成］
図１は、ＬＳＩの構成を模式的に示す平面図である。図１を参照して、ＬＳＩ（Large Scale Integration）１は、基板６の主面上に配置された内部ロジック回路２と、主面上でその周縁部に配置された複数のパッド４とを含む。

【0013】

ＬＳＩ１は、さらに、内部ロジック領域２と複数のパッド４との間に配置されたインタフェース領域３を含む。インタフェース領域３は、外部からパッド４に入力された信号を内部ロジック領域２に伝達したり、内部ロジック領域２からの信号を、パッド４を介して外部に出力したりするためのバッファ回路を含む。

【0014】

トレラントバッファ５は、バッファ回路に内部保護回路を付加したものである。これにより、対応するパッド４Ａに電源電位よりも高い電位が印加された場合でも、バッファ回路および内部ロジック領域２を保護できる。特に、本実施形態のトレラント回路５は、ＬＳＩ１を駆動するための電源電位が供給されていない場合でも、インタフェース領域３のバッファ回路および内部ロジック領域２を保護可能に構成されている。

【0015】

［トレラントバッファが必要となる例］
図２は、外部からの入力電位がＩＣ（Integrated Circuit）を駆動するための電源電位よりも高くなる例を説明する図である。以下、図２を参照して、トレラントバッファ５が必要になる場合を具体的に説明する。

【0016】

図２（Ａ）を参照して、３．３Ｖの電源を備えたボード５００（以下、３．３Ｖボード５００と称する）上には、ＩＣ５０１が実装される。ＩＣ５０１は、３．３Ｖの電源電位で動作する。一方、５Ｖの電源を備えたボード５３０（以下、５Ｖボード５３０と称する）には、ＩＣ５３１が実装される。ＩＣ５３１は、５Ｖの電源電位で動作する。電源電位の異なるこれらのＩＣ５０１およびＩＣ５０３とは、信号線５４０を介して相互に接続されている。

【0017】

上記の構成の場合、電源電位の低いほうのＩＣ５０１には、トレラントバッファ５０５を設ける必要がある。なぜなら、ＩＣ５３１から出力された信号のハイレベル電位は５Ｖになり、電源電位３．３ＶのＩＣ５０１の耐圧を超えるからである。

【0018】

図２（Ｂ）を参照して、３．３Ｖボード５００上に実装されたＩＣ５０１には、ＰＣＩ（Peripheral Component Interconnect）規格の信号線５４０が接続されている。ＰＣＩ規格の信号線５４０の電位レベルは、規格によって５Ｖに定められているので、電源電位３．３ＶのＩＣ５０１の耐圧を超える。このため、ＩＣ５０１には、トレラントバッファ５０５を設ける必要がある。

【0019】

［トレラントバッファの概略構成］
図３は、図１のトレラントバッファの概略構成を示すブロック図である。図３を参照して、トレラントバッファ５は、出力バッファ１０と、入力バッファ２０と、保護電位生成回路１００と、保護回路２００，３００とを含む。

【0020】

出力バッファ１０は、出力動作時に、内部ロジック回路２Ｂからの出力信号に基づいて、対応するパッド４に接続された外部回路（不図示）を駆動する。出力バッファ１０は、電流駆動能力を向上するために設けられている。

【0021】

入力バッファ２０は、入力動作時に、外部からパッド４に入力された信号に基づいて、対応する内部ロジック回路２Ａを駆動する。入力バッファ２０は、入力信号を整形するともに、電流駆動能力を向上させるために設けられている。

【0022】

保護電位生成回路１００は、パッド４に入力された電位ｐａｄｖを分圧した中間電位ｍｉｄと、電源電位Ｖｄｄとを比較する。保護電位生成回路１００は、中間電位ｍｉｄと電源電位Ｖｄｄとのうち大きい方を保護電位ｐｒｏｔｅｃｔｖとして出力する。なお、本開示において、パッド４に入力された電位をパッド電位ｐａｄｖと称し、中間電位ｍｉｄを分圧電位とも称する。

【0023】

保護回路２００は、パッド４に高電位が印加された場合に（すなわち、パッド電位ｐａｄｖが保護電位ｐｒｏｔｅｃｔｖよりも大きい場合に）、出力バッファ１０および内部ロジック回路２Ｂを保護する。保護回路２００は、動作電源として保護電位ｐｒｏｔｅｃｔｖを用いる。したがって、保護回路２００は、電源電位Ｖｄｄが０Ｖであっても動作可能である。

【0024】

保護回路３００は、パッド４に高電位が印加された場合に（すなわち、パッド電位ｐａｄｖが保護電位ｐｒｏｔｅｃｔｖよりも大きい場合に）、入力バッファ２０を保護する。保護回路３００は、動作電源として保護電位ｐｒｏｔｅｃｔｖを用いる。したがって、保護回路３００は、電源電位Ｖｄｄが０Ｖであっても動作可能である。

【0025】

［トレラントバッファの詳細な構成］
図４は、図３のトレラントバッファの詳細な構成の一例を示す回路図である。図４において、トレラントバッファ５に供給される電源電位をＶｄｄと記載し、接地電位をＧｎｄと記載する。また、電源電位Ｖｄｄが与えられるノードをＶｄｄノードと称し、接地電位Ｇｎｄが与えられるノードをＧｎｄノードと称する。図４の内部ロジック回路２Ａ，２Ｂ，２Ｃの各々は、図１の内部ロジック領域２に対応する。

【0026】

前述のように、パッド４に入力されるパッド電位ｐａｄｖは、電源電位Ｖｄｄよりも大きい場合がある。さらに、トレラントバッファ５を構成する各トランジスタの動作可能範囲は、パッド４に入力される電位ｐａｄｖの最大値に比べて小さい。このため、バッファ回路５がトレラント機能を有していない場合には、次の問題が生じる。第１に、ＰＭＯＳトランジスタの寄生ダイオードを介して、パッド４からＶｄｄノードに異常電流が流れるという問題が生じる。第２に、トランジスタのゲート酸化膜に耐圧以上の電圧が印加されるために、ゲート酸化膜の信頼性に問題が生じる。

【0027】

以下に詳しく説明するように、本実施形態のトレラントバッファ５は、電源電位Ｖｄｄが０［Ｖ］の場合であっても上記の問題が生じないように構成される。以下、図４を参照して、トレラントバッファ５を構成する各機能ブロックの構成および動作を詳細に説明する。

【0028】

（保護電位生成回路の構成および動作）
保護電位生成回路１００は、入力ノードＩＮ１、出力ノードＯＵＴ１、回路Ｃ１００＿１、および回路Ｃ１００＿２を含む。

【0029】

入力ノードＩＮ１は、対応するパッド４と接続される。保護電位生成回路１００には、入力ノードＩＮ１を介してパッド電位ｐａｄｖが入力される。また、保護電位生成回路１００は、生成した保護電位ｐｒｏｔｅｃｔｖを出力ノードＯＵＴ１から出力する。以下の説明において、出力ノードＯＵＴ１をｐｒｏｔｅｃｔｖノードとも称する。

【0030】

回路Ｃ１００＿１は、パッド電位ｐａｄｖを分圧することによって中間電位ｍｉｄを生成する。中間電位ｍｉｄは、接地電位Ｇｎｄ（０Ｖ）以上、かつパッド電位ｐａｄｖ以下の電位である。すなわち、中間電位ｍｉｄは、
ｐａｄｖ≧ｍｉｄ≧Ｇｎｄ …(1)
を常に満たす。上式（１）で等号はｐａｄｖ＝Ｇｎｄ＝０Ｖの場合に成立する。

【0031】

パッド電位ｐａｄｖが最大電位であったとしても、各トランジスタの各電極の電位が動作可能範囲に収まり、各トランジスタの電極間の電位が定格内に収まるように、中間電位ｍｉｄが設定される。たとえば、各トランジスタの動作可能範囲を４．０Ｖとし、パッド電位ｐａｄｖの最大値を５．５Ｖとし、回路Ｃ１００＿１の分圧比を０．５とする。この場合、中間電位ｍｉｄは、５．５Ｖ×０．５＝２．７５Ｖとなるので、トランジスタの動作可能範囲に収まっている。

【0032】

図４の回路Ｃ１００＿１は、一例として、入力ノードＩＮ１とＧｎｄノードとの間に互いに直列に接続された抵抗素子Ｒ１００＿１，Ｒ１００＿２を含む。抵抗素子Ｒ１００＿１と抵抗素子Ｒ１００＿２との接続ノードから中間電位ｍｉｄが出力される。以下の説明では、抵抗素子Ｒ１００＿１と抵抗素子Ｒ１００＿２との接続ノード、すなわち、中間電位ｍｉｄを有するノードを、ｍｉｄノードまたは分圧ノードと称する。パッド４とＧｎｄノードとの間を流れる電流を削減するために、抵抗素子Ｒ１００＿１，Ｒ１００＿２の抵抗値は１００ｋΩ以上であることが望ましい。

【0033】

回路Ｃ１００＿２には、電源電位Ｖｄｄと回路Ｃ１００＿１からの中間電位ｍｉｄとが入力される。中間電位ｍｉｄは、回路Ｃ１００＿２の動作可能範囲に収まっている。回路Ｃ１００＿２は、電源電位Ｖｄｄと中間電位ｍｉｄとのうち、大きい方の電位を保護電位ｐｒｏｔｅｃｔｖとして出力する。回路Ｃ１００＿２は、一例としてＰＭＯＳトランジスタＰ１００＿１，Ｐ１００＿２を含む。

【0034】

ＰＭＯＳトランジスタＰ１００＿１のソースはｍｉｄノードに接続され、ゲートはＶｄｄノードに接続され、ドレインおよびバックゲートは出力ノードＯＵＴ１に接続される。ＰＭＯＳトランジスタＰ１００＿２のソースはＶｄｄノードに接続され、ゲートはｍｉｄノードに接続され、ドレインおよびバックゲートは出力ノードＯＵＴ１に接続される。

【0035】

まず、中間電位ｍｉｄが電源電位Ｖｄｄよりも大きい場合（ｍｉｄ＞Ｖｄｄ）について説明する。この場合、ＰＭＯＳトランジスタＰ１００＿１のソース電位がゲート電位よりも大きく、ＰＭＯＳトランジスタＰ１００＿２のゲート電位がソース電位よりも大きい。したがって、ＰＭＯＳトランジスタＰ１００＿１が導通し、ＰＭＯＳトランジスタＰ１００＿２は遮断される。この結果、保護電位ｐｒｏｔｅｃｔｖとして中間電位ｍｉｄが出力ノードＯＵＴ１から出力される。

【0036】

一方、電源電位Ｖｄｄが中間電位ｍｉｄよりも大きい場合（Ｖｄｄ＞ｍｉｄ）について説明する。この場合、ＰＭＯＳトランジスタＰ１００＿１のゲート電位がソース電位よりも大きく、ＰＭＯＳトランジスタＰ１００＿２のソース電位がゲート電位よりも大きい。したがって、ＰＭＯＳトランジスタＰ１００＿１は遮断され、ＰＭＯＳトランジスタＰ１００＿２は導通する。この結果、保護電位ｐｒｏｔｅｃｔｖとして電源電位Ｖｄｄが出力ノードＯＵＴ１から出力される。

【0037】

図５は、保護電位生成回路のシミュレーション結果を示す図である。図５は、上から順にパッド電位ｐａｄｖ、電源電位Ｖｄｄ、中間電位ｍｉｄ、および保護電位ｐｒｏｔｅｃｔｖの時間変化を示す。図５に示すグラフの横軸は時間軸であり、その単位は任意単位（a.u.：arbitrary unit）である。

【0038】

パッド電位ｐａｄｖは、０［Ｖ］から５．５［Ｖ］の範囲で変化する。電源電位Ｖｄｄは、０［Ｖ］から３．３［Ｖ］の範囲で変化する。回路Ｃ１００＿１の分圧比を０．５とすると、中間電位ｍｉｄはパッド電位ｐａｄｖの１／２に等しい。

【0039】

図５において、時刻ｔ１から時刻ｔ３までと時刻ｔ４以降では、中間電位ｍｉｄが電源電位Ｖｄｄよりも大きいので、保護電位ｐｒｏｔｅｃｔｖは中間電位ｍｉｄに追従する。すなわち、ｐｒｏｔｅｃｔｖ＝ｍｉｄである。注目すべき点は、時刻ｔ１から時刻ｔ２の間では、電源電位Ｖｄｄは０［Ｖ］であるが、保護電位生成回路１００によって生成される保護電位ｐｒｏｔｅｃｔｖは０［Ｖ］よりも大きいという点である。

【0040】

一方、時刻ｔ３から時刻ｔ４までの間では、電源電位Ｖｄｄのほうが中間電位ｍｉｄよりも大きいので、保護電位ｐｒｏｔｅｃｔｖは電源電位Ｖｄｄに追従する。すなわち、ｐｒｏｔｅｃｔｖ＝Ｖｄｄである。

【0041】

（入力バッファの構成）
図４を参照して、入力バッファ２０は、一例として入力ノードＩＮ１１と、出力ノードＯＵＴ６と、縦続接続された２個のインバータとを含む。入力バッファ２０の入力ノードＩＮ１１には、パッド４および保護回路３００を介して入力信号ｐａｄｉｎｖが入力される。入力バッファ２０の出力ノードＯＵＴ６から内部ロジック回路２Ａに、入力信号ｐａｄｉｎｖに基づく信号ｏｕｔｖが出力される。

【0042】

より詳細には、入力バッファ２０は、前段のインバータとしてＰＭＯＳトランジスタＰ２０＿１とＮＭＯＳトランジスタＮ２０＿１とを含む。さらに、入力バッファ２０は、後段のインバータとしてＰＭＯＳトランジスタＰ２０＿２とＮＭＯＳトランジスタＮ２０＿２とを含む。以下、これらの接続関係について説明する。

【0043】

ＰＭＯＳトランジスタＰ２０＿１，Ｐ２０＿２の各ソースはＶｄｄノードに接続される。ＰＭＯＳトランジスタＰ２０＿１のゲートおよびＮＭＯＳトランジスタＮ２０＿１のゲートは入力ノードＩＮ１１に接続される。ＮＭＯＳトランジスタＮ２０＿１，Ｎ２０＿２の各ソースはＧｎｄノードに接続される。ＰＭＯＳトランジスタＰ２０＿１のドレインおよびＮＭＯＳトランジスタＮ２０＿１のドレインは、ＰＭＯＳトランジスタＰ２０＿２のゲートおよびＮＭＯＳトランジスタＮ２０＿２のゲートに接続される。図４において、これらの共通ノードは中間ノードＭＮＤ２として示されている。ＰＭＯＳトランジスタＰ２０＿２のドレインおよびＮＭＯＳトランジスタＮ２０＿２のドレインは、出力ノードＯＵＴ６に接続される。

【0044】

（入力バッファ用の保護回路の構成および動作）
外部からパッド４に入力されたロジック信号は、保護回路３００および入力バッファ２０を順に介して内部ロジック回路２Ａに入力される。保護回路３００は、パッド４に高電位が印加された場合でも、入力バッファ２０を構成する各トランジスタのゲート・ソース間の電圧を定格内に納めるための保護回路である。

【0045】

保護回路３００は、一例として、入力ノードＩＮ９，ＩＮ１０と、出力ノードＯＵＴ５と、ＮＭＯＳトランジスタＮ３００＿１とを含む。ＮＭＯＳトランジスタＮ３００＿１のソースは、入力ノードＩＮ９を介してパッド４に接続される。ＮＭＯＳトランジスタＮ３００＿１のゲートには、入力ノードＩＮ１０を介して保護電位ｐｒｏｔｅｃｔｖが入力される。ＮＭＯＳトランジスタＮ３００＿１のドレインおよびバックゲートは、出力ノードＯＵＴ５を介して入力バッファ２０の入力ノードＩＮ１１と接続される。

【0046】

なお、バックゲート・ソース間およびバックゲート・ドレイン間の許容電圧は、一般的に他の電極間の許容電圧よりも大きい。したがって、許容電圧の大きさによっては、ＮＭＯＳトランジスタＮ３００＿１のバックゲートをＧｎｄノードに接続することが可能である。

【0047】

次に、保護回路３００の動作を説明する。ＮＭＯＳトランジスタＮ３００＿１のゲートには、保護電位ｐｒｏｔｅｃｔｖが入力される。ＮＭＯＳトランジスタＮ３００＿１のドレインの電位は、パッド電位ｐａｄｖが保護電位ｐｒｏｔｅｃｔｖよりも高電位であったとしても、保護電位ｐｒｏｔｅｃｔｖ以下に制限される。正確には、ＮＭＯＳトランジスタＮ３００＿１の閾値電圧をＶｔｎとして、ドレイン電位は最大でｐｒｏｔｅｃｔｖ－Ｖｔｎまでに制限される。これにより、入力バッファ２０に入力される入力信号ｐａｄｉｎｖのハイレベルの電位も、最大で保護電位ｐｒｏｔｅｃｔｖ（正確には、ｐｒｏｔｅｃｔｖ－Ｖｔｎ）となる。この結果、入力バッファ２０を構成する各トランジスタの電極間の電位差を全て定格内に納めることができる。

【0048】

（出力バッファの構成）
出力バッファ１０は、一例として入力ノードＩＮ５～ＩＮ８と、出力ノードＯＵＴ４と、ＰＭＯＳトランジスタＰ１０＿１と、ＮＭＯＳトランジスタＮ１０＿１，Ｎ１０＿２とを含む。以下、これらの接続関係について説明する。

【0049】

ＰＭＯＳトランジスタＰ１０＿１のソースおよびＮＭＯＳトランジスタＮ１０＿１のゲートは入力ノードＩＮ５に接続される。入力ノードＩＮ５には保護電位ｐｒｏｔｅｃｔｖが入力される。

【0050】

ＰＭＯＳトランジスタＰ１０＿１のバックゲートは、入力ノードＩＮ６に接続される。入力ノードＩＮ６は、保護回路２００の出力ノードＯＵＴ２と接続される。図４において、入力ノードＩＮ６および出力ノードＯＵＴ２の電位を、バックゲート電位ｐｂｇｖと称する。

【0051】

ＰＭＯＳトランジスタＰ１０＿１のゲートは、入力ノードＩＮ７に接続される。入力ノードＩＮ７には、内部ロジック回路２Ｂから保護回路２００を介してゲート制御信号ｐｇａｔｅｖが入力される。

【0052】

ＰＭＯＳトランジスタＰ１０＿１のドレインとＮＭＯＳトランジスタＮ１０＿１のドレインは、出力ノードＯＵＴ４に接続される。出力ノードＯＵＴ４はパッド４に接続される。

【0053】

ＮＭＯＳトランジスタＮ１０＿１のソースおよびバックゲートとＮＭＯＳトランジスタＮ１０＿２のドレインは、中間ノードｎｍｉｄに接続される。また、ＮＭＯＳトランジスタＮ１０＿１のソースはＧｎｄノードに接続される。

【0054】

ＮＭＯＳトランジスタＮ１０＿１のゲートは、入力ノードＩＮ８に接続される。入力ノードＩＮ８には、内部ロジック回路２Ｃからゲート制御信号ｎｇａｔｅｖが入力される。

【0055】

（出力バッファ用の保護回路の構成）
通常動作時に内部ロジック回路２Ｂから出力された信号は、保護回路２００および出力バッファ１０を介してパッド４に伝播される。すなわち、保護回路２００は、通常の出力動作時に、内部ロジック回路２Ｂから出力された信号をＰＭＯＳトランジスタＰ１０＿１のゲートに伝達する回路である。

【0056】

一方、保護回路２００は、パッド４に高電位が印加された場合に、内部ロジック回路２Ｂへの高電位の伝播を防止する。さらに、保護回路２００は、パッド４に高電位が印加された場合に、ＰＭＯＳトランジスタＰ１０＿１のゲート電位をパッド電位ｐａｄｖに追従させる。これによって、ＰＭＯＳトランジスタＰ１０＿１をオフ状態にし、パッド４からＶｄｄノードに異常電流が流入するのを防止する。

【0057】

保護回路２００は、一例として、入力ノードＩＮ２～ＩＮ４と、出力ノードＯＵＴ２，ＯＵＴ３と、ＰＭＯＳトランジスタＰ２００＿１，Ｐ２００＿２とを含む。保護回路２００は、さらに、インバータ２１０と、トランスファゲート２２０とを含む。図４に示すように、インバータ２１０は、ＰＭＯＳトランジスタＰ２００＿５とＮＭＯＳトランジスタＮ２００＿２とを含む。トランスファゲート２２０は、ＰＭＯＳトランジスタＰ２００＿３，Ｐ２００＿４とＮＭＯＳトランジスタＮ２００＿１とを含む。以下、これらの接続関係について説明する。

【0058】

ＰＭＯＳトランジスタＰ２００＿１のソース、ＰＭＯＳトランジスタＰ２００＿２のゲート、ＰＭＯＳトランジスタＰ２００＿５のソースおよびバックゲートは、入力ノードＩＮ２に接続される。さらに、ＮＭＯＳトランジスタＮ２００＿１のゲートが入力ノードＩＮ２に接続される。入力ノードＩＮ２には保護電位ｐｒｏｔｅｃｔｖが入力される。

【0059】

ＰＭＯＳトランジスタＰ２００＿１のゲート、ＰＭＯＳトランジスタＰ２００＿２のソース、ＰＭＯＳトランジスタＰ２００＿３のゲートは、入力ノードＩＮ３に入力される。入力ノードＩＮ３はパッド４に接続される。

【0060】

ＰＭＯＳトランジスタＰ２００＿１のドレインおよびバッグゲート、ならびにＰＭＯＳトランジスタＰ２００＿２，Ｐ２００＿３，Ｐ２００＿４のバックゲートは、出力ノードＯＵＴ２に接続される。出力ノードＯＵＴ２の電位は、前述のバックゲート電位ｐｂｇｖに等しい。

【0061】

ＰＭＯＳトランジスタＰ２００＿２，Ｐ２００＿３の各ドレインならびにＰＭＯＳトランジスタＰ２００＿４のゲートおよびドレインは、出力ノードＯＵＴ３に接続される。さらに、ＮＭＯＳトランジスタＮ２００＿１のドレインも、出力ノードＯＵＴ３に接続される。出力ノードＯＵＴ３から前述のゲート制御信号ｐｇａｔｅｖが出力される。

【0062】

ＰＭＯＳトランジスタＰ２００＿３，Ｐ２００＿４のソースならびにＮＭＯＳトランジスタＮ２００＿１のソースおよびバックゲートは、中間ノードＭＮＤ１に接続される。中間ノードＭＮＤ１は、さらに、ＰＭＯＳトランジスタＰ２００＿５のドレインおよびＮＭＯＳトランジスタＮ２００＿２のドレインに接続される。中間ノードＭＮＤ１の電位をｐｒｅｐｇａｔｅｖとする。ＮＭＯＳトランジスタＮ２００＿２のソースおよびバックゲートは、Ｇｎｄノードに接続される。

【0063】

ＰＭＯＳトランジスタＰ２００＿５のゲートおよびＮＭＯＳトランジスタＮ２００＿２のゲートは、入力ノードＩＮ４に接続される。入力ノードＩＮ４には、内部ロジック回路２Ｂから出力信号ｐｉｎｖが入力される。

【0064】

（出力バッファ用の保護回路の動作）
次に、保護回路２００の動作について説明する。パッド４に高電位が印加されていない通常出力動作時には、ＰＭＯＳトランジスタＰ２００＿１は導通状態である。この場合、ＰＭＯＳトランジスタＰ１０＿１のバックゲートには、ＰＭＯＳトランジスタＰ２００＿１のチャネルを介して保護電位ｐｒｏｔｅｃｔｖ（＝ｐｂｇｖ）が入力される。すなわち、通常出力動作時には、ＰＭＯＳトランジスタＰ２００＿１は、ＰＭＯＳトランジスタＰ１０＿１のバックゲート電位ｐｂｇｖの給電経路である。

【0065】

パッド４に高電位が印加されている場合、ＰＭＯＳトランジスタＰ２００＿１のソースには保護電位ｐｒｏｔｅｃｔｖ（＝ｍｉｄ）が入力され、ゲートにはパッド電位ｐａｄｖが入力される。したがって、ｐａｄｖ＞ｐｒｏｔｅｃｔｖのとき、ＰＭＯＳトランジスタＰ２００＿１は非導通状態となる。これにより、ＰＭＯＳトランジスタＰ１０＿１の寄生ダイオードを介して流入するパッド電位ｐａｄｖが、ＰＭＯＳトランジスタＰ２００＿１を通ってＶｄｄノードに到達するのを防止できる。

【0066】

パッド４に高電位が印加されていない通常出力動作時には、ＰＭＯＳトランジスタＰ２００＿２はオフ状態である。一方、パッド４に高電位が印加されている場合、次図６に示すように、ＰＭＯＳトランジスタＰ２００＿２は導通状態となって、ＰＭＯＳトランジスタＰ１０＿１のゲートにパッド電位ｐａｄｖを供給する。

【0067】

図６は、パッドに高電位が印加されているときの、ＰＭＯＳトランジスタＰ２００＿２の動作を説明するための図である。なお、Ｐ型基板（Ｐ－Ｓｕｂ）には接地電位Ｇｎｄが供給されるので、Ｐ型基板とＮ型ウェル（Ｎ－Ｗｅｌｌ）との間は非導通である。

【0068】

図６に示すように、Ｐ型ドレイン（Ｐ－Ｄｒａｉｎ）にはパッド電位ｐａｄｖが供給され、ゲート（Ｇａｔｅ）には保護電位ｐｒｏｔｅｃｔｖが入力される。パッド電位ｐａｄｖは保護電位ｐｒｏｔｅｃｔｖよりも大きい（ｐａｄｖ＞ｐｒｏｔｅｃｔｖ）。したがって、ＰＭＯＳトランジスタＰ２００＿２は導通状態となって、Ｐチャネル（Ｐ－ｃｈａｎｎｅｌ）にはチャネル電流が流れる。これにより、Ｐ型ソース（Ｐ－Ｓｏｕｒｃｅ）の電位（ｐｇａｔｅｖ）は、パッド電位ｐａｄｖにほぼ等しくなる。この結果、出力バッファ１０を構成するＰＭＯＳトランジスタＰ１０＿１のゲートには、パッド電位ｐａｄｖが供給される。ＰＭＯＳトランジスタＰ１０＿１のソースには、保護電位ｐｒｏｔｅｃｔｖが供給されているので、ＰＭＯＳトランジスタＰ１０＿１はオフ状態になる。

【0069】

さらに、図６に示すように、Ｐ型ドレインとＮ型ウェルとの間の寄生ダイオードが導通状態になる。これにより、ＰＭＯＳトランジスタＰ２００＿２のバックゲート（Ｂａｃｋｇａｔｅ）の電位ｐｂｇｖは、パッド電位ｐａｄｖに追従する。正確には、バックゲート電位ｐｂｇｖは、ｐａｄｖ－Ｖｔｐ（ただし、Ｖｔｐは閾値電圧）に等しい。

【0070】

以上のように、ｐａｄｖ＞ｐｒｏｔｅｃｔｖの場合、ＰＭＯＳトランジスタＰ２００＿１，Ｐ２００＿２の各電極の電位は、パッド電位ｐａｄｖまたは保護電位ｐｒｏｔｅｃｔｖのいずれかである。したがって、ＰＭＯＳトランジスタＰ２００＿１，Ｐ２００＿２の各々のいずれの電極間の電位差を定格内に納めることができる。

【0071】

再び図４を参照して、トランスファゲート２２０は、パッド４に高電位が印加されていない通常出力動作時には、内部ロジック回路２Ｂからの入力信号を伝播するスルー回路として動作する。

【0072】

一方、トランスファゲート２２０は、パッド４に高電位が印加されている場合には、パッド電位ｐａｄｖを内部ロジック回路２Ｂに回り込ませない保護回路として動作する。具体的にｐａｄｖ＞ｐｒｏｔｅｃｔｖの場合、ＰＭＯＳトランジスタＰ２００＿３，Ｐ２００＿４のゲートにはパッド電位ｐａｄｖが供給される。したがって、ＰＭＯＳトランジスタＰ２００＿３，Ｐ２００＿４はオフ状態になる。ＮＭＯＳトランジスタＮ２００＿２のゲートには保護電位ｐｒｏｔｅｃｔｖが供給されるので、ＮＭＯＳトランジスタＮ２００＿２はオン状態になる。ただし、ＮＭＯＳトランジスタＮ２００＿２のソース電位（ｐｒｅｐｇａｔｅｖ）は、保護電位ｐｒｏｔｅｃｔｖ以上には上昇しない。この結果、トランスファゲート２２０を構成するトランジスタの各電極の電位は、パッド電位ｐａｄｖまたは保護電位ｐｒｏｔｅｃｔｖのいずれかである。したがって、各トランジスタの電極間の電位差も定格内に納めることができる。

【0073】

インバータ２１０を構成するＰＭＯＳトランジスタＰ２００＿５およびＮＭＯＳトランジスタＮ２００＿２の各電極に供給される最大電位は、保護電位ｐｒｏｔｅｃｔｖである。したがって、インバータ２１０を構成する各トランジスタの電極間の電位差は定格内に収まる。

【0074】

また、ＰＭＯＳトランジスタＰ２００＿５のバックゲートには保護電位ｐｒｏｔｅｃｔｖが供給されている。ここで、前述のようにＮＭＯＳトランジスタＮ２００＿１を介して、中間ノードＭＮＤ１に保護電位ｐｒｏｔｅｃｔｖが供給されることがある。しかしながら、この場合に、ＰＭＯＳトランジスタＰ２００＿５のドレイン側の寄生ダイオードは導通しない。したがって、内部電源に異常電流が供給されることはない。なお、ＰＭＯＳトランジスタＰ２００＿５のバックゲートに保護電位ｐｒｏｔｅｃｔｖが供給されてさえすれば、インバータ２１０に代えて他の回路構成を用いても構わない。

【0075】

（出力バッファの保護のまとめ）
以上の保護回路２００に構成に基づいて、出力バッファ１０の保護についてまとめる。

【0076】

パッド４に高電位が印加されているとき（ｐａｄｖ＞ｐｒｏｔｅｃｔｖ）、ＰＭＯＳトランジスタＰ１０＿１のゲートには、保護回路２００を介してパッド電位ｐａｄｖが供給される。したがって、ＰＭＯＳトランジスタＰ１０＿１はオフ状態になる。

【0077】

また、前述のＰＭＯＳトランジスタＰ２００＿２の場合と同様に、ＰＭＯＳトランジスタＰ１０＿１のドレインにはパッド電位ｐａｄｖが供給される。したがって、ＰＭＯＳトランジスタＰ１０＿１のバックゲートの電位（ｐｂｇｖ）は、ドレイン側の寄生ダイオードを介してパッド電位ｐａｄｖ（正確には、ｐａｄｖ－Ｖｔｐ）に追従する。

【0078】

ＮＭＯＳトランジスタＮ１０＿１のゲートには、ＮＭＯＳトランジスタＮ３００＿１の場合と同様に、保護電位ｐｒｏｔｅｃｔｖが供給される。したがって、ＮＭＯＳトランジスタＮ１０＿１のドレインにパッド電位ｐａｄｖが入力されていたとしても、そのソース（中間ノードｎｍｉｄ）の電位は、保護電位ｐｒｏｔｅｃｔｖに制限される。正確には、ＮＭＯＳトランジスタＮ１０＿１の閾値電圧をＶｔｎとして、中間ノードｎｍｉｄの電位は、ｐｒｏｔｅｃｔｖ－Ｖｔｎに制限される。

【0079】

したがって、ＰＭＯＳトランジスタＰ１０＿１およびＮＭＯＳトランジスタＮ１０＿１の各電極の電位は、パッド電位ｐａｄｖまたは保護電位ｐｒｏｔｅｃｔｖのいずれかとなる。よって、これらのトランジスタの電極間の電位差は定格内に収めることができる。

【0080】

最後に、ＮＭＯＳトランジスタＮ１０＿２のドレイン（中間ノードｎｍｉｄ）の電位は、最大で、保護電位ｐｒｏｔｅｃｔｖ（正確には、ｐｒｏｔｅｃｔｖ－Ｖｔｎ）である。したがって、ＮＭＯＳトランジスタＮ１０＿２の電極間の電位差は全て定格内に収めることができる。

【0081】

［トランジスタの電極間の電位差の具体例］
以下、具体的な数値例を挙げて、回路動作をさらに説明する。

【0082】

図７は、中間電位ｍｉｄが電源電位Ｖｄｄよりも大きい場合において、各トランジスタの電極間の電位差を表形式で示す図である。

【0083】

図７では、パッド電位ｐａｄｖを５．５Ｖとし、電源電位Ｖｄｄを０Ｖとする。回路Ｃ１００＿１の分圧比を０．５とすると、中間電位ｍｉｄ（＝保護電位ｐｒｏｔｅｃｔｖ）は２．７５Ｖである。ＮＭＯＳトランジスタの閾値電圧Ｖｔｎを０．５Ｖとし、ＰＭＯＳトランジスタの閾値電圧Ｖｔｐを０．５Ｖとする。各トランジスタの電極間の許容電位差を４．０Ｖとする。電源電位Ｖｄｄが０Ｖであるので、内部のロジック回路からの出力を０Ｖとする。

【0084】

図７で用いられる記号は図４の場合と同じである。電極間の電位差として、ゲート・ソース間電圧Ｖｇｓ、ゲート・ドレイン間電圧Ｖｇｄ、ドレイン・ソース間電圧Ｖｄｓが示されている。さらに、電極間の電位差として、ゲート・バックゲート間電圧Ｖｇｂ、ドレイン・バックゲート間電圧Ｖｄｂ、ソース・バックゲート間電圧Ｖｓｂが示されている。図７に示すように、これらの電極間の電位差（絶対値）は最大で３．２５Ｖであり、許容電位差の範囲に収まっている。

【0085】

図８は、電源電位Ｖｄｄが中間電位ｍｉｄよりも大きい場合において、各トランジスタの電極間の電位差を表形式で示す図である。

【0086】

図８では、パッド電位ｐａｄｖを５．５Ｖとし、電源電位Ｖｄｄ（＝保護電位ｐｒｏｔｅｃｔｖ）を３．３Ｖとする。回路Ｃ１００＿１の分圧比を０．５とすると、中間電位ｍｉｄは２．７５Ｖである。ＮＭＯＳトランジスタの閾値電圧Ｖｔｎを０．５Ｖとし、ＰＭＯＳトランジスタの閾値電圧Ｖｔｐを０．５Ｖとする。各トランジスタの電極間の許容電位差を４．０Ｖとする。電源電位Ｖｄｄが３．３Ｖであるので、内部のロジック回路は動作状態である。出力バッファ１０の出力をハイインピーダンス（ＨｉＺ）状態であるとする。図８で用いられる記号は図７の場合と同じである。

【0087】

図８に示すように、電極間の電位差（絶対値）は最大で３．３Ｖであり、許容電位差の範囲に収まっている。

【0088】

［第１の実施形態の効果］
従来のトレラントバッファでは、トレラント機能に必要な電位をＬＳＩの電源電位Ｖｄｄによって賄っていた。このために、ＬＳＩの保護は電源の状態に依存しており、電源が遮断されている場合はトレラント機能が動作しなかった。これに対して、第１の実施形態のトレラントバッファは、保護電位生成回路１００を含む。この保護電位生成回路１００は、外部回路からＬＳＩに供給される電位を利用してトレラントバッファの動作に必要な保護電位ｐｒｏｔｅｃｔｖを生成できる。これにより、省電力化のためにＬＳＩ用の電源を遮断した場合でも、ＬＳＩを保護できる。

【0089】

＜第２の実施形態＞
第２の実施形態では、保護電位生成回路１００のうち回路Ｃ１００＿１の構成が変更される。具体的に、抵抗素子を用いた分圧回路に代えて、複数のＰＭＯＳトランジスタを用いた分圧回路が提示される。以下、図面を参照して具体的に説明する。

【0090】

［保護電位生成回路の構成］
図９は、第２の実施形態のトレラントバッファにおいて、保護電位生成回路の構成例を示す回路図である。第２の実施形態のトレラントバッファのうち図９に示す保護電位生成回路１００以外の構成は、図４で説明した第１の実施形態の場合と同じであるので説明を繰り返さない。また、保護電位生成回路１００のうち、回路Ｃ１００＿２の構成は、図４で説明した第１の実施形態の場合と同じであるので説明を繰り返さない。

【0091】

図９の回路Ｃ１００＿１は、入力ノードＩＮ１とＧｎｄノードとの間に互いに直列に接続されたＰＭＯＳトランジスタＰ１００＿３，Ｐ１００＿４を含む。ＰＭＯＳトランジスタＰ１００＿３，Ｐ１００＿４の各々はダイオード接続されている。

【0092】

具体的に、ＰＭＯＳトランジスタＰ１００＿３のソースおよびバックゲートは入力ノードＩＮ１に接続される。ＰＭＯＳトランジスタＰ１００＿３のゲートおよびドレインはｍｉｄノードに接続される。また、ＰＭＯＳトランジスタＰ１００＿４のソースおよびバックゲートはｍｉｄノードに接続される。ＰＭＯＳトランジスタＰ１００＿４のゲートおよびドレインはＧｎｄノードに接続される。図４で説明したように、ｍｉｄノードは、ＰＭＯＳトランジスタＰ１００＿１のソースおよびＰＭＯＳトランジスタＰ１００＿２のゲートに接続される。

【0093】

なお、図９では、直列接続されたＰＭＯＳトランジスタが２個の例を示しているが、取り出したい中間電位ｍｉｄの大きさ及びＰＭＯＳトランジスタＰ１００＿１の消費電力に応じて、直列接続するＰＭＯＳトランジスタの個数を変更可能である。さらに、ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタを用いることも可能であるし、他の種類の半導体素子を用いてもよい。

【0094】

ＰＭＯＳトランジスタＰ１００＿３，Ｐ１００＿４の素子特性、たとえば、Ｌ／Ｗ比などは基本的に同じであることが望ましい。ＰＭＯＳトランジスタＰ１００＿３，Ｐ１００＿４の各々を導通状態にするのに十分なパッド電位ｐａｄｖが入力ノードＩＮ１に入力されたとき、図９の回路Ｃ１００＿１は分圧回路として動作する。この場合、パッド電位ｐａｄｖは、ＰＭＯＳトランジスタＰ１００＿３，Ｐ１００＿４によって均等に分割される。したがって、回路Ｃ１００＿１は、０．５の分圧比を有する分圧回路として動作する。

【0095】

［効果］
抵抗素子の代わりにＭＯＳトランジスタを用いることで、回路サイズを縮小できるという効果を奏する。

【0096】

具体的に、図４の回路Ｃ１００＿１において、抵抗素子Ｒ１００＿１，Ｒ１００＿２の抵抗値（絶対値）によっては、入力ノードＩＮ１とＧｎｄノードとの間の貫通電流が大きくなる。この貫通電流を最大で数μＡ程度のオーダーに抑制しようとすると、抵抗素子の抵抗値は数１００ｋΩから数ＭΩ程度必要になる。ＬＳＩの内部にこの抵抗値を有する抵抗素子を形成する場合には、プロセスの制約によっては（たとえば、抵抗体のシート抵抗値によっては）回路面積が大きくなる。

【0097】

これに対して、ＭＯＳトランジスタを用いた場合に、貫通電流を絞るにはゲート幅Ｗを小さくすればよいので、回路面積が肥大化することはない。この結果、回路サイズを小さくできる。

【0098】

＜第３の実施形態＞
第３の実施形態では、第２の実施形態の保護電位生成回路をさらに変更した例について説明する。具体的には、分圧回路Ｃ１００＿１を構成するＰＭＯＳトランジスタの個数が増加するとともに、回路Ｃ１００＿１の動作／非動作を切り替えるためのスイッチ素子が設けられる。以下、図面を参照して詳しく説明する。

【0099】

［保護電位生成回路の構成］
図１０は、第３の実施形態のトレラントバッファにおいて、保護電位生成回路の構成例を示す回路図である。第３の実施形態のトレラントバッファのうち図１０に示す保護電位生成回路１００以外の構成は、図４で説明した第１の実施形態の場合と同じであるので説明を繰り返さない。

【0100】

図１０を参照して、保護電位生成回路１００は、入力ノードＩＮ１，ＩＮ１２と、出力ノードＯＵＴ１と、回路Ｃ１００＿１と、回路Ｃ１００＿２とを含む。ここで、入力ノードＩＮ１および出力ノードＯＵＴ１の接続ならびに回路Ｃ１００＿２の構成は、図４で説明した第１の実施形態の場合と同じであるので説明を繰り返さない。

【0101】

回路Ｃ１００＿１は、ＰＭＯＳトランジスタＰ１００＿３～Ｐ１００＿１１と、ＮＭＯＳトランジスタＮ１００＿１とを含む。以下、これらの接続関係について説明する。

【0102】

まず、ＰＭＯＳトランジスタＰ１００＿３～Ｐ１００＿１１は、この順番で、入力ノードＩＮ１とＧｎｄノードとの間に互いに直列に接続される。すなわち、隣り合う２個のＰＭＯＳトランジスタのうち、高電位側のＰＭＯＳトランジスタのドレインと低電位側のＰＭＯＳトランジスタのソースとが相互に接続される。ＰＭＯＳトランジスタＰ１００＿３～Ｐ１００＿６およびＰ１００＿８～Ｐ１００＿１１の各々において、ゲートがドレインに接続され、バックゲートがソースに接続される。すなわち、ＰＭＯＳトランジスタＰ１００＿３～Ｐ１００＿６，Ｐ１００＿８～Ｐ１００＿１１の各々はダイオード接続されている。ＰＭＯＳトランジスタＰ１００＿３～Ｐ１００＿６，Ｐ１００＿８～Ｐ１００＿１０のゲート電位（＝ドレイン電位）を、それぞれｇ１００＿３～ｇ１００＿６，ｇ１００＿８～ｇ１００＿１０とする。

【0103】

ＰＭＯＳトランジスタＰ１００＿７において、ゲートが入力ノードＩＮ１２に接続され、ドレインがｍｉｄノードに接続され、バックゲートがソースに接続される。入力ノードＩＮ１２には、内部ロジック領域２から選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔが入力される。ＰＭＯＳトランジスタＰ１００＿７は、オンおよびオフを切り替えるためのスイッチ素子として機能する。

【0104】

ＮＭＯＳトランジスタＮ１００＿１において、ドレインがｍｉｄノード接続され、ゲートが入力ノードＩＮ１２に接続され、ソースおよびバックゲートがＧｎｄノードに接続される。ＮＭＯＳトランジスタＮ１００＿１は、オンおよびオフを切り替えるためのスイッチ素子として機能する。

【0105】

［保護電位生成回路の動作］
以下、回路Ｃ１００＿１の動作について説明する。まず、ＬＳＩに供給される電源電位Ｖｄｄが０Ｖの場合、すなわち電源遮断時の場合について説明する。この場合、内部ロジック領域２から入力される選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔはローレベルである。したがって、ＮＭＯＳトランジスタＮ１００＿１はオフ状態になり、ＰＭＯＳトランジスタＰ１００＿７はオン状態になる。この状態において回路Ｃ１００＿１は、第１および第２の実施形態の場合と同様に、パッド４に与えられたパッド電位ｐａｄｖを分圧することによって、中間電位ｍｉｄを生成する。回路Ｃ１００＿２は、中間電位ｍｉｄを保護電位ｐｒｏｔｅｃｔｖとして出力ノードＯＵＴ１から出力する。

【0106】

次に、電源電位Ｖｄｄが０から徐々に立ち上がり、ＬＳＩの動作が有効になった場合について説明する。ＬＳＩの動作が有効になった段階で、内部ロジック領域２は、選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔをローレベルからハイレベルに着替える。これによって、ＮＭＯＳトランジスタＮ１００＿１がオン状態になり、ＰＭＯＳトランジスタＰ１００＿７がオフ状態になる。

【0107】

この結果、入力ノードＩＮ１とＧｎｄノードとの間を流れる貫通電流を削減することができる。さらに、中間電位ｍｉｄがほぼ０Ｖになるので、保護電位ｐｒｏｔｅｃｔｖの供給元を明示的に電源電位Ｖｄｄに切り替えることができる。

【0108】

［回路動作の具体例］
以下、具体的な数値例を挙げて、図１０の回路Ｃ１００＿１の動作をさらに説明する。

【0109】

図１１は、電源電位Ｖｄｄが０Ｖの場合において、パッド電位ｐａｄｖに応じた各トランジスタの電極間の電位差を表形式で示す図である。表中で用いられる記号は、図４、図７、図１０などの場合と同じである。

【0110】

図１１では、パッド電位ｐａｄｖを５．５Ｖとし、電源電位Ｖｄｄを０Ｖとする。回路Ｃ１００＿１の分圧比を０．５とすると、中間電位ｍｉｄ（＝保護電位ｐｒｏｔｅｃｔｖ）は２．７５Ｖである。ＮＭＯＳトランジスタの閾値電圧Ｖｔｎを０．５Ｖとし、ＰＭＯＳトランジスタの閾値電圧Ｖｔｐを０．５Ｖとする。各トランジスタの電極間の許容電位差を４．０Ｖとする。電源電位Ｖｄｄが０Ｖであるので、内部のロジック回路からの出力を０Ｖとする。電源電位Ｖｄｄ＝０ＶでＬＳＩは非動作状態であるので、選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔは０Ｖである。ＰＭＯＳトランジスタＰ１００＿７をスイッチとみなし、そのドレイン・ソース間の電位差Ｖｄｓを０Ｖとする。

【0111】

図１１に示すように、５．５Ｖのパッド電位ｐａｄｖが、８個のＰＭＯＳトランジスタＰ１００＿３～Ｐ１００＿６，Ｐ１００＿８～Ｐ１００＿１１で分圧される。したがって、これらのトランジスタの各々のドレイン・ソース間電圧Ｖｄｓは、０．６９Ｖである。中間電位ｍｉｄは、５．５Ｖのパッド電位ｐａｄｖを分圧することによって得られ、２．７５Ｖに等しい。

【0112】

図１１から明らかなように、各トランジスタの電極間の電位差は、許容電位差の範囲内に収まっている。

【0113】

図１２は、図１１に示す条件の場合において、回路Ｃ１００＿１の各ノードの電位のシミュレーション結果を示す図である。回路Ｃ１００＿１の各ノードの電位は、パッド電位ｐａｄｖの分圧電位として決定されることがわかる。

【0114】

たとえば、ＰＭＯＳトランジスタＰ１００＿３のゲートおよびドレインの電位ｇ１００＿３は、
ｇ１００＿３＝ｐａｄｖ×７／８＝５．５×７／８＝４．８１［Ｖ］ …(2)
で求められる。他のＰＭＯＳトランジスタのゲート電位も同様に求められる。

【0115】

図１３は、電源電位Ｖｄｄが３．３Ｖの場合において、保護電位ｐｒｏｔｅｃｔｖに応じた各トランジスタの電極間の電位差を表形式で示す図である。表中で用いられる記号は図４、図７、図１０などの場合と同じである。

【0116】

図１３では、パッド電位ｐａｄｖを５．５Ｖとし、電源電位Ｖｄｄ（＝保護電位ｐｒｏｔｅｃｔｖ）を３．３Ｖとする。回路Ｃ１００＿１の分圧比を０．５とすると、中間電位ｍｉｄは２．７５Ｖである。ＮＭＯＳトランジスタの閾値電圧Ｖｔｎを０．５Ｖとし、ＰＭＯＳトランジスタの閾値電圧Ｖｔｐを０．５Ｖとする。各トランジスタの電極間の許容電位差を４．０Ｖとする。電源電位Ｖｄｄが３．３Ｖであるので、内部のロジック回路は動作状態である。したがって、選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔはハイレベルとなる。

【0117】

図１３に示すように、ＮＭＯＳトランジスタＮ１００＿１はオン状態であり、ＰＭＯＳトランジスタＰ１００＿７～Ｐ１００＿１１はオフ状態である。中間電位ｍｉｄは０Ｖになる。

【0118】

一方、入力ノードＩＮ１と入力ノードＩＮ１２との間に直列に接続されるＰＭＯＳトランジスタＰ１００＿３～Ｐ１００＿６はオン状態となる。これらのトランジスタでは、１個あたり、ＰＭＯＳトランジスタの閾値電圧に相当する０．５Ｖ分電圧降下する。図１３に示すように、この場合に、ＰＭＯＳトランジスタＰ１００＿７の電極間の電位差は許容動作電位差内に収まっている。

【0119】

図１４は、図１３に示す条件の場合において、回路Ｃ１００＿１の各ノードの電位のシミュレーション結果を示す図である。

【0120】

図１４に示すように、ＰＭＯＳトランジスタＰ１００＿３～Ｐ１００＿６のゲート電位（＝ドレイン電位）ｇ１００＿３～ｇ１００＿６は、パッド電位ｐａｄｖに応じて変化する。こられの電位は、パッド電位ｐａｄｖ（＝５．５Ｖ）と選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔの電位（３．３Ｖ）との電位差を分割することによって得られる。ＰＭＯＳトランジスタＰ１００＿８～Ｐ１００＿１０のゲート電位（＝ドレイン電位）ｇ１００＿８～ｇ１００＿１０は、０Ｖに近い値になる。

【0121】

図１５は、保護電位ｐｒｏｔｅｃｔｖに応じた貫通電流の大きさを示すである。図１５では、上から順にパッド電位ｐａｄｖ、保護電位ｐｒｏｔｅｃｔｖ＝ｍｉｄの場合の貫通電流、保護電位ｐｒｏｔｅｃｔｖ＝Ｖｄｄの場合の貫通電流を示す。パッド電位ｐａｄｖは、最大で（時刻ｔ５のとき）５．５Ｖである。

【0122】

電源電位Ｖｄｄ＝０Ｖであり、選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔ＝０Ｖの場合、図１０の回路Ｃ１００＿１はパッド電位ｐａｄｖを分圧する分圧回路として機能する。この場合、入力ノードＩＮ１とＧｎｄノードとの間を流れる貫通電流の大きさは、最大で２６９ｎＡである。

【0123】

一方、電源電位Ｖｄｄ＝ｐｒｏｔｅｃｔｓｅｌｅｃｔ＝３．３Ｖの場合、保護電位ｐｒｏｔｅｃｔｖとして電源電位Ｖｄｄが選択される。この場合、貫通電流の大きさは、最大で２．９３ｎＡとなり、Ｖｄｄ＝０Ｖの場合に比較して約１００分の１に削減される。

【0124】

［効果］
上記のとおり第３の実施形態によれば、内部ロジック領域２から出力される選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔに応じて、分圧回路Ｃ１００＿１の動作／非動作が切り替えられる。これにより、トレラント機能を実現するための電源として電源電位Ｖｄｄを明示的に選択することができる。さらに、電源電位Ｖｄｄを選択した場合、分圧回路Ｃ１００＿１に設けられたスイッチ用のＰＭＯＳトランジスタＰ１００＿７は、オフ状態に制御される。このため、分圧回路Ｃ１００＿１を流れる貫通電流を抑制することができる。

【0125】

＜第４の実施形態＞
図４に示す第１の実施形態の場合には、出力バッファ１０を構成するＰＭＯＳトランジスタＰ１０＿１の電流駆動能力は、ＰＭＯＳトランジスタＰ１０＿１のドレイン・ソース間電圧Ｖｄｓだけで決まらない。ＰＭＯＳトランジスタＰ１０＿１のドレイン電流は、ＰＭＯＳトランジスタＰ１００＿２を介して供給されるので、ＰＭＯＳトランジスタＰ１００＿２のゲート・ソース間電圧Ｖｇｓの影響も受ける。したがって、パッド電位ｐａｄｖが変化するとそれに応じて、ＰＭＯＳトランジスタＰ１０＿１の電流駆動能力も変化することになる。

【0126】

上記の問題点を解消するために、第４の実施形態のトレラントバッファは、保護回路４００をさらに含むとともに、出力バッファ１０にＰＭＯＳトランジスタＰ１０＿２が追加される。以下、図面を参照して詳しく説明する。なお、その他のトレラントバッファの構成は、図４の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0127】

なお、保護回路４００は、出力バッファ１０の動作を制御するためのものである。したがって、保護回路４００は保護回路２００の一部の構成と考えてもよい。

【0128】

［トレラントバッファの構成］
図１６は、第４の実施形態によるトレラントバッファの構成を示す回路図である。図１６のトレラントバッファは、保護回路４００をさらに含む点で図４のトレラントバッファと異なる。

【0129】

保護回路４００は、一例として入力ノードＩＮ１３，ＩＮ１４と、出力ノードＯＵＴ７と、ＰＭＯＳトランジスタＰ４００＿１と、ＮＭＯＳトランジスタＮ４００＿１とを含む。以下、これらの接続関係について説明する。

【0130】

入力ノードＩＮ１３には、内部ロジック回路２Ｄ（図１の内部ロジック領域２の一部）から選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔが入力される。入力ノードＩＮ１４には、保護電位生成回路１００から保護電位ｐｒｏｔｅｃｔｖが入力される。ＰＭＯＳトランジスタＰ４００＿１において、ゲートは入力ノードＩＮ１３に接続され、ソースおよびバックゲートは入力ノードＩＮ１４に接続される。また、ＰＭＯＳトランジスタＰ４００＿１のドレインは出力ノードＯＵＴ７に接続される。ＮＭＯＳトランジスタＮ４００＿１において、ゲートは入力ノードＩＮ１３に接続され、ソースおよびバックゲートはＧｎｄノードに接続される。また、ＮＭＯＳトランジスタＮ４００＿１のドレインは出力ノードＯＵＴ７に接続される。

【0131】

上記の構成のＰＭＯＳトランジスタＰ４００＿１およびＮＭＯＳトランジスタＮ４００＿１はインバータとして動作する。したがって、出力ノードＯＵＴ７から出力される選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔｂは、入力ノードＩＮ１３に入力される選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔの論理レベルを反転した信号である。

【0132】

出力バッファ１０は、入力ノードＩＮ１５およびＰＭＯＳトランジスタＰ１０＿２をさらに含む点で、図４の出力バッファ１０と異なる。まず、これらの接続について説明する。

【0133】

入力ノードＩＮ１５は、保護回路４００の出力ノードＯＵＴ７と接続されることにより、選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔｂが入力される。

【0134】

ＰＭＯＳトランジスタＰ１０＿２について、ソースはＶｄｄノードに接続され、ゲートは入力ノードＩＮ１５に接続され、バックゲートは入力ノードＩＮ５に接続される。また、ＰＭＯＳトランジスタＰ１０＿２のドレインは、ＰＭＯＳトランジスタＰ１０＿１のソースに接続される。図４の場合と異なり、ＰＭＯＳトランジスタＰ１０＿１のソースは、入力ノードＩＮ５に接続されない。

【0135】

［出力バッファの動作］
次に、図１６の出力バッファ１０の動作を説明する。まず、電源電位Ｖｄｄが０Ｖの場合、すなわち、ＬＳＩ用の電源が遮断されている場合について説明する。この場合、内部ロジック回路２Ｄから出力される選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔはローレベルになる。したがって、保護回路４００は、出力ノードＯＵＴ７からハイレベルの選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔｂ（保護電位ｐｒｏｔｅｃｔｖに等しい）を出力する。この結果、ＰＭＯＳトランジスタＰ１０＿２のゲートには、保護電位ｐｒｏｔｅｃｔｖ（＞Ｖｄｄ）が入力されるので、ＰＭＯＳトランジスタＰ１０＿２はオフ状態となる。これにより、ＰＭＯＳトランジスタＰ１０＿２のドレイン・ソース間には貫通パスが形成されない。

【0136】

次に、電源電位Ｖｄｄがたとえば３．３Ｖの通常動作について説明する。この場合、内部ロジック回路２Ｄは選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔをハイレベルにする。これにより、保護回路４００から出力ノードＯＵＴ７を介して出力される選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔｂはローレベル（０Ｖ）になる。したがって、ＰＭＯＳトランジスタＰ１０＿２はオン状態になるので、ＰＭＯＳトランジスタＰ１０＿１のソース電位は電源電位Ｖｄｄに等しくなる。よって、ＰＭＯＳトランジスタＰ１０＿１の電流駆動能力にパッド電位ｐａｄｖが影響を及ぼすことを防止できる。

【0137】

図１７は、通常動作時における出力バッファの電流駆動能力を示す図である。図１７では上から順にパッド電位ｐａｄｖ、中間電位ｍｉｄ（図４の場合）、選択信号ｐｒｏｔｅｃｔｓｅｌｅｃｔｂ（図１６の場合）の各電位［Ｖ］が示されている。さらに、図１７では、出力バッファの駆動電流Ｉｐａｄのシミュレーション波形が、図４の場合と図１６の場合とを比較して示されている。図１７に示すグラフの横軸は時間軸であり、その単位は任意単位（a.u.：arbitrary unit）である。

【0138】

図１７を参照して、時刻ｔ６における電流駆動量を比較する。図４の場合に出力バッファ１０からパッド４に供給される電流は１．５４ｍＡである。これに対して、図１６の場合に出力バッファ１０からパッド４に供給される電流は１．９７ｍＡである。これにより、本実施形態の場合にＰＭＯＳトランジスタＰ１０＿１の電流駆動能力が向上していることがわかる。

【0139】

［効果］
上記のとおり、第１の実施形態の場合には、保護電位ｐｒｏｔｅｃｔｖの供給経路とＰＭＯＳトランジスタＰ１０＿１の出力電流の経路とが同じであった。このため、ＰＭＯＳトランジスタＰ１０＿１の電流供給能力がパッド電位ｐａｄｖの影響を受けるという問題があった。

【0140】

これに対して、本実施形態の出力バッファ１０によれば、電流駆動用のＰＭＯＳトランジスタＰ１０＿１と直列に過電圧保護用のＰＭＯＳトランジスタＰ１０＿２が接続される。そして、ＰＭＯＳトランジスタＰ１０＿１の出力電流は、ＶｄｄノードからＰＭＯＳトランジスタＰ１０＿２を介して供給される。すなわち、出力バッファ１０の出力電流の経路は、保護電位ｐｒｏｔｅｃｔｖの供給経路から分離される。これにより、出力バッファ１０の電流駆動能力をより向上させることができる。

【0141】

なお、上記の構成によれば、静電気放電（ＥＳＤ：Electro-Static Discharge）経路と保護電位ｐｒｏｔｅｃｔｖの供給経路とが分離されていることになる。したがって、ＥＳＤによる破壊リスクも低減させることができる。

【0142】

また、第４の実施形態は、第２および第３の実施形態の各々と組み合わせることができる。すなわち、図１６の回路Ｃ１００＿１は、図９の回路Ｃ１００＿１に置き換えることができるし、図１０の回路Ｃ１００＿１に置き換えることもできる。

【0143】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0144】

１ ＬＳＩ、２ 内部ロジック領域、２Ａ～２Ｄ 内部ロジック回路、３ インタフェース領域、４，４Ａ パッド、５ トレラントバッファ、１０ 出力バッファ、２０ 入力バッファ、１００ 保護電位生成回路、２００，３００，４００ 保護回路、２１０ インバータ、２２０ トランスファゲート、Ｃ１００ 分圧回路、Ｇｎｄ 接地電位、ＩＮ１～ＩＮ１５ 入力ノード、ＭＮＤ１，ＭＮＤ２，ｎｍｉｄ 中間ノード、Ｎ１０，Ｎ２０，Ｎ１００～Ｎ４００ ＮＭＯＳトランジスタ、Ｐ１０，Ｐ２０，Ｐ１００，Ｐ２００，Ｐ４００ ＰＭＯＳトランジスタ、ＯＵＴ１～ＯＵＴ７ 出力ノード、Ｒ１００＿１，Ｒ１００＿２ 抵抗素子。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】