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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-14
(45)【発行日】2024-06-24
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240617BHJP
G02F 1/1333 20060101ALI20240617BHJP
G02F 1/1343 20060101ALI20240617BHJP
G02F 1/1345 20060101ALI20240617BHJP
G02F 1/1368 20060101ALI20240617BHJP
G06F 3/041 20060101ALI20240617BHJP
G06F 3/044 20060101ALI20240617BHJP
G09F 9/00 20060101ALI20240617BHJP
H10K 59/10 20230101ALI20240617BHJP
【ＦＩ】
G09F9/30 338
G02F1/1333
G02F1/1343
G02F1/1345
G02F1/1368
G06F3/041 412
G06F3/041 430
G06F3/044 124
G09F9/00 366A
G09F9/30 349Z
H10K59/10
【請求項の数】
18
(21)【出願番号】P 2021001468
(22)【出願日】2021-01-07
(65)【公開番号】P2022106456
(43)【公開日】2022-07-20
【審査請求日】2023-08-02
(73)【特許権者】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】小出 元
【審査官】石本 努
(56)【参考文献】
【文献】国際公開第２０１８／１５９３９５（ＷＯ，Ａ１）
【文献】特開２０１７－１３４５９２（ＪＰ，Ａ）
【文献】中国特許出願公開第１０６６４７０７１（ＣＮ，Ａ）
【文献】米国特許出願公開第２０２０／０２３４６７４（ＵＳ，Ａ１）
【文献】特開２０２０－００８７４２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０２Ｆ１／１３４３－１／１３４５
１／１３５－１／１３６８
Ｇ０６Ｆ３／０３－３／０４７
Ｇ０９Ｆ９／００－９／４６
Ｈ０５Ｂ３３／００－３３／２８
４４／００
４５／６０
Ｈ１０Ｋ５０／００－９９／００
(57)【特許請求の範囲】
【請求項1】
第１基材上に設けられた、表示領域および前記表示領域を囲う額縁領域と、前記表示領域に設けられた、複数の副画素と、
前記表示領域に設けられた、前記複数の副画素と接続され、第１配線層で形成される複数の走査線と、
前記表示領域に設けられた、前記複数の副画素と接続され、第２配線層で形成される複数の信号線と、
前記額縁領域に設けられた、前記複数の信号線に接続されたスイッチ回路と、
前記表示領域に設けられた、複数のセンサ電極と、
前記複数のセンサ電極に接続され、第３配線層で形成される複数の検出線と、
を備え、
前記額縁領域において、前記複数の信号線は、それぞれ、第１部分および第２部分を有し、
前記信号線の前記第２部分は、前記表示領域および前記スイッチ回路との間に設けられ、前記スイッチ回路から表示領域に向かって引き出され、
前記信号線の前記第１部分は、前記第２配線層で形成され、前記第２部分と表示領域の間に設けられ、前記第２部分に接続されており、
前記信号線の前記第２部分および前記複数の検出線のそれぞれは、前記第３配線層で形成され、
前記複数の信号線の前記第２部分と前記複数の検出線は、概略平行に設けられる、
表示装置。
【請求項2】
前記第３配線層は、前記第２配線層を挟んで前記第１配線層より上方に位置し、前記信号線の前記第２部分は、前記信号線の前記第１部分の上方に位置する、請求項１に記載の表示装置。
【請求項3】
前記第３配線層は、有機絶縁層を挟んで前記第２配線層より上方に位置し、前記第１部分と前記第２部分は前記有機絶縁層に形成されたコンタクトホールを介して接続される、請求項１または２に記載の表示装置。
【請求項4】
前記スイッチ回路は、ｎチャネル型トランジスタとｐチャネル型トランジスタを有する、請求項１から３までのいずれか１項に記載の表示装置。
【請求項5】
前記スイッチ回路は、トランスミッションゲートを有する、請求項１から４までのいずれか１項に記載の表示装置。
【請求項6】
前記額縁領域に設けられた、前記スイッチ回路に接続された引出配線を有し、前記引出配線は、第３部分および第４部分を有し、
前記引出配線の前記第３部分は、前記第２配線層で形成され、
前記引出配線の前記第４部分は、前記第１配線層で形成され、
前記第４部分は、前記第３部分と前記スイッチ回路との間に位置し、
前記スイッチ回路は、前記第２部分と前記第４部分との間に位置し、
前記第３部分は前記第４部分に接続されている、請求項１から５までのいずれか１項に記載の表示装置。
【請求項7】
前記複数の信号線は、第１信号線、第２信号線、及び第３信号線を有し、前記スイッチ回路は、前記第１信号線に接続される第１トランジスタ、前記第２信号線に接続される第２トランジスタ、前記第３信号線に接続される第３トランジスタを有し、
前記引出配線は、前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタに接続される、請求項６に記載の表示装置。
【請求項8】
表示機能層をさらに備え、前記複数の副画素は、複数の画素電極を有し、
前記表示機能層は、前記複数の画素電極および前記複数のセンサ電極との間に発生する電界により駆動される、請求項１から７までのいずれか１項に記載の表示装置。
【請求項9】
前記複数のセンサ電極は、前記複数の検出線を介して、タッチ検出期間に駆動信号が入力され、表示期間に一定の直流電圧が入力される、請求項１から８までのいずれか１項に記載の表示装置。
【請求項10】
第１基材上に設けられた、表示領域および前記表示領域を囲う額縁領域と、前記表示領域に設けられた、少なくとも第１画素、第２画素、および第３画素と、
前記第１画素に接続される第１信号線と、
前記第２画素に接続される第２信号線と、
前記第３画素に接続される第３信号線と、
前記額縁領域に設けられ、前記第１信号線、前記第２信号線、および前記第３信号線に接続されたスイッチ回路と、
前記スイッチ回路に接続される引出配線と、
を備え、
前記スイッチ回路は、前記第１信号線と接続される第１トランジスタ、前記第２信号線と接続される第２トランジスタ、および前記第３信号線と接続される第３トランジスタを有し、
前記引出配線は、前記第１トランジスタ、前記第２トランジスタ、および前記第３トランジスタと接続され、
前記第１信号線、前記第２信号線、および前記第３信号線は、それぞれ、第１部分および第２部分を有し、
前記引出配線は、第３部分および第４部分を有し、
前記引出配線の前記第４部分は、第１配線層で形成され、
前記第１信号線、前記第２信号線、および前記第３信号線それぞれの前記第１部分、ならびに、前記引出配線の前記第３部分は、無機絶縁層を挟んで前記第１配線層より上方に位置する第２配線層で形成され、
前記第１信号線、前記第２信号線、および前記第３信号線それぞれの前記第２部分は、有機絶縁層を挟んで前記第２配線層より上方に位置する第３配線層で形成される、
表示装置。
【請求項11】
前記第１画素、前記第２画素、および前記第３画素それぞれに設けられた画素電極と、前記画素電極と対向して配置される共通電極と、
前記共通電極に接続される共通配線と、
表示機能層と、
をさらに備え、
前記表示機能層は、前記画素電極および前記共通電極との間に発生する電界により駆動される、請求項１０に記載の表示装置。
【請求項12】
前記共通電極は、前記共通配線を介して、タッチ検出期間に駆動信号が入力され、表示期間に一定の直流電圧が入力される、請求項１１に記載の表示装置。
【請求項13】
前記共通配線は、前記第３配線層で形成される、請求項１１または１２に記載の表示装置。
【請求項14】
表示領域においてマトリクス状に配列された複数のセンサ電極と、前記複数のセンサ電極のそれぞれに接続される共通配線と、
表示領域において第１方向に並ぶ複数の信号線と、
前記表示領域を囲う額縁領域に設けられ、前記複数の信号線に接続されるアナログスイッチ回路と、
を備え、
前記複数の信号線の一つである第１信号線は、前記額縁領域において第１部分と第２部分を有し、
前記第２部分は、前記アナログスイッチ回路が有するトランジスタのドレインと接続され、前記表示領域に向かって引き出され、
前記第１部分は、前記第２部分と前記表示領域の間に位置し、前記第２部分に接続され、
前記第２部分は、前記共通配線と同層に同材料で形成される配線部分であり、
前記第１部分は、前記表示領域における複数の信号線と同層に同材料で形成される配線部分である、表示装置。
【請求項15】
基材と、前記基材上に設けられた第１絶縁層と、前記第１絶縁層に積層された第２絶縁層と、をさらに備え、前記トランジスタは、前記基材と前記第１絶縁層の間に設けられ、
前記第２部分は、前記第１絶縁層と前記第２絶縁層の間に設けられ、
前記第２部分は前記第１絶縁層に形成されたコンタクトホールを介して、前記ドレインに接続される、請求項１４に記載の表示装置。
【請求項16】
前記第１絶縁層は、第１面と、前記第１面と反対側の第２面を有し、前記第２絶縁層は前記第２面に接し、
前記表示領域における前記複数の信号線及び前記額縁領域における前記第１部分は、前記第１面に接し、
前記表示領域における共通配線及び前記額縁領域における前記第２部分は、前記第２面に接し、
前記第１部分と前記第２部分は、前記第１絶縁層に形成されたコンタクトホールを介して、互いに接続されている、請求項１５に記載の表示装置。
【請求項17】
前記第２絶縁層に積層された第３絶縁層と、前記第３絶縁層を覆う配向膜と、複数の画素電極と、をさらに備え、前記複数のセンサ電極は、前記第２絶縁層と前記第３絶縁層の間に設けられ、
前記表示領域において、前記複数の画素電極は、前記第３絶縁層と前記配向膜の間に設けられ、
前記表示領域において、前記センサ電極は、前記第２絶縁層に形成されたコンタクトホールを介して、前記共通配線に接続されている、請求項１６に記載の表示装置。
【請求項18】
前記第１絶縁層及び前記第２絶縁層は、有機絶縁層であり、前記第３絶縁層は、無機絶縁層である、請求項１７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、表示装置に関する。
【背景技術】
【0002】
表示領域に複数の画素を有する表示装置が開発されている。複数の画素に画像信号を入力するために、複数の信号線が必要である。複数の信号線は、非表示領域において、駆動素子と接続されている端子部、または駆動素子自体に接続されている。表示領域が広く非表示領域が狭い表示装置、いわゆる狭額縁の表示装置を得るには、非表示領域における配線の効率的なレイアウトが必要である。
【0003】
また上記のような表示装置を有するタッチ検出機能付き表示装置では、表示領域でもあるセンサ領域に、センサ電極からの検出信号を出力する検出線が複数配置される。そのため、非表示領域では、信号線や検出線等の複数の配線が密に配置されることになる。このようなタッチ検出機能付き表示装置においても、狭額縁を実現するには、非表示領域における配線の効率的なレイアウトが必要である。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１６－１７０２９３号公報
【文献】特開２０１６－２００６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本実施形態は、表示品質が向上した表示装置を提供する。
【課題を解決するための手段】
【0006】
一実施形態に係る表示装置は、第１基材上に設けられた、表示領域および前記表示領域を囲う額縁領域と、前記表示領域に設けられた、複数の副画素と、前記表示領域に設けられた、前記複数の副画素と接続され、第１配線層で形成される複数の走査線と、前記表示領域に設けられた、前記複数の副画素と接続され、第２配線層で形成される複数の信号線と、前記額縁領域に設けられた、前記複数の信号線に接続されたスイッチ回路と、前記表示領域に設けられた、複数のセンサ電極と、前記複数のセンサ電極に接続され、第３配線層で形成される複数の検出線と、を備え、前記額縁領域において、前記複数の信号線は、それぞれ、第１部分および第２部分を有し、前記信号線の前記第２部分は、前記表示領域および前記スイッチ回路との間に設けられ、前記スイッチ回路から表示領域に向かって引き出され、前記信号線の前記第１部分は、前記第２配線層で形成され、前記第２部分と表示領域の間に設けられ、前記第２部分に接続されており、前記信号線の前記第２部分および前記複数の検出線のそれぞれは、前記第３配線層で形成され、前記複数の信号線の前記第２部分と前記複数の検出線は、概略平行に設けられる。
【0007】
また一実施形態に係る表示装置は、第１基材上に設けられた、表示領域および前記表示領域を囲う額縁領域と、前記表示領域に設けられた、少なくとも第１画素、第２画素、および第３画素と、前記第１画素に接続される第１信号線と、前記第２画素に接続される第２信号線と、前記第３画素に接続される第３信号線と、前記額縁領域に設けられ、前記第１信号線、前記第２信号線、および前記第３信号線に接続されたスイッチ回路と、前記スイッチ回路に接続される引出配線と、を備え、前記スイッチ回路は、前記第１信号線と接続される第１トランジスタ、前記第２信号線と接続される第２トランジスタ、および前記第３信号線と接続される第３トランジスタを有し、前記引出配線は、前記第１トランジスタ、前記第２トランジスタ、および前記第３トランジスタと接続され、前記第１信号線、前記第２信号線、および前記第３信号線は、それぞれ、第１部分および第２部分を有し、前記引出配線は、第３部分および第４部分を有し、前記引出配線の前記第４部分は、第１配線層で形成され、前記第１信号線、前記第２信号線、および前記第３信号線それぞれの前記第１部分、ならびに、前記引出配線の前記第３部分は、無機絶縁層を挟んで前記第１配線層より上方に位置する第２配線層で形成され、前記第１信号線、前記第２信号線、および前記第３信号線それぞれの前記第２部分は、有機絶縁層を挟んで前記第２配線層より上方に位置する第３配線層で形成される。
【0008】
一実施形態に係る表示装置は、表示領域においてマトリクス状に配列された複数のセンサ電極と、前記複数のセンサ電極のそれぞれに接続される共通配線と、表示領域において第１方向に並ぶ複数の信号線と、前記表示領域を囲う額縁領域に設けられ、前記複数の信号線に接続されるアナログスイッチ回路と、を備え、前記複数の信号線の一つである第１信号線は、前記額縁領域において第１部分と第２部分を有し、前記第２部分は、前記アナログスイッチ回路が有するトランジスタのドレインと接続され、前記表示領域に向かって引き出され、前記第１部分は、前記第２部分と前記表示領域の間に位置し、前記第２部分に接続され、前記第２部分は、前記共通配線と同層に同材料で形成される配線部分であり、前記第１部分は、前記表示領域における複数の信号線と同層に同材料で形成される配線部分である。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下に、本発明の実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
以下、図面を参照しながら一実施形態に係る表示装置について詳細に説明する。
以下、図面を参照しながら一実施形態に係る表示装置について詳細に説明する。
【0011】
本実施形態においては、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第３方向Ｚの矢印の先端に向かう方向を上又は上方と定義し、第３方向Ｚの矢印の先端に向かう方向とは反対側の方向を下又は下方と定義する。
【0012】
また、「第１部材の上方の第２部材」及び「第１部材の下方の第２部材」とした場合、第２部材は、第１部材に接していてもよく、又は第１部材から離れて位置していてもよい。後者の場合、第１部材と第２部材との間に、第３の部材が介在していてもよい。一方、「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は第１部材に接している。
【0013】
また、第３方向Ｚの矢印の先端側に表示装置を観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視という。第１方向Ｘ及び第３方向Ｚによって規定されるＸ－Ｚ平面、あるいは第２方向Ｙ及び第３方向Ｚによって規定されるＹ－Ｚ平面における表示装置の断面を見ることを断面視という。
【0014】
図１は、実施形態の表示装置の概略平面図である。図１に示す表示装置ＤＳＰは、基材ＢＡ１上に、表示領域ＤＡ及び非表示領域ＮＤＡである額縁領域ＦＡを有している。本実施形態において、額縁領域ＦＡは、表示領域ＤＡとは異なる領域であり、表示領域ＤＡを囲うように額縁状に形成されている。
【0015】
図１に示すように、表示装置ＤＳＰは、基材ＢＡ１、表示領域ＤＡにて基材ＢＡ１の上方にマトリクス状に配列された複数の副画素ＳＸ、複数の走査線ＧＬと、複数の信号線ＳＬと、を備えている。複数の副画素ＳＸのそれぞれは、走査線ＧＬのそれぞれ及び信号線ＳＬのそれぞれの交点に設けられている。なお走査線及び信号線をそれぞれゲート線及びソース線ともいう。また基材ＢＡ１及び後述する基材ＢＡ２を、それぞれ第１基材及び第２基材ともいう。
【0016】
なお本実施形態の表示装置ＤＳＰの例として、液晶表示装置について説明するが、本実施形態はこれに限定されない。本実施形態の表示装置ＤＳＰは、電気泳動表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ））表示装置、プラズマディスプレイ表示装置、Ｍｉｃｒｏ－Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ（ＭＥＭＳ）表示装置等にも適用可能である。
【0017】
また液晶表示装置の表示モードとしては、いわゆる縦電界モード及び横電界モードが挙げられる。縦電界モードは、例えばＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードや、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード等を含む。横電界モードは、例えばＩＰＳ（Ｉｎ-Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードや、ＩＰＳモードの一つであるＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード等を含む。本実施形態では、一例として、横電界モードについて説明するが、本実施形態はこれに限定されない。本実施形態は縦電界モードの表示装置にも適用可能である。
【0018】
また、詳細は後述するが、本実施形態の表示装置ＤＳＰは、タッチ検出機能（単に検出機能ともいう）付き表示装置である。タッチ検出機能付き表示装置は、表示装置とタッチ機能を実現するタッチパネルを別々に製造し、表示装置の画面にタッチパネルを貼り付けるオンセルタイプ（外付けタイプとも称する）及び表示装置とタッチパネルが一体となっているインセルタイプ（内蔵タイプとも称する）を含む。実施形態はインセルタイプの表示装置を説明する。しかし、本実施形態はオンセルタイプの表示装置にも適用可能である。
実施形態として、静電容量方式のタッチ検出機能付きの表示装置を説明する。しかし、本実施形態は静電容量方式のタッチ検出に限らず、光学式、抵抗式、静電容量方式、電磁誘導方式等の他の方式のタッチ検出にも適用可能である。
静電容量方式は、互いに離間した状態で対向配置された２つの検出電極の間の静電容量を検出する相互容量方式（Ｍｕｔｕａｌ Ｃａｐａｃｉｔｉｖｅ Ｓｅｎｓｉｎｇ）及び１つの検出電極と例えば接地電位等の基準電位との間の静電容量を検出する自己容量方式（Ｓｅｌｆ Ｃａｐａｃｉｔｉｖｅ Ｓｅｎｓｉｎｇ）を含む。本実施形態では、自己容量方式を説明しているが、相互容量方式のタッチ検出を行う表示装置にも適用可能である。
実施形態として、静電容量方式のタッチ検出機能付きの表示装置を説明する。しかし、本実施形態は静電容量方式のタッチ検出に限らず、光学式、抵抗式、静電容量方式、電磁誘導方式等の他の方式のタッチ検出にも適用可能である。
静電容量方式は、互いに離間した状態で対向配置された２つの検出電極の間の静電容量を検出する相互容量方式（Ｍｕｔｕａｌ Ｃａｐａｃｉｔｉｖｅ Ｓｅｎｓｉｎｇ）及び１つの検出電極と例えば接地電位等の基準電位との間の静電容量を検出する自己容量方式（Ｓｅｌｆ Ｃａｐａｃｉｔｉｖｅ Ｓｅｎｓｉｎｇ）を含む。本実施形態では、自己容量方式を説明しているが、相互容量方式のタッチ検出を行う表示装置にも適用可能である。
【0019】
図１に示す表示装置ＤＳＰは、額縁領域ＦＡに、さらに走査線ＧＬを駆動する走査線駆動回路ＧＬＣ、信号線ＳＬを駆動する信号線駆動回路ＳＬＣを有している。信号線駆動回路ＳＬＣ及び走査線駆動回路ＧＬＣは、駆動素子ＤＤと電気的に接続されている。制御部ＤＲＶに設けられた駆動素子ＤＤは、信号線駆動回路ＳＬＣ及び走査線駆動回路ＧＬＣを介して、副画素ＳＸに画像表示に必要な信号を出力する。
詳細は後述するが、信号線駆動回路ＳＬＣと駆動素子ＤＤとの間には、信号線ＳＬに電気的に接続される複数の引出配線ＷＬが設けられている。
詳細は後述するが、信号線駆動回路ＳＬＣと駆動素子ＤＤとの間には、信号線ＳＬに電気的に接続される複数の引出配線ＷＬが設けられている。
【0020】
また表示装置ＤＳＰは、表示領域ＤＡに、共通電極ＣＥ及び共通配線ＣＭＬを有している。共通電極ＣＥは、副画素ＳＸに含まれる画素電極ＰＥとの間に電界を発生させ、当該電界によって表示機能層、例えば液晶層を駆動する。さらに共通電極ＣＥは、後述するセンサ電極ＳＲＥとしても機能する。共通電極ＣＥは、共通配線ＣＭＬを介して、コモン電圧（Ｖｃｏｍ）を印加する共通電極駆動回路ＣＤに接続されている。なお表示領域ＤＡに、センサ電極ＳＲＥ（共通電極ＣＥ）が設けられているので、表示領域ＤＡはセンサ領域ＳＡともいえる。
【0021】
基材ＢＡ１上には、端子ＴＰ、制御部ＤＲＶ及び共通電極駆動回路ＣＤを有するフレキシブル配線基板ＦＰＣが設けられている。制御部ＤＲＶは、駆動素子ＤＤ及び駆動素子ＴＣを有している。駆動素子ＤＤ及び駆動素子ＴＣは、端子ＴＰを介して、信号線駆動回路ＳＬＣ及び後述するスイッチ回路ＭＵＸに接続されている。
【0022】
ここで図面の見易さを鑑み、図１の表示装置ＤＳＰの表示機能及び検出機能にかかる構成部材について、それぞれ図２から図４、及び図５に分けて説明する。図２及び図５は、表示装置ＤＳＰの回路図である。また図３は、表示装置に設けられる画素を説明する図である。図３（Ａ）は、図２に示す副画素ＳＸの回路図である。図３（Ｂ）は、図２に示す副画素ＳＸを含む表示装置ＤＳＰの断面図である。
【0023】
図２に示すように、表示装置ＤＳＰの表示領域ＤＡは、複数の画素ＰＸを有する。複数の画素ＰＸの各々は、Ｒ（赤）、Ｇ（緑）及びＢ（青）それぞれの色を表示する副画素ＳＸＲ、ＳＸＧ、及びＳＸＢを含む。なお、副画素ＳＸＲ、ＳＸＧ、及びＳＸＢを区別しない場合は、単に副画素ＳＸという。上述したように、複数の副画素ＳＸのそれぞれは、走査線ＧＬのそれぞれ及び信号線ＳＬのそれぞれの交点に設けられている。換言すると、副画素ＳＸはそれぞれ、隣り合う２本の走査線ＧＬと、隣り合う２本の信号線ＳＬとに囲まれた領域に設けられている。
【0024】
図３（Ａ）に示すように、副画素ＳＸはそれぞれ、スイッチング素子ＰＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＰＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線ＧＬ及び信号線ＳＬと電気的に接続されている。走査線ＧＬは、第１方向Ｘに並んだ副画素ＳＸの各々におけるスイッチング素子ＰＳＷと接続されている。信号線ＳＬは、第２方向Ｙに並んだ副画素ＳＸの各々におけるスイッチング素子ＰＳＷと接続されている。画素電極ＰＥは、スイッチング素子ＰＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、上述のように画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって、液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
【0025】
副画素ＳＸのスイッチング素子ＰＳＷのソース電極は、信号線ＳＬと一体形成されている。また、複数の信号線ＳＬの各々は、表示データに対応し、各副画素ＳＸに供給される映像信号が入力される信号線駆動回路ＳＬＣに接続される。すなわち、複数の信号線ＳＬは、複数の副画素ＳＸと信号線駆動回路ＳＬＣとを接続する。
また、副画素ＳＸのゲート電極は、走査線ＧＬと一体形成されている。また、各走査線ＧＬは、１水平走査時間、各副画素ＳＸに供給される走査信号を供給する走査線駆動回路ＧＬＣに接続されている。
また、副画素ＳＸのゲート電極は、走査線ＧＬと一体形成されている。また、各走査線ＧＬは、１水平走査時間、各副画素ＳＸに供給される走査信号を供給する走査線駆動回路ＧＬＣに接続されている。
【0026】
ここで図２に戻り、信号線ＳＬと信号線スイッチ回路ＡＳＷの接続関係について説明する。図２に示す例では、副画素ＳＸのそれぞれに接続される信号線ＳＬとして、信号線ＳＬＲ、ＳＬＧ及びＳＬＢが設けられている。信号線ＳＬＲ、ＳＬＧ及びＳＬＢは、信号線スイッチ回路ＡＳＷに接続されている。信号線ＳＬＲは、赤（Ｒ）の色を表示する副画素ＳＸＲと接続された信号線である。信号線ＳＬＧは、緑（Ｇ）の色を表示する副画素ＳＸＧと接続された信号線である。信号線ＳＬＢは、青（Ｂ）の色を表示する副画素ＳＸＢと接続された信号線である。
具体的には、信号線ＳＬＲは、第２方向Ｙに配列された複数の副画素ＳＸＲを含む副画素列と接続されている。信号線ＳＬＧは、第２方向Ｙに配列された複数の副画素ＳＸＧを含む副画素列と接続されている。信号線ＳＬＢは、第２方向Ｙに配列された複数の副画素ＳＸＢを含む副画素列と接続されている。
具体的には、信号線ＳＬＲは、第２方向Ｙに配列された複数の副画素ＳＸＲを含む副画素列と接続されている。信号線ＳＬＧは、第２方向Ｙに配列された複数の副画素ＳＸＧを含む副画素列と接続されている。信号線ＳＬＢは、第２方向Ｙに配列された複数の副画素ＳＸＢを含む副画素列と接続されている。
【0027】
信号線スイッチ回路ＡＳＷは、画素回路としての表示領域ＤＡに画像に関する信号を供給する制御回路である。信号線スイッチ回路ＡＳＷは、スイッチング素子としてのトランジスタＳＴＲ、ＳＴＧ及びＳＴＢ、並びに、選択線ＳＳＲ、ＳＳＧ、及びＳＳＢを有する。トランジスタＳＴＲ、ＳＴＧ及びＳＴＢの各々は、例えば薄膜トランジスタである。なおトランジスタＳＴＲ、ＳＴＧ及びＳＴＢを特に区別する必要がない場合には、単にトランジスタＳＴと呼ぶ。また信号線スイッチ回路ＡＳＷを、単にスイッチ回路と呼ぶこともある。
トランジスタＳＴＲは、信号線ＳＬＲと接続されている。トランジスタＳＴＧは、信号線ＳＬＧと接続されている。トランジスタＳＴＢは、信号線ＳＬＢと接続されている。
トランジスタＳＴＲは、信号線ＳＬＲと接続されている。トランジスタＳＴＧは、信号線ＳＬＧと接続されている。トランジスタＳＴＢは、信号線ＳＬＢと接続されている。
【0028】
図２に示す駆動素子ＤＤは、表示装置の外部から送信されてくる表示データ、クロック信号、及びディスプレイタイミング信号等の表示制御信号に基づいて、信号線駆動回路ＳＬＣ、走査線駆動回路ＧＬＣ、及び信号線スイッチ回路ＡＳＷを制御する。
トランジスタＳＴＲ、ＳＴＧ及びＳＴＢは、それぞれ、駆動素子ＤＤから選択線ＳＳＲ、ＳＳＧ、及びＳＳＢを介して出力されるスイッチ切替信号により、オン及びオフが制御される。トランジスタＳＴＲは選択線ＳＳＲを介して入力されるスイッチ切替信号により、オン及びオフが制御される。トランジスタＳＴＧは選択線ＳＳＧを介して入力されるスイッチ切替信号により、オン及びオフが制御される。トランジスタＳＴＢは選択線ＳＳＢを介して入力されるスイッチ切替信号により、オンオフが制御される。
トランジスタＳＴＲ、ＳＴＧ及びＳＴＢは、それぞれ、駆動素子ＤＤから選択線ＳＳＲ、ＳＳＧ、及びＳＳＢを介して出力されるスイッチ切替信号により、オン及びオフが制御される。トランジスタＳＴＲは選択線ＳＳＲを介して入力されるスイッチ切替信号により、オン及びオフが制御される。トランジスタＳＴＧは選択線ＳＳＧを介して入力されるスイッチ切替信号により、オン及びオフが制御される。トランジスタＳＴＢは選択線ＳＳＢを介して入力されるスイッチ切替信号により、オンオフが制御される。
【0029】
駆動素子ＤＤは、信号線駆動回路ＳＬＣが赤の映像信号、緑の映像信号、及び青の映像信号を１水平期間内に時分割で出力するように制御するのに合わせ、信号線スイッチ回路ＡＳＷのトランジスタＳＴＲ、トランジスタＳＴＧ、及びトランジスタＳＴＢのオン及びオフを制御する。すなわち、信号線スイッチ回路ＡＳＷに含まれる各トランジスタＳＴ、（ＳＴＲ、ＳＴＧ、ＳＴＢ）は、時
分割で駆動される関係にある。より詳細には、トランジスタＳＴＲ、ＳＴＧ、及びＳＴＢのうち、オン状態のトランジスタＳＴに接続された信号線ＳＬには、引出配線ＷＬを介して、信号線駆動回路ＳＬＣからの映像信号が入力される。また、駆動素子ＤＤは、各色の映像信号を出力している期間、映像信号が書き込まれる副画素ＳＸのスイッチング素子ＰＳＷのオン状態を維持するように走査線駆動回路ＧＬＣを制御する。
分割で駆動される関係にある。より詳細には、トランジスタＳＴＲ、ＳＴＧ、及びＳＴＢのうち、オン状態のトランジスタＳＴに接続された信号線ＳＬには、引出配線ＷＬを介して、信号線駆動回路ＳＬＣからの映像信号が入力される。また、駆動素子ＤＤは、各色の映像信号を出力している期間、映像信号が書き込まれる副画素ＳＸのスイッチング素子ＰＳＷのオン状態を維持するように走査線駆動回路ＧＬＣを制御する。
【0030】
なお、信号線スイッチ回路ＡＳＷは、単にＲＧＢスイッチ、時分割スイッチ、アナログスイッチ、またはセレクタと呼称することもある。また、本実施形態では、赤、緑、及び青の副画素に接続された３本の信号線に信号線スイッチ回路が１つ設けられているが、２つの副画素に接続された２本の信号線に信号線スイッチ回路を設ける構成であってもよい。あるいは、２画素、つまり、６つの副画素に接続された６本の信号線に１つの信号線スイッチ回路を設けてもよい。この場合、信号線駆動回路は１水平期間に映像信号を６回出力することになる。各副画素への映像信号の書き込み状況や信号線駆動回路の処理能力によって時分割数は任意に設定することが可能である。
【0031】
なお上記水平期間を含む表示期間において、共通電極駆動回路ＣＤからスイッチ回路ＭＵＸに、配線ＶＤＣＬを介して、一定の直流電圧が供給される。スイッチ回路ＭＵＸは、当該一定の直流電圧を、共通配線ＣＭＬを介して、全ての共通電極ＣＥに供給する。これにより、上述のように画素電極ＰＥ及び共通電極ＣＥとの間に、液晶層ＬＣを駆動する電界が発生する。
【0032】
ここで図３（Ｂ）を用いて、副画素ＳＸを含む表示装置ＤＳＰの断面構造について説明する。第１基板ＳＵＢ１は、基材ＢＡ１、絶縁層ＵＣ、走査線ＧＬ、信号線ＳＬ、スイッチング素子ＰＳＷ、絶縁層ＨＲＣ１、絶縁層ＨＲＣ２、共通電極ＣＥ、絶縁層ＰＡＳ、画素電極ＰＥ、配向膜ＡＬ１を備えている。スイッチング素子ＰＳＷは、半導体層ＳＣ、絶縁層ＧＩ、走査線ＧＬと一体形成されているゲート電極、絶縁層ＩＬＩ、信号線ＳＬと一体形成されているソース電極及びドレイン電極ＤＥを有しており、それぞれこの順に積層されている。
【0033】
基材ＢＡ１は、ガラス基板や可撓性の樹脂基板などの光透過性を有する基板である。絶縁層ＵＣは、基材ＢＡ１の上に位置している。絶縁層ＧＩは、絶縁層ＵＣの上に位置している。絶縁層ＩＬＩは、絶縁層ＧＩの上に位置している。
【0034】
絶縁層ＵＣ、ＧＩ、ＩＬＩ、及びＰＡＳは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの無機絶縁材料によって形成された無機絶縁層である。絶縁層ＵＣ、ＧＩ、及びＩＬＩは、当該無機絶縁材料を用いた単層構造を有していてもよいし、当該無機絶縁材料を複数積層した多層構造を有していてもよい。
一方絶縁層ＨＲＣ１及びＨＲＣ２は、例えば、アクリル樹脂などの有機絶縁材料によって形成された有機絶縁層である。
当該有機絶縁層は、無機絶縁層より膜厚が厚い。すなわち、有機絶縁層の上面と下面に接して設けられる配線層間の距離は、無機絶縁層の上面と下面に接して設けられる配線層間の距離より長いということが言える。
一方絶縁層ＨＲＣ１及びＨＲＣ２は、例えば、アクリル樹脂などの有機絶縁材料によって形成された有機絶縁層である。
当該有機絶縁層は、無機絶縁層より膜厚が厚い。すなわち、有機絶縁層の上面と下面に接して設けられる配線層間の距離は、無機絶縁層の上面と下面に接して設けられる配線層間の距離より長いということが言える。
【0035】
半導体層ＳＣは、絶縁層ＵＣ上に設けられている。半導体層ＳＣは、例えば、多結晶シリコンによって形成されている。しかし本実施形態の半導体層ＳＣはこれに限定されない。半導体層ＳＣは、アモルファスシリコンや酸化物半導体によって形成されていてもよい。
【0036】
走査線ＧＬは、半導体層ＳＣ及び絶縁層ＧＩ上に設けられている。走査線ＧＬは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、走査線ＧＬは、モリブデン－タングステン合金によって形成されている。本実施形態では、走査線ＧＬと同層の配線層を第１配線層Ｗｇと呼ぶ。また第１配線層Ｗｇを、走査線層、ゲート層、またはＧＬ層という場合もある。あるいは、第１配線層Ｗｇを第１金属層と呼ぶこともある。
【0037】
信号線ＳＬは、絶縁層ＩＬＩの上に位置している。信号線ＳＬは、絶縁層ＧＩ及びＩＬＩに設けられたコンタクトホールを介して、半導体層ＳＣに接続されている。信号線ＳＬは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、信号線ＳＬは、チタン（Ｔｉ）を含む第１層、アルミニウム（Ａｌ）を含む第２層、及び、チタン（Ｔｉ）を含む第３層がこの順に積層された積層体である。本実施形態では、信号線ＳＬと同層の配線層を、第２配線層Ｗｓと呼ぶ。また、第２配線層Ｗｓを信号線層、Ｓｉｇ層、またはＳＬ層ともいう場合もある。あるいは、第２配線層Ｗｓを第２金属層と呼ぶこともある。
【0038】
ドレイン電極ＤＥは、絶縁層ＩＬＩの上に位置している。ドレイン電極ＤＥは、絶縁層ＧＩ及びＩＬＩに設けられたコンタクトホールを介して、半導体層ＳＣに接続されている。ドレイン電極ＤＥは、第２配線層Ｗｓで形成されている。
【0039】
絶縁層ＨＲＣ１は、信号線ＳＬ、ドレイン電極ＤＥ、絶縁層ＩＬＩを覆っている。引出電極ＴＥは、絶縁層ＨＲＣ１上に設けられており、絶縁層ＨＲＣ１に設けられたコンタクトホールを介して、ドレイン電極ＤＥに接続されている。
引出電極ＴＥは、上記の金属材料や、上記の金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、引出電極ＴＥは、チタン（Ｔｉ）を含む第１層、アルミニウム（Ａｌ）を含む第２層、及び、チタン（Ｔｉ）を含む第３層がこの順に積層された積層体、あるいは、モリブデン（Ｍｏ）を含む第１層、アルミニウム（Ａｌ）を含む第２層、及び、モリブデン（Ｍｏ）を含む第３層がこの順に積層された積層体である。引出電極ＴＥは、共通配線ＣＭＬと同層の配線層で形成されている。本実施形態では、共通配線ＣＭＬと同層の配線層を、第３配線層Ｗｔと呼ぶ。また、第３配線層Ｗｔを、共通配線層、ＣＯＭ層、またはＴＬ層という場合もある。あるいは、第３配線層Ｗｔを第３金属層と呼ぶこともある。
引出電極ＴＥは、上記の金属材料や、上記の金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、引出電極ＴＥは、チタン（Ｔｉ）を含む第１層、アルミニウム（Ａｌ）を含む第２層、及び、チタン（Ｔｉ）を含む第３層がこの順に積層された積層体、あるいは、モリブデン（Ｍｏ）を含む第１層、アルミニウム（Ａｌ）を含む第２層、及び、モリブデン（Ｍｏ）を含む第３層がこの順に積層された積層体である。引出電極ＴＥは、共通配線ＣＭＬと同層の配線層で形成されている。本実施形態では、共通配線ＣＭＬと同層の配線層を、第３配線層Ｗｔと呼ぶ。また、第３配線層Ｗｔを、共通配線層、ＣＯＭ層、またはＴＬ層という場合もある。あるいは、第３配線層Ｗｔを第３金属層と呼ぶこともある。
【0040】
絶縁層ＨＲＣ１及び引出電極ＴＥを覆って、絶縁層ＨＲＣ２が設けられている。
絶縁層ＨＲＣ２上には、共通電極ＣＥ及び中継電極ＲＥが設けられ、共通電極ＣＥの開口部に中継電極ＲＥが位置し、共通電極ＣＥと中継電極ＲＥは互いに離間している。
絶縁層ＨＲＣ２上には、共通電極ＣＥ及び中継電極ＲＥが設けられ、共通電極ＣＥの開口部に中継電極ＲＥが位置し、共通電極ＣＥと中継電極ＲＥは互いに離間している。
【0041】
中継電極ＲＥは、絶縁層ＨＲＣ２の上に位置している。中継電極ＲＥは、引出電極ＴＥと重なる位置において、絶縁層ＨＲＣ１に形成されたコンタクトホールを介して、引出電極ＴＥに接している。中継電極ＲＥは共通電極ＣＥと同じインジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明な導電材料によって形成された透明電極である。
【0042】
絶縁層ＰＡＳは、共通電極ＣＥ及び中継電極ＲＥを覆っている。
画素電極ＰＥは、絶縁層ＰＡＳの上に位置している。また画素電極ＰＥは、配向膜ＡＬ１によって覆われている。すなわち画素電極ＰＥは、絶縁層ＰＡＳと配向膜ＡＬ１との間に設けられている。画素電極ＰＥは、共通電極ＣＥと同様、上述の透明な導電材料によって形成された透明電極である。
画素電極ＰＥは絶縁層ＰＡＳに形成されたコンタクトホールを介して、中継電極ＲＥに接続され、絶縁層ＰＡＳを挟んで共通電極ＣＥに重なっている。
画素電極ＰＥは、絶縁層ＰＡＳの上に位置している。また画素電極ＰＥは、配向膜ＡＬ１によって覆われている。すなわち画素電極ＰＥは、絶縁層ＰＡＳと配向膜ＡＬ１との間に設けられている。画素電極ＰＥは、共通電極ＣＥと同様、上述の透明な導電材料によって形成された透明電極である。
画素電極ＰＥは絶縁層ＰＡＳに形成されたコンタクトホールを介して、中継電極ＲＥに接続され、絶縁層ＰＡＳを挟んで共通電極ＣＥに重なっている。
【0043】
配向膜ＡＬ１は、絶縁層ＰＡＳも覆っている。
【0044】
第２基板ＳＵＢ２は、基材ＢＡ２、遮光層ＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、配向膜ＡＬ２を備えている。
基材ＢＡ２は、基材ＢＡ１と同様に、ガラス基板や樹脂基板などの光透過性を有する基板である。遮光層ＢＭ及びカラーフィルタＣＦは、基材ＢＡ２の第１基板ＳＵＢ１と対向する側に位置している。
カラーフィルタＣＦは、赤色のカラーフィルタＣＦＲ、緑色のカラーフィルタＣＦＧ、青色のカラーフィルタＣＦＢを有している。
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、透明な樹脂によって形成されている。
配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。配向膜ＡＬ１及び配向膜ＡＬ２は、例えば、水平配向性を呈する材料によって形成されている。
基材ＢＡ２は、基材ＢＡ１と同様に、ガラス基板や樹脂基板などの光透過性を有する基板である。遮光層ＢＭ及びカラーフィルタＣＦは、基材ＢＡ２の第１基板ＳＵＢ１と対向する側に位置している。
カラーフィルタＣＦは、赤色のカラーフィルタＣＦＲ、緑色のカラーフィルタＣＦＧ、青色のカラーフィルタＣＦＢを有している。
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、透明な樹脂によって形成されている。
配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。配向膜ＡＬ１及び配向膜ＡＬ２は、例えば、水平配向性を呈する材料によって形成されている。
【0045】
上述した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、配向膜ＡＬ１及び配向膜ＡＬ２が対向するように配置されている。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、所定のセルギャップが形成された状態でシールによって接着されている。液晶層ＬＣは、配向膜ＡＬ１と配向膜ＡＬ２との間に保持されている。液晶層ＬＣは、液晶分子ＬＭを備えている。液晶層ＬＣは、ポジ型（誘電率異方性が正）の液晶材料、あるいは、ネガ型（誘電率異方性が負）の液晶材料によって構成されている。
【0046】
偏光板ＰＬ１は、基材ＢＡ１に接着されている。偏光板ＰＬ２は、基材ＢＡ２に接着されている。なお、偏光板ＰＬ１及びＰＬ２に加えて、位相差板、散乱層、反射防止層などを備えていてもよい。
また表示装置ＤＳＰは、第１基板ＳＵＢ１の下方に、図示しない照明装置を備えている。
また表示装置ＤＳＰは、第１基板ＳＵＢ１の下方に、図示しない照明装置を備えている。
【0047】
図４は、信号線スイッチ回路ＡＳＷのより詳細な回路図である。また図４は、信号線スイッチ回路ＡＳＷのトランジスタが１段の例を示している。図４に示す信号線スイッチ回路ＡＳＷは、トランジスタＳＴＲとしてｎチャネル型トランジスタＳＴＲｎ及びｐチャネル型トランジスタＳＴＲｐを有している。トランジスタＳＴＧは、ｎチャネル型トランジスタＳＴＧｎ及びｐチャネル型トランジスタＳＴＢｐを有している。トランジスタＳＴＢは、ｎチャネル型トランジスタＳＴＢｎ及びｐチャネル型トランジスタＳＴＢｐを有している。
なお、ｎチャネル型トランジスタＳＴＲｎ、ＳＴＧｎ、及びＳＴＢｎ、並びに、ｐチャネル型トランジスタＳＴＲｐ、ＳＴＧｐ、及びＳＴＢｐを特に区別する必要のない場合は、上述のように単にトランジスタＳＴと呼ぶ。また色を区別する必要がない場合は、ｎチャネル型トランジスタＳＴＲｎ、ＳＴＧｎ、及びＳＴＢｎを、単にｎチャネル型トランジスタＳＴｎ又はトランジスタＳＴｎ、並びに、ｐチャネル型トランジスタＳＴＲｐ、ＳＴＧｐ、及びＳＴＢｐを、単にｐチャネル型トランジスタＳＴｐ又はトランジスタＳＴｐと呼ぶこともある。
なお、ｎチャネル型トランジスタＳＴＲｎ、ＳＴＧｎ、及びＳＴＢｎ、並びに、ｐチャネル型トランジスタＳＴＲｐ、ＳＴＧｐ、及びＳＴＢｐを特に区別する必要のない場合は、上述のように単にトランジスタＳＴと呼ぶ。また色を区別する必要がない場合は、ｎチャネル型トランジスタＳＴＲｎ、ＳＴＧｎ、及びＳＴＢｎを、単にｎチャネル型トランジスタＳＴｎ又はトランジスタＳＴｎ、並びに、ｐチャネル型トランジスタＳＴＲｐ、ＳＴＧｐ、及びＳＴＢｐを、単にｐチャネル型トランジスタＳＴｐ又はトランジスタＳＴｐと呼ぶこともある。
【0048】
図４に示す信号線スイッチ回路ＡＳＷは、選択線ＳＳＲ、ＳＳＧ、及びＳＳＢに加えて、それぞれ逆極性の信号が入力される選択線ｘＳＳＲ、ｘＳＳＧ、及びｘＳＳＢを有している。なお、選択線ＳＳＲ及びｘＳＳＲの両方を単に選択線ＳＳＲ、選択線ＳＳＧ及びｘＳＳＧの両方を単に選択線ＳＳＧ、及び選択線ＳＳＢ及びｘＳＳＢの両方を単に選択線ＳＳＢと呼ぶこともある（図２参照）。また、選択線ＳＳＲ、ＳＳＧ、ＳＳＢ、ｘＳＳＲ、ｘＳＳＧ、及びｘＳＳＢを特に区別する必要がない場合は、単に選択線ＳＳともいう。
【0049】
ｎチャネル型トランジスタＳＴＲｎのゲートは、選択線ＳＳＲに接続されている。ｎチャネル型トランジスタＳＴＲｎのソースは、ｐチャネル型トランジスタＳＴＲｐのソース及び信号線ＳＬＲに接続されている。ｎチャネル型トランジスタＳＴＲｎのドレインは、ｐチャネル型トランジスタＳＴＲｐのドレイン、ｎチャネル型トランジスタＳＴＧｎのドレイン、ｐチャネル型トランジスタＳＴＧｐのドレイン、ｎチャネル型トランジスタＳＴＢｎのドレイン、及びｐチャネル型トランジスタＳＴＢｐのドレイン、並びに引出配線ＷＬに、接続電極ＣＮＷを介して接続されている。
ｐチャネル型トランジスタＳＴＲｐのゲートは、選択線ｘＳＳＲに接続されている。
ｐチャネル型トランジスタＳＴＲｐのゲートは、選択線ｘＳＳＲに接続されている。
【0050】
ｎチャネル型トランジスタＳＴＧｎのゲートは、選択線ＳＳＧに接続されている。ｎチャネル型トランジスタＳＴＧｎのソースは、ｐチャネル型トランジスタＳＴＧｐのソース及び信号線ＳＬＧに接続されている。
ｐチャネル型トランジスタＳＴＧｐのゲートは、選択線ｘＳＳＧに接続されている。
ｐチャネル型トランジスタＳＴＧｐのゲートは、選択線ｘＳＳＧに接続されている。
【0051】
ｎチャネル型トランジスタＳＴＢｎのゲートは、選択線ＳＳＢに接続されている。ｎチャネル型トランジスタＳＴＢｎのソースは、ｐチャネル型トランジスタＳＴＢｐのソース及び信号線ＳＬＢに接続されている。
ｐチャネル型トランジスタＳＴＢｐのゲートは、選択線ｘＳＳＢに接続されている。
ｐチャネル型トランジスタＳＴＢｐのゲートは、選択線ｘＳＳＢに接続されている。
【0052】
図５は、上述のように検出機能に係る表示装置ＤＳＰの回路図である。図４に示す表示装置ＤＳＰでは、センサ領域ＳＡ中にセンサ電極ＳＲＥ（共通電極ＣＥ）及び共通配線ＣＭＬを有している。センサ領域ＳＡは上述したように表示領域ＤＡと同等である。
図５に示すように、表示装置ＤＳＰはセンサ領域ＳＡ内において第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数のセンサ電極ＳＲＥを備えている。当該複数のセンサ電極ＳＲＥは、各々の静電容量の変化により物体の接触及び近接する検出電極として機能する。センサ電極ＳＲＥの平面形状の一例は正方形であるが、正方形の角が若干切り取られた８角形、正方形の角が円弧状にされた形状等でもよい。本実施形態の表示装置ＤＳＰは、表示パネルとタッチパネルが一体となっており、インセルタイプのタッチ検出機能付き表示装置であるといえる。
センサ電極ＳＲＥ（共通電極ＣＥ）は絶縁層ＨＲＣ２と絶縁層ＰＡＳの間に設けられ、共通配線ＣＭＬは絶縁層ＨＲＣ１と絶縁層ＨＲＣ２との間に設けられている。センサ電極ＳＲＥは絶縁層ＨＲＣ２に形成されたコンタクトホールを介して共通配線ＣＭＬに接続されている。
図５に示すように、表示装置ＤＳＰはセンサ領域ＳＡ内において第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数のセンサ電極ＳＲＥを備えている。当該複数のセンサ電極ＳＲＥは、各々の静電容量の変化により物体の接触及び近接する検出電極として機能する。センサ電極ＳＲＥの平面形状の一例は正方形であるが、正方形の角が若干切り取られた８角形、正方形の角が円弧状にされた形状等でもよい。本実施形態の表示装置ＤＳＰは、表示パネルとタッチパネルが一体となっており、インセルタイプのタッチ検出機能付き表示装置であるといえる。
センサ電極ＳＲＥ（共通電極ＣＥ）は絶縁層ＨＲＣ２と絶縁層ＰＡＳの間に設けられ、共通配線ＣＭＬは絶縁層ＨＲＣ１と絶縁層ＨＲＣ２との間に設けられている。センサ電極ＳＲＥは絶縁層ＨＲＣ２に形成されたコンタクトホールを介して共通配線ＣＭＬに接続されている。
【0053】
駆動素子ＴＣは静電容量方式でタッチ検出する機能を有する。より具体的には、駆動素子ＴＣは、タッチ検出動作を制御するとともに、共通配線ＣＭＬから出力された信号を処理する。すなわち、共通配線ＣＭＬは、センサ電極ＳＲＥ（共通電極ＣＥ）の検出信号を出力する検出線として機能する。
タッチ検出期間において、駆動素子ＴＣから駆動信号が出力される。スイッチ回路ＭＵＸは、駆動素子ＴＣから出力された駆動信号を、共通配線ＣＭＬを介して、選択されたセンサ電極ＳＲＥに供給する。
センサ電極ＳＲＥにおける静電容量は、物体が接触及び近接すると変化する。当該静電容量の変化に基づいて駆動信号の電圧値が変化し、当該電圧値の変化が検出信号として、駆動素子ＴＣに出力さる。このようにして、表示装置ＤＳＰへの物体の接触又は近接の有無、及び物体の位置座標が検出される。
一方表示期間では、上述のように共通電極駆動回路ＣＤから、配線ＶＤＣＬ、スイッチ回路ＭＵＸ、及び共通配線ＣＭＬを介して、一定の直流電圧が全ての共通電極ＣＥ（センサ電極ＳＲＥ）に供給される。
タッチ検出期間において、駆動素子ＴＣから駆動信号が出力される。スイッチ回路ＭＵＸは、駆動素子ＴＣから出力された駆動信号を、共通配線ＣＭＬを介して、選択されたセンサ電極ＳＲＥに供給する。
センサ電極ＳＲＥにおける静電容量は、物体が接触及び近接すると変化する。当該静電容量の変化に基づいて駆動信号の電圧値が変化し、当該電圧値の変化が検出信号として、駆動素子ＴＣに出力さる。このようにして、表示装置ＤＳＰへの物体の接触又は近接の有無、及び物体の位置座標が検出される。
一方表示期間では、上述のように共通電極駆動回路ＣＤから、配線ＶＤＣＬ、スイッチ回路ＭＵＸ、及び共通配線ＣＭＬを介して、一定の直流電圧が全ての共通電極ＣＥ（センサ電極ＳＲＥ）に供給される。
【0054】
ここで図１に戻って、信号線ＳＬ、信号線スイッチ回路ＡＳＷ、引出配線ＷＬ、共通配線ＣＭＬ、スイッチ回路ＭＵＸの平面上の位置関係について説明する。
上述のように、信号線ＳＬは、額縁領域ＦＡに設けられた信号線スイッチ回路ＡＳＷと接続され、さらに信号線スイッチ回路ＡＳＷは引出配線ＷＬを介して端子ＴＰに接続されている。端子ＴＰは、図１に示すようにフレキシブル配線基板ＦＰＣに設けられた駆動素子ＤＤと接続されている。
上述のように、信号線ＳＬは、額縁領域ＦＡに設けられた信号線スイッチ回路ＡＳＷと接続され、さらに信号線スイッチ回路ＡＳＷは引出配線ＷＬを介して端子ＴＰに接続されている。端子ＴＰは、図１に示すようにフレキシブル配線基板ＦＰＣに設けられた駆動素子ＤＤと接続されている。
【0055】
また共通配線ＣＭＬは、上述のように、額縁領域ＦＡに設けられたスイッチ回路ＭＵＸに接続されている。スイッチ回路ＭＵＸは、図５に示したように、駆動素子ＴＣ及び共通電極駆動回路ＣＤと接続されている。駆動素子ＴＣ及び共通電極駆動回路ＣＤは、図１に示すようにフレキシブル配線基板ＦＰＣに設けられている。
【0056】
このように額縁領域ＦＡのうち、端子ＴＰ及びフレキシブル配線基板ＦＰＣの近傍の領域では、信号線ＳＬ，引出配線ＷＬ、共通配線ＣＭＬが密に配置される領域が存在する。
しかしながら、これら配線が密に配置されていると、額縁領域ＦＡが広がってしまい、表示領域ＤＡが狭くなる恐れがある。これにより、表示装置ＤＳＰの性能が低下してしまう。
しかしながら、これら配線が密に配置されていると、額縁領域ＦＡが広がってしまい、表示領域ＤＡが狭くなる恐れがある。これにより、表示装置ＤＳＰの性能が低下してしまう。
【0057】
そこで、表示装置ＤＳＰの性能を向上させるためには、額縁領域ＦＡにおいて、これらの配線が効率的にレイアウトされている必要がある。そのために、これらの配線を、絶縁層を介して積層された複数の配線層に振り分けて設けることにより、額縁領域ＦＡにおいて、多数の配線を効率的にレイアウトすることができる。
しかしながら、多数の配線を複数の配線層に振り分けても受けた場合、下記の問題が生じる恐れがある。以下に詳細を述べる。
しかしながら、多数の配線を複数の配線層に振り分けても受けた場合、下記の問題が生じる恐れがある。以下に詳細を述べる。
【0058】
図６は、比較例の信号線スイッチ回路及び共通配線を示す回路図である。図６に示す例では、信号線スイッチ回路ＡＳＷは、図４（Ａ）に示す回路構成と同等の回路構成を有しており、かつ、配線を複数の配線層に振り分けていることを示している。図６において、より具体的には、太線の破線は、走査線ＧＬと同層の配線層である第１配線層Ｗｇ、細線の破線は、信号線ＳＬと同層の配線層である第２配線層Ｗｓを示している。また図６中、二点鎖線は、共通配線ＣＭＬと同層の配線層である第３配線層Ｗｔを示している。
【0059】
図３（Ｂ）に示したように、断面視において、走査線ＧＬ上に絶縁層ＩＬＩを介して信号線ＳＬが設けられている。また信号線ＳＬ上には、絶縁層ＨＲＣ１が積層され、絶縁層ＨＲＣ１上に引出電極ＴＥと同層（第３配線層Ｗｔ）の共通配線ＣＭＬが設けられている。つまり図６には図示しないが、走査線ＧＬ（第１配線層Ｗｇ）と共通配線ＣＭＬ（第３配線層Ｗｔ）との間に信号線ＳＬ（第２配線層Ｗｓ）が設けられており、それぞれの配線間には絶縁層が設けられているということである。
【0060】
図６に示す信号線ＳＬＲは、第１部分ＳＬＲｓ及び第２部分ＳＬＲｇを有している。信号線ＳＬＧは、第１部分ＳＬＧｓ及び第２部分ＳＬＧｇを有している。信号線ＳＬＢは、第１部分ＳＬＢｓ及び第２部分ＳＬＢｇを有している。なお、特に色を区別しない場合は、信号線ＳＬの第１部分をＳＬｓ、及び第２部分をＳＬｇとする。
引出配線ＷＬは、第１部分ＷＬｓ及び第２部分ＷＬｇを有している。
引出配線ＷＬは、第１部分ＷＬｓ及び第２部分ＷＬｇを有している。
【0061】
信号線ＳＬＲの第１部分ＳＬＲｓ、信号線ＳＬＧの第１部分ＳＬＧｓ、信号線ＳＬＢの第１部分ＳＬＢｓは、第２配線層Ｗｓで形成されている。選択線ＳＳＲ、ＳＳＧ、ＳＳＢ、ｘＳＳＲ、ｘＳＳＢ、ｘＳＳＧは、第２配線層Ｗｓで形成されている。
一方、信号線ＳＬＲの第２部分ＳＬＲｇ、信号線ＳＬＧの第２部分ＳＬＧｇ、信号線ＳＬＢの第２部分ＳＬＢｇは、第１配線層Ｗｇで形成されている。
引出配線ＷＬの第１部分ＷＬｓは、第２配線層Ｗｓで形成されている。一方、引出配線ＷＬの第２部分ＷＬｇは、第１配線層Ｗｇで形成されている。
一方、信号線ＳＬＲの第２部分ＳＬＲｇ、信号線ＳＬＧの第２部分ＳＬＧｇ、信号線ＳＬＢの第２部分ＳＬＢｇは、第１配線層Ｗｇで形成されている。
引出配線ＷＬの第１部分ＷＬｓは、第２配線層Ｗｓで形成されている。一方、引出配線ＷＬの第２部分ＷＬｇは、第１配線層Ｗｇで形成されている。
【0062】
上記のように、信号線ＳＬと引出配線ＷＬの第１部分ＷＬｓは、共に第２配線層Ｗｓで形成されている。また平面視で、信号線ＳＬと引出配線ＷＬとの間に設けられる選択線ＳＳも、第２配線層Ｗｓで形成されている。そのため、選択線ＳＳが設けられている領域では、信号線ＳＬと引出配線ＷＬは、別の配線層で置き換える必要がある。そのため、図６に示す例では、信号線ＳＬと引出配線ＷＬとの間、すなわち信号線ＳＬ及び引出配線ＷＬの第２部分ＷＬｇを第１配線層Ｗｇで置き換えている。
【0063】
しかしながら、第２配線層Ｗｓと第１配線層Ｗｇとの間に設けられる絶縁層ＩＬＩは、膜厚の薄い無機絶縁層である。そのため、配線層間の寄生容量（クロス容量ともいう）が大きくなってしまうという恐れがある。寄生容量が大きくなると、信号線スイッチ回路ＡＳＷを構成するトランジスタの動作が遅くなる恐れや、トランジスタが動かなくなる恐れが生じる。
【0064】
そのため、本実施形態では、図６における信号線ＳＬの第２部分ＳＬｇを、第３配線層Ｗｔで形成する。第３配線層Ｗｔと第２配線層Ｗｓとの間には、絶縁層ＨＲＣ１が設けられている。絶縁層ＨＲＣ１は、膜厚の厚い有機樹脂層である。膜厚が厚い絶縁層ＨＲＣ１を設けると、第２配線層Ｗｓ及び第３配線層Ｗｔとの間が離れるので、第２配線層Ｗｓ及び第３配線層Ｗｔとの間の寄生容量が小さくなる。寄生容量を小さくすることで、信号線スイッチ回路ＡＳＷの駆動動作が速くなり、表示品質の向上が図ることが可能である。
【0065】
また信号線ＳＬの第２部分を第３配線層Ｗｔで形成することで、信号線スイッチ回路ＡＳＷのトランジスタのソース電極の直上に、第２配線層Ｗｓ及び第３配線層Ｗｔのコンタクト部分を配置することができる。これにより額縁領域ＦＡの大きさをより小さくすることが可能である。額縁領域ＦＡの大きさを小さくすることで、表示領域ＤＡがより広がる。これにより表示装置ＤＳＰの表示品質を向上させることができる。
【0066】
図７は、実施形態の信号線スイッチ回路及び共通配線を示す回路図である。図７において、図６と同様に、太線の破線は、走査線ＧＬと同層の配線層である第１配線層Ｗｇ、細線の破線は、信号線ＳＬと同層の配線層である第２配線層Ｗｓを示している。ただし図７では、図面を見やすくするために、共通配線ＣＭＬと同層の配線層である共通配線Ｗｔは、太線の実線で示している。
図７に示す信号線スイッチ回路ＡＳＷにおいて、信号線ＳＬは、第１部分ＳＬｓ及び第２部分ＳＬｔを有している。信号線ＳＬの第１部分ＳＬｓは第２配線層Ｗｓで形成されており、第２部分ＳＬｔは第３配線層Ｗｔで形成されている。より具体的には、信号線ＳＬＲは、第１部分ＳＬＲｓ及び第２部分ＳＬＲｔを有している。信号線ＳＬＧは、第１部分ＳＬＧｓ及び第２部分ＳＬＧｔを有している。信号線ＳＬＢは、第１部分ＳＬＢｓ及び第２部分ＳＬＢｔを有している。本実施形態では、色を区別しない場合は、第１部分ＳＬＲｓ、ＳＬＧｓ、及びＳＬＢｓを、単に第１部分ＳＬｓと呼ぶ。また第２部分ＳＬＲｔ、ＳＬＧｔ、及びＳＬＢｔを、単に第２部分ＳＬｔと呼ぶ。
図７に示す信号線スイッチ回路ＡＳＷにおいて、信号線ＳＬは、第１部分ＳＬｓ及び第２部分ＳＬｔを有している。信号線ＳＬの第１部分ＳＬｓは第２配線層Ｗｓで形成されており、第２部分ＳＬｔは第３配線層Ｗｔで形成されている。より具体的には、信号線ＳＬＲは、第１部分ＳＬＲｓ及び第２部分ＳＬＲｔを有している。信号線ＳＬＧは、第１部分ＳＬＧｓ及び第２部分ＳＬＧｔを有している。信号線ＳＬＢは、第１部分ＳＬＢｓ及び第２部分ＳＬＢｔを有している。本実施形態では、色を区別しない場合は、第１部分ＳＬＲｓ、ＳＬＧｓ、及びＳＬＢｓを、単に第１部分ＳＬｓと呼ぶ。また第２部分ＳＬＲｔ、ＳＬＧｔ、及びＳＬＢｔを、単に第２部分ＳＬｔと呼ぶ。
【0067】
一方、引出配線ＷＬについては、引出配線ＷＬ第１部分ＷＬｓは第２配線層Ｗｓ、第２部分ＷＬｇは第１配線層Ｗｇで形成されている。すなわち、信号線ＳＬの第１部分ＳＬｓ及び引出配線ＷＬの第１部分ＷＬｓは、共に第２配線層Ｗｓである。一方、信号線ＳＬの第２部分ＳＬｔは第３配線層Ｗｔ、引出配線ＷＬの第２部分ＷＬｇは第１配線層Ｗｇであり、異なる配線層を用いて形成されている。
【0068】
図７に示す信号線ＳＬの第２部分ＳＬｔは、第３配線層Ｗｔで形成する。第３配線層Ｗｔと第２配線層Ｗｓとの間には、膜厚の絶縁層ＨＲＣ１が設けられているため、第２配線層Ｗｓ及び第３配線層Ｗｔとの間が離れ、第２配線層Ｗｓ及び第３配線層Ｗｔ間の寄生容量を小さくすることができる。寄生容量を小さくすることで、信号線スイッチ回路ＡＳＷの駆動動作が速くなる。これにより表示装置ＤＳＰの表示品質が向上する。
【0069】
また信号線ＳＬの第２部分ＳＬｔを第３配線層Ｗｔで形成した場合では、信号線スイッチ回路ＡＳＷのトランジスタＳＴのソース電極ＳＥ（またはドレイン電極ＤＥ）の直上に、第２配線層Ｗｓ及び第３配線層Ｗｔのコンタクト部分を配置することができる。これにより額縁領域ＦＡの大きさをより小さくすることが可能である。額縁領域ＦＡの大きさを小さくすることで、表示領域ＤＡがより大きくなる。これにより表示装置ＤＳＰの表示品質を向上させることが可能である。
【0070】
また、図７に示すように、信号線ＳＬの第２部分ＳＬｔは、隣り合う共通配線ＣＭＬとの間に設けられている。逆に言うと、隣り合う信号線ＳＬの第２部分ＳＬｔとの間に、共通配線ＣＭＬが設けられている。より具体的には、１本の信号線ＳＬの第２部分ＳＬｔは、２本の共通配線ＣＭＬとの間に設けられている。さらに換言すると、２本の信号線ＳＬの第２部分ＳＬｔとの間に、１本の共通配線ＣＭＬとの間に設けられている。
このように、隣り合う共通配線ＣＭＬとの間に信号線ＳＬの第２部分ＳＬｔを設けることにより、配線が設けられる領域の面積を増やすことなく、信号線ＳＬの第２部分ＳＬｔを設けることが可能である。
このように、隣り合う共通配線ＣＭＬとの間に信号線ＳＬの第２部分ＳＬｔを設けることにより、配線が設けられる領域の面積を増やすことなく、信号線ＳＬの第２部分ＳＬｔを設けることが可能である。
【0071】
また詳細は後述するが、共通配線ＣＭＬと信号線ＳＬの第２部分ＳＬｔが隣り合って設けられる領域では、共通配線ＣＭＬ及び第２部分ＳＬｔは、概略平行に配置することが好適である。さらに、当該領域においては、共通配線ＣＭＬの延伸する方向と第２方向Ｙとなす角度は、他の領域での角度より小さいことが好ましい。さらに、当該領域においては、共通配線ＣＭＬは第２方向Ｙと概略平行な方向に延伸することが好適である。これにより、共通配線ＣＭＬと信号線ＳＬの第２部分ＳＬｔとが干渉するのを防ぐことができる。
【0072】
図８は、実施形態の信号線スイッチ回路の平面図である。図８に示す例では、右上斜線を付したものが第１配線層Ｗｇ、左上斜線を付したものが第２配線層Ｗｓ、ドットを付したものが第３配線層Ｗｔである。また分かりやすくするために、図８に示す信号線スイッチを層ごとまたは構成要素ごとに分けたものを、図９乃至図１５に示す。
図９は、図８のうち半導体層ＳＣ及び第１配線層Ｗｇで形成される構成要素を示す平面図である。図１０は、図８のうち第２配線層Ｗｓで形成される構成要素を示す平面図である。図１１は、図８のうち第３配線層Ｗｔで形成される構成要素を示す平面図である。図１２は、図８のうちゲート電極ＧＥ及びソース電極ＳＥを含むトランジスタＳＴ、信号線ＳＬ（第１部分ＳＬｓ及び第２部分ＳＬｔ）、接続電極ＣＮＷを示す平面図である。図１３は、図１２中線Ａ１－Ａ２に沿った断面図である。図１４は、図１１中Ｂ１－Ｂ２に沿った断面図である。図１５は、信号線ＳＬ（第１部分ＳＬｓ及び第２部分ＳＬｔ）、共通配線ＣＭＬ、並びに引出配線ＷＬ（ＷＬｔ及びＷＬｇ）を示す平面図である。
なお図８乃至１５において、図面を見やすくするために、例えばコンタクトホール等の一部の構成要素を省略する場合がある。
図９は、図８のうち半導体層ＳＣ及び第１配線層Ｗｇで形成される構成要素を示す平面図である。図１０は、図８のうち第２配線層Ｗｓで形成される構成要素を示す平面図である。図１１は、図８のうち第３配線層Ｗｔで形成される構成要素を示す平面図である。図１２は、図８のうちゲート電極ＧＥ及びソース電極ＳＥを含むトランジスタＳＴ、信号線ＳＬ（第１部分ＳＬｓ及び第２部分ＳＬｔ）、接続電極ＣＮＷを示す平面図である。図１３は、図１２中線Ａ１－Ａ２に沿った断面図である。図１４は、図１１中Ｂ１－Ｂ２に沿った断面図である。図１５は、信号線ＳＬ（第１部分ＳＬｓ及び第２部分ＳＬｔ）、共通配線ＣＭＬ、並びに引出配線ＷＬ（ＷＬｔ及びＷＬｇ）を示す平面図である。
なお図８乃至１５において、図面を見やすくするために、例えばコンタクトホール等の一部の構成要素を省略する場合がある。
【0073】
図１３に示すように、信号線スイッチ回路ＡＳＷは、基材ＢＡ１上に、絶縁層ＵＣ、トランジスタＳＴ（ＳＴＲ）、絶縁層ＨＲＣ１、信号線ＳＬの第２部分ＳＬｔ、絶縁層ＨＲＣ２、絶縁層ＰＡＳを有している。トランジスタＳＴ（ＳＴＲ）は、半導体層ＳＣ、絶縁層ＧＩ、ゲート電極ＧＥ、絶縁層ＩＬＩ、引出配線ＣＮＷ（ドレイン電極ＤＥともいう）、ソース電極ＳＥを有している。なお図１３において、偏光板ＰＬ１の図示は省略している。
【0074】
図９、図１０、図１３、及び図１５に示すコンタクトホールＣＨ１は、絶縁層ＩＬＩに形成されたコンタクトホールである。
接続電極ＣＮＷは、コンタクトホールＣＨ１を介して、半導体層ＳＣに接続されている。接続電極ＣＮＷは、コンタクトホールＣＨ１を介して、引出配線ＷＬの第２部分ＷＬｇに接続されている。
ソース電極ＳＥは、コンタクトホールＣＨ１を介して、半導体層ＳＣに接続されている。
選択線ＳＳ（ＳＳＲ、ＳＳＧ、ＳＳＢ）は、コンタクトホールＣＨ１を介して、ゲート電極ＧＥに接続されている。
引出配線ＷＬの第１部分ＷＬｓは、コンタクトホールＣＨ１を介して、第２部分ＷＬｇに接続されている。
接続電極ＣＮＷは、コンタクトホールＣＨ１を介して、半導体層ＳＣに接続されている。接続電極ＣＮＷは、コンタクトホールＣＨ１を介して、引出配線ＷＬの第２部分ＷＬｇに接続されている。
ソース電極ＳＥは、コンタクトホールＣＨ１を介して、半導体層ＳＣに接続されている。
選択線ＳＳ（ＳＳＲ、ＳＳＧ、ＳＳＢ）は、コンタクトホールＣＨ１を介して、ゲート電極ＧＥに接続されている。
引出配線ＷＬの第１部分ＷＬｓは、コンタクトホールＣＨ１を介して、第２部分ＷＬｇに接続されている。
【0075】
図１１、図１３及び図１５に示すコンタクトホールＣＨ２は、絶縁層ＨＲＣ１に形成されたコンタクトホールである。
信号線ＳＬの第２部分ＳＬｔ（ＳＬＲｔ、ＳＬＧｔ、ＳＬＢｔ）は、コンタクトホールＣＨ２を介して、信号線ＳＬの第１部分ＳＬｓ（ＳＬＲｓ、ＳＬＧｓ、ＳＬＢｓ）に接続されている。信号線ＳＬの第２部分ＳＬｔは、コンタクトホールＣＨ２を介して、ソース電極ＳＥに接続されている。
信号線ＳＬの第２部分ＳＬｔ（ＳＬＲｔ、ＳＬＧｔ、ＳＬＢｔ）は、コンタクトホールＣＨ２を介して、信号線ＳＬの第１部分ＳＬｓ（ＳＬＲｓ、ＳＬＧｓ、ＳＬＢｓ）に接続されている。信号線ＳＬの第２部分ＳＬｔは、コンタクトホールＣＨ２を介して、ソース電極ＳＥに接続されている。
【0076】
なお図１１には、図９では非表示であった共通電極ＣＥを示している。また図１４は、図１１の線Ｂ１－Ｂ２に沿った表示装置の断面図である。図１１及び図１４に示すように、コンタクトホールＣＨ２を介して信号線ＳＬの第１部分ＳＬｓと第２部分ＳＬｔとを接続させる位置にはシールド電極が設けられている。シールド電極は、共通電極ＣＥと同層の第１シールド電極ＣＥａと画素電極ＰＥと同層の第２シールド電極ＰＥａから成り、第１シールド電極ＣＥａと第２シールド電極ＰＥａは、絶縁層ＰＡＳに設けられたコンタクトホールＣＨ３を介して、互いに接続されている。また第１シールド電極ＣＥａ及び第２シールド電極ＰＥａは、平面視で信号線スイッチ回路ＡＳＷとは重畳していない。さらに第１シールド電極ＣＥａは表示領域ＤＡにおけるセンサ電極ＳＲＥ（共通電極ＣＥ）には接続されない電極であり、同様に第２シールド電極ＰＥａも表示領域ＤＡにおける画素電極ＰＥとは接続されていない電極である。図示しないがシールド電極には、共通電位もしくは低電位が印加されている。
【0077】
また図１１には図示しないが、配向膜ＡＬ１は、信号線スイッチ回路ＡＳＷを覆っている。配向膜ＡＬの端部は、平面視で、信号線駆動回路ＳＬＣ及び信号線スイッチ回路ＡＳＷとの間に位置している。また図１１に示すように、平面視で共通電極ＣＥの端部のうち端子ＴＰに近い方の端部は、信号線スイッチ回路ＡＳＷと表示領域ＤＡとの間に位置している。すなわち、共通電極ＣＥの端部は、配向膜ＡＬ１の端部と表示領域ＤＡとの間に位置しているといえる。
【0078】
本実施形態の信号線スイッチ回路ＡＳＷは、例えば図１３に示すように、信号線ＳＬの第１部分ＳＬｓ及びソース電極ＳＥ（第２配線層Ｗｓ）、並びに信号線ＳＬの第２部分ＳＬｔ（第３配線層Ｗｔ）との間に絶縁層ＨＲＣ１が設けられているため、これらの間の寄生容量を小さくすることができる。寄生容量を小さくすることで、信号線スイッチ回路ＡＳＷの駆動動作が速くなる。よって表示装置ＤＳＰの表示品質の向上を図ることが可能である。
【0079】
また本実施形態において、例えば図１５では、額縁領域ＦＡのうち隣り合う共通配線ＣＭＬとの間に信号線ＳＬの第２部分ＳＬｔを設けられる領域、換言すると共通配線ＣＭＬと第２部分ＳＬｔが隣り合って設けられる領域を、領域ＰＡとする。換言すると、領域ＰＡは、表示領域ＤＡ及び信号線スイッチ回路ＡＳＷとの間の領域である。領域ＰＡでは、共通配線ＣＭＬ及び第２部分ＳＬｔは、互いに概略平行に配置することが好ましい。さらに、共通配線ＣＭＬと第２部分ＳＬｔは、第２方向Ｙに概略平行な方向に延伸することが好適である。以上により、共通配線ＣＭＬと信号線ＳＬの第２部分ＳＬｔとが干渉するのを防ぐことが可能である。さらに領域ＰＡの第１方向Ｘに沿う長さを短くし、額縁領域ＦＡを狭くすることができる。額縁領域ＦＡを狭くすることで、表示領域ＤＡがより広く配置することが可能となる。これにより表示装置ＤＳＰの表示品質を向上させることができる。
【0080】
ここで、図１６及び図１７を用いて、表示装置ＤＳＰのカラム反転駆動について説明する。図１６は、信号線スイッチ回路の回路図である。図１６は、図５と同様の図面であるが、図５のより詳細な図である。図１７は、図１３の一部を拡大した図である。
上述のように、複数の画素ＰＸの各々は、Ｒ（赤）、Ｇ（緑）及びＢ（青）それぞれの色を表示する副画素ＳＸＲ、ＳＸＧ、及びＳＸＢを含んでいる。第１方向Ｘに隣り合う２つの画素を画素ＰＸ１及びＰＸ２とするとき、画素ＰＸ１は、副画素ＳＸＲ１、ＳＸＧ１、及びＳＸＢ１、並びに、画素ＰＸ２は、副画素ＳＸＲ２、ＳＸＧ２、及びＳＸＢ２を有しているものとする。副画素ＳＸＲ１、ＳＸＧ１、及びＳＸＢ１は、それぞれ、信号線ＳＬＲ１、ＳＬＧ１、及びＳＬＢ１と接続されている。副画素ＳＸＲ２、ＳＸＧ２、及びＳＸＢ２は、それぞれ、信号線ＳＬＲ２、ＳＬＧ２、及びＳＬＢ２と接続されている。図１６に示すように、信号線ＳＬＲ１、ＳＬＧ１、ＳＬＢ１、ＳＬＲ２、ＳＬＧ２、及びＳＬＢ２は、この順で第１方向Ｘに沿って配列されている。
上述のように、複数の画素ＰＸの各々は、Ｒ（赤）、Ｇ（緑）及びＢ（青）それぞれの色を表示する副画素ＳＸＲ、ＳＸＧ、及びＳＸＢを含んでいる。第１方向Ｘに隣り合う２つの画素を画素ＰＸ１及びＰＸ２とするとき、画素ＰＸ１は、副画素ＳＸＲ１、ＳＸＧ１、及びＳＸＢ１、並びに、画素ＰＸ２は、副画素ＳＸＲ２、ＳＸＧ２、及びＳＸＢ２を有しているものとする。副画素ＳＸＲ１、ＳＸＧ１、及びＳＸＢ１は、それぞれ、信号線ＳＬＲ１、ＳＬＧ１、及びＳＬＢ１と接続されている。副画素ＳＸＲ２、ＳＸＧ２、及びＳＸＢ２は、それぞれ、信号線ＳＬＲ２、ＳＬＧ２、及びＳＬＢ２と接続されている。図１６に示すように、信号線ＳＬＲ１、ＳＬＧ１、ＳＬＢ１、ＳＬＲ２、ＳＬＧ２、及びＳＬＢ２は、この順で第１方向Ｘに沿って配列されている。
【0081】
しかしながら、図１６及び図１７においては、第１方向Ｘに沿った副画素ＳＸの配列の順番（換言すると信号線ＳＬの配列の順番）と、信号線スイッチ回路ＡＳＷに含まれるトランジスタＳＴの第１方向Ｘに沿った配列の順番とが、対応しておらず、入れ替えられている。より具体的には、トランジスタＳＴＧ１及びＳＴＧ２の順番が入れ替えられている。
【0082】
図１６及び図１７に示すように、トランジスタＳＴＲｎ１は、半導体層ＳＣ１、選択線ＳＳＲに接続されるゲート電極ＧＥ、信号線ＳＬＲ１に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＳＴＧｎ２は、半導体層ＳＣ１、選択線ＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＳＴＢｎ１は、半導体層ＳＣ１、選択線ＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ１に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＳＴＧｎ２は、半導体層ＳＣ１、選択線ＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＳＴＢｎ１は、半導体層ＳＣ１、選択線ＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ１に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
【0083】
トランジスタＳＴＲｐ１は、半導体層ＳＣ２、選択線ｘＳＳＲに接続されるゲート電極ＧＥ、信号線ＳＬＲ１に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＳＴＧｐ２は、半導体層ＳＣ２、選択線ｘＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＳＴＢｐ１は、半導体層ＳＣ２、選択線ｘＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ１に接続されるソース電極ＳＥ、接続電極ＣＮＷ１を有している。
トランジスタＳＴＧｐ２は、半導体層ＳＣ２、選択線ｘＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＳＴＢｐ１は、半導体層ＳＣ２、選択線ｘＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ１に接続されるソース電極ＳＥ、接続電極ＣＮＷ１を有している。
【0084】
トランジスタＳＴＲｎ２は、半導体層ＳＣ３、選択線ＳＳＲに接続されるゲート電極ＧＥ、信号線ＳＬＲ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
トランジスタＳＴＧｎ１は、半導体層ＳＣ３、選択線ＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ１に接続されるソース電極ＳＥ、接続電極ＣＮＷ２を有している。
トランジスタＳＴＢｎ２は、半導体層ＳＣ３、選択線ＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
トランジスタＳＴＧｎ１は、半導体層ＳＣ３、選択線ＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ１に接続されるソース電極ＳＥ、接続電極ＣＮＷ２を有している。
トランジスタＳＴＢｎ２は、半導体層ＳＣ３、選択線ＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
【0085】
トランジスタＳＴＲｐ２は、半導体層ＳＣ４、選択線ｘＳＳＲに接続されるゲート電極ＧＥ、信号線ＳＬＲ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
トランジスタＳＴＧｐ１は、半導体層ＳＣ４、選択線ｘＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ１に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
トランジスタＳＴＢｐ２は、半導体層ＳＣ４、選択線ｘＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ２に接続されるソース電極ＳＥ、および接続電極ＣＮＷ２を有している。
トランジスタＳＴＧｐ１は、半導体層ＳＣ４、選択線ｘＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ１に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
トランジスタＳＴＢｐ２は、半導体層ＳＣ４、選択線ｘＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ２に接続されるソース電極ＳＥ、および接続電極ＣＮＷ２を有している。
【0086】
ここで、トランジスタＳＴＲｎ１及びＳＴＲｐ１をトランジスタＳＴＲ１とし、トランジスタＳＴＧｎ２及びＳＴＧｐ２をトランジスタＳＴＧ２とし、トランジスタＳＴＢｎ１及びＳＴＧｐ１をトランジスタＳＴＢ１とする。また、トランジスタＳＴＲｎ２及びＳＴＲｐ２をトランジスタＳＴＲ２とし、トランジスタＳＴＧｎ１及びＳＴＧｐ１をトランジスタＳＴＧ１とし、トランジスタＳＴＢｎ２及びＳＴＧｐ２をトランジスタＳＴＢ２とする。
【0087】
ただし図１７においては、図面を分かり易くするために、信号線ＳＬＲ１のうち、第３配線層Ｗｔで形成される第２部分ＳＬＲｔ１のみを示している。同様に、図１７では、信号線ＳＬＧ１のうち第２部分ＳＬＧｔ１、信号線ＳＬＢ１のうち第２部分ＳＬＢｔ１、信号線ＳＬＲ２のうち第２部分ＳＬＲｔ２、信号線ＳＬＧ２のうち第２部分ＳＬＧｔ２、信号線ＳＬＢ２のうち第２部分ＳＬＢｔ２を示している。
【0088】
画素ＰＸ１に含まれる副画素ＳＸＲ１及びＳＸＢ１、並びに画素ＰＸ２に含まれる副画素ＳＸＧ２は、上述したように、信号線ＳＬＲ１、ＳＬＧ２、及びＳＬＢ１に接続されている。また画素ＰＸ１に含まれる副画素ＳＸＧ１、並びに画素ＰＸ２に含まれる副画素ＳＸＲ２及びＳＸＢは、上述したように、信号線ＳＬＲ２、ＳＬＧ１、及びＳＬＢ２に接続されている。
【0089】
図１６に示すように、信号線ＳＬＲ１、ＳＬＧ２、及びＳＬＢ１には、互いに同極性の信号、例えば正極性の信号が入力される。一方、信号線ＳＬＲ２、ＳＬＧ１、及びＳＬＢ２には、互いに同極性であり、信号線ＳＬＲ１、ＳＬＧ２、及びＳＬＢ１に入力される信号と逆極性の信号、例えば負極性の信号が入力される。すなわち、信号線ＳＬＲ１、ＳＬＧ１、ＳＬＢ１、ＳＬＲ２、ＳＬＧ２、及びＳＬＢ２において、隣り合う信号線同士は逆極性の信号が入力される。すなわち、図１６に示す信号線スイッチ回路ＡＳＷを含む表示装置ＤＳＰは、副画素列ごとに逆極性の信号が入力される、カラム反転駆動で駆動されている。
【0090】
信号線ＳＬＲ１、ＳＬＧ２、及びＳＬＢ１に接続されるトランジスタＳＴＲ１、ＳＴＧ２、及びＳＴＢ１は、共通して接続電極ＣＮＷ１に接続されている。信号線ＳＬＲ２、ＳＬＧ１、及びＳＬＢ２に接続されるトランジスタＳＴＲ２、ＳＴＧ１、及びＳＴＢ２は、共通して接続電極ＣＮＷ２に接続されている。すなわち、入力される信号が同極性の信号線ＳＬは、同じ接続電極ＣＮＷに接続されるトランジスタＳＴと接続されている。これにより、例えば、正極性の信号を接続電極ＣＮＷ１に入力することにより、信号線ＳＬＲ１、ＳＬＧ２、及びＳＬＢ１に当該正極性の信号が入力される。また負極性の信号を接続電極ＣＮＷ２に入力することにより、信号線ＳＬＲ２、ＳＬＧ１、及びＳＬＢ２に当該負極性の信号が入力される。
【0091】
すなわち本実施形態の表示装置ＤＳＰでは、カラム反転駆動を行う場合に、信号線それぞれに正極性及び負極性の信号を個々に入力するのではなく、接続電極ＣＮＷを介して、同極性の信号を一度に入力することが可能である。これにより表示装置ＤＳＰの低消費電力化を図ることが可能である。
【0092】
なお図１６及び図１７に示す信号線スイッチ回路ＡＳＷでは、緑（Ｇ）に対応するトランジスタＳＴＧ１及びＳＴＧ２が入れ替わっているが、これに限定されない。赤（Ｒ）または青（Ｂ）に対応するトランジスタＳＴが入れ替わっていてもよい。
【0093】
以上本実施形態の表示装置ＤＳＰの信号線スイッチ回路ＡＳＷでは、配線間の寄生容量を低減させることが可能である。また本実施形態の信号線スイッチ回路ＡＳＷは、同層の第３配線層Ｗｔで形成されている共通配線ＣＭＬと信号線ＳＬの第２部分ＳＬｔを、概略平行に配置する。これにより共通配線ＣＭＬと信号線ＳＬ（第２部分ＳＬｔ）の干渉を防ぐことが可能である。以上により本実施形態の表示装置ＤＳＰの表示品質を向上させることが可能である。
【0094】
＜構成例＞
図１８は、実施形態における表示装置の他の構成例を示す回路図である。図１８に示した構成例では、図４に示した構成例と比較して、信号線スイッチ回路ＡＳＷのトランジスタが２段であるという点で異なっている。
図１８に示す信号線スイッチ回路ＡＳＷは、トランジスタＳＴＲとしてトランスミッションゲートＴＧＲ、トランジスタＳＴＧとしてトランスミッションゲートＴＧＧ、及びトランジスタＳＴＢとしてトランスミッションゲートＴＧＢを有している。なおトランスミッションゲートＴＧＲ，ＴＧＧ、ＴＧＢを特に区別する必要がない場合は、トランスミッションゲートＴＧと呼ぶ。トランスミッションゲートＴＧは、ｎチャネル型トランジスタＴＴｎ及びｐチャネル型トランジスタＴＴｐのソース同士、及びドレイン同士が接続されたものである。
図１８は、実施形態における表示装置の他の構成例を示す回路図である。図１８に示した構成例では、図４に示した構成例と比較して、信号線スイッチ回路ＡＳＷのトランジスタが２段であるという点で異なっている。
図１８に示す信号線スイッチ回路ＡＳＷは、トランジスタＳＴＲとしてトランスミッションゲートＴＧＲ、トランジスタＳＴＧとしてトランスミッションゲートＴＧＧ、及びトランジスタＳＴＢとしてトランスミッションゲートＴＧＢを有している。なおトランスミッションゲートＴＧＲ，ＴＧＧ、ＴＧＢを特に区別する必要がない場合は、トランスミッションゲートＴＧと呼ぶ。トランスミッションゲートＴＧは、ｎチャネル型トランジスタＴＴｎ及びｐチャネル型トランジスタＴＴｐのソース同士、及びドレイン同士が接続されたものである。
【0095】
トランスミッションゲートＴＧＲは、ｎチャネル型トランジスタＴＴＲｎ及びｐチャネル型トランジスタＴＴＲｐを有している。トランスミッションゲートＴＧＧは、ｎチャネル型トランジスタＴＴＧｎ及びｐチャネル型トランジスタＴＴＧｐを有している。トランスミッションゲートＴＧＢは、ｎチャネル型トランジスタＴＴＢｎ及びｐチャネル型トランジスタＴＴＢｐを有している。
なお、ｎチャネル型トランジスタＴＴＲｎ、ＴＴＧｎ、及びＴＴＢｎ、並びに、ｐチャネル型トランジスタＴＴＲｐ、ＴＴＧｐ、及びＴＴＢｐを特に区別する必要のない場合は、単にトランジスタＴＴと呼ぶ。また上述のように、色を区別する必要がない場合は、ｎチャネル型トランジスタＴＴＲｎ、ＴＴＧｎ、及びＴＴＢｎを、単にｎチャネル型トランジスタＴＴｎ又はトランジスタＴＴｎ、並びに、ｐチャネル型トランジスタＴＴＲｐ、ＴＴＧｐ、及びＴＴＢｐを、単にｐチャネル型トランジスタＴＴｐ又はトランジスタＴＴｐと呼ぶ。
なお、ｎチャネル型トランジスタＴＴＲｎ、ＴＴＧｎ、及びＴＴＢｎ、並びに、ｐチャネル型トランジスタＴＴＲｐ、ＴＴＧｐ、及びＴＴＢｐを特に区別する必要のない場合は、単にトランジスタＴＴと呼ぶ。また上述のように、色を区別する必要がない場合は、ｎチャネル型トランジスタＴＴＲｎ、ＴＴＧｎ、及びＴＴＢｎを、単にｎチャネル型トランジスタＴＴｎ又はトランジスタＴＴｎ、並びに、ｐチャネル型トランジスタＴＴＲｐ、ＴＴＧｐ、及びＴＴＢｐを、単にｐチャネル型トランジスタＴＴｐ又はトランジスタＴＴｐと呼ぶ。
【0096】
ｎチャネル型トランジスタＴＴＲｎのゲートは、選択線ＳＳＲに接続されている。ｎチャネル型トランジスタＴＴＲｎのソースは、ｐチャネル型トランジスタＴＴＲｐのソース及び信号線ＳＬＲに接続されている。ｎチャネル型トランジスタＴＴＲｎのドレインは、ｐチャネル型トランジスタＴＴＲｐのドレイン、ｎチャネル型トランジスタＴＴＧｎのドレイン、ｐチャネル型トランジスタＴＴＧｐのドレイン、ｎチャネル型トランジスタＴＴＢｎのドレイン、及びｐチャネル型トランジスタＴＴＢｐのドレイン、並びに接続電極ＣＮＷに接続されている。接続電極ＣＮＷは、引出配線ＷＬに接続されている。
ｐチャネル型トランジスタＴＴＲｐのゲートは、選択線ｘＳＳＲに接続されている。
ｐチャネル型トランジスタＴＴＲｐのゲートは、選択線ｘＳＳＲに接続されている。
【0097】
ｎチャネル型トランジスタＴＴＧｎのゲートは、選択線ＳＳＧに接続されている。ｎチャネル型トランジスタＴＴＧｎのソースは、ｐチャネル型トランジスタＴＴＧｐのソース及び信号線ＳＬＧに接続されている。
ｐチャネル型トランジスタＴＴＧｐのゲートは、選択線ｘＳＳＧに接続されている。
ｐチャネル型トランジスタＴＴＧｐのゲートは、選択線ｘＳＳＧに接続されている。
【0098】
ｎチャネル型トランジスタＴＴＢｎのゲートは、選択線ＳＳＢに接続されている。ｎチャネル型トランジスタＴＴＢｎのソースは、ｐチャネル型トランジスタＴＴＢｐのソース及び信号線ＳＬＢに接続されている。
ｐチャネル型トランジスタＴＴＢｐのゲートは、選択線ｘＳＳＢに接続されている。
ｐチャネル型トランジスタＴＴＢｐのゲートは、選択線ｘＳＳＢに接続されている。
【0099】
図１９は、構成例の信号線スイッチ回路及び共通配線を示す回路図である。図１９では、図１６で示した信号線スイッチ回路、及び共通配線を層ごとに分けて示している。図１９において、より具体的には、太線の破線は、走査線ＧＬと同層の配線層である第１配線層Ｗｇ、細線の破線は、信号線ＳＬと同層の配線層である第２配線層Ｗｓ、太線の実線は、共通配線ＣＭＬと同層の配線層である第３配線層Ｗｔを示している。
なお図１９においても、図１７同様、緑（Ｇ）のトランスミッションゲートＴＧＧが入れ替わっているが、詳細は後述する。
なお図１９においても、図１７同様、緑（Ｇ）のトランスミッションゲートＴＧＧが入れ替わっているが、詳細は後述する。
【0100】
図１９に示す信号線スイッチ回路ＡＳＷでは、図７と同様に、信号線ＳＬ（ＳＬＲ、ＳＬＧ、及びＳＬＢ）は、第１部分ＳＬｓ（第１部分ＳＬＲｓ、ＳＬＧｓ、及びＳＬＢｓ）、並びに、第２部分ＳＬｔ（ＳＬＲｔ、ＳＬＧｔ、及びＳＬＢｔ）を有している。信号線ＳＬの第１部分ＳＬｓは第２配線層Ｗｓで形成されており、第２部分ＳＬｔは第３配線層Ｗｔで形成されている。
【0101】
一方、引出配線ＷＬについては、引出配線ＷＬの第１部分ＷＬｓは第２配線層Ｗｓ、第２部分ＷＬｇは第１配線層Ｗｇで形成されている。すなわち、信号線ＳＬの第１部分ＳＬｓ及び引出配線ＷＬの第１部分ＷＬｓは、共に第２配線層Ｗｓで形成されている。一方、信号線ＳＬの第２部分ＳＬｔは第３配線層Ｗｔ、引出配線ＷＬの第２部分ＷＬｇは第１配線層Ｗｇであり、異なる配線層を用いて形成される。
【0102】
図１９に示す信号線ＳＬの第２部分ＳＬｔは、第３配線層Ｗｔで形成されている。第３配線層Ｗｔと第２配線層Ｗｓとの間には、膜厚の絶縁層ＨＲＣ１が設けられている。このため、第２配線層Ｗｓ及び第３配線層Ｗｔとの間が離れ、第２配線層Ｗｓ及び第３配線層Ｗｔ間の寄生容量を小さくすることができる。寄生容量を小さくすることで、信号線スイッチ回路ＡＳＷの駆動動作が速くなる。これにより表示装置ＤＳＰの表示品質が向上する。
【0103】
また信号線ＳＬの第２部分ＳＬｔを第３配線層Ｗｔで形成することで、信号線スイッチ回路ＡＳＷのトランジスタのソース電極ＳＥ（またはドレイン電極ＤＥ）の直上に、第２配線層Ｗｓ及び第３配線層Ｗｔのコンタクト部分を配置することができる。これにより額縁領域ＦＡの大きさをより小さくことが可能である。額縁領域ＦＡの大きさを小さくすることで、より広い表示領域ＤＡを得ることが可能である。これにより表示装置ＤＳＰの表示品質を向上させることができる。
【0104】
また図７と同様に、図１９に示す信号線ＳＬの第２部分ＳＬｔは、隣り合う共通配線ＣＭＬとの間に設けられている。このように、隣り合う共通配線ＣＭＬとの間に信号線ＳＬの第２部分ＳＬｔを設けることにより、配線が設けられる領域の面積を増やすことなく、信号線ＳＬの第２部分ＳＬｔを設けることが可能である。
【0105】
また図７と同様に、共通配線ＣＭＬとの間に信号線ＳＬの第２部分ＳＬｔを設けられる領域では、共通配線ＣＭＬ及び第２部分ＳＬｔは、概略平行に配置することが好適である。さらに、当該領域においては、共通配線ＣＭＬの延伸する方向と第２方向Ｙとなす角度は、他の領域での角度より小さいことが好ましい。さらに、当該領域においては、共通配線ＣＭＬは第２方向Ｙと概略平行な方向に延伸することが好適である。これにより、共通配線ＣＭＬと信号線ＳＬの第２部分ＳＬｔとが干渉するのを防ぐことができる。
【0106】
図２０は、構成例の信号線スイッチ回路の平面図である。図２０に示す例では、右上斜線を付したものが第１配線層Ｗｇ、左上斜線を付したものが第２配線層Ｗｓ、ドットを付したものが第３配線層Ｗｔである。また分かりやすくするために、図２０に示す信号線スイッチ回路ＡＳＷを層ごとまたは構成要素ごとに分けたものを、図２１乃至図２６に示す。
図２１は、図２０のうち半導体層ＳＣ及び第１配線層Ｗｇで形成される構成要素を示す平面図である。図２２は、図２０のうち第２配線層Ｗｓで形成される構成要素を示す平面図である。図２３は、図２０のうち第３配線層Ｗｔで形成される構成要素を示す平面図である。図２４は、図２０のうちゲート電極ＧＥ及びソース電極ＳＥを含むトランスミッションゲートＴＧ、信号線ＳＬ（ＳＬｓ及びＳＬｔ）、引出配線ＣＮＷを示す平面図である。図２５は、信号線ＳＬ（ＳＬｓ及びＳＬｔ）、並びに共通配線ＷＬ（ＷＬｔ及びＷＬｇ）を示す平面図である。図２６は、図２０の一部を拡大した図である。
なお図２０乃至図２６において、図面を見やすくするために、例えばコンタクトホール等の一部の構成要素を省略する場合がある。
図２１は、図２０のうち半導体層ＳＣ及び第１配線層Ｗｇで形成される構成要素を示す平面図である。図２２は、図２０のうち第２配線層Ｗｓで形成される構成要素を示す平面図である。図２３は、図２０のうち第３配線層Ｗｔで形成される構成要素を示す平面図である。図２４は、図２０のうちゲート電極ＧＥ及びソース電極ＳＥを含むトランスミッションゲートＴＧ、信号線ＳＬ（ＳＬｓ及びＳＬｔ）、引出配線ＣＮＷを示す平面図である。図２５は、信号線ＳＬ（ＳＬｓ及びＳＬｔ）、並びに共通配線ＷＬ（ＷＬｔ及びＷＬｇ）を示す平面図である。図２６は、図２０の一部を拡大した図である。
なお図２０乃至図２６において、図面を見やすくするために、例えばコンタクトホール等の一部の構成要素を省略する場合がある。
【0107】
図２０に示す信号線スイッチ回路ＡＳＷは、図１３と同様の積層構造を有している。すなわち、基材ＢＡ１上に、絶縁層ＵＣ、半導体層ＳＣ、絶縁層ＧＩ、ゲート電極ＧＥ、絶縁層ＩＬＩ、引出配線ＣＮＷ（ドレイン電極ＤＥともいう）、ソース電極ＳＥ、絶縁層ＨＲＣ１、信号線ＳＬの第２部分ＳＬｔ、絶縁層ＨＲＣ２、絶縁層ＰＡＳを有している。
【0108】
図２１及び図２２に示すコンタクトホールＣＨ１は、図１３に示した絶縁層ＩＬＩに形成されたコンタクトホールである。
接続電極ＣＮＷは、コンタクトホールＣＨ１を介して、半導体層ＳＣに接続されている。接続電極ＣＮＷは、コンタクトホールＣＨ１を介して、引出配線ＷＬの第２部分ＷＬｇに接続されている。
ソース電極ＳＥは、コンタクトホールＣＨ１を介して、半導体層ＳＣに接続されている。
選択線ＳＳ（ＳＳＲ、ＳＳＧ、ＳＳＢ）は、コンタクトホールＣＨ１を介して、ゲート電極ＧＥに接続されている。
引出配線ＷＬの第１部分ＷＬｓは、コンタクトホールＣＨ１を介して、第２部分ＷＬｇに接続されている。
接続電極ＣＮＷは、コンタクトホールＣＨ１を介して、半導体層ＳＣに接続されている。接続電極ＣＮＷは、コンタクトホールＣＨ１を介して、引出配線ＷＬの第２部分ＷＬｇに接続されている。
ソース電極ＳＥは、コンタクトホールＣＨ１を介して、半導体層ＳＣに接続されている。
選択線ＳＳ（ＳＳＲ、ＳＳＧ、ＳＳＢ）は、コンタクトホールＣＨ１を介して、ゲート電極ＧＥに接続されている。
引出配線ＷＬの第１部分ＷＬｓは、コンタクトホールＣＨ１を介して、第２部分ＷＬｇに接続されている。
【0109】
図２２、図２３及び図２５に示すコンタクトホールＣＨ２は、絶縁層ＨＲＣ１に形成されたコンタクトホールである。
信号線ＳＬの第２部分ＳＬｔ（ＳＬＲｔ、ＳＬＧｔ、ＳＬＢｔ）は、コンタクトホールＣＨ２を介して、信号線ＳＬの第１部分ＳＬｓ（ＳＬＲｓ、ＳＬＧｓ、ＳＬＢｓ）に接続されている。信号線ＳＬの第２部分ＳＬｔは、コンタクトホールＣＨ２を介して、ソース電極ＳＥに接続されている。
信号線ＳＬの第２部分ＳＬｔ（ＳＬＲｔ、ＳＬＧｔ、ＳＬＢｔ）は、コンタクトホールＣＨ２を介して、信号線ＳＬの第１部分ＳＬｓ（ＳＬＲｓ、ＳＬＧｓ、ＳＬＢｓ）に接続されている。信号線ＳＬの第２部分ＳＬｔは、コンタクトホールＣＨ２を介して、ソース電極ＳＥに接続されている。
【0110】
本構成例において、信号線ＳＬの第１部分ＳＬｓと第２部分ＳＬｔは、絶縁層ＨＲＣ１に設けられたコンタクトホールＣＨ２により接続され、かつ絶縁層ＨＲＣ１を挟んで対向して設けられる。これにより信号線ＳＬの第１部分ＳＬｓ及び第２部分ＳＬｔとの間の寄生容量を低減させることが可能である。寄生容量を小さくすることで、信号線スイッチ回路ＡＳＷの駆動動作が速くなる。これにより表示装置ＤＳＰの表示品質の向上を図ることが可能である。
【0111】
また本構成例では、図２５に示すように、図１５と同様、共通配線ＣＭＬと第２部分ＳＬｔが隣り合って設けられる領域ＰＡを有している。領域ＰＡでは、共通配線ＣＭＬ及び第２部分ＳＬｔは、互いに概略平行に配置することが好ましい。さらに、共通配線ＣＭＬと第２部分ＳＬｔは、第２方向Ｙに概略平行な方向に延伸することが好ましい。これにより、共通配線ＣＭＬと信号線ＳＬの第２部分ＳＬｔとが干渉するのを防ぐことができる。
【0112】
なお本構成例においても、実施形態と同様、表示装置ＤＳＰはカラム反転駆動により駆動される。本構成例の信号線スイッチ回路ＡＳＷでは、例えば図１８、図１９、及び図２６に示されるように、トランスミッションゲートＴＧＧの位置が入れ替わっている。
図１８、図１９、及び図２６に示す信号線ＳＬは、第１方向Ｘに沿って、信号線ＳＬＲ１、ＳＬＧ１、ＳＬＢ１、ＳＬＲ２、ＳＬＧ２、及びＳＬＢ２の順で配列されている。
一方、トランスミッションゲートＴＧは、第１方向Ｘに沿って、トランスミッションゲートＴＧＲ１、ＴＧＢ１、ＴＧＧ２、ＴＧＧ１、ＴＧＢ２、及びＴＧＲ２の順に配置されている。すなわち、本構成例の信号線スイッチ回路ＡＳＷでは、トランスミッションゲートＴＧＧ２及びＴＧＧ１の順番が入れ替えられている。
図１８、図１９、及び図２６に示す信号線ＳＬは、第１方向Ｘに沿って、信号線ＳＬＲ１、ＳＬＧ１、ＳＬＢ１、ＳＬＲ２、ＳＬＧ２、及びＳＬＢ２の順で配列されている。
一方、トランスミッションゲートＴＧは、第１方向Ｘに沿って、トランスミッションゲートＴＧＲ１、ＴＧＢ１、ＴＧＧ２、ＴＧＧ１、ＴＧＢ２、及びＴＧＲ２の順に配置されている。すなわち、本構成例の信号線スイッチ回路ＡＳＷでは、トランスミッションゲートＴＧＧ２及びＴＧＧ１の順番が入れ替えられている。
【0113】
図２６に示すように、トランジスタＴＴＲｎ１は、半導体層ＳＣ１、選択線ＳＳＲに接続されるゲート電極ＧＥ、信号線ＳＬＲ１に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＴＴＢｎ１は、半導体層ＳＣ１、選択線ＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ１に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＴＴＧｎ２は、半導体層ＳＣ２、選択線ＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＴＴＲｐ１は、半導体層ＳＣ３、及び選択線ｘＳＳＲに接続されるゲート電極ＧＥ、信号線ＳＬＲ１に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＴＴＢｐ１は、半導体層ＳＣ３、選択線ｘＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ１に接続されるソース電極ＳＥ、接続電極ＣＮＷ１を有している。
トランジスタＴＴＧｐ２は、半導体層ＳＣ４、選択線ｘＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＴＴＢｎ１は、半導体層ＳＣ１、選択線ＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ１に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＴＴＧｎ２は、半導体層ＳＣ２、選択線ＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＴＴＲｐ１は、半導体層ＳＣ３、及び選択線ｘＳＳＲに接続されるゲート電極ＧＥ、信号線ＳＬＲ１に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
トランジスタＴＴＢｐ１は、半導体層ＳＣ３、選択線ｘＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ１に接続されるソース電極ＳＥ、接続電極ＣＮＷ１を有している。
トランジスタＴＴＧｐ２は、半導体層ＳＣ４、選択線ｘＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ１を有している。
【0114】
トランジスタＴＴＧｎ１は、半導体層ＳＣ５、選択線ＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ１に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
トランジスタＴＴＢｎ２は、半導体層ＳＣ６、選択線ＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
トランジスタＴＴＲｎ２は、半導体層ＳＣ６、選択線ＳＳＲに接続されるゲート電極ＧＥ、信号線ＳＬＲ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
トランジスタＴＴＢｎ２は、半導体層ＳＣ６、選択線ＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
トランジスタＴＴＲｎ２は、半導体層ＳＣ６、選択線ＳＳＲに接続されるゲート電極ＧＥ、信号線ＳＬＲ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
【0115】
トランジスタＴＴＧｐ１は、半導体層ＳＣ７、選択線ｘＳＳＧに接続されるゲート電極ＧＥ、信号線ＳＬＧ１に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
トランジスタＴＴＢｐ２は、半導体層ＳＣ８、選択線ｘＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
トランジスタＴＴＲｐ２は、半導体層ＳＣ８、選択線ｘＳＳＲに接続されるゲート電極ＧＥ、信号線ＳＬＲ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
トランジスタＴＴＢｐ２は、半導体層ＳＣ８、選択線ｘＳＳＢに接続されるゲート電極ＧＥ、信号線ＳＬＢ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
トランジスタＴＴＲｐ２は、半導体層ＳＣ８、選択線ｘＳＳＲに接続されるゲート電極ＧＥ、信号線ＳＬＲ２に接続されるソース電極ＳＥ、及び接続電極ＣＮＷ２を有している。
【0116】
ここで、トランジスタＴＴＲｎ１及びＴＴＲｐ１からなるトランスミッションゲートをトランスミッションゲートＴＧＲ１とし、トランジスタＴＴＧｎ２及びＴＴＧｐ２からなるトランスミッションゲートをトランスミッションゲートＴＧＧ２とし、トランジスタＴＴＢｎ１及びＴＴＧｐ１からなるトランスミッションゲートをトランスミッションゲートＴＧＢ１とする。
トランジスタＴＴＲｎ２及びＴＴＲｐ２からなるトランスミッションゲートをトランスミッションゲートＴＧＲ２とし、トランジスタＳＴＧｎ１及びＳＴＧｐ１からなるトランスミッションゲートをトランスミッションゲートＴＧＧ１とし、トランジスタＳＴＢｎ２及びＳＴＧｐ２からなるトランスミッションゲートをトランスミッションゲートＴＧＢ２とする。
トランジスタＴＴＲｎ２及びＴＴＲｐ２からなるトランスミッションゲートをトランスミッションゲートＴＧＲ２とし、トランジスタＳＴＧｎ１及びＳＴＧｐ１からなるトランスミッションゲートをトランスミッションゲートＴＧＧ１とし、トランジスタＳＴＢｎ２及びＳＴＧｐ２からなるトランスミッションゲートをトランスミッションゲートＴＧＢ２とする。
【0117】
ただし図２６においては、信号線ＳＬＲ１のうち、第３配線層Ｗｔで形成される第２部分ＳＬＲｔ１のみを示している。同様に、図２６では、信号線ＳＬＧ１のうち第２部分ＳＬＧｔ１、信号線ＳＬＢ１のうち第２部分ＳＬＢｔ１、信号線ＳＬＲ２のうち第２部分ＳＬＲｔ１、信号線ＳＬＧ２のうち第２部分ＳＬＧｔ２、信号線ＳＬＢ２のうち第２部分ＳＬＢｔ２を示している。
【0118】
図１７と同様に、図２６においても、隣り合う信号線ＳＬには、互いに逆極性の信号が入力される。しかしながら、トランスミッションゲートＴＧＧ１及びＴＧＧ２が入れ替わっているため、入力される信号が同極性の信号線ＳＬは、トランスミッションゲートＴＧを介して、同じ接続電極ＣＮＷに接続される。具体的には、信号線ＳＬＲ１、ＳＬＧ２、及びＳＬＢ１に接続されるトランスミッションゲートＴＧＲ１、ＴＧＧ２、及びＴＧＢ１は、共通して接続電極ＣＮＷ１に接続されている。信号線ＳＬＲ２、ＳＬＧ１、及びＳＬＢ２に接続されるトランスミッションゲートＴＧＲ２、ＴＧＧ１、及びＴＧＢ２は、共通して接続電極ＣＮＷ２に接続されている。すなわち、入力される信号が同極性の信号線ＳＬは、同じ接続電極ＣＮＷに接続されるトランスミッションゲートＴＧと接続されている。これにより、実施形態と同様に、例えば、正極性の信号を接続電極ＣＮＷ１に入力することにより、信号線ＳＬＲ１、ＳＬＧ２、及びＳＬＢ１に当該正極性の信号が入力される。また負極性の信号を接続電極ＣＮＷ２に入力することにより、信号線ＳＬＲ２、ＳＬＧ１、及びＳＬＢ２に当該負極性の信号が入力される。
【0119】
すなわち本構成例の表示装置ＤＳＰでは、カラム反転駆動を行う場合に、信号線それぞれに正極性及び負極性の信号を個々に入力するのではなく、接続電極ＣＮＷを介して、同極性の信号を一度に入力することが可能である。これにより表示装置ＤＳＰの低消費電力化を図ることが可能である。
【0120】
なお図１８及び図２６に示す信号線スイッチ回路ＡＳＷでは、緑（Ｇ）に対応するトランスミッションゲートＴＧＧ１及びＴＧＧ２が入れ替わっているが、これに限定されない。赤（Ｒ）または青（Ｂ）に対応するトランスミッションゲートが入れ替わっていてもよい。
本構成例においても、上述の実施形態と同様の効果を奏する。
本構成例においても、上述の実施形態と同様の効果を奏する。
【0121】
なお本開示において、信号線ＳＬの第１部分ＳＬｓ及び第２部分ＳＬｔとの混同を避けるために、引出配線ＷＬの第１部分ＷＬｓ及び第２部分ＷＬｇを、それぞれ第３部分及び第４部分と呼ぶこともある。また第１配線層Ｗｇ、第２配線層Ｗｓ、及び第３配線層Ｗｔについて、当該３つの配線層のうち２つについて述べる場合は、当該２つの配線層を、第１配線層及び第２配線層と呼ぶこともある。例えば、第２配線層Ｗｓ及び第３配線層Ｗｔについて比較して述べる場合は、第２配線層Ｗｓを第１配線層、及び第３配線層Ｗｔを第２配線層と呼ぶこともある。
図３（Ｂ）に示す絶縁層ＩＬＩ、絶縁層ＨＲＣ１、及び絶縁層ＰＡＳを、それぞれ、第１絶縁、第２絶縁層、及び第３絶縁層と呼ぶこともある。絶縁層ＩＬＩの面のうち、走査線ＧＬ及び絶縁層ＧＩに接する面を第１面、絶縁層ＨＲＣ１に接し、第１面と反対側の面を第２面とする。
図３（Ｂ）に示す絶縁層ＩＬＩ、絶縁層ＨＲＣ１、及び絶縁層ＰＡＳを、それぞれ、第１絶縁、第２絶縁層、及び第３絶縁層と呼ぶこともある。絶縁層ＩＬＩの面のうち、走査線ＧＬ及び絶縁層ＧＩに接する面を第１面、絶縁層ＨＲＣ１に接し、第１面と反対側の面を第２面とする。
【0122】
また本開示において、Ｒ（赤）、Ｇ（緑）及びＢ（青）を、それぞれ第１色、第２色、及び第３色と称することもある。それに伴い、副画素ＳＸＲ、ＳＸＧ、及びＳＸＢを、それぞれ第１副画素、第２副画素、第３副画素と呼ぶこともある。また上記信号線ＳＬＲ、ＳＬＧ、及びＳＬＢを、それぞれ第１信号線、第２信号線、及び第３信号線と呼ぶこともある。それに伴い、第１信号線ＳＬＲに接続されるトランジスタＳＴＲ及びトランスミッションゲートＴＧＲを第１トランジスタ、第２信号線ＳＬＧに接続されるトランジスタＳＴＧ及びトランスミッションゲートＴＧＧを第２トランジスタ、並びに、第３信号線ＳＬＢに接続されるトランジスタＳＴＢ及びトランスミッションゲートＴＧＢを第３トランジスタと呼ぶこともある。なおトランスミッションゲートＴＧＲ、ＴＧＲ、及びＴＧＢは、それぞれ、第１トランスミッションゲート、第２トランスミッションゲート、及び第３トランスミッションゲートと呼ぶこともある。
【0123】
本発明のいくつかの実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0124】
ＡＳＷ…信号線スイッチ回路、ＣＥ…共通電極、ＣＭＬ…共通配線、ＤＡ…表示領域、ＤＳＰ…表示装置、ＦＡ…額縁領域、ＧＬ…走査線、ＨＲＣ１…絶縁層、ＨＲＣ２…絶縁層、ＩＬＩ…絶縁層、ＰＡ…領域、ＳＡ…センサ領域、ＳＲＥ…センサ電極、ＳＬ…信号線、ＳＬＢ…信号線、ＳＬＧ…信号線、ＳＬＲ…信号線、ＳＬｇ…第２部分、ＳＬｓ…第１部分、ＳＬｔ…第２部分、ＳＴ…トランジスタ、ＳＴＢ…トランジスタ、ＳＴＧ…トランジスタ、ＳＴｎ…ｎチャネル型トランジスタ、ＳＴｐ…ｐチャネル型トランジスタ、ＳＴＲ…トランジスタ、ＳＸ…副画素、ＴＧ…トランスミッションゲート、ＴＧＢ…トランスミッションゲート、ＴＧＧ…トランスミッションゲート、ＴＧＲ…トランスミッションゲート、ＴＴｎ…ｎチャネル型トランジスタ、ＴＴｐ…ｐチャネル型トランジスタ、ＴＰ…端子、ＷＬ…引出配線、ＷＬｇ…第２部分、ＷＬｓ…第１部分、Ｗｇ…第１配線層、Ｗｓ…第２配線層、Ｗｔ…第３配線層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】