特許 7504934 三進数論理回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-14

(45)【発行日】2024-06-24

(54)【発明の名称】三進数論理回路

(51)【国際特許分類】

   H03K 19/20 20060101AFI20240617BHJP

   H01L 21/8238 20060101ALI20240617BHJP

   H01L 27/092 20060101ALI20240617BHJP

   H01L 21/8234 20060101ALI20240617BHJP

   H01L 27/06 20060101ALI20240617BHJP

   H01L 21/329 20060101ALI20240617BHJP

   H01L 29/866 20060101ALI20240617BHJP

   H01L 29/88 20060101ALI20240617BHJP

   H01L 29/861 20060101ALI20240617BHJP

   H01L 29/868 20060101ALI20240617BHJP

   H01L 29/06 20060101ALI20240617BHJP

   H01L 29/161 20060101ALI20240617BHJP

   H01L 29/66 20060101ALI20240617BHJP

【ＦＩ】

H03K19/20 210

H01L27/092 C

H01L27/092 K

H01L27/06 102A

H01L29/90 D

H01L29/88 Z

H01L29/91 F

H01L29/06 601N

H01L29/161

H01L29/66 T

【請求項の数】 9

(21)【出願番号】P 2022022870

(22)【出願日】2022-02-17

(65)【公開番号】P2023002450

(43)【公開日】2023-01-10

【審査請求日】2022-02-17

(31)【優先権主張番号】10-2021-0081048

(32)【優先日】2021-06-22

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】517153929

【氏名又は名称】蔚山科學技術院

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】金 ▲キュン▼祿

(72)【発明者】

【氏名】鄭 在源

(72)【発明者】

【氏名】崔 瑛恩

(72)【発明者】

【氏名】金 友石

(72)【発明者】

【氏名】全 宰鉉

【審査官】及川 尚人

(56)【参考文献】

【文献】中国特許出願公開第１０７７３１２５４（ＣＮ，Ａ）

【文献】米国特許出願公開第２００８／０２９０９４１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０３４１１００（ＵＳ，Ａ１）

【文献】特開平０７－０３８４２０（ＪＰ，Ａ）

【文献】特開平０６－２７６０８７（ＪＰ，Ａ）

【文献】特開昭６２－００２６５０（ＪＰ，Ａ）

【文献】特開２０１３－０８０９０６（ＪＰ，Ａ）

【文献】Farzad Razi et al.，"A Variation-Aware Ternary Spin-Hall Assisted STT-RAM Based on Hybrid MTJ/GAA-CNTFET Logic"，IEEE Transactions on Nanotechnology，米国，IEEE，2019年05月29日，Volume 18，p.598 - 605

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １９／２０

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２１／８２３４

Ｈ１０Ｋ ８５／２０

Ｈ１０Ｋ １０／４０

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１６１

Ｈ０１Ｌ ２９／６６

(57)【特許請求の範囲】

【請求項1】

入力端子及び出力端子と電気的に連結される、第１インバータ部と、
前記入力端子及び前記出力端子と電気的に連結され、前記第１インバータ部と並列に配される、第２インバータ部と、
前記第１インバータ部と前記出力端子との間に配され、炭素ナノチューブトンネルＰＮジャンクションダイオードを含む、第１ジャンクション部と、
前記第２インバータ部と前記出力端子との間に配され、炭素ナノチューブトンネルＰＮジャンクションダイオードを含む第２ジャンクション部と、を含み、
前記入力端子に印加される入力電圧の絶対値が第１入力電圧より小さいとき、前記出力端子は、第１出力電圧を出力し、前記入力電圧の絶対値が前記第１入力電圧より大きく、第２入力電圧より小さいとき、前記出力端子は、第２出力電圧を出力し、前記入力電圧の絶対値が前記第２入力電圧より大きいとき、前記出力端子は、第３出力電圧を出力する、
前記炭素ナノチューブトンネルＰＮジャンクションダイオードは、少なくとも３×１０ ^１８ ｃｍ ^－３ でドーピングされた、三進数論理回路。

【請求項2】

前記第１インバータ部は、第１閾値電圧を有する第１トランジスタと、前記第１トランジスタと並列に配され、第２閾値電圧を有する第２トランジスタと、を含み、
前記第２インバータ部は、第３閾値電圧を有する第３トランジスタと、前記第３トランジスタと並列に配され、第４閾値電圧を有する第４トランジスタと、を含み、
前記第１トランジスタと前記第３トランジスタは、ｐ型チャネルを有し、前記第２トランジスタと前記第４トランジスタは、ｎ型チャネルを有する、請求項１に記載の三進数論理回路。

【請求項3】

前記第１閾値電圧の絶対値と、前記第４閾値電圧の絶対値とが同じであり、
前記第２閾値電圧の絶対値と、前記第３閾値電圧の絶対値とが同じである、請求項２に記載の三進数論理回路。

【請求項4】

前記第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタは、炭素ナノチューブトランジスタである、請求項２に記載の三進数論理回路。

【請求項5】

前記第１トランジスタと前記第４トランジスタは、第１直径を有する炭素ナノチューブを含み、
前記第２トランジスタと前記第３トランジスタは、第２直径を有する炭素ナノチューブを含み、
前記第１直径は、前記第２直径より小さい、請求項４に記載の三進数論理回路。

【請求項6】

前記炭素ナノチューブトンネルＰＮジャンクションダイオードに印加される電場は、１ＭＶ／ｃｍ以上である、請求項１に記載の三進数論理回路。

【請求項7】

前記炭素ナノチューブトンネルＰＮジャンクションダイオードは、ｎ型ドーパントでドーピングされた第１領域と、ｐ型ドーパントでドーピングされた第２領域と、を有する、請求項１に記載の三進数論理回路。

【請求項8】

前記炭素ナノチューブトンネルＰＮジャンクションダイオードは、前記入力電圧の絶対値が前記第１入力電圧の絶対値より大きく、前記第２入力電圧の絶対値より小さいとき、トンネリング電流を利用して電圧を分配する、請求項１に記載の三進数論理回路。

【請求項9】

前記第１出力電圧は、動作電圧Ｖ_ＤＤと同一サイズを有し、
前記第２出力電圧は、前記動作電圧Ｖ_ＤＤの半分の大きさを有し、
前記第３出力電圧は、接地電圧ＧＮＤと同一サイズを有する、請求項１に記載の三進数論理回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、三進数論理回路に係り、さらに詳細には、炭素ナノチューブを利用し、集積度が向上された三進数論理回路に関する。

【背景技術】

【0002】

二進数論理基盤のデジタルシステムは、多量のデータを迅速に処理するために、素子小型化を介し、情報密度（bit density）を増大させた。しかしながら、３０ｎｍ以下に素子が小型化されて高集積化され、電流漏れと消費電力増加とが問題になっている。従って、そのような限界を克服し、情報密度を増大させるために、多重値論理（multi-valued logic）のうち一つである三進数論理回路への関心が急速に高まっている。

【0003】

多重値論理回路を具現するための方法のうち代表的な方法として、多重閾値電圧基盤の回路を構成する方法がある。このとき、直径を調節して閾値電圧を決定することができる炭素ナノチューブは、多重閾値電圧基盤の回路具現に適する物質として知られている。

【0004】

特許文献１は、三進数論理回路に係わるものであり、一実施形態による三進数論理回としては、電源電圧Ｖ_ＤＤ，ＧＮＤ間に直列に連結されたプルアップ素子及びプルダウン素子、並びに入力電圧Ｖ_ＩＮ及び出力電圧Ｖ_ＯＵＴを含むものの、前記入力電圧Ｖ_ＩＮによっていずれもオフになった場合、前記プルアップ素子と前記プルダウン素子とが、いずれも出力電圧Ｖ_ＯＵＴにだけ影響を受ける単純抵抗として動作し、電圧分配を介し、第３の進数（「１」状態）を形成し、前記プルアップ素子または前記プルダウン素子の一方だけオンになって電流を流せば、電源電圧Ｖ_ＤＤ（「２」状態）または電源電圧ＧＮＤ（「０」状態）を出力電圧Ｖ_ＯＵＴに出力させ、情報密度を確実に高めることができるという効果がある。

【0005】

しかしながら、前述の従来技術は、プルアップ素子及びプルダウン素子だけで構成され、各状態への遷移が遅いという問題がある。

【先行技術文献】

【特許文献】

【0006】

【文献】韓国登録特許公報登録番号第１０－１６８９１５９号（２０１６．１２．２３．公告）

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明が解決しようとする技術的課題は、集積度が向上された三進数論理回路を提供することである。

【課題を解決するための手段】

【0008】

前述の技術的課題を解決するために、本発明の一実施形態は、入力端子及び出力端子と電気的に連結される第１インバータ部、前記入力端子及び前記出力端子と電気的に連結され、前記第１インバータ部と並列に配される第２インバータ部、前記第１インバータ部と前記出力端子との間に配され、トンネルＰＮジャンクションを含む第１ジャンクション部、及び前記第２インバータ部と前記出力端子との間に配され、トンネルＰＮジャンクションを含む第２ジャンクション部を含み、前記入力端子に印加される入力電圧の絶対値が第１入力電圧より小さいとき、前記出力端子は、第１出力電圧を出力し、前記入力電圧の絶対値が前記第１入力電圧より大きく、第２入力電圧より小さいとき、前記出力端子は、第２出力電圧を出力し、前記入力電圧の絶対値が前記第２入力電圧より大きいとき、前記出力端子は、第３出力電圧を出力する三進数論理回路を提供する。

【0009】

一実施形態において、前記第１インバータ部は、第１閾値電圧を有する第１トランジスタ、及び前記第１トランジスタと並列に配され、第２閾値電圧を有する第２トランジスタを含み、前記第２インバータ部は、第３閾値電圧を有する第３トランジスタ、及び前記第３トランジスタと並列に配され、第４閾値電圧を有する第４トランジスタを含み、前記第１トランジスタと前記第３トランジスタは、ｐ型チャネルを有し、前記第２トランジスタと前記第４トランジスタは、ｎ型チャネルを有することができる。

【0010】

一実施形態において、前記第１閾値電圧の絶対値と、前記第４閾値電圧の絶対値とが同じであり、前記第２閾値電圧の絶対値と、前記第３閾値電圧の絶対値とが同じでもある。
一実施形態において、前記第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタは、炭素ナノチューブトランジスタでもある。

【0011】

一実施形態において、前記第１トランジスタと前記第４トランジスタは、第１直径を有する炭素ナノチューブを含み、前記第２トランジスタと前記第３トランジスタは、第２直径を有する炭素ナノチューブを含み、前記第１直径は、前記第２直径よりも小さい。

【0012】

一実施形態において、前記第１ジャンクション部及び第２ジャンクション部は、炭素ナノチューブトンネルＰＮジャンクションを含んでもよい。

【0013】

一実施形態において、前記炭素ナノチューブトンネルＰＮジャンクションに印加される電場は、１ＭＶ／ｃｍ以上でもある。

【0014】

一実施形態において、前記炭素ナノチューブトンネルＰＮジャンクションは、ｎ型ドーパントで高濃度ドーピングされた第１領域と、ｐ型ドーパントで高濃度ドーピングされた第２領域と、を有することができる。

【0015】

一実施形態において、前記炭素ナノチューブトンネルＰＮジャンクションは、少なくとも３×１０^１８ｃｍ^－３にもドーピングされる。

【0016】

一実施形態において、前記炭素ナノチューブトンネルＰＮジャンクションは、前記入力電圧の絶対値が前記第１入力電圧の絶対値より大きく、前記第２入力電圧の絶対値より小さいとき、トンネリング電流を利用して電圧を分配することができる。

【0017】

一実施形態において、前記第１出力電圧は、動作電圧Ｖ_ＤＤと同一サイズ（Ｖ_ＤＤ）を有し、前記第２出力電圧は、前記動作電圧の半分の大きさ（Ｖ_ＤＤ／２）を有し、前記第３出力電圧は、接地電圧と同一サイズ（ＧＮＤ）を有することができる。

【0018】

前述の技術的課題を解決するために、本発明の他の一実施形態は、第１動作電極、第１共通電極、及び前記第１動作電極と前記第１共通電極との間に介在される第１炭素ナノチューブチャネルを含む第１トランジスタ部；前記第１トランジスタ部と前記第１共通電極を共有し、第１接地電極、及び前記第１共通電極と前記第１接地電極との間に介在される第２炭素ナノチューブチャネルを含む第２トランジスタ部；第２動作電極、第２共通電極、及び前記第２動作電極と前記第２共通電極との間に介在される第３炭素ナノチューブチャネルを含む第３トランジスタ部；前記第３トランジスタ部と前記第２共通電極を共有し、第２接地電極、及び前記第２共通電極と前記第２接地電極との間に介在される第４炭素ナノチューブチャネルを含む第４トランジスタ部；入力端子と電気的に連結され、前記第１炭素ナノチューブチャネル、前記第２炭素ナノチューブチャネル、前記第３炭素ナノチューブチャネル及び前記第４炭素ナノチューブチャネルの一部領域上に配されるゲート電極；出力端子と電気的に連結される出力電極；前記第１共通電極及び前記出力電極と電気的に連結される第１炭素ナノチューブジャンクション；並びに前記第２共通電極及び前記出力電極と電気的に連結される第２炭素ナノチューブジャンクション；を含む三進数論理回路を提供する。

【0019】

一実施形態において、前記第１炭素ナノチューブチャネルと前記第４炭素ナノチューブチャネルは、第１直径を有する炭素ナノチューブを含み、前記第２炭素ナノチューブチャネルと前記第３炭素ナノチューブチャネルは、第２直径を有する炭素ナノチューブを含み、前記第１直径は、前記第２直径よりも小さい。

【0020】

一実施形態において、前記第１炭素ナノチューブチャネルと前記第３炭素ナノチューブチャネルは、ｐ型炭素ナノチューブを含み、前記第２炭素ナノチューブチャネルと前記第４炭素ナノチューブチャネルは、ｎ型炭素ナノチューブを含んでもよい。

【0021】

一実施形態において、前記第１炭素ナノチューブジャンクション及び第２炭素ナノチューブジャンクションは、ｐ型ドーピングされたｐ型炭素ナノチューブと、ｎ型ドーピングされたｎ型炭素ナノチューブと、を含んでもよい。

【0022】

一実施形態において、前記第１炭素ナノチューブジャンクション及び第２炭素ナノチューブジャンクションは、少なくとも３×１０^１８ｃｍ^－３にもドーピングされる。

【発明の効果】

【0023】

本発明の一実施形態による三進数論理回路は、第１インバータ部、第２インバータ部、第１ジャンクション部及び第２ジャンクション部を利用して三進法情報を具現するように、３個の電圧値を出力することができる。

【0024】

このとき、第１ジャンクション部及び第２ジャンクション部は、トンネリング電流を利用し、入力電圧Ｖ_ｉｎの大きさと係わりなく、第１出力電圧Ｖ_ＤＤと第３出力電圧ＧＮＤとの中間値である第２出力電圧（ＶＤＤ／２）を具現することができる。

【0025】

また、本発明の一実施形態は、炭素ナノチューブトランジスタを利用し、第１インバータ部及び第２インバータ部を構成し、各トランジスタの閾値電圧を容易に決定することができる。また、該第１ジャンクション部及び該第２ジャンクション部を、炭素ナノチューブトンネルＰＮジャンクションとして形成することにより、三進数論理回路を小型化させ、回路の複雑度を低下させることができる。

【0026】

本発明の技術的効果は、以上で言及されたところに制限されるものではなく、言及されていない他の技術的効果は、以下の記載から当業者に明確に理解されうるであろう。

【図面の簡単な説明】

【0027】

【図1】本発明の一実施形態による三進数論理回路を図示する図面である。

【図2】図１に図示された三進数論理回路の構成について説明するための回路図である。

【図3】本発明の一実施形態による、炭素ナノチューブを利用した三進数論理回路を図示する概念図である。

【図4】印加されるゲート電圧により、各トランジスタを流れる電流の大きさを図示するグラフである。

【図5A】第１インバータ部の動作について説明するグラフである。

【図5B】第２インバータ部の動作について説明するグラフである。

【図6】本発明の一実施形態による、炭素ナノチューブ基盤の三進数論理回路の入力電圧Ｖ_ｉｎと出力電圧Ｖ_ｏｕｔとの関係を図示するグラフである。

【図7A】図６に図示された状態（Ｒ１）において、第１ジャンクション部と第２ジャンクション部との動作について説明するための概念図である。

【図7B】図６に図示された各状態（Ｒ２）において、第１ジャンクション部と第２ジャンクション部との動作について説明するための概念図である。

【図7C】図６に図示された各状態（Ｒ３）において、第１ジャンクション部と第２ジャンクション部との動作について説明するための概念図である。

【図8】本発明の一実施形態による、炭素ナノチューブ基盤の三進数論理回路の消費電力を図示するグラフである。

【発明を実施するための形態】

【0028】

本発明は、さまざまな修正及び変形を許容しながらも、その特定実施形態は、図面に例示されて示され、以下において詳細に説明される。しかし、本発明は、開示された特別な形態に限定する意図ではなく、むしろ本発明は、請求項によって定義された本発明の思想と合致する全ての修正、均等及び代用を含む。

【0029】

層、領域または基板のような要素が、他構成要素「上（on）」に存在すると言及されるとき、それは、直接他要素上に存在するか、あるいはその間に中間要素が存在しうるということを理解することができるであろう。

【0030】

また、本発明は、電子的な環境設定、信号処理、及び／またはデータ処理などのために、従来技術を採用することができる。「部」、「要素」、「手段」、「構成」のような用語は、汎用され、本発明の構成要素は、機械的であって物理的な構成として限定されるものではない。

【0031】

たとえ第１、第２のような用語がさまざまな要素、成分、領域、層、段階及び／または地域についての説明に使用されるとしても、そのような要素、成分、領域、層、段階及び／または地域は、そのような用語によって限定されるものではないということが理解されるであろう。

【0032】

以下、添付図面を参照し、本発明の望ましい実施形態についてさらに詳細に説明する。以下において、図面上の同一構成要素については、同一参照符号を使用し、同一構成要素に係わる重複説明は、省略する。

【0033】

図１は、本発明の一実施形態による三進数論理回路を図示する図面である。

【0034】

図１を参照すれば、本発明の一実施形態による三進数論理回路１０は、第１インバータ部１１０、第２インバータ部１２０、第１ジャンクション部１３０及び第２ジャンクション部１４０を含む。

【0035】

第１インバータ部１１０は、入力電圧Ｖ_ｉｎが印加される入力端子１０１、出力電圧Ｖ_ｏｕｔを出力する出力端子１０３、動作電圧Ｖ_ＤＤが印加される第１動作電極１０５、及び第１接地電極１０６と電気的に連結されうる。

【0036】

第１インバータ部１１０は、閾値電圧基盤の二進数論理回路と同一に動作することができる。すなわち、第１インバータ部１１０は、入力電圧Ｖ_ｉｎの絶対値が第１入力電圧より小さいとき、動作電圧Ｖ_ＤＤを出力し、入力電圧Ｖ_ｉｎの絶対値が第１入力電圧より大きいとき、接地電圧ＧＮＤを出力することができる。

【0037】

第２インバータ部１２０は、第１インバータ部１１０と並列に配され、入力電圧Ｖ_ｉｎが印加される入力端子１０１、出力電圧Ｖ_ｏｕｔを出力する出力端子１０３、動作電圧Ｖ_ＤＤが印加される第２動作電極１０７、及び第２接地電極１０８と電気的に連結されうる。
ここで、並列に配されるというのは、入力端子１０１と出力端子１０３とを基準に並列に配されるということを意味する。

【0038】

すなわち、第１地点Ｐ_１において、入力端子１０１は、第１インバータ部１１０と第２インバータ部１２０とに分岐されて電気的に連結され、第２地点Ｐ_２において、第１インバータ部１１０の出力端と連結される第１ジャンクション部１３０と、第２インバータ部１２０の出力端と連結される第２ジャンクション部１４０とが合流し、出力端子１０３と電気的に連結されうる。

【0039】

第２インバータ部１２０は、閾値電圧基盤の二進数論理回路と同一に動作することができる。このとき、第２インバータ部１２０は、入力電圧Ｖ_ｉｎの絶対値が第２入力電圧より小さいとき、動作電圧Ｖ_ＤＤを出力し、入力電圧Ｖ_ｉｎの絶対値が第２入力電圧より大きいとき、接地電圧ＧＮＤを出力することができる。

【0040】

第１ジャンクション部１３０は、第１インバータ部１１０の出力端と、出力端子１０３との間に介在され、第２ジャンクション部１４０は、第２インバータ部１２０の出力端と、出力端子１０３との間に介在されうる。

【0041】

第１ジャンクション部１３０と第２ジャンクション部１４０は、トンネルＰＮジャンクションを含むことにもなる。ここで、該トンネルＰＮジャンクションは、高濃度にドーピングされたＰＮ接合ダイオードであり、順方向と逆方向との迅速なスイッチングが可能なＰＮジャンクションでもある。

【0042】

入力端子１０１に印加される入力電圧Ｖ_ｉｎの絶対値が第１入力電圧より小さいとき、第１インバータ部１１０及び第２インバータ部１２０は、動作電圧Ｖ_ＤＤを出力することができる。従って、第１出力電圧Ｖ_ｏｕｔは、動作電圧Ｖ_ＤＤと同じでもある。

【0043】

入力端子１０１に印加される入力電圧Ｖ_ｉｎの絶対値が第１入力電圧より大きく、第２入力電圧より小さいとき、第１インバータ部１１０は、接地電圧ＧＮＤを出力し、第２インバータ部１２０は、動作電圧Ｖ_ＤＤを出力することができる。このとき、第１ジャンクション部１３０と第２ジャンクション部１４０は、トンネリング電流を利用し、両端間に電圧を分配することができる。従って、第２出力電圧Ｖ_ｏｕｔは、動作電圧Ｖ_ＤＤの半分の大きさ（ＶＤＤ／２）を有することができる。

【0044】

入力端子１０１に印加される入力電圧Ｖ_ｉｎが第２入力電圧より大きいとき、第１インバータ部１１０と第２インバータ部１２０は、接地電圧ＧＮＤを出力することができる。従って、第３出力電圧Ｖ_ｏｕｔは、接地電圧ＧＮＤと同じでもある。

【0045】

従って、本発明の一実施形態による三進数論理回路１０は、三種類の出力状態を具現することができる。

【0046】

図２は、図１に図示された三進数論理回路の構成について説明するための回路図である。

【0047】

図２を参照すれば、第１インバータ部１１０は、第１トランジスタ１１１及び第２トランジスタ１１３を含み、第２インバータ部１２０は、第３トランジスタ１２１及び第４トランジスタ１２３を含んでもよい。

【0048】

第１トランジスタ１１１は、第２トランジスタ１１３と並列に配される。前述のところと同様に、ここで、並列に配されるというのは、入力端子１０１と出力端子１０３とを基準に並列に配されるということを意味する。すなわち、第１トランジスタ１１１は、第２トランジスタ１１３と、第１地点Ｐ１で分岐されうる。従って、第１トランジスタ１１１と第２トランジスタ１１３は、ゲート電極に同一入力電圧Ｖ_ｉｎを印加されうる。

【0049】

第１トランジスタ１１１の一側電極は、第１動作電極１０５と連結され、他の一側電極は、第３地点Ｐ_３にも連結される。第２トランジスタ１１３の一側電極は、第３地点Ｐ_３に連結され、他の一側電極は、第１接地電極１０６にも連結される。第３地点Ｐ_３において、第１トランジスタ１１１、第２トランジスタ１１３及び第１ジャンクション部１３０は、電気的に連結される。

【0050】

第１トランジスタ１１１は、ｐ型チャネルを有するトランジスタであり、第２トランジスタ１１３は、ｎ型チャネルを有するトランジスタでもある。第１トランジスタ１１１は、第１閾値電圧－Ｖ_Ｈを有し、第２トランジスタ１１３は、第２閾値電圧Ｖ_Ｌを有することができる。このとき、第１閾値電圧－Ｖ_Ｈは、負の値を有し、第２閾値電圧Ｖ_Ｌは、正の値を有することができる。また、第１閾値電圧の絶対値｜ＶＨ｜は、第２閾値電圧の絶対値｜ＶＬ｜よりも大きい。

【0051】

第３トランジスタ１２１は、第４トランジスタ１２３と並列に配される。前述のところと同様に、ここで、並列に配されるというのは、入力端子１０１と出力端子１０３とを基準に並列に配されるということを意味する。すなわち、第３トランジスタ１２１は、第４トランジスタ１２３と、第１地点Ｐ_１で分岐され、入力端子１０１と電気的にも連結される。従って、第３トランジスタ１２１と第４トランジスタ１２３は、同一入力電圧Ｖ_ｉｎを印加されうる。

【0052】

第３トランジスタ１２１の一側電極は、第２動作電極１０７と連結され、他の一側電極は、第４地点Ｐ_４にも連結される。第４トランジスタ１２３の一側電極は、第４地点Ｐ_４に連結され、他の一側電極は、第２接地電極１０８にも連結される。第４地点Ｐ_４において、第３トランジスタ１２１、第４トランジスタ１２３及び第２ジャンクション部１４０は、電気的に連結される。

【0053】

第３トランジスタ１２１は、ｐ型チャネルを有するトランジスタであり、第４トランジスタ１２３は、ｎ型チャネルを有するトランジスタでもある。第３トランジスタ１２１は、第３閾値電圧－Ｖ_Ｌを有し、第４トランジスタ１２３は、第４閾値電圧Ｖ_Ｈを有することができる。このとき、第３閾値電圧の絶対値｜Ｖ_Ｌ｜は、第４閾値電圧の絶対値｜Ｖ_Ｈ｜よりも小さい。

【0054】

ここで、第１トランジスタ１１１、第２トランジスタ１１３、第３トランジスタ１２１及び第４トランジスタ１２３は、炭素ナノチューブトランジスタでもある。

【0055】

第１トランジスタ１１１と第３トランジスタ１２１は、ｐ型にドーピングされた炭素ナノチューブをチャネルとして利用するｐ型炭素ナノチューブトランジスタでもある。第２トランジスタ１１３及び第４トランジスタ１２３は、ｎ型にドーピングされた炭素ナノチューブをチャネルとして利用するｎ型炭素ナノチューブトランジスタでもある。第１トランジスタ１１１と第４トランジスタ１２３は、第１直径を有する炭素ナノチューブをチャネルとして利用することができる。第２トランジスタ１１３と第３トランジスタ１２１は、第２直径を有する炭素ナノチューブをチャネルとして利用することができる。このとき、第１直径は、第２直径よりも小さい。

【0056】

第１ジャンクション部１３０は、第１インバータ部１１０の出力端と、第２地点Ｐ_２とを電気的に連結し、第２ジャンクション部１４０は、第２地点Ｐ_２と、第２インバータ部１２０の出力端とを電気的に連結する。第２地点Ｐ_２は、出力端子１０３と電気的に連結される。

【0057】

第１ジャンクション部１３０は、第１インバータ部１１０の出力端方向にｐ型領域を有し、第２地点Ｐ_２方向にｎ型領域を有するようにも配される。第２ジャンクション部１４０は、第２地点Ｐ２方向にｐ型領域を有し、第２インバータ部１２０の出力端方向にｎ型領域を有するようにも配される。前記第１ジャンクション部１３０及び第２ジャンクション部１４０は、高濃度ドーピングされたトンネルジャンクションを含み、負性抵抗特性を有することができる。

【0058】

前記第１ジャンクション部１３０及び第２ジャンクション部１４０は、入力電圧Ｖ_ｉｎの絶対値が前記第１入力電圧より大きく、前記第２入力電圧より小さいとき、トンネリング電流を利用し、第１ジャンクション部１３０及び第２ジャンクション部１４０に印加される電圧を分配する。従って、出力端子１０３に出力される第２出力電圧の値は、動作電圧値の半分（ＶＤＤ／２）でもある。

【0059】

前記第１ジャンクション部１３０及び第２ジャンクション部１４０は、炭素ナノチューブトンネルＰＮジャンクションを含んでもよい。炭素ナノチューブトンネルＰＮジャンクションは、ｎ型ドーパントで高濃度ドーピングされた第１領域と、ｐ型ドーパントで高濃度ドーピングされた第２領域と、を有することができる。該炭素ナノチューブトンネルＰＮジャンクションは、少なくとも３×１０^１８ｃｍ^－３にもドーピングされる。前記第１ジャンクション部１３０及び前記第２ジャンクション部１４０に印加される電場は、約１ＭＶ／ｃｍを超えるか、あるいは１ＭＶ／ｃｍでもある。

【0060】

図３は、本発明の一実施形態による、炭素ナノチューブを利用した三進数論理回路を図示する概念図である。

【0061】

図３を参照すれば、本発明の一実施形態による、炭素ナノチューブを利用した三進数論理回路２０は、並列に配され、第１共通電極ＣＥ１を共有する第１トランジスタ部２１０及び第２トランジスタ部２２０、並列に配され、第２共通電極ＣＥ２を共有する第３トランジスタ部２３０及び第４トランジスタ部２４０、前記第１トランジスタ部２１０ないし第４トランジスタ部２４０にゲート電圧を印加するゲート電極Ｇ、出力端子と連結される出力電極ＯＥ、前記第１共通電極ＣＥ１と出力電極ＯＥとを連結する第１ジャンクション部２５０、並びに前記第２共通電極ＣＥ２と出力電極ＯＥとを連結する第２ジャンクション部２６０を含んでもよい。

【0062】

第１トランジスタ部２１０は、第１動作電極２１１、第１共通電極ＣＥ１、及び前記第１動作電極２１１と第１共通電極ＣＥ１との間に介在される第１炭素ナノチューブチャネル２１３を含んでもよい。

【0063】

第２トランジスタ部２２０は、第１トランジスタ部２１０と共有する第１共通電極ＣＥ１、第１接地電極２２１、及び前記第１共通電極ＣＥ１と前記第１接地電極２１１との間に介在される第２炭素ナノチューブチャネル２２３を含んでもよい。

【0064】

第３トランジスタ部２３０は、第２動作電極２３１、第２共通電極ＣＥ２、及び前記第２動作電極２３１と第２共通電極ＣＥ２との間に介在される第３炭素ナノチューブチャネル２３３を含んでもよい。

【0065】

第４トランジスタ部２４０は、第２共通電極ＣＥ２、第２接地電極２４１、及び第２共通電極ＣＥ２と第２接地電極２４１との間に介在される第４炭素ナノチューブチャネル２４３を含んでもよい。

【0066】

第１炭素ナノチューブチャネル２１３及び第３炭素ナノチューブチャネル２３３は、ドーピングされていないか、あるいはｐ型ドーパントによってドーピングされたｐ型炭素ナノチューブを含んでもよい。第２炭素ナノチューブチャネル２２３及び第４炭素ナノチューブチャネル２４３は、ｎ型ドーパントによってドーピングされたｎ型炭素ナノチューブを含んでもよい。

【0067】

第１炭素ナノチューブチャネル２１３及び第４炭素ナノチューブチャネル２４３は、第１直径を有する炭素ナノチューブを含んでもよく、第２炭素ナノチューブチャネル２２３及び第３炭素ナノチューブチャネル２３３は、第２直径を有する炭素ナノチューブを含んでもよい。このとき、該第１直径は、該第２直径よりも小さい。

【0068】

ゲート電極Ｇは、第１炭素ナノチューブチャネル２１３、第２炭素ナノチューブチャネル２２３、第３炭素ナノチューブチャネル２３３及び第４炭素ナノチューブチャネル２４３の一部領域上に配されるブランチ電極Ｇ１，Ｇ２，Ｇ３及びＧ４を含んでもよい。従って、ゲート電極Ｇは、同一入力電圧Ｖ_ｉｎを、第１炭素ナノチューブチャネル２１３、第２炭素ナノチューブチャネル２２３、第３炭素ナノチューブチャネル２３３及び第４炭素ナノチューブチャネル２４３の一部領域上に同時に印加することができる。

【0069】

第１共通電極ＣＥ１の一側は、第１炭素ナノチューブチャネル２１３の一側端部と、第２炭素ナノチューブチャネル２２３の一側端部とが隣接した地点において、第１炭素ナノチューブチャネル２１３及び第２炭素ナノチューブチャネル２２３と電気的に連結される。第１共通電極ＣＥ１の他の一側は、第１炭素ナノチューブジャンクション２５１と電気的に連結される。

【0070】

第２共通電極ＣＥ２の一側は、第３炭素ナノチューブチャネル２３３の一側端部と、第４炭素ナノチューブチャネル２４３の一側端部とが隣接した地点において、第３炭素ナノチューブチャネル２３３及び第４炭素ナノチューブチャネル２４３と電気的に連結される。第２共通電極ＣＥ２の他の一側は、第２炭素ナノチューブジャンクション２６１と電気的に連結される。

【0071】

第１ジャンクション部２５０は、第１共通電極ＣＥ１、出力電極ＯＥ、及び第１共通電極ＣＥ１と出力電極ＯＥとの間に配される第１炭素ナノチューブジャンクション２５１を含む。

【0072】

第１炭素ナノチューブジャンクション２５１は、ｐ型ドーパントによってドーピングされる第１領域２５１ａと、ｎ型ドーパントによってドーピングされる第２領域２５１ｂと、を含んでもよい。このとき、第１領域２５１ａ及び第２領域２５１ｂは、高濃度にもドーピングされる。第１領域２５１ａ及び第２領域２５１ｂは、少なくとも３×１０^１８ｃｍ^－３の濃度にもドーピングされる。一実施形態において、第１領域２５１ａ及び第２領域２５１ｂの長さは、互いに異なってもよい。一例として、第１領域２５１ａが第２領域２５１ｂよりも短く形成される。

【0073】

第２ジャンクション部２６０は、第２共通電極ＣＥ２、出力電極ＯＥ、及び第２共通電極ＣＥ２と出力電極ＯＥとの間に配される第２炭素ナノチューブジャンクション２６１を含む。

【0074】

第２炭素ナノチューブジャンクション２６１は、ｐ型ドーパントによってドーピングされる第３領域２６１ａと、ｎ型ドーパントによってドーピングされる第４領域２６１ｂと、を含んでもよい。同様に、第３領域２６１ａ及び第４領域２６１ｂは、高濃度にもドーピングされる。第３領域２６１ａ及び第４領域２６１ｂは、少なくとも３×１０^１８ｃｍ^－３の濃度にもドーピングされる。一実施形態において、第３領域２６１ａ及び第４領域２６１ｂの長さは、互いに異なってもよい。一例として、第３領域２６１ａが第４領域２６１ｂよりも長く形成される。

【0075】

図４は、印加されるゲート電圧により、各トランジスタを流れる電流の大きさを図示するグラフである。

【0076】

図４を参照すれば、Ａは、ゲート電極Ｇに印加される入力電圧により、第１トランジスタ部２１０に流れる電流を図示し、Ｂは、第３トランジスタ部２３０に流れる電流を図示し、Ｃは、第２トランジスタ部２２０に流れる電流を図示し、Ｄは、第４トランジスタ部２４０に流れる電流を図示する。

【0077】

第１直径を有する炭素ナノチューブを含む第１トランジスタ部２１０と第４トランジスタ部２４０との閾値電圧の絶対値｜Ｖ_Ｈ｜は、同一であり、第２直径を有する炭素ナノチューブを含む第２トランジスタ部２２０と第３トランジスタ部２３０との閾値電圧の絶対値｜Ｖ_Ｌ｜は、同一である。このとき、該第１直径は、該第２直径より小さく、｜Ｖ_Ｌ｜＜｜Ｖ_Ｈ｜である。

【0078】

ｐ型炭素ナノチューブチャネルを有する第１トランジスタ部２１０と第３トランジスタ部２３０は、閾値電圧値以下において、オン（ON）状態を維持していて、該閾値電圧値以上になるとき、電流が急激に低下し、オフ（OFF）状態になる。

【0079】

ｎ型炭素ナノチューブチャネルを有する第２トランジスタ部２２０と第４トランジスタ部２４０は、閾値電圧値以下においてオフ状態を維持していて、閾値電圧値以上になるとき、電流が急激に増大してオン状態になる。

【0080】

図５Ａは、第１インバータ部の動作について説明するグラフであり、図５Ｂは、第２インバータ部の動作について説明するグラフである。

【0081】

図５Ａを参照すれば、第１インバータ部１１０（図１）に入力電圧Ｖ_ｉｎが印加されるとき、入力電圧Ｖ_ｉｎの絶対値が、動作電圧Ｖ_ＤＤと、第１閾値電圧の絶対値｜Ｖ_Ｈ｜との差（Ｖ_ＤＤ－｜Ｖ_Ｈ｜）と同じであるとき、第１トランジスタ部２１０の電流値が急激に低下し、入力電圧Ｖ_ｉｎの絶対値が、第２閾値電圧の絶対値｜Ｖ_Ｌ｜と同じであるとき、第２トランジスタ部２２０の電流値が急激に上昇する。

【0082】

従って、第１トランジスタ部２１０の電流グラフであるＡと、第２トランジスタ部２２０の電流グラフであるＣとが交差する点である第１入力電圧以下において、第１インバータ部１１０は、Ｖ_ＤＤを出力し、入力電圧Ｖ_ｉｎの絶対値が第１入力電圧を超えるとき、ＧＮＤを出力する状態に変化する。

【0083】

図５Ｂを参照すれば、第２インバータ部１２０（図１）に入力電圧Ｖ_ｉｎが印加されるとき、入力電圧Ｖ_ｉｎの絶対値が、動作電圧Ｖ_ＤＤと、第３閾値電圧の絶対値｜Ｖ_Ｌ｜との差（Ｖ_ＤＤ－｜Ｖ_Ｌ｜）と同じであるとき、第３トランジスタ部２３０の電流値が急激に低下し、入力電圧Ｖ_ｉｎの絶対値が、第４閾値電圧の絶対値｜Ｖ_Ｈ｜と同じであるとき、第４トランジスタ部２４０の電流値が急激に上昇する。

【0084】

従って、第３トランジスタ部２３０の電流グラフであるＢと、第４トランジスタ部２４０の電流グラフであるＤとが交差する点である第２入力電圧以下において、第２インバータ部１２０は、Ｖ_ＤＤを出力し、入力電圧Ｖ_ｉｎの絶対値が第２入力電圧を超えるとき、ＧＮＤを出力する状態に変化する。

【0085】

図６は、本発明の一実施形態による、炭素ナノチューブ基盤の三進数論理回路の入力電圧Ｖ_ｉｎと出力電圧Ｖ_ｏｕｔとの関係を図示するグラフである。

【0086】

図６を参照すれば、本発明の一実施形態による、炭素ナノチューブ基盤の三進数論理回路は、入力電圧Ｖ_ｉｎの絶対値が、０ないし第１入力電圧である第１領域Ｒ１において、動作電圧と同一サイズの第１出力電圧Ｖ_ＤＤ（０．９Ｖ）を出力する。

【0087】

入力電圧Ｖ_ｉｎの絶対値が、第１入力電圧と第２入力電圧との間の値を有する第２領域Ｒ２において、該三進数論理回路は、動作電圧Ｖ_ＤＤの半分の大きさの第２出力電圧（０．４５Ｖ）を出力する。

【0088】

入力電圧Ｖ_ｉｎの絶対値が、第２入力電圧より大きい第３領域Ｒ３において、該三進数論理回路は、接地電圧と同一サイズの第３出力電圧ＧＮＤ（０Ｖ）を出力する。

【0089】

図７は、図６に図示された各状態（state）において、第１ジャンクション部１３０と第２ジャンクション部１４０との動作について説明するための概念図である。

【0090】

図７Ａを参照すれば、第１領域Ｒ１（図６）において、第１インバータ部１１０と第２インバータ部１２０は、同一電圧Ｖ_ＤＤを出力し、第１ジャンクション部１３０は、出力端子１０３に第１出力電圧Ｖ_ＤＤを出力する。

【0091】

図７Ｂを参照すれば、第２領域Ｒ２（図６）において、第１インバータ部１１０は、接地電圧ＧＮＤを出力し、第２インバータ部１２０は、動作電圧Ｖ_ＤＤを出力する。第１ジャンクション部１３０及び第２ジャンクション部１４０は、トンネル電流を利用し、両端間に同一に電圧を分配し、出力端子１０３に第２出力電圧（Ｖ_ＤＤ／２）を出力する。

【0092】

図７Ｃを参照すれば、第３領域Ｒ３（図６）において、第１インバータ部１１０及び第２インバータ部１２０は、接地電圧ＧＮＤを出力する。従って、出力端子１０３は、接地電圧ＧＮＤと同一サイズである第３出力電圧ＧＮＤ（０Ｖ）を出力する。

【0093】

図８は、本発明の一実施形態による、炭素ナノチューブ基盤の三進数論理回路の消費電力を図示するグラフである。

【0094】

図８を参照すれば、本発明の一実施形態による、炭素ナノチューブ基盤の三進数論理回路は、出力状態が変化する第１入力電圧と、第２入力電圧に隣接した地点でのみ、数ナノワットないし数十ナノワットの電力消費が生じ、各状態を維持するための消費電力は、数ピコワットないし数ナノワットのレベルに過ぎないということを確認することができる。従って、本発明の一実施形態による、炭素ナノチューブ基盤の三進数論理回路は、非常に小電力を消費し、三進数基盤の演算が可能である。

【0095】

また、本発明の一実施形態による、炭素ナノチューブ基盤の三進数論理回路は、抵抗、インダクタ、キャパシタのようなさらなる構成要素なしにも、炭素ナノチューブ基盤のトランジスタ及びＰＮジャンクションのみを利用し、素子を小型化させることにより、高集積化が可能である。

【0096】

一方、本実施形態と係わる技術分野で当業者であるならば、前述の記載の本質的な特性から外れない範囲で変形された形態に具現されうるということを理解することができるであろう。従って、開示された方法は、限定的な観点ではなく、説明的な観点から考慮されなければならない。本発明の範囲は、前述の説明ではなく、特許請求の範囲に示されており、それと同等な範囲内にある全ての差異は、本発明に含まれたものであると解釈されなければならないのである。

【0097】

以上のように、本実施形態が、たとえ限定された実施形態と図面とによって説明されたにしても、当該技術分野において当業者であるならば、前述の記載から、多様な修正及び変形が可能である。例えば、説明された技術が説明された方法と異なる順序で遂行され、かつ／あるいは説明されたシステム、構造、装置、回路のような構成要素が、説明された方法と異なる形態で結合されたり組み合わされたりするか、他の構成要素または均等物によって代置されたり置き換えられたりしても、適切な結果が達成されうる。

【0098】

従って、他の具現、他の実施形態及び特許請求範囲と均等なものも、特許請求の範囲の範囲に属する。

【符号の説明】

【0099】

１０１ 入力端子
１０３ 出力端子
１０５ 第１動作電極
１０６ 第１接地電極
１０７ 第２動作電極
１０８ 第２接地電極
１１０ 第１インバータ部
１２０ 第２インバータ部
１３０ 第１ジャンクション部
１４０ 第２ジャンクション部

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7A】

【図7B】

【図7C】

【図8】