特許 7505402 炭化珪素半導体ウェハおよび炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-17

(45)【発行日】2024-06-25

(54)【発明の名称】炭化珪素半導体ウェハおよび炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/329 20060101AFI20240618BHJP

   H01L 29/872 20060101ALI20240618BHJP

   H01L 29/06 20060101ALI20240618BHJP

   H01L 29/861 20060101ALI20240618BHJP

   H01L 29/868 20060101ALI20240618BHJP

   H01L 29/47 20060101ALI20240618BHJP

【ＦＩ】

H01L29/86 301P

H01L29/86 301D

H01L29/86 301M

H01L29/86 301E

H01L29/06 301G

H01L29/06 301V

H01L29/91 K

H01L29/86 301F

H01L29/91 F

H01L29/48 D

H01L29/48 M

H01L29/48 P

【請求項の数】 4

(21)【出願番号】P 2020217178

(22)【出願日】2020-12-25

(65)【公開番号】P2022102445

(43)【公開日】2022-07-07

【審査請求日】2023-02-15

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】奥村 謙太郎

(72)【発明者】

【氏名】大嶽 秀和

【審査官】恩田 和彦

(56)【参考文献】

【文献】特開２００６－１２０７６１（ＪＰ，Ａ）

【文献】特開２０１１－１７６０１５（ＪＰ，Ａ）

【文献】特開２０１３－１６１８０５（ＪＰ，Ａ）

【文献】特開２０１３－２１４６５９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２９／８７２

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／４７

(57)【特許請求の範囲】

【請求項1】

主表面（１ａ）および裏面（１ｂ）を有した第１導電型の炭化珪素からなる基板（１）の前記主表面上に炭化珪素からなる第１導電型層（２）が形成されることで炭化珪素半導体基板（１、２）が構成されていると共に、前記第１導電型層の表面に該第１導電型層に対してショットキー接触させられるショットキー電極（４）が備えられた炭化珪素半導体装置の製造方法であって、
前記第１導電型層の上に、前記ショットキー電極を構成するための金属を成膜することと、
前記金属を成膜したのち、アニール処理として、アニール温度での加熱処理を行って前記金属を前記第１導電型層に対してショットキー接触させることで前記ショットキー電極を形成することと、を含み、
前記アニール処理では、前記アニール温度での加熱処理を行う前に、該アニール温度よりも低い温度で前記金属の膜質を密にするプレアニールを行い、
前記プレアニールを行うことでは、該プレアニールの温度を１５０～３００℃とし、該プレアニールの時間を６０分以上とする、炭化珪素半導体装置の製造方法。

【請求項2】

前記金属を成膜することでは、前記金属としてモリブデンを５０～５００ｎｍの厚みで成膜する、請求項１に記載の炭化珪素半導体装置の製造方法。

【請求項3】

炭化珪素半導体装置を有する炭化珪素ウェハであって、
主表面（１ａ）および裏面（１ｂ）を有した第１導電型の炭化珪素からなるウェハ状の基板（１）の前記主表面上に炭化珪素からなる第１導電型層（２）が形成されることで構成された炭化珪素半導体基板（１、２）と、
前記第１導電型層の表面に該第１導電型層に対してショットキー接触させられるショットキー電極（４）と、を含み、
前記ショットキー電極は、モリブデンによって構成されており、該モリブデンにおける（１１０）での回折ピークの半値幅が、ウェハ内部および該ウェハ内部の外周部となるウェハ外周部において共に０．２８２°以下になっている、炭化珪素半導体ウェハ。

【請求項4】

前記ショットキー電極を構成するモリブデンは、（１１０）配向している、請求項３に記載の炭化珪素半導体ウェハ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ショットキー接触を有する炭化珪素（以下、ＳｉＣという）半導体装置を含むＳｉＣ半導体ウェハおよびＳｉＣ半導体装置の製造方法に関するものである。

【背景技術】

【0002】

従来より、ショットキーバリアダイオード（以下、ＳＢＤという）などのショットキー接触を含むＳｉＣショットキーデバイスを備えたＳｉＣ半導体装置が提案されている。例えば、特許文献１では、ＳｉＣ層の表面にモリブデン（Ｍｏ）などで構成されるショットキー電極を蒸着またはスパッタなどで成膜することで、ＳＢＤを備えるＳｉＣ半導体装置を製造することが開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１３－２１４６５９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＳｉＣショットキーデバイスにおけるショットキー接触は、ＳｉＣ層の上にＭｏを成膜した後、５００～７００℃でアニール処理を行うことによって得られる。しかしながら、ＳｉＣ／Ｍｏ界面に多くの酸素が含有されることで安定したショットキー接触の形成を阻害していることが確認された。

【0005】

本発明者らが鋭意検討を行ったところ、Ｍｏの成膜からアニール処理迄の間に、Ｍｏが大気に曝されるために酸素が吸着し、成膜したＭｏに膜質が疎な部分があると、吸着した酸素がＳｉＣ／Ｍｏ界面にまで拡散、到着することが判った。このようにして、ＳｉＣ／Ｍｏ界面にまで酸素が拡散、到着することで、ＳｉＣ／Ｍｏ界面に含有される酸素量が多くなり、ショットキー接触の形成を阻害する。すなわち、ＳｉＣ／Ｍｏ界面でのバリアハイトが低下し、十分なショットキー接触が得られなくなる。

【0006】

本発明は上記点に鑑みて、ＳｉＣとショットキー電極を構成する金属との界面の酸素量を低減して、良好なショットキー接触を得ることができるＳｉＣ半導体装置を含むＳｉＣ半導体ウェハおよびＳｉＣ半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するため、請求項１に記載の発明は、主表面（１ａ）および裏面（１ｂ）を有した第１導電型のＳｉＣからなる基板（１）の主表面上にＳｉＣからなる第１導電型層（２）が形成されることでＳｉＣ半導体基板（１、２）が構成されていると共に、第１導電型層の表面に該第１導電型層に対してショットキー接触させられるショットキー電極（４）が備えられたＳｉＣ半導体装置の製造方法であって、第１導電型層の上に、ショットキー電極を構成するための金属を成膜することと、金属を成膜したのち、アニール処理として、アニール温度での加熱処理を行って金属を第１導電型層に対してショットキー接触させることでショットキー電極を形成することと、を含み、アニール処理では、アニール温度での加熱処理を行う前に、該アニール温度よりも低い温度で金属の膜質を密にするプレアニールを行い、プレアニールを行うことでは、該プレアニールの温度を１５０～３００℃とし、該プレアニールの時間を６０分以上とする。

【0008】

このように、アニール処理の際にプレアニールを実施することで、ショットキー電極を構成する金属の膜質が密となるようにしている。このため、ＳｉＣと金属との界面の酸素含有量を低減することが可能となり、プレアニールを行っていない場合と比較して酸素がＳｉＣとショットキー電極を構成する金属との界面に拡散、到着する量が低減される。したがって、ＳｉＣとショットキー電極との間において良好なショットキー接触を形成することが可能となる。

【0009】

請求項３に記載の発明は、ＳｉＣ半導体装置を有するＳｉＣウェハであって、主表面（１ａ）および裏面（１ｂ）を有した第１導電型のＳｉＣからなるウェハ状の基板（１）の主表面上にＳｉＣからなる第１導電型層（２）が形成されることで構成されたＳｉＣ半導体基板（１、２）と、第１導電型層の表面に該第１導電型層に対してショットキー接触させられるショットキー電極（４）と、を含み、ショットキー電極は、Ｍｏによって構成されており、該Ｍｏにおける（１１０）での回折ピークの半値幅が、ウェハ内部および該ウェハ内部の外周部となるウェハ外周部において共に０．２８２°以下になっている。

【0010】

このように構成されるＳｉＣ半導体ウェハは、ショットキー電極の形成時におけるアニール処理時にプレアニールが実施されたものである。プレアニールにより、ウェハ内部だけでなくウェハ外周部においても、Ｍｏ（１１０）半値幅を０．２８２°以下にできる。このため、ウェハ内部だけでなくウェハ外部においても安定して順方向電圧Ｖｆ≧０．２［Ｖ］にでき、安定的に所望のバリアハイトのショットキー電極を得ることができる。

【0011】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0012】

【図1】第１実施形態にかかるＳＢＤを有するＳｉＣ半導体装置の断面図である。

【図2】図１に示すＳｉＣ半導体装置の上面レイアウト図である。

【図3A】図１に示すＳｉＣ半導体装置の製造工程を示す断面図である。

【図3B】図３Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。

【図3C】図３Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。

【図3D】図３Ｃに続くＳｉＣ半導体装置の製造工程を示す断面図である。

【図4】比較方法と第１実施形態の製造方法によるショットキー電極の形成の様子を示した図である。

【図5】比較方法と第１実施形態の製造方法におけるアニール処理の温度プロファイルを示した図である。

【図6A】縦軸をリアルスケールとしてＸＲＤ（Ｘ線回折装置）の測定結果を示した図である。

【図6B】縦軸をログスケールとしてＸＲＤの測定結果を示した図である。

【図7】ＸＲＤ測定における分析条件を示した図である。

【図8】比較方法と第１実施形態の製造方法を行った場合のＭｏ（１１０）での回折ピークの半値幅と順方向電圧Ｖｆとの関係を示す図である。

【図9】プレアニールの実施の有無による半値幅の変化のウェハ面内分布を示す図である。

【図10】プレアニールの実施の有無とプレアニール時間と順方向電圧Ｖｆの変化の関係を示した図である。

【図11】第２実施形態にかかるＪＢＳを有するＳｉＣ半導体装置の断面図である。

【図12】図１１に示すＳｉＣ半導体装置の上面レイアウト図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0014】

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、ショットキー接触を有するＳｉＣ半導体装置として、ＳＢＤを例に挙げて説明する。まず、本実施形態にかかるＳｉＣ半導体装置の構成について、図１および図２を参照して説明する。なお、図１は、図２のI－I断面図に相当している。

【0015】

図１に示すように、ＳｉＣ半導体装置は、高不純物濃度のＳｉＣで構成されたｎ^＋型基板１を用いて形成されている。ｎ^＋型基板１の上面を主表面１ａ、主表面１ａの反対面である下面を裏面１ｂとすると、主表面１ａ上には、ｎ^＋型基板１よりも低い不純物濃度とされたＳｉＣからなる第１導電型層に相当するｎ^－型層２が積層されている。これらｎ^＋型基板１およびｎ^－型層２によって構成されたＳｉＣ半導体基板のセル部にＳＢＤ１０が形成されていると共に、その外周領域に終端構造が形成されることでＳｉＣ半導体装置が構成されている。

【0016】

具体的には、ｎ^－型層２の表面には、例えばシリコン酸化膜などで構成された絶縁膜３が形成されている。絶縁膜３には、セル部において部分的に開口部３ａが形成されており、この絶縁膜３の開口部３ａにおいてｎ^－型層２とショットキー接触するように、Ｍｏにて構成されたショットキー電極４が形成されている。そして、ｎ^＋型基板１の裏面と接触するように、例えばＮｉ（ニッケル）、Ｔｉ（チタン）、Ｍｏ、Ａｕ（金）等により構成されたオーミック電極５が形成されている。これにより、ＳＢＤ１０が構成されている。ＳＢＤ１０の上面レイアウトはどのようなものであっても良いが、本実施形態では、図２に示すように各角部が丸められた正方形状となるようにしてある。

【0017】

また、ＳＢＤ１０の外周領域に形成された終端構造として、ｐ型リサーフ層６が形成されていると共に、複数個のｐ型ガードリング層７等が配置されている。ｐ型リサーフ層６は、ショットキー電極４の外縁部において、ｎ^－型層２の表層部にショットキー電極４と接するように形成されている。複数個のｐ型ガードリング層７は、ｐ型リサーフ層６の外周をさらに囲むように同心状に配置されている。ｐ型リサーフ層６やｐ型ガードリング層７は、例えばＡｌを不純物として用いて構成されたものであり、所定の不純物濃度で構成されている。これらｐ型リサーフ層６やｐ型ガードリング層７を配置することにより、ＳＢＤ１０の外周において電界が広範囲に延びるようにでき、電界集中を緩和できる。このため、耐圧を向上させることができる。

【0018】

さらに、ショットキー電極４の表面には、バリアメタル８ａと接合電極８ｂと表面電極８ｃが順に積層されることでパッド電極８が形成されている。バリアメタル８ａは、例えばＴｉやＴｉＮなどの金属材料によって構成されており、ショットキー電極４と接合電極８ｂとの間においてバリア層として備えられ、ショットキー電極４よりも低いバリアハイトに設定されている。接合電極８ｂは、例えばＡｌＳｉなどの金属材料によって構成されており、ボンディングワイヤなどが接続されるパッドとしての役割を果たしている。表面電極８ｃは、めっき等により接合電極８ｂを覆うように形成され、良好なボンディング性が得られるようにしている。

【0019】

そして、表面電極８ｃの表面を露出させつつ、ショットキー電極４やバリアメタル８ａおよび接合電極８ｂの外縁を覆うと共に絶縁膜３の表面を覆うように保護膜９が形成されている。このような構造により、ＳＢＤ１０が構成されている。

【0020】

このような構造のＳＢＤ１０を備えたＳｉＣ半導体装置では、ショットキー電極４をアノード、オーミック電極５をカソードとして、ショットキー電極４に対してショットキー障壁を超える電圧を印加することにより動作する。具体的には、ショットキー電極４とオーミック電極の間に電流を流す。また、外周部領域に関しては、ｐ型リサーフ層６やｐ型ガードリング層７を備えてあるため、等電位線が偏り無く広範囲で延びるようにすることができる。これにより、高耐圧素子とすることが可能となる。

【0021】

このようなＳｉＣ半導体装置において、Ｍｏで構成されたショットキー電極４の膜厚が５０～５００ｎｍで構成されると共に、Ｍｏの（１１０）配向（以下、単にＭｏ（１１０）という）における半値幅が０．２８２以下となるようにしている。そして、ＳｉＣからなるｎ^－型層２とＭｏで構成されたショットキー電極４とのＳｉＣ／Ｍｏ界面の酸素含有量が低減されていて、酸素含有量が多い場合のようにショットキー接触の形成が阻害されていない状態になっている。これにより、良好なショットキー接触が得られた状態になっている。なお、この理由については後述する。

【0022】

次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について、図３Ａ～図３Ｄを参照して説明する。図３Ａ～図３Ｄは、図１に示すＳｉＣ半導体装置の製造工程中の断面を示しているが、簡略化のためｐ型ガードリング層７を省略してある。なお、図３Ａ～図３Ｄは、ＳｉＣ半導体装置のうちの１セル分のＳＢＤの断面に相当する部分のみ示しているが、実際には、ウェハ面内に複数チップ分のＳｉＣ半導体装置が形成される。

【0023】

まず、図３Ａに示すように、主表面１ａおよび裏面１ｂを有するｎ^＋型基板１の主表面１ａにｎ^－型層２をエピタキシャル成長させたウェハ状のＳｉＣ半導体基板を用意する。ここでは、（０００１）Ｓｉ面に対して所定のオフ角傾斜した面が主表面１ａとされたオフ基板で構成されたｎ^＋型基板１を用いており、その上にエピタキシャル成長させられたｎ^－型層２もオフ角を有したものとなっている。

【0024】

次に、図３Ｂに示すように、マスク材料を配置した後、パターニングしてｐ型リサーフ層６やｐ型ガードリング層７の形成予定領域が開口するマスク１１を形成する。そして、マスク１１の上からＡｌやホウ素などのｐ型不純物をイオン注入したのち、マスク１１を除去してから図示しないカーボン層などのキャップ層で表面を覆い、ｐ型不純物の活性化アニールを行う。これにより、イオン注入された原子が活性化してｐ型リサーフ層６やｐ型ガードリング層７が形成される。なお、ここではｐ型リサーフ層６およびｐ型ガードリング層７を同時に形成する場合について説明したが、これらを異なる濃度や異なる深さで形成する場合には、別々の工程によって形成しても良い。

【0025】

この後、キャップ層を除去したのち、図３Ｃに示すように、ｎ^－型層２およびｐ型リサーフ層６などの表面に絶縁膜３を形成し、さらに絶縁膜３に開口部３ａを形成する。

【0026】

続いて、図３Ｄに示すように、ｐ型リサーフ層６およびｐ型ガードリング層７の表面を含め、ｎ^－型層２の表面にＭｏで構成されるショットキー電極４を蒸着またはスパッタなどにより成膜する。例えば、Ｍｏの厚みを５０～５００ｎｍとしている。そして、ショットキー電極４を所望形状にパターニングする工程を行ったのち、不活性ガス雰囲気中においてアニール処理を行う。これにより、ショットキー電極４を構成するＳｉＣとＭｏとがショットキー接触させられる。この工程について、図４および図５を参照して、比較方法を参照しながら本実施形態の方法を説明する。

【0027】

ショットキー電極４をスパッタなどによって形成する場合、処理時のウェハ面内での温度バラツキに起因して結晶性が悪化することが多く、特にウェハ外周部では中央部と比較して温度が低くなるために結晶性が悪化しやすい。

【0028】

図４に示すように、比較方法として示した従来のショットキー電極形成工程においては、Ｍｏで構成されるショットキー電極４をスパッタなどによって成膜した場合、Ｍｏの膜質が疎になる部分が発生し得る。具体的には、ウェハ中央部ではＭｏの膜質が密になっていても、ウェハ外周部ではＭｏの膜質が疎になる。つまり、ウェハ中央部では空洞などがあまりなく結晶性が比較的良好な状態になっているが、ウェハ外周部では空洞などが発生していて結晶性が荒れている状態になっている。このため、ウェハ中央部では酸素（Ｏ_２）が吸着されにくく、酸素含有量が小さくなっているが、ウェハ外周部では酸素が吸着されて、膜中の酸素含有量が多い状態になる。

【0029】

この後、アニール処理、すなわちＳｉＣとショットキー電極４を形成するために成膜したＭｏとの間をショットキー接触させるための加熱処理を行ってショットキー電極４を形成する。このとき、比較方法では、図５中に細線で示すように昇温前温度として予め１５０℃程度の温度に保持されている加熱装置内にショットキー電極４を形成した試料を設置し、設置後直ぐから昇温させて４００～７００℃のアニール温度、例えば５８０℃に至るようにしている。そして、アニール温度一定のまま３０分程度維持したのち、再び昇温前温度まで低下させることでアニール処理が完了する。ここで、昇温前温度については、Ｍｏの成膜温度程度としており、アニール温度はショットキー接触を得るのに必要な温度としている。

【0030】

比較方法のようなアニール処理を行う場合、昇温前温度からアニール温度まで急速に昇温させられる。このため、ウェハ外周部においては、アニール処理前の膜中における酸素含有量が多いままの状態でアニール温度でのアニールが実施されることになり、吸着した酸素がＳｉＣ／Ｍｏ界面にまで拡散、到着してしまう。したがって、アニール処理後にもＳｉＣ／Ｍｏ界面に含有される酸素量が多くなり、結晶性の回復が不十分となってショットキー接触の形成を阻害することになる。

【0031】

一方、本実施形態の製造方法でも、図４に示すようにＭｏで構成されるショットキー電極４をスパッタなどで成膜した後、パターニングした状態では、ウェハ外周部でのＭｏの膜質は従来と同様になる。このため、本実施形態では比較方法と異なるアニール処理として、アニール温度に上昇させる前に、図５中の太線で示すように所定温度で所定時間保持するプレアニールを行うようにする。プレアニールの温度については、Ｍｏの成膜温度程度もしくはそれ以上でＭｏの膜質が変化しない程度であれば良く、例えば１５０～３００℃とすれば良い。また、プレアニールの温度については一定としているが、１５０～３００℃の範囲内において変化があっても良い。プレアニール時間については６０分以上であれば良い。

【0032】

このようなプレアニールを行うと、図４中に示したように、Ｍｏの膜中に吸着されていた酸素が外部に排出されていき、プレアニールを行わない場合と比較して膜中の酸素含有量を低減することが可能となる。そして、プレアニールによって膜中の酸素含有量が低減された状態で引き続き昇温工程を行い、アニール温度、例えば５８０℃に至るようにする。また、アニール温度一定のまま３０分程度維持したのち、再び昇温前温度まで低下させることでアニール処理が完了する。このとき、プレアニールによって膜中の酸素含有量が低減された状態でアニール温度でのアニールが実施されるようにしているため、プレアニールを行っていない場合と比較して酸素がＳｉＣ／Ｍｏ界面に拡散、到着する量が低減される。したがって、結晶性の回復が十分に行われ、良好にショットキー接触を形成することが可能となる。

【0033】

なお、本実施形態でも、ウェハ中央部でのＭｏの膜質はプレアニール前から良好であるが、プレアニールを行うことでより酸素含有量を低減できるため、良好なショットキー接触をより安定して形成することが可能になる。

【0034】

その後、ショットキー電極４の表面などにバリアメタル８ａおよび接合電極８ｂを形成したのち、これらをパターニングしてショットキー電極４の表面上のみに残す。そして、接合電極８ｂの表面を露出させつつ、ショットキー電極４やバリアメタル８ａおよび接合電極８ｂの外縁を覆うように保護膜９を形成したのち、めっき処理によって表面電極８ｃを接合電極８ｂの表面に形成する。最後に、ｎ^＋型基板１の裏面にオーミック電極５を形成したのち、ダイシングしてチップ単位に小片化することで、図１に示したＳＢＤを有するＳｉＣ半導体装置が完成する。

【0035】

以上説明したように、本実施形態では、ショットキー電極４を形成するためのＭｏを成膜した後に行うアニール処理時に、昇温前温度から直ぐにアニール温度まで昇温させるのではなく、プレアニールを行うようにしている。このため、Ｍｏの膜中に吸着されていた酸素が外部に排出されていき、プレアニールを行わない場合と比較して膜中の酸素含有量を低減することが可能となる。特に、ウェハ外周部においては、空洞などが発生して結晶性が荒くなり易く、空洞に酸素が吸着されることで酸素含有量が高くなるが、プレアニールを行うことで酸素含有量を低減できる。したがって、プレアニールを行っていない場合と比較して酸素がＳｉＣ／Ｍｏ界面に拡散、到着する量が低減され、良好にショットキー接触を形成することが可能となる。

【0036】

ここで、上記したように、プレアニールについて、昇温前温度を１５０～３００℃とし、プレアニール時間を６０分以上としたが、この理由について、図６Ａ、図６Ｂおよび図７を参照して説明する。

【0037】

ＳｉＣ表面にＭｏを成膜してショットキー電極４を構成する場合、バリアハイトを出すことができることから、Ｍｏの結晶方向が（１１０）方向に配向したＭｏ（１１０）としている。

【0038】

そして、本発明者らの検討によると、ショットキー電極４では、ＸＲＤで測定されるＭｏ（１１０）での回折ピークの半値幅（°）とショットキー電極４を備えたＳＢＤにおける順方向電圧Ｖｆとが相関を示すことが確認された。図６Ａおよび図６Ｂは、ショットキー電極４を形成したＳＢＤについてＸＲＤ測定を行ったときの結果の一例を示している。図６Ａは、縦軸をリアルスケール、図６Ｂは、縦軸をｌｏｇスケールとしている。

【0039】

図６Ａに示すように、ショットキー電極４を形成したＳＢＤにおいては、ＸＲＤ測定結果としてＭｏ（１１０）に回折ピークが現れる。リアルスケールではＭｏ（１１０）の回折ピークでの半値幅を測定し難いが、図６Ｂのようにｌｏｇスケールに変換すれば、Ｍｏ（１１０）の回折ピークでの半値幅を容易に測定することが可能となる。

【0040】

ＸＲＤ測定における分析条件については、図７に示した通りとしている。具体的には測定方法については、Out-of-plane法による２θ／ωスキャンとしている。Ｘ線発生部の対陰極にはＣｕを用いて、出力を４５ｋＶ、２００ｍＡとしている。検出部には、半導体検出器を用いている。入射光学系は、平行ビーム法に基づくスコットコリメーションとしている。ソーラースリットについては、入射側および受光側を５．０°とし、スリットについては、入射側をＩＳ＝１（ｍｍ）、長手制限を２（ｍｍ）としている。また、走査条件については、走査軸を２θ／ω、走査モードを連続走査、走査範囲を２０～１１０°、ステップ幅を０．０２°、走査速度を２°／ｍｉｎとしている。測定エリアについては、ＸＲＤ測定を行う試料中に形成した素子全体としている。

【0041】

なお、ＳｉＣ半導体装置の場合、ＸＲＤ測定に用いる試料の表面、本実施形態の場合はｎ^－型層２の表面がＳｉＣ格子面に対して例えば４°のオフ角を有して傾斜した状態になっている。このため、ＳｉＣからの回折が最も強く検出されるように、ＸＲＤ測定における測定軸を傾けて測定を行うようにしている。また、Ｍｏの回折ピークについては、（１１０）および（１１０）と方向としては同じになる（２２０）由来のもののみを測定すれば良い。

【0042】

まず、プレアニールを実施しないアニール処理を行った場合に、同じウェハから取り出したＳｉＣ半導体装置を構成する複数のチップそれぞれについて、ＳＢＤにおけるショットキー電極のＭｏ（１１０）での回折ピークの半値幅を測定した。また、本実施形態のようにプレアニールを実施したアニール処理を行った場合についても、同様の測定を行った。そして、それぞれの場合の順方向電圧Ｖｆを測定した。その結果、図８に示す関係となった。

【0043】

図８のうちのプロットＡ１～Ａ３がプレアニールを実施しないアニール処理を行った場合のウェハ外周部に位置するチップ、プロットＢ１、Ｂ２がプレアニールを実施したアニール処理を行った場合のウェハ外周に位置するチップの測定結果を示している。同様に、プロットＣ１、Ｃ２がプレアニールを実施しないアニール処理を行った場合のウェハ内部部に位置するチップ、プロットＤ１、Ｄ２がプレアニールを実施したアニール処理を行った場合のウェハ内部に位置するチップの測定結果を示している。

【0044】

この図に示すように、プレアニールを実施しないアニール処理を行ったＳｉＣ半導体装置に備えられたＳＢＤでは、半値幅にばらつきがあり、順方向電圧Ｖｆもばらついていた。これは、同じウェハであっても、製造誤差が生じ、例えばウェハの外周部と内部側とで面内ばらつきが生じるためである。なお、ここでは同じウェハから取り出したＳｉＣ半導体装置を構成する複数のチップを対象として測定を行っているが、他のウェハから複数のチップを取り出しても同様の結果が得られることを確認している。

【0045】

プレアニールを実施しない場合の半値幅については、０．２７３°～０．２８７°までばらつきがあった。その中では、半値幅が０．２８３５°以下となっている場合に、ショットキー電極４として要求されるバリアハイトを満たすような順方向電圧Ｖｆ≧０．２［Ｖ］を満たしていた。ただし、順方向電圧Ｖｆ＝０．２だと、所望のバリアハイトを安定して得られない可能性があることを加味すれば、半値幅を０．２８２°以下として順方向電圧Ｖｆが０．２より大きくなるようにすることが必要である。このことから、プレアニールを実施していない場合には、ウェハ内部において順方向電圧Ｖｆ≧０．２［Ｖ］にできるものの、ウェハ外周部では安定して順方向電圧Ｖｆ≧０．２［Ｖ］にできていなかった。

【0046】

一方、プレアニールを実施した場合の半値幅については、０．２７５～０．２８２°までばらつきがあったものの、ウェハ内部だけでなくウェハ外周部においても安定して順方向電圧Ｖｆ≧０．２［Ｖ］にできていた。

【0047】

次に、プレアニールの実施の有無による半値幅の変化のウェハ面内分布について調べたところ、図９に示す結果が得られた。具体的には、プレアニールを実施したアニール処理を行った試料とプレアニールを実施しないアニール処理を行った試料それぞれについて、試料となるウェハ外周部とウェハ内部のチップを対象としてＸＲＤ測定を行った。

【0048】

その結果、図９に示すように、ウェハ内部のチップについては、プレアニールを実施した場合と実施していない場合、いずれの場合にも半値幅が０．２８２°以下になっていた。しかしながら、ウェハ外周部のチップについては、プレアニールを実施した場合には半値幅が０．２８２°以下になっているが、プレアニールを実施していない比較例の場合には半値幅が０．２８２°を超えていた。

【0049】

このように、プレアニールを実施することで、ウェハ内部とウェハ外周部のいずれにおいても、安定して半値幅０．２８２°以下となるようにでき、安定して所望のバリアハイトを有するショットキー電極４とすることが可能となる。

【0050】

さらに、プレアニールを実施する際の時間について、どの程度のプレアニール時間とすれば良いかについても検討した。具体的には、プレアニールを実施しない場合と、プレアニール時間を３０ｍｉｎ、６０ｍｉｎ、１２０ｍｉｎ、６．５ｈと変えた場合に、順方向電圧Ｖｆが要求値を満たしていたチップの歩留まり［％］を調べた。要求値については、例えばＳＢＤを備えたＳｉＣ半導体装置に対して１μＡの電流を流したときの順方向電圧Ｖｆが０．２［Ｖ］以上であることとしている。図１０は、その結果を示している。

【0051】

なお、プレアニールを実施しない場合については、３ロット２９枚の試料となるウェハに対してＳＢＤを製造し、２９枚それぞれから得られたチップでの順方向電圧Ｖｆを調べた。図中では、便宜的にプレアニール時間を１ｍｉｎと記載してあるが、０ｍｉｎであっても構わない。また、プレアニール時間を３０ｍｉｎとした場合については、１ロット１枚の試料となるウェハに対してＳＢＤを製造し、得られたチップでの順方向電圧Ｖｆを調べた。また、プレアニール時間を６０ｍｉｎ、１２０ｍｉｎ、６．５ｈとした場合については、３ロット６枚の試料となるウェハに対してＳＢＤを製造し、得られたチップでの順方向電圧Ｖｆを調べた。

【0052】

その結果、プレアニールを実施しない場合には、順方向電圧Ｖｆが大きくばらついており、歩留まりが高いものもあったが、半数以上が歩留まり９０％以下になった。このことからも、プレアニールを実施しない場合には、歩留まり向上を図れないことが判る。

【0053】

これに対して、３０ｍｉｎ以上のプレアニールを実施した場合には、プレアニール時間にかかわらず全体的に歩留まりが高くなっている。プレアニール時間が３０ｍｉｎの場合には歩留まりが９０％程度であったが、６０ｍｉｎ以上になると歩留まりがすべての試料で９０％以上になっていた。それぞれの場合の歩留まりの平均値を線分で結ぶと、図中破線で示した線になり、プレアニール時間が６０ｍｉｎとなる点を変曲点とした線で示される。すなわち、プレアニールを実施することで歩留まり向上を期待できるが、プレアニール時間が６０ｍｉｎ未満では歩留まり９０％以上にならない場合もある。したがって、プレアニール時間が６０ｍｉｎとなるときを変曲点として、プレアニール時間を６０ｍｉｎ以上行うことで、９０％以上の高い歩留まりを得ることが可能となり、歩留まり向上を図ることが可能となる。

【0054】

なお、ここではプレアニール温度を１５０℃一定としてプレアニールを実施したが、２００℃、３００℃とした場合にも、プレアニール時間と歩留まりの関係については１５０℃の場合と変化がなかった。したがって、１５０～３００℃の温度下において６０ｍｉｎ以上のプレアニール時間でプレアニールを実施すれば、歩留まり向上を図ることが可能である。

【0055】

以上説明したように、本実施形態のＳｉＣ半導体装置の製造方法では、アニール処理の際にプレアニールを実施することで、ショットキー電極４を構成するＭｏの膜質が密となるようにしている。このため、ＳｉＣ／Ｍｏ界面の酸素含有量を低減することが可能となり、プレアニールを行っていない場合と比較して酸素がＳｉＣとショットキー電極４を構成する金属との界面に拡散、到着する量が低減される。したがって、ＳｉＣとショットキー電極４との間において良好なショットキー接触を形成することが可能となる。

【0056】

また、プレアニールの実施により、ウェハ面内に複数チップのショットキー電極４を有するＳｉＣ半導体装置を形成する場合であれば、ウェハ内部だけでなくウェハ外周部においても、Ｍｏ（１１０）半値幅を０．２８２°以下にできる。このため、ウェハ内部だけでなくウェハ外部においても安定して順方向電圧Ｖｆ≧０．２［Ｖ］にでき、安定的に所望のバリアハイトのショットキー電極４を得ることができる。

【0057】

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、ＳＢＤ１０にｐ型層を加えることでジャンクションバリアショットキーダイオード（以下、ＪＢＳという）としたものである。その他に関しては第１実施形態と同様であるため、以下では本実施形態のうちの第１実施形態と異なる部分についてのみ説明する。

【0058】

図１１に示すように、終端構造を構成する部分のうち最もセル部側に位置しているｐ型リサーフ層６の内側（内周側）の端部よりもさらに内側に、ショットキー電極４と接するように構成された複数のｐ型層３０が形成されている。図１２に示すように、複数のｐ型層３０は同じ幅とされ、等間隔にストライプ状に配置されている。各ｐ型層３０は、ショットキー電極４のうちｎ^－型層２との接触箇所において対称的にレイアウトされており、最も外側に位置しているものについてはｐ型リサーフ層６から離間して配置してあるが、ｐ型リサーフ層６と重なり合ったレイアウトとされていても良い。このようなｐ型層３０は、ｎ^－型層２よりも高不純物濃度で構成されている。

【0059】

このような構造により、ＳＢＤ１０に対してｐ型層３０が備えられることでＪＢＳとされたＳｉＣ半導体装置が構成されている。このようなＳｉＣ半導体装置も、基本的に第１実施形態のＳｉＣ半導体装置と同様の動作を行う。また、外周部領域に関しては、オフ時にショットキー電極４の下方に配置した複数個のｐ型層３０からｎ^－型層２に向かって伸びる空乏層により、ｐ型層３０に挟まれたｎ^－型層２が完全空乏化する。このため、逆方向電圧印加時のリーク電流を低減することが可能となるという効果も得られる。

【0060】

このようなＳｉＣ半導体装置の製造方法に対しても、第１実施形態で説明した製造方法を適用することができる。すなわち、ショットキー電極４を形成する際に、Ｍｏを成膜してからプレアニールを実施する。これにより、ＪＢＳを有するＳｉＣ半導体装置についても、第１実施形態と同様の効果を奏することが可能となる。

【0061】

なお、本実施形態のＳｉＣ半導体装置の製造方法として、第１実施形態に対してｐ型層３０の製造工程を追加することになるが、ｐ型リサーフ層６やｐ型ガードリング層７を形成する際に同時にｐ型層３０も形成すれば良い。勿論、ｐ型リサーフ層６やｐ型ガードリング層７とｐ型層３０とを異なる濃度や異なる深さで形成する場合には、別々の工程によって形成しても良い。

【0062】

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0063】

例えば、上記各実施形態では、ショットキー接触を有するＳｉＣ半導体装置の構成の一例を示したが、上記各実施形態で示した構成に限るものではなく、ショットキー接触を有するどのような構造のＳｉＣ半導体装置であっても本発明を適用できる。また、ショットキー電極４を構成する金属としてＭｏを例に挙げているが、Ｍｏ以外の金属についても、プレアニールを実施することで、上記各実施形態と同様の効果を得ることができる。

【0064】

また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型として、ｎ^＋型基板１の主表面１ａにｎ^－型層２が形成され、ｎ^－型層２に対してｐ型リサーフ層６などを形成したＳｉＣ半導体装置に対して本発明を適用した場合について説明した。しかしながら、各部の導電型を反転させ、第１導電型をｐ型、第２導電型をｎ型とするＳｉＣ半導体装置に対して本発明を適用することもできる。

【0065】

なお、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。

【符号の説明】

【0066】

１ ｎ^＋型基板
２ ｎ^－型層
３ 絶縁膜
４ ショットキー電極
５ オーミック電極
６ ｐ型リサーフ層
７ ｐ型ガードリング層
８ パッド電極
１０ ＳＢＤ

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】