知財求人 - 知財ポータルサイト「IP Force」
▶ 中国科学院蘇州納米技術与納米▲ファン▼生研究所の特許一覧
特許7505808リーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造及びその作製方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-17
(45)【発行日】2024-06-25
(54)【発明の名称】リーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造及びその作製方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20240618BHJP
H01L 29/812 20060101ALI20240618BHJP
H01L 29/778 20060101ALI20240618BHJP
H01L 21/337 20060101ALI20240618BHJP
H01L 29/808 20060101ALI20240618BHJP
【ＦＩ】
H01L29/80 E
H01L29/80 H
H01L29/80 Q
H01L29/80 C
【請求項の数】
21
(21)【出願番号】P 2022568406
(86)(22)【出願日】2022-03-03
(65)【公表番号】
(43)【公表日】2023-12-28
(86)【国際出願番号】 CN2022078927
(87)【国際公開番号】W WO2023115701
(87)【国際公開日】2023-06-29
【審査請求日】2022-11-09
(31)【優先権主張番号】202111577242.3
(32)【優先日】2021-12-22
(33)【優先権主張国・地域又は機関】CN
【早期審査対象出願】
(73)【特許権者】
【識別番号】516082763
【氏名又は名称】中国科学院蘇州納米技術与納米▲ファン▼生研究所
(74)【代理人】
【識別番号】100095407
【弁理士】
【氏名又は名称】木村 満
(74)【代理人】
【識別番号】100132883
【弁理士】
【氏名又は名称】森川 泰司
(74)【代理人】
【識別番号】100148633
【弁理士】
【氏名又は名称】桜田 圭
(74)【代理人】
【識別番号】100147924
【弁理士】
【氏名又は名称】美恵 英樹
(72)【発明者】
【氏名】魏 星
(72)【発明者】
【氏名】張 暁東
(72)【発明者】
【氏名】趙 徳勝
(72)【発明者】
【氏名】張 宝順
【審査官】岩本 勉
(56)【参考文献】
【文献】韓国登録特許第１０－２１１４１５７（ＫＲ，Ｂ１）
【文献】特開２０１２－１０４５９９（ＪＰ，Ａ）
【文献】特開２０１２－１０９４４４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７７８
Ｈ０１Ｌ ２９／８１２
Ｈ０１Ｌ ２９／８０８
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２１／３３７
(57)【特許請求の範囲】
【請求項1】
リーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造であって、高抵抗材料及び／又は介在層を介して電気的に分離される、積層された第１ヘテロ接合と第２ヘテロ接合と、
前記第１ヘテロ接合と組み合わせられる第１電極、第２電極及び第１ゲートであって、前記第１電極と第２電極が第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続されるとともに、前記第１ゲートと第１ヘテロ接合との間に第３半導体が設けられ、前記第３半導体がその下方に位置する前記第１二次元電子ガスの一部を空乏化し、前記第１ゲートがさらに第１電極に電気的に接続される第１電極、第２電極及び第１ゲートと、
前記第２ヘテロ接合と組み合わせられるソース、ドレイン及び第２ゲートであって、前記ソースとドレインが第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記ソースとドレインがさらに前記第１ゲートと第２電極にそれぞれ電気的に接続されるとともに、前記第２ゲートと第２ヘテロ接合との間に第６半導体が設けられ、前記第６半導体がその下方に位置する前記第２二次元電子ガスの一部を空乏化するソース、ドレイン及び第２ゲートと、を含むことを特徴とするＩＩＩ族窒化物トランジスタ構造。
【請求項2】
所定の方向に順次成長させて成形された第１半導体、第２半導体、高抵抗材料層又は介在層、第４半導体、第５半導体を含み、所定の方向に順次成長させて形成された第４半導体、第５半導体、高抵抗材料層又は介在層、第１半導体、第２半導体を含み、
所定の方向に順次成長させて形成された第１半導体、第２半導体、高抵抗材料層、介在層、第４半導体、第５半導体を含み、又は
所定の方向に順次成長させて形成された第４半導体、第５半導体、高抵抗材料層、介在層、第１半導体、第２半導体を含み、
前記第１半導体と第２半導体は組み合わせられて第１ヘテロ接合を形成し、前記第４半導体と第５半導体は組み合わせられて第２ヘテロ接合を形成することを特徴とする請求項１に記載のＩＩＩ族窒化物トランジスタ構造。
【請求項3】
前記高抵抗材料層は連続した第３半導体層の第１領域が転化したものであり、前記第３半導体は前記第３半導体層の第２領域内に分布しており、又は、前記第３半導体は連続した高抵抗材料層の第２領域が転化したものであり、前記高抵抗材料は前記高抵抗材料層の第１領域内に分布していることを特徴とする請求項２に記載のＩＩＩ族窒化物トランジスタ構造。
【請求項4】
前記第３半導体はｐ型ＩＩＩ族窒化物、ｐ型多結晶シリコン、ｐ型モルファスシリコン、ｐ型酸化物、ｐ型ダイヤモンド又はｐ型半導体重合体を含み、前記ｐ型ＩＩＩ族窒化物はｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型ＩｎＮを含み、前記高抵抗材料は高抵抗ＧａＮ、高抵抗ＡｌＧａＮ、高抵抗Ｇａ２Ｏ３、高抵抗ＩｎＧａＮ又は高抵抗ＩｎＮを含むことを特徴とする請求項３に記載のＩＩＩ族窒化物トランジスタ構造。
【請求項5】
前記第３半導体は間隔を空けて設けられた複数の長尺状ｐ型半導体を含み、前記複数の長尺状ｐ型半導体はアレイ状に分布していことを特徴とする請求項４に記載のＩＩＩ族窒化物トランジスタ構造。
【請求項6】
前記第３半導体のドープ濃度は１０
１６
～１０
２０
ｃｍ
－３
であり、前記第３半導体の厚さは１０ｎｍ～５００ｎｍであることを特徴とする請求項４に記載のＩＩＩ族窒化物トランジスタ構造。
【請求項7】
前記高抵抗材料層は連続した第６半導体層の第３領域が転化したものであり、前記第６半導体は前記第６半導体層の第４領域内に分布しており、又は、前記第６半導体は連続した高抵抗材料層の第４領域が転化したものであり、前記高抵抗材料は前記高抵抗材料層の第３領域内に分布していることを特徴とする請求項２に記載のＩＩＩ族窒化物トランジスタ構造。
【請求項8】
前記第６半導体はｐ型ＩＩＩ族窒化物、ｐ型多結晶シリコン、ｐ型モルファスシリコン、ｐ型酸化物、ｐ型ダイヤモンド又はｐ型半導体重合体を含み、前記ｐ型ＩＩＩ族窒化物はｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型ＩｎＮを含むことを特徴とする請求項７に記載のＩＩＩ族窒化物トランジスタ構造。
【請求項9】
前記高抵抗材料は高抵抗ＧａＮ、高抵抗ＡｌＧａＮ、高抵抗Ｇａ
２
Ｏ
３
、高抵抗ＩｎＧａＮ又は高抵抗ＩｎＮを含むことを特徴とする請求項２、３または７に記載のＩＩＩ族窒化物トランジスタ構造。
【請求項10】
前記高抵抗材料層は前記第３半導体と第２電極との間に分布しており、前記第３半導体はさらに前記高抵抗材料を介して第２電極と電気的に分離され、又は、前記高抵抗材料層は前記第６半導体とソース、ドレインとの間に分布しており、前記第６半導体はさらに前記高抵抗材料を介してソース、ドレインと電気的に分離されることを特徴とする請求項２に記載のＩＩＩ族窒化物トランジスタ構造。
【請求項11】
前記第６半導体上に二次元材料がさらに設けられ、前記ソース及びドレインは前記二次元材料上に設けられ、
又は、前記第３半導体上に二次元材料が設けられ、
又は、前記二次元材料の層数は１～１００層であり、前記二次元材料は単一種類の二次元材料又は二次元材料ヘテロ接合であり、前記二次元材料はグラフェン、ＭｏＳ ２ 、ＷＳ ２ のうちのいずれか１種又は２種以上の組み合わせを含むことを特徴とする請求項１０に記載のＩＩＩ族窒化物トランジスタ構造。
【請求項12】
前記介在層は金属層、誘電体層、二次元材料層のうちのいずれか１種を含み、
前記金属層は単層金属層又は積層された多層金属層を含み、前記金属層の材質はＭｏ、Ｍｇ、Ａｌのうちのいずれか１種を含み、前記金属層の厚さは２ｎｍ～１０μｍであり、
前記誘電体層の材質はＡｌＮ、ＢＮ、ＡｌＢＮ、ＡｌＰＮ、ＢＣＮ、高抵抗ＡｌＧａＮ、高抵抗ＧａＮのうちのいずれか１種を含み、前記誘電体層の厚さは０．５ｎｍ～１μｍであり、
前記二次元材料層の材質はＢＮ、グラフェン、フッ化グラフェン、酸化グラフェン、黒リンのうちのいずれか１種を含み、前記二次元材料層の厚さは０．５ｎｍ～５００ｎｍであることを特徴とする請求項２に記載のＩＩＩ族窒化物トランジスタ構造。
【請求項13】
前記第２ヘテロ接合上に絶縁誘電体層がさらに設けられ、前記ソース、ドレインは前記絶縁誘電体層上に設けられ、前記絶縁誘電体層の厚さは１～１０００ｎｍであり、前記絶縁誘電体層の材質はＳｉＯ２、ＡｌＮ、Ｓｉ３Ｎ４のうちのいずれか１種又は２種以上の組み合わせを含むことを特徴とする請求項２に記載のＩＩＩ族窒化物トランジスタ構造。
【請求項14】
前記第１半導体と第２半導体との間及び／又は第４半導体と第５半導体との間に第７半導体がさらに設けられ、前記第１半導体及び第４半導体の材質はＧａＮ又はＧａＡｓを含み、前記第２半導体及び第５半導体の材質はＡｌＧａＮ又はＡｌＧａＡｓを含み、前記第７半導体の材質はＡｌＮを含むことを特徴とする請求項２に記載のＩＩＩ族窒化物トランジスタ構造。
【請求項15】
リーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製方法であって、所定の方向に積層された第１ヘテロ接合、高抵抗材料及び／又は介在層と第２ヘテロ接合を作製するステップであって、前記第１ヘテロ接合と第２ヘテロ接合は前記高抵抗材料及び／又は介在層を介して電気的に分離されるステップと、
第１ヘテロ接合と組み合わせられる第１電極、第２電極、第１ゲート及び第３半導体を作製するステップであって、前記第１電極と第２電極は前記第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続され、前記第３半導体は前記第１ゲートと第１ヘテロ接合との間に設けられ、前記第１ゲートはさらに第１電極に電気的に接続され、前記第３半導体はその下方に位置する前記第１二次元電子ガスの一部を空乏化するステップと、
第２ヘテロ接合と組み合わせられるソース、ドレイン、第２ゲート及び第６半導体を作製するステップであって、前記ソースとドレインは前記第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記第６半導体は前記第２ゲートと第２ヘテロ接合との間に設けられ、前記第６半導体はその下方に位置する前記第２二次元電子ガスの一部を空乏化するステップと、
前記第１ゲートとソースを電気的に接続し、前記第２電極とドレインを電気的に接続するステップと、を含むことを特徴とする作製方法。
【請求項16】
具体的には、所定の方向に順次成長させて積層された第１半導体、第２半導体、高抵抗材料層又は介在層、第４半導体、第５半導体を含み、
所定の方向に順次成長させて積層された第４半導体、第５半導体、高抵抗材料層又は介在層、第１半導体、第２半導体を含み、
所定の方向に順次成長させて積層された第１半導体、第２半導体、高抵抗材料層、介在層、第４半導体、第５半導体を含み、又は
所定の方向に順次成長させて積層された第４半導体、第５半導体、高抵抗材料層、介在層、第１半導体、第２半導体を含み、
前記第１半導体と第２半導体は組み合わせられて第１ヘテロ接合を形成し、前記第４半導体と第５半導体は組み合わせられて第２ヘテロ接合を形成することを特徴とする請求項１５に記載の作製方法。
【請求項17】
具体的には、第１領域と第２領域を含む連続した第３半導体層を前記第２半導体上に形成し、前記第１領域を転化処理して前記高抵抗材料層を形成するステップ、又は、第１領域と第２領域を含む連続した高抵抗材料層を前記第２半導体上に形成し、前記第２領域を転化処理して前記第３半導体を形成するステップを含むことを特徴とする請求項１６に記載の作製方法。
【請求項18】
具体的には、第３領域と第４領域を含む連続した第６半導体層を前記第５半導体上に形成し、前記第３領域を転化処理して前記高抵抗材料層を形成するステップ、又は、第３領域と第４領域を含む連続した高抵抗材料層を前記第５半導体上に形成し、前記第４領域を転化処理して前記第６半導体を形成するステップを含むことを特徴とする請求項１６に記載の作製方法。
【請求項19】
前記転化処理を行う方法は、Ｈイオン注入、Ｈプラズマ処理、Ｈドープアニーリング、Ｎイオン注入、Ｆイオン注入、Ａｒイオン注入、Ｆｅイオン注入、Ｏプラズマ処理、熱酸化のうちのいずれか１種又は複数種の組み合わせを含み、及び／又は前記第３半導体をパターン化処理して、前記第３半導体を長尺状アレイ構造に加工するステップをさらに含み、及び／又は、
前記第２半導体の特定領域に前記第３半導体及び高抵抗材料層をエピタキシャル成長させるステップ、又は、前記第５半導体の所定領域に前記第６半導体及び高抵抗材料層をエピタキシャル成長させるステップをさらに含むことを特徴とする請求項１７又は１８に記載の作製方法。
【請求項20】
前記高抵抗材料層上に介在層を形成した後、前記介在層上に第１ヘテロ接合又は第２ヘテロ接合を作製するステップをさらに含み、及び／又は、
前記介在層は金属層、誘電体層、二次元材料層のうちのいずれか１種を含み、
前記金属層は単層金属層又は積層された多層金属層を含み、前記金属層の材質はＭｏ、Ｍｇ、Ａｌのうちのいずれか１種を含み、前記金属層の厚さは２ｎｍ～１０μｍであり、
前記誘電体層の材質はＡｌＮ、ＢＮ、ＡｌＢＮ、ＡｌＰＮ、ＢＣＮ、高抵抗ＡｌＧａＮ、高抵抗ＧａＮのうちのいずれか１種を含み、前記誘電体層の厚さは０．５ｎｍ～１μｍであり、
前記二次元材料層の材質はＢＮ、グラフェン、フッ化グラフェン、酸化グラフェン、黒リンのうちのいずれか１種を含み、前記二次元材料層の厚さは０．５ｎｍ～５００ｎｍであることを特徴とする請求項１９に記載の作製方法。
【請求項21】
前記第３半導体はまた前記高抵抗材料を介して第２電極と電気的に分離され、又は、前記第６半導体はまた前記高抵抗材料を介してソース、ドレインと電気的に分離され、及び／又は、前記第３半導体と第６半導体はｐ型半導体であり、前記ｐ型半導体はｐ型ＩＩＩ族窒化物、ｐ型多結晶シリコン、ｐ型モルファスシリコン、ｐ型酸化物、ｐ型ダイヤモンド又はｐ型半導体重合体を含み、前記ｐ型ＩＩＩ族窒化物はｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型ＩｎＮを含むことを特徴とする請求項１６に記載の作製方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は２０２１年１２月２２日に提出された出願番号が２０２１１１５７７２４２．３、発明の名称が「リーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造及びその作製方法」である中国特許出願の優先権を主張している。
【0002】
（技術分野）
本願はトランジスタ構造に関し、特にリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造及びその作製方法に関し、半導体の技術分野に属する。
本願はトランジスタ構造に関し、特にリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造及びその作製方法に関し、半導体の技術分野に属する。
【背景技術】
【0003】
ＩＩＩ族窒化物（例えばＧａＮ窒化ガリウム）は、大きなバンドギャップ、高い破壊電界強度、高い電子移動度、高い電子飽和ドリフト速度等の優れた材料特性を有し、次世代パワーエレクトロニクスシステムへの応用に非常に適していると考えられる。同期電圧降下又は電圧上昇コンバータのようなパワーエレクトロニクスシステムでは、トランジスタデバイスは必然的に逆導通状態で動作する。一方、ＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ）では、バルクダイオードがないため、逆回復速度が速いが、ソース・ドレイン間の電圧降下がゲートバイアスに依存するため、Ｓｉ系やＳｉＣ系のパワーデバイスに比べて高い値を達成し、電力損失をもたらしている。したがって、ＧａＮ ＨＥＭＴの逆伝導能力を向上させることは、ＧａＮ系パワーエレクトロニクスシステムの電力損失をさらに低減するのに不可欠である。
【0004】
現在、いくつかの方法が報告されており、例えば、オンＳｉ ＧａＮ ＨＥＭＴ構造では、基板Ｓｉを用いてショットキーダイオード（ＳＢＤ）を作製し、ＨＥＭＴのドレインをＳＢＤのカソードと共通のものとするが、Ｓｉ系ＳＢＤは材料特性の制限によりＧａＮの優位性を発揮することができず、また、信頼性などの問題をもたらし、ここで、ＨＥＭＴとＳＢＤや横方向整流器の交差構造は有効であるが、占有面積が大きくなるのは避けられない課題となっており、また、逆導通に必要なソース・ドレイン電圧降下はゲートバイアスに依存して、しかも数値が大きいので、高い消費電力を招く。横方向集積ＳＢＤは通常、リーク電流の増加、又はＨＥＭＴの順方向の導通抵抗の増加を引き起こす。垂直方向集積ＳＢＤはリーク電流による制御も容易ではなく、基板のＳｉショットキーダイオードと集積していることが報告されており、ＧａＮ材料の優位性を発揮できない。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本願の主な目的は従来技術の欠陥を解決するために、リーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造及びその作製方法を提供することである。
【課題を解決するための手段】
【0006】
前述発明目的を実現するために、本願が採用する技術的解決手段は以下を含む。
【0007】
本願の実施例の一態様は、
高抵抗材料及び／又は介在層を介して電気的に分離される、積層された第１ヘテロ接合及び第２ヘテロ接合と、
前記第１ヘテロ接合と組み合わせられる第１電極、第２電極及び第１ゲートであって、前記第１電極と第２電極が第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続されるとともに、前記第１ゲートと第１ヘテロ接合との間に第３半導体が設けられ、前記第３半導体がその下方に位置する前記第１二次元電子ガスの一部を空乏化し、前記第１ゲートがさらに第１電極に電気的に接続される第１電極、第２電極及び第１ゲートと、
前記第２ヘテロ接合と組み合わせられるソース、ドレイン及び第２ゲートであって、前記ソースとドレインが第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記ソースとドレインがさらに前記第１ゲートと第２電極にそれぞれ電気的に接続されるとともに、前記第２ゲートと第２ヘテロ接合との間に第６半導体が設けられ、前記第６半導体能がその下方に位置する前記第２二次元電子ガスの一部を空乏化するソース、ドレイン及び第２ゲートと、を含むリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造を提供する。
高抵抗材料及び／又は介在層を介して電気的に分離される、積層された第１ヘテロ接合及び第２ヘテロ接合と、
前記第１ヘテロ接合と組み合わせられる第１電極、第２電極及び第１ゲートであって、前記第１電極と第２電極が第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続されるとともに、前記第１ゲートと第１ヘテロ接合との間に第３半導体が設けられ、前記第３半導体がその下方に位置する前記第１二次元電子ガスの一部を空乏化し、前記第１ゲートがさらに第１電極に電気的に接続される第１電極、第２電極及び第１ゲートと、
前記第２ヘテロ接合と組み合わせられるソース、ドレイン及び第２ゲートであって、前記ソースとドレインが第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記ソースとドレインがさらに前記第１ゲートと第２電極にそれぞれ電気的に接続されるとともに、前記第２ゲートと第２ヘテロ接合との間に第６半導体が設けられ、前記第６半導体能がその下方に位置する前記第２二次元電子ガスの一部を空乏化するソース、ドレイン及び第２ゲートと、を含むリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造を提供する。
【0008】
本願の実施例はまた、
所定の方向に積層された第１ヘテロ接合、高抵抗材料及び／又は介在層と第２ヘテロ接合を作製するステップであって、前記第１ヘテロ接合と第２ヘテロ接合は前記高抵抗材料及び／又は介在層を介して電気的に分離されるステップと、
第１ヘテロ接合と組み合わせられる第１電極、第２電極、第１ゲート及び第３半導体を作製するステップであって、前記第１電極と第２電極は前記第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続され、前記第３半導体は前記第１ゲートと第１ヘテロ接合との間に設けられ、前記第１ゲートはさらに第１電極に電気的に接続され、前記第３半導体はその下方に位置する前記第１二次元電子ガスの一部を空乏化するステップと、
第２ヘテロ接合と組み合わせられるソース、ドレイン、第２ゲート及び第６半導体を作製するステップであって、前記ソースとドレインは前記第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記第６半導体は前記第２ゲートと第２ヘテロ接合との間に設けられ、前記第６半導体はその下方に位置する前記第２二次元電子ガスの一部を空乏化するステップと、
前記第１ゲートとソースを電気的に接続し、前記第２電極とドレインを電気的に接続するステップと、を含むリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製方法を提供する。
所定の方向に積層された第１ヘテロ接合、高抵抗材料及び／又は介在層と第２ヘテロ接合を作製するステップであって、前記第１ヘテロ接合と第２ヘテロ接合は前記高抵抗材料及び／又は介在層を介して電気的に分離されるステップと、
第１ヘテロ接合と組み合わせられる第１電極、第２電極、第１ゲート及び第３半導体を作製するステップであって、前記第１電極と第２電極は前記第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続され、前記第３半導体は前記第１ゲートと第１ヘテロ接合との間に設けられ、前記第１ゲートはさらに第１電極に電気的に接続され、前記第３半導体はその下方に位置する前記第１二次元電子ガスの一部を空乏化するステップと、
第２ヘテロ接合と組み合わせられるソース、ドレイン、第２ゲート及び第６半導体を作製するステップであって、前記ソースとドレインは前記第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記第６半導体は前記第２ゲートと第２ヘテロ接合との間に設けられ、前記第６半導体はその下方に位置する前記第２二次元電子ガスの一部を空乏化するステップと、
前記第１ゲートとソースを電気的に接続し、前記第２電極とドレインを電気的に接続するステップと、を含むリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製方法を提供する。
【発明の効果】
【0009】
従来技術に比べて、本願の利点は以下のことを含む。
１）本願の実施例によるＩＩＩ族窒化物トランジスタ構造では、ダイオードとトライオードが基板に垂直な方向に集積され、ＩＩＩ族窒化物トランジスタのウエハに占める面積をより小さくし、デバイスの小型化により有利である。
２）本願の実施例によるＩＩＩ族窒化物トランジスタ構造では、デバイスの全体構造に直接成長及びプロセス互換性などの特徴があり、デバイスの複雑さ及び製造コストが効果的に低下する。
３）本願の実施例によるＩＩＩ族窒化物トランジスタ構造は、デバイスのリーク電流を効果的に削減させ、消費電力を低下させ、デバイスの信頼性や安定性を向上させることができる。
４）本願の実施例によるＩＩＩ族窒化物トランジスタ構造は、プロセス互換性がより良好であり、より設計されやすい。
１）本願の実施例によるＩＩＩ族窒化物トランジスタ構造では、ダイオードとトライオードが基板に垂直な方向に集積され、ＩＩＩ族窒化物トランジスタのウエハに占める面積をより小さくし、デバイスの小型化により有利である。
２）本願の実施例によるＩＩＩ族窒化物トランジスタ構造では、デバイスの全体構造に直接成長及びプロセス互換性などの特徴があり、デバイスの複雑さ及び製造コストが効果的に低下する。
３）本願の実施例によるＩＩＩ族窒化物トランジスタ構造は、デバイスのリーク電流を効果的に削減させ、消費電力を低下させ、デバイスの信頼性や安定性を向上させることができる。
４）本願の実施例によるＩＩＩ族窒化物トランジスタ構造は、プロセス互換性がより良好であり、より設計されやすい。
【図面の簡単な説明】
【0010】
【図1a】本願の実施例１によるリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の構造概略図である。
【図1b】本願の実施例１によるリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造及び従来のトランジスタのＴＣＡＤシミュレーションテスト結果である。
【図2a】本願の実施例１におけるリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製流れの構造概略図である。
【図2b】本願の実施例１におけるリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製流れの構造概略図である。
【図2c】本願の実施例１におけるリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製流れの構造概略図である。
【図2d】本願の実施例１におけるリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製流れの構造概略図である。
【図2e】本願の実施例１におけるリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製流れの構造概略図である。
【図2f】本願の実施例１におけるリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製流れの構造概略図である。
【図2g】本願の実施例１におけるリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製流れの構造概略図である。
【図3】本願の実施例２によるリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の構造概略図である。
【図4】本願の実施例３によるリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の構造概略図である。
【図5】比較例１におけるデバイスの性能テスト結果である。
【図6】比較例２におけるデバイスの性能テスト結果である。
【図7】本願の実施例４によるリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の構造概略図である。
【図8】本願の実施例５によるリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の構造概略図である。
【図9】Ｐ型層内の正孔分布、Ｈ原子分布とｐ－ＧａＮ間隔との対応曲線である。
【図10】Ｐ型層内の電界強度とｐ－ＧａＮ間隔との対応曲線である。
【発明を実施するための形態】
【0011】
従来技術の欠陥に対して、本発明者らは長期間の研究及び大量の実践を通じて、本願の技術的解決手段を提案している。以下、この技術的解決手段、その実施過程及び原理などについてさらに解釈して説明する。
【0012】
本願の実施例はリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造を提供し、トランジスタ構造の伝導特性を向上させ、トランジスタ構造の逆導通電圧降下を低下させるために、本願の実施例はトランジスタとダイオードを並列接続したデバイス構造を提供する。デバイスのウエハに占める面積をできるだけ小さくするために、本願の実施例はトランジスタとダイオードを垂直に積層しており、垂直方向の集積を実現し、横方向における面積の増大の問題を回避する。さらに、リーク電流が増加するという問題を回避するために、本願の実施例は、ＨＥＭＴデバイス構造と類似しており、かつプロセス互換性があるハイブリッド陽極ダイオード構造を採用し、該ダイオードは現場での高抵抗不動態化層（高抵抗材料として理解してもよい）を有するので、デバイスの表面のリーク電流を大幅に低減させる。また、ＧａＮデバイスの優位性を発揮するために、本願の実施例はＨＥＭＴデバイス構造と類似しており、かつプロセス互換性があるハイブリッド陽極ダイオード構造を採用し、該ダイオードも横方向の整流デバイスとして、ＧａＮ材料とＡｌＧａＮ／ＧａＮヘテロ接合を基本的な構造とする。
【0013】
本願の実施例では、第１ヘテロ接合と第２ヘテロ接合は高抵抗材料及び／又は介在層を介して電気的に分離され、該介在層はまた応力を減少させることができ、本発明者らは研究した結果、エピタキシャル対象の材料構造の厚さが大きいが、厚いエピタキシャル材料構造によりサンプルに割れ等が発生することから、材料エピタキシャルでは垂直方向の集積が実現されにくく、一方、第１ヘテロ接合と第２ヘテロ接合との間に介在層が設けられるとサンプル割れの問題を効果的に緩和できることを見出した。
【0014】
本願の実施例の一態様は、
高抵抗材料及び／又は介在層を介して電気的に分離される、積層された第１ヘテロ接合と第２ヘテロ接合と、
前記第１ヘテロ接合と組み合わせられる第１電極、第２電極及び第１ゲートであって、前記第１電極と第２電極が第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続されるとともに、前記第１ゲートと第１ヘテロ接合との間に第３半導体が設けられ、前記第３半導体がその下方に位置する前記第１二次元電子ガスの一部を空乏化し、前記第１ゲートがさらに第１電極に電気的に接続される第１電極、第２電極及び第１ゲートと、
前記第２ヘテロ接合と組み合わせられるソース、ドレイン及び第２ゲートであって、前記ソースとドレインが第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記ソースとドレインがさらに前記第１ゲートと第２電極にそれぞれ電気的に接続されるとともに、前記第２ゲートと第２ヘテロ接合との間に第６半導体が設けられ、前記第６半導体がその下方に位置する前記第２二次元電子ガスの一部を空乏化するソース、ドレイン及び第２ゲートと、を含むリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造を提供する。
高抵抗材料及び／又は介在層を介して電気的に分離される、積層された第１ヘテロ接合と第２ヘテロ接合と、
前記第１ヘテロ接合と組み合わせられる第１電極、第２電極及び第１ゲートであって、前記第１電極と第２電極が第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続されるとともに、前記第１ゲートと第１ヘテロ接合との間に第３半導体が設けられ、前記第３半導体がその下方に位置する前記第１二次元電子ガスの一部を空乏化し、前記第１ゲートがさらに第１電極に電気的に接続される第１電極、第２電極及び第１ゲートと、
前記第２ヘテロ接合と組み合わせられるソース、ドレイン及び第２ゲートであって、前記ソースとドレインが第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記ソースとドレインがさらに前記第１ゲートと第２電極にそれぞれ電気的に接続されるとともに、前記第２ゲートと第２ヘテロ接合との間に第６半導体が設けられ、前記第６半導体がその下方に位置する前記第２二次元電子ガスの一部を空乏化するソース、ドレイン及び第２ゲートと、を含むリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造を提供する。
【0015】
１つの特定実施形態では、前記ＩＩＩ族窒化物トランジスタ構造は所定の方向に順次成長させて形成された第１半導体、第２半導体、高抵抗材料層又は介在層、第４半導体、第５半導体を含み、所定の方向に順次成長させて形成された第４半導体、第５半導体、高抵抗材料層又は介在層、第１半導体、第２半導体を含み、所定の方向に順次成長させて形成された第１半導体、第２半導体、高抵抗材料層、介在層、第４半導体、第５半導体を含み、又は、所定の方向に順次成長させて形成された第４半導体、第５半導体、高抵抗材料層、介在層、第１半導体、第２半導体を含み、
前記第１半導体と第２半導体は組み合わせられて第１ヘテロ接合を形成し、前記第４半導体と第５半導体は組み合わせられて第２ヘテロ接合を形成する。
前記第１半導体と第２半導体は組み合わせられて第１ヘテロ接合を形成し、前記第４半導体と第５半導体は組み合わせられて第２ヘテロ接合を形成する。
【0016】
１つの特定実施形態では、前記高抵抗材料層は連続した第３半導体層の第１領域が転化したものであり、前記第３半導体は前記第３半導体層の第２領域内に分布しており、又は、
前記第３半導体は連続した高抵抗材料層の第２領域が転化したものであり、前記高抵抗材料は前記高抵抗材料層の第１領域内に分布している。
前記第３半導体は連続した高抵抗材料層の第２領域が転化したものであり、前記高抵抗材料は前記高抵抗材料層の第１領域内に分布している。
【0017】
１つの特定実施形態では、前記第３半導体はｐ型半導体である。
【0018】
１つの特定実施形態では、前記第３半導体の材質はｐ型ワイドバンドギャップ半導体を含む。
【0019】
１つの特定実施形態では、前記ｐ型ワイドバンドギャップ半導体はｐ型ＩＩＩ族窒化物を含む。
【0020】
１つの特定実施形態では、前記ｐ型ＩＩＩ族窒化物はｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型ＩｎＮ等を含む。
【0021】
１つの特定実施形態では、前記ｐ型半導体はｐ型多結晶シリコン、ｐ型モルファスシリコン、ｐ型酸化物、ｐ型ダイヤモンド又はｐ型半導体重合体等を含む。
【0022】
１つの特定実施形態では、前記第３半導体は間隔を空けて設けられた複数の長尺状ｐ型半導体を含み、該複数の長尺状ｐ型半導体はアレイ状に分布している。
【0023】
１つの特定実施形態では、前記第３半導体のドープ濃度は１０１６～１０２０ｃｍ－３である。
【0024】
１つの特定実施形態では、前記第３半導体の厚さは１０ｎｍ～５００ｎｍである。
【0025】
１つの特定実施形態では、前記高抵抗材料は高抵抗ＧａＮ、高抵抗ＡｌＧａＮ、高抵抗Ｇａ２Ｏ３、高抵抗ＩｎＧａＮ又は高抵抗ＩｎＮ等を含む。
【0026】
１つの特定実施形態では、前記高抵抗材料層は連続した第６半導体層の第３領域が転化したものであり、前記第６半導体は前記第６半導体層の第４領域内に分布しており、
又は、前記第６半導体は連続した高抵抗材料層の第４領域が転化したものであり、前記高抵抗材料は前記高抵抗材料層の第３領域内に分布している。
又は、前記第６半導体は連続した高抵抗材料層の第４領域が転化したものであり、前記高抵抗材料は前記高抵抗材料層の第３領域内に分布している。
【0027】
１つの特定実施形態では、前記第６半導体はｐ型半導体である。
【0028】
１つの特定実施形態では、前記第６半導体の材質はｐ型ワイドバンドギャップ半導体を含む。
【0029】
１つの特定実施形態では、前記ｐ型ワイドバンドギャップ半導体はｐ型ＩＩＩ族窒化物を含む。
【0030】
１つの特定実施形態では、前記ｐ型ＩＩＩ族窒化物はｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型ＩｎＮ等を含む。
【0031】
１つの特定実施形態では、前記ｐ型半導体はｐ型多結晶シリコン、ｐ型モルファスシリコン、ｐ型酸化物、ｐ型ダイヤモンド又はｐ型半導体重合体等を含む。
【0032】
１つの特定実施形態では、前記高抵抗材料は高抵抗ＧａＮ、高抵抗ＡｌＧａＮ、高抵抗Ｇａ２Ｏ３、高抵抗ＩｎＧａＮ又は高抵抗ＩｎＮ等を含む。
【0033】
１つの特定実施形態では、前記高抵抗材料層は前記第３半導体と第２電極との間に分布しており、前記第３半導体はさらに前記高抵抗材料を介して第２電極と電気的に分離され、又は、
前記高抵抗材料層は前記第６半導体とソース、ドレインとの間に分布しており、前記第６半導体はさらに前記高抵抗材料を介してソース、ドレインと電気的に分離される。
前記高抵抗材料層は前記第６半導体とソース、ドレインとの間に分布しており、前記第６半導体はさらに前記高抵抗材料を介してソース、ドレインと電気的に分離される。
【0034】
１つの特定実施形態では、前記介在層は金属層、誘電体層、二次元材料層のうちのいずれか１種を含む。
【0035】
１つの特定実施形態では、前記金属層は単層金属層又は積層された多層金属層を含み、前記金属層の材質はＭｏ、Ｍｇ、Ａｌのうちのいずれか１種を含むが、これらに限定されない。
【0036】
１つの特定実施形態では、前記金属層の厚さは２ｎｍ～１０μｍである。
【0037】
１つの特定実施形態では、前記誘電体層の材質はＡｌＮ、ＢＮ、ＡｌＢＮ、ＡｌＰＮ、ＢＣＮ、高抵抗ＡｌＧａＮ、高抵抗ＧａＮのうちのいずれか１種を含むが、これらに限定されない。
【0038】
１つの特定実施形態では、前記誘電体層の厚さは０．５ｎｍ～１μｍである。
【0039】
１つの特定実施形態では、前記二次元材料層の材質はＢＮ、グラフェン、フッ化グラフェン、酸化グラフェン、黒リンのうちのいずれか１種を含むが、これらに限定されない。
【0040】
１つの特定実施形態では、前記二次元材料層の厚さは０．５ｎｍ～５００ｎｍである。
【0041】
１つの特定実施形態では、前記第２ヘテロ接合上に絶縁誘電体層がさらに設けられ、前記ソース、ドレインは前記絶縁誘電体層上に設けられる。
【0042】
１つの特定実施形態では、前記絶縁誘電体層の厚さは１～１０００ｎｍである。
【0043】
１つの特定実施形態では、前記絶縁誘電体層の材質はＳｉＯ２、ＡｌＮ、Ｓｉ３Ｎ４のうちのいずれか１種又は２種以上の組み合わせを含むが、これらに限定されない。
【0044】
１つの特定実施形態では、前記第６半導体上に二次元材料がさらに設けられ、前記ソース及びドレインは前記二次元材料上に設けられる。
【0045】
１つの特定実施形態では、前記第３半導体上に二次元材料が設けられる。
【0046】
１つの特定実施形態では、前記二次元材料の層数は１～１００層である。
【0047】
１つの特定実施形態では、前記二次元材料は単一種類の二次元材料又は二次元材料ヘテロ接合である。
【0048】
１つの特定実施形態では、前記二次元材料はグラフェン、ＭｏＳ２、ＷＳ２のうちのいずれか１種又は２種以上の組み合わせを含むが、これらに限定されない。
【0049】
１つの特定実施形態では、前記第１半導体と第２半導体との間及び／又は第４半導体と第５半導体との間に第７半導体がさらに設けられる。
【0050】
１つの特定実施形態では、前記第１半導体、第２半導体、第４半導体及び第５半導体の材質は全てＩＩＩ－Ｖ族化合物から選ばれる。
【0051】
１つの特定実施形態では、前記第１半導体及び第４半導体の材質はＧａＮ又はＧａＡｓを含むが、これらに限定されない。
【0052】
１つの特定実施形態では、前記第２半導体及び第５半導体の材質はＡｌＧａＮ又はＡｌＧａＡｓを含むが、これらに限定されない。
【0053】
１つの特定実施形態では、前記第７半導体の材質はＡｌＮを含むが、これらに限定されない。
【0054】
１つの特定実施形態では、前記第１ヘテロ接合は第１電極、第２電極と組み合わせられてダイオードを形成し、前記第２ヘテロ接合はソース、ドレイン、ゲートと連結してトランジスタ（トライオードとして理解してもよい。下同）を形成し、前記第１電極は陽極であってもよく、前記第２電極は陰極であってもよい。
【0055】
１つの特定実施形態では、前記第３半導体は、ｐ型ドープ濃度を低く設定する及び／又はｐ型材料の厚さを小さくすることで、２ＤＥＧチャネル１に対する制御を低減させ、ダイオードの導通電圧降下を低下させてもよく、ダイオードの導通電圧降下が低下すると、トランジスタが逆導通すれば、ダイオードは優先的に導通し、すなわち、第１ヘテロ接合内の第１二次元電子ガスで形成される第１通道は先に導通し、このため、トランジスタのうち逆導通するソース・ドレインの電圧降下が低下する。
【0056】
１つの特定実施形態では、前記第１電極とソースとの電気的接続はチップにおける金属を介した相互接続であってもよいし、外部回路が金属を介して接続されてもよい。前記第２電極とドレインとの電気的接続はチップにおける金属を介した相互接続であってもよいし、外部回路が金属を介して接続されてもよい。
【0057】
１つの特定実施形態では、前記ゲートの厚さは１０～１０００ｎｍであり、前記ゲートの材質はＴｉ、Ａｌ、Ｎｉ、Ａｕ、Ｃｒ、Ｐｔ、Ｍｏ、Ｐｄ等のうちのいずれか１種又は２種以上の組み合わせであってもよく、例えば、Ｎｉ／Ａｕ、Ｍｏ／Ａｕ、Ｃｒ／Ａｕ、Ｐｄ／Ａｕからなる群から選ばれてもよいが、これらに限定されない。前記第１電極、第２電極、ソース、ドレインの厚さは１０～１０００ｎｍであってもよく、前記第１電極、第２電極、ソース、ドレインの材質はＡｕ、Ｃｒ、Ｐｔ、Ａｇ、Ｔｉ、Ａｌ、ＴｉＮのうちのいずれか１種又は２種以上で形成される合金であってもよく、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ、Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮからなる群から選ばれてもよいが、これらに限定されない。
【0058】
１つの特定実施形態では、前記第１ヘテロ接合又は第２ヘテロ接合は基板上に形成され、かつ、前記第１ヘテロ接合又は第２ヘテロ接合と基板との間に緩衝層がさらに分布している。
【0059】
なお、前記トランジスタは垂直方向にダイオード上に積層されてもよく、又は、前記ダイオードは垂直方向にトランジスタ上に積層されてもよく、両方の垂直方向の相対位置は互いに交換され得る。
【0060】
本願の実施例はまた、
所定の方向に積層された第１ヘテロ接合、高抵抗材料及び／又は介在層と第２ヘテロ接合を作製するステップであって、前記第１ヘテロ接合と第２ヘテロ接合は前記高抵抗材料及び／又は介在層を介して電気的に分離されるステップと、
第１ヘテロ接合と組み合わせられる第１電極、第２電極、第１ゲート及び第３半導体を作製するステップであって、前記第１電極と第２電極は前記第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続され、前記第３半導体は前記第１ゲートと第１ヘテロ接合との間に設けられ、前記第１ゲートはさらに第１電極に電気的に接続され、前記第３半導体はその下方に位置する前記第１二次元電子ガスの一部を空乏化するステップと、
第２ヘテロ接合と組み合わせられるソース、ドレイン、第２ゲート及び第６半導体を作製するステップであって、前記ソース、ドレインは前記第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記第６半導体は前記第２ゲートと第２ヘテロ接合との間に設けられ、前記第６半導体はその下方に位置する前記第２二次元電子ガスの一部を空乏化するステップと、
前記第１ゲートとソースを電気的に接続し、前記第２電極とドレインを電気的に接続するステップと、を含むリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製方法を提供する。
所定の方向に積層された第１ヘテロ接合、高抵抗材料及び／又は介在層と第２ヘテロ接合を作製するステップであって、前記第１ヘテロ接合と第２ヘテロ接合は前記高抵抗材料及び／又は介在層を介して電気的に分離されるステップと、
第１ヘテロ接合と組み合わせられる第１電極、第２電極、第１ゲート及び第３半導体を作製するステップであって、前記第１電極と第２電極は前記第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続され、前記第３半導体は前記第１ゲートと第１ヘテロ接合との間に設けられ、前記第１ゲートはさらに第１電極に電気的に接続され、前記第３半導体はその下方に位置する前記第１二次元電子ガスの一部を空乏化するステップと、
第２ヘテロ接合と組み合わせられるソース、ドレイン、第２ゲート及び第６半導体を作製するステップであって、前記ソース、ドレインは前記第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記第６半導体は前記第２ゲートと第２ヘテロ接合との間に設けられ、前記第６半導体はその下方に位置する前記第２二次元電子ガスの一部を空乏化するステップと、
前記第１ゲートとソースを電気的に接続し、前記第２電極とドレインを電気的に接続するステップと、を含むリーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製方法を提供する。
【0061】
１つの特定実施形態では、前記作製方法は、具体的には、
所定の方向に順次成長させて積層された第１半導体、第２半導体、高抵抗材料層又は介在層、第４半導体、第５半導体を含み、所定の方向に順次成長させて積層された第４半導体、第５半導体、高抵抗材料層又は介在層、第１半導体、第２半導体を含み、所定の方向に順次成長させて積層された第１半導体、第２半導体、高抵抗材料層、介在層、第４半導体、第５半導体を含み、又は、所定の方向に順次成長させて積層された第４半導体、第５半導体、高抵抗材料層、介在層、第１半導体、第２半導体を含み、
前記第１半導体と第２半導体は組み合わせられて第１ヘテロ接合を形成し、前記第４半導体と第５半導体は組み合わせられて第２ヘテロ接合を形成する。
所定の方向に順次成長させて積層された第１半導体、第２半導体、高抵抗材料層又は介在層、第４半導体、第５半導体を含み、所定の方向に順次成長させて積層された第４半導体、第５半導体、高抵抗材料層又は介在層、第１半導体、第２半導体を含み、所定の方向に順次成長させて積層された第１半導体、第２半導体、高抵抗材料層、介在層、第４半導体、第５半導体を含み、又は、所定の方向に順次成長させて積層された第４半導体、第５半導体、高抵抗材料層、介在層、第１半導体、第２半導体を含み、
前記第１半導体と第２半導体は組み合わせられて第１ヘテロ接合を形成し、前記第４半導体と第５半導体は組み合わせられて第２ヘテロ接合を形成する。
【0062】
１つの特定実施形態では、前記作製方法は、具体的には、
第１領域と第２領域を含む連続した第３半導体層を前記第２半導体上に形成し、前記第１領域を転化処理して前記高抵抗材料層を形成するステップ、又は、第１領域と第２領域を含む連続した高抵抗材料層を前記第２半導体上に形成し、前記第２領域を転化処理して前記第３半導体を形成するステップを含む。
第１領域と第２領域を含む連続した第３半導体層を前記第２半導体上に形成し、前記第１領域を転化処理して前記高抵抗材料層を形成するステップ、又は、第１領域と第２領域を含む連続した高抵抗材料層を前記第２半導体上に形成し、前記第２領域を転化処理して前記第３半導体を形成するステップを含む。
【0063】
１つの特定実施形態では、前記作製方法は、具体的には、
第３領域と第４領域を含む連続した第６半導体層を前記第５半導体上に形成し、前記第３領域を転化処理して前記高抵抗材料層を形成するステップ、又は、
第３領域と第４領域を含む連続した高抵抗材料層を前記第５半導体上に形成し、前記第４領域を転化処理して前記第６半導体を形成するステップを含む。
第３領域と第４領域を含む連続した第６半導体層を前記第５半導体上に形成し、前記第３領域を転化処理して前記高抵抗材料層を形成するステップ、又は、
第３領域と第４領域を含む連続した高抵抗材料層を前記第５半導体上に形成し、前記第４領域を転化処理して前記第６半導体を形成するステップを含む。
【0064】
１つの特定実施形態では、前記転化処理を行う方法は、Ｈイオン注入、Ｈプラズマ処理、Ｈドープアニーリング、Ｎイオン注入、Ｆイオン注入、Ａｒイオン注入、Ｆｅイオン注入、Ｏプラズマ処理、熱酸化のうちのいずれか１種又は複数種の組み合わせを含む。
【0065】
例えば、前記第３半導体及び第６半導体は一般にｐ－ＧａＮ材料を採用し、特定領域の活性化又はＮＨ３アニーリング、Ｈプラズマ処理、Ｈイオン注入、Ｏプラズマ処理、熱酸化、二次エピタキシャル、イオン注入などの方式で原位置置不動態化を行ってもよく、原位置不動態化方法は、２ＤＥＧに対する制御を弱め、ダイオードの導通電圧降下を低下させることから、所定領域の不動態化とする。
【0066】
もちろん、前記第３半導体及び第６半導体はｐ型多結晶シリコン、ｐ型酸化物などのｐ型材料を採用してもよく、これらの材料はスパッタリング、ＬＰＣＶＤ、ＰＥＣＶＤなどにより堆積されてもよく、その濃度が堆積条件によって制御されてもよく、後でイオン注入、アニーリングなどの手段で調整されて、ダイオードの電圧降下を調整してもよい。
【0067】
なお、第１電極の第２部分の下方にあるｐ型半導体（第３半導体）をパターン化処理してから、ＮＨ３アニーリング、Ｈプラズマ処理、Ｈイオン注入、Ｏプラズマ処理、熱酸化などにより部分的に原位置不動態化又はドライエッチング（ＩＣＰ、ＲＩＥ、ＮＬＤなど）又はウェットエッチング（ＰＥＣエッチング、ＫＯＨなど）を行って一部を除去し、その下方のトレンチの電子の濃度を調整し、ダイオードの電圧降下を制御してもよい。
【0068】
１つの特定実施形態では、第３半導体に対しては、ＮＨ３アニーリング、Ｈプラズマ処理、Ｈイオン注入、Ｏプラズマ処理、熱酸化などにより原位置不動態化を行って、リーク電流を低下させてもよく、第６半導体に関しては、ポストアニーリング活性化によって特定領域の活性化を行って、第２ゲートの下方の第６半導体以外、残りの部分を未活性化状態の高抵抗領域として維持することで、リーク電流を低下させる。
【0069】
１つの特定実施形態では、前記作製方法は、前記第３半導体をパターン化処理して、前記第３半導体を長尺状アレイ構造に加工するステップをさらに含む。
【0070】
１つの特定実施形態では、前記作製方法は、
前記第２半導体の特定領域に前記第３半導体及び高抵抗材料層をエピタキシャル成長させるステップ、又は、
前記第５半導体の特定領域に前記第６半導体及び高抵抗材料層をエピタキシャル成長させるステップをさらに含む。
前記第２半導体の特定領域に前記第３半導体及び高抵抗材料層をエピタキシャル成長させるステップ、又は、
前記第５半導体の特定領域に前記第６半導体及び高抵抗材料層をエピタキシャル成長させるステップをさらに含む。
【0071】
１つの特定実施形態では、前記作製方法は、前記高抵抗材料層上に介在層を形成した後、前記介在層上に第１ヘテロ接合又は第２ヘテロ接合を作製するステップをさらに含む。
【0072】
１つの特定実施形態では、前記介在層は金属層、誘電体層、二次元材料層のうちのいずれか１種を含む。
【0073】
１つの特定実施形態では、前記金属層は単層金属層又は積層された多層金属層を含み、前記金属層の材質はＭｏ、Ｍｇ、Ａｌのうちのいずれか１種を含むが、これらに限定されない。
【0074】
１つの特定実施形態では、前記金属層の厚さは２ｎｍ～１０μｍである。
【0075】
１つの特定実施形態では、前記誘電体層の材質はＡｌＮ、ＢＮ、ＡｌＢＮ、ＡｌＰＮ、ＢＣＮ、高抵抗ＡｌＧａＮ、高抵抗ＧａＮのうちのいずれか１種を含むが、これらに限定されない。
【0076】
１つの特定実施形態では、前記誘電体層の厚さは０．５ｎｍ～１μｍである。
【0077】
１つの特定実施形態では、前記二次元材料層の材質はＢＮ、グラフェン、フッ化グラフェン、酸化グラフェン、黒リンのうちのいずれか１種を含むが、これらに限定されない。
【0078】
１つの特定実施形態では、前記二次元材料層の厚さは０．５ｎｍ～５００ｎｍである。
【0079】
１つの特定実施形態では、前記第３半導体はまた前記高抵抗材料を介して第２電極と電気的に分離され、又は、前記第６半導体はまた前記高抵抗材料を介してソース、ドレインと電気的に分離される。
【0080】
１つの特定実施形態では、前記第３半導体と第６半導体はｐ型半導体である。
【0081】
１つの特定実施形態では、前記第３半導体と第６半導体の材質はｐ型ワイドバンドギャップ半導体を含む。
【0082】
１つの特定実施形態では、前記ｐ型ワイドバンドギャップ半導体はｐ型ＩＩＩ族窒化物を含む。
【0083】
１つの特定実施形態では、前記ｐ型ＩＩＩ族窒化物はｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型ＩｎＮを含む。
【0084】
１つの特定実施形態では、前記ｐ型半導体はｐ型多結晶シリコン、ｐ型モルファスシリコン、ｐ型酸化物、ｐ型ダイヤモンド又はｐ型半導体重合体等を含む。
【0085】
１つの特定実施形態では、前記第１高抵抗材料及び第２高抵抗材料は高抵抗ＧａＮ、高抵抗ＡｌＧａＮ、高抵抗Ｇａ２Ｏ３、高抵抗ＩｎＧａＮ又は高抵抗ＩｎＮなどを含む。
【0086】
なお、本願の実施例によるリーク電流を低減可能なＩＩＩ族窒化物トランジスタでは、トランジスタ部分とダイオード部分は同一ウエハ上で作製されてもよく、個別のウエハ上にそれぞれ作製されてから、ボーディングによって垂直方向に集積されてもよく、ここでは、垂直方向における上層デバイス部分のｐ型半導体は全体の活性化により得られ、後でエッチングや不動態化により特定領域を残してもよくが、もちろん、ｐ型半導体は特定領域のエピタキシャル又は横方向エピタキシャルにより得られてもよい。
【0087】
以下、図面及び特定実施例を参照して該技術的解決手段、その実施プロセス及び原理などについてさらに詳細に説明し、特に断らない限り、本願の実施例に使用される堆積、エピタキシャル、エッチングなどのプロセスは全て当業者に公知のことであってもよい。
【0088】
実施例１
図１ａに示すように、ＩＩＩ族窒化物トランジスタの構造は、
基板上に順次積層された第１緩衝層、第１トレンチ層（すなわち、前述第１半導体、下同）１、第１バリア層（すなわち、前述第２半導体、下同）２、第１ｐ型層（すなわち、前述第３半導体、下同）３及び第１高抵抗層（すなわち、第１高抵抗材料又は第１高抵抗材料層、下同）、介在層（もちろん、介在層が設けられなくてもよい）、第２緩衝層、第２トレンチ層（すなわち、前述第４半導体、下同）４、第２バリア層（すなわち、前述第５半導体、下同）５、第２ｐ型層（すなわち、前述第６半導体、下同）６、及び第２高抵抗層（すなわち、第２高抵抗材料又は第２高抵抗材料層、下同）を含んでもよく、前記第１トレンチ層１と第１バリア層２は組み合わせられて第１ヘテロ接合を形成し、前記第１トレンチ層１と第１バリア層２との間に第１二次元電子ガス（２ＤＥＧ）が形成され、前記第２トレンチ層４と第２バリア層５は組み合わせられて第２ヘテロ接合を形成し、前記第２トレンチ層４と第２バリア層５との間に第２二次元電子ガス（２ＤＥＧ）が形成され、
前記第１バリア層２上には、陽極（すなわち、前述第１電極、下同）と陰極（すなわち、前述第２電極、下同）とが間隔を空けて設けられ、前記陰極と陽極は第１２ＤＥＧを介して電気的に接続され、前記第１ｐ型層上に第１ゲート（すなわち、図に示すｇゲート１、下同）がさらに設けられ、前記第１ゲートは陽極に電気的に接続され、前記第１ｐ型層を完全に覆い、前記第１ゲートは前記第１ｐ型層に電気的に接触し、前記第１ｐ型層と陰極はまた前記第１高抵抗層を介して電気的に分離され、
前記第２バリア層５上には、ソースとドレインとが間隔を空けて設けられ、前記ソースとドレインは第２２ＤＥＧを介して電気的に接続され、前記第２ｐ型層上に第２ゲート（図におけるゲート２）が設けられ、前記第２ｐ型層とソース、ドレインはまた第２高抵抗層を介して電気的に分離され、及び
前記第１ヘテロ接合と第２ヘテロ接合は前記第１高抵抗層と介在層を介して電気的に分離され、前記第１ゲートはさらにソースに電気的に接続され、前記陰極はさらにドレインに電気的に接続される。
図１ａに示すように、ＩＩＩ族窒化物トランジスタの構造は、
基板上に順次積層された第１緩衝層、第１トレンチ層（すなわち、前述第１半導体、下同）１、第１バリア層（すなわち、前述第２半導体、下同）２、第１ｐ型層（すなわち、前述第３半導体、下同）３及び第１高抵抗層（すなわち、第１高抵抗材料又は第１高抵抗材料層、下同）、介在層（もちろん、介在層が設けられなくてもよい）、第２緩衝層、第２トレンチ層（すなわち、前述第４半導体、下同）４、第２バリア層（すなわち、前述第５半導体、下同）５、第２ｐ型層（すなわち、前述第６半導体、下同）６、及び第２高抵抗層（すなわち、第２高抵抗材料又は第２高抵抗材料層、下同）を含んでもよく、前記第１トレンチ層１と第１バリア層２は組み合わせられて第１ヘテロ接合を形成し、前記第１トレンチ層１と第１バリア層２との間に第１二次元電子ガス（２ＤＥＧ）が形成され、前記第２トレンチ層４と第２バリア層５は組み合わせられて第２ヘテロ接合を形成し、前記第２トレンチ層４と第２バリア層５との間に第２二次元電子ガス（２ＤＥＧ）が形成され、
前記第１バリア層２上には、陽極（すなわち、前述第１電極、下同）と陰極（すなわち、前述第２電極、下同）とが間隔を空けて設けられ、前記陰極と陽極は第１２ＤＥＧを介して電気的に接続され、前記第１ｐ型層上に第１ゲート（すなわち、図に示すｇゲート１、下同）がさらに設けられ、前記第１ゲートは陽極に電気的に接続され、前記第１ｐ型層を完全に覆い、前記第１ゲートは前記第１ｐ型層に電気的に接触し、前記第１ｐ型層と陰極はまた前記第１高抵抗層を介して電気的に分離され、
前記第２バリア層５上には、ソースとドレインとが間隔を空けて設けられ、前記ソースとドレインは第２２ＤＥＧを介して電気的に接続され、前記第２ｐ型層上に第２ゲート（図におけるゲート２）が設けられ、前記第２ｐ型層とソース、ドレインはまた第２高抵抗層を介して電気的に分離され、及び
前記第１ヘテロ接合と第２ヘテロ接合は前記第１高抵抗層と介在層を介して電気的に分離され、前記第１ゲートはさらにソースに電気的に接続され、前記陰極はさらにドレインに電気的に接続される。
【0089】
なお、前記第１ヘテロ接合は陽極、陰極及び第１ゲートと組み合わせられてダイオードを形成し、前記第２ヘテロ接合はソース、ドレイン及び第２ゲートと組み合わせられてトランジスタを形成し、前記ＩＩＩ族窒化物トランジスタの構造の表面に不動態化層がさらに被覆されている。
【0090】
具体的には、前記介在層は金属層、誘電体層、二次元材料層のうちのいずれか１種であってもよく、前記金属層は単層金属層又は積層された多層金属層を含み、前記金属層の材質はＭｏ、Ｍｇ、Ａｌのうちのいずれか１種を含み、前記金属層の厚さは２ｎｍ～１０μｍである。
【0091】
具体的には、金属Ｍｇ層は、窒素ガス雰囲気で熱アニーリングされ、下層の材料と合金化されてもよく、熱アニーリングの温度は４００～８００℃、時間は５～１２０ｍｉｎとしてもよく、金属Ａｌ層は、酸素ガス雰囲気で熱アニーリングされ、酸化されてもよく、温度は室温～８００℃、時間は５～１２０ｍｉｎとしてもよく、もちろん、金属Ａｌ層はその後プラズマ処理を受けてもよく、プラズマ処理に使用されるプラズマはＮ２、Ｎ２Ｏ、ＮＨ３、ＮＯなどであってもよく、装置はＩＣＰ、ＲＩＥ、ＰＥＣＶＤなどであてもよく、金属Ａｌ層はその後紫外線オゾン処理を受けてもよく、処理時間は３０ｍｉｎ～３００ｍｉｎとしてもよく、ここで、介在層の金属は裏電極として機能してもよく、その一般的な用途には電圧印加や温度検知が含まれる。積層金属例えば（Ｍｇ／Ｍｏ／Ｍｇ等）によってデバイスの放熱能力を高めてもよい。
【0092】
具体的には、前記誘電体層の材質はＡｌＮ、ＢＮ、ＡｌＢＮ、ＡｌＰＮ、ＢＣＮ、高抵抗ＡｌＧａＮ、高抵抗ＧａＮのうちのいずれか１種を含み、前記誘電体層の厚さは０．５ｎｍ～１μｍであり、前記二次元材料層の材質はＢＮ、グラフェン、フッ化グラフェン、酸化グラフェン、黒リンのうちのいずれか１種を含み、前記二次元材料層の厚さは０．５ｎｍ～５００ｎｍである。
【0093】
【0094】
１）金属有機化合物化学気相堆積（ＭＯＣＶＤ）、分子ビームエピタキシャル（ＭＢＥ）や水素化物気相エピタキシャル（ＨＶＰＥ）などのエピタキシャル技術を用いて、図２ａに示すような基板／第１緩衝層／第１トレンチ層／第１バリア層／第１高抵抗層／第２緩衝層／第２トレンチ層／第２バリア層／第２高抵抗層の材料構造を成長させる。
【0095】
ここで、前記基板はシリコンウエハ、サファイアなどであってもよく、第１／第２トレンチ層の材質はＧａＮ又はＧａＡｓなどであってもよく、第１／第２バリア層の材質はＡｌＧａＮ又はＡｌＧａＡｓなどであってもよく、前記第１トレンチ層と第１バリア層との間に第１二次元電子ガスが形成され、第２トレンチ層と第２バリア層との間に第２二次元電子ガスが形成されている。第１／第２バリア層の導電性が劣り、例えばＡｌＧａＮの電気伝導率は１０Ω／ｍ又は１０Ω／ｍ以上であり、前記第１／第２高抵抗層は未活性化ｐ型ドープ層であり、材質がＭｇドープＧａＮとしてもよく、第１／第２高抵抗層の導電性が劣り、前記第１／第２緩衝層の材質は当業者にとって公知のものであってもよい。
【0096】
２）反応性イオンエッチング技術を用いて指定領域の第２緩衝層／第２トレンチ層／第２バリア層／第２高抵抗層の一部を除去し、第１高抵抗層を露出させ、図２ｂに示す材料構造を形成する。
【0097】
３）反応性イオンエッチング技術を用いてソース領域、ドレイン領域の第２高抵抗層及び陰極領域と陽極領域の第１高抵抗層を除去し、また、ソース領域、ドレイン領域／陰極領域及び陽極領域に位置する第１／第２バリア層の一部又は全部を除去してもよく、さらに第１／第２トレンチ層の一部をエッチングしてもよい。
【0098】
電子ビーム蒸発やスパッタリングなどの金属堆積技術を用いて、ソース領域、ドレイン領域、陰極領域、陽極領域に対応してソース、ドレイン、陰極及び陽極を作製し、アニーリング温度５００～１０００℃で高速アニーリング処理を０．１～１００ｍｉｎ行い、ソース、ドレイン、陰極及び陽極とこれらに接触する材料とでオーム接触を形成しながら、ソースとドレインを第２二次元電子ガスに電気的に接続し、第１二次元電子ガスを介して前記陰極と陽極を電気的に接続させ、図２ｃに示すような電極が形成されたデバイス構造を作製する。
【0099】
ここで、前記ソース／ドレイン／陰極／陽極の厚さは１０～１０００ｎｍであり、ソース／ドレイン／陰極／陽極の材質はＴｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ、Ｔｉ／Ａｌ／Ｃｒ／Ａｕ、Ｔｉ／Ａｌ／Ｐｔ／Ａｕ、Ｔｉ／Ａｌ／Ｍｏ／Ａｕ、Ｔｉ／Ａｌ／Ｐｄ／Ａｕのうちのいずれか１種であってもよく、なお、前記陽極と陰極は第１二次元電子ガスを介して電気的に接続される。
【0100】
４）ＰＥＣＶＤ、ＡＬＤ、ＬＰＣＶＤなどの薄膜堆積技術を用いて図２ｃに示すデバイス構造の表面に保護層を堆積し、保護層の厚さは１０～１０００ｎｍであり、保護層の材質はＳｉＯ２、ＡｌＮ、Ｓｉ３Ｎ４のうちのいずれか１種又は複数種の組み合わせを含んでもよいが、これらに限定されない。
【0101】
次に、反応性イオンエッチングやイオンビームエッチングなどのエッチング方法を用いて、保護層の一部を除去し、活性化対象の第１高抵抗層／第２高抵抗層の部分を露出させる。
【0102】
高速アニーリング炉やＭＯＣＶＤなどの高温装置を用いて、露出させた第１高抵抗層／第２高抵抗層についてｐ型材料をアニーリングして活性化し、第１高抵抗層／第２高抵抗層の対応する領域を第１ｐ型層／第２ｐ型層に転化し、ここで、アニーリング温度は３００～１０００℃であり、形成されたデバイス構造は図２ｄに示される。
【0103】
５）前記保護層を除去し、電子ビーム蒸発やスパッタリングなどの金属堆積技術を用いて、第１ｐ型層上に第１ゲート（図におけるゲート１）を作製し、第２ｐ型層上に第２ゲート（図におけるゲート２）を作製し、前記第１ゲートを陽極に電気的に接続し、前記第１ゲートを第１ｐ型層に電気的に接触し、前記第１ｐ型層を完全に被覆させる。
【0104】
ここで、前記第２ゲート及び第１ゲートの厚さは１０～１０００ｎｍであり、材質はＴｉ、Ａｌ、Ｎｉ、Ａｕ、Ｃｒ、Ｐｔ、Ｍｏ、Ｐｄのうちのいずれか１種又は２種以上の組み合わせであってもよく、通常、Ｎｉ／Ａｕを用い、形成されたデバイス構造は図２ｅに示される。
【0105】
６）ＰＥＣＶＤ、ＡＬＤ、ＬＰＣＶＤなどの薄膜堆積技術を用いて、図２ｅに示すデバイス構造の表面に不動態化層を堆積し、不動態化層の厚さは１０～１０００ｎｍであり、材質はＳｉＯ２、ＡｌＮ、Ａｌ２Ｏ３、Ｓｉ３Ｎ４のうちのいずれか１種又は複数種の組み合わせを含んでもいが、これらに限定されない。形成されたデバイス構造は図２ｆに示される。
【0106】
７）反応性イオンエッチングやイオンビームエッチングなどのエッチング方法を用いて、陽極の第２部分及びソースに対応する領域の不動態化層の一部を除去し、第１ゲート及びソースを露出させた後、電子ビーム蒸発やスパッタリングなどの金属堆積技術を用いて、相互接続金属電極を堆積し、前記相互接続金属電極を第１ゲート、ソースにそれぞれ電気的に接続する。
【0107】
ここで、前記相互接続金属電は、厚さが５００～３０００ｎｍであり、材質がＴｉ、Ａｌ、Ｎｉ、Ａｕ、Ｃｒ、Ｐｔ、Ｍｏ、Ｐｄ、Ｃｕのうちのいずれか１種又は２種以上の組み合わせを含み、通常、Ｃｕ又はＴｉ／Ａｌを用い、形成されたデバイス構造は図２ｇに示される。
【0108】
比較例１
比較例１はZhang, H. , and R. S. Balog . "Loss analysis during dead time and thermal study of galliumnitride devices." Applied Power Electronics Conference & Exposition IEEE, 2015.で開示された市販ＥＰＣデバイスであり、このデバイスのテスト結果は図５に示される
比較例１はZhang, H. , and R. S. Balog . "Loss analysis during dead time and thermal study of galliumnitride devices." Applied Power Electronics Conference & Exposition IEEE, 2015.で開示された市販ＥＰＣデバイスであり、このデバイスのテスト結果は図５に示される
【0109】
比較例２
該図は本課題チームによるｐ－ＧａＮゲートトランジスタのテストデータであり、比較例２は「▲ハオ▼ 栄暉．新型増強型ｐ－ＧａＮゲートＨＥＭＴパワースイッチデバイスの研究［Ｄ］．南京理工大学，２０１９．」で開示されたｐ－ＧａＮゲートトランジスタであり、そのテスト結果は図６に示される。
該図は本課題チームによるｐ－ＧａＮゲートトランジスタのテストデータであり、比較例２は「▲ハオ▼ 栄暉．新型増強型ｐ－ＧａＮゲートＨＥＭＴパワースイッチデバイスの研究［Ｄ］．南京理工大学，２０１９．」で開示されたｐ－ＧａＮゲートトランジスタであり、そのテスト結果は図６に示される。
【0110】
実施例２
該実施例によるＩＩＩ族窒化物トランジスタ構造の構造は図３に示され、該実施例によるＩＩＩ族窒化物トランジスタ構造は、実施例１のトランジスタと比較して、第１ヘテロ接合が陽極、陰極、第１ゲートと組み合わせられて形成したダイオード部分は第２ヘテロ接合がソース、ドレイン及び第２ゲートと組み合わせられて形成したトランジスタの位置と異なる点が相違し、該実施例によるＩＩＩ族窒化物トランジスタ構造の製造方法は実施例１とほぼ同様である。
該実施例によるＩＩＩ族窒化物トランジスタ構造の構造は図３に示され、該実施例によるＩＩＩ族窒化物トランジスタ構造は、実施例１のトランジスタと比較して、第１ヘテロ接合が陽極、陰極、第１ゲートと組み合わせられて形成したダイオード部分は第２ヘテロ接合がソース、ドレイン及び第２ゲートと組み合わせられて形成したトランジスタの位置と異なる点が相違し、該実施例によるＩＩＩ族窒化物トランジスタ構造の製造方法は実施例１とほぼ同様である。
【0111】
実施例３
該実施例によるＩＩＩ族窒化物トランジスタ構造の構造は図４に示され、実施例１のＩＩＩ族窒化物トランジスタと比較して、第２緩衝層は高抵抗材料を採用してもよい点が相違し、該実施例によるＩＩＩ族窒化物トランジスタ構造の製造方法は実施例１とほぼ同様である。
該実施例によるＩＩＩ族窒化物トランジスタ構造の構造は図４に示され、実施例１のＩＩＩ族窒化物トランジスタと比較して、第２緩衝層は高抵抗材料を採用してもよい点が相違し、該実施例によるＩＩＩ族窒化物トランジスタ構造の製造方法は実施例１とほぼ同様である。
【0112】
実施例４
該実施例によるＩＩＩ族窒化物トランジスタ構造の構造は図７に示され、ＩＩＩ族窒化物トランジスタ構造は、第１基板上に順次積層された第１緩衝層、第１トレンチ層、第１バリア層、第１ｐ型層と第１高抵抗層、不動態化層、第２ｐ型層と第２高抵抗層、第２バリア層、第２トレンチ層、第２緩衝層、第２基板を含み、前記第１トレンチ層と第１バリア層は組み合わせられて第１ヘテロ接合を形成し、前記第１トレンチ層と第１バリア層との間に第１二次元電子ガス（２ＤＥＧ）が形成され、前記第２トレンチ層と第２バリア層は組み合わせられて第２ヘテロ接合を形成し、前記第２トレンチ層と第２バリア層との間に第２二次元電子ガス（２ＤＥＧ）が形成されている。
該実施例によるＩＩＩ族窒化物トランジスタ構造の構造は図７に示され、ＩＩＩ族窒化物トランジスタ構造は、第１基板上に順次積層された第１緩衝層、第１トレンチ層、第１バリア層、第１ｐ型層と第１高抵抗層、不動態化層、第２ｐ型層と第２高抵抗層、第２バリア層、第２トレンチ層、第２緩衝層、第２基板を含み、前記第１トレンチ層と第１バリア層は組み合わせられて第１ヘテロ接合を形成し、前記第１トレンチ層と第１バリア層との間に第１二次元電子ガス（２ＤＥＧ）が形成され、前記第２トレンチ層と第２バリア層は組み合わせられて第２ヘテロ接合を形成し、前記第２トレンチ層と第２バリア層との間に第２二次元電子ガス（２ＤＥＧ）が形成されている。
【0113】
前記第２バリア層には、陽極（すなわち、前述第１電極、下同）と陰極（すなわち、前述第２電極、下同）が間隔を空けて設けられ、前記陰極と陽極は第２２ＤＥＧを介して電気的に接続され、前記第２ｐ型層には第２ゲート（すなわち、図におけるゲート２、下同）がさらに設けられ、前記第２ゲートは陽極に電気的に接続され、前記第２ｐ型層を完全に覆い、前記第２ゲートは前記第２ｐ型層に電気的に接触され、さらに、前記第２ｐ型層と陰極は前記第２高抵抗層を介して電気的に分離される。
【0114】
前記第１バリア層にはソースとドレインが間隔を空けて設けられ、前記ソースとドレインは第１２ＤＥＧを介して電気的に接続され、前記第１ｐ型層に第１ゲート（図におけるゲート１）が設けられ、さらに、前記第１ｐ型層とソース、ドレインとは第１高抵抗層を介して電気的に分離される。
【0115】
また、前記第２ゲートとソース、前記陰極とドレインは相互接続金属を介して電気的に接続される。
【0116】
なお、前記第２ヘテロ接合は陽極、陰極、第２ゲートと組み合わせられてダイオードを形成し、前記第１ヘテロ接合はソース、ドレイン及び第１ゲートと組み合わせられてトランジスタを形成する。
【0117】
実施例５
該実施例によるＩＩＩ族窒化物トランジスタ構造の構造は図８に示され、実施例１のＩＩＩ族窒化物トランジスタの構造とほぼ同様であり、両方の相違点としては、上層に位置するダイオード又はトランジスタの第１高抵抗層又は第２高抵抗層内に複数のＰ型層が間隔を空けて設けられ、この複数のＰ型層の材質はこれらを含むトランジスタ又はダイオードの第１又は第２Ｐ型層の材質と同じであってもよく、この複数のＰ型層の体積及び間隔は全て第１ゲート又は第２ゲートから離れるに従って減少する。
該実施例によるＩＩＩ族窒化物トランジスタ構造の構造は図８に示され、実施例１のＩＩＩ族窒化物トランジスタの構造とほぼ同様であり、両方の相違点としては、上層に位置するダイオード又はトランジスタの第１高抵抗層又は第２高抵抗層内に複数のＰ型層が間隔を空けて設けられ、この複数のＰ型層の材質はこれらを含むトランジスタ又はダイオードの第１又は第２Ｐ型層の材質と同じであってもよく、この複数のＰ型層の体積及び間隔は全て第１ゲート又は第２ゲートから離れるに従って減少する。
【0118】
例えば、本実施例では、前記ｐ型層はｐ－ＧａＮであり、ここで、複数のｐ－ＧａＮの間の間隔はＨプラズマ不動態化処理を採用し、Ｈプラズマの拡散はガウス分布に合致する。
【0119】
【数1】
【0120】
ただし、Ｃは濃度、ｘは間隔のサイズ、ＱはＨの含有量、Ｌは拡散幅である。
【0121】
本発明者らは、研究した結果、複数のｐ－ＧａＮの間の間隔が第１ゲート又は第２ゲートから離れるに従って減少することによって、拡散方式を利用して複数のｐ型層に濃度勾配を生じさせることを見出し、図９から分かるように、複数のｐ－ＧａＮが特定の間隔を空けて設けられることによって、ｐ型層の濃度分布を効果的に調整することができ、図１０から分かるように、複数のｐ－ＧａＮが特定の間隔を空けて設けられ、かつ、その濃度が所定の形態で分布する場合、ＩＩＩ族窒化物トランジスタの電界強度が徐々に低下しているが、プラットフォーム特性を保持し、このため、高電圧に耐えられる。
【0122】
本願の実施例によるＩＩＩ族窒化物トランジスタ構造では、ダイオードとトライオードが基板に垂直な方向に集積されることによって、ＩＩＩ族窒化物トランジスタのウエハに占める面積がより小さくなり、デバイスの小型化に有利である。また、デバイスの全体構造に直接成長及びプロセス互換性などの特徴があり、デバイスの複雑さ及び製造コストが効果的に低下する。さらに、本願の実施例によるＩＩＩ族窒化物トランジスタ構造は、デバイスのリーク電流を効果的に削減させ、消費電力を低下させ、デバイスの信頼性や安定性を向上させることができる。
【0123】
（付記）
（付記１）
リーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造であって、
高抵抗材料及び／又は介在層を介して電気的に分離される、積層された第１ヘテロ接合と第２ヘテロ接合と、
前記第１ヘテロ接合と組み合わせられる第１電極、第２電極及び第１ゲートであって、前記第１電極と第２電極が第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続されるとともに、前記第１ゲートと第１ヘテロ接合との間に第３半導体が設けられ、前記第３半導体がその下方に位置する前記第１二次元電子ガスの一部を空乏化し、前記第１ゲートがさらに第１電極に電気的に接続される第１電極、第２電極及び第１ゲートと、
前記第２ヘテロ接合と組み合わせられるソース、ドレイン及び第２ゲートであって、前記ソースとドレインが第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記ソースとドレインがさらに前記第１ゲートと第２電極にそれぞれ電気的に接続されるとともに、前記第２ゲートと第２ヘテロ接合との間に第６半導体が設けられ、前記第６半導体がその下方に位置する前記第２二次元電子ガスの一部を空乏化するソース、ドレイン及び第２ゲートと、を含むことを特徴とするＩＩＩ族窒化物トランジスタ構造。
（付記１）
リーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造であって、
高抵抗材料及び／又は介在層を介して電気的に分離される、積層された第１ヘテロ接合と第２ヘテロ接合と、
前記第１ヘテロ接合と組み合わせられる第１電極、第２電極及び第１ゲートであって、前記第１電極と第２電極が第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続されるとともに、前記第１ゲートと第１ヘテロ接合との間に第３半導体が設けられ、前記第３半導体がその下方に位置する前記第１二次元電子ガスの一部を空乏化し、前記第１ゲートがさらに第１電極に電気的に接続される第１電極、第２電極及び第１ゲートと、
前記第２ヘテロ接合と組み合わせられるソース、ドレイン及び第２ゲートであって、前記ソースとドレインが第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記ソースとドレインがさらに前記第１ゲートと第２電極にそれぞれ電気的に接続されるとともに、前記第２ゲートと第２ヘテロ接合との間に第６半導体が設けられ、前記第６半導体がその下方に位置する前記第２二次元電子ガスの一部を空乏化するソース、ドレイン及び第２ゲートと、を含むことを特徴とするＩＩＩ族窒化物トランジスタ構造。
【0124】
（付記２）
所定の方向に順次成長させて成形された第１半導体、第２半導体、高抵抗材料層又は介在層、第４半導体、第５半導体を含み、
所定の方向に順次成長させて形成された第４半導体、第５半導体、高抵抗材料層又は介在層、第１半導体、第２半導体を含み、
所定の方向に順次成長させて形成された第１半導体、第２半導体、高抵抗材料層、介在層、第４半導体、第５半導体を含み、又は
所定の方向に順次成長させて形成された第４半導体、第５半導体、高抵抗材料層、介在層、第１半導体、第２半導体を含み、
前記第１半導体と第２半導体は組み合わせられて第１ヘテロ接合を形成し、前記第４半導体と第５半導体は組み合わせられて第２ヘテロ接合を形成することを特徴とする付記１に記載のＩＩＩ族窒化物トランジスタ構造。
所定の方向に順次成長させて成形された第１半導体、第２半導体、高抵抗材料層又は介在層、第４半導体、第５半導体を含み、
所定の方向に順次成長させて形成された第４半導体、第５半導体、高抵抗材料層又は介在層、第１半導体、第２半導体を含み、
所定の方向に順次成長させて形成された第１半導体、第２半導体、高抵抗材料層、介在層、第４半導体、第５半導体を含み、又は
所定の方向に順次成長させて形成された第４半導体、第５半導体、高抵抗材料層、介在層、第１半導体、第２半導体を含み、
前記第１半導体と第２半導体は組み合わせられて第１ヘテロ接合を形成し、前記第４半導体と第５半導体は組み合わせられて第２ヘテロ接合を形成することを特徴とする付記１に記載のＩＩＩ族窒化物トランジスタ構造。
【0125】
（付記３）
前記高抵抗材料層は連続した第３半導体層の第１領域が転化したものであり、前記第３半導体は前記第３半導体層の第２領域内に分布しており、又は、
前記第３半導体は連続した高抵抗材料層の第２領域が転化したものであり、前記高抵抗材料は前記高抵抗材料層の第１領域内に分布していることを特徴とする付記２に記載のＩＩＩ族窒化物トランジスタ構造。
前記高抵抗材料層は連続した第３半導体層の第１領域が転化したものであり、前記第３半導体は前記第３半導体層の第２領域内に分布しており、又は、
前記第３半導体は連続した高抵抗材料層の第２領域が転化したものであり、前記高抵抗材料は前記高抵抗材料層の第１領域内に分布していることを特徴とする付記２に記載のＩＩＩ族窒化物トランジスタ構造。
【0126】
（付記４）
前記第３半導体はｐ型半導体であり、好ましくは、前記第３半導体の材質はｐ型ワイドバンドギャップ半導体を含み、より好ましくは、前記ｐ型ワイドバンドギャップ半導体はｐ型ＩＩＩ族窒化物を含み、より好ましくは、前記ｐ型ＩＩＩ族窒化物はｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型ＩｎＮを含み、好ましくは、前記ｐ型半導体はｐ型多結晶シリコン、ｐ型モルファスシリコン、ｐ型酸化物、ｐ型ダイヤモンド又はｐ型半導体重合体を含み、より好ましくは、前記第３半導体は間隔を空けて設けられた複数の長尺状ｐ型半導体を含み、この複数の長尺状ｐ型半導体はアレイ状に分布しており、
好ましくは、前記第３半導体のドープ濃度は１０１６～１０２０ｃｍ－３であり、好ましくは、前記第３半導体の厚さは１０ｎｍ～５００ｎｍであり、
好ましくは、前記高抵抗材料は高抵抗ＧａＮ、高抵抗ＡｌＧａＮ、高抵抗Ｇａ２Ｏ３、高抵抗ＩｎＧａＮ又は高抵抗ＩｎＮを含むことを特徴とする付記２又は３に記載のＩＩＩ族窒化物トランジスタ構造。
前記第３半導体はｐ型半導体であり、好ましくは、前記第３半導体の材質はｐ型ワイドバンドギャップ半導体を含み、より好ましくは、前記ｐ型ワイドバンドギャップ半導体はｐ型ＩＩＩ族窒化物を含み、より好ましくは、前記ｐ型ＩＩＩ族窒化物はｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型ＩｎＮを含み、好ましくは、前記ｐ型半導体はｐ型多結晶シリコン、ｐ型モルファスシリコン、ｐ型酸化物、ｐ型ダイヤモンド又はｐ型半導体重合体を含み、より好ましくは、前記第３半導体は間隔を空けて設けられた複数の長尺状ｐ型半導体を含み、この複数の長尺状ｐ型半導体はアレイ状に分布しており、
好ましくは、前記第３半導体のドープ濃度は１０１６～１０２０ｃｍ－３であり、好ましくは、前記第３半導体の厚さは１０ｎｍ～５００ｎｍであり、
好ましくは、前記高抵抗材料は高抵抗ＧａＮ、高抵抗ＡｌＧａＮ、高抵抗Ｇａ２Ｏ３、高抵抗ＩｎＧａＮ又は高抵抗ＩｎＮを含むことを特徴とする付記２又は３に記載のＩＩＩ族窒化物トランジスタ構造。
【0127】
（付記５）
前記高抵抗材料層は連続した第６半導体層の第３領域が転化したものであり、前記第６半導体は前記第６半導体層の第４領域内に分布しており、又は、
前記第６半導体は連続した高抵抗材料層の第４領域が転化したものであり、前記高抵抗材料は前記高抵抗材料層の第３領域内に分布していることを特徴とする付記２に記載のＩＩＩ族窒化物トランジスタ構造。
前記高抵抗材料層は連続した第６半導体層の第３領域が転化したものであり、前記第６半導体は前記第６半導体層の第４領域内に分布しており、又は、
前記第６半導体は連続した高抵抗材料層の第４領域が転化したものであり、前記高抵抗材料は前記高抵抗材料層の第３領域内に分布していることを特徴とする付記２に記載のＩＩＩ族窒化物トランジスタ構造。
【0128】
（付記６）
前記第６半導体はｐ型半導体であり、好ましくは、前記第６半導体の材質はｐ型ワイドバンドギャップ半導体を含み、より好ましくは、前記ｐ型ワイドバンドギャップ半導体はｐ型ＩＩＩ族窒化物を含み、より好ましくは、前記ｐ型ＩＩＩ族窒化物はｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型ＩｎＮを含み、好ましくは、前記ｐ型半導体はｐ型多結晶シリコン、ｐ型モルファスシリコン、ｐ型酸化物、ｐ型ダイヤモンド又はｐ型半導体重合体を含み、
好ましくは、前記高抵抗材料は高抵抗ＧａＮ、高抵抗ＡｌＧａＮ、高抵抗Ｇａ２Ｏ３、高抵抗ＩｎＧａＮ又は高抵抗ＩｎＮを含むことを特徴とする付記５に記載のＩＩＩ族窒化物トランジスタ構造。
前記第６半導体はｐ型半導体であり、好ましくは、前記第６半導体の材質はｐ型ワイドバンドギャップ半導体を含み、より好ましくは、前記ｐ型ワイドバンドギャップ半導体はｐ型ＩＩＩ族窒化物を含み、より好ましくは、前記ｐ型ＩＩＩ族窒化物はｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型ＩｎＮを含み、好ましくは、前記ｐ型半導体はｐ型多結晶シリコン、ｐ型モルファスシリコン、ｐ型酸化物、ｐ型ダイヤモンド又はｐ型半導体重合体を含み、
好ましくは、前記高抵抗材料は高抵抗ＧａＮ、高抵抗ＡｌＧａＮ、高抵抗Ｇａ２Ｏ３、高抵抗ＩｎＧａＮ又は高抵抗ＩｎＮを含むことを特徴とする付記５に記載のＩＩＩ族窒化物トランジスタ構造。
【0129】
（付記７）
前記高抵抗材料層は前記第３半導体と第２電極との間に分布しており、前記第３半導体はさらに前記高抵抗材料を介して第２電極と電気的に分離され、又は、
前記高抵抗材料層は前記第６半導体とソース、ドレインとの間に分布しており、前記第６半導体はさらに前記高抵抗材料を介してソース、ドレインと電気的に分離され、及び／又は、
前記介在層は金属層、誘電体層、二次元材料層のうちのいずれか１種を含み、
好ましくは、前記金属層は単層金属層又は積層された多層金属層を含み、前記金属層の材質はＭｏ、Ｍｇ、Ａｌのうちのいずれか１種を含み、好ましくは、前記金属層の厚さは２ｎｍ～１０μｍであり、
好ましくは、前記誘電体層の材質はＡｌＮ、ＢＮ、ＡｌＢＮ、ＡｌＰＮ、ＢＣＮ、高抵抗ＡｌＧａＮ、高抵抗ＧａＮのうちのいずれか１種を含み、好ましくは、前記誘電体層の厚さは０．５ｎｍ～１μｍであり、
好ましくは、前記二次元材料層の材質はＢＮ、グラフェン、フッ化グラフェン、酸化グラフェン、黒リンのうちのいずれか１種を含み、好ましくは、前記二次元材料層の厚さは０．５ｎｍ～５００ｎｍであることを特徴とする付記２に記載のＩＩＩ族窒化物トランジスタ構造。
前記高抵抗材料層は前記第３半導体と第２電極との間に分布しており、前記第３半導体はさらに前記高抵抗材料を介して第２電極と電気的に分離され、又は、
前記高抵抗材料層は前記第６半導体とソース、ドレインとの間に分布しており、前記第６半導体はさらに前記高抵抗材料を介してソース、ドレインと電気的に分離され、及び／又は、
前記介在層は金属層、誘電体層、二次元材料層のうちのいずれか１種を含み、
好ましくは、前記金属層は単層金属層又は積層された多層金属層を含み、前記金属層の材質はＭｏ、Ｍｇ、Ａｌのうちのいずれか１種を含み、好ましくは、前記金属層の厚さは２ｎｍ～１０μｍであり、
好ましくは、前記誘電体層の材質はＡｌＮ、ＢＮ、ＡｌＢＮ、ＡｌＰＮ、ＢＣＮ、高抵抗ＡｌＧａＮ、高抵抗ＧａＮのうちのいずれか１種を含み、好ましくは、前記誘電体層の厚さは０．５ｎｍ～１μｍであり、
好ましくは、前記二次元材料層の材質はＢＮ、グラフェン、フッ化グラフェン、酸化グラフェン、黒リンのうちのいずれか１種を含み、好ましくは、前記二次元材料層の厚さは０．５ｎｍ～５００ｎｍであることを特徴とする付記２に記載のＩＩＩ族窒化物トランジスタ構造。
【0130】
（付記８）
前記第２ヘテロ接合上に絶縁誘電体層がさらに設けられ、前記ソース、ドレインは前記絶縁誘電体層上に設けられ、
好ましくは、前記絶縁誘電体層の厚さは１～１０００ｎｍであり、好ましくは、前記絶縁誘電体層の材質はＳｉＯ２、ＡｌＮ、Ｓｉ３Ｎ４のうちのいずれか１種又は２種以上の組み合わせを含み、
好ましくは、前記第６半導体上に二次元材料がさらに設けられ、前記ソース及びドレインは前記二次元材料上に設けられ、
好ましくは、前記第３半導体上に二次元材料が設けられ、
好ましくは、前記二次元材料の層数は１～１００層であり、好ましくは、前記二次元材料は単一種類の二次元材料又は二次元材料ヘテロ接合であり、好ましくは、前記二次元材料はグラフェン、ＭｏＳ２、ＷＳ２のうちのいずれか１種又は２種以上の組み合わせを含むことを特徴とする付記２に記載のＩＩＩ族窒化物トランジスタ構造。
前記第２ヘテロ接合上に絶縁誘電体層がさらに設けられ、前記ソース、ドレインは前記絶縁誘電体層上に設けられ、
好ましくは、前記絶縁誘電体層の厚さは１～１０００ｎｍであり、好ましくは、前記絶縁誘電体層の材質はＳｉＯ２、ＡｌＮ、Ｓｉ３Ｎ４のうちのいずれか１種又は２種以上の組み合わせを含み、
好ましくは、前記第６半導体上に二次元材料がさらに設けられ、前記ソース及びドレインは前記二次元材料上に設けられ、
好ましくは、前記第３半導体上に二次元材料が設けられ、
好ましくは、前記二次元材料の層数は１～１００層であり、好ましくは、前記二次元材料は単一種類の二次元材料又は二次元材料ヘテロ接合であり、好ましくは、前記二次元材料はグラフェン、ＭｏＳ２、ＷＳ２のうちのいずれか１種又は２種以上の組み合わせを含むことを特徴とする付記２に記載のＩＩＩ族窒化物トランジスタ構造。
【0131】
（付記９）
前記第１半導体と第２半導体との間及び／又は第４半導体と第５半導体との間に第７半導体がさらに設けられ、
好ましくは、前記第１半導体、第２半導体、第４半導体及び第５半導体の材質は全てＩＩＩ－Ｖ族化合物から選ばれ、好ましくは、前記第１半導体及び第４半導体の材質はＧａＮ又はＧａＡｓを含み、好ましくは、前記第２半導体及び第５半導体の材質はＡｌＧａＮ又はＡｌＧａＡｓを含み、好ましくは、前記第７半導体の材質はＡｌＮを含むことを特徴とする付記２に記載のＩＩＩ族窒化物トランジスタ構造。
前記第１半導体と第２半導体との間及び／又は第４半導体と第５半導体との間に第７半導体がさらに設けられ、
好ましくは、前記第１半導体、第２半導体、第４半導体及び第５半導体の材質は全てＩＩＩ－Ｖ族化合物から選ばれ、好ましくは、前記第１半導体及び第４半導体の材質はＧａＮ又はＧａＡｓを含み、好ましくは、前記第２半導体及び第５半導体の材質はＡｌＧａＮ又はＡｌＧａＡｓを含み、好ましくは、前記第７半導体の材質はＡｌＮを含むことを特徴とする付記２に記載のＩＩＩ族窒化物トランジスタ構造。
【0132】
（付記１０）
リーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製方法であって、
所定の方向に積層された第１ヘテロ接合、高抵抗材料及び／又は介在層と第２ヘテロ接合を作製するステップであって、前記第１ヘテロ接合と第２ヘテロ接合は前記高抵抗材料及び／又は介在層を介して電気的に分離されるステップと、
第１ヘテロ接合と組み合わせられる第１電極、第２電極、第１ゲート及び第３半導体を作製するステップであって、前記第１電極と第２電極は前記第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続され、前記第３半導体は前記第１ゲートと第１ヘテロ接合との間に設けられ、前記第１ゲートはさらに第１電極に電気的に接続され、前記第３半導体はその下方に位置する前記第１二次元電子ガスの一部を空乏化するステップと、
第２ヘテロ接合と組み合わせられるソース、ドレイン、第２ゲート及び第６半導体を作製するステップであって、前記ソースとドレインは前記第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記第６半導体は前記第２ゲートと第２ヘテロ接合との間に設けられ、前記第６半導体はその下方に位置する前記第２二次元電子ガスの一部を空乏化するステップと、
前記第１ゲートとソースを電気的に接続し、前記第２電極とドレインを電気的に接続するステップと、を含むことを特徴とする作製方法。
リーク電流を低減可能なＩＩＩ族窒化物トランジスタ構造の作製方法であって、
所定の方向に積層された第１ヘテロ接合、高抵抗材料及び／又は介在層と第２ヘテロ接合を作製するステップであって、前記第１ヘテロ接合と第２ヘテロ接合は前記高抵抗材料及び／又は介在層を介して電気的に分離されるステップと、
第１ヘテロ接合と組み合わせられる第１電極、第２電極、第１ゲート及び第３半導体を作製するステップであって、前記第１電極と第２電極は前記第１ヘテロ接合内の第１二次元電子ガスを介して電気的に接続され、前記第３半導体は前記第１ゲートと第１ヘテロ接合との間に設けられ、前記第１ゲートはさらに第１電極に電気的に接続され、前記第３半導体はその下方に位置する前記第１二次元電子ガスの一部を空乏化するステップと、
第２ヘテロ接合と組み合わせられるソース、ドレイン、第２ゲート及び第６半導体を作製するステップであって、前記ソースとドレインは前記第２ヘテロ接合内の第２二次元電子ガスを介して電気的に接続され、前記第６半導体は前記第２ゲートと第２ヘテロ接合との間に設けられ、前記第６半導体はその下方に位置する前記第２二次元電子ガスの一部を空乏化するステップと、
前記第１ゲートとソースを電気的に接続し、前記第２電極とドレインを電気的に接続するステップと、を含むことを特徴とする作製方法。
【0133】
（付記１１）
具体的には、
所定の方向に順次成長させて積層された第１半導体、第２半導体、高抵抗材料層又は介在層、第４半導体、第５半導体を含み、
所定の方向に順次成長させて積層された第４半導体、第５半導体、高抵抗材料層又は介在層、第１半導体、第２半導体を含み、
所定の方向に順次成長させて積層された第１半導体、第２半導体、高抵抗材料層、介在層、第４半導体、第５半導体を含み、又は
所定の方向に順次成長させて積層された第４半導体、第５半導体、高抵抗材料層、介在層、第１半導体、第２半導体を含み、
前記第１半導体と第２半導体は組み合わせられて第１ヘテロ接合を形成し、前記第４半導体と第５半導体は組み合わせられて第２ヘテロ接合を形成することを特徴とする付記１０に記載の作製方法。
具体的には、
所定の方向に順次成長させて積層された第１半導体、第２半導体、高抵抗材料層又は介在層、第４半導体、第５半導体を含み、
所定の方向に順次成長させて積層された第４半導体、第５半導体、高抵抗材料層又は介在層、第１半導体、第２半導体を含み、
所定の方向に順次成長させて積層された第１半導体、第２半導体、高抵抗材料層、介在層、第４半導体、第５半導体を含み、又は
所定の方向に順次成長させて積層された第４半導体、第５半導体、高抵抗材料層、介在層、第１半導体、第２半導体を含み、
前記第１半導体と第２半導体は組み合わせられて第１ヘテロ接合を形成し、前記第４半導体と第５半導体は組み合わせられて第２ヘテロ接合を形成することを特徴とする付記１０に記載の作製方法。
【0134】
（付記１２）
具体的には、第１領域と第２領域を含む連続した第３半導体層を前記第２半導体上に形成し、前記第１領域を転化処理して前記高抵抗材料層を形成するステップ、又は、第１領域と第２領域を含む連続した高抵抗材料層を前記第２半導体上に形成し、前記第２領域を転化処理して前記第３半導体を形成するステップを含むことを特徴とする付記１１に記載の作製方法。
具体的には、第１領域と第２領域を含む連続した第３半導体層を前記第２半導体上に形成し、前記第１領域を転化処理して前記高抵抗材料層を形成するステップ、又は、第１領域と第２領域を含む連続した高抵抗材料層を前記第２半導体上に形成し、前記第２領域を転化処理して前記第３半導体を形成するステップを含むことを特徴とする付記１１に記載の作製方法。
【0135】
（付記１３）
具体的には、第３領域と第４領域を含む連続した第６半導体層を前記第５半導体上に形成し、前記第３領域を転化処理して前記高抵抗材料層を形成するステップ、又は、第３領域と第４領域を含む連続した高抵抗材料層を前記第５半導体上に形成し、前記第４領域を転化処理して前記第６半導体を形成するステップを含むことを特徴とする付記１１に記載の作製方法。
具体的には、第３領域と第４領域を含む連続した第６半導体層を前記第５半導体上に形成し、前記第３領域を転化処理して前記高抵抗材料層を形成するステップ、又は、第３領域と第４領域を含む連続した高抵抗材料層を前記第５半導体上に形成し、前記第４領域を転化処理して前記第６半導体を形成するステップを含むことを特徴とする付記１１に記載の作製方法。
【0136】
（付記１４）
前記転化処理を行う方法は、Ｈイオン注入、Ｈプラズマ処理、Ｈドープアニーリング、Ｎイオン注入、Ｆイオン注入、Ａｒイオン注入、Ｆｅイオン注入、Ｏプラズマ処理、熱酸化のうちのいずれか１種又は複数種の組み合わせを含み、及び／又は
前記第３半導体をパターン化処理して、前記第３半導体を長尺状アレイ構造に加工するステップをさらに含み、及び／又は、
前記第２半導体の特定領域に前記第３半導体及び高抵抗材料層をエピタキシャル成長させるステップ、又は、前記第５半導体の所定領域に前記第６半導体及び高抵抗材料層をエピタキシャル成長させるステップをさらに含み、
好ましくは、前記高抵抗材料層上に介在層を形成した後、前記介在層上に第１ヘテロ接合又は第２ヘテロ接合を作製するステップをさらに含み、及び／又は、
前記介在層は金属層、誘電体層、二次元材料層のうちのいずれか１種を含み、
好ましくは、前記金属層は単層金属層又は積層された多層金属層を含み、前記金属層の材質はＭｏ、Ｍｇ、Ａｌのうちのいずれか１種を含み、好ましくは、前記金属層の厚さは２ｎｍ～１０μｍであり、
好ましくは、前記誘電体層の材質はＡｌＮ、ＢＮ、ＡｌＢＮ、ＡｌＰＮ、ＢＣＮ、高抵抗ＡｌＧａＮ、高抵抗ＧａＮのうちのいずれか１種を含み、好ましくは、前記誘電体層の厚さは０．５ｎｍ～１μｍであり、
好ましくは、前記二次元材料層の材質はＢＮ、グラフェン、フッ化グラフェン、酸化グラフェン、黒リンのうちのいずれか１種を含み、好ましくは、前記二次元材料層の厚さは０．５ｎｍ～５００ｎｍであることを特徴とする付記１２又は１３に記載の作製方法。
前記転化処理を行う方法は、Ｈイオン注入、Ｈプラズマ処理、Ｈドープアニーリング、Ｎイオン注入、Ｆイオン注入、Ａｒイオン注入、Ｆｅイオン注入、Ｏプラズマ処理、熱酸化のうちのいずれか１種又は複数種の組み合わせを含み、及び／又は
前記第３半導体をパターン化処理して、前記第３半導体を長尺状アレイ構造に加工するステップをさらに含み、及び／又は、
前記第２半導体の特定領域に前記第３半導体及び高抵抗材料層をエピタキシャル成長させるステップ、又は、前記第５半導体の所定領域に前記第６半導体及び高抵抗材料層をエピタキシャル成長させるステップをさらに含み、
好ましくは、前記高抵抗材料層上に介在層を形成した後、前記介在層上に第１ヘテロ接合又は第２ヘテロ接合を作製するステップをさらに含み、及び／又は、
前記介在層は金属層、誘電体層、二次元材料層のうちのいずれか１種を含み、
好ましくは、前記金属層は単層金属層又は積層された多層金属層を含み、前記金属層の材質はＭｏ、Ｍｇ、Ａｌのうちのいずれか１種を含み、好ましくは、前記金属層の厚さは２ｎｍ～１０μｍであり、
好ましくは、前記誘電体層の材質はＡｌＮ、ＢＮ、ＡｌＢＮ、ＡｌＰＮ、ＢＣＮ、高抵抗ＡｌＧａＮ、高抵抗ＧａＮのうちのいずれか１種を含み、好ましくは、前記誘電体層の厚さは０．５ｎｍ～１μｍであり、
好ましくは、前記二次元材料層の材質はＢＮ、グラフェン、フッ化グラフェン、酸化グラフェン、黒リンのうちのいずれか１種を含み、好ましくは、前記二次元材料層の厚さは０．５ｎｍ～５００ｎｍであることを特徴とする付記１２又は１３に記載の作製方法。
【0137】
（付記１５）
前記第３半導体はまた前記高抵抗材料を介して第２電極と電気的に分離され、又は、前記第６半導体はまた前記高抵抗材料を介してソース、ドレインと電気的に分離され、及び／又は、前記第３半導体と第６半導体はｐ型半導体であり、好ましくは、前記第３半導体と第６半導体の材質はｐ型ワイドバンドギャップ半導体を含み、より好ましくは、前記ｐ型ワイドバンドギャップ半導体はｐ型ＩＩＩ族窒化物を含み、より好ましくは、前記ｐ型ＩＩＩ族窒化物はｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型ＩｎＮを含み、好ましくは、前記ｐ型半導体はｐ型多結晶シリコン、ｐ型モルファスシリコン、ｐ型酸化物、ｐ型ダイヤモンド又はｐ型半導体重合体を含み、
好ましくは、前記第１高抵抗材料及び第２高抵抗材料は高抵抗ＧａＮ、高抵抗ＡｌＧａＮ、高抵抗Ｇａ２Ｏ３、高抵抗ＩｎＧａＮ又は高抵抗ＩｎＮを含むことを特徴とする付記１１に記載の作製方法。
前記第３半導体はまた前記高抵抗材料を介して第２電極と電気的に分離され、又は、前記第６半導体はまた前記高抵抗材料を介してソース、ドレインと電気的に分離され、及び／又は、前記第３半導体と第６半導体はｐ型半導体であり、好ましくは、前記第３半導体と第６半導体の材質はｐ型ワイドバンドギャップ半導体を含み、より好ましくは、前記ｐ型ワイドバンドギャップ半導体はｐ型ＩＩＩ族窒化物を含み、より好ましくは、前記ｐ型ＩＩＩ族窒化物はｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ又はｐ型ＩｎＮを含み、好ましくは、前記ｐ型半導体はｐ型多結晶シリコン、ｐ型モルファスシリコン、ｐ型酸化物、ｐ型ダイヤモンド又はｐ型半導体重合体を含み、
好ましくは、前記第１高抵抗材料及び第２高抵抗材料は高抵抗ＧａＮ、高抵抗ＡｌＧａＮ、高抵抗Ｇａ２Ｏ３、高抵抗ＩｎＧａＮ又は高抵抗ＩｎＮを含むことを特徴とする付記１１に記載の作製方法。
【図1a】
【図1b】
【図2a】
【図2b】
【図2c】
【図2d】
【図2e】
【図2f】
【図2g】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
