(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-17
(45)【発行日】2024-06-25
(54)【発明の名称】密度変調によって高性能を達成するフィードバック制御システム
(51)【国際特許分類】
G05B 11/36 20060101AFI20240618BHJP
H03M 7/32 20060101ALI20240618BHJP
【ＦＩ】
G05B11/36 505A
H03M7/32
G05B11/36 505Z
G05B11/36 507C
G05B11/36 Z
【請求項の数】
27
(21)【出願番号】P 2023041822
(22)【出願日】2023-03-16
(65)【公開番号】P2023138919
(43)【公開日】2023-10-03
【審査請求日】2023-03-16
(31)【優先権主張番号】63/321,809
(32)【優先日】2022-03-21
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】63/339,394
(32)【優先日】2022-05-06
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/178,552
(32)【優先日】2023-03-06
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】521287935
【氏名又は名称】エクスメムス ラブズ，インコーポレイテッド
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】ジェム ユエ リヤーン
(72)【発明者】
【氏名】シイ‐シュヨン チェン
(72)【発明者】
【氏名】張 傑堯
(72)【発明者】
【氏名】▲黄▼ 宏吉
(72)【発明者】
【氏名】ジーン‐ムオン リウ
【審査官】田中 友章
(56)【参考文献】
【文献】特開２００９－１３０６３３（ＪＰ，Ａ）
【文献】米国特許第７４６３０８９（ＵＳ，Ｂ１）
【文献】特開平８－３３０９６７（ＪＰ，Ａ）
【文献】特表２０１５－５１９７７８（ＪＰ，Ａ）
【文献】特開２０１１－２５８１９２（ＪＰ，Ａ）
【文献】特開２００８－１９３１６０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０５Ｂ １１／３６
Ｈ０３Ｍ ７／３２
(57)【特許請求の範囲】
【請求項1】
負荷を駆動するように構成されたフィードバック制御システムであって、ソース信号に対してアップサンプリング処理を実行して、アップサンプリング周波数を持つアップサンプリング信号を生成するように構成されたアップサンプリング回路と、
前記アップサンプリング回路に結合され、前記アップサンプリング信号と前記負荷からのフィードバック信号とに従ってデルタ信号を生成するように構成されたデルタ回路と、
前記デルタ信号に従って密度変調信号を生成するように構成されたシグマ回路と、
前記アップサンプリング周波数を持つ前記密度変調信号に従って前記負荷を駆動するように構成された駆動装置と、
を有し、
当該フィードバック制御システムが動作している間、当該フィードバック制御システムは前記負荷についての量を蓄積する、
フィードバック制御システム。
【請求項2】
前記負荷は負荷量を生成し、特定の時間に対応する前記負荷量が、該特定の時間の前の時間に対応する前記負荷量に依存する、請求項１に記載のフィードバック制御システム。
【請求項3】
前記負荷は容量性負荷であり、当該フィードバック制御システムが動作している間、当該フィードバック制御システムは前記容量性負荷上の電荷の量を蓄積する、
請求項１に記載のフィードバック制御システム。
【請求項4】
前記負荷はアクチュエータを有する、請求項１に記載のフィードバック制御システム。
【請求項5】
前記負荷はスピーカ負荷である、請求項１に記載のフィードバック制御システム。
【請求項6】
前記ソース信号はオーディオ信号に相当する、請求項１に記載のフィードバック制御システム。
【請求項7】
前記デルタ回路及び前記シグマ回路によってループが形成され、前記ループは、ノイズシェイピング効果を持つノイズ伝達関数に相当する、
請求項１に記載のフィードバック制御システム。
【請求項8】
前記駆動装置は前記ループ内にある、請求項７に記載のフィードバック制御システム。
【請求項9】
前記シグマ回路は、少なくとも１つの積分器又はデジタル無限インパルス応答（ＩＩＲ）フィルタを有する、請求項１に記載のフィードバック制御システム。
【請求項10】
負荷を駆動するように構成されたフィードバック制御システムであって、
ソース信号に対してアップサンプリング処理を実行して、アップサンプリング周波数を持つアップサンプリング信号を生成するように構成されたアップサンプリング回路と、
前記アップサンプリング回路に結合され、前記アップサンプリング信号と前記負荷からのフィードバック信号とに従ってデルタ信号を生成するように構成されたデルタ回路と、
前記デルタ信号に従って密度変調信号を生成するように構成されたシグマ回路と、
前記アップサンプリング周波数を持つ前記密度変調信号に従って前記負荷を駆動するように構成された駆動装置と、
を有し、
前記駆動装置は、電圧源と前記負荷との間に結合され、
前記駆動装置は、元々は前記負荷に蓄えられた第１のエネルギーを、エネルギー除去フェーズ中に、前記電圧源に蓄えられる第２のエネルギーに変換する、
フィードバック制御システム。
【請求項11】
負荷を駆動するように構成されたフィードバック制御システムであって、
ソース信号に対してアップサンプリング処理を実行して、アップサンプリング周波数を持つアップサンプリング信号を生成するように構成されたアップサンプリング回路と、
前記アップサンプリング回路に結合され、前記アップサンプリング信号と前記負荷からのフィードバック信号とに従ってデルタ信号を生成するように構成されたデルタ回路と、
前記デルタ信号に従って密度変調信号を生成するように構成されたシグマ回路と、
前記アップサンプリング周波数を持つ前記密度変調信号に従って前記負荷を駆動するように構成された駆動装置と、
を有し、
前記駆動装置は、電圧源と前記負荷との間に結合され、
放電動作の間、前記駆動装置は、前記電圧源に向かう電流を形成する、
記載のフィードバック制御システム。
【請求項12】
負荷を駆動するように構成されたフィードバック制御システムであって、
ソース信号に対してアップサンプリング処理を実行して、アップサンプリング周波数を持つアップサンプリング信号を生成するように構成されたアップサンプリング回路と、
前記アップサンプリング回路に結合され、前記アップサンプリング信号と前記負荷からのフィードバック信号とに従ってデルタ信号を生成するように構成されたデルタ回路と、
前記デルタ信号に従って密度変調信号を生成するように構成されたシグマ回路と、
前記アップサンプリング周波数を持つ前記密度変調信号に従って前記負荷を駆動するように構成された駆動装置と、
を有し、
前記駆動装置は、電圧源と前記負荷との間に結合され、
前記駆動装置はスイッチング回路及びパルス幅変調（ＰＷＭ）コントローラを有する、
フィードバック制御システム。
【請求項13】
前記スイッチング回路はインダクタを含む、請求項１２に記載のフィードバック制御システム。
【請求項14】
前記スイッチング回路は、前記電圧源と前記インダクタの第１端子との間に結合された第１スイッチと、
前記インダクタの前記第１端子に結合された第２スイッチと、
前記負荷と前記インダクタの第２端子との間に結合された第３スイッチと、
前記インダクタの前記第２端子に結合された第４スイッチと、
を有する、請求項１３に記載のフィードバック制御システム。
【請求項15】
前記ＰＷＭコントローラは、前記駆動装置が充電動作を行ったり放電動作を行ったりするように前記スイッチング回路を制御するためのＰＷＭ信号を生成する、請求項１２に記載のフィードバック制御システム。
【請求項16】
前記ＰＷＭコントローラは、メモリ、デジタル－アナログ変換器（ＤＡＣ）、鋸歯状信号発生器、及び比較器を有する、請求項１２に記載のフィードバック制御システム。
【請求項17】
前記メモリは、充電動作又は放電動作のためのパルス幅制御コード（ＰＷＣＣ）を提供するルックアップテーブルを含み、アイドルフレーム内では、前記メモリに格納された前記ルックアップテーブルのテーブルルックアップ動作又はテーブル学習動作が行われず、
前記アイドルフレーム内では充電動作も放電動作も行われず、前記アイドルフレーム内では電流が前記負荷に流れ込んだり前記負荷から流れ出たりしない、
請求項１６に記載のフィードバック制御システム。
【請求項18】
前記ＤＡＣ、前記鋸歯状信号発生器、及び前記比較器のうち少なくとも１つはアイドルフレーム内で動作せず、前記アイドルフレーム内では充電動作も放電動作も行われず、前記アイドルフレーム内では電流が前記負荷に流れ込んだり前記負荷から流れ出たりしない、
請求項１６に記載のフィードバック制御システム。
【請求項19】
前記ソース信号の信号レベルが閾値より低いとき、当該フィードバック制御システムの動作周期内のアイドルフレームの割合が５０％を超える、請求項１に記載のフィードバック制御システム。
【請求項20】
当該フィードバック制御システムは、前記負荷と前記デルタ回路との間に結合されたアナログ－デジタル変換器（ＡＤＣ）を有し、前記デルタ回路は、前記ＡＤＣの出力に従って生成された前記フィードバック信号を受信する、
請求項１に記載のフィードバック制御システム。
【請求項21】
負荷を駆動するように構成されたフィードバック制御システムであって、
ソース信号に対してアップサンプリング処理を実行して、アップサンプリング周波数を持つアップサンプリング信号を生成するように構成されたアップサンプリング回路と、
前記アップサンプリング回路に結合され、前記アップサンプリング信号と前記負荷からのフィードバック信号とに従ってデルタ信号を生成するように構成されたデルタ回路と、
前記デルタ信号に従って密度変調信号を生成するように構成されたシグマ回路と、
前記アップサンプリング周波数を持つ前記密度変調信号に従って前記負荷を駆動するように構成された駆動装置と、
前記負荷と前記デルタ回路との間に結合されたアナログ－デジタル変換器（ＡＤＣ）であり、前記デルタ回路は、当該ＡＤＣの出力に従って生成された前記フィードバック信号を受信する、ＡＤＣと、
前記駆動装置と前記ＡＤＣとの間に結合された適応スケーラと、
を有するフィードバック制御システム。
【請求項22】
負荷を駆動するように構成されたフィードバック制御システムであって、
ソース信号に対してアップサンプリング処理を実行して、アップサンプリング周波数を持つアップサンプリング信号を生成するように構成されたアップサンプリング回路と、
前記アップサンプリング回路に結合され、前記アップサンプリング信号と前記負荷からのフィードバック信号とに従ってデルタ信号を生成するように構成されたデルタ回路と、
前記デルタ信号に従って密度変調信号を生成するように構成されたシグマ回路と、
前記アップサンプリング周波数を持つ前記密度変調信号に従って前記負荷を駆動するように構成された駆動装置と、
前記負荷と前記デルタ回路との間に結合されたアナログ－デジタル変換器（ＡＤＣ）であり、前記デルタ回路は、当該ＡＤＣの出力に従って生成された前記フィードバック信号を受信する、ＡＤＣと、
を有し、
前記ＡＤＣは複数の動作を実行して、２つの連続した動作サイクルの間に複数の出力を取得し、前記フィードバック信号は、前記ＡＤＣの前記複数の出力に従って生成される、
フィードバック制御システム。
【請求項23】
負荷を駆動するように構成されたフィードバック制御システムであって、
ソース信号に対してアップサンプリング処理を実行して、アップサンプリング周波数を持つアップサンプリング信号を生成するように構成されたアップサンプリング回路と、
前記アップサンプリング回路に結合され、前記アップサンプリング信号と前記負荷からのフィードバック信号とに従ってデルタ信号を生成するように構成されたデルタ回路と、
前記デルタ信号に従って密度変調信号を生成するように構成されたシグマ回路と、
前記アップサンプリング周波数を持つ前記密度変調信号に従って前記負荷を駆動するように構成された駆動装置と、
前記負荷と前記デルタ回路との間に結合されたアナログ－デジタル変換器（ＡＤＣ）であり、前記デルタ回路は、当該ＡＤＣの出力に従って生成された前記フィードバック信号を受信する、ＡＤＣと、
を有し、
前記ＡＤＣは逐次近似レジスタ（ＳＡＲ）ＡＤＣである、
フィードバック制御システム。
【請求項24】
前記ＡＤＣはアナログ入力を受け取り、前記ＡＤＣは、前記アナログ入力に対して、複数の第１閾値を用いた複数の第１比較を実行して、ＡＤＣ出力コードワードの複数の最上位側ビットを取得し、
前記ＡＤＣは、前記アナログ入力に対して、第２閾値を用いた複数の比較を実行して、前記ＡＤＣ出力コードワードの複数の最下位側ビットを取得する、
請求項２０に記載のフィードバック制御システム。
【請求項25】
前記ＡＤＣはアイドルフレーム内で動作しない、請求項２０に記載のフィードバック制御システム。
【請求項26】
当該フィードバック制御システムはオーディオ駆動システム内で適用され、前記負荷は容量性スピーカ負荷であり、前記ソース信号はオーディオソース信号である、請求項１に記載のフィードバック制御システム。
【請求項27】
前記駆動装置は２ビット量子化器でない、請求項１に記載のフィードバック制御システム。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、フィードバック制御システムに関し、より具体的には、高い性能を達成することが可能なフィードバック制御システムに関する。
【背景技術】
【0002】
例えばクルーズ制御用途、ロボット制御用途、温度制御用途、化学プロセス制御用途などの様々な用途で、フィードバック制御方式が広く使用されている。フィードバック制御システムは通常、加算ブロック、コントローラ、プラント、及びセンサによって形成されるループを有する。コントローラによって提供される制御変数（control variable；ＣＶ）に従って動作するプラントのプロセス変数（process variable；ＰＶ）に従って、センサが加算ブロックにフィードバック信号を提供する。
【0003】
多くの場合、フィードバック制御システムの性能は、プラント（又はセンサ）の分解能及び能力に頼っている。例えば、プロセス変数が通常はアナログドメインにあり、コントローラが通常は量子化又はデジタルドメインで動作し、プラントの処理又はステップサイズの分解能が有限であることを所与として、センサはアナログ－デジタル変換器（ＡＤＣ）を有し、例えばＳＮＲ（信号対雑音比）又はＳＮＤＲ（信号対雑音＋歪み比）といったフィードバック制御システムの性能はＡＤＣの分解能に依存する。換言すれば、ＡＤＣの特定の実現可能で経済的に達成可能な分解能、及びプラントの処理ステップサイズ分解能では、応答速度、電力消費又はデバイスサイズの観点から、システムＳＮＲ性能が制限される。
【0004】
従って、プラントの固有の粒度及び分解能を超える性能をどのように達成／追求するかが当分野における重要な目的である。
【発明の概要】
【0005】
従って、従来技術を改善すべく、密度変調によって高性能を達成することが可能なフィードバック制御システムを提供することが本出願の主な一目的である。
【0006】
本発明の一実施形態は、負荷を駆動するように構成されたフィードバック制御システムを開示する。当該フィードバック制御システムは、ソース信号に対してアップサンプリング処理を実行して、アップサンプリング周波数を持つアップサンプリング信号を生成するように構成されたアップサンプリング回路と、前記アップサンプリング回路に結合され、前記アップサンプリング信号と前記負荷からのフィードバック信号とに従ってデルタ信号を生成するように構成されたデルタ回路と、前記デルタ信号に従って密度変調信号を生成するように構成されたシグマ回路と、前記アップサンプリング周波数を持つ前記密度変調信号に従って前記負荷を駆動するように構成された駆動装置と、を有する。
【0007】
様々な図及び図面に示される好適実施形態の以下の詳細な説明を読んだ後、本発明のこれら及び他の目的が当業者に明らかになるであろう。
【図面の簡単な説明】
【0008】
【図1】本出願の一実施形態に従ったフィードバック制御システム及び負荷の概略図である。
【図2】本出願の一実施形態に従ったシグマ回路の概略図である。
【図3】本出願の一実施形態に従ったシグマ回路の概略図である。
【図4】密度変調された信号の波形と密度変調されていない信号の波形とを示している。
【図5】本出願の一実施形態に従った駆動回路の概略図である。
【図6】本出願の一実施形態に従ったＰＷＭ（パルス幅変調）コントローラの概略図である。
【図7】本出願の一実施形態に従ったフィードバック制御システムの概略図である。
【図8】ＡＤＣスロット及び動作サイクルのタイミング図を示している。
【発明を実施するための形態】
【0009】
本発明において、用語“結合される”は、直接的又は間接的な接続を指し得る。“コンポーネントＡがコンポーネントＢに結合されている”は、コンポーネントＡがコンポーネントＢに直接接続されていることを示すこともあれば、何らかのコンポーネントＣを介してコンポーネントＡがコンポーネントＢに接続されていることを示すこともある。
【0010】
図１は、本出願の一実施形態に従ったフィードバック制御システム１０及び負荷１２を示している。フィードバック制御システム１０は、ソース信号ｓｒｃ＿０を受信し、ソース信号ｓｒｃ＿０に従って負荷１２を駆動するように構成される。フィードバック制御システム１０は、信号ｓｒｃ＿０に従って、負荷１２を駆動するための出力（信号）Ｖｏを生成し得る。一般に、フィードバック制御システム１０が動作している間、フィードバック制御システム１０は、負荷１２についての特定の量を蓄積することができ、該量については後で詳細に述べる。
【0011】
概して言えば、フィードバック制御システム１０は追跡システムとし得る。例えば、フィードバック制御システム１０によって生成される出力信号Ｖｏは、一般に例えばＳＮＤＲ（信号対雑音＋歪み比）、ＳＱＮＲ（信号対量子化誤差＋雑音比）、又はＳＮＲ（信号対雑音比）などに関して一定の性能を達成することによって、信号ｓｒｃ＿０を一定の精度で追跡し得る。負荷１２はアクチュエータであるかアクチュエータを含むかすることができる。フィードバック制御システム１０及び負荷１２は、以下に限られないが、例えばクルーズ制御用途、ロボット制御用途、温度制御用途、化学プロセス制御用途などの様々な用途で使用され得る。この出願では、ＳＮＲ、ＳＮＤＲ、ＳＱＮＲが相互に入れ替え可能に使用され、ＳＮＤＲ／ＳＱＮＲを一般的にＳＮＲによって参照することがある。
【0012】
一実施形態において、フィードバック制御システム１０と負荷１２はオーディオ駆動システムを形成することができ、負荷１２はＭＥＭＳ（微小電気機械システム）スピーカ又は圧電作動スピーカとすることができ、ソース信号ｓｒｃ＿０はオーディオソース信号である。フィードバック制御システム１０は、ピエゾアクチュエータの頂部電極と底部電極とに結合され得る。なお、負荷１２は圧電作動スピーカの静電容量であってもよい。フィードバック制御システム１０が動作している間、フィードバック制御システム１０は、フィードバック制御システム１０によって生成される出力信号Ｖｏが信号ｓｒｃ＿０を追跡し得るように、容量性負荷１２上の電荷の量を蓄積し得る。
【0013】
図１に示すように、フィードバック制御システム１０は、アップサンプリング回路１０１、デルタ回路１０２、シグマ回路１０３、及び駆動装置１０４を有している。アップサンプリング回路１０１は、ソース信号ｓｒｃ＿０に対してアップサンプリング処理を実行して、ソース信号ｓｒｃ＿０に従った、アップサンプリング周波数を持つアップサンプリング信号ｓｒｃを生成するように構成されることができ、アップサンプリング周波数はオーバーサンプリング率（ＯＳＲ）に対応し得る。例えば、オーディオ駆動用途の状況では、ソース信号ｓｒｃ＿０は、４４．１ＫＨｚ又は４８ＫＨｚのようなサンプリングレートに対応することができ、アップサンプリング信号ｓｒｃは、７６８ＫＨｚ、１５３６ＫＨｚ、又は更には３０７２ＫＨｚのような（アップ）サンプリングレートに対応することができ、これらは本出願の範囲内であるが、これらに限定されるものではない。ＯＳＲ（図１では記号Ｍとして注釈付けている）は４より大きいことが示唆される。
【0014】
減算器を有する（又はそれによって実装される）ことができるものであるデルタ回路１０２は、デルタ演算を実行して、アップサンプリング信号ｓｒｃに従ったデルタ信号を生成するように構成され、シグマ回路１０３は、シグマ演算（これは総和演算又はフィルタリング演算とすることができる）を実行して、デルタ信号に従った信号ＩＮを生成することができる。フィードバック制御ループとしてのループ１０５が、デルタ回路１０２とシグマ回路１０３とによって形成され、デルタシグマ（ΔΣ）ループと見なすことができる。ΔΣループ１０５は、ノイズシェイピング効果を有するノイズ伝達関数（ＮＴＦ）を持つ。ΔΣループ１０５のＮＴＦのノイズシェイピング効果は、ノイズエネルギー／パワーを関心周波数帯域（例えば、音響処理用途の場合、関心周波数帯域は２０Ｈｚから約２０ＫＨｚ乃至２４ＫＨｚまでの人間の可聴帯域となる）から高周波帯域（例えば、音響処理用途では９６ＫＨｚ超）側へと除去／整形することと見なすことができ、従って、関心周波数帯域／スペクトル内で負荷に観測されるＳＮＤＲ／ＳＮＲが有意に改善される。要するに、ΔΣループ１０５のノイズシェイピング効果は、フィードバック制御システム１０にとって関心ある周波数帯域でのＳＮＤＲ／ＳＮＲ性能を改善する。
【0015】
図２は、シグマ回路１０３の３つの実施形態を示している。図２に示すように、シグマ回路１０３は１つ以上の積分器を有することができ、整数Ｌ≧１で、（ｚドメインで）１／（１－ｚ－１）Ｌとして伝達関数を持つことができる。従って、ループ１０５は（１－ｚ－１）ＬとしてＮＴＦを持つ。図３は、シグマ回路１０３の他の一実施形態を示しており、シグマ回路１０３は伝達関数Ｈ１０３（ｚ）を持つデジタル無限インパルス応答（ＩＩＲ）フィルタである。
【0016】
図３では、ループ１０５によって行われるΔΣ変調の安定性を向上させるため、ループ１０５のＮＴＦが、ＮＴＦ１０５＝ＨＨＰＦとして表現されることができるハイパスフィルタリング（ＨＰＦ）特性を持つとして、伝達関数は、Ｈ１０３（ｚ）＝１／ＮＴＦ１０５（ｚ）－１＝１／ＨＨＰＦ（ｚ）－１として表されることができ、ループ１０５のＮＴＦは、ＮＴＦ１０５（ｚ）＝１／（１＋Ｈ１０３（ｚ））として表されることができ、ＮＴＦ１０５によって抑制されたノイズが駆動装置１０４によって持ち込まれ得る。
【0017】
駆動装置１０４は、フィードバック制御システム内のプラント（の一部）として解釈され得る。一実施形態において、駆動装置１０４を回路によって実現され得る。本出願では、一種の駆動装置として駆動回路を参照するが、それに限定されるものではない。様々な用途で、駆動装置１０４は単純に回路であるのでなくてもよい。（負荷として）アクチュエータを駆動するように構成された任意の装置が駆動装置として解釈され得る。例えば、車両／航空機クルーズコントロール内の車両／航空機エンジンを駆動装置として見ることができ、また、サーモスタットシステム内のヒータを同様に駆動装置として見ることができる。
【0018】
一方、駆動装置１０４は２ビット量子化器を有さず、あるいは２ビット量子化器自体ではない。本出願において、２ビット量子化器は、バイナリ出力を生成する又は論理０若しくは論理１のいずれかを出力する回路又は装置を指す。例えば、比較器は一種の２ビット量子化器と見なされ得る。
【0019】
デルタ演算を行うデルタ回路１０２とシグマ演算を行うシグマ回路１０３とを有するループ１０５は、パルス密度変調（純粋な密度変調）又は信号密度変調（密度変調と振幅変調とのハイブリッドであり、ＳＤＭと略され、米国特許第１１，３０３，２９５号で教示されている）に使用されるループ構造に類似である。本出願において、“密度変調信号”は概して、デルタ回路とシグマ回路とを有するΔΣループ（例えば、１０５）内のシグマ回路（例えば、１０３）によって又はそれに従ってアップサンプリングされて生成される信号を指し得る。例えば、信号ＩＮは密度変調信号であり、信号Ｖｏも同様に密度変調信号である。なお、駆動装置１０４は密度変調信号ＩＮ／Ｖｏに従って負荷１２を駆動する。
【0020】
実際には、プラント又は駆動装置によって達成される分解能又は粒度は限られる。駆動装置によって生じるオーバーシュート及びアンダーシュートが常に発生する。例えばオーディオ駆動用途といった、ＳＮＲ／ＳＮＤＲに敏感な用途では、そのようなオーバーシュート／アンダーシュートが、望ましくない誤差／歪みを負荷に持ち込む。それにより、例えばＳＮＲ／ＳＮＤＲなどのシステム性能が限られることになる。
【0021】
ΔΣループ１０５のアップサンプリング処理及びノイズシェイピング／抑制能力のおかげで、密度変調信号ＩＮに従って負荷１２を駆動することはＳＮＤＲ性能を有意に向上させることになる。オーディオ駆動用途の状況では、ノイズシェイピング／抑制能力による寄与で、密度変調信号を使用するシナリオのＳＮＤＲが１５－２０ｄＢ改善されることを、シミュレーション結果が示している。前述のように、アクチュエータ／負荷を駆動するために密度変調を利用することは、オーディオ駆動用途に限らず、様々な用途に適用されることができ、ＳＮＤＲが有意に上昇することが期待される。
【0022】
しかしながら、密度変調信号（高い切り換わりレート（トグリングレート）を有する）にって負荷を駆動することは、負荷が容量性又は誘導性を呈するときにはいつも過剰な電力を消費してしまい得る。例えば、ＭＥＭＳスピーカの圧電アクチュエータにかかる電圧を変えることは容量性であり、処理タンクの温度を変えることは容量性であり、自動車の速度を変えることは誘導性である。
【0023】
なお、ΔΣループのノイズリシェイピングからの恩恵を大いに受けるには、ＯＳＲが高い必要があり、これは、アップサンプリング及びΔΣ演算が高トグリングレートの密度変調信号を生成することを意味する。例示的に、図４に示すように、図４の信号波形のうち縦点線の左側の部分は、ΔΣ演算がアクティブにされないときのループ１０５内のＰＣＭ変調信号ＩＮと及びＶｏを示しており、図４の信号波形のうち縦点線の右側の部分は、ΔΣ演算がアクティブにされるとしたときの信号ＩＮ（駆動装置１０４の入力）及びＶｏ（駆動装置１０４の出力）を示している。図４から見て取れるように、密度変調信号（例えば、ＩＮ及びＶｏ）は、密度変調されないもの（又はそれに対してΔΣ演算を行わないもの）と比較して、より高いトグリングレートを持つことになる。
【0024】
例えばオーディオ駆動用途のピエゾＭＥＭＳスピーカなど、負荷が（高度に）容量性である場合、スピーカ負荷の端子に必要な電圧トグルを生じさせることを伴うものである密度変調を行うには、アップサンプリング周波数で増幅器（駆動回路）によって絶えず又は頻繁にエネルギーを注入・除去する必要があるとし得る。エネルギー除去フェーズにおいて増幅器が例えばグランドへとエネルギーを単に放出することを伴う場合、駆動回路の電力消費が劇的に高くなる。要するに、負荷１２が容量性である（例えば、負荷１２が圧電作動スピーカである又はそれを有する）場合、密度変調信号Ｖｏを用いて負荷１２を駆動することは、密度変調されない信号によって又はアップサンプリングとΔΣ演算とを介して生成されるのではない信号によって容量性負荷が駆動される場合と比較して、より多くの電力を消費することになる。
【0025】
抵抗性又は僅かに誘導性の負荷はそのような問題点／問題を持たない。負荷が抵抗性又は僅かに誘導性である場合、例えばＳＤＭなどのハイブリッド振幅－密度変調方式の時間平均化（人間の可聴帯域内）は、より高いビット分解能の振幅変調とほぼ同じであり、これが意味することは、密度変調が増幅器（駆動回路）の余分な電力消費を招かないことになり得るということである。また、例えばＡＢ級アンプ、Ｄ級アンプ、Ｇ級アンプ、又はＨ級アンプといった従来の駆動回路は、エネルギーリサイクル能力を持たず、単にエネルギーをグランド又は負電源へと除去／排出している。
【0026】
換言すれば、“エネルギー除去”フェーズがエネルギーを単にＧＮＤに放出することを伴う場合、増幅器の電力消費は劇的に増加し得る。従って、“エネルギー除去”フェーズ中に増幅器がエネルギーを電力／電圧源に回収し、後続の電圧トグルサイクルの“エネルギー注入”フェーズにおいてエネルギーを再利用できるようにすることが極めて重要である。従って、エネルギーリサイクル能力を持つ駆動回路を、密度変調信号に従って負荷（例えば、１２）を駆動するシステム／回路１０に組み込むことが望ましい。
【0027】
図５は、本出願の一実施形態に従った駆動回路５０を示している。駆動回路５０は駆動装置１０４として適用され得るが、それに限定されるものではない。駆動回路５０は、電圧源５６と負荷１２との間に結合され、スイッチング回路５２とパルス幅変調（ＰＷＭ）コントローラ５４とを含んでいる。スイッチング回路５２は、インダクタＬとスイッチＴ１－Ｔ４とを含む。スイッチＴ１－Ｔ２はインダクタＬの第１端子に結合され、スイッチＴ３－Ｔ４はインダクタＬの第２端子に結合される。スイッチＴ１が電圧源５６に結合され、スイッチＴ３が負荷１２に結合される。スイッチＴ１－Ｔ４は、それぞれ、ＰＷＭ信号ＳＰ１－ＳＰ４によって制御される。
【0028】
一般に、エネルギー注入フェーズ内で、駆動回路５０は容量性負荷に対して充電動作を行い、容量性負荷に向けて電流を注入することができ、エネルギー除去フェーズ内で、駆動回路５０は容量性負荷に対して放電動作を行い、容量性負荷から電流を排出することができる。
【0029】
エネルギーリサイクル能力を持つ駆動回路では、一実施形態において、放電動作のＩｎＦｌｕｘサブフェーズ中に、スイッチング回路５２は、容量性負荷１２に蓄えられた電気エネルギーを、インダクタＬに蓄えられる磁気（磁束）エネルギーに変換し、放電動作のＤｅＦｌｕｘサブフェーズ中に、スイッチング回路５２は、インダクタＬに蓄えられた磁気エネルギーを電圧源５６に蓄えられる電気エネルギーに変換する。
【0030】
一実施形態において、充電動作のＩｎＦｌｕｘサブフェーズ中、スイッチＴ１、Ｔ４はＯＮ（導通）であり、スイッチＴ２、Ｔ３はＯＦＦ（遮断）であり、充電動作のＤｅＦｌｕｘサブフェーズ中、スイッチＴ２、Ｔ３はＯＮであり、スイッチＴ１、Ｔ４はＯＦＦであり、放電動作のＩｎＦｌｕｘサブフェーズ中、スイッチＴ２、Ｔ３はＯＮであり、スイッチＴ１、Ｔ４はＯＦＦであり、放電動作のＤｅＦｌｕｘサブフェーズ中、スイッチＴ１、Ｔ４はＯＮであり、スイッチＴ２、Ｔ３はＯＦＦである。
【0031】
要するに、エネルギーリサイクル能力を持つ駆動回路５０は、エネルギー除去／放電フェーズ中にエネルギーを電圧源に戻してリサイクルするために、電圧源に向けて電流を形成／方向転換する。
【0032】
スイッチング回路の詳細な動作及びバリエーションは、米国特許第１１，３３６，１８２号を更に参照することができ、簡潔さのため、それをここで説明することはしない。エネルギー除去フェーズ／動作又はスイッチング／駆動回路の回路トポロジーの詳細は、それに限定されるものではない。例えば、米国特許第１１，２９０，０１５号に開示されている駆動回路をフィードバック制御システム１０に適用してもよい。スイッチング／駆動回路が、元々は負荷に蓄えられたエネルギーを、エネルギー除去フェーズ中に、電圧源に蓄えられるエネルギーに変換することができる限り、本出願の要件は満たされ、本出願の範囲内である。
【0033】
図６は、本出願の一実施形態に従ったＰＷＭコントローラ６０を示している。ＰＷＭコントローラ６０はＰＷＭコントローラ５４として適用され得るが、それに限定されるものではない。ＰＷＭコントローラ６０は、メモリ６００、デジタル－アナログ変換器（ＤＡＣ）６０１、鋸歯状信号発生器６０２、及び比較器６０３を有している。メモリ６００は、充電動作用のパルス幅制御コード（pulse width control code；ＰＷＣＣ）を提供するルックアップテーブルと、放電動作用のＰＷＣＣを提供するルックアップテーブルとを有し得る。ＤＡＣ６０１はＰＷＣＣに従ったアナログ電圧ＶＡを生成する。比較器６０３が、鋸歯状信号発生器６０２によって生成された鋸歯信号（又は鋸歯状信号）Ｓｓａｗをアナログ電圧ＶＡと比較することで、ＰＷＭ信号ＳＰが生成される。この場合、ＰＷＭ信号ＳＰのパルス幅が、ＰＷＣＣ及びアナログ電圧ＶＡに比例することになる。ＰＷＭ信号ＳＰは、（図５に示した）ＰＷＭ信号ＳＰ１－ＳＰ４のうちの少なくとも１つとして適用され得る。
【0034】
ＰＷＭコントローラ６０の詳細は、米国特許第１１，２７１，４８０号を参照することができる。ＤＡＣ６０１は、米国特許第１１，２５１，８０２号に開示されているＤＡＣによって実現され得る。一実施形態において、ルックアップテーブルに格納されたＰＷＣＣは、米国出願第１８／０４８，８５２号で教示されるように（テーブル学習を介して）取り出され／更新され得る。一実施形態において、米国特許第１１，２９０，０１５号に開示されているＰＷＭコントローラも同様にＰＷＭコントローラ５４として適用され得る。
【0035】
また、デジタルドメインでΔΣ演算が行われる場合、図１に示すように、アナログ－デジタル変換器（ＡＤＣ）１０６がフィードバック制御システム１０内又はループ１０５内に含められ得る。負荷１２の負荷電圧とし得る通常はアナログのＶｏをＡＤＣ１０６がデジタル形式に変換することで、デルタ回路１０２は、アップサンプリング信号ｓｒｃと、ＡＤＣ１０６の出力に従って生成されたフィードバック信号ＦＢとに従ってデルタ演算を実行し得る。
【0036】
なお、信号ＩＮ及びＦＢのデータ長は実際の条件に従って適応され得る。例えば、アップサンプリング信号ｓｒｃ（例えば、信号ｓｒｃは２４ビットであるとし得る）のデータ長が、ＡＤＣ１０６（例えば、ＡＤＣ１０６は１４ビット分解能を有し得る）の１４ビット出力コードワードのデータ長よりも大きい場合、ＡＤＣ１０６の１４ビット出力コードワード（図５に示したフィードバック信号ＦＢとして使用される／みなされることができる）が（例えば、０パディングを介して２４ビット信号として）拡張されて、図１に示したフィードバック信号ＦＢとしてデルタ回路１０２に提供され得る。ループ１０５のΔΣ演算は２４ビットで／として実行され得る。同様に、シグマ回路１０３の２４ビット出力が１４ビットに切り捨てられて、信号ＩＮとして駆動装置１０４に提供され得る。
【0037】
実際には、通常はレジスタによって実現され、ｚドメインでｚ－１として表される遅延素子が、フィードバック経路上に配置され、あるいはＡＤＣ１０６とデルタ回路１０２との間に結合される。該遅延素子は、例えばｓｒｃとＦＢであるデルタ回路の２つの入力間の同期タイミング関係を維持するように構成され、図１では省略されているが、図２及び図３に示されている。
【0038】
なお、ＡＤＣの動作は、ＡＤＣ出力コードワードに対応する２つの閾値の範囲内にアナログＡＤＣ入力があると決定されたときにデジタルＡＤＣ出力コードワードを出力することとして見ることができる。例えば、ＡＤＣは、アナログＡＤＣ入力ａｄｃ＿ｉｎがｔｈＬ，Ｋ≦ａｄｃ＿ｉｎ＜ｔｈＵ，Ｋを満たすときに、デジタルＡＤＣ出力コードワードＫを出力することができ、ここで、ｔｈＬ，Ｋ／ｔｈＵ，Ｋは、出力コードワードＫに対応する範囲を定める下側／上側アナログ閾値である。しかし、ＡＤＣは一般に、例えば［ｔｈＬ，Ｋ，ｔｈＵ，Ｋ）と表記される範囲内でＡＤＣ入力ａｄｃ＿ｉｎがどのように分布しているかについての情報を提供することはめったにない。それは何故なら、範囲［ｔｈＬ，Ｋ，ｔｈＵ，Ｋ）内でａｄｃ＿ｉｎがどのように分布していようと、いずれにせよＡＤＣはコードワードＫを出力することになり、これが意味することは、ある特定の分解能を持つＡＤＣでは、範囲［ｔｈＬ，Ｋ，ｔｈＵ，Ｋ）内でａｄｃ＿ｉｎがどのように分布しているかを観測することができないということである。
【0039】
なお、範囲［ｔｈＬ，Ｋ，ｔｈＵ，Ｋ）内でａｄｃ＿ｉｎがどのように分布しているかは、ＡＤＣ量子化誤差に関係するものであり、実際に、Ｖｏと表記表されるノード（図１に示されている）で観測されるＳＮＤＲ性能に影響する。それは何故なら、ΔΣ演算は、ノードＶｏで観測されるＳＮＤＲではなくＡＤＣの出力端子で観測されるＳＮＤＲを効果的に最適化／増強するものであり、ＶｏとＡＤＣ出力とは量子化誤差だけ隔たりがあるが故に、ＡＤＣの出力端子で観測されるＳＮＤＲの方が、ノードＶｏで観測されるＳＮＤＲよりも良いものとなるからである。本出願では、Ｖｏを、駆動装置１０４の出力の表記に対して、又は駆動装置１０４と負荷１２が接続／結合されるノードの表記に対して、相互に入れ替え可能に使用することがある。
【0040】
例えば、１４ビットＡＤＣとＢ＝１２としたステップサイズΔＶ＝Ｖｐｐ／２Ｂ（ΔＶは駆動回路５０の単位インクリメント／デクリメント（すなわち、ステップサイズ）を表し、これについては後述する）を用いるシミュレーションシナリオの下で、ループ１０５でのＡＤＣの出力端子におけるＳＮＤＲは１１７ｄＢとして達成され得るが、ΔΣ演算でのノードＶｏにおけるＳＮＤＲはたったの７５ｄＢである（ΔΣ演算でのノードＶｏにおける７５ｄＢのＳＮＤＲは、ΔΣ動作を実行しない場合又は密度変調信号を使用しない場合のＳＮＤＲよりも既に高いものではあり、密度変調を使用しない場合のＳＮＤＲは約５４－６０ｄＢである）。なお、特定のＡＤＣ分解能を所与として、ΔΣ演算又は密度変調を使用することによって１５－２１ｄＢの性能向上となる。
【0041】
なお、ＡＤＣの出力端子でのＳＮＤＲを増強するのではなく、負荷に接続されるノードＶｏでのＳＮＤＲを増強することが望ましい。範囲［ｔｈＬ，Ｋ，ｔｈＵ，Ｋ）内でａｄｃ＿ｉｎがどのように分布しているかについての情報を更に抽出することができれば（又は分解能を向上させられれば）、ＡＤＣ出力端子でのＳＮＤＲとノードＶｏでのＳＮＤＲとの間の差は小さくなるはずであり、これが意味することは、ノードＶｏでのＳＮＤＲがＡＤＣ出力端子でのＳＮＤＲに近づいて、ノードＶｏでのＳＮＤＲが更に増強されるようになるということである。
【0042】
要するに、ＡＤＣ１０６の可観測性を更に高めることができれば、駆動装置１０４の出力端子に対応するＳＮＤＲが更に高められることになる。本出願において、範囲［ｔｈＬ，Ｋ，ｔｈＵ，Ｋ）内でのａｄｃ＿ｉｎの分布について、より多くの情報を得ること（又は、特定のＡＤＣによって予め定めれた分解能に加えて追加の分解能を得ること）は、ＡＤＣの可観測性を高めることとして参照され得る。ＡＤＣ１０６の可観測性を高める手法は幾つか存在する。１つは適応スケーラを使用するものである。
【0043】
実際には、駆動装置１０４の出力Ｖｏのスイングが、ＡＤＣ１０６のフルスケールの入力範囲（例えば、ＡＤＣ１０６のＶｐｐに関して）と大きく異なるときに、駆動装置１０４の出力端子とＡＤＣ１０６の入力端子との間にスケーラが含められて結合され得る。例えば、駆動装置１０４の出力のピークツーピークでのスイングが３１．２Ｖであり、且つＡＤＣ１０６のフルスケール入力範囲が２．４Ｖであるとし得る。この場合、スケーラは、駆動装置１０４の出力Ｖｏをスケーリング係数ＳＦだけスケールダウンするように構成され、スケーリングされた出力Ｖｏ／ＳＦをＡＤＣ１０６に送ることができ、ＳＦは、実際の要求に応じて、例えば１３又は１４とし得る。スケーラは、当技術分野で知られているように、抵抗／キャパシタラダーによって実現され得る。
【0044】
ＡＤＣ１０６の可観測性を高めるために、スケーリング係数ＳＦを実際の状況に応じて適応させることができ、例えば、信号Ｖｏ又はＩＮの振幅スイングに従って、あるいは信号ｓｒｃの振幅スイングに従ってでも、適応させることができる。
【0045】
図７は、本出願の一実施形態に従ったフィードバック制御システム７０の概略図を示している。フィードバック制御システム７０は、フィードバック制御システム１０と類似しており、故に、同じコンポーネントは同じ表記で表している。フィードバック制御システム１０とは異なり、フィードバック制御システム７０は更に適応スケーラ７０１を有している。適応スケーラ７０１は、信号Ｖｏをスケーリング係数ＳＦだけスケーリングするように構成され、スケーリング係数ＳＦは適応的に選択されることができる。
【0046】
例えば、信号Ｖｏの振幅スイングが十分に大きい又は第１閾値より大きいとき、適応スケーラ７０１は信号Ｖｏを第１スケーリング係数ＳＦ１（すなわち、ＳＦ＝ＳＦ１）だけスケールダウンし得る。一方で、信号Ｖｏのスイングが十分に小さい又は第２閾値より小さいとき、適応スケーラ７０１は信号Ｖｏを第２スケーリング係数ＳＦ２（すなわち、ＳＦ＝ＳＦ２）だけスケールダウンすることができ、ただし、ＳＦ１＞ＳＦ２である。数値的には、一実施形態において、ＳＦ１は１４とすることができ、ＳＦ２は３．５とすることができ、これらは、これに限定されず、実際の状況に応じて決定され得る。一実施形態において、実際の設計基準に応じて、適応スケーラ７０１によって３つ以上のスケーリング係数を採用することができる。
【0047】
可観測性を高めるための別のアプローチは、複数のＡＤＣ読み出しを取得し、それらの読み出しを平均化するものである。例えば、ＡＤＣ１０６は複数のＡＤＣ動作を実行して、駆動装置１０４の２つの連続した動作サイクルの間で複数のＡＤＣ読み出し／出力を得ることができ、ＡＤＣ１０６（又は、ＡＤＣ１０６とデルタ回路１０２との間に結合された平均回路）は、それら複数のＡＤＣ読み出しに対して平均演算を実行し、それに従ってフィードバック信号ＦＢが生成される平均結果を出力し得る。駆動回路５０によって実現される駆動装置１０４では、駆動装置１０４の動作サイクルをＤＣ－ＤＣ（直流－直流）動作サイクルと称することができ、その中で、ＩｎＦｌｕｘサブフェーズとＤｅＦｌｕｘサブフェーズとを有するＤＣ－ＤＣ動作が達成される。ここでのＤＣ－ＤＣ動作は充電動作又は放電動作のいずれかとして参照され得る。
【0048】
図８は、本出願の一実施形態のタイミング図を示している。図８では、２つの連続したＤＣ－ＤＣ動作サイクルＴＤＣの間に３つのＡＤＣスロット（slot）がある。１つのＡＤＣスロット内で１つのＡＤＣ動作が１回実行され、１つのＡＤＣ読み出しが得られる。１つのＤＣ－ＤＣ動作サイクルＴＤＣ内で、１つのＤＣ－ＤＣ動作が実行される。ＡＤＣ１０６は、２つの連続したＤＣ－ＤＣサイクルＴＤＣ内で２つ（又は３つ）のＡＤＣ動作を実行して２つ（又は３つ）のＡＤＣ読み出しを取得することができ、ＡＤＣ１０６（又は平均回路）は、それら２つ（又は３つ）のＡＤＣ読み出しの平均結果をＡＤＣ出力として又はフィードバック信号ＦＢとして出力し得る。
【0049】
複数のＡＤＣ読み出しを平均することにより、ＡＤＣ熱雑音の影響を平均及び／又は低減させることができ、ＡＤＣ１０６の可観測性を高めることができ、それ故に、ノードＶｏでのＳＮＤＲを更に増強することができる。
【0050】
オーディオ駆動用途（例えば、図５の駆動回路５０を図１の駆動装置１０４として用いることによる）では、ＶＤＤ＝２．７Ｖ、Ｌ＝３３０ｎＨ、Ｂ＝１２としたΔＶ＝Ｖｐｐ／２Ｂ（ただし、ΔＶは充電／放電ルックアップテーブルの単位インクリメント／デクリメント（すなわち、ステップサイズ）を表し、ここでのＶｐｐは負荷１２の最大振幅スイングを表す）、１４ビット分解能のＡＤＣ１０６、２次ΔΣ演算のループ１０５の状況下で、ノードＶｏでの（等価）ＳＮＤＲは、単一のＡＤＣ読み出しで９９．１ｄＢを達成することができ、２つのＡＤＣ読み出しを平均する場合に１０１．６ｄＢを達成し、そして、３つのＡＤＣ読み出しを平均する場合に１０２．９ｄＢを達成する。分かるように、ＳＮＤＲは、密度変調信号（又はΔΣ演算）によって及びＡＤＣの可観測性を高めることによって増強されることができる。
【0051】
また、駆動回路（例えば、５０）のエネルギーリサイクル能力により、電力消費を低減させることができる。さらに、電力消費を減らすために、動作サイクル内のＰＷＭコントローラ６０及びＡＤＣ１０６による一部の動作をアイドルフレーム内でスキップしてもよい。
【0052】
例えば、米国特許第１１，２７１，４８０号に記載されるように、ＰＷＭコントローラ６０は、動作サイクル内で駆動回路がアイドルモード／状態として動作するか決定し得る。アイドルフレームは、駆動回路が充電動作も放電動作も行わない動作サイクルを指し得る。一実施形態において、ここでの動作サイクルは、アップサンプリング信号ｓｒｃの（アップ）サンプリングレートの逆数を指し得る。
【0053】
また、アイドルフレーム内で、ＤＡＣ６０１、鋸歯状信号発生器６０２、比較器６０３、及び／又はＡＤＣ１０６は動作しなくてもよい。メモリ６００に格納されたルックアップテーブルのテーブルルックアップ及びテーブル学習動作も同様に実行されなくてもよい。結果として、電流が負荷に流れ込んだり負荷から流れ出たりしないことになる。従って、容量性負荷では、本出願のフィードバック制御システムの電力消費が更に低減され得る。
【0054】
オーディオ駆動用途の下で、本出願のフィードバック制御システムの電力消費は大幅に低減され得る。信号ｓｒｃ＿０／ｓｒｃの入力信号レベルが十分に低い又は閾値より低い場合、本出願のフィードバック制御システムの動作周期内のアイドルフレームの割合が５０％を超えることがある。例えば、信号ｓｒｃの入力信号レベルがフルスケールの－８０ｄＢほどの低さのとき、アイドルフレームの割合は少なくとも６３％とし得る。
【0055】
充電／放電ルックアップテーブルの単位インクリメント／デクリメント（すなわち、ステップサイズ）の詳細は、米国特許第１１，２７１，４８０号及び米国出願第１８／０４８，８５２号に詳述されている。
【0056】
さらに、２つの連続した動作サイクル間での複数のＡＤＣ動作の中で、アナログＡＤＣ入力ａｄｃ＿ｉｎに（１つ以上の）レベルシフトを加えてもよい。ここでのＬＳＢはＡＤＣの最下位ビットに対応するアナログ電圧／値を表すとして、（１つ以上の）レベルシフトはＬＳＢ／２又はＬＳＢ／３の大きさを持つとし得る。例えば、ＡＤＣ１０６は、ａｄｃ＿ｉｎに従って１つめのＡＤＣ動作を実行するとともに、ａｄｃ＿ｉｎ＋ＬＳＢ／２又はａｄｃ＿ｉｎ－ＬＳＢ／２に従って２つめのＡＤＣ動作を実行し得る。１つめ及び２つめのＡＤＣ動作の結果の平均は範囲［ｔｈＬ，Ｋ，ｔｈＵ，Ｋ）内のａｄｃ＿ｉｎの分布を反映することができ、これは、本出願の範囲内にある。他の一実施形態において、ＡＤＣ１０６は、ａｄｃ＿ｉｎに従って１つめのＡＤＣ動作を実行し、ａｄｃ＿ｉｎ＋ＬＳＢ／３に従って２つめのＡＤＣ動作を実行し、そして、ａｄｃ＿ｉｎ－ＬＳＢ／３に従って３つめのＡＤＣ動作を実行してもよい。１つめ、２つめ、及び３つめのＡＤＣ動作の結果の平均も範囲［ｔｈＬ，Ｋ，ｔｈＵ，Ｋ）内のａｄｃ＿ｉｎの分布を反映し得る。
【0057】
また、ＡＤＣ１０６はＳＡＲ（Successive Approximation Register；逐次近似レジスタ）ＡＤＣによって実現されてもよい。可観測性を高めるために、ＡＤＣ１０６は更に、従来のＳＡＲ ＡＤＣによって生成される既存の複数の投票を活用して追加の分解能を得てもよい。
【0058】
すなわち、従来のＳＡＲ ＡＤＣのように複数の投票（又は複数の比較結果）に従って単一のＬＳＢを決定するように多数決ルールを使用する代わりに、本出願においては、複数の投票又は複数の比較結果を更に活用して、特定の範囲内でａｄｃ＿ｉｎがどのように分布しているかについて、より多くの情報を抽出し得る。
【0059】
具体的には、閾値生成器と比較器とを有するものであるＮビットＳＡＲ ＡＤＣが、閾値Ｖｔｈ，（Ｎ－１）、…、Ｖｔｈ，１を用いてアナログＡＤＣ入力ａｄｃ＿ｉｎに対して（Ｎ－１）回の第１比較を実行して、［ｂＮ－１，…，ｂ１］と表記する（Ｎ－１）個の最上位側ビットを決定する。ここで、複数の第１閾値Ｖｔｈ，（Ｎ－１）、…、Ｖｔｈ，１は、当技術分野で知られているように二分探索（木）アルゴリズムを介して閾値生成器によって決定される。ビットｂ１が決定された後に、閾値生成器によって第２閾値Ｖｔｈ，０が決定される。ＮビットＳＡＲ ＡＤＣは、（単一の）第２閾値Ｖｔｈ，０を用いてアナログＡＤＣ入力ａｄｃ＿ｉｎに対して複数の第２比較を実行して、複数の比較結果を得る。
【0060】
ＡＤＣによって実行される比較については、本質的に、アナログＡＤＣ入力ａｄｃ＿ｉｎが、比較が実行される前にＡＦＥノイズ又は熱雑音によって汚染されており、その中の比較器ノイズによって比較が影響を受けることが想定される。
【0061】
従来のＳＡＲ ＡＤＣは、多数決ルールを用いて、複数の比較結果に従った単一の最下位ビットｂ０を決定する。例えば、複数の比較結果の大半がａｄｃ＿ｉｎ＞Ｖｔｈ，０を示す場合、従来のＳＡＲ ＡＤＣはｂ０＝１であると決定し、それ以外の場合、ＳＡＲ ＡＤＣはｂ０＝０であると決定する。
【0062】
それに対し、本出願のＡＤＣ１０６は、従来のＮビットＳＡＲ ＡＤＣとは異なり、複数の比較結果に従って、［ｂ０，ｆ１，…，ｆＭ］と表記される複数の最下位ビットを取得し、［ｂＮ－１，…，ｂ０，ｆ１，…，ｆＭ］としてＡＤＣ出力コードワードを生成し得る。ＡＤＣ１０６は、複数の比較結果に従って複数の最下位ビット［ｂ０，ｆ１，…，ｆＭ］を得るためのカウンタ又はルックアップテーブルを有し得る。
【0063】
例えば、ＡＤＣ１０６は、それら複数の比較結果が何度ａｄｃ＿ｉｎ＞Ｖｔｈ，０を示したかを表すカウント結果を取得し、該カウント結果に従って複数の最下位ビット［ｂ０，ｆ１，…，ｆＭ］を決定するためのカウンタを有し得る。また、ＡＤＣ１０６は、該カウント結果を、ルックアップテーブルをルックアップするためのインデックスとして用いて、複数の最下位ビット［ｂ０，ｆ１，…，ｆＭ］を得てもよい。該ルックアップテーブルは、ＡＤＣ１０６内の熱雑音／比較器ノイズの確率分布に従って構築され得る。複数の最下位ビット［ｂ０，ｆ１，…，ｆＭ］に対して複数の比較結果を利用する理論的根拠及び（１つ以上の）詳細処理は、米国出願第１８／１７１，６８７号を参照することができ、簡潔さのため、それをここで説明することはしない。
【0064】
米国出願第１８／１７１，６８７号に開示されているＳＡＲ ＡＤＣ（ＳＡＲＸ－ＡＤＣと表記されている）を、本出願のフィードバック制御システムのループ１０５内で利用することにより、上述と同じシナリオにおいて、ノードＶｏでのＳＮＤＲが、様々なＳＡＲＸ－ＡＤＣ構成に応じて、（単一のＡＤＣ読み出しの下で）１０３．６－１０４．５ｄＢまで更に増強され得る。示されるように、第１８／１７１，６８７号に開示されたＳＡＲＸ－ＡＤＣを利用することにより、ＳＮＤＲに関して４．５－５．４ｄＢの性能向上となる。
【0065】
結果として、（整数）ビット［ｂＮ－１，…，ｂ０］に加えての（分数）ビット［ｆ１，…，ｆＭ］を介して追加の分解能を提供するものであるＳＡＲＸ－ＡＤＣを適用することは、特にΔΣ演算又は密度変調を伴う状況下で、ＳＮＤＲに関して性能向上をもたらすことになる。
【0066】
まとめるに、当該フィードバック制御システムは、ΔΣ回路／演算を利用してシステム性能を高め、エネルギーリサイクル能力を持つ駆動回路を利用して電力消費を低減させ、いっそう良好な可観測性を持つＡＤＣを利用してシステム性能を更に向上させる。従って、本出願のフィードバック制御システムは、高いシステム性能と低い電力消費を達成することができる。
【0067】
当業者が容易に気付くことには、本発明の教示を保持しながら装置及び方法の数多くの変更及び改変が為され得る。従って、上の開示は、添付の請求項の境界によってのみ限定されるものと解釈されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
