特許 7506517 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-18

(45)【発行日】2024-06-26

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03B 5/32 20060101AFI20240619BHJP

【ＦＩ】

H03B5/32 J

【請求項の数】 13

(21)【出願番号】P 2020080689

(22)【出願日】2020-04-30

(65)【公開番号】P2021175162

(43)【公開日】2021-11-01

【審査請求日】2023-04-25

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】110003281

【氏名又は名称】弁理士法人大塚国際特許事務所

(72)【発明者】

【氏名】塩道 寛貴

【審査官】石田 昌敏

(56)【参考文献】

【文献】特開２０１８－０３７８１７（ＪＰ，Ａ）

【文献】特開２０１５－１３７８８３（ＪＰ，Ａ）

【文献】特開２０００－３３２５３６（ＪＰ，Ａ）

【文献】特開２０１７－１４６９６８（ＪＰ，Ａ）

【文献】特開２０１０－１７６２７６（ＪＰ，Ａ）

【文献】特開平０４－１９７１００（ＪＰ，Ａ）

【文献】特開２０１８－１４２８６８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｂ ５／３０－ ５／４２

(57)【特許請求の範囲】

【請求項1】

振動子に励振電流を供給して当該振動子を発振させることでクロック信号を生成する発振回路と、
前記発振回路が前記振動子を発振させるために必要となる励振レベルを制御する制御回路と、
アナログ入力信号をサンプリングしてホールドするサンプルホールド回路と、
前記振動子を発振させることで生成された前記クロック信号から派生したシステムクロックを供給されて動作し、前記サンプルホールド回路によりホールドされている前記アナログ入力信号の電圧をデジタルデータに変換するアナログデジタル変換回路と、
を有し、
前記制御回路は、前記サンプルホールド回路のｉ回目のサンプリングが開始されてから終了するまでに、前記発振回路の前記振動子を発振させるために必要となる励振レベルを、第１励振レベルから第Ｎ励振レベルへ低下させ、前記サンプルホールド回路のｉ回目のサンプリングが終了してから前記サンプルホールド回路のｉ＋１回目のサンプリングが開始されるまでに、前記発振回路の励振レベルを前記第１励振レベルへ戻すように構成されていることを特徴とする半導体装置。

【請求項2】

前記Ｎは２であることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記Ｎは３以上の整数であることを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記制御回路は、前記発振回路の励振レベルを前記第１励振レベルから前記第Ｎ励振レベルまで段階的に変更するように構成されていることを特徴とする請求項３に記載の半導体装置。

【請求項5】

前記制御回路は、前記発振回路の励振レベルを前記第１励振レベルから第ｊ励振レベルまで段階的または徐々に低下させ、前記第ｊ励振レベルから前記第Ｎ励振レベルまで段階的または徐々に増加させるように構成されていることを特徴とする請求項４に記載の半導体装置。

【請求項6】

前記第ｊ励振レベルは、前記第１励振レベルから前記第Ｎ励振レベルまでのＮ個の励振レベルのうちで、最も小さな励振レベルであることを特徴とする請求項５に記載の半導体装置。

【請求項7】

前記第１励振レベルから前記第Ｎ励振レベルまでのＮ個の励振レベルのうち第２励振レベルから前記第Ｎ励振レベルまでの各励振レベルの継続時間は、一定であることを特徴とする請求項４ないし６のいずれか一項に記載の半導体装置。

【請求項8】

前記クロック信号を逓倍して前記システムクロックを生成するＰＬＬ回路をさらに有し、
前記制御回路は、前記システムクロックを基準に複数の励振レベルの切り替えタイミングを制御するように構成されていることを特徴とする請求項１ないし７のいずれか一項に記載の半導体装置。

【請求項9】

前記制御回路が、前記励振レベルを前記第１励振レベルよりも低下させてから前記励振レベルを再び前記第１励振レベルに戻すまでの期間は、前記クロック信号の立ち上がりまたは立下りに要する時間よりも長く、かつ、前記クロック信号の周期よりも短いことを特徴とする請求項３ないし７のいずれか一項に記載の半導体装置。

【請求項10】

前記制御回路が、前記励振レベルを前記第１励振レベルよりも低下させてから前記励振レベルを再び前記第１励振レベルに戻すまでの期間は、前記アナログデジタル変換回路のセトリング時間に等しいことを特徴とする請求項１ないし８のいずれか一項に記載の半導体装置。

【請求項11】

前記サンプルホールド回路の電源と前記発振回路の電源とは共通していることを特徴とする請求項１ないし１０のいずれか一項に記載の半導体装置。

【請求項12】

前記発振回路は、複数のインバータと帰還抵抗とを有し、
前記複数のインバータと前記帰還抵抗はそれぞれ並列に接続されていることを特徴とする請求項１ないし１１のいずれか一項に記載の半導体装置。

【請求項13】

入力端子と、
前記入力端子を前記サンプルホールド回路に接続するか、または前記入力端子を他の回路に接続するかを切り替えるスイッチ回路と
をさらに有することを特徴とする請求項１ないし１２のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関する。

【背景技術】

【0002】

ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）などの半導体装置は、水晶発振回路により生成されたクロックをベースに動作するＣＰＵ、デジタル回路およびＡＤＣを有している。ＡＤＣはアナログデジタル変換回路の略称である。イメージセンサやエリアセンサなどの種々のセンサ制御や、モーターのセンサレスベクトル制御において、低ノイズかつ高分解能なＡＤＣの必要性が高まっている。水晶発振回路は、水晶振動子に励振電流を流すことで水晶振動子を発振させ、クロックを生成するが、この励振電流がノイズの原因となることがある。発生したノイズがＡＤＣの入力端子へカップリングすると、ＡＤＣの変換誤差が大きくなってしまう。特許文献１によれば、定電流特性を持つインバータ回路を用いて、ノイズを抑制する水晶発振回路が提案されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００８－２６３３１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、水晶発振回路の負性抵抗を調整するだけでは、近年の高性能な用途が要求するノイズ要件を満たすことは困難である。そこで、本発明は、発振回路が生成するクロック信号のカップリングノイズの影響を受けにくい半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

そこで、本発明は、
振動子に励振電流を供給して当該振動子を発振させることでクロック信号を生成する発振回路と、
前記発振回路が前記振動子を発振させるために必要となる励振レベルを制御する制御回路と、
アナログ入力信号をサンプリングしてホールドするサンプルホールド回路と、
前記振動子を発振させることで生成された前記クロック信号から派生したシステムクロックを供給されて動作し、前記サンプルホールド回路によりホールドされている前記アナログ入力信号の電圧をデジタルデータに変換するアナログデジタル変換回路と、
を有し、
前記制御回路は、前記サンプルホールド回路のｉ回目のサンプリングが開始されてから終了するまでに、前記発振回路の前記振動子を発振させるために必要となる励振レベルを、第１励振レベルから第Ｎ励振レベルへ低下させ、前記サンプルホールド回路のｉ回目のサンプリングが終了してから前記サンプルホールド回路のｉ＋１回目のサンプリングが開始されるまでに、前記発振回路の励振レベルを前記第１励振レベルへ戻すように構成されていることを特徴とする半導体装置を提供する。

【発明の効果】

【0006】

本発明によれば、発振回路が生成するクロック信号のカップリングノイズの影響を受けにくい半導体装置が提供される。

【図面の簡単な説明】

【0007】

【図1】半導体装置を示すブロック図

【図2】発振回路を示す回路図

【図3】トライステートインバータを示す回路図

【図4】主な制御回路を示すブロック図

【図5】制御方法を示すフローチャート

【図6】発振回路とＡＤＣに関与する信号のタイミングチャート

【図7】主な制御回路を示すブロック図

【図8】制御方法を示すフローチャート

【図9】発振回路とＡＤＣに関与する信号のタイミングチャート

【発明を実施するための形態】

【0008】

以下、添付図面を参照して実施形態が詳しく説明される。尚、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一または同様の構成に同一の参照番号が付され、重複した説明は省略される。

【0009】

＜実施例１＞
（１）半導体装置
図１が示すように半導体装置１は様々な回路を有している。発振回路１０は、水晶振動子２に励振電流を供給して水晶振動子２を振動させることでクロック信号を生成する。ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）１２は、発振回路１０により生成されたクロック信号（基準クロック）を逓倍してシステムクロックを生成する。ＣＰＵ１４、ＧＰＩＯ１６、ＡＤＣ１７、および不図示の機能ブロックはシステムクロックを供給されて動作する回路群である。ＧＰＩＯは汎用入出力回路の略称である。切替回路１５は、外部信号端子ＩＯの接続相手をＡＤＣ１７とＧＰＩＯ１６とのいずれかに切り替える。ＡＤＣ１７は、外部信号端子ＩＯから入力されたアナログ入力信号の電圧をデジタルデータへ変換する。ＧＰＩＯ１６は、外部信号端子ＩＯの入力端子として機能させるか、または、出力端子として機能させるかを切り替える。内部電源１３は、外部電源端子ＶＣＣから供給された電圧を変換して内部ロジックを動作させるための電圧を生成し、内部電源端子ＶＤＤへ出力する。このように、内部電源１３を設けることで動作電圧の異なる複数の回路群を半導体装置１の内部に混在させることが可能となる。外部電源端子ＶＣＣは、内部電源１３、発振回路１０、ＡＤＣ１７、および切替回路１５に接続される。内部電源端子ＶＤＤはＰＬＬ１２、ＣＰＵ１４、およびＧＰＩＯ１６へ接続される。外部接地端子ＶＳＳは、半導体装置１が実装されるプリント基板のグランド層またはフレームグランドなどに接続される端子である。

【0010】

（２）発振回路
図２が示すように、発振回路１０は、水晶振動子２に対してそれぞれ並列接続された帰還抵抗Ｒ１とｎ個のトライステートインバータＩＶ１、ＩＶ２、・・・、ＩＶｎを有している。ｎ個のトライステートインバータＩＶ１、ＩＶ２、・・・、ＩＶｎのサイズはそれぞれ異なってもよいし、同一であってもよい。以下では、トライステートインバータＩＶ１、ＩＶ２、・・・、ＩＶｎは総称してトライステートインバータＩＶと記載されることがある。トライステートインバータＩＶは、セレクト端子Ｅ、出力端子Ｏ、および入力端子Ｉを有している。セレクト端子Ｅの論理が“Ｌ”になると、出力端子Ｏの状態は入力端子Ｉの論理に依存せずにフローティング状態になる。セレクト端子Ｅの論理が“Ｈ”になると、出力端子Ｏの論理は入力端子Ｉの論理を反転しものとなる。ＣＰＵ１４は、イネーブル信号Ｅ１、Ｅ２、・・・、Ｅｎの論理を切り替えることで、発振回路１０の負性抵抗および励振レベルを調整する。水晶振動子２の等価直列抵抗に対して十分に大きな負性抵抗が得られるように、イネーブル信号Ｅ１、Ｅ２、・・・、Ｅｎの論理の組み合わせが選択される。励振レベルは、水晶振動子２の電力定格を超えない範囲で選択される。

【0011】

水晶振動子２の一端とグランドとの間にはコンデンサＣ１が接続されている。水晶振動子２の他端とグランドとの間にはコンデンサＣ２が接続されている。発振回路１０に並列接続される水晶振動子２は、セラミック振動子など、他のタイプの振動子であってもよい。

【0012】

（３）トライステートインバータ
図３が示すように、トライステートインバータＩＶは６つのトランジスタを有している。ＰＭＯＳトランジスタＱＰ１、ＱＰ２は電源ノードと出力端子Ｏとの間に直列に接続されている。ＮＭＯＳトランジスタＱＮ１およびＱＮ２はＧＮＤ（グランド）ノードと出力端子Ｏとの間に直列に接続されている。ＭＯＳトランジスタＱＰ２のゲートとＱＮ１のゲートには、それぞれ入力端子Ｉが接続されている。ＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ３は電源ノードとＧＮＤノードとの間に直列に接続されている。セレクト端子Ｓは、ＭＯＳトランジスタＱＰ３ゲート、ＱＮ３のゲート、およびＮＭＯＳトランジスタＱＮ２のゲートに接続されている。ＭＯＳトランジスタＱＰ３のドレインとＱＮ３のドレインはＰＭＯＳトランジスタＱＰ１のゲートに接続されている。

【0013】

セレクト端子Ｓの論理が“Ｌ”になると、ＮＭＯＳトランジスタＱＮ２はオフ状態になる。また、セレクト端子Ｓの論理が“Ｌ”になると、ＰＭＯＳトランジスタＱＰ１もオフ状態になる。なぜなら、ＰＭＯＳトランジスタＱＰ１のゲートには、ＭＯＳトランジスタＱＰ３とＱＮ３によりセレクト端子Ｓに印可された信号の論理が反転されて生成された信号が印可されているからである。これにより、入力端子Ｉの論理に依存せずに、出力端子Ｏはフローティング状態となる。

【0014】

セレクト端子Ｓの論理が“Ｈ”になると、ＰＭＯＳトランジスタＱＰ１およびＮＭＯＳトランジスタＱＮ２はオン状態になる。セレクト端子Ｓの論理が“Ｈ”になると、入力端子Ｉに印可された信号の論理を反転した論理が出力端子Ｏに出力される。ＭＯＳトランジスタＱＰ１、ＱＰ２、ＱＮ１、ＱＮ２のサイズに依存して、トライステートインバータＩＶの１個当りのドライブ電流が決定される。

【0015】

ここではトライステートインバータＩＶの一例としてＣＭＯＳロジック型が説明された。しかし、トライステートインバータＩＶは、反転増幅器またはコンパレータなどのＣＭＯＳアナログ回路で構成されてもよい。ＭＯＳトランジスタＱＰ１、ＱＮ２は定電流源に置き換えられてもよい。

【0016】

（４）周辺ブロック
図４が示すように、ＣＰＵ１４は内部バス１００を介してＧＰＩＯ制御部２６のレジスタ２６１、ＡＤＣ制御部２７のレジスタ２７１、発振制御部２０のレジスタ２０１に命令を書き込む。

【0017】

ＧＰＩＯ制御部２６は、ＣＰＵ１４によりレジスタ２６１に格納されたデジタル／アナログの切替設定に応じて切替回路１５の接続先を決定する。デジタルが選択されると、切替回路１５は外部信号端子ＩＯをＧＰＩＯ１６に接続する。ＧＰＩＯ制御部２６は、ＣＰＵ１４により指定された入力または出力の切替設定をＧＰＩＯ１６へ送る。ＧＰＩＯ１６が出力に切り替えられると、ＧＰＩＯ制御部２６はＧＰＩＯ１６に出力値（論理）を設定する。ＧＰＩＯ１６が入力に切り替えられると、ＧＰＩＯ制御部２６はＧＰＩＯ１６から入力値（論理）を受け取る。

【0018】

ＧＰＩＯ制御部２６は、レジスタ２６１に格納されたデジタル／アナログの切替設定に応じて切替回路１５の接続先をＡＤＣ１７に決定する。ＡＤＣ１７は逐次比較型のアナログデジタル変換回路である。ＡＤＣ１７は、サンプルホールドスイッチ１７１、サンプルホールドコンデンサＣｓｈおよび変換部１７２を備える。とりわけ、サンプルホールドスイッチ１７１およびサンプルホールドコンデンサＣｓｈはサンプルホールド回路を形成している。サンプルホールドスイッチ１７１がオン状態になると、外部信号端子ＩＯの電圧がサンプルホールドコンデンサＣｓｈに印可され、サンプルホールドコンデンサＣｓｈが充電される。サンプルホールドスイッチ１７１がオフ状態になると、サンプルホールドコンデンサＣｓｈの電圧が保持される。変換部１７２は、サンプルホールドコンデンサＣｓｈに保持されている電圧をデジタル値に変換する。デジタル値はデジタルデータまたはＡＤＣデータと呼ばれてもよい。

【0019】

ＡＤＣ制御部２７はレジスタ２７１とタイミング生成部２７２を含む。ＣＰＵ１４は、ＡＤＣ１７の起動／停止を指定する命令と、サンプルホールドスイッチ１７１のオンタイミングとオフタイミングなどの設定値をレジスタ２７１に格納する。タイミング生成部２７２は、レジスタ２７１より設定された値に基づいて、サンプルホールド信号のＨ／Ｌのタイミングと励振レベルの切替信号の出力タイミングなどを制御する。ＡＤＣ制御部２７は、変換部１７２により生成されたＡＤＣデータをレジスタ２７１へ格納する。これにより、ＣＰＵ１４は、レジスタ２７１を介してＡＤＣデータを取得する。

【0020】

発振制御部２０は、レジスタ２０１、セレクタ２０２およびデコーダ２０３を含む。レジスタ２０１は、発振回路１０に設定される少なくとも２つの励振レベルの設定値を格納する。実施例１では、便宜上、第１励振レベルの設定値と第２励振レベルの設定値をレジスタ２０１に格納される。第１励振レベルは第２励振レベルよりも大きい。セレクタ２０２はタイミング生成部２７２から出力される切替信号に応じて第１励振レベルと第２励振レベルのいずれかを選択する。デコーダ２０３はセレクタ２０２により選択された励振レベルの設定値を発振回路１０のイネーブル信号ＥＮへ変換する。

【0021】

ＣＰＵ１４は内部バス１００を介してメモリ１８にアクセスする。メモリ１８はＲＯＭ領域とＲＡＭ領域を有している。ＲＯＭ領域は制御プログラムを記憶している。

【0022】

（５）ＣＰＵによる制御
図５はＣＰＵ１４が制御プログラムにしたがって実行する制御手順を示している。Ｓ５０１で、半導体装置１に外部電源から電力が供給されると、ＣＰＵ１４は、メモリ１８に格納されている制御プログラムを読み出して起動する。

【0023】

Ｓ５０２でＣＰＵ１４は発振回路１０の定常動作時の励振レベルと、ＡＤＣ１７がサンプリングを実行しているときの励振レベルとを設定する。これらの励振レベルの設定値はメモリ１８に記憶されている。ＣＰＵ１４はこれらの設定値をメモリ１８から読み出してレジスタ２０１に設定する。

【0024】

Ｓ５０３でＣＰＵ１４はサンプリング時間（サンプルホールド信号ＳＨが“Ｈ”となる期間Ｔ）を設定する。たとえば、ＣＰＵ１４は内部バス１００を通じてレジスタ２７１にサンプリング時間を書き込む。

【0025】

Ｓ５０４でＣＰＵ１４は励振レベルの切替時間ｔｘを設定する。たとえば、ＣＰＵ１４は内部バス１００を通じてレジスタ２７１に切替時間ｔｘを書き込む。Ｓ５０５でＣＰＵ１４はＡＤＣ１７の起動をＡＤＣ制御部２７に指示する。ＡＤＣ制御部２７は、ＣＰＵ１４からの指示にしたがってＡＤＣ１７を起動する。

【0026】

（６）タイミングチャート
図６は発振回路１０とＡＤＣ１７に関与する信号のタイミングチャートである。図６において励振レベルは単にレベルと表記されている。時刻ｔ０にＡＤＣ１７が起動したものと仮定されている。時刻ｔ１でサンプルホールド信号がＬからＨに切り替えられる。時刻ｔ１はＣＰＵ１４により指定されたタイミングである。時刻ｔ２は励振レベルが第１励振レベルから第２励振レベルに切り替えられるタイミングである。時刻ｔ３は、サンプルホールド信号がＨからＬに切り替えられるタイミングである。時刻ｔ４は励振レベルが第２励振レベルから第１励振レベルに切り替えられるタイミングである。切替時間ｔｘは時刻ｔ２から時刻ｔ４までの期間である。

【0027】

発振回路１０より生成された基準クロックＣＬＫは、外部電源端子ＶＣＣの電圧と外部接地端子ＶＳＳの電圧を変動させる。この変動は、基準クロックＣＬＫの立ち上りと立下りで発生しうる。外部電源端子ＶＣＣの電圧と外部接地端子ＶＳＳの電圧が変動すると、外部信号端子ＩＯの出力も変動する。上述されたように、切替回路１５およびサンプルホールドスイッチ１７１は同一の電源から電力を供給されて動作している。そのため、これらの浮遊容量を介して基準クロックＣＬＫの立ち上りノイズと立下りノイズが外部信号端子ＩＯにカップリングしうる。

【0028】

一方、ＰＬＬ１２により生成されたシステムクロックはロジック回路（例：ＣＰＵ１４、ＡＤＣ制御部２７および発振制御部２０）の動作クロックとして利用される。ＣＰＵ１４の指示にしたがってＡＤＣ制御部２７がＡＤＣ１７を起動すると、予め設定されたサンプルホールド信号ＳＨの立ち上りに同期して、外部信号端子ＩＯはサンプルホールドコンデンサＣｓｈに接続される。サンプルホールドスイッチ１７１がオフからオンとなるときに発生するスイッチングノイズにより外部信号端子ＩＯの電圧が変動する。変動した電圧は、サンプルホールドコンデンサＣｓｈと外部信号端子ＩＯに接続される外部インピーダンスに依存した時定数にしたがって収束し、サンプルホールド信号ＳＨの立下りに同期して保持される。サンプルホールド信号の立下りタイミングと基準クロックＣＬＫの立ち上りまたは立下りのタイミングが重なる場合がある。この場合、基準クロックＣＬＫのカップリングノイズの影響でサンプルホールドコンデンサＣｓｈの電圧が本来の電圧から大幅にずれた状態で保持されてしまう。

【0029】

そこで、実施例１では、サンプルホールド信号の立ち上りタイミング（時刻ｔ１）よりも後のタイミング（時刻ｔ２）で励振レベルの切替信号が“Ｌ”から“Ｈ”へ遷移する。さらに、サンプルホールド信号の立下りタイミング（時刻ｔ３）よりも後のタイミング（時刻ｔ４）で、励振レベルの切替信号が“Ｈ”から“Ｌ”へ遷移する。これにより、サンプルホールドコンデンサＣｓｈの電圧保持タイミングで励振レベルが第１励振レベルから第２励振レベルに低下する。つまり、切替時間ｔｘだけ励振レベルが第２励振レベルに維持される。その結果、基準クロックＣＬＫのカップリングノイズの影響が低減される。

【0030】

励振レベルの低下量は、基準クロックＣＬＫの安定性が確保され、かつ、ＡＤＣ１７の要求変換精度を満たすように設定される。励振レベルの低下量とは、第１励振レベルと第２励振レベルとの差である。

【0031】

励振レベルの切替信号が“Ｈ”となる期間Ｔ（ｔ１からｔ２までの期間）の設定は、外部信号端子ＩＯに接続される回路やデバイスによって調整されてもよい。外部信号端子ＩＯに接続されるコンデンサの容量が大きい場合、カップリングノイズの影響による端子電圧の変動が小さくなる。そのため、期間Ｔは、可能な限り短い時間に設定されてもよい。たとえば、期間Ｔは、基準クロックＣＬＫの立ち上り時間または立下り時間よりも長く、かつ、基準クロックＣＬＫの１周期よりも短い時間に設定されてもよい。

【0032】

外部信号端子ＩＯに接続される外部インピーダンスが低い場合、カップリングノイズの影響による端子電圧の変動量によらず、収束が早くなる。そのため、期間Ｔは短い時間に設定される。一方、外部インピーダンスが高い場合、カップリングノイズの影響による端子電圧の変動が大きくなる。そのため、期間Ｔは可能な限り長い時間に設定される。たとえば、期間Ｔは、外部インピーダンスとサンプルホールドコンデンサＣｓｈで定まるセトリング時間に設定される。

【0033】

以上で説明されたよう、励振レベルを一時的に低下させることで、外部信号端子ＩＯに発生するカップリングノイズが大幅に低減される。その結果、入力されたアナログ信号の電圧が、精度高くサンプルホールドコンデンサＣｓｈにより保持される。ＡＤＣ１７の変換部１７２がこの電圧を変換してＡＤＣデータを生成することで、ＣＰＵ１４は精度の高いＡＤＣデータを取得できる。

【0034】

ＡＤＣ１７には一つの外部信号端子ＩＯだけが接続されているがこれは一例に過ぎない。切替回路１５をマルチプレクス型の切替回路に置換することで、複数の外部信号端子ＩＯをＡＤＣ１７に接続することが可能となる。この場合、複数の外部信号端子ＩＯの一つ一つに対して、レジスタ２０１は励振レベルを格納してもよい。つまり、ＣＰＵ１４は、複数の外部信号端子ＩＯのうち選択された一つの外部信号端子ＩＯに対応した第１励振レベルと第２励振レベルをメモリ１８から読み出してレジスタ２０１に書き込む。これは、外部信号端子ＩＯごとに適切な二つの励振レベルの組み合わせが異なる場合に、有効であろう。

【0035】

＜実施例２＞
実施例１では第１励振レベルを第２励振レベルへ一時的に低下させる例が説明された。しかし、第１励振レベルから第２励振レベルに切り替えると、発振回路１０から生成される基準クロックＣＬＫの周波数が変動しうる。基準クロックＣＬＫの周波数変動の許容範囲は、基準クロックＣＬＫを供給されて動作する周辺回路が正常に動作可能な範囲である。第１励振レベルと第２励振レベルとの差が大きすぎると、基準クロックＣＬＫの周波数変動が許容範囲を超えてしまう。そこで、実施例２では、三つ以上の励振レベルを段階的に切り替えることで、基準クロックＣＬＫの周波数の変動が許容範囲内に収められる。

【0036】

図７は実施例２の発振制御部３０を示している。実施例２において実施例１と共通する説明は省略される。発振制御部３０は、レジスタ３０１、選択部３０２、およびデコーダ３０３を含む。レジスタ３０１は、Ｎ個の励振レベルの設定値、切替数Ｘおよび切替時間ｔｘなどをＣＰＵ１４により書き込まれて記憶する。Ｎは３以上の整数である。切替数ＸはＮ－１である。切替時間ｔｘは、一つの励振レベルが継続する継続時間である。

【0037】

選択部３０２は、ＡＤＣ制御部２７により生成された切替信号に同期して励振レベルを選択する。選択部３０２は、切替数Ｘと切替時間ｔｘに従って励振レベルを選択してもよい。選択部３０２は、切替信号が入力されると励振レベルを切り替える。さらに、選択部３０２は、切替信号が入力されたタイミングをスタートとして、切替時間ｔｘを周期として、複数の励振レベルを順番に切り替えて行く。たとえば、切替信号が入力されたタイミングに、第１励振レベルが第２励振レベルに切り替えられる。選択部３０２は、切替を実行するたびにカウント値に１を加算して行く。カウント値が切替数Ｘになると、選択部３０２は、励振レベルを第１励振レベルに戻してもよい。デコーダ３０３は選択された励振レベルの設定値をイネーブル信号ＥＮへ変換し、発振回路１０へ出力する。

【0038】

図８はＣＰＵ１４が制御プログラムにしたがって実行する制御手順を示している。Ｓ８０１で、半導体装置１に外部電源から電力が供給されると、ＣＰＵ１４は、メモリ１８に格納されている制御プログラムを読み出して起動する。

【0039】

Ｓ８０２でＣＰＵ１４は発振回路１０の定常動作時の第１励振レベルと、ＡＤＣ１７がサンプリングを実行しているときの第２励振レベル～第Ｎ励振レベルを設定する。これらの励振レベルの設定値はメモリ１８に記憶されている。ＣＰＵ１４はこれらの設定値をメモリ１８から読み出してレジスタ３０１に設定する。

【0040】

Ｓ８０３でＣＰＵ１４はサンプリング時間（サンプルホールド信号ＳＨが“Ｈ”となる期間Ｔ）を設定する。たとえば、ＣＰＵ１４は内部バス１００を通じてレジスタ２７１にサンプリング時間を書き込む。

【0041】

Ｓ８０４でＣＰＵ１４は励振レベルの切替の開始タイミング（時刻ｔ２）、終了タイミング（時刻ｔ４）、および切替時間ｔｘを設定する。たとえば、ＣＰＵ１４は、開始タイミング、終了タイミング、および切替時間ｔｘをレジスタ３０１に書き込む。

【0042】

Ｓ８０５でＣＰＵ１４は励振レベルの切替数Ｘを設定する。たとえば、ＣＰＵ１４は、切替数Ｘをレジスタ３０１に書き込む。

【0043】

Ｓ８０６でＣＰＵ１４はＡＤＣ１７の起動をＡＤＣ制御部２７に指示する。ＡＤＣ制御部２７は、ＣＰＵ１４からの指示にしたがってＡＤＣ１７を起動する。

【0044】

図９は発振回路１０とＡＤＣ１７に関与する信号のタイミングチャートである。ここではＮ＝６と仮定されている。時刻ｔ０にＡＤＣ１７が起動したものと仮定されている。時刻ｔ１でサンプルホールド信号がＬからＨに切り替えられる。時刻ｔ１はＣＰＵ１４により指定されたタイミングである。時刻ｔ２は励振レベルが第１励振レベルから第２励振レベルに切り替えられるタイミングである。時刻ｔ３は、サンプルホールド信号がＨからＬに切り替えられるタイミングである。時刻ｔ４は励振レベルが第２励振レベルから第１励振レベルに切り替えられるタイミングである。

【0045】

実施例２でも、サンプルホールド信号の立ち上りタイミング（時刻ｔ１）よりも後のタイミング（時刻ｔ２）で励振レベルの切替信号が“Ｌ”から“Ｈ”へ遷移する。図９が示すように、開始タイミングである時刻ｔ２で励振レベルが第１励振レベルから第２励振レベルへ切り替られている。その後、選択部３０２は、切替を実行したタイミングから切替時間ｔｘが経過するたびに、次の励振レベルを選択してデコーダ３０３へ出力する。たとえば、時刻ｔ２から切替時間ｔｘが経過すると、選択部３０２は、励振レベルを第２励振レベルから第３励振レベルに切り替える。時刻ｔ２から切替時間２×ｔｘが経過すると、選択部３０２は、励振レベルを第３励振レベルから第４励振レベルに切り替える。時刻ｔ３から切替時間３×ｔｘが経過すると、選択部３０２は、励振レベルを第４励振レベルから第５励振レベルに切り替える。時刻ｔ２から切替時間４×ｔｘが経過すると、選択部３０２は、励振レベルを第５励振レベルから第６励振レベルに切り替える。終了タイミングである時刻ｔ４が到来すると、選択部３０２は、励振レベルを第１励振レベルに戻す。このように、時刻ｔ２から時刻ｔ４までの間にＮ－１個の励振レベルが順番に切り替えられている。

【0046】

切替時間ｔｘは、基準クロックＣＬＫの１周期以上となるように設定されてもよい。６個の励振レベルのうち、第１励振レベルは通常状態で設定される励振レベルである。第４励振レベルは最もノイズを低減できる励振レベルである。図９が示すように、第４励振レベルが適用される期間において、ＡＤＣ１７がホールドを実行する。他の励振レベルは、第１励振レベルと第４励振レベルとの間を補間するように決定される。たとえば、Ｎ個の励振レベルのうちｊ番目の励振レベルが最も小さな励振レベルであることが想定される。この場合、なお、ｉ番目の励振レベルはｉ－１番目の励振レベルよりも低い（ｉは２からｊまでの整数）。ｉがｊ＋１からＮまでの整数である場合、ｉ番目の励振レベルはｉ－１番目の励振レベルよりも高い。なお、ｉ番目の励振レベルとｉ－１番目の励振レベルとの差は一定である。ただし、基準クロックＣＬＫの変動が許容範囲内であれば、ｉ番目の励振レベルとｉ－１番目の励振レベルとの差は一定でなくてもよい。このように、基準クロックＣＬＫの周波数変動に起因してＰＬＬ１２のロックが外れない範囲で、他の励振レベルが段階的に低下または増加される。

【0047】

発振回路１０の励振電流を徐々に低下および増加させることで、基準クロックＣＬＫの周波数変動が緩やかになり、ホールドタイミングの励振レベルをさらに低く設定することが可能となる。したがって、実施例２は、実施例１に比べて、よりカップリングノイズの影響を低減することができる。つまり、外部信号端子ＩＯに印可されるノイズが減少し、ＣＰＵ１４はより精度の高いＡＤＣデータを得ることができる。

【0048】

図９ではＮが６であるが、Ｎは６より大きくてもよいし、６未満かつ２以上であってもよい。また、選択部３０２またはＣＰＵ１４は、最大の励振レベルと最小の励振レベルとの間を補間する１次式または２次式の関数を用いて、他の励振レベルを決定してもよい。

【0049】

＜まとめ＞
［観点１］
発振回路１０は、振動子に励振電流を供給して当該振動子を発振させることでクロック信号を生成する発振回路の一例である。ＣＰＵ１４および発振制御部２０、３０は、発振回路が振動子を発振させるために必要となる励振レベルを制御する制御回路の一例である。ＡＤＣ１７は、サンプルホールド回路およびアナログデジタル変換回路の一例である。サンプルホールド回路はアナログ入力信号をサンプリングしてホールドする。アナログデジタル変換回路は、クロック信号から派生したシステムクロックを供給されて動作する。アナログデジタル変換回路は、サンプルホールド回路によりホールドされているアナログ入力信号の電圧をデジタルデータに変換する。制御回路は、サンプルホールド回路のｉ回目のサンプリングが開始されてから終了するまでに、発振回路の励振レベルを、第１励振レベルから第Ｎ励振レベルへ低下させる。制御回路は、サンプルホールド回路のｉ回目のサンプリングが終了してからサンプルホールド回路のｉ＋１回目のサンプリングが開始されるまでに、発振回路の励振レベルを第１励振レベルへ戻す。これにより、発振回路が生成するクロック信号のカップリングノイズの影響を受けにくい半導体装置が提供される。その結果、アナログデジタル変換回路によるＡＤ変換の精度が向上する。

【0050】

［観点２、３］
実施例１が示すようにＮは２であってもよい。実施例２が示すように、Ｎは３以上の整数であってもよい。

【0051】

［観点４、５］
制御回路は、発振回路の励振レベルを第１励振レベルから第Ｎ励振レベルまで段階的に変更するように構成されていてもよい。たとえば、図９が例示するように、制御回路は、発振回路の励振レベルを第１励振レベルから第ｊ励振レベルまで段階的または徐々に低下させてもよい。さらに、制御回路は、第ｊ励振レベルから第Ｎ励振レベルまで段階的または徐々に増加させてもよい。これにより、カップリングノイズの影響がさらに低減されよう。

【0052】

［観点６］
第ｊ励振レベルは、第１励振レベルから第Ｎ励振レベルまでのＮ個の励振レベルのうちで、最も小さな励振レベルであってもよい。図９ではｊ＝４の例が示されている。第１励振レベルから第ｊ励振レベルへ急激に低下させると、基準クロックＣＬＫの周波数変動が大きくなる。しかし、第１励振レベルから第ｊ励振レベルへ徐々に低下させることで、第ｊ励振レベルを小さく設定することが可能となり、基準クロックＣＬＫの周波数変動も小さくなる。

【0053】

［観点７］
図９が示すように、第１励振レベルから第Ｎ励振レベルまでのＮ個の励振レベルのうち第２励振レベルから第Ｎ励振レベルまでの各励振レベルの継続時間は、一定であってもよい。

【0054】

［観点８］
図４が示すように、クロック信号を逓倍してシステムクロックを生成するＰＬＬ回路が設けられてもよい。制御回路は、システムクロックを基準に複数の励振レベルの切り替えタイミングを制御してもよい。

【0055】

［観点９、１０］
制御回路が、励振レベルを第１励振レベルよりも低下させてから励振レベルを再び第１励振レベルに戻すまでの期間は、クロック信号の立ち上がりまたは立下りに要する時間よりも長い。さらに、この期間は、クロック信号の周期よりも短くてもよい。あるいは、この期間は、アナログデジタル変換回路のセトリング時間に等しくてもよい。

【0056】

［観点１１］
サンプルホールド回路の電源と発振回路の電源とは共通していてもよい。このような構成が採用される場合、カップリングノイズの影響が顕著となりやすい。そのため、実施例１、２は特に有効であろう。

【0057】

［観点１２］
図２が例示するように、発振回路は、複数のインバータと帰還抵抗とを有してもよい。複数のインバータと帰還抵抗はそれぞれ並列に接続されている。

【0058】

［観点１３］
外部入力端子ＩＯは入力端子の一例である。切替回路１５は、入力端子をサンプルホールド回路に接続するか、または入力端子を他の回路（例：ＧＰＩＯ１６）に接続するかを切り替えるスイッチ回路の一例である。このように、複数の用途間で端子を共用することで、半導体装置の小型化と半導体装置の用途の増加を図りやすくなる。実施例１、２ではこのような入力端子に回り込むカップリングノイズの影響が低減される。

【0059】

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項が添付される。

【符号の説明】

【0060】

１：半導体装置、１０：発振回路、１４、ＣＰＵ、１７：ＡＤＣ、２０、３０：発振制御部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】