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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-18
(45)【発行日】2024-06-26
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240619BHJP
H01L 29/06 20060101ALI20240619BHJP
H01L 21/336 20060101ALI20240619BHJP
H01L 21/322 20060101ALI20240619BHJP
【ＦＩ】
H01L29/78 652N
H01L29/06 301F
H01L29/06 301V
H01L29/78 652K
H01L29/78 653A
H01L29/78 652S
H01L29/06 301M
H01L29/78 658H
H01L29/78 658A
H01L21/322 K
【請求項の数】
10
(21)【出願番号】P 2021049759
(22)【出願日】2021-03-24
(65)【公開番号】P2022148177
(43)【公開日】2022-10-06
【審査請求日】2023-02-02
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】馬場 祥太郎
(72)【発明者】
【氏名】加藤 浩朗
(72)【発明者】
【氏名】藤農 佑樹
(72)【発明者】
【氏名】冨田 幸太
【審査官】上田 智志
(56)【参考文献】
【文献】特開２００９－１３０００２（ＪＰ，Ａ）
【文献】特開２０２１－０２７２２９（ＪＰ，Ａ）
【文献】特開２０１２－２０４３９５（ＪＰ，Ａ）
【文献】特開２０１１－０５４８１３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３２２、２１／３３６、
２９／０６、２９／７８
(57)【特許請求の範囲】
【請求項1】
上部電極と、下部電極と、
前記上部電極と前記下部電極との間に位置し、前記下部電極に接する第１導電型のシリコン基板と、
前記シリコン基板と前記上部電極との間に位置するシリコン層であって、セル領域と、側面と、前記セル領域と前記側面との間に位置する終端領域とを有するシリコン層と、
前記シリコン層の前記セル領域に設けられたゲート電極と、
前記ゲート電極と前記シリコン層との間に設けられたゲート絶縁膜と、
前記シリコン層の前記終端領域に埋め込まれ、前記シリコン層に接し、前記シリコン層よりも結晶グレイン密度が高い多結晶シリコン部であって、重金属を含み、電気的にフローティングである多結晶シリコン部と、を備え、
前記シリコン層は、前記セル領域及び前記終端領域に設けられ、前記シリコン基板よりも第１導電型不純物濃度が低く、前記多結晶シリコン部に含まれる重金属と同じ種類の重金属を含む第１導電型のドリフト層と、前記セル領域の前記ドリフト層上に設けられ、前記上部電極に接する第２導電型のベース層と、前記ベース層上に設けられ、前記上部電極に接し、前記ドリフト層よりも第１導電型不純物濃度が高い第１導電型のソース層とを有し、
前記終端領域は、前記上部電極に接する前記ベース層、前記上部電極に接する前記ソース層、及び前記ゲート電極を含まない半導体装置。
【請求項2】
前記多結晶シリコン部は、前記セル領域を連続して囲んでいる請求項１に記載の半導体装置。
【請求項3】
前記ゲート電極及び前記ゲート絶縁膜は、前記セル領域の前記シリコン層内に埋め込まれた構造部内に設けられ、前記多結晶シリコン部と前記下部電極との間の距離は、前記構造部と前記下部電極との間の距離よりも短い請求項１または２に記載の半導体装置。
【請求項4】
前記構造部は、前記上部電極または前記ゲート電極と電気的に接続されたフィールドプレート電極をさらに含み、前記フィールドプレート電極は、前記ゲート電極と前記シリコン基板との間にある請求項３に記載の半導体装置。
【請求項5】
前記シリコン層は、前記ドリフト層と前記多結晶シリコン部との間に設けられ、前記ドリフト層よりも第１導電型不純物濃度が高い第１導電型のチャネルストッパをさらに有する請求項１～４のいずれか１つに記載の半導体装置。
【請求項6】
前記セル領域の前記ドリフト層内の重金属濃度、及び前記セル領域と前記多結晶シリコン部との間の領域の前記ドリフト層内の重金属濃度は、前記多結晶シリコン部と前記側面との間の領域の前記ドリフト層内の重金属濃度よりも高い請求項１～５のいずれか１つに記載の半導体装置。
【請求項7】
前記重金属は、ＰｔまたはＡｕである請求項１～６のいずれか１つに記載の半導体装置。
【請求項8】
前記多結晶シリコン部は、第１の多結晶シリコン部と、前記第１の多結晶シリコン部と前記側面との間に位置する第２の多結晶シリコン部とを有する請求項１～７のいずれか１つに記載の半導体装置。
【請求項9】
前記ゲート電極及び前記ゲート絶縁膜は、前記セル領域の前記シリコン層内に埋め込まれた構造部内に設けられ、前記第１の多結晶シリコン部と前記下部電極との間の距離は、前記構造部と前記下部電極との間の距離よりも長い請求項８に記載の半導体装置。
【請求項10】
前記多結晶シリコン部は、前記ドリフト層に接する請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）には、ゲート電極の制御による動作部とは別に内蔵ダイオード（ボディダイオード）が存在する。その内蔵ダイオードの逆回復特性を改善することで回路の効率に貢献することができる。内蔵ダイオードの逆回復特性を改善する方法として、ドリフト層中に重金属などを導入し、ドリフト層中のキャリアのライフタイムをコントロールすることが知られている。
【先行技術文献】
【特許文献】
【0003】
【文献】国際公開第２０１２／０６３３４２号
【文献】特開２０１５－６５４６４号公報
【文献】特開２０１１－２１６８２５号公報
【文献】特開２０１６－２１３３９０号公報
【文献】特開２０１９－１６１１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態は、内蔵ダイオードの逆回復特性を向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【0005】
実施形態によれば、半導体装置は、上部電極と、下部電極と、前記上部電極と前記下部電極との間に位置し、前記下部電極に接する第１導電型のシリコン基板と、前記シリコン基板と前記上部電極との間に位置するシリコン層であって、セル領域と、側面と、前記セル領域と前記側面との間に位置する終端領域とを有するシリコン層と、前記シリコン層の前記セル領域に設けられたゲート電極と、前記ゲート電極と前記シリコン層との間に設けられたゲート絶縁膜と、前記シリコン層の前記終端領域に埋め込まれ、前記シリコン層に接し、前記シリコン層よりも結晶グレイン密度が高い多結晶シリコン部であって、重金属を含み、電気的にフローティングである多結晶シリコン部と、を備える。前記シリコン層は、前記セル領域及び前記終端領域に設けられ、前記シリコン基板よりも第１導電型不純物濃度が低く、前記多結晶シリコン部に含まれる重金属と同じ種類の重金属を含む第１導電型のドリフト層と、前記セル領域の前記ドリフト層上に設けられ、前記上部電極に接する第２導電型のベース層と、前記ベース層上に設けられ、前記上部電極に接し、前記ドリフト層よりも第１導電型不純物濃度が高い第１導電型のソース層とを有し、前記終端領域は、前記上部電極に接する前記ベース層、前記上部電極に接する前記ソース層、及び前記ゲート電極を含まない。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の半導体装置の模式平面図である。
【図3】第２実施形態の半導体装置の模式断面図である。
【図4】第３実施形態の半導体装置の模式断面図である。
【図5】第４実施形態の半導体装置の模式断面図である。
【図6】各実施形態の第１変形例による半導体装置の模式平面図である。
【図7】各実施形態の第２変形例による半導体装置の模式平面図である。
【図8】各実施形態の第３変形例による半導体装置の模式断面図である。
【発明を実施するための形態】
【0007】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
【0008】
［第１実施形態］
図１は、第１実施形態の半導体装置１の模式平面図である。なお、図１では、説明をわかりやすくするために特徴的な部分のみを示している。
図２は、図１におけるＡ－Ａ線に沿った模式断面図である。
図１は、第１実施形態の半導体装置１の模式平面図である。なお、図１では、説明をわかりやすくするために特徴的な部分のみを示している。
図２は、図１におけるＡ－Ａ線に沿った模式断面図である。
【0009】
図２に示すように、半導体装置１は、上部電極６０と、下部電極７０と、上部電極６０と下部電極７０との間に位置するシリコン基板１０と、シリコン基板１０と上部電極６０との間に位置するシリコン層２０と、シリコン層２０内に埋め込まれた複数の埋め込み構造部３０とを備える。上部電極６０の「上部」と、下部電極７０の「下部」は、説明のために用いた相対的な位置関係であり、重力の方向とは無関係である。埋め込み構造部３０は、少なくともゲート電極３１とゲート絶縁膜４２とを有する。また、本実施形態では、埋め込み構造部３０は、さらに、フィールドプレート電極３２と、フィールドプレート電極３２の上端、下端、及び側面を覆う絶縁膜４１とを有する。半導体装置１は、ゲート電極３１の制御により、上部電極６０と下部電極７０とを結ぶ方向（縦方向）に電流が流れる縦型半導体装置である。
【0010】
シリコン基板１０上にシリコン層２０が設けられている。シリコン基板１０の裏面に下部電極７０が設けられている。シリコン層２０に複数のトレンチが形成され、そのトレンチ内に埋め込み構造部３０が設けられる。シリコン層２０は、埋め込み構造部３０に隣接する複数のメサ部２０ａを有する。埋め込み構造部３０の前述した各構成要素を形成するためのトレンチをシリコン層２０に形成することで、同時にトレンチに隣接するメサ部２０ａも形成される。埋め込み構造部３０は、シリコン基板１０には達しない。
【0011】
図１に示すように、複数の埋め込み構造部３０及び複数のメサ部２０ａは、例えば、ストライプ状に延びている。ストライプ状の複数の埋め込み構造部３０のうち、複数の埋め込み構造部３０が並ぶ方向における最も端に位置する埋め込み構造部を最外埋め込み構造部３０ａとする。また、ストライプ状の複数のメサ部２０ａのうち、最外埋め込み構造部３０ａに隣接するメサ部を、最外メサ部２０ｂとする。
【0012】
図１に示すように、シリコン層２０の平面形状は、４つの側面３００を有する四角形状である。シリコン層２０は、セル領域１００と終端領域２００とを有する。終端領域２００は、セル領域１００と側面３００との間に位置する。埋め込み構造部３０及びメサ部２０ａは、セル領域１００に設けられている。
【0013】
４つの側面３００を有する四角の形状は、任意である。例えば、図６に示すような長方形でもよい。埋め込み構造３０部がストライプ状に延びる場合、ストライプが延びる方向の数は、任意である。例えば、図６に示すような２方向に延びたストライプでもよい。また、４つの側面３００で形成される平面形状の垂線方向から見たときの埋め込み構造部３０の形状は、ストライプ形状でなくてもよい。例えば、終端領域２００より内側に最も密になるように配列された複数の正六角形状や円形の集合体であってもよい。
【0014】
図２に示すように、シリコン層２０は、シリコン基板１０上に設けられたドリフト層２１と、ベース層２２と、ソース層２３とを有する。シリコン基板１０及びドリフト層２１の導電型はｎ型である。ドリフト層２１のｎ型不純物濃度は、シリコン基板１０のｎ型不純物濃度よりも低い。シリコン基板１０及びドリフト層２１は、セル領域１００及び終端領域２００に設けられている。終端領域２００は、上部電極６０に接するベース層２２、上部電極６０に接するソース層２３、及びゲート電極３１を含まない。
【0015】
メサ部２０ａは、ドリフト層２１の一部と、このドリフト層２１の一部上に設けられたｐ型のベース層２２と、ベース層２２の表面に設けられたｎ型のソース層２３とを含む。ソース層２３のｎ型不純物濃度は、ドリフト層２１のｎ型不純物濃度よりも高い。
【0016】
最外埋め込み構造部３０ａに隣接する最外メサ部２０ｂは、ドリフト層２１の一部と、このドリフト層２１の一部上に設けられたｐ型のベース層２２を含む。最外メサ部２０ｂにはソース層２３が設けられていない。このため、最外メサ部２０ｂでは、ゲート電極３１による電流制御（ＭＯＳ動作）がされない。終端領域２００では、電位の変動による空乏層の広がりがセル領域１００とは異なる。終端領域２００に近いメサ部をＭＯＳ動作しない最外メサ部２０ｂにし、最外埋め込み構造部３０ａを形成することで、セル領域１００と終端領域２００の間の空乏層の広がりを均一にし、耐圧の低下を抑制できる。
【0017】
最外埋め込み構造部３０ａには、例えば、ゲート電極３１は片側（最外メサ部２０ｂ側）に１つだけ形成されていてもよいし、ゲート電極３１を全く形成しない構造でもよい。また、耐圧の低下が問題にならない場合は、最外メサ部２０ｂ及び最外埋め込み構造部３０ａを形成しなくてもよい。対して、耐圧の低下が問題になる場合は、最外メサ部２０ｂ及び最外埋め込み構造部３０ａを１つのセットとして、このセットの数を２個以上設けても良い。
【0018】
１つの埋め込み構造部３０に例えば２つのゲート電極３１が設けられている。１つの埋め込み構造部３０において、ゲート電極３１は、例えば、図８に示すような一繋ぎになった構造でもよい。ゲート電極３１は、ゲート絶縁膜４２を介して、ベース層２２の側面に対向している。ゲート絶縁膜４２は、ベース層２２の側面とゲート電極３１との間に設けられている。また、ゲート電極３１内にシームやボイドが形成されていてもよい。
【0019】
ゲート電極３１にしきい値以上の電圧を与えることで、ベース層２２におけるゲート電極３１に対向する部分にｎ型のチャネル（反転層）を形成することができる。
【0020】
また、埋め込み構造部３０は、フィールドプレート電極３２を有する。フィールドプレート電極３２は、埋め込み構造部３０の幅方向（横方向）のほぼ中央に位置する。フィールドプレート電極３２は、埋め込み構造部３０内を、ゲート電極３１よりも下方まで延びている。フィールドプレート電極３２の底部は、ゲート電極３１の底部よりも、シリコン基板１０に近い位置にある。フィールドプレート電極３２は完全に埋め込むことに限らず、フィールドプレート電極３２内にシームやボイドが形成されてもよい。
【0021】
フィールドプレート電極３２とドリフト層２１との間、及びフィールドプレート電極３２とゲート電極３１との間に絶縁膜４１が設けられている。絶縁膜４１は、同一材料で形成されていてもよいし、複数の異なる材料で形成されていてもよい。
【0022】
フィールドプレート電極３２は、例えば上部電極６０と電気的に接続される。または、フィールドプレート電極３２は、ゲート電極３１と電気的に接続されてもよい。フィールドプレート電極３２は、ゲート電極３１へのしきい値以上の電圧印加を停止したオフ状態において、ドリフト層２１の電界の分布を緩やかにする。
【0023】
上部電極６０は、シリコン層２０の上及び埋め込み構造部３０の上に設けられている。ゲート電極３１と上部電極６０との間、及びフィールドプレート電極３２と上部電極６０との間に絶縁膜４３が設けられている。
【0024】
メサ部２０ａの上部を構成するソース層２３及びベース層２２にコンタクト部２６が形成され、そのコンタクト部２６内に上部電極６０の一部が設けられている。いわゆるトレンチコンタクト構造により、ソース層２３及びベース層２２は上部電極６０と電気的に接続されている。上部電極６０と電気的に接続されたソース層２３及び上部電極６０と電気的に接続されたベース層２２は、セル領域１００に設けられ、終端領域２００には設けられていない。
【0025】
終端領域２００のドリフト層２１内に多結晶シリコン部５０が埋め込まれている。終端領域２００のドリフト層２１内にトレンチを形成した後、そのトレンチ内に例えばＣＶＤ（Chemical Vapor Deposition）法により多結晶シリコン部５０が埋め込まれる。トレンチ内を多結晶シリコン部５０で完全に埋め込むことに限らず、多結晶シリコン部５０内にシームやボイドが形成されてもよい。
【0026】
例えば、図７に示すような多結晶シリコン部５０に切れ込み５０ａが設けられたような構造でも良い。切り込み５０ａの領域では、ドリフト層２１内にトレンチが形成されていない。多結晶シリコン部５０に設けられる切れ込み５０ａの数は、任意であるが、図１で示した埋め込み構造部３０を一繋ぎで取り囲んでいる構造が望ましい。これにより、後述する終端領域２００への重金属（Ｐｔ，Ａｕなど）への拡散をより防ぐことができる。
【0027】
図６で示すストライプ状の埋め込み構造部３０が複数の方向に延びるような構造の場合、延びる方向が同じ複数の埋め込み構造部３０が１つのセットとなる。多結晶シリコン部５０で取り囲む埋め込み構造部３０のセットの数は、任意である。例えば、図６で示すような埋め込み構造部３０を１セットずつ多結晶シリコン部５０で取り囲む構造でも良い。例えば、埋め込み構造部３０を２セット以上多結晶シリコン部５０で取り囲む構造でも良い。このとき、切れ込み５０ａが設けられてもよい。
【0028】
多結晶シリコン部５０は、シリコン酸化膜などの絶縁膜を介さずに、ドリフト層２１に形成されたトレンチ内に直接埋め込まれ、多結晶シリコン部５０の側面及び底面は、ドリフト層２１に接する。多結晶シリコン部５０とドリフト層２１との間に、シリコン酸化膜などの絶縁膜は設けられていない。多結晶シリコン部５０の上面は、絶縁膜４３に接する。
【0029】
ドリフト層２１を含むシリコン層２０は、シリコン基板１０上にエピタキシャル成長された単結晶層（または単結晶に近い高い結晶性をもつ層）であるのに対して、多結晶シリコン部５０はシリコン層２０よりも結晶グレイン密度が高い多結晶シリコンからなる。多結晶シリコン部５０の結晶粒界密度は、シリコン層２０の結晶粒界密度よりも高い。
【0030】
多結晶シリコン部５０は、重金属を含む。この重金属は、例えばＰｔまたはＡｕである。ドリフト層２１のセル領域１００、及び終端領域２００におけるセル領域１００と多結晶シリコン部５０との間の領域は、多結晶シリコン部５０に含まれる重金属と同じ種類の重金属を含む。
【0031】
次に、半導体装置１の製造方法について説明する。
【0032】
シリコン基板１０上にシリコン層２０を形成し、シリコン層２０に埋め込み構造部３０と多結晶シリコン部５０とを形成する。例えば、多結晶シリコン部５０は、埋め込み構造部３０よりも先に形成する。メサ部２０ａの上部には、例えばイオン注入法により、ベース層２２及びソース層２２を形成する。この後、シリコン層２０の上、及び埋め込み構造部３０の上に絶縁膜４３を形成する。絶縁膜４３を形成した後、絶縁膜４３を貫通してベース層２２及びソース層２３に達するコンタクト部２６を形成する。ドリフト層２１には重金属（Ｐｔ，Ａｕなど）が拡散している。重金属を拡散する手法として、コンタクト部２６内にシリサイド層を形成し熱処理で拡散する方法、またはイオン注入法により重金属をコンタクト部２６近傍に打ち込み、熱処理で拡散する手法を用いることができる。コンタクト部２６内にシリサイド層を形成し熱処理で拡散する方法の場合、コンタクト部２６内に、重金属を含む膜として、例えばＰｔ膜を形成する。Ｐｔ膜を形成した後、熱処理を行い、Ｐｔ膜とメサ部２０ａの上部（ベース層２２及びソース層２３）とが接する部分にＰｔシリサイドを形成する。Ｐｔシリサイドを形成した後、Ｐｔシリサイドを形成する熱処理よりも高温の熱処理を行い、Ｐｔをドリフト層２１中に拡散させる。この後、Ｐｔシリサイド及びＰｔ膜を除去し、コンタクト部２６内及び絶縁膜４３上に上部電極６０を形成する。
【0033】
ドリフト層２１中に拡散した重金属（Ｐｔ，Ａｕなど）は、電子と正孔の再結合中心となるライフタイムキラーとして機能する。半導体装置１の内蔵ダイオード（ベース層２２、ドリフト層２１、及びシリコン基板１０から構成されるＰＩＮダイオード）に対して逆バイアスが印加された逆回復動作時には、ドリフト層２１に残ったキャリア（電子及び正孔）の一方は重金属（Ｐｔ、Ａｕなど）にトラップされ、それに他方のキャリアが出会って再結合する。これにより、内蔵ダイオードの逆回復電荷量Ｑｒｒを低減し、逆回復特性を向上させることができる。
【0034】
セル領域１００は終端領域２００よりもドリフト層２１中のキャリアが多いため、ライフタイムコントロールのためにはセル領域１００にライフタイムキラーとしての前述した重金属が存在することが求められる。
【0035】
また、内蔵ダイオードが順方向にバイアスされた状態において、セル領域１００のｐ型ベース層２２からドリフト層２１に注入された正孔は、終端領域２００にも流れる。そして、内蔵ダイオードの逆回復動作時には、セル領域１００の正孔がベース層２２を通じて上部電極６０へ排出されるとともに、終端領域２００からもセル領域１００側に正孔の戻りがある。
【0036】
終端領域２００の上面においてドリフト層２１は上部電極６０に接していないため、逆回復動作時、終端領域２００の正孔は、セル領域１００の外周の最外埋め込み構造部３０ａの下を回り込むようにしてセル領域１００まで移動し、上部電極６０へ排出される。すなわち、終端領域２００の正孔は、セル領域１００の正孔よりも排出されにくい。この終端領域２００からの戻り電流（いわゆるテール電流）を減らすために、終端領域２００にもある程度の重金属が存在することがよい。
【0037】
本実施形態によれば、セル領域１００のドリフト層２１内に重金属をとどめつつ、終端領域２００に形成した多結晶シリコン部５０により、終端領域２００にもある程度の重金属をとどめることができる。
【0038】
多結晶シリコン部５０の粒界はＰｔやＡｕなどの重金属のゲッタリングサイトとして機能する。前述したコンタクト部２６に形成した金属シリサイド膜を拡散源としてセル領域１００のドリフト層２１内に導入された重金属のうち終端領域２００に拡散した重金属は多結晶シリコン部５０にトラップされる。重金属をトラップした多結晶シリコン部５０は、新たな重金属の拡散源としても機能する。したがって、元々の重金属の拡散源（コンタクト部２６の形成部）と、多結晶シリコン部５０との間の領域のドリフト層２１内に重金属をとどめることができる。
【0039】
多結晶シリコン部５０は、ｎ型でも、ｐ型でも、アンドープでもよい。多結晶シリコン部５０は、ゲート電極３１、またはフィールドプレート電極３２と同様の材質でもよい。
【0040】
セル領域１００のドリフト層２１内の重金属濃度、及びセル領域１００と多結晶シリコン部５０との間の領域のドリフト層２１内の重金属濃度は、多結晶シリコン部５０と側面３００との間の領域のドリフト層２１内の重金属濃度よりも高い。
【0041】
単結晶シリコン中における重金属（Ｐｔ，Ａｕなど）の熱拡散長は比較的長いことから、終端領域２００に多結晶シリコン部５０を設けない場合には、終端領域２００においてセル領域１００に隣接する領域に重金属をとどめておくのが難しくなる。
【0042】
本実施形態によれば、終端領域２００に多結晶シリコン部５０を設けることで、終端領域２００においてセル領域１００と多結晶シリコン部５０との間の領域の重金属濃度も高くできるので、内蔵ダイオードの逆回復動作時における終端領域２００からの戻り電流を抑制し、逆回復特性を向上できる。
【0043】
重金属の多結晶シリコン部５０よりも外側の領域への拡散を抑制するために、図１に示すように、多結晶シリコン部５０はセル領域１００を連続して囲むことが望ましい。
【0044】
また、多結晶シリコンは単結晶シリコンよりも欠陥が多く、多結晶シリコン部５０自体が再結合中心となるエネルギー準位を含み、終端領域２００における逆回復電流を抑制する。
【0045】
また、多結晶シリコン部５０は、内蔵ダイオードが順方向にバイアスされた状態でセル領域１００のドリフト層２１に注入された正孔の終端領域２００への広がりを規制する構造物として機能する。正孔の終端領域２００への広がりを規制することで、終端領域２００からの戻り電流を低減するとともに、正孔の上部電極６０までの排出経路を短くでき、逆回復時間を短くできる。正孔の終端領域２００への広がりを規制する観点から、多結晶シリコン部５０の深さは、埋め込み構造部３０の深さよりも深いことが望ましい。すなわち、多結晶シリコン部５０と下部電極７０との間の距離（最短距離）は、埋め込み構造部３０と下部電極７０との間の距離（最短距離）よりも短いことが望ましい。多結晶シリコン部５０は、シリコン基板１０には達していない。
【0046】
ＰｔやＡｕなどの重金属はシリコン酸化膜を透過しにくい。そのため、多結晶シリコン部５０とドリフト層２１との間にシリコン酸化膜を設けると、終端領域２００まで拡散してきた重金属にとってシリコン酸化膜が障壁となり、セル領域１００に戻されてしまう懸念がある。
【0047】
終端領域２００に伸展した空乏層が多結晶シリコン部５０に達すると、その部分で電界分布が変化し、臨界電界強度を超えると、局所的なアバランシェ降伏が起こる懸念がある。そのため、多結晶シリコン部５０は、空乏層が達しない位置に形成することが望ましい。
【0048】
［第２実施形態］
図３は、第２実施形態の半導体装置２の模式断面図である。
図３は、第２実施形態の半導体装置２の模式断面図である。
【0049】
この半導体装置２におけるシリコン層２０は、終端領域２００のドリフト層２１と多結晶シリコン部５０との間に設けられ、ドリフト層２１よりもｎ型不純物濃度が高いｎ型のチャネルストッパ２５をさらに有する。終端領域２００にトレンチを形成した後、トレンチの側壁及び底面にチャネルストッパ２５を形成する。この後、トレンチ内に多結晶シリコン部５０を形成する。チャネルストッパ２５は、多結晶シリコン部５０の側面とドリフト層２１との間、及び多結晶シリコン部５０の底面とドリフト層２１との間に設けられている。
【0050】
チャネルストッパ２５により、空乏層が多結晶シリコン部５０に達するのを回避でき、局所的なアバランシェ降伏を防ぐことができる。
【0051】
［第３実施形態］
図４は、第３実施形態の半導体装置３の模式断面図である。
図４は、第３実施形態の半導体装置３の模式断面図である。
【0052】
例えば、比較的低耐圧のデイバスのようにドリフト層２１中のｎ型不純物濃度が高いと、ライフタイムコントロールすべきキャリアが多く、その分、終端領域２００にも多くの重金属をとどめることが求められる。
【0053】
図４に示すように、終端領域２００に、例えば、第１の多結晶シリコン部５１、第２の多結晶シリコン部５２、及び第３の多結晶シリコン部５３を含む複数の多結晶シリコン部５０を設けることで、終端領域２００における重金属のゲッタリング量を多くでき、ライフタイムコントロールすべきキャリアの増大に対応することができる。例えば、図４に示す例では、セル領域１００に最も近い位置に第１の多結晶シリコン部５１が設けられ、第１の多結晶シリコン部５１とシリコン層２０の側面３００（図１に示す）との間に第２の多結晶シリコン部５２が設けられ、第２の多結晶シリコン部５２と側面３００との間に第３の多結晶シリコン部５３が設けられている。それら３つの多結晶シリコン部５１～５３によって３重にセル領域１００を囲んでいる。多結晶シリコン部５０の数は、２つでもよいし、４つ以上でもよい。
【0054】
［第４実施形態］
図５は、第４実施形態の半導体装置４の模式断面図である。
図５は、第４実施形態の半導体装置４の模式断面図である。
【0055】
図５に示すように、埋め込み構造部３０よりも浅い第１の多結晶シリコン部５１を設けてもよい。図５に示す例では、互いに深さの異なる第１の多結晶シリコン部５１、第２の多結晶シリコン部５２、及び第３の多結晶シリコン部５３によって３重にセル領域１００を囲んでいる。第１の多結晶シリコン部５１、第２の多結晶シリコン部５２、及び第３の多結晶シリコン部５３が、セル領域１００と側面３００とを結ぶ方向に並んでいる。最もセル領域１００に近い位置にある第１の多結晶シリコン部５１と下部電極７０との間の距離（最短距離）は、埋め込み構造部３０と下部電極７０との間の距離（最短距離）よりも長い。第２の多結晶シリコン部５２と下部電極７０との間の距離（最短距離）は、第１の多結晶シリコン部５２と下部電極７０との間の距離（最短距離）よりも短い。第３の多結晶シリコン部５２と下部電極７０との間の距離（最短距離）は、第２の多結晶シリコン部５２と下部電極７０との間の距離（最短距離）よりも短い。この例においても、多結晶シリコン部５０の数は、２つでもよいし、４つ以上でもよい。
【0056】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0057】
１～４…半導体装置、１０…シリコン基板、２０…シリコン層、２０ａ…メサ部、２１…ドリフト層、２２…ベース層、２３…ソース層、２５…チャネルストッパ、３０…埋め込み構造部、３１…ゲート電極、３２…フィールドプレート電極、４２…ゲート絶縁膜、５０…多結晶シリコン部、６０…上部電極、７０…下部電極、１００…セル領域、２００…終端領域、３００…側面
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】