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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-19
(45)【発行日】2024-06-27
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/3205 20060101AFI20240620BHJP
H01L 21/768 20060101ALI20240620BHJP
H01L 23/522 20060101ALI20240620BHJP
H01L 21/60 20060101ALI20240620BHJP
H01L 23/00 20060101ALI20240620BHJP
【ＦＩ】
H01L21/88 T
H01L21/60 301N
H01L23/00 C
【請求項の数】
15
(21)【出願番号】P 2020123072
(22)【出願日】2020-07-17
(65)【公開番号】P2022019309
(43)【公開日】2022-01-27
【審査請求日】2023-06-07
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】松原 弘招
(72)【発明者】
【氏名】住友 芳
(72)【発明者】
【氏名】諸井 麻希
(72)【発明者】
【氏名】木下 直樹
【審査官】宇多川 勉
(56)【参考文献】
【文献】特開２００４－２３５５８６（ＪＰ，Ａ）
【文献】特開平０１－０６６９６３（ＪＰ，Ａ）
【文献】特開平１１－１６８１０１（ＪＰ，Ａ）
【文献】特開２００５－１４２５５３（ＪＰ，Ａ）
【文献】特開２０１２－１４６７２０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／６０
Ｈ０１Ｌ ２３／００
(57)【特許請求の範囲】
【請求項1】
チップと、前記チップに形成された回路素子と、
前記回路素子を被覆するように前記チップの上に形成された絶縁層と、
前記回路素子に電気的に接続されるように前記絶縁層の厚さ方向に積層配置された複数の配線を有し、前記絶縁層内に形成された多層配線領域と、
前記絶縁層の厚さ方向の全域に前記配線を有さず、前記絶縁層内において前記多層配線領域外の領域に形成された絶縁領域と、
前記絶縁領域を挟んで前記チップに対向するように前記絶縁層の上に配置された端子電極と、
前記チップの表層部において前記回路素子外の領域に形成された陽極領域、および、前記陽極領域の表層部に形成された陰極領域を含む整流器と、
前記端子電極に部分的に対向するように前記絶縁領域内に配置され、複数の前記配線から電気的に独立したダミー配線と、を含み、
前記端子電極は前記整流器に対向し、前記多層配線領域は前記整流器に対向しておらず、
前記ダミー配線が、前記整流器および前記端子電極によって、前記絶縁層の厚さ方向に挟まれている、半導体装置。
【請求項2】
前記多層配線領域は、前記絶縁層において前記回路素子を被覆する部分に形成され、前記絶縁領域は、前記絶縁層において前記回路素子外を被覆する部分に形成され、
前記端子電極は、前記チップにおいて前記回路素子外の領域に対向している、請求項１に記載の半導体装置。
【請求項3】
前記陰極領域は、電気的に浮遊状態に形成されている、請求項１または２に記載の半導体装置。
【請求項4】
前記ダミー配線は、平面視において前記端子電極の周縁部に沿ってドット状、ライン状、または、環状に形成されている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記ダミー配線は、電気的に浮遊状態に形成されている、請求項１～４のいずれか一項に記載の半導体装置。
【請求項6】
前記絶縁領域において前記端子電極および前記ダミー配線の間に介在し、前記端子電極および前記ダミー配線を電気的に接続するダミービア電極をさらに含む、請求項１～５のいずれか一項に記載の半導体装置。
【請求項7】
平面視において前記端子電極および前記多層配線領域の間の領域に位置するように前記絶縁層内に配置され、複数の前記配線から電気的に独立した外側ダミー配線をさらに含む、請求項１～６のいずれか一項に記載の半導体装置。
【請求項8】
前記外側ダミー配線は、平面視において前記端子電極に沿ってドット状、ライン状、または、環状に形成されている、請求項７に記載の半導体装置。
【請求項9】
前記外側ダミー配線は、電気的に浮遊状態に形成されている、請求項７または８に記載の半導体装置。
【請求項10】
前記絶縁領域内において、前記外側ダミー配線に接続されるように前記端子電極および前記外側ダミー配線の間の厚さ位置に埋設された外側ビア電極をさらに含む、請求項７～９のいずれか一項に記載の半導体装置。
【請求項11】
前記絶縁層の一部を挟んで前記配線に対向するように前記端子電極から前記絶縁層の上に引き出された引き出し電極と、前記絶縁層内において前記引き出し電極および前記配線の間に介在し、前記引き出し電極および前記配線を電気的に接続するビア電極と、をさらに含む、請求項１～１０のいずれか一項に記載の半導体装置。
【請求項12】
複数の前記端子電極を含む、請求項１～１１のいずれか一項に記載の半導体装置。
【請求項13】
複数の前記絶縁領域を含む、請求項１～１２のいずれか一項に記載の半導体装置。
【請求項14】
前記絶縁層において複数の空孔が導入された領域からなり、少なくとも前記絶縁層の表層部に形成された多孔質領域をさらに含み、前記端子電極は、前記絶縁層の前記多孔質領域の上に配置されている、請求項１～１３のいずれか一項に記載の半導体装置。
【請求項15】
前記端子電極を被覆するめっき膜をさらに含む、請求項１～１４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
特許文献１は、半導体基板、絶縁膜、Ｃｕ配線、Ｃｕ最上層パッドおよび接続プラグを含む半導体装置を開示している。絶縁膜は、半導体基板の上に形成されている。Ｃｕ配線は、絶縁膜内に配置されている。Ｃｕ最上層パッドは、絶縁膜の上に配置されている。接続プラグは、絶縁膜内においてＣｕ配線およびＣｕ最上層パッドに接続されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００１ー０１５５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態は、端子電極の信頼性を向上できる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本発明の一実施形態は、チップと、前記チップに形成された回路素子と、前記回路素子を被覆するように前記チップの上に形成された絶縁層と、前記回路素子に電気的に接続されるように前記絶縁層の厚さ方向に積層配置された複数の配線を有し、前記絶縁層内に形成された多層配線領域と、前記絶縁層の厚さ方向の全域に前記配線を有さず、前記絶縁層内において前記多層配線領域外の領域に形成された絶縁領域と、前記絶縁領域を挟んで前記チップに対向するように、平面視において前記多層配線領域から離間して前記絶縁層の上に配置された端子電極と、を含む、半導体装置を提供する。
【0006】
本発明の一実施形態は、チップと、前記チップを被覆する絶縁層と、前記絶縁層内に形成された多層配線と、前記絶縁層のみを挟んで前記チップに対向するように、平面視において前記多層配線から離間して前記絶縁層の上に配置された端子電極と、を含む、半導体装置を提供する。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の実施形態に係る半導体装置ＳＤが組み込まれる半導体パッケージ３０１の一例を示す斜視図である。図２は、図１に示す半導体パッケージ３０１を示す平面図である。図３は、図１に示す半導体パッケージ３０１の内部構造を示す平面図である。
図１～図３を参照して、半導体パッケージ３０１は、この例では、８端子タイプのＳＯＰ（Small Outline Package）からなる。半導体パッケージ３０１は、ＳＯＰに限らず、ＴＯ（Transistor Outline）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、ＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々のパッケージからなっていてもよい。
図１は、本発明の実施形態に係る半導体装置ＳＤが組み込まれる半導体パッケージ３０１の一例を示す斜視図である。図２は、図１に示す半導体パッケージ３０１を示す平面図である。図３は、図１に示す半導体パッケージ３０１の内部構造を示す平面図である。
図１～図３を参照して、半導体パッケージ３０１は、この例では、８端子タイプのＳＯＰ（Small Outline Package）からなる。半導体パッケージ３０１は、ＳＯＰに限らず、ＴＯ（Transistor Outline）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、ＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々のパッケージからなっていてもよい。
【0009】
半導体パッケージ３０１は、パッケージ本体３０２を含む。パッケージ本体３０２は、モールド樹脂（たとえばエポキシ樹脂）からなり、直方体形状に形成されている。パッケージ本体３０２は、一方側の実装面３０３、他方側の非実装面３０４、ならびに、実装面３０３および非実装面３０４を接続する第１～第４側壁３０５Ａ～３０５Ｄを有している。
【0010】
実装面３０３および非実装面３０４は、それらの法線方向Ｚから見た平面視において四角形状（具体的には長方形状）に形成されている。実装面３０３は、半導体パッケージ３０１が接続対象に実装された状態で、当該接続対象に対向する面である。接続対象としては、ＰＣＢ等の回路基板が例示される。
第１側壁３０５Ａおよび第２側壁３０５Ｂは、実装面３０３に沿う第１方向Ｘに沿って延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに沿って対向している。第１側壁３０５Ａおよび第２側壁３０５Ｂは、パッケージ本体３０２の長辺を形成している。第３側壁３０５Ｃおよび第４側壁３０５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに沿って対向している。第３側壁３０５Ｃおよび第４側壁３０５Ｄは、パッケージ本体３０２の短辺を形成している。
第１側壁３０５Ａおよび第２側壁３０５Ｂは、実装面３０３に沿う第１方向Ｘに沿って延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに沿って対向している。第１側壁３０５Ａおよび第２側壁３０５Ｂは、パッケージ本体３０２の長辺を形成している。第３側壁３０５Ｃおよび第４側壁３０５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに沿って対向している。第３側壁３０５Ｃおよび第４側壁３０５Ｄは、パッケージ本体３０２の短辺を形成している。
【0011】
半導体パッケージ３０１は、パッケージ本体３０２内に配置された板状のダイパッド３０６を含む。ダイパッド３０６は、銅、銅基合金、鉄および鉄基合金のうちの少なくとも１つを含む。ダイパッド３０６は、パッケージ本体３０２内において実装面３０３側に配置されている。ダイパッド３０６は、平面視において四角形状に形成されている。
半導体パッケージ３０１は、パッケージ本体３０２の内部から外部に引き出された複数（この例では８個）のリード端子３０７を含む。複数のリード端子３０７は、銅、銅基合金、鉄および鉄基合金のうちの少なくとも１つをそれぞれ含む。第１側壁３０５Ａ側には、４つのリード端子３０７が、第３側壁３０５Ｃ側から第４側壁３０５Ｄ側に向けて間隔を空けて配置されている。
半導体パッケージ３０１は、パッケージ本体３０２の内部から外部に引き出された複数（この例では８個）のリード端子３０７を含む。複数のリード端子３０７は、銅、銅基合金、鉄および鉄基合金のうちの少なくとも１つをそれぞれ含む。第１側壁３０５Ａ側には、４つのリード端子３０７が、第３側壁３０５Ｃ側から第４側壁３０５Ｄ側に向けて間隔を空けて配置されている。
【0012】
第２側壁３０５Ｂ側には、４つのリード端子３０７が、第３側壁３０５Ｃ側から第４側壁３０５Ｄ側に向けて間隔を空けて配置されている。第２側壁３０５Ｂ側の複数のリード端子３０７は、平面視においてパッケージ本体３０２を挟んで第１側壁３０５Ａ側の複数のリード端子３０７にそれぞれ対向している。複数のリード端子３０７の個数、形状および配置は任意であり、図１～図３に示された個数、形状および配置に限定されない。
【0013】
複数のリード端子３０７は、内側端部３０８、外側端部３０９およびリード部３１０をそれぞれ有している。内側端部３０８は、パッケージ本体３０２内に位置し、実装面３０３（非実装面３０４）に平行な板面を有している。四隅に配置された４つのリード端子３０７の内側端部３０８は、平面視においてダイパッド３０６の２辺に対向するようにＬ字形状にそれぞれ形成されている。
【0014】
外側端部３０９は、パッケージ本体３０２外に位置し、実装面３０３（非実装面３０４）に平行な板面を有している。リード部３１０は、内側端部３０８からパッケージ本体３０２外に引き出され、外側端部３０９に接続されている。リード部３１０は、パッケージ本体３０２外において実装面３０３側に向けて屈曲し、法線方向Ｚに実装面３０３を横切る高さ位置で外側端部３０９に接続されている。
【0015】
半導体パッケージ３０１は、パッケージ本体３０２内においてダイパッド３０６の上に配置された半導体装置ＳＤを含む。半導体装置ＳＤは、第１～第２４実施形態に係る半導体装置（符号略）のいずれか一つからなる。半導体装置ＳＤは、パッケージ本体３０２内においてダイパッド３０６に対して非実装面３０４側に配置されている。半導体装置ＳＤは、半導体装置ＳＤの一方面に形成された複数（この例では８）の端子電極５１を含む。
【0016】
複数の端子電極５１の個数は任意である。複数の端子電極５１は、少なくとも低電位側の端子電極５１および高電位側の端子電極５１を含んでいればよい。複数の端子電極５１は、この例では、第１～第８端子電極５１Ａ～５１Ｈを含む。複数の端子電極５１は、この例では、半導体装置ＳＤの一方面の周縁部に間隔を空けて配置されている。複数の端子電極５１の配置は任意である。半導体装置ＳＤは、複数の端子電極５１をパッケージ本体３０２の非実装面３０４に対向させた姿勢で、ダイパッド３０６の非実装面３０４側の板面の上に配置されている。
【0017】
半導体パッケージ３０１は、パッケージ本体３０２内においてダイパッド３０６および半導体装置ＳＤの間に介在し、ダイパッド３０６および半導体装置ＳＤを接合する接合材３１１を含む（図３のハッチング部参照）。接合材３１１は、絶縁接着剤、金属接着剤または半田からなる。
半導体パッケージ３０１は、パッケージ本体３０２内において複数の端子電極５１を対応するリード端子３０７（内側端部３０８）にそれぞれ電気的に接続する複数（この例では８個）の導線３１２を含む。複数の導線３１２は、対応する第１～第８端子電極５１Ａ～５１Ｈの周縁部から内方部に間隔を空けて対応する第１～第８端子電極５１Ａ～５１Ｈの内方部にそれぞれ接合されている。複数の導線３１２は、ボンディングワイヤからそれぞれなる。複数の導線３１２は、銅ワイヤ、金ワイヤおよびアルミニウムワイヤのうちの少なくとも１つを含む。複数の導線３１２は、銅ワイヤからなることが好ましい。
半導体パッケージ３０１は、パッケージ本体３０２内において複数の端子電極５１を対応するリード端子３０７（内側端部３０８）にそれぞれ電気的に接続する複数（この例では８個）の導線３１２を含む。複数の導線３１２は、対応する第１～第８端子電極５１Ａ～５１Ｈの周縁部から内方部に間隔を空けて対応する第１～第８端子電極５１Ａ～５１Ｈの内方部にそれぞれ接合されている。複数の導線３１２は、ボンディングワイヤからそれぞれなる。複数の導線３１２は、銅ワイヤ、金ワイヤおよびアルミニウムワイヤのうちの少なくとも１つを含む。複数の導線３１２は、銅ワイヤからなることが好ましい。
【0018】
半導体パッケージ３０１は、パッケージ本体３０２に複数のリード端子３０７の配置を示すマーク３１３を有している。マーク３１３は、この例では、第３側壁３０５Ｃにおいて第４側壁３０５Ｄ側に向かって窪んだ窪みからなる。窪みは、平面視において第３側壁３０５Ｃから第４側壁３０５Ｄに向かって円弧状に窪んでいる。
これにより、第３側壁３０５Ｃおよび第４側壁３０５Ｄが非対称形状となり、複数のリード端子３０７の配置が定まる。マーク３１３は、窪みに代えてまたはこれに加えて、非実装面３０４に形成された窪みおよび／または半導体パッケージ３０１とは異なる色に着色された印であってもよい。この場合、マーク３１３は、平面視において任意のリード端子３０７の近傍に形成されていてもよい。
これにより、第３側壁３０５Ｃおよび第４側壁３０５Ｄが非対称形状となり、複数のリード端子３０７の配置が定まる。マーク３１３は、窪みに代えてまたはこれに加えて、非実装面３０４に形成された窪みおよび／または半導体パッケージ３０１とは異なる色に着色された印であってもよい。この場合、マーク３１３は、平面視において任意のリード端子３０７の近傍に形成されていてもよい。
【0019】
図４は、本発明の第１実施形態に係る半導体装置１を示す平面図である。図５は、図４に示す領域Vの拡大図である。図６は、図５に示すVI-VI線に沿う断面図である。図７は、図５に示すVII-VII線に沿う断面図である。図８は、図６に示す領域VIIIの拡大図である。
図４～図８を参照して、半導体装置１は、直方体形状の半導体チップ２（チップ）を含む。半導体チップ２は、この形態（this embodiment）では、シリコンチップからなる。半導体チップ２は、一方側の第１主面３（図７参照）、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。
図４～図８を参照して、半導体装置１は、直方体形状の半導体チップ２（チップ）を含む。半導体チップ２は、この形態（this embodiment）では、シリコンチップからなる。半導体チップ２は、一方側の第１主面３（図７参照）、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。
【0020】
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視において四角形状に形成されている。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに沿って延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに沿って対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに沿って対向している。
【0021】
半導体装置１は、半導体チップ２の第２主面４の表層部に形成されたｐ型の第１半導体領域６を含む。第１半導体領域６は、第２主面４の表層部の全域に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、第１半導体領域６は、第２主面４および第１～第４側面５Ａ～５Ｄの一部を有している。第１半導体領域６は、この形態では、ｐ型の半導体基板によって形成されている。
【0022】
半導体装置１は、半導体チップ２の第１主面３の表層部に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７は、第１主面３の表層部の全域に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。つまり、第２半導体領域７は、第１主面３および第１～第４側面５Ａ～５Ｄの一部を有している。第１半導体領域６は、この形態では、ｎ型のエピタキシャル層によって形成されている。
【0023】
半導体装置１は、第１主面３に区画された少なくとも１つのデバイス領域８（図４の点線部参照）、および、デバイス領域８外の外側領域９を含む。デバイス領域８は、第１主面３および／または第１主面３の表層部を利用して形成された回路デバイス１０（回路素子）をそれぞれ含む回路領域である。回路デバイス１０は、半導体装置１の主たる電気的特性に寄与するデバイスのことをいう。図４では、回路デバイス１０が符号のみによって示されている。
【0024】
デバイス領域８の個数、配置および形状は任意であり、特定の個数、配置および形状に限定されない。この形態では、複数のデバイス領域８が、平面視において第１～第４側面５Ａ～５Ｄから間隔を空けて第１主面３の内方部に区画されている。回路デバイス１０は、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含んでいてもよい。
【0025】
半導体スイッチングデバイスは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサおよびインダクタのうちの少なくとも１つを含んでいてもよい。
【0026】
回路デバイス１０は、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも２つが組み合わされた回路網を含んでいてもよい。回路網は、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路であってもよい。
【0027】
外側領域９は、回路デバイス１０を含まない領域であり、この形態では、第１主面３の周縁部に選択的に形成されている。外側領域９の個数、配置および形状は、デバイス領域８の態様に応じて調整され、特定の個数、配置および形状に限定されない。
半導体装置１は、第１主面３においてデバイス領域８外の領域（外側領域９）に形成された少なくとも１つの分離構造１１を含む。この形態では、複数の分離構造１１が、複数の外側領域９に形成されている。複数の分離構造１１は、複数のデバイス領域８から半導体チップ２の一部を電気的にそれぞれ切り離し、当該半導体チップ２の一部を分離領域１２としてそれぞれ区画している。複数の分離構造１１は、平面視において半導体チップ２の一部を取り囲む環状にそれぞれ形成されていてもよい。
半導体装置１は、第１主面３においてデバイス領域８外の領域（外側領域９）に形成された少なくとも１つの分離構造１１を含む。この形態では、複数の分離構造１１が、複数の外側領域９に形成されている。複数の分離構造１１は、複数のデバイス領域８から半導体チップ２の一部を電気的にそれぞれ切り離し、当該半導体チップ２の一部を分離領域１２としてそれぞれ区画している。複数の分離構造１１は、平面視において半導体チップ２の一部を取り囲む環状にそれぞれ形成されていてもよい。
【0028】
複数の分離構造１１は、この形態では、トレンチ１３および絶縁体１４を含むトレンチ分離構造をそれぞれ有している。トレンチ１３は、第１主面３から第２主面４に向けて掘り下がっている。トレンチ１３は、具体的には、第１半導体領域６に至るように第２半導体領域７を貫通している。トレンチ１３は、第１半導体領域６内に位置する底壁を有している。トレンチ１３は、第１主面３から底壁に向けて開口幅が狭まるテーパ形状に形成されていてもよい。
【0029】
絶縁体１４は、トレンチ１３内に埋設されている。絶縁体１４は、第１主面３よりも上方に突出するようにトレンチ１３に埋め込まれていてもよい。絶縁体１４は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。複数の分離構造１１は、トレンチ分離構造に代えてまたはこれに加えて、領域分離絶縁膜を含んでいてもよい。領域分離絶縁膜は、半導体チップ２の酸化物からなるＬＯＣＯＳ（Local Oxidation Of Silicon）膜を含んでいてもよい。
【0030】
半導体装置１は、第１主面３の表層部において複数のデバイス領域８外の領域（外側領域９）に形成された少なくとも１つの外側ダイオード１５（整流器／浮遊整流器）を含む。この形態では、複数の外側ダイオード１５が、複数の外側領域９に形成されている。複数の外側ダイオード１５は、電気的浮遊状態に形成され、複数の回路デバイス１０から電気的に切り離されている。つまり、複数の外側ダイオード１５は、半導体装置１の主たる電気的特性に直接寄与しないデバイスである。
【0031】
複数の外側ダイオード１５は、第１主面３の表層部において複数の分離構造１１によって取り囲まれた領域（分離領域１２）にそれぞれ形成されている。複数の外側ダイオード１５は、半導体チップ２（複数のデバイス領域８）に対して逆バイアス接続されている。複数の外側ダイオード１５は、外側領域９から複数のデバイス領域８に至る電流経路を遮蔽している。
【0032】
複数の外側ダイオード１５は、具体的には、分離領域１２において第１主面３の表層部に形成されたアノード領域１６、および、アノード領域１６の表層部に形成されたカソード領域１７をそれぞれ含む。アノード領域１６は、第１半導体領域６の一部を利用して形成され、トレンチ１３に接している。カソード領域１７は、第２半導体領域７の一部を利用して形成され、トレンチ１３に接している。カソード領域１７は、分離構造１１によって分離構造１１外に位置する第２半導体領域７と電気的に絶縁されている。カソード領域１７は、電気的浮遊状態に形成されている。
【0033】
この形態では、分離領域１２（外側ダイオード１５）が分離構造１１によって他の領域から電気的に分離された例について説明した。しかし、半導体チップ２において外側領域９を形成する部分が複数のデバイス領域８側の構造に起因して電気的に浮遊状態に形成されている場合には、分離構造１１は取り除かれてもよい。この場合、半導体チップ２において外側領域９を形成する電気的浮遊状態の部分を外側ダイオード１５として利用してもよい。
【0034】
また、アノード領域１６は第１主面３の表層部に形成されたｐ型の半導体領域であればよく、必ずしも第１半導体領域６（ｐ型の半導体基板）の一部を利用して形成する必要はない。アノード領域１６は、ｐ型不純物の拡散によって形成されたｐ型の不純物拡散領域からなっていてもよい。また、カソード領域１７は第１主面３（アノード領域１６）の表層部に形成されたｎ型の半導体領域であればよく、必ずしも第２半導体領域７（ｎ型のエピタキシャル層）の一部を利用して形成する必要はない。カソード領域１７は、ｎ型不純物の拡散によって形成されたｎ型の不純物拡散領域からなっていてもよい。
【0035】
半導体装置１は、第１主面３の上に積層され、複数のデバイス領域８および外側領域９を一括して被覆する絶縁層２０を含む。つまり、絶縁層２０は、複数のデバイス領域８において複数の回路デバイス１０を一括して被覆し、外側領域９において複数の分離領域１２（外側ダイオード１５）を一括して被覆している。絶縁層２０は、平坦な絶縁主面２１を有している。絶縁主面２１は、第１主面３に対して平行に延びている。
【0036】
絶縁層２０は、この形態では、複数（ここでは４層）の層間絶縁膜２２を含む積層構造を有している。複数の層間絶縁膜２２は、第１主面３側からこの順に積層された第１～第４層間絶縁膜２２Ａ～２２Ｄを含む。第１層間絶縁膜２２Ａは、最下の層間絶縁膜２２を形成している。第２～第３層間絶縁膜２２Ｂ～２２Ｃは、中間の層間絶縁膜２２を形成している。第４層間絶縁膜２２Ｄは、最上の層間絶縁膜２２を形成している。層間絶縁膜２２の積層数は任意であり、特定の積層数に限定されない。絶縁層２０は、２層以上の層間絶縁膜２２が積層された積層構造を有していればよく、４層以上の層間絶縁膜２２が積層された積層構造を有していてもよい。
【0037】
第１～第４層間絶縁膜２２Ａ～２２Ｄは、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つをそれぞれ含む。第１～第４層間絶縁膜２２Ａ～２２Ｄは、酸化シリコン膜または窒化シリコン膜からなる単層構造をそれぞれ有していてもよい。第１～第４層間絶縁膜２２Ａ～２２Ｄは、複数の酸化シリコン膜または複数の窒化シリコン膜が積層された積層構造をそれぞれ有していてもよい。
【0038】
第１～第４層間絶縁膜２２Ａ～２２Ｄは、１つまたは複数の酸化シリコン膜および１つまたは複数の窒化シリコン膜が任意の順序で積層された積層構造をそれぞれ有していてもよい。第１～第４層間絶縁膜２２Ａ～２２Ｄは、０．５μｍ以上５μｍ以下の厚さをそれぞれ有していてもよい。第１～第４層間絶縁膜２２Ａ～２２Ｄは、必ずしも等しい厚さを有している必要はなく、互いに異なる厚さを有していてもよい。
【0039】
半導体装置１は、絶縁層２０内に形成された多層配線領域３０を含む。図４および図５では、多層配線領域３０が二点鎖線によって示されている。多層配線領域３０は、絶縁層２０において少なくとも１つのデバイス領域８を被覆する部分に形成されている。多層配線領域３０は、この形態では、平面視において複数のデバイス領域８に重なるように、絶縁層２０において複数のデバイス領域８を被覆する部分に形成されている。多層配線領域３０は、さらに、平面視において第１主面３の周縁部を露出させるように第１主面３の周縁部から内方部に間隔を空けて形成されている。多層配線領域３０は、平面視において外側領域９の一部を露出させるように外側領域９の一部に重なっていてもよい。
【0040】
多層配線領域３０は、少なくとも１つの回路デバイス１０に電気的に接続されるように絶縁層２０内に形成された少なくとも１つの多層配線３１を含む。多層配線領域３０は、複数の多層配線３１を含んでいてもよい。複数の多層配線３１は、互いに電気的に独立していてもよいし、互いに電気的に接続されていてもよい。つまり、１つまたは複数の多層配線３１が１つの回路デバイス１０に電気的に接続されていてもよい。また、１つの多層配線３１が、複数の回路デバイス１０に電気的に接続されていてもよい。
【0041】
多層配線３１は、絶縁層２０内において絶縁層２０の厚さ方向に積層配置された複数の配線３２、および、絶縁層２０内において複数の配線３２を電気的に接続させる複数の配線ビア電極３３を含む。換言すると、複数の配線３２は、絶縁層２０内において多層配線３１を形成し、複数の配線ビア電極３３を介して少なくとも１つの回路デバイス１０に電気的に接続されている。
【0042】
複数の配線３２の積層数は、層間絶縁膜２２の積層数に応じて調整される。複数の配線３２の配置および引き回し態様は任意であり、特定の配置および引き回し態様に限定されない。また、複数の配線ビア電極３３の配置および接続先は任意であり、特定の配置および接続先に限定されない。以下、図６および図８を参照して、多層配線３１の一形態例を説明する。
【0043】
複数の配線３２は、この形態では、第１～第３配線３２Ａ～３２Ｃを含む。第１配線３２Ａは、第１層間絶縁膜２２Ａの上に形成された最下配線からなり、第２層間絶縁膜２２Ｂによって被覆されている。第２配線３２Ｂは、第２層間絶縁膜２２Ｂの上に形成された中間配線からなり、第３層間絶縁膜２２Ｃによって被覆されている。第３配線３２Ｃは、第３層間絶縁膜２２Ｃの上に形成された最上配線からなり、第４層間絶縁膜２２Ｄによって被覆されている。第１～第３配線３２Ａ～３２Ｃは、第１～第３層間絶縁膜２２Ａ～２２Ｃの上に任意の態様でそれぞれ引き回されている。
【0044】
第１～第３配線３２Ａ～３２Ｃは、半導体チップ２側からこの順に積層された第１バリア膜３４、主配線膜３５および第２バリア膜３６をそれぞれ含む。第１バリア膜３４は、膜状に形成されたＴｉ系金属膜からなる。第１バリア膜３４は、この形態では、半導体チップ２側からこの順に積層されたＴｉ膜３７およびＴｉＮ膜３８を含む積層構造を有している。第１バリア膜３４は、Ｔｉ膜３７またはＴｉＮ膜３８からなる単層構造を有していてもよい。第１バリア膜３４は、０．０１μｍ以上０．５μｍ以下の厚さを有していてもよい。
【0045】
主配線膜３５は、第１バリア膜３４の上に膜状に形成されたＡｌ系金属膜からなる。主配線膜３５は、純Ａｌ（純度が９９％以上のＡｌ）膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。主配線膜３５は、第１バリア膜３４の厚さを超える厚さを有している。主配線膜３５の厚さは、０．５μｍ以上５μｍ以下であってもよい。
【0046】
第２バリア膜３６は、主配線膜３５の上に膜状に形成されたＴｉ系金属膜からなる。第２バリア膜３６は、この形態では、主配線膜３５側からこの順に積層されたＴｉ膜３９およびＴｉＮ膜４０を含む積層構造を有している。第２バリア膜３６は、Ｔｉ膜３９またはＴｉＮ膜４０からなる単層構造を有していてもよい。第２バリア膜３６は、主配線膜３５の厚さ未満の厚さを有している。第２バリア膜３６は、０．０１μｍ以上０．５μｍ以下の厚さを有していてもよい。
【0047】
複数の配線ビア電極３３は、この形態では、第１～第４配線ビア電極３３Ａ～３３Ｄを含み、絶縁層２０内に形成された複数のビア開口４１にそれぞれ埋設されている。図５および図６では、複数の第１配線ビア電極３３Ａ、複数の第２配線ビア電極３３Ｂ、複数の第３配線ビア電極３３Ｃ、および、複数の第４配線ビア電極３３Ｄが形成された例が示されている。図５では、第４配線ビア電極３３Ｄがハッチングによって示されている。第１～第４配線ビア電極３３Ａ～３３Ｄの個数および配置はそれぞれ任意である。
【0048】
複数の第１配線ビア電極３３Ａは、最下ビア電極からそれぞれなり、半導体チップ２（回路デバイス１０）および第１配線３２Ａに電気的に接続されるように第１層間絶縁膜２２Ａにそれぞれ埋設されている。複数の第２配線ビア電極３３Ｂは、第１中間ビア電極からそれぞれなり、第１配線３２Ａおよび第２配線３２Ｂに電気的に接続されるように第２層間絶縁膜２２Ｂにそれぞれ埋設されている。
【0049】
複数の第３配線ビア電極３３Ｃは、第２中間ビア電極からそれぞれなり、第２配線３２Ｂおよび第３配線３２Ｃに電気的に接続されるように第３層間絶縁膜２２Ｃにそれぞれ埋設されている。複数の第４配線ビア電極３３Ｄは、最上ビア電極からそれぞれなり、第３配線３２Ｃに電気的に接続され、かつ、絶縁層２０（絶縁主面２１）から露出するように第４層間絶縁膜２２Ｄにそれぞれ埋設されている。
【0050】
第１～第４配線ビア電極３３Ａ～３３Ｄは、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。ビアバリア膜４２は、ビア開口４１の内壁に沿って膜状に形成されたＴｉ系金属膜からなる。ビアバリア膜４２は、この形態では、ビア開口４１の内壁側からこの順に積層されたＴｉ膜４４およびＴｉＮ膜４５を含む積層構造を有している。ビアバリア膜４２は、Ｔｉ膜４４またはＴｉＮ膜４５からなる単層構造を有していてもよい。ビアバリア膜４２は、０．０１μｍ以上０．５μｍ以下の厚さを有していてもよい。
【0051】
ビア主電極４３は、ビアバリア膜４２を挟んでビア開口４１に埋設されている。ビア主電極４３は、アルミニウム、銅およびタングステンのうちの少なくとも１つを含む。ビア主電極４３は、この形態では、タングステンを含む。つまり、第１～第４配線ビア電極３３Ａ～３３Ｄは、この形態では、タングステンプラグ電極からそれぞれなる。
半導体装置１は、絶縁層２０内において多層配線領域３０外の領域に形成された絶縁領域５０を含む。この形態では、複数の絶縁領域５０が絶縁層２０内に形成されている。複数の絶縁領域５０は、絶縁層２０の厚さ方向の全域に多層配線３１（複数の配線３２）を有さない領域からそれぞれなる。つまり、複数の絶縁領域５０は、複数の層間絶縁膜２２（第１～第４層間絶縁膜２２Ａ～２２Ｄ）が積層された積層領域からそれぞれなる。
半導体装置１は、絶縁層２０内において多層配線領域３０外の領域に形成された絶縁領域５０を含む。この形態では、複数の絶縁領域５０が絶縁層２０内に形成されている。複数の絶縁領域５０は、絶縁層２０の厚さ方向の全域に多層配線３１（複数の配線３２）を有さない領域からそれぞれなる。つまり、複数の絶縁領域５０は、複数の層間絶縁膜２２（第１～第４層間絶縁膜２２Ａ～２２Ｄ）が積層された積層領域からそれぞれなる。
【0052】
複数の絶縁領域５０は、絶縁層２０においてデバイス領域８外の領域（外側領域９）を被覆する部分にそれぞれ形成されている。複数の絶縁領域５０は、具体的には、絶縁層２０において複数の分離領域１２（外側ダイオード１５）を被覆する部分にそれぞれ形成され、複数の外側ダイオード１５を電気的浮遊状態に固定している。
図５～図７を参照して、半導体装置１は、絶縁層２０の絶縁主面２１の上に配置された複数の端子電極５１（第１～第８端子電極５１Ａ～５１Ｈ）を含む。図５～図７では、第１端子電極５１Ａが示されている。複数の端子電極５１は、図３に示された通り、複数の導線３１２がそれぞれ接続される外部端子電極である。複数の端子電極５１には、複数の導線３１２から任意の電位がそれぞれ印加される。
図５～図７を参照して、半導体装置１は、絶縁層２０の絶縁主面２１の上に配置された複数の端子電極５１（第１～第８端子電極５１Ａ～５１Ｈ）を含む。図５～図７では、第１端子電極５１Ａが示されている。複数の端子電極５１は、図３に示された通り、複数の導線３１２がそれぞれ接続される外部端子電極である。複数の端子電極５１には、複数の導線３１２から任意の電位がそれぞれ印加される。
【0053】
複数の端子電極５１は、この形態では、平面視において絶縁主面２１の周縁部にそれぞれ配置されている。複数の端子電極５１は、具体的には、平面視において多層配線領域３０から離間して対応する絶縁領域５０の上にそれぞれ配置されている。複数の端子電極５１は、一対一の対応関係で対応する絶縁領域５０の上に配置されていてもよい。複数の端子電極５１のうちの少なくとも２つが、１つの絶縁領域５０の上に配置されていてもよい。
【0054】
複数の端子電極５１は、対応する絶縁領域５０を挟んで複数のデバイス領域８外の領域（外側領域９）にそれぞれ対向している。つまり、複数の端子電極５１は、平面視において複数の配線３２から離間して絶縁層２０の上にそれぞれ配置され、絶縁層２０のみを挟んで半導体チップ２にそれぞれ対向している。複数の端子電極５１は、さらに、平面視において複数の分離構造１１によって取り囲まれた領域（分離領域１２）にそれぞれ対向している。
【0055】
つまり、複数の端子電極５１は、絶縁領域５０のみを挟んで複数の外側ダイオード１５にそれぞれ対向している。複数の端子電極５１は、平面視において分離構造１１から内方に間隔を空けて分離領域１２にそれぞれ対向していてもよい。複数の端子電極５１の直下の領域において、絶縁層２０の厚さ方向に複数の端子電極５１および半導体チップ２を結ぶ電流経路は、複数の絶縁領域５０および複数の外側ダイオード１５によってそれぞれ遮蔽されている。
【0056】
複数の端子電極５１は、複数の配線３２と同様に、絶縁主面２１側からこの順に積層された第１バリア膜３４、主配線膜３５および第２バリア膜３６をそれぞれ含む。複数の端子電極５１は、第１～第３配線３２Ａ～３２Ｃの厚さを超える厚さを有していることが好ましい。複数の端子電極５１の主配線膜３５は、第１～第３配線３２Ａ～３２Ｃの主配線膜３５の厚さを超える厚さを有していることが特に好ましい。複数の端子電極５１は、この形態では、平面視において四角形状にそれぞれ形成されている。複数の端子電極５１の平面形状は任意であり、円形状や多角形状に形成されていてもよい。
【0057】
半導体装置１は、絶縁主面２１の上において複数の端子電極５１から多層配線領域３０に向けてそれぞれ引き出された複数の引き出し電極５２を含む。複数の引き出し電極５２は、具体的には、最上の配線ビア電極３３（複数の第４配線ビア電極３３Ｄ）を被覆するように複数の端子電極５１から多層配線領域３０に向けてそれぞれ引き出されている。複数の引き出し電極５２は、多層配線領域３０において多層配線３１（具体的には第３配線３２Ｃ）にそれぞれ電気的に接続され、絶縁領域５０において複数の端子電極５１にそれぞれ電気的に接続されている。つまり、複数の端子電極５１の直下の領域（絶縁領域５０）では、多層配線３１のない状態が維持されている。
【0058】
複数の引き出し電極５２は、具体的には、接続部５２ａおよびライン部５２ｂをそれぞれ含む。接続部５２ａは、複数の第４配線ビア電極３３Ｄを被覆し、複数の第４配線ビア電極３３Ｄに電気的に接続されている。接続部５２ａは全ての第４配線ビア電極３３Ｄに接続されていればよい。接続部５２ａの幅および平面形状は任意であり、特定の幅および平面形状に限定されない。ライン部５２ｂは、端子電極５１および接続部５２ａの間をライン状に延び、端子電極５１および接続部５２ａを電気的に接続している。
【0059】
ライン部５２ｂの幅および引き回し態様は任意であり、特定の幅および引き回し態様に限定されない。ライン部５２ｂは、端子電極５１の幅未満の幅を有するライン状にそれぞれ引き出されていることが好ましい。複数の引き出し電極５２は、複数の端子電極５１と同様に、絶縁主面２１側からこの順に積層された第１バリア膜３４、主配線膜３５および第２バリア膜３６をそれぞれ含む。
【0060】
図７を参照して、半導体装置１は、多層配線領域３０内において絶縁領域５０近傍に引き回された異電位配線５３を含む。異電位配線５３は、多層配線３１の一部（この形態では第３配線３２Ｃの１つ）からなり、近接する端子電極５１とは異なる電位が印加される。たとえば、端子電極５１に第１電位が印加される場合、端子電極５１に近接する異電位配線５３には第１電位とは異なる第２電位が印加される。第１電位は、正電位、負電位またはグランド電位であってもよい。第２電位は、正電位、負電位またはグランド電位であってもよい。異電位配線５３は、この形態では、最上の第４層間絶縁膜２２Ｄの直下に位置する中間の第３層間絶縁膜２２Ｃの上に任意の態様で引き回されている。
【0061】
異電位配線５３は、平面視において近接する複数の端子電極５１から１μｍ以上２０μｍ以下の距離を空けて配置されていてもよい。異電位配線５３は、平面視において近接する複数の端子電極５１から１０μｍ以下の距離を空けて配置されていてもよい。図７では、絶縁層２０において異電位配線５３の直下の領域に多層配線３１の一部が形成されていない例が示されている。むろん、絶縁層２０において異電位配線５３の直下の領域に多層配線３１の一部が形成されていてもよい。
【0062】
半導体装置１は、絶縁層２０の上において複数の端子電極５１を選択的に被覆する最上絶縁膜５４を含む。最上絶縁膜５４は、この形態では、絶縁層２０の上において複数の端子電極５１を選択的に露出させ、複数の引き出し電極５２の全域を被覆している。最上絶縁膜５４は、比較的高い緻密度を有する無機絶縁体からなり、水分（湿気）に対するバリア性（遮蔽性）を有している。最上絶縁膜５４は、パッシベーション膜と称されてもよい。
【0063】
最上絶縁膜５４は、この形態では、無機絶縁膜からなる単層構造を有している。最上絶縁膜５４は、最上の第４層間絶縁膜２２Ｄとは異なる絶縁体からなることが好ましい。最上絶縁膜５４は、窒化シリコン（ＳｉＮ）膜および酸窒化シリコン（ＳｉＯＮ）膜のうちの少なくとも１つを含むことが好ましい。最上絶縁膜５４は、この形態では、窒化シリコン膜からなる単層構造を有している。最上絶縁膜５４の厚さは、０．０５μｍ以上５μｍ以下であってもよい。
【0064】
最上絶縁膜５４は、複数の端子電極５１をそれぞれ露出させる複数のパッド開口５５を有している。複数のパッド開口５５は、対応する端子電極５１を一対一の対応関係でそれぞれ露出させている。複数のパッド開口５５は、対応する複数の端子電極５１の電極側壁から内方部に間隔を空けて対応する複数の端子電極５１の内方部を露出させている。複数のパッド開口５５は、複数の端子電極５１の周縁に平行に形成されていることが好ましい。複数のパッド開口５５は、この形態では、平面視において四角形状に形成されている。複数のパッド開口５５の平面形状は任意であり、円形状や多角形状に形成されていてもよい。
【0065】
以上、半導体装置１は、半導体チップ２（チップ）、回路デバイス１０（回路素子）、絶縁層２０、多層配線領域３０、絶縁領域５０および端子電極５１を含む。回路デバイス１０は、半導体チップ２に形成されている。絶縁層２０は、半導体チップ２の上で回路デバイス１０を被覆している。多層配線領域３０は、絶縁層２０内に形成されている。多層配線領域３０は、回路デバイス１０に電気的に接続された多層配線３１を含む。
【0066】
多層配線３１は、絶縁層２０の厚さ方向に積層配置された複数の配線３２を有している。絶縁領域５０は、絶縁層２０内において多層配線領域３０外の領域に形成されている。絶縁領域５０は、絶縁層２０の厚さ方向の全域において配線３２を有していない。端子電極５１は、絶縁領域５０を挟んで半導体チップ２に対向するように、平面視において多層配線領域３０から離間して絶縁層２０の上に配置されている。
【0067】
この構造によれば、絶縁層２０において端子電極５１の直下に位置する部分を厚化できる。つまり、絶縁層２０において端子電極５１の直下に位置する部分は、いずれの配線３２も形成されていない構造上、絶縁層２０において上下方向に近接する複数の配線３２の間に位置する部分よりも厚い。これにより、導線３１２の接続時の応力に対する耐性を高めることができる。その結果、導線３１２の接続時の応力に起因するクラックが、端子電極５１に生じることを抑制できる。よって、端子電極５１の信頼性を向上できる。
【0068】
半導体装置１によれば、端子電極５１およびその周囲の信頼性を向上できる。たとえば、この構造によれば、端子電極５１を起点とするクラックが絶縁領域５０に生じることを抑制できる。また、この構造によれば、端子電極５１の直下に多層配線３１が形成されていない。したがって、多層配線３１にクラックが生じることを抑制できる。また、この構造によれば、端子電極５１のクラックを抑制できるので、当該クラックに起因する電気的な影響が端子電極５１および多層配線３１の間で生じることを抑制できる。
【0069】
多層配線領域３０は、絶縁層２０において回路デバイス１０を被覆する部分に形成されていることが好ましい。絶縁領域５０は、絶縁層２０において回路デバイス１０外を被覆する部分に形成されていることが好ましい。この構造において、端子電極５１は、半導体チップ２において回路デバイス１０外の領域に対向していることが好ましい。この構造によれば、導線３１２の接続時の応力から回路デバイス１０を保護できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する物理的な影響や電気的な影響が回路デバイス１０で生じることを抑制できる。
【0070】
半導体装置１は、外側ダイオード１５（整流器／浮遊整流器）をさらに含むことが好ましい。外側ダイオード１５は、半導体チップ２の表層部において回路デバイス１０外の領域に形成されたアノード領域１６、および、アノード領域１６の表層部に形成されたカソード領域１７を含む。この場合、絶縁領域５０は、絶縁層２０において外側ダイオード１５を被覆する部分に形成されていることが好ましい。また、端子電極５１は、絶縁領域５０を挟んで外側ダイオード１５に対向していることが好ましい。
【0071】
この構造によれば、外側ダイオード１５は、半導体チップ２（デバイス領域８）に対して逆バイアス接続されている。つまり、外側ダイオード１５は、外側領域９からデバイス領域８に至る電流経路を遮蔽している。この構造によれば、絶縁層２０において端子電極５１および半導体チップ２の間に意図しない電流経路が形成された場合であっても、当該電流経路を外側ダイオード１５によって遮蔽できる。
【0072】
意図しない電流経路には、クラックに起因する不所望な電流経路が含まれてもよい。この構造において、カソード領域１７は、電気的浮遊状態に形成されていることが好ましい。つまり、外側ダイオード１５は、浮遊ダイオードとして形成されていることが好ましい。この構造によれば、電流経路の遮蔽効果を適切に高めることができる。
半導体装置１は、引き出し電極５２および配線ビア電極３３（第４配線ビア電極３３Ｄ）をさらに含むことが好ましい。引き出し電極５２は、絶縁層２０の一部を挟んで多層配線３１の一部に対向するように端子電極５１から絶縁層２０の上に引き出されている。配線ビア電極３３は、絶縁層２０内において引き出し電極５２および多層配線３１の一部の間に介在し、引き出し電極５２および多層配線３１を電気的に接続している。この構造によれば、端子電極５１の直下の領域（絶縁領域５０）に多層配線３１のない状態を維持しながら、端子電極５１を多層配線３１の一部に電気的に接続させることができる。
半導体装置１は、引き出し電極５２および配線ビア電極３３（第４配線ビア電極３３Ｄ）をさらに含むことが好ましい。引き出し電極５２は、絶縁層２０の一部を挟んで多層配線３１の一部に対向するように端子電極５１から絶縁層２０の上に引き出されている。配線ビア電極３３は、絶縁層２０内において引き出し電極５２および多層配線３１の一部の間に介在し、引き出し電極５２および多層配線３１を電気的に接続している。この構造によれば、端子電極５１の直下の領域（絶縁領域５０）に多層配線３１のない状態を維持しながら、端子電極５１を多層配線３１の一部に電気的に接続させることができる。
【0073】
半導体装置１は、最上絶縁膜５４をさらに含むことが好ましい。最上絶縁膜５４は、端子電極５１を露出させるパッド開口５５を有し、引き出し電極５２の全域を被覆していることが好ましい。この構造によれば、導線３１２が引き出し電極５２に接触することを抑制しながら、導線３１２を端子電極５１に電気的に接続させることができる。
半導体装置１は、異電位配線５３を含んでいてもよい。異電位配線５３は、多層配線領域３０内において絶縁領域５０近傍に引き回された多層配線３１の一部からなり、近接する端子電極５１とは異なる電位が印加される。この構造によれば、導線３１２の接続時の応力から異電位配線５３を保護できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する物理的な影響や電気的な影響が端子電極５１および異電位配線５３の間で生じることを抑制できる。一例として、クラックに起因して端子電極５１が、異電位配線５３と短絡することを抑制できる。
半導体装置１は、異電位配線５３を含んでいてもよい。異電位配線５３は、多層配線領域３０内において絶縁領域５０近傍に引き回された多層配線３１の一部からなり、近接する端子電極５１とは異なる電位が印加される。この構造によれば、導線３１２の接続時の応力から異電位配線５３を保護できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する物理的な影響や電気的な影響が端子電極５１および異電位配線５３の間で生じることを抑制できる。一例として、クラックに起因して端子電極５１が、異電位配線５３と短絡することを抑制できる。
【0074】
図９は、図５に対応し、本発明の第２実施形態に係る半導体装置６１を第１形態例に係る内側ダミー配線６２と共に示す拡大図である。図１０は、図９に示すX-X線に沿う断面図である。以下、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図９および図１０を参照して、半導体装置６１は、絶縁領域５０において複数の端子電極５１の直下の領域にそれぞれ配置された複数の内側ダミー配線６２（ダミー配線）を含む。図９および図１０では、１つの端子電極５１（第１端子電極５１Ａ）の直下に配置された１つの内側ダミー配線６２が示されている。また、図９では、内側ダミー配線６２がハッチングによって示されている。以下、１つの内側ダミー配線６２を例にとって説明する。
図９および図１０を参照して、半導体装置６１は、絶縁領域５０において複数の端子電極５１の直下の領域にそれぞれ配置された複数の内側ダミー配線６２（ダミー配線）を含む。図９および図１０では、１つの端子電極５１（第１端子電極５１Ａ）の直下に配置された１つの内側ダミー配線６２が示されている。また、図９では、内側ダミー配線６２がハッチングによって示されている。以下、１つの内側ダミー配線６２を例にとって説明する。
【0075】
内側ダミー配線６２は、多層配線領域３０（複数の配線３２）から離間して絶縁領域５０内に配置され、多層配線３１（複数の配線３２）および端子電極５１から電気的に独立している。つまり、内側ダミー配線６２は、複数のデバイス領域８からも電気的に独立している。内側ダミー配線６２は、具体的には、電気的浮遊状態に形成されている。
内側ダミー配線６２は、絶縁層２０の一部を挟んで端子電極５１に部分的に対向している。内側ダミー配線６２は、絶縁領域５０（絶縁層２０）の一部のみを挟んで半導体チップ２に対向している。内側ダミー配線６２、平面視において絶縁領域５０の一部を挟んでデバイス領域８外の領域（外側領域９）に対向していることが好ましい。
内側ダミー配線６２は、絶縁層２０の一部を挟んで端子電極５１に部分的に対向している。内側ダミー配線６２は、絶縁領域５０（絶縁層２０）の一部のみを挟んで半導体チップ２に対向している。内側ダミー配線６２、平面視において絶縁領域５０の一部を挟んでデバイス領域８外の領域（外側領域９）に対向していることが好ましい。
【0076】
内側ダミー配線６２は、平面視において分離構造１１によって取り囲まれた領域（分離領域１２）に対向していてもよい。つまり、内側ダミー配線６２は、平面視において外側ダイオード１５に対向していてもよい。内側ダミー配線６２は、平面視において分離構造１１から内方に間隔を空けて分離領域１２に対向していてもよい。むろん、内側ダミー配線６２は、平面視において分離構造１１に対向していてもよい。
【0077】
内側ダミー配線６２は、絶縁領域５０内において半導体チップ２に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、内側ダミー配線６２は、半導体チップ２から絶縁層２０の厚さ方向に第１間隔Ｓ１を空けて配置され、端子電極５１から絶縁層２０の厚さ方向に第１間隔Ｓ１未満の第２間隔Ｓ２（Ｓ２＜Ｓ１）を空けて配置されてことが好ましい。内側ダミー配線６２は、この形態では、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）の直下に位置する第３層間絶縁膜２２Ｃの上に膜状に形成されている。
【0078】
内側ダミー配線６２は、平面視において端子電極５１の周縁部に対向するように、端子電極５１の内方部から周縁部側に間隔を空けて配置されている。内側ダミー配線６２は、端子電極５１の中央に対して端子電極５１の周縁に近接する領域に配置されていることが好ましい。
つまり、内側ダミー配線６２は、端子電極５１の中央から端子電極５１の周縁に第１距離Ｄ１を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第１距離Ｄ１未満の第２距離Ｄ２（Ｄ２＜Ｄ１）を空けて配置されてことが好ましい。第１距離Ｄ１および第２距離Ｄ２は、内側ダミー配線６２において端子電極５１の内方部側の内縁を基準としている。
つまり、内側ダミー配線６２は、端子電極５１の中央から端子電極５１の周縁に第１距離Ｄ１を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第１距離Ｄ１未満の第２距離Ｄ２（Ｄ２＜Ｄ１）を空けて配置されてことが好ましい。第１距離Ｄ１および第２距離Ｄ２は、内側ダミー配線６２において端子電極５１の内方部側の内縁を基準としている。
【0079】
内側ダミー配線６２は、平面視において端子電極５１の周縁に沿って延びるライン状に形成されている。内側ダミー配線６２は、平面視において少なくとも多層配線領域３０（異電位配線５３）に沿う部分に形成されていることが好ましい。内側ダミー配線６２は、この形態では、平面視において端子電極５１の内方部を取り囲むように端子電極５１の周縁に沿って延びる環状（この形態では四角環状）に形成されている。
【0080】
内側ダミー配線６２は、複数の配線３２と同様に、第１主面３側からこの順に積層された第１バリア膜３４、主配線膜３５および第２バリア膜３６を含む。内側ダミー配線６２の厚さは、同一層に配置された配線３２（この形態では第３配線３２Ｃ）の厚さとほぼ等しいことが好ましい。
内側ダミー配線６２は、図１１Ａ～図１１Ｃに示される種々の形態を採り得る。図１１Ａは、図９に示す半導体装置６１を第２形態例に係る内側ダミー配線６２と共に示す拡大図である。図１１Ａを参照して、第２形態例では、複数（この形態では２つ）の内側ダミー配線６２が形成されている。複数の内側ダミー配線６２は、第１内側ダミー配線６２Ａおよび第２内側ダミー配線６２Ｂを含む。
内側ダミー配線６２は、図１１Ａ～図１１Ｃに示される種々の形態を採り得る。図１１Ａは、図９に示す半導体装置６１を第２形態例に係る内側ダミー配線６２と共に示す拡大図である。図１１Ａを参照して、第２形態例では、複数（この形態では２つ）の内側ダミー配線６２が形成されている。複数の内側ダミー配線６２は、第１内側ダミー配線６２Ａおよび第２内側ダミー配線６２Ｂを含む。
【0081】
第１～第２内側ダミー配線６２Ａ～６２Ｂは、平面視において端子電極５１の周縁部に対向するように、端子電極５１の内方部から周縁部側に間隔を空けてこの順に配置されている。第１～第２内側ダミー配線６２Ａ～６２Ｂは、端子電極５１の中央に対して端子電極５１に周縁に近接する領域に配置されていることが好ましい。
この場合、最内の内側ダミー配線６２（第１内側ダミー配線６２Ａ）は、端子電極５１の中央から端子電極５１の周縁に第１距離Ｄ１を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第１距離Ｄ１未満の第２距離Ｄ２（Ｄ２＜Ｄ１）を空けて配置されてことが好ましい。第１距離Ｄ１および第２距離Ｄ２は、第１内側ダミー配線６２Ａにおいて端子電極５１の内方部側の内縁を基準としている。
この場合、最内の内側ダミー配線６２（第１内側ダミー配線６２Ａ）は、端子電極５１の中央から端子電極５１の周縁に第１距離Ｄ１を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第１距離Ｄ１未満の第２距離Ｄ２（Ｄ２＜Ｄ１）を空けて配置されてことが好ましい。第１距離Ｄ１および第２距離Ｄ２は、第１内側ダミー配線６２Ａにおいて端子電極５１の内方部側の内縁を基準としている。
【0082】
第１内側ダミー配線６２Ａは、この形態では、平面視において端子電極５１の周縁に沿って延びるライン状に形成されている。第１内側ダミー配線６２Ａは、具体的には、平面視において端子電極５１の内方部を取り囲む環状（この形態では四角環状）に形成されている。第２内側ダミー配線６２Ｂは、この形態では、平面視において端子電極５１の周縁および第１内側ダミー配線６２Ａの間に配置され、端子電極５１の周縁に沿って延びるライン状に形成されている。第２内側ダミー配線６２Ｂは、具体的には、平面視において第１内側ダミー配線６２Ａを取り囲む環状（この形態では四角環状）に形成されている。
【0083】
この形態では、第１～第２内側ダミー配線６２Ａ～６２Ｂが、同一層（第３層間絶縁膜２２Ｃ）の上に配置された例について説明した。しかし、第１～第２内側ダミー配線６２Ａ～６２Ｂは、異なる層に配置されていてもよい。たとえば、第１内側ダミー配線６２Ａが第３層間絶縁膜２２Ｃの上に配置される一方で、第２内側ダミー配線６２Ｂが第２層間絶縁膜２２Ｂの上に配置されてもよい。
【0084】
また、第１内側ダミー配線６２Ａが第２層間絶縁膜２２Ｂの上に配置される一方で、第２内側ダミー配線６２Ｂが第３層間絶縁膜２２Ｃの上に配置されてもよい。これらの場合においても、第１～第２内側ダミー配線６２Ａ～６２Ｂは、半導体チップ２に対して端子電極５１に近接するように配置されることが好ましい。
図１１Ｂは、図９に示す半導体装置６１を第３形態例に係る内側ダミー配線６２と共に示す拡大図である。図１１Ｂを参照して、第３形態例に係る内側ダミー配線６２は、この形態では、端子電極５１の周縁に沿って間隔を空けてドット状に配列された複数のセグメント部６３を含む。
図１１Ｂは、図９に示す半導体装置６１を第３形態例に係る内側ダミー配線６２と共に示す拡大図である。図１１Ｂを参照して、第３形態例に係る内側ダミー配線６２は、この形態では、端子電極５１の周縁に沿って間隔を空けてドット状に配列された複数のセグメント部６３を含む。
【0085】
第２形態例に係る内側ダミー配線６２は、第１形態例に係る内側ダミー配線６２を複数の除去部６４によって複数のセグメント部６３に分割した形態を有していると見なせる。複数のセグメント部６３は、端子電極５１の周縁に沿って一列に並んで配列されている。各セグメント部６３は、平面視において四角形状に形成されている。各セグメント部６３の平面形状は任意であり、円形状や多角形状に形成されていてもよい。
【0086】
図１１Ｃは、図９に示す半導体装置６１を第４形態例に係る内側ダミー配線６２と共に示す拡大図である。図１１Ｃを参照して、第４形態例に係る内側ダミー配線６２は、この形態では、端子電極５１の周縁に沿って間隔を空けてライン状に配列された複数（この形態では４個）のセグメント部６３を含む。
第４形態例に係る内側ダミー配線６２は、第１形態例に係る内側ダミー配線６２を複数の除去部６４によって複数のセグメント部６３に分割した形態を有していると見なせる。この形態では、複数の除去部６４が内側ダミー配線６２の角部（具体的には四隅）に形成され、各セグメント部６３が端子電極５１の各辺に沿って延びるライン状に形成されている。
第４形態例に係る内側ダミー配線６２は、第１形態例に係る内側ダミー配線６２を複数の除去部６４によって複数のセグメント部６３に分割した形態を有していると見なせる。この形態では、複数の除去部６４が内側ダミー配線６２の角部（具体的には四隅）に形成され、各セグメント部６３が端子電極５１の各辺に沿って延びるライン状に形成されている。
【0087】
第１～第４形態例に係る内側ダミー配線６２のうちの少なくとも２つの内側ダミー配線６２の特徴が組み合わされた形態を有する内側ダミー配線６２が採用されてもよい。
以上、半導体装置６１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置６１は、内側ダミー配線６２（ダミー配線）を含む。内側ダミー配線６２は、端子電極５１に部分的に対向するように絶縁領域５０内に配置され、多層配線３１（複数の配線３２）から電気的に独立している。この構造によれば、端子電極５１は、絶縁領域５０の一部を挟んで内側ダミー配線６２に対向し、絶縁領域５０を挟んで半導体チップ２に対向している。
以上、半導体装置６１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置６１は、内側ダミー配線６２（ダミー配線）を含む。内側ダミー配線６２は、端子電極５１に部分的に対向するように絶縁領域５０内に配置され、多層配線３１（複数の配線３２）から電気的に独立している。この構造によれば、端子電極５１は、絶縁領域５０の一部を挟んで内側ダミー配線６２に対向し、絶縁領域５０を挟んで半導体チップ２に対向している。
【0088】
したがって、絶縁層２０において端子電極５１および半導体チップ２の間に位置する部分は、絶縁層２０において端子電極５１および内側ダミー配線６２の間に位置する部分よりも厚い。つまり、絶縁層２０において端子電極５１および半導体チップ２の間に位置する部分が厚化されている。これにより、導線３１２の接続時の応力に対する耐性を高めることができる。その結果、導線３１２の接続時の応力に起因するクラックが、端子電極５１に生じることを抑制できる。
【0089】
また、仮に、絶縁領域５０でクラックが生じたとしても、当該クラックを内側ダミー配線６２によって終端させることができる。これにより、平面視において端子電極５１外へのクラックの拡張を抑制できる。つまり、絶縁領域５０から多層配線領域３０へのクラックの拡張を内側ダミー配線６２によって抑制できる。したがって、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する電気的な影響が多層配線３１（異電位配線５３）および端子電極５１の間で生じることを抑制できる。
【0090】
また、絶縁領域５０では、端子電極５１および内側ダミー配線６２の間に絶縁層２０の一部からなる薄膜部が形成されている。したがって、この薄膜部によって、クラックの発生個所を制御することができる。つまり、薄膜部側でクラックを発生させることによって導線３１２の接続時の応力を緩和させ、薄膜部外でのクラックを抑制できる。
内側ダミー配線６２は、絶縁領域５０内において半導体チップ２に対して端子電極５１に近接する領域に配置されていることが好ましい。この構造によれば、半導体チップ２に対して端子電極５１に近接する領域でクラックを適切に終端させることができる。内側ダミー配線６２は、平面視において端子電極５１の内方部から周縁部側に間隔を空けて形成されていることが好ましい。この構造によれば、端子電極５１の内方部を起点とするクラックの発生を抑制できると同時に、端子電極５１の周縁部においてクラックの拡張を抑制できる。
内側ダミー配線６２は、絶縁領域５０内において半導体チップ２に対して端子電極５１に近接する領域に配置されていることが好ましい。この構造によれば、半導体チップ２に対して端子電極５１に近接する領域でクラックを適切に終端させることができる。内側ダミー配線６２は、平面視において端子電極５１の内方部から周縁部側に間隔を空けて形成されていることが好ましい。この構造によれば、端子電極５１の内方部を起点とするクラックの発生を抑制できると同時に、端子電極５１の周縁部においてクラックの拡張を抑制できる。
【0091】
内側ダミー配線６２は、平面視において端子電極５１の周縁に沿ってドット状、ライン状、または、環状に形成されていてもよい。この場合、内側ダミー配線６２は、平面視において端子電極５１の周縁に沿って延びるライン状に形成されていることが好ましい。内側ダミー配線６２は、平面視において端子電極５１の内方部を取り囲む環状に形成されていることが好ましい。この構造によれば、端子電極５１の周縁の全周に亘ってクラックの拡張を抑制できる。
【0092】
内側ダミー配線６２は、端子電極５１から電気的に独立していることが好ましい。この構造によれば、内側ダミー配線６２に起因する電気的な影響が端子電極５１や多層配線３１で生じることを抑制できる。内側ダミー配線６２は、電気的に浮遊状態に形成されていることが好ましい。この構造によれば、内側ダミー配線６２に起因する電気的な影響を適切に抑制できる。
【0093】
図１２は、図５に対応し、本発明の第３実施形態に係る半導体装置７１を第１形態例に係る外側ダミー配線７２と共に示す拡大図である。図１３は、図１２に示すXIII-XIII線に沿う断面図である。以下、半導体装置１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１２および図１３を参照して、半導体装置７１は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように絶縁領域５０内にそれぞれ配置された外側ダミー配線７２（ダミー配線）を含む。図１２および図１３では、１つの端子電極５１（第１端子電極５１Ａ）の下方に１つの外側ダミー配線７２が配置された形態が示されている。また、図１２では、外側ダミー配線７２がハッチングによって示されている。以下、１つの外側ダミー配線７２を例にとって説明する。
図１２および図１３を参照して、半導体装置７１は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように絶縁領域５０内にそれぞれ配置された外側ダミー配線７２（ダミー配線）を含む。図１２および図１３では、１つの端子電極５１（第１端子電極５１Ａ）の下方に１つの外側ダミー配線７２が配置された形態が示されている。また、図１２では、外側ダミー配線７２がハッチングによって示されている。以下、１つの外側ダミー配線７２を例にとって説明する。
【0094】
外側ダミー配線７２は、平面視において多層配線領域３０（複数の配線３２）および端子電極５１から離間して配置され、多層配線３１（複数の配線３２）および端子電極５１から電気的に独立している。つまり、外側ダミー配線７２は、複数のデバイス領域８からも電気的に独立している。外側ダミー配線７２は、具体的には、電気的浮遊状態に形成されている。
【0095】
外側ダミー配線７２は、絶縁層２０（絶縁領域５０）の一部のみを挟んで半導体チップ２に対向している。外側ダミー配線７２は、平面視において分離構造１１によって取り囲まれた領域（分離領域１２）に対向していてもよい。つまり、外側ダミー配線７２は、絶縁領域５０の一部のみを挟んで外側ダイオード１５に対向していてもよい。外側ダミー配線７２は、平面視において分離構造１１から内方に間隔を空けて分離領域１２に対向していてもよい。むろん、外側ダミー配線７２は、平面視において分離構造１１に対向していてもよい。
【0096】
外側ダミー配線７２は、絶縁領域５０内において半導体チップ２に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、外側ダミー配線７２は、半導体チップ２から絶縁層２０の厚さ方向に第３間隔Ｓ３を空けて配置され、端子電極５１から絶縁層２０の厚さ方向に第３間隔Ｓ３未満の第４間隔Ｓ４（Ｓ４＜Ｓ３）を空けて配置されてことが好ましい。外側ダミー配線７２は、この形態では、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）の直下に位置する第３層間絶縁膜２２Ｃの上に膜状に形成されている。
【0097】
外側ダミー配線７２は、多層配線３１に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、外側ダミー配線７２は、端子電極５１から多層配線３１側に第３距離Ｄ３を空けて配置され、多層配線３１から端子電極５１に第３距離Ｄ３を超える第４距離Ｄ４（Ｄ３＜Ｄ４）を空けて配置されてことが好ましい。第３距離Ｄ３および第４距離Ｄ４は、外側ダミー配線７２において多層配線領域３０側の外縁を基準としている。
【0098】
外側ダミー配線７２は、この形態では、平面視において端子電極５１に沿って延びるライン状に形成されている。外側ダミー配線７２は、平面視において少なくとも多層配線領域３０（異電位配線５３）に沿う部分に形成されていることが好ましい。外側ダミー配線７２は、この形態では、平面視において引き出し電極５２に重なっている。外側ダミー配線７２は、具体的には、平面視において引き出し電極５２に交差（具体的には直交）するようにライン状に延びている。
【0099】
外側ダミー配線７２は、この形態では、平面視において端子電極５１を取り囲むように端子電極５１に沿って延びる環状（この形態では四角環状）に形成されている。外側ダミー配線７２は、複数の配線３２と同様に、第１主面３側からこの順に積層された第１バリア膜３４、主配線膜３５および第２バリア膜３６を含む。外側ダミー配線７２の厚さは、同一層に配置された配線３２（この形態では第３配線３２Ｃ）の厚さとほぼ等しいことが好ましい。
【0100】
外側ダミー配線７２は、図１４Ａ～図１４Ｃに示される種々の形態を採り得る。図１４Ａは、図１２に示す半導体装置７１を第２形態例に係る外側ダミー配線７２と共に示す拡大図である。図１４Ａを参照して、第２形態例では、複数（この形態では２つ）の外側ダミー配線７２が形成されている。複数の外側ダミー配線７２は、第１外側ダミー配線７２Ａおよび第２外側ダミー配線７２Ｂを含む。
【0101】
第１～第２外側ダミー配線７２Ａ～７２Ｂは、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように絶縁領域５０内にそれぞれ配置されている。第１～第２外側ダミー配線７２Ａ～７２Ｂは、端子電極５１から多層配線領域３０側に向けてこの順に配置されている。
第１～第２外側ダミー配線７２Ａ～７２Ｂは、多層配線３１に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、第２外側ダミー配線７２Ｂは、端子電極５１から多層配線３１側に第３距離Ｄ３を空けて配置され、多層配線３１から端子電極５１側に第３距離Ｄ３を超える第４距離Ｄ４（Ｄ３＜Ｄ４）を空けて配置されてことが好ましい。第３距離Ｄ３および第４距離Ｄ４は、第２外側ダミー配線７２Ｂにおいて多層配線領域３０側の外縁を基準としている。
第１～第２外側ダミー配線７２Ａ～７２Ｂは、多層配線３１に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、第２外側ダミー配線７２Ｂは、端子電極５１から多層配線３１側に第３距離Ｄ３を空けて配置され、多層配線３１から端子電極５１側に第３距離Ｄ３を超える第４距離Ｄ４（Ｄ３＜Ｄ４）を空けて配置されてことが好ましい。第３距離Ｄ３および第４距離Ｄ４は、第２外側ダミー配線７２Ｂにおいて多層配線領域３０側の外縁を基準としている。
【0102】
第１外側ダミー配線７２Ａは、この形態では、平面視において端子電極５１に沿って延びるライン状に形成されている。第１外側ダミー配線７２Ａは、具体的には、平面視において端子電極５１を取り囲む環状（この形態では四角環状）に形成されている。第２外側ダミー配線７２Ｂは、この形態では、端子電極５１に沿って延びるライン状に形成されている。第２外側ダミー配線７２Ｂは、具体的には、平面視において第１外側ダミー配線７２Ａを取り囲む環状（この形態では四角環状）に形成されている。
【0103】
この形態では、第１～第２外側ダミー配線７２Ａ～７２Ｂが、同一層（第３層間絶縁膜２２Ｃ）の上に配置された例について説明した。しかし、第１～第２外側ダミー配線７２Ａ～７２Ｂは、異なる層に配置されていてもよい。たとえば、第１外側ダミー配線７２Ａが第３層間絶縁膜２２Ｃの上に配置される一方で、第２外側ダミー配線７２Ｂが第２層間絶縁膜２２Ｂの上に配置されてもよい。
【0104】
また、第１外側ダミー配線７２Ａが第２層間絶縁膜２２Ｂの上に配置される一方で、第２外側ダミー配線７２Ｂが第３層間絶縁膜２２Ｃの上に配置されてもよい。これらの場合においても、第１～第２外側ダミー配線７２Ａ～７２Ｂは、半導体チップ２に対して端子電極５１に近接するように配置されることが好ましい。
図１４Ｂは、図１２に示す半導体装置７１を第３形態例に係る外側ダミー配線７２と共に示す拡大図である。図１４Ｂを参照して、第３形態例に係る外側ダミー配線７２は、この形態では、平面視において端子電極５１に沿って間隔を空けてドット状に配列された複数のセグメント部７３を含む。
図１４Ｂは、図１２に示す半導体装置７１を第３形態例に係る外側ダミー配線７２と共に示す拡大図である。図１４Ｂを参照して、第３形態例に係る外側ダミー配線７２は、この形態では、平面視において端子電極５１に沿って間隔を空けてドット状に配列された複数のセグメント部７３を含む。
【0105】
第３形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。複数のセグメント部７３は、端子電極５１に沿って一列に並んで配列されている。各セグメント部７３は、平面視において四角形状に形成されている。各セグメント部７３の平面形状は任意であり、円形状や多角形状に形成されていてもよい。
【0106】
図１４Ｃは、図１２に示す半導体装置７１を第４形態例に係る外側ダミー配線７２と共に示す拡大図である。図１４Ｃを参照して、第４形態例に係る外側ダミー配線７２は、この形態では、端子電極５１の周縁に沿って間隔を空けてライン状に配列された複数（この形態では４個）のセグメント部７３を含む。
第４形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。この形態では、複数の除去部７４が外側ダミー配線７２の角部（具体的には四隅）に形成され、各セグメント部７３が端子電極５１の各辺に沿って延びるライン状に形成されている。
第４形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。この形態では、複数の除去部７４が外側ダミー配線７２の角部（具体的には四隅）に形成され、各セグメント部７３が端子電極５１の各辺に沿って延びるライン状に形成されている。
【0107】
第１～第４形態例に係る外側ダミー配線７２のうちの少なくとも２つの外側ダミー配線７２の特徴が組み合わされた形態を有する外側ダミー配線７２が採用されてもよい。
以上、半導体装置７１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置７１は、外側ダミー配線７２（ダミー配線）を含む。外側ダミー配線７２は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように絶縁領域５０内に配置され、多層配線３１（複数の配線３２）から電気的に独立している。
以上、半導体装置７１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置７１は、外側ダミー配線７２（ダミー配線）を含む。外側ダミー配線７２は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように絶縁領域５０内に配置され、多層配線３１（複数の配線３２）から電気的に独立している。
【0108】
この構造によれば、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックを外側ダミー配線７２によって終端させることができる。これにより、平面視において絶縁領域５０外へのクラックの拡張を抑制できる。つまり、絶縁領域５０から多層配線領域３０へのクラックの拡張を外側ダミー配線７２によって抑制できる。したがって、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する電気的な影響が多層配線３１（異電位配線５３）および端子電極５１の間で生じることを抑制できる。
【0109】
外側ダミー配線７２は、平面視において多層配線３１に対して端子電極５１に近接する領域に配置されていることが好ましい。この構造によれば、多層配線３１に対して端子電極５１に近接する領域でクラックを適切に終端させることができる。外側ダミー配線７２は、絶縁領域５０内において半導体チップ２に対して端子電極５１に近接する領域に配置されていることが好ましい。この構造によれば、半導体チップ２に対して端子電極５１に近接する領域でクラックを適切に終端させることができる。
【0110】
外側ダミー配線７２は、平面視において端子電極５１に沿ってドット状、ライン状、または、環状に形成されていてもよい。この場合、外側ダミー配線７２は、平面視において端子電極５１の周縁に沿って延びるライン状に形成されていることが好ましい。外側ダミー配線７２は、平面視において端子電極５１を取り囲む環状に形成されていることが好ましい。この構造によれば、端子電極５１の周縁の全周に亘ってクラックの拡張を抑制できる。
【0111】
外側ダミー配線７２は、端子電極５１から電気的に独立していることが好ましい。この構造によれば、外側ダミー配線７２に起因する電気的な影響が端子電極５１や多層配線３１で生じることを抑制できる。外側ダミー配線７２は、電気的に浮遊状態に形成されていることが好ましい。この構造によれば、外側ダミー配線７２に起因する電気的な影響を適切に抑制できる。
【0112】
図１５は、図５に対応し、本発明の第４実施形態に係る半導体装置８１を第１形態例に係る内側ダミー配線６２および第１形態例に係る外側ダミー配線７２と共に示す拡大図である。図１６は、図１５に示すXVI-XVI線に沿う断面図である。以下、半導体装置１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１５および図１６を参照して、半導体装置８１は、第２実施形態に係る内側ダミー配線６２（図９参照）および第３実施形態に係る外側ダミー配線７２（図１２参照）を含む。半導体装置８１は、この形態では、第１形態例に係る内側ダミー配線６２および第１形態例に係る外側ダミー配線７２を含む。外側ダミー配線７２は、内側ダミー配線６２と同一層（第３層間絶縁膜２２Ｃ）の上に配置され、平面視において端子電極５１の周縁を挟んで内側ダミー配線６２に対向するように絶縁領域５０内に配置されている。
図１５および図１６を参照して、半導体装置８１は、第２実施形態に係る内側ダミー配線６２（図９参照）および第３実施形態に係る外側ダミー配線７２（図１２参照）を含む。半導体装置８１は、この形態では、第１形態例に係る内側ダミー配線６２および第１形態例に係る外側ダミー配線７２を含む。外側ダミー配線７２は、内側ダミー配線６２と同一層（第３層間絶縁膜２２Ｃ）の上に配置され、平面視において端子電極５１の周縁を挟んで内側ダミー配線６２に対向するように絶縁領域５０内に配置されている。
【0113】
むろん、半導体装置８１は、第１形態例に係る内側ダミー配線６２に代えて、第２～第４形態例に係る内側ダミー配線６２（図１１Ａ～図１１Ｃ参照）のいずれか１つを含んでいてもよい。また、半導体装置８１は、第１形態例に係る内側ダミー配線６２に代えて、第１～第４形態例に係る内側ダミー配線６２のうちの少なくとも２つの内側ダミー配線６２の特徴が組み合わされた形態を有する内側ダミー配線６２を含んでいてもよい。
【0114】
また、半導体装置８１は、第１形態例に係る外側ダミー配線７２に代えて、第２～第４形態例に係る外側ダミー配線７２（図１４Ａ～図１４Ｃ参照）のいずれか１つを含んでいてもよい。また、半導体装置８１は、第１形態例に係る外側ダミー配線７２に代えて、第１～第４形態例に係る外側ダミー配線７２のうちの少なくとも２つの外側ダミー配線７２の特徴が組み合わされた形態を有する外側ダミー配線７２を含んでいてもよい。
【0115】
この形態では、外側ダミー配線７２が、内側ダミー配線６２と同一層（第３層間絶縁膜２２Ｃ）の上に配置された例について説明した。しかし、外側ダミー配線７２は、内側ダミー配線６２とは異なる層に配置されていてもよい。たとえば、内側ダミー配線６２が第３層間絶縁膜２２Ｃの上に配置される一方で、外側ダミー配線７２が第２層間絶縁膜２２Ｂの上に配置されてもよい。
【0116】
また、内側ダミー配線６２が第２層間絶縁膜２２Ｂの上に配置される一方で、外側ダミー配線７２が第３層間絶縁膜２２Ｃの上に配置されてもよい。これらの場合においても、内側ダミー配線６２および外側ダミー配線７２は、半導体チップ２に対して端子電極５１に近接するように配置されることが好ましい。
以上、半導体装置８１によれば、第２実施形態に係る半導体装置６１に対して述べた効果、および、第３実施形態に係る半導体装置７１に対して述べた効果と同様の効果を奏することができる。
以上、半導体装置８１によれば、第２実施形態に係る半導体装置６１に対して述べた効果、および、第３実施形態に係る半導体装置７１に対して述べた効果と同様の効果を奏することができる。
【0117】
図１７は、図１０に対応し、本発明の第５実施形態に係る半導体装置９１を第１形態例に係る内側ダミー配線６２と共に示す断面図である。以下、第２実施形態に係る半導体装置７１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体装置９１は、第１形態例に係る内側ダミー配線６２に加えて、絶縁領域５０内に配置された内側ダミービア電極９２を含む。内側ダミービア電極９２は、絶縁領域５０内に形成されたビア開口４１に埋設されている。内側ダミービア電極９２は、絶縁領域５０内において端子電極５１の周縁部および内側ダミー配線６２の間に介在し、端子電極５１および内側ダミー配線６２を電気的に接続している。つまり、内側ダミー配線６２は、この形態では、端子電極５１と同電位に固定されている。
半導体装置９１は、第１形態例に係る内側ダミー配線６２に加えて、絶縁領域５０内に配置された内側ダミービア電極９２を含む。内側ダミービア電極９２は、絶縁領域５０内に形成されたビア開口４１に埋設されている。内側ダミービア電極９２は、絶縁領域５０内において端子電極５１の周縁部および内側ダミー配線６２の間に介在し、端子電極５１および内側ダミー配線６２を電気的に接続している。つまり、内側ダミー配線６２は、この形態では、端子電極５１と同電位に固定されている。
【0118】
内側ダミービア電極９２は、この形態では、平面視において内側ダミー配線６２に沿って延びるライン状に形成されている。内側ダミービア電極９２は、平面視において端子電極５１の内方部を取り囲む環状（この形態では四角環状）に形成されていることが好ましい。具体的な図示は省略されるが、内側ダミービア電極９２は、内側ダミー配線６２に沿って間隔を空けてドット状に分離配列された複数のセグメント部を有していてもよい。また、内側ダミービア電極９２は、内側ダミー配線６２に沿って間隔を空けてライン状に分離配列された複数のセグメント部を有していてもよい。
【0119】
内側ダミービア電極９２は、配線ビア電極３３と同様に、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。内側ダミービア電極９２は、この形態では、配線ビア電極３３と同様にタングステンプラグ電極からなる。
この形態では、半導体装置９１が第１形態例に係る内側ダミー配線６２を含む例について説明した。しかし、半導体装置９１は、第１形態例に係る内側ダミー配線６２に代えて、第２～第４形態例に係る内側ダミー配線６２（図１１Ａ～図１１Ｃ参照）のいずれか１つを含んでいてもよい。この場合において、内側ダミービア電極９２は、内側ダミー配線６２に沿ってライン状、環状またはドット状に形成されていてもよい。
この形態では、半導体装置９１が第１形態例に係る内側ダミー配線６２を含む例について説明した。しかし、半導体装置９１は、第１形態例に係る内側ダミー配線６２に代えて、第２～第４形態例に係る内側ダミー配線６２（図１１Ａ～図１１Ｃ参照）のいずれか１つを含んでいてもよい。この場合において、内側ダミービア電極９２は、内側ダミー配線６２に沿ってライン状、環状またはドット状に形成されていてもよい。
【0120】
また、半導体装置９１は、第１形態例に係る内側ダミー配線６２に代えて、第１～第４形態例に係る内側ダミー配線６２のうちの少なくとも２つの内側ダミー配線６２の特徴が組み合わされた形態を有する内側ダミー配線６２を含んでいてもよい。この場合において、内側ダミービア電極９２は、内側ダミー配線６２に沿ってライン状、環状またはドット状に形成されていてもよい。
【0121】
以上、半導体装置９１によっても、第２実施形態に係る半導体装置７１に対して述べた効果を奏することができる。また、半導体装置９１は、内側ダミー配線６２に加えて、絶縁領域５０内に配置された内側ダミービア電極９２を含む。内側ダミービア電極９２は、絶縁領域５０内において端子電極５１の周縁部および内側ダミー配線６２の間に介在し、端子電極５１および内側ダミー配線６２を電気的に接続している。この構造によれば、仮に、端子電極５１を起点とするクラックが生じた場合であっても、当該クラックを内側ダミー配線６２によって終端させることができる。むろん、内側ダミービア電極９２は、第４実施形態に係る半導体装置８１にも適用できる。
【0122】
図１８は、図１３に対応し、本発明の第６実施形態に係る半導体装置１０１を第１形態例に係る外側ダミー配線７２と共に示す断面図である。以下、第３実施形態に係る半導体装置８１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体装置１０１は、第１形態例に係る外側ダミー配線７２に加えて、絶縁領域５０内に配置された外側ビア電極１０２を含む。外側ビア電極１０２は、外側ダミービア電極または外側シールビア電極と称されてもよい。外側ビア電極１０２は、この形態では、絶縁領域５０内に形成されたビア開口４１に埋設されている。
半導体装置１０１は、第１形態例に係る外側ダミー配線７２に加えて、絶縁領域５０内に配置された外側ビア電極１０２を含む。外側ビア電極１０２は、外側ダミービア電極または外側シールビア電極と称されてもよい。外側ビア電極１０２は、この形態では、絶縁領域５０内に形成されたビア開口４１に埋設されている。
【0123】
外側ビア電極１０２は、絶縁領域５０内において外側ダミー配線７２に接続されるように端子電極５１および外側ダミー配線７２の間の厚さ位置に埋設されている。外側ビア電極１０２は、端子電極５１には接続されていない。外側ビア電極１０２は、電気的浮遊状態に形成されていることが好ましい。つまり、外側ビア電極１０２は、外側ダミー配線７２を電気的浮遊状態に固定していることが好ましい。
【0124】
外側ビア電極１０２は、この形態では、平面視において外側ダミー配線７２に沿って延びるライン状に形成されている。外側ビア電極１０２は、外側ダミー配線７２は、平面視において少なくとも多層配線領域３０（異電位配線５３）に沿う部分に形成されていることが好ましい。外側ビア電極１０２は、平面視において引き出し電極５２から間隔を空けて形成されていることが好ましい。
【0125】
外側ビア電極１０２は、平面視において端子電極５１を取り囲む環状（この形態では四角環状）に形成されていてもよい。この場合、外側ビア電極１０２は、引き出し電極５２に電気的に接続されていてもよい。つまり、外側ダミー配線７２および外側ビア電極１０２は、端子電極５１と同電位に固定されていてもよい。
具体的な図示は省略されるが、外側ビア電極１０２は、外側ダミー配線７２に沿って間隔を空けてドット状に分離配列された複数のセグメント部を有していてもよい。また、外側ビア電極１０２は、外側ダミー配線７２に沿って間隔を空けてライン状に分離配列された複数のセグメント部を有していてもよい。
具体的な図示は省略されるが、外側ビア電極１０２は、外側ダミー配線７２に沿って間隔を空けてドット状に分離配列された複数のセグメント部を有していてもよい。また、外側ビア電極１０２は、外側ダミー配線７２に沿って間隔を空けてライン状に分離配列された複数のセグメント部を有していてもよい。
【0126】
外側ビア電極１０２は、配線ビア電極３３と同様に、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。外側ビア電極１０２は、この形態では、配線ビア電極３３と同様にタングステンプラグ電極からなる。最上絶縁膜５４は、この形態では、絶縁層２０の上において外側ビア電極１０２の全域を被覆している。
【0127】
この形態では、半導体装置１０１が第１形態例に係る外側ダミー配線７２を含む例について説明した。しかし、半導体装置１０１は、第１形態例に係る外側ダミー配線７２に代えて、第２～第４形態例に係る外側ダミー配線７２（図１４Ａ～図１４Ｃ参照）のいずれか１つを含んでいてもよい。この場合において、外側ビア電極１０２は、外側ダミー配線７２に沿ってライン状、環状またはドット状に形成されていてもよい。
【0128】
また、半導体装置１０１は、第１形態例に係る外側ダミー配線７２に代えて、第１～第４形態例に係る外側ダミー配線７２のうちの少なくとも２つの外側ダミー配線７２の特徴が組み合わされた形態を有する外側ダミー配線７２を含んでいてもよい。この場合において、外側ビア電極１０２は、外側ダミー配線７２に沿ってライン状、環状またはドット状に形成されていてもよい。
【0129】
以上、半導体装置１０１によっても、第２実施形態に係る半導体装置７１に対して述べた効果を奏することができる。また、半導体装置１０１は、外側ダミー配線７２に加えて、絶縁領域５０内に配置された外側ビア電極１０２を含む。外側ビア電極１０２は、絶縁領域５０内において外側ダミー配線７２に接続されるように端子電極５１および外側ダミー配線７２の間の厚さ位置に埋設されている。この構造によれば、仮に端子電極５１を起点とするクラックが生じた場合であっても、外側ダミー配線７２によって当該クラックを終端させることができる。むろん、外側ビア電極１０２は、第４実施形態に係る半導体装置８１にも適用できる。
【0130】
図１９は、図７に対応し、本発明の第７実施形態に係る半導体装置１１１を第１形態例に係る多孔質領域１１２と共に示す断面図である。以下、半導体装置１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体装置１１１は、絶縁層２０の表層部に形成された多孔質領域１１２を含む。多孔質領域１１２は、絶縁層２０において複数の空孔が導入された領域からなり、この形態では、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）を利用して形成されている。つまり、多孔質領域１１２は、多層配線領域３０の表層部、および、絶縁領域５０の表層部に形成されている。
半導体装置１１１は、絶縁層２０の表層部に形成された多孔質領域１１２を含む。多孔質領域１１２は、絶縁層２０において複数の空孔が導入された領域からなり、この形態では、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）を利用して形成されている。つまり、多孔質領域１１２は、多層配線領域３０の表層部、および、絶縁領域５０の表層部に形成されている。
【0131】
複数の空孔は、絶縁層２０の表層部において絶縁層２０の厚さ方向および面方向に間隔を空けて形成されている。つまり、複数の空孔は、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）内において最上の層間絶縁膜２２の厚さ方向および幅方向に間隔を空けて形成されている。複数の空孔は、１ｎｍ以上５００ｎｍ以下の範囲で不揃いのサイズをそれぞれ有している。多孔質領域１１２は、１ｎｍ以上１００ｎｍ以下の範囲に収まる複数の空孔を有していることが好ましい。多孔質領域１１２は、１ｎｍ以上１０ｎｍ以下の範囲に収まる複数の空孔を有していることが特に好ましい。
【0132】
多孔質領域１１２を含む層間絶縁膜２２は、所謂ＳＯＧ（Spin on Glass）膜からなり、スピンコート法によって形成される。多孔質領域１１２を含む層間絶縁膜２２は、具体的には、ＳＯＧ溶液の塗布工程、昇華性粒子の添加工程およびＳＯＧ溶液の過熱工程を経て形成される。
ＳＯＧ溶液の塗布工程では、ＳＯＧ溶液が、スピンコート法によって対象物（この形態では第３層間絶縁膜２２Ｃ）の上に塗布され、当該対象物の上にＳＯＧ溶液からなるＳＯＧ液膜が形成される。ＳＯＧ溶液は、シリコン化合物中に有機成分を含む有機ＳＯＧ溶液からなる。ＳＯＧ溶液は、かご型構造を有するシルセスキオキサンを含む有機ＳＯＧ溶液からなることが好ましい。
ＳＯＧ溶液の塗布工程では、ＳＯＧ溶液が、スピンコート法によって対象物（この形態では第３層間絶縁膜２２Ｃ）の上に塗布され、当該対象物の上にＳＯＧ溶液からなるＳＯＧ液膜が形成される。ＳＯＧ溶液は、シリコン化合物中に有機成分を含む有機ＳＯＧ溶液からなる。ＳＯＧ溶液は、かご型構造を有するシルセスキオキサンを含む有機ＳＯＧ溶液からなることが好ましい。
【0133】
昇華性粒子の添加工程では、昇華性粒子の昇華温度未満の温度で、ＳＯＧ液に昇華性粒子が添加される。昇華性粒子の添加工程は、ＳＯＧ溶液の塗布工程と並行して実施されることが好ましい。これにより、昇華性粒子を含むＳＯＧ液膜が対象物の上に形成される。昇華性粒子は、二酸化炭素粒子、ヨウ素粒子、ナフタレン粒子、および、金属ナノ錯体のうちの少なくとも１つを含んでいてもよい。
【0134】
ＳＯＧ溶液の過熱工程では、昇華性粒子の昇華温度を超える温度で、ＳＯＧ液膜が加熱される。これにより、ＳＯＧ液膜が硬化し、ＳＯＧ膜が形成される。また、昇華性粒子が昇華によってＳＯＧ液膜から離脱し、ＳＯＧ膜内に複数の空孔が形成される。以上を含む工程を経て、多孔質領域１１２を有する層間絶縁膜２２が形成される。
端子電極５１は、絶縁領域５０において多孔質領域１１２が形成された部分の上に配置されている。端子電極５１は、この形態では、絶縁領域５０において多孔質領域１１２を挟んで多孔質領域１１２を有さない部分に対向している。つまり、端子電極５１は、多孔質領域１１２、および、多孔質領域１１２を有さない部分を挟んで半導体チップ２に対向している。端子電極５１は、多孔質領域１１２の厚さ未満の厚さを有していることが好ましい。
端子電極５１は、絶縁領域５０において多孔質領域１１２が形成された部分の上に配置されている。端子電極５１は、この形態では、絶縁領域５０において多孔質領域１１２を挟んで多孔質領域１１２を有さない部分に対向している。つまり、端子電極５１は、多孔質領域１１２、および、多孔質領域１１２を有さない部分を挟んで半導体チップ２に対向している。端子電極５１は、多孔質領域１１２の厚さ未満の厚さを有していることが好ましい。
【0135】
端子電極５１の形成工程は、絶縁層２０の形成工程の後に実施される。端子電極５１は、端子電極５１のベースとなるベース電極膜の形成工程、および、ベース電極膜のパターニング工程を経て形成される。ベース電極膜の形成工程では、ベース電極膜が、絶縁主面２１の全域を被覆するように絶縁層２０の上に形成される。ベース電極膜は、この形態では、第１バリア膜３４（Ｔｉ系金属膜）、主配線膜３５（Ａｌ系金属膜）および第２バリア膜３６（Ｔｉ系金属膜）を含む。第１バリア膜３４、主配線膜３５および第２バリア膜３６は、スパッタ法および／または蒸着法によってそれぞれ形成されてもよい。
【0136】
ベース電極膜のパターニング工程では、所定パターンを有するレジストマスクがベース電極の上に形成される。レジストマスクは、ベース電極膜において端子電極５１を形成すべき領域を被覆し、それ以外の領域を露出させている。次に、レジストマスクを介するエッチング法によってベース電極膜の不要な部分が除去される。レジストマスクは、その後、除去される。以上を含む工程を経て、多孔質領域１１２の上に端子電極５１が形成される。
【0137】
多孔質領域１１２は、図２０に示される形態を採り得る。図２０は、図１９に示す半導体装置１１１を第２形態例に係る多孔質領域１１２と共に示す断面図である。第２形態例に係る多孔質領域１１２は、絶縁層２０の厚さ方向の全域に形成されている。つまり、絶縁層２０は、多孔質絶縁層１１３からなる。多層配線領域３０は多孔質絶縁層１１３内に形成され、絶縁領域５０は多孔質絶縁層１１３内に形成されている。端子電極５１は、多孔質絶縁層１１３の一部からなる絶縁領域５０を挟んで半導体チップ２に対向している。
【0138】
以上、半導体装置１１１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１１１は、少なくとも絶縁層２０の表層部に形成された多孔質領域１１２を含む。多孔質領域１１２は、絶縁層２０において複数の空孔が導入された領域からなる。この構造によれば、多孔質領域１１２によって絶縁層２０の弾性率を低下させることができる。
【0139】
これにより、端子電極５１に対する導線３１２の接続時の応力を多孔質領域１１２によって緩和できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する衝撃を複数の空孔によって解放（緩和）し、クラックを終端させることができる。これにより、クラックの拡張を抑制できる。第７実施形態に係る多孔質領域１１２は、第１実施形態の他、第２～第６実施形態にも適用できる。
【0140】
図２１は、図５に対応し、本発明の第８実施形態に係る半導体装置１２１を第１形態例に係る貫通孔１２４と共に示す拡大図である。図２２は、図２１に示すXXII-XXII線に沿う断面図である。図２３は、図２１に示すXXIII-XXIII線に沿う断面図である。以下、半導体装置１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0141】
半導体装置１２１は、この形態では、絶縁領域５０に代えて接続領域１２２を含む。この形態では、複数の接続領域１２２が、絶縁層２０内に形成されている。接続領域１２２は、多層配線領域３０の一部からなり、多層配線３１の一部を外部接続するための領域である。複数の接続領域１２２は、複数の層間絶縁膜２２（第１～第４層間絶縁膜２２Ａ～２２Ｄ）が積層された積層構造を有している。
【0142】
複数の接続領域１２２は、絶縁層２０においてデバイス領域８外の領域（外側領域９）にそれぞれ形成されている。複数の接続領域１２２は、この形態では、平面視において複数のデバイス領域８から間隔を空けてそれぞれ形成されている。複数の接続領域１２２は、具体的には、絶縁層２０において複数の分離領域１２（外側ダイオード１５）を被覆する部分にそれぞれ形成され、複数の外側ダイオード１５を電気的浮遊状態に固定している。
【0143】
複数の接続領域１２２は、接続配線１２３をそれぞれ含む。各接続領域１２２は、１つの接続配線１２３を含んでいてもよいし、複数の接続配線１２３を含んでいてもよい。接続配線１２３は、接続領域１２２内において半導体チップ２に対して絶縁主面２１に近接する領域に配置されていることが好ましい。
つまり、接続配線１２３は、半導体チップ２から絶縁層２０の厚さ方向に第５間隔Ｓ５を空けて配置され、絶縁主面２１から絶縁層２０の厚さ方向に第５間隔Ｓ５未満の第６間隔Ｓ６（Ｓ６＜Ｓ５）を空けて配置されていることが好ましい。接続配線１２３は、この形態では、最上配線の一つとして第３層間絶縁膜２２Ｃの上に配置され、最上の第４層間絶縁膜２２Ｄによって被覆されている。
つまり、接続配線１２３は、半導体チップ２から絶縁層２０の厚さ方向に第５間隔Ｓ５を空けて配置され、絶縁主面２１から絶縁層２０の厚さ方向に第５間隔Ｓ５未満の第６間隔Ｓ６（Ｓ６＜Ｓ５）を空けて配置されていることが好ましい。接続配線１２３は、この形態では、最上配線の一つとして第３層間絶縁膜２２Ｃの上に配置され、最上の第４層間絶縁膜２２Ｄによって被覆されている。
【0144】
接続配線１２３は、平面視において複数のデバイス領域８外の領域（外側領域９）に対向している。接続配線１２３は、この形態では、平面視において複数の分離構造１１によって取り囲まれた領域（分離領域１２）に対向している。つまり、接続配線１２３は、平面視において外側ダイオード１５に対向している。接続配線１２３は、平面視において分離構造１１から内方に間隔を空けて分離領域１２に対向していてもよい。
【0145】
接続配線１２３は、絶縁層２０の一部のみを挟んで半導体チップ２（外側ダイオード１５）に対向していることが好ましい。つまり、接続領域１２２において接続配線１２３の直下の領域に多層配線３１の一部が形成されていないことが好ましい。接続配線１２３の直下の領域において、絶縁層２０の厚さ方向に接続配線１２３および半導体チップ２を結ぶ電流経路は、絶縁層２０の一部および外側ダイオード１５によってそれぞれ遮蔽されている。むろん、接続領域１２２において接続配線１２３の直下の領域に多層配線３１の一部が形成されていてもよい。この場合、外側ダイオード１５の直上に多層配線３１の最下の配線３２（第１配線３２Ａ）が形成されていてないことが好ましい。
【0146】
接続配線１２３は、この形態では、平面視において四角形状に形成されている。接続配線１２３の平面形状は任意であり、円形状や多角形状に形成されていてもよい。接続配線１２３は、複数の配線３２と同様に、半導体チップ２側からこの順に積層された第１バリア膜３４、主配線膜３５および第２バリア膜３６をそれぞれ含む。
半導体装置１２１は、接続配線１２３に形成された複数の貫通孔１２４をそれぞれ含む。図２１では、複数の貫通孔１２４が破線によって示されている。複数の貫通孔１２４は、接続配線１２３の一部が除去された部分からそれぞれなり、その内部に絶縁層２０の一部がそれぞれ充填されている。絶縁層２０において複数の貫通孔１２４内に位置する部分（第４層間絶縁膜２２Ｄ）は、絶縁層２０において接続配線１２３の直下に位置する部分（第３層間絶縁膜２２Ｃ）に接している。
半導体装置１２１は、接続配線１２３に形成された複数の貫通孔１２４をそれぞれ含む。図２１では、複数の貫通孔１２４が破線によって示されている。複数の貫通孔１２４は、接続配線１２３の一部が除去された部分からそれぞれなり、その内部に絶縁層２０の一部がそれぞれ充填されている。絶縁層２０において複数の貫通孔１２４内に位置する部分（第４層間絶縁膜２２Ｄ）は、絶縁層２０において接続配線１２３の直下に位置する部分（第３層間絶縁膜２２Ｃ）に接している。
【0147】
複数の貫通孔１２４は、平面視において接続配線１２３の内方部から周縁部の全周に向けて間隔を空けて配列されている。複数の貫通孔１２４は、具体的には、接続領域１２２の電極面に沿って、第１方向Ｘおよび第２方向Ｙに間隔を空けて配列されている。複数の貫通孔１２４は、この形態では、接続配線１２３に複数の十字路部が区画されるように行列状に配列されている。複数の貫通孔１２４は、第１方向Ｘおよび第２方向Ｙに等間隔に配列されていることが好ましい。
【0148】
複数の貫通孔１２４は、この形態では、平面視において四角形状にそれぞれ形成されている。各貫通孔１２４の平面形状は任意であり、円形状や多角形状に形成されていてもよい。各貫通孔１２４は、平面視において０．１μｍ以上５μｍ以下の開口幅を有していてもよい。各貫通孔１２４の開口幅は、各貫通孔１２４の開口幅のうち最も狭い部分の開口幅によって定義される。複数の貫通孔１２４は、０．１μｍ以上５μｍ以下の間隔を空けて形成されていてもよい。
【0149】
複数の貫通孔１２４は、接続配線１２３に対する占有割合が２０％以上８０％以下となるように配列されていることが好ましい。占有割合は、５０％以上８０％以下であることが特に好ましい。占有割合は、平面視において接続配線１２３の平面積に占める複数の貫通孔１２４の総面積の割合である。接続配線１２３の平面積は、接続配線１２３の周縁によって取り囲まれた領域の平面積である。複数の貫通孔１２４の総面積は、各貫通孔１２４の開口面積の合計値である。
【0150】
半導体装置１２１は、多層配線３１の一部（複数の配線３２のうちの少なくとも１つ）に電気的に接続されるように、複数の接続配線１２３から多層配線領域３０に引き出された複数の引き出し配線１２５を含む。複数の引き出し配線１２５は、この形態では、最上配線の一つとして複数の接続配線１２３から第３層間絶縁膜２２Ｃの上にそれぞれ引き出され、最上の第４層間絶縁膜２２Ｄによって被覆されている。
【0151】
複数の引き出し配線１２５は、この形態では、対応する多層配線３１の第３配線３２Ｃに電気的に接続されている。これにより、複数の引き出し配線１２５は、対応する接続配線１２３を対応する多層配線３１にそれぞれ電気的に接続されている。複数の引き出し配線１２５は、貫通孔１２４を有していない。
複数の引き出し配線１２５は、複数の接続配線１２３の幅未満の幅を有するライン状にそれぞれ形成されていることが好ましい。複数の引き出し配線１２５の幅、形状および引き回し態様は任意であり、特定の幅、形状および引き回し態様に限定されない。複数の引き出し配線１２５は、複数の接続配線１２３と同様に、半導体チップ２側からこの順に積層された第１バリア膜３４、主配線膜３５および第２バリア膜３６をそれぞれ含む。
複数の引き出し配線１２５は、複数の接続配線１２３の幅未満の幅を有するライン状にそれぞれ形成されていることが好ましい。複数の引き出し配線１２５の幅、形状および引き回し態様は任意であり、特定の幅、形状および引き回し態様に限定されない。複数の引き出し配線１２５は、複数の接続配線１２３と同様に、半導体チップ２側からこの順に積層された第１バリア膜３４、主配線膜３５および第２バリア膜３６をそれぞれ含む。
【0152】
半導体装置１２１は、第１実施形態の場合と同様に、絶縁層２０の絶縁主面２１の上に配置された複数の端子電極５１（第１～第８端子電極５１Ａ～５１Ｈ）を含む。複数の端子電極５１は、この形態では、平面視において絶縁主面２１の周縁部にそれぞれ配置されている。複数の端子電極５１は、具体的には、平面視において多層配線領域３０から離間して対応する接続領域１２２の上にそれぞれ配置されている。
【0153】
複数の端子電極５１は、対応する接続配線１２３に対して一対一の対応関係で対向するように複数の接続領域１２２の上にそれぞれ配置されている。複数の端子電極５１は、対応する接続配線１２３から絶縁層２０の厚さ方向に第５間隔Ｓ５未満の第６間隔Ｓ６（Ｓ６＜Ｓ５）を空けてそれぞれ配置されている。
各端子電極５１は、平面視において接続配線１２３に形成された複数の貫通孔１２４の全部に対向していることが好ましい。各端子電極５１は、接続配線１２３の周縁から内方に間隔を空けて接続配線１２３の周縁によって取り囲まれた領域内に配置されていてもよい。つまり、各端子電極５１の全域が絶縁層２０の厚さ方向に接続配線１２３に対向していてもよい。各端子電極５１は、平面視において接続配線１２３の全域を被覆するように配置されていてもよい。つまり、各端子電極５１の周縁は、平面視において各接続配線１２３の周縁を取り囲んでいてもよい。
各端子電極５１は、平面視において接続配線１２３に形成された複数の貫通孔１２４の全部に対向していることが好ましい。各端子電極５１は、接続配線１２３の周縁から内方に間隔を空けて接続配線１２３の周縁によって取り囲まれた領域内に配置されていてもよい。つまり、各端子電極５１の全域が絶縁層２０の厚さ方向に接続配線１２３に対向していてもよい。各端子電極５１は、平面視において接続配線１２３の全域を被覆するように配置されていてもよい。つまり、各端子電極５１の周縁は、平面視において各接続配線１２３の周縁を取り囲んでいてもよい。
【0154】
複数の端子電極５１は、対応する接続配線１２３を挟んで複数のデバイス領域８外の領域（外側領域９）にそれぞれ対向している。つまり、複数の端子電極５１は、平面視において複数の配線３２から離間して絶縁層２０の上にそれぞれ配置され、絶縁層２０および接続配線１２３を挟んで半導体チップ２にそれぞれ対向している。複数の端子電極５１は、さらに、平面視において複数の分離構造１１によって取り囲まれた領域（分離領域１２）にそれぞれ対向している。
【0155】
つまり、複数の端子電極５１は、絶縁層２０および接続配線１２３を挟んで複数の外側ダイオード１５にそれぞれ対向している。複数の端子電極５１は、平面視において分離構造１１から内方に間隔を空けて分離領域１２にそれぞれ対向していてもよい。複数の端子電極５１の直下の領域において、絶縁層２０の厚さ方向に複数の端子電極５１および半導体チップ２を結ぶ電流経路は、絶縁層２０の一部および外側ダイオード１５によってそれぞれ遮蔽されている。
【0156】
半導体装置１２１は、絶縁層２０内において対を成す接続配線１２３および端子電極５１の間に介在する内側ビア電極１２６（ビア電極）を含む。この形態では、複数の内側ビア電極１２６が、接続配線１２３および端子電極５１を電気的に接続されるように接続配線１２３および端子電極５１の間に配置されている。図２１では、内側ビア電極１２６がハッチングによって示されている。複数の内側ビア電極１２６は、絶縁層２０内に形成された複数のビア開口４１にそれぞれ埋設されている。
【0157】
複数の内側ビア電極１２６は、この形態では、対をなす接続配線１２３および端子電極５１を一対一の対応関係で接続している。つまり、各端子電極５１の直下には、同電位となる１つの接続配線１２３が配置され、異電位配線５３は配置されていない。
複数の内側ビア電極１２６は、平面視において複数の貫通孔１２４から間隔を空けて接続配線１２３に接続されている。複数の内側ビア電極１２６は、具体的には、平面視において接続配線１２３（端子電極５１）の内方部から周縁部側に間隔を空けて端子電極５１の周縁部に接続されている。複数の内側ビア電極１２６は、この形態では、平面視において端子電極５１の周縁部に沿って一列に並んで配列され、接続配線１２３において複数の貫通孔１２４が形成された領域を取り囲んでいる。
複数の内側ビア電極１２６は、平面視において複数の貫通孔１２４から間隔を空けて接続配線１２３に接続されている。複数の内側ビア電極１２６は、具体的には、平面視において接続配線１２３（端子電極５１）の内方部から周縁部側に間隔を空けて端子電極５１の周縁部に接続されている。複数の内側ビア電極１２６は、この形態では、平面視において端子電極５１の周縁部に沿って一列に並んで配列され、接続配線１２３において複数の貫通孔１２４が形成された領域を取り囲んでいる。
【0158】
内側ビア電極１２６は、端子電極５１の中央に対して端子電極５１の周縁に近接する領域に配置されていることが好ましい。つまり、内側ビア電極１２６は、端子電極５１の中央から端子電極５１の周縁に第５距離Ｄ５を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第５距離Ｄ５未満の第６距離Ｄ６（Ｄ６＜Ｄ５）を空けて配置されてことが好ましい。第５距離Ｄ５および第６距離Ｄ６は、内側ビア電極１２６において端子電極５１の内方部側の内縁を基準としている。
【0159】
複数の内側ビア電極１２６は、この形態では、平面視において四角形状にそれぞれ形成されている。各内側ビア電極１２６の平面形状は任意であり、円形状や多角形状に形成されていてもよい。複数の内側ビア電極１２６は、配線ビア電極３３と同様に、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。複数の内側ビア電極１２６は、この形態では、配線ビア電極３３と同様にタングステンプラグ電極からなる。
【0160】
複数の貫通孔１２４は、図２４Ａ～図２４Ｃに示される種々の形態を採り得る。図２４Ａは、図２１に示す半導体装置１２１を第２形態例に係る貫通孔１２４と共に示す拡大図である。図２４Ａを参照して、複数の貫通孔１２４は、この形態では、平面視において接続配線１２３に複数のＴ字路部が区画されるように千鳥状に配列されている。
複数の貫通孔１２４は、第１方向Ｘおよび第２方向Ｙに等間隔に配列されていることが好ましい。複数の貫通孔１２４は、この形態では、平面視において四角形状にそれぞれ形成されている。複数の貫通孔１２４の平面形状は任意であり、円形状や多角形状に形成されていてもよい。また、複数の貫通孔１２４は、平面形状に応じて、接続配線１２３に複数のＹ字路部を区画していてもよい。
複数の貫通孔１２４は、第１方向Ｘおよび第２方向Ｙに等間隔に配列されていることが好ましい。複数の貫通孔１２４は、この形態では、平面視において四角形状にそれぞれ形成されている。複数の貫通孔１２４の平面形状は任意であり、円形状や多角形状に形成されていてもよい。また、複数の貫通孔１２４は、平面形状に応じて、接続配線１２３に複数のＹ字路部を区画していてもよい。
【0161】
図２４Ｂは、図２１に示す半導体装置１２１を第３形態例に係る貫通孔１２４と共に示す拡大図である。図２４Ｂを参照して、複数の貫通孔１２４は、この形態では、平面視において接続配線１２３に一方方向に延びるストライプ部が区画されるように一方方向に延びるストライプ状に形成されている。複数の貫通孔１２４は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。むろん、複数の貫通孔１２４は、第２方向Ｙに延びるストライプ状に形成されていてもよい。複数の貫通孔１２４は、等間隔に配列されていることが好ましい。
【0162】
図２４Ｃは、図２１に示す半導体装置１２１を第４形態例に係る貫通孔１２４と共に示す拡大図である。図２４Ｃを参照して、複数の貫通孔１２４は、この形態では、平面視において異なる方向に延びる複数のストライプ状に配列されている。複数の貫通孔１２４は、平面視において接続領域１２２に異なる方向に延びる複数のストライプ部を区画している。
【0163】
複数の貫通孔１２４は、平面視において一方方向（第１方向Ｘ）に延びる第１グループＧ１、および、第１グループＧ１から間隔を空けて一方方向に交差する交差方向（第２方向Ｙ）に延びる第２グループＧ２を含む。第１グループＧ１および第２グループＧ２の個数や配置は任意である。複数の貫通孔１２４は、等間隔に配列されていることが好ましい。
【0164】
以上、半導体装置１２１は、半導体チップ２、絶縁層２０、接続配線１２３、複数の貫通孔１２４および端子電極５１を含む。絶縁層２０は、半導体チップ２の上に形成されている。接続配線１２３は、絶縁層２０内に配置されている。複数の貫通孔１２４は、接続配線１２３に形成されている。端子電極５１は、接続配線１２３に対向するように絶縁層２０の上に配置されている。
【0165】
この構造によれば、複数の貫通孔１２４によって接続配線１２３の弾性率を低下させることができる。これにより、端子電極５１に対する導線３１２の接続時の応力を緩和できる。その結果、導線３１２の接続時の応力に起因する端子電極５１のクラックを抑制できる。よって、端子電極５１の信頼性を向上できる。
半導体装置１２１によれば、端子電極５１およびその周囲の信頼性を向上できる。たとえば、この構造によれば、端子電極５１を起点とするクラックが絶縁層２０に生じることを抑制できる。また、この構造によれば、端子電極５１のクラックを抑制できるので、当該クラックに起因する電気的な影響が端子電極５１の周囲で生じることを抑制できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックを複数の貫通孔１２４によって終端させることができる。これにより、平面視において端子電極５１外へのクラックの拡張を抑制できる。
半導体装置１２１によれば、端子電極５１およびその周囲の信頼性を向上できる。たとえば、この構造によれば、端子電極５１を起点とするクラックが絶縁層２０に生じることを抑制できる。また、この構造によれば、端子電極５１のクラックを抑制できるので、当該クラックに起因する電気的な影響が端子電極５１の周囲で生じることを抑制できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックを複数の貫通孔１２４によって終端させることができる。これにより、平面視において端子電極５１外へのクラックの拡張を抑制できる。
【0166】
端子電極５１は、複数の貫通孔１２４の全てに対向していることが好ましい。複数の貫通孔１２４は、接続配線１２３の内方部に形成されていることが好ましい。この構造によれば、接続配線１２３の内方部においてクラックの拡張を抑制できる。端子電極５１の全域が、平面視において接続配線１２３に対向していてもよい。端子電極５１は、平面視において接続配線１２３の周縁に取り囲まれた領域内に配置されていてもよい。接続配線１２３は、半導体チップ２から絶縁層２０厚さ方向に第５間隔Ｓ５を空けて配置され、端子電極５１は、接続配線１２３から絶縁層２０の厚さ方向に第５間隔Ｓ５未満の第６間隔Ｓ６（Ｓ６＜Ｓ５）を空けて配置されていることが好ましい。
【0167】
複数の貫通孔１２４は、平面視において接続配線１２３の内方部から周縁部の全周に向けて間隔を空けて配列されていることが好ましい。複数の貫通孔１２４は、接続配線１２３の電極面に沿う第１方向Ｘおよび第２方向Ｙに間隔を空けて配列されていることが好ましい。複数の貫通孔１２４は、接続配線１２３に複数の十字路部、複数のＴ字路部および複数のストライプ部のうちの少なくとも１つパターンが区画されるように配列されていることが好ましい。
【0168】
複数の貫通孔１２４は、接続配線１２３の周縁によって取り囲まれた領域の平面積に占める総面積の割合が２０％以上８０％以下となるように配列されていることが好ましい。この構造によれば、接続配線１２３の抵抗値の増加を抑制しながら、クラックの発生および拡張を抑制できる。
半導体装置１２１は、内側ビア電極１２６を含むことが好ましい。内側ビア電極１２６は、絶縁層２０内において接続配線１２３および端子電極５１の間に介在し、接続配線１２３および端子電極５１を電気的に接続する。この構造によれば、接続配線１２３および端子電極５１が電気的に接続された状態において、複数の貫通孔によってクラックを抑制できる。
半導体装置１２１は、内側ビア電極１２６を含むことが好ましい。内側ビア電極１２６は、絶縁層２０内において接続配線１２３および端子電極５１の間に介在し、接続配線１２３および端子電極５１を電気的に接続する。この構造によれば、接続配線１２３および端子電極５１が電気的に接続された状態において、複数の貫通孔によってクラックを抑制できる。
【0169】
この場合、内側ビア電極１２６は、平面視において複数の貫通孔１２４から間隔を空けて端子電極５１の周縁部に形成されていることが好ましい。この構造によれば、接続配線１２３の周縁部において内側ビア電極１２６によってクラックの拡張を抑制できる。複数の内側ビア電極１２６は、平面視において端子電極５１の周縁部に沿って一列に並んで配列されていてもよい。
【0170】
半導体装置１２１は、回路デバイス１０および多層配線３１を含むことが好ましい。回路デバイス１０は、半導体チップ２に形成されている。多層配線３１は、回路デバイス１０に電気的に接続されるように絶縁層２０の厚さ方向に積層配置された複数の配線３２を含む。この場合、接続配線１２３は、複数の配線３２のうちの少なくとも１つに電気的に接続されていることが好ましい。
【0171】
この構造によれば、端子電極５１を起点とするクラックの発生を抑制しながら、端子電極５１を多層配線３１に電気的に接続できる。また、この構造によれば、クラックの拡張を複数の貫通孔１２４によって抑制できるので、端子電極５１が、クラックに起因して多層配線３１と短絡することを抑制できる。
端子電極５１は、平面視において多層配線３１（複数の配線３２）から間隔を空けて接続配線１２３の上に配置されていることが好ましい。接続配線１２３は、絶縁層２０のみを挟んで半導体チップ２に対向していてもよい。
端子電極５１は、平面視において多層配線３１（複数の配線３２）から間隔を空けて接続配線１２３の上に配置されていることが好ましい。接続配線１２３は、絶縁層２０のみを挟んで半導体チップ２に対向していてもよい。
【0172】
多層配線３１は、絶縁層２０において回路デバイス１０を被覆する部分に形成されていることが好ましい。接続配線１２３は、絶縁層２０において回路デバイス１０外を被覆する部分に形成されていることが好ましい。この構造において、接続配線１２３および端子電極５１は、半導体チップ２において回路デバイス１０外の領域に対向していることが好ましい。この構造によれば、導線３１２の接続時の応力から回路デバイス１０を保護できる。また、仮に、端子電極５１でクラックが生じたとしても、当該クラックに起因する物理的な影響や電気的な影響が回路デバイス１０で生じることを抑制できる。
【0173】
半導体装置１２１は、外側ダイオード１５（整流器／浮遊整流器）を含むことが好ましい。外側ダイオード１５は、半導体チップ２の表層部において回路デバイス１０外の領域に形成されたアノード領域１６、および、アノード領域１６の表層部に形成されたカソード領域１７を含む。この場合、接続配線１２３は、絶縁層２０において外側ダイオード１５を被覆する部分に形成されていることが好ましい。
【0174】
この構造によれば、外側ダイオード１５は、半導体チップ２（デバイス領域８）に対して逆バイアス接続されている。つまり、外側ダイオード１５は、外側領域９からデバイス領域８に至る電流経路を遮蔽している。この構造によれば、絶縁層２０において端子電極５１および半導体チップ２の間に意図しない電流経路が形成された場合であっても、当該電流経路を外側ダイオード１５によって遮蔽できる。
【0175】
意図しない電流経路には、クラックに起因する不所望な電流経路が含まれてもよい。この構造において、カソード領域１７は、電気的浮遊状態に形成されていることが好ましい。つまり、外側ダイオード１５は、浮遊ダイオードとして形成されていることが好ましい。この構造によれば、電流経路の遮蔽効果を適切に高めることができる。
半導体装置１２１は、異電位配線５３を含んでいてもよい。異電位配線５３は、絶縁層２０内において接続配線１２３近傍に引き回された多層配線３１の一部からなり、近接する端子電極５１とは異なる電位が印加される。この構造によれば、導線３１２の接続時の応力から異電位配線５３を保護できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する物理的な影響や電気的な影響が端子電極５１および異電位配線５３の間で生じることを抑制できる。一例として、クラックに起因して端子電極５１が、異電位配線５３と短絡することを抑制できる。
半導体装置１２１は、異電位配線５３を含んでいてもよい。異電位配線５３は、絶縁層２０内において接続配線１２３近傍に引き回された多層配線３１の一部からなり、近接する端子電極５１とは異なる電位が印加される。この構造によれば、導線３１２の接続時の応力から異電位配線５３を保護できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する物理的な影響や電気的な影響が端子電極５１および異電位配線５３の間で生じることを抑制できる。一例として、クラックに起因して端子電極５１が、異電位配線５３と短絡することを抑制できる。
【0176】
図２５は、図２１に対応し、本発明の第９実施形態に係る半導体装置１３１を第１形態例に係るシールビア電極１３２と共に示す拡大図である。図２５では、第１形態例に係る貫通孔１２４が示されている。むろん、半導体装置１３１は、第１形態例に係る貫通孔１２４に代えて、第２～第４形態例に係る貫通孔１２４（図２４Ａ～図２４Ｃ参照）のいずれか１つを含んでいてもよい。
【0177】
また、半導体装置１３１は、第１形態例に係る貫通孔１２４に代えて、第１～第４形態例に係る貫通孔１２４のうちの少なくとも２つの貫通孔１２４の特徴が組み合わされた形態を有する貫通孔１２４を含んでいてもよい。以下、第８実施形態に係る半導体装置１２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0178】
半導体装置１３１は、内側ビア電極１２６に代えてシールビア電極１３２を含む。シールビア電極１３２は、接続配線１２３および端子電極５１に接続されるように絶縁層２０内において接続配線１２３および端子電極５１の周縁部の間に介在し、平面視において端子電極５１の周縁部に沿って延びる帯状に形成されている。シールビア電極１３２は、絶縁層２０内に形成されたビア開口４１に埋設され、接続配線１２３および端子電極５１を接続する単一の接続部材からなる。
【0179】
シールビア電極１３２は、平面視において端子電極５１の周縁部に対向するように端子電極５１の内方部から周縁部側に間隔を空けて配置されている。シールビア電極１３２は、平面視において端子電極５１の辺に沿って平行に延びている。シールビア電極１３２は、平面視において接続配線１２３の周縁部および端子電極５１の周縁部の間に介在している。シールビア電極１３２は、この形態では、平面視において端子電極５１の内方部を取り囲む環状（この形態では四角環状）に形成され、接続配線１２３において複数の貫通孔１２４が形成された領域を取り囲んでいる。
【0180】
シールビア電極１３２は、端子電極５１の中央に対して端子電極５１の周縁に近接する領域に配置されていることが好ましい。つまり、シールビア電極１３２は、端子電極５１の中央から端子電極５１の周縁に第５距離Ｄ５を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第５距離Ｄ５未満の第６距離Ｄ６（Ｄ６＜Ｄ５）を空けて配置されてことが好ましい。第５距離Ｄ５および第６距離Ｄ６は、シールビア電極１３２において端子電極５１の内方部側の内縁を基準としている。
【0181】
シールビア電極１３２は、配線ビア電極３３と同様に、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。シールビア電極１３２は、この形態では、配線ビア電極３３と同様にタングステンプラグ電極からなる。
シールビア電極１３２は、図２６Ａ～図２６Ｂに示される種々の形態を採り得る。図２６Ａは、図２５に示す半導体装置１３１を第２形態例に係るシールビア電極１３２と共に示す拡大図である。図２６Ａを参照して、第２形態例では、複数（この形態では２つ）のシールビア電極１３２が形成されている。複数のシールビア電極１３２は、第１シールビア電極１３２Ａおよび第２シールビア電極１３２Ｂを含む。
シールビア電極１３２は、図２６Ａ～図２６Ｂに示される種々の形態を採り得る。図２６Ａは、図２５に示す半導体装置１３１を第２形態例に係るシールビア電極１３２と共に示す拡大図である。図２６Ａを参照して、第２形態例では、複数（この形態では２つ）のシールビア電極１３２が形成されている。複数のシールビア電極１３２は、第１シールビア電極１３２Ａおよび第２シールビア電極１３２Ｂを含む。
【0182】
第１～第２シールビア電極１３２Ａ～１３２Ｂは、平面視において端子電極５１の周縁部に対向するように、端子電極５１の内方部から周縁部側に間隔を空けてこの順に配置されている。第１シールビア電極１３２Ａは、平面視において複数の貫通孔１２４から間隔を空けて端子電極５１の周縁に沿って延びるライン状に形成されている。第１シールビア電極１３２Ａは、具体的には、平面視において端子電極５１の内方部を取り囲む環状（この形態では四角環状）に形成され、接続配線１２３において複数の貫通孔１２４が形成された領域を取り囲んでいる。
【0183】
第２シールビア電極１３２Ｂは、平面視において端子電極５１の周縁および第１シールビア電極１３２Ａの間に配置され、端子電極５１の周縁に沿って延びるライン状に形成されている。第２シールビア電極１３２Ｂは、具体的には、平面視において第１シールビア電極１３２Ａを取り囲む環状（この形態では四角環状）に形成されている。
第１～第２シールビア電極１３２Ａ～１３２Ｂは、端子電極５１の中央に対して端子電極５１に周縁に近接する領域に配置されていることが好ましい。第１シールビア電極１３２Ａは、端子電極５１の中央から端子電極５１の周縁に第５距離Ｄ５を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第５距離Ｄ５未満の第６距離Ｄ６（Ｄ６＜Ｄ５）を空けて配置されてことが好ましい。第５距離Ｄ５および第６距離Ｄ６は、第１シールビア電極１３２Ａにおいて端子電極５１の内方部側の内縁を基準としている。
第１～第２シールビア電極１３２Ａ～１３２Ｂは、端子電極５１の中央に対して端子電極５１に周縁に近接する領域に配置されていることが好ましい。第１シールビア電極１３２Ａは、端子電極５１の中央から端子電極５１の周縁に第５距離Ｄ５を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第５距離Ｄ５未満の第６距離Ｄ６（Ｄ６＜Ｄ５）を空けて配置されてことが好ましい。第５距離Ｄ５および第６距離Ｄ６は、第１シールビア電極１３２Ａにおいて端子電極５１の内方部側の内縁を基準としている。
【0184】
図２６Ｂは、図２５に示す半導体装置１３１を第３形態例に係るシールビア電極１３２と共に示す拡大図である。図２６Ｂを参照して、第３形態例に係るシールビア電極１３２は、この形態では、端子電極５１の周縁に沿って間隔を空けてライン状に配列された複数（この形態では４個）のセグメント部１３３を含む。
第３形態例に係るシールビア電極１３２は、第１形態例に係るシールビア電極１３２を複数の除去部１３４によって複数のセグメント部６３に分割した形態を有していると見なせる。この形態では、複数の除去部１３４がシールビア電極１３２の角部（具体的には四隅）に形成され、各セグメント部１３３が端子電極５１の各辺に沿って延びるライン状に形成されている。
第３形態例に係るシールビア電極１３２は、第１形態例に係るシールビア電極１３２を複数の除去部１３４によって複数のセグメント部６３に分割した形態を有していると見なせる。この形態では、複数の除去部１３４がシールビア電極１３２の角部（具体的には四隅）に形成され、各セグメント部１３３が端子電極５１の各辺に沿って延びるライン状に形成されている。
【0185】
第１～第３形態例に係るシールビア電極１３２のうちの少なくとも２つのシールビア電極１３２の特徴が組み合わされた形態を有するシールビア電極１３２が採用されてもよい。
以上、半導体装置１３１によっても、第８実施形態に係る半導体装置１２１に対して述べた効果を奏することができる。また、半導体装置１３１は、シールビア電極１３２を含む。シールビア電極１３２は、接続配線１２３および端子電極５１に接続されるように絶縁層２０内において接続配線１２３および端子電極５１の周縁部の間に介在し、平面視において端子電極５１の周縁部に沿って延びる帯状に形成されている。
以上、半導体装置１３１によっても、第８実施形態に係る半導体装置１２１に対して述べた効果を奏することができる。また、半導体装置１３１は、シールビア電極１３２を含む。シールビア電極１３２は、接続配線１２３および端子電極５１に接続されるように絶縁層２０内において接続配線１２３および端子電極５１の周縁部の間に介在し、平面視において端子電極５１の周縁部に沿って延びる帯状に形成されている。
【0186】
この構造によれば、仮に、端子電極５１を起点とするクラックが生じた場合であっても、シールビア電極１３２によって当該クラックを終端させることができる。これにより、平面視において端子電極５１外へのクラックの拡張を抑制できる。シールビア電極１３２は、平面視において端子電極５１の内方部を取り囲む環状に形成されていることが好ましい。この構造によれば、端子電極５１の全周に亘って、クラックの拡張を抑制できる。
【0187】
図２７は、図２１に対応し、本発明の第１０実施形態に係る半導体装置１４１を第１形態例に係る外側ダミー配線７２と共に示す拡大図である。図２８は、図２７に示すXXVIII-XXVIII線に沿う断面図である。以下、第８実施形態に係る半導体装置１２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図２７および図２８を参照して、半導体装置１４１は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように複数の接続領域１２２内にそれぞれ配置された複数の外側ダミー配線７２（ダミー配線）を含む。図２７および図２８では、１つの端子電極５１（第１端子電極５１Ａ）の下方に１つの外側ダミー配線７２が配置された形態が示されている。また、図２７では、外側ダミー配線７２がハッチングによって示されている。以下、１つの外側ダミー配線７２を例にとって説明する。
図２７および図２８を参照して、半導体装置１４１は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように複数の接続領域１２２内にそれぞれ配置された複数の外側ダミー配線７２（ダミー配線）を含む。図２７および図２８では、１つの端子電極５１（第１端子電極５１Ａ）の下方に１つの外側ダミー配線７２が配置された形態が示されている。また、図２７では、外側ダミー配線７２がハッチングによって示されている。以下、１つの外側ダミー配線７２を例にとって説明する。
【0188】
外側ダミー配線７２は、平面視において接続配線１２３、端子電極５１および多層配線領域３０（複数の配線３２）から離間して配置され、接続配線１２３、多層配線３１（複数の配線３２）および端子電極５１から電気的に独立している。つまり、外側ダミー配線７２は、複数のデバイス領域８からも電気的に独立している。外側ダミー配線７２は、具体的には、電気的浮遊状態に形成されている。
【0189】
外側ダミー配線７２は、多層配線３１に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、外側ダミー配線７２は、平面視において端子電極５１から多層配線３１側に第３距離Ｄ３を空けて配置され、多層配線３１から端子電極５１側に第３距離Ｄ３を超える第４距離Ｄ４（Ｄ３＜Ｄ４）を空けて配置されてことが好ましい。第３距離Ｄ３および第４距離Ｄ４は、外側ダミー配線７２において多層配線領域３０側の外縁を基準としている。
【0190】
外側ダミー配線７２は、接続領域１２２内において半導体チップ２に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、外側ダミー配線７２は、半導体チップ２から絶縁層２０の厚さ方向に第３間隔Ｓ３を空けて配置され、端子電極５１から絶縁層２０の厚さ方向に第３間隔Ｓ３未満の第４間隔Ｓ４（Ｓ４＜Ｓ３）を空けて配置されてことが好ましい。外側ダミー配線７２は、この形態では、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）の直下に位置する第３層間絶縁膜２２Ｃの上に膜状に形成されている。つまり、外側ダミー配線７２は、接続配線１２３と同一層に配置されている。
【0191】
外側ダミー配線７２は、平面視において複数のデバイス領域８外の領域（外側領域９）に対向している。外側ダミー配線７２は、この形態では、平面視において複数の分離構造１１によって取り囲まれた領域（分離領域１２）に対向している。つまり、外側ダミー配線７２は、平面視において外側ダイオード１５に対向している。外側ダミー配線７２は、平面視において分離構造１１から内方に間隔を空けて分離領域１２に対向していてもよい。
【0192】
外側ダミー配線７２は、この形態では、絶縁層２０の一部のみを挟んで半導体チップ２（外側ダイオード１５）に対向していることが好ましい。つまり、接続領域１２２において外側ダミー配線７２の直下の領域に多層配線３１の一部が形成されていないことが好ましい。
外側ダミー配線７２の直下の領域において、絶縁層２０の厚さ方向に外側ダミー配線７２および半導体チップ２を結ぶ電流経路は、絶縁層２０の一部および外側ダイオード１５によってそれぞれ遮蔽されている。むろん、接続領域１２２において外側ダミー配線７２の直下の領域に多層配線３１の一部が形成されていてもよい。この場合、外側ダイオード１５の直上に多層配線３１の最下の配線３２（第１配線３２Ａ）が形成されていてないことが好ましい。
外側ダミー配線７２の直下の領域において、絶縁層２０の厚さ方向に外側ダミー配線７２および半導体チップ２を結ぶ電流経路は、絶縁層２０の一部および外側ダイオード１５によってそれぞれ遮蔽されている。むろん、接続領域１２２において外側ダミー配線７２の直下の領域に多層配線３１の一部が形成されていてもよい。この場合、外側ダイオード１５の直上に多層配線３１の最下の配線３２（第１配線３２Ａ）が形成されていてないことが好ましい。
【0193】
外側ダミー配線７２は、平面視において接続配線１２３に沿って延びるライン状に形成されている。外側ダミー配線７２は、平面視において少なくとも多層配線領域３０（異電位配線５３）に沿う部分に形成されていることが好ましい。外側ダミー配線７２は、平面視において絶縁主面２１の面方向に沿って複数の貫通孔１２４に対向している。外側ダミー配線７２は、平面視において接続配線１２３に複数方向から対向していることが好ましい。
【0194】
外側ダミー配線７２は、この形態では、平面視において引き出し配線１２５から間隔を空けて接続配線１２３を取り囲むように接続配線１２３に沿って延びている。外側ダミー配線７２は、複数の配線３２と同様に、第１主面３側からこの順に積層された第１バリア膜３４、主配線膜３５および第２バリア膜３６を含む。
外側ダミー配線７２は、図２９Ａ～図２９Ｄに示される種々の形態を採り得る。図２９Ａは、図２８に示す半導体装置１４１を第２形態例に係る外側ダミー配線７２と共に示す拡大図である。図２９Ａを参照して、第２形態例では、複数（この形態では２つ）の外側ダミー配線７２が形成されている。複数の外側ダミー配線７２は、第１外側ダミー配線７２Ａおよび第２外側ダミー配線７２Ｂを含む。
外側ダミー配線７２は、図２９Ａ～図２９Ｄに示される種々の形態を採り得る。図２９Ａは、図２８に示す半導体装置１４１を第２形態例に係る外側ダミー配線７２と共に示す拡大図である。図２９Ａを参照して、第２形態例では、複数（この形態では２つ）の外側ダミー配線７２が形成されている。複数の外側ダミー配線７２は、第１外側ダミー配線７２Ａおよび第２外側ダミー配線７２Ｂを含む。
【0195】
第１～第２外側ダミー配線７２Ａ～７２Ｂは、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように複数の接続領域１２２内にそれぞれ配置されている。第１～第２外側ダミー配線７２Ａ～７２Ｂは、平面視において端子電極５１から多層配線領域３０側に向けてこの順に配置されている。
第１外側ダミー配線７２Ａは、この形態では、平面視において端子電極５１に沿って延びるライン状に形成されている。第１外側ダミー配線７２Ａは、具体的には、平面視において引き出し配線１２５から間隔を空けて接続配線１２３を取り囲むように延びている。第２外側ダミー配線７２Ｂは、この形態では、端子電極５１に沿って延びるライン状に形成されている。第２外側ダミー配線７２Ｂは、具体的には、平面視において引き出し配線１２５から間隔を空けて第１外側ダミー配線７２Ａを取り囲むように延びている。
第１外側ダミー配線７２Ａは、この形態では、平面視において端子電極５１に沿って延びるライン状に形成されている。第１外側ダミー配線７２Ａは、具体的には、平面視において引き出し配線１２５から間隔を空けて接続配線１２３を取り囲むように延びている。第２外側ダミー配線７２Ｂは、この形態では、端子電極５１に沿って延びるライン状に形成されている。第２外側ダミー配線７２Ｂは、具体的には、平面視において引き出し配線１２５から間隔を空けて第１外側ダミー配線７２Ａを取り囲むように延びている。
【0196】
第１～第２外側ダミー配線７２Ａ～７２Ｂは、多層配線３１に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、第２外側ダミー配線７２Ｂは、端子電極５１から多層配線３１側に第３距離Ｄ３を空けて配置され、多層配線３１から端子電極５１側に第３距離Ｄ３を超える第４距離Ｄ４（Ｄ３＜Ｄ４）を空けて配置されてことが好ましい。第３距離Ｄ３および第４距離Ｄ４は、第２外側ダミー配線７２Ｂにおいて多層配線領域３０側の外縁を基準としている。
【0197】
この形態では、第１～第２外側ダミー配線７２Ａ～７２Ｂが、同一層（第３層間絶縁膜２２Ｃ）の上に配置された例について説明した。しかし、第１～第２外側ダミー配線７２Ａ～７２Ｂは、異なる層に配置されていてもよい。たとえば、第１外側ダミー配線７２Ａが第３層間絶縁膜２２Ｃの上に配置される一方で、第２外側ダミー配線７２Ｂが第２層間絶縁膜２２Ｂの上に配置されてもよい。この場合、第２外側ダミー配線７２Ｂは、平面視において端子電極５１（接続配線１２３）を取り囲む環状に形成されていてもよい。
【0198】
また、第１外側ダミー配線７２Ａが第２層間絶縁膜２２Ｂの上に配置される一方で、第２外側ダミー配線７２Ｂが第３層間絶縁膜２２Ｃの上に配置されてもよい。これらの場合においても、第１～第２外側ダミー配線７２Ａ～７２Ｂは、半導体チップ２に対して端子電極５１に近接するように配置されることが好ましい。この場合、第１外側ダミー配線７２Ａは、平面視において端子電極５１（接続配線１２３）を取り囲む環状に形成されていてもよい。
【0199】
図２９Ｂは、図２８に示す半導体装置１４１を第３形態例に係る外側ダミー配線７２と共に示す拡大図である。図２９Ｂを参照して、第３形態例に係る外側ダミー配線７２は、平面視において端子電極５１に沿って間隔を空けてドット状に配列された複数のセグメント部７３を含む。
第３形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。複数のセグメント部７３は、端子電極５１に沿って一列に並んで配列されている。各セグメント部７３は、平面視において四角形状に形成されている。各セグメント部７３の平面形状は任意であり、円形状や多角形状に形成されていてもよい。
第３形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。複数のセグメント部７３は、端子電極５１に沿って一列に並んで配列されている。各セグメント部７３は、平面視において四角形状に形成されている。各セグメント部７３の平面形状は任意であり、円形状や多角形状に形成されていてもよい。
【0200】
図２９Ｃは、図２８に示す半導体装置１４１を第４形態例に係る外側ダミー配線７２と共に示す拡大図である。図２９Ｃを参照して、第４形態例に係る外側ダミー配線７２は、端子電極５１の周縁に沿って間隔を空けてライン状に配列された複数（この形態では５個）のセグメント部７３を含む。
第４形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。この形態では、複数の除去部７４が外側ダミー配線７２の角部（具体的には四隅）に形成され、各セグメント部７３が端子電極５１の各辺に沿って延びるライン状に形成されている。
第４形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。この形態では、複数の除去部７４が外側ダミー配線７２の角部（具体的には四隅）に形成され、各セグメント部７３が端子電極５１の各辺に沿って延びるライン状に形成されている。
【0201】
図２９Ｄは、図２８に示す半導体装置１４１を第５形態例に係る外側ダミー配線７２と共に示す拡大図である。図２９Ｄを参照して、第５形態例に係る外側ダミー配線７２は、平面視において接続配線１２３を取り囲むように、接続配線１２３および引き出し配線１２５のいずれか一方または双方（この形態では引き出し配線１２５）から引き出されている。外側ダミー配線７２は、この形態では、接続配線１２３、端子電極５１および多層配線領域３０に電気的に接続されている。外側ダミー配線７２は、この形態では、平面視において接続配線１２３を取り囲む環状に形成されている。
【0202】
第１～第５形態例に係る外側ダミー配線７２のうちの少なくとも２つの外側ダミー配線７２の特徴が組み合わされた形態を有する外側ダミー配線７２が採用されてもよい。
以上、半導体装置１４１によっても、第８実施形態に係る半導体装置１２１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１４１は、外側ダミー配線７２（ダミー配線）を含む。外側ダミー配線７２は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように接続領域１２２内に配置されている。
以上、半導体装置１４１によっても、第８実施形態に係る半導体装置１２１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１４１は、外側ダミー配線７２（ダミー配線）を含む。外側ダミー配線７２は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように接続領域１２２内に配置されている。
【0203】
この構造によれば、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックを外側ダミー配線７２によって終端させることができる。これにより、平面視において接続領域１２２外へのクラックの拡張を抑制できる。つまり、接続領域１２２から多層配線領域３０へのクラックの拡張を外側ダミー配線７２によって抑制できる。
図３０は、図２１に対応し、本発明の第１１実施形態に係る半導体装置１５１を第１形態例に係るシールビア電極１３２および第１形態例に係る外側ダミー配線７２と共に示す拡大図である。図３１は、図３０に示すXXXI-XXXI線に沿う断面図である。以下、第８実施形態に係る半導体装置１２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図３０は、図２１に対応し、本発明の第１１実施形態に係る半導体装置１５１を第１形態例に係るシールビア電極１３２および第１形態例に係る外側ダミー配線７２と共に示す拡大図である。図３１は、図３０に示すXXXI-XXXI線に沿う断面図である。以下、第８実施形態に係る半導体装置１２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0204】
図３０および図３１を参照して、半導体装置１５１は、第９実施形態に係るシールビア電極１３２（図２５参照）および第１０実施形態に係る外側ダミー配線７２（図２７参照）を含む。半導体装置１５１は、この形態では、第１形態例に係るシールビア電極１３２および第１形態例に係る外側ダミー配線７２を含む。
むろん、半導体装置１５１は、第１形態例に係るシールビア電極１３２に代えて、第２～第３形態例に係るシールビア電極１３２（図２６Ａ～図２６Ｂ参照）のいずれか１つを含んでいてもよい。また、半導体装置１５１は、第１形態例に係るシールビア電極１３２に代えて、第１～第３形態例に係るシールビア電極１３２のうちの少なくとも２つのシールビア電極１３２の特徴が組み合わされた形態を有するシールビア電極１３２を含んでいてもよい。
むろん、半導体装置１５１は、第１形態例に係るシールビア電極１３２に代えて、第２～第３形態例に係るシールビア電極１３２（図２６Ａ～図２６Ｂ参照）のいずれか１つを含んでいてもよい。また、半導体装置１５１は、第１形態例に係るシールビア電極１３２に代えて、第１～第３形態例に係るシールビア電極１３２のうちの少なくとも２つのシールビア電極１３２の特徴が組み合わされた形態を有するシールビア電極１３２を含んでいてもよい。
【0205】
また、半導体装置１５１は、第１形態例に係る外側ダミー配線７２に代えて、第２～第５形態例に係る外側ダミー配線７２（図２９Ａ～図２９Ｄ参照）のいずれか１つを含んでいてもよい。また、半導体装置１５１は、第１形態例に係る外側ダミー配線７２に代えて、第１～第５形態例に係る外側ダミー配線７２のうちの少なくとも２つの外側ダミー配線７２の特徴が組み合わされた形態を有する外側ダミー配線７２を含んでいてもよい。
【0206】
以上、半導体装置１５１によれば、第９実施形態に係る半導体装置１３１に対して述べた効果、および、第１０実施形態に係る半導体装置１４１に対して述べた効果と同様の効果を奏することができる。
図３２は、図２３に対応し、本発明の第１２実施形態に係る半導体装置１６１を第１形態例に係る外側ダミー配線７２と共に示す断面図である。以下、半導体装置１２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図３２は、図２３に対応し、本発明の第１２実施形態に係る半導体装置１６１を第１形態例に係る外側ダミー配線７２と共に示す断面図である。以下、半導体装置１２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0207】
半導体装置１６１は、第１形態例に係る外側ダミー配線７２に加えて、接続領域１２２内に配置された外側ビア電極１０２を含む。外側ビア電極１０２は、接続領域１２２内に形成されたビア開口４１に埋設されている。外側ビア電極１０２は、接続領域１２２内において外側ダミー配線７２に接続されるように端子電極５１および外側ダミー配線７２の間の厚さ位置に埋設されている。外側ビア電極１０２は、端子電極５１には接続されていない。
【0208】
外側ビア電極１０２は、電気的浮遊状態に形成されていることが好ましい。つまり、外側ビア電極１０２は、外側ダミー配線７２を電気的浮遊状態に固定していることが好ましい。外側ビア電極１０２は、この形態では、平面視において引き出し配線１２５から間隔を空けて外側ダミー配線７２に沿って延びるライン状に形成されている。外側ビア電極１０２は、外側ダミー配線７２は、平面視において少なくとも多層配線領域３０（異電位配線５３）に沿う部分に形成されていることが好ましい。外側ビア電極１０２は、平面視において引き出し配線１２５から間隔を空けて端子電極５１を取り囲むように延びている。
【0209】
具体的な図示は省略されるが、外側ビア電極１０２は、外側ダミー配線７２に沿って間隔を空けてドット状に分離配列された複数のセグメント部を有していてもよい。また、外側ビア電極１０２は、外側ダミー配線７２に沿って間隔を空けてライン状に分離配列された複数のセグメント部を有していてもよい。
外側ビア電極１０２は、配線ビア電極３３と同様に、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。外側ビア電極１０２は、この形態では、配線ビア電極３３と同様にタングステンプラグ電極からなる。最上絶縁膜５４は、この形態では、絶縁層２０の上において外側ビア電極１０２の全域を被覆している。
外側ビア電極１０２は、配線ビア電極３３と同様に、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。外側ビア電極１０２は、この形態では、配線ビア電極３３と同様にタングステンプラグ電極からなる。最上絶縁膜５４は、この形態では、絶縁層２０の上において外側ビア電極１０２の全域を被覆している。
【0210】
この形態では、半導体装置１６１が第１形態例に係る外側ダミー配線７２を含む例について説明した。しかし、半導体装置１６１は、第１形態例に係る外側ダミー配線７２に代えて、第２～第５形態例に係る外側ダミー配線７２（図２９Ａ～図２９Ｄ参照）のいずれか１つを含んでいてもよい。これらの場合において、外側ビア電極１０２は、外側ダミー配線７２に沿ってライン状、環状またはドット状に形成されていてもよい。
【0211】
また、半導体装置１６１は、第１形態例に係る外側ダミー配線７２に代えて、第１～第５形態例に係る外側ダミー配線７２のうちの少なくとも２つの外側ダミー配線７２の特徴が組み合わされた形態を有する外側ダミー配線７２を含んでいてもよい。この場合において、外側ビア電極１０２は、外側ダミー配線７２に沿ってライン状、環状またはドット状に形成されていてもよい。
【0212】
以上、半導体装置１６１によっても、第１０実施形態に係る半導体装置１４１に対して述べた効果を奏することができる。また、半導体装置１０１は、外側ダミー配線７２に加えて、接続領域１２２内に配置された外側ビア電極１０２を含む。外側ビア電極１０２は、接続領域１２２内において外側ダミー配線７２に接続されるように端子電極５１および外側ダミー配線７２の間の厚さ位置に埋設されている。この構造によれば、仮に、端子電極５１を起点とするクラックが生じた場合であっても、外側ビア電極１０２によって当該クラックを終端させることができる。むろん、外側ビア電極１０２は、第１１実施形態に係る半導体装置１５１にも適用できる。
【0213】
図３３は、図２２に対応し、本発明の第１３実施形態に係る半導体装置１７１を第１形態例に係る多孔質領域１１２と共に示す断面図である。以下、第８実施形態に係る半導体装置１２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体装置１７１は、前述の第７実施形態の場合と同様に、絶縁層２０の表層部に形成された多孔質領域１１２を含む。多孔質領域１１２は、絶縁層２０において複数の空孔が導入された領域からなり、この形態では、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）を利用して形成されている。つまり、多孔質領域１１２は、多層配線領域３０の表層部、および、接続領域１２２の表層部に形成されている。
半導体装置１７１は、前述の第７実施形態の場合と同様に、絶縁層２０の表層部に形成された多孔質領域１１２を含む。多孔質領域１１２は、絶縁層２０において複数の空孔が導入された領域からなり、この形態では、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）を利用して形成されている。つまり、多孔質領域１１２は、多層配線領域３０の表層部、および、接続領域１２２の表層部に形成されている。
【0214】
複数の空孔は、絶縁層２０の表層部において絶縁層２０の厚さ方向および面方向に間隔を空けて形成されている。つまり、複数の空孔は、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）内において最上の層間絶縁膜２２の厚さ方向および幅方向に間隔を空けて形成されている。複数の空孔は、１ｎｍ以上５００ｎｍ以下の範囲で不揃いのサイズをそれぞれ有している。多孔質領域１１２は、１ｎｍ以上１００ｎｍ以下の範囲に収まる複数の空孔を有していることが好ましい。多孔質領域１１２は、１ｎｍ以上１０ｎｍ以下の範囲に収まる複数の空孔を有していることが特に好ましい。
【0215】
接続配線１２３は、多孔質領域１１２に接するように接続領域１２２内に配置されている。接続配線１２３は、この形態では、第３層間絶縁膜２２Ｃの上に配置され、多孔質領域１１２によって被覆されている。複数の貫通孔１２４には多孔質領域１１２が充填されている。つまり、複数の貫通孔１２４に充填された絶縁層２０の一部には、複数の空孔が形成されている。
【0216】
端子電極５１は、接続領域１２２において多孔質領域１１２が形成された部分の上に配置されている。端子電極５１は、この形態では、接続領域１２２において多孔質領域１１２を挟んで接続配線１２３に対向している。つまり、端子電極５１は、多孔質領域１１２および接続領域１２２を挟んで半導体チップ２に対向している。端子電極５１は、多孔質領域１１２の厚さ未満の厚さを有していることが好ましい。
【0217】
多孔質領域１１２は、図３４に示される形態を採り得る。図３４は、図３３に示す半導体装置１７１を第２形態例に係る多孔質領域１１２と共に示す断面図である。第２形態例に係る多孔質領域１１２は、絶縁層２０の厚さ方向の全域に形成されている。つまり、絶縁層２０は、多孔質絶縁層１１３からなる。また、多層配線３１は多孔質絶縁層１１３内に形成され、接続配線１２３は多孔質絶縁層１１３内に形成されている。接続配線１２３は多孔質絶縁層１１３の一部を挟んで半導体チップ２に対向し、端子電極５１は多孔質絶縁層１１３の一部を挟んで接続配線１２３に対向している。
【0218】
以上、半導体装置１７１によっても、第８実施形態に係る半導体装置１２１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１７１は、少なくとも絶縁層２０の表層部に形成された多孔質領域１１２を含む。多孔質領域１１２は、絶縁層２０において複数の空孔が導入された領域からなる。この構造によれば、多孔質領域１１２によって絶縁層２０の表層部における弾性率を低下させることができる。
【0219】
これにより、端子電極５１に対する導線３１２の接続時の応力を多孔質領域１１２によって緩和できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する衝撃を複数の空孔によって解放（緩和）し、クラックを終端させることができる。これにより、クラックの拡張を抑制できる。第１３実施形態に係る多孔質領域１１２は、第８実施形態の他、第９～第１２実施形態にも適用できる。
【0220】
図３５は、図５に対応し、本発明の第１４実施形態に係る半導体装置１８１を第１形態例に係るシールビア電極１３２と共に示す拡大図である。図３６は、図３５に示すXXXVI-XXXVI線に沿う断面図である。図３７は、図３５に示すXXXVII-XXXVII線に沿う断面図である。以下、半導体装置１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0221】
半導体装置１８１は、第８実施形態に係る半導体装置１２１等と同様の態様で形成された接続領域１２２、接続配線１２３、引き出し配線１２５および端子電極５１を含む。半導体装置１８１は、第８実施形態に係る半導体装置１２１等と異なり、接続配線１２３において複数の貫通孔１２４を有していない。接続領域１２２、接続配線１２３、引き出し配線１２５および端子電極５１の各説明については、省略する。
【0222】
半導体装置１８１は、接続配線１２３および端子電極５１に接続されるように絶縁層２０内において接続配線１２３および端子電極５１の周縁部の間に介在するシールビア電極１３２を含む。シールビア電極１３２は、平面視において端子電極５１の周縁部に沿って延びる帯状に形成されている。シールビア電極１３２は、平面視において少なくとも多層配線領域３０（異電位配線５３）に沿う部分に形成されていることが好ましい。シールビア電極１３２は、絶縁層２０内に形成されたビア開口４１に埋設され、接続配線１２３および端子電極５１を接続する単一の接続部材からなる。
【0223】
シールビア電極１３２は、平面視において端子電極５１の周縁部に対向するように端子電極５１の内方部から周縁部側に間隔を空けて配置されている。シールビア電極１３２は、この形態では、平面視において接続配線１２３の周縁部および端子電極５１の周縁部の間に介在している。シールビア電極１３２は、平面視において端子電極５１の辺に沿って平行に延びている。
【0224】
シールビア電極１３２は、この形態では、平面視において端子電極５１の内方部を取り囲む環状（この形態では四角環状）に形成されている。これにより、シールビア電極１３２は、絶縁層２０内において接続配線１２３および端子電極５１の間の領域において、絶縁層２０の一部のみが配置された閉空間を区画している。
シールビア電極１３２は、端子電極５１の中央に対して端子電極５１の周縁に近接する領域に配置されていることが好ましい。つまり、シールビア電極１３２は、端子電極５１の中央から端子電極５１の周縁に第５距離Ｄ５を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第５距離Ｄ５未満の第６距離Ｄ６（Ｄ６＜Ｄ５）を空けて配置されてことが好ましい。第５距離Ｄ５および第６距離Ｄ６は、シールビア電極１３２において端子電極５１の内方部側の内縁を基準としている。
シールビア電極１３２は、端子電極５１の中央に対して端子電極５１の周縁に近接する領域に配置されていることが好ましい。つまり、シールビア電極１３２は、端子電極５１の中央から端子電極５１の周縁に第５距離Ｄ５を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第５距離Ｄ５未満の第６距離Ｄ６（Ｄ６＜Ｄ５）を空けて配置されてことが好ましい。第５距離Ｄ５および第６距離Ｄ６は、シールビア電極１３２において端子電極５１の内方部側の内縁を基準としている。
【0225】
シールビア電極１３２は、配線ビア電極３３と同様に、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。シールビア電極１３２は、この形態では、配線ビア電極３３と同様にタングステンプラグ電極からなる。
シールビア電極１３２は、図３８Ａ～図３８Ｂに示される種々の形態を採り得る。図３８Ａは、図３５に示す半導体装置１８１を第２形態例に係るシールビア電極１３２と共に示す拡大図である。図３８Ａを参照して、第２形態例では、複数（この形態では２つ）のシールビア電極１３２が形成されている。複数のシールビア電極１３２は、第１シールビア電極１３２Ａおよび第２シールビア電極１３２Ｂを含む。
シールビア電極１３２は、図３８Ａ～図３８Ｂに示される種々の形態を採り得る。図３８Ａは、図３５に示す半導体装置１８１を第２形態例に係るシールビア電極１３２と共に示す拡大図である。図３８Ａを参照して、第２形態例では、複数（この形態では２つ）のシールビア電極１３２が形成されている。複数のシールビア電極１３２は、第１シールビア電極１３２Ａおよび第２シールビア電極１３２Ｂを含む。
【0226】
第１～第２シールビア電極１３２Ａ～１３２Ｂは、平面視において端子電極５１の周縁部に対向するように、端子電極５１の内方部から周縁部側に間隔を空けてこの順に配置されている。第１シールビア電極１３２Ａは、平面視において複数のから間隔を空けて端子電極５１の周縁に沿って延びるライン状に形成されている。第１シールビア電極１３２Ａは、具体的には、平面視において端子電極５１の内方部を取り囲む環状（この形態では四角環状）に形成されている。
【0227】
第２シールビア電極１３２Ｂは、平面視において端子電極５１の周縁および第１シールビア電極１３２Ａの間に配置され、端子電極５１の周縁に沿って延びるライン状に形成されている。第２シールビア電極１３２Ｂは、具体的には、平面視において第１シールビア電極１３２Ａを取り囲む環状（この形態では四角環状）に形成されている。
第１～第２シールビア電極１３２Ａ～１３２Ｂは、端子電極５１の中央に対して端子電極５１に周縁に近接する領域に配置されていることが好ましい。第１シールビア電極１３２Ａは、端子電極５１の中央から端子電極５１の周縁に第５距離Ｄ５を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第５距離Ｄ５未満の第６距離Ｄ６（Ｄ６＜Ｄ５）を空けて配置されていることが好ましい。第５距離Ｄ５および第６距離Ｄ６は、第１シールビア電極１３２Ａにおいて端子電極５１の内方部側の内縁を基準としている。
第１～第２シールビア電極１３２Ａ～１３２Ｂは、端子電極５１の中央に対して端子電極５１に周縁に近接する領域に配置されていることが好ましい。第１シールビア電極１３２Ａは、端子電極５１の中央から端子電極５１の周縁に第５距離Ｄ５を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第５距離Ｄ５未満の第６距離Ｄ６（Ｄ６＜Ｄ５）を空けて配置されていることが好ましい。第５距離Ｄ５および第６距離Ｄ６は、第１シールビア電極１３２Ａにおいて端子電極５１の内方部側の内縁を基準としている。
【0228】
図３８Ｂは、図３５に示す半導体装置１８１を第３形態例に係るシールビア電極１３２と共に示す拡大図である。図３８Ｂを参照して、第３形態例に係るシールビア電極１３２は、この形態では、端子電極５１の周縁に沿って間隔を空けてライン状に配列された複数（この形態では４個）のセグメント部１３３を含む。
第３形態例に係るシールビア電極１３２は、第１形態例に係るシールビア電極１３２を複数の除去部１３４によって複数のセグメント部１３３に分割した形態を有していると見なせる。この形態では、複数の除去部１３４がシールビア電極１３２の角部（具体的には四隅）に形成され、各セグメント部１３３が端子電極５１の各辺に沿って延びるライン状に形成されている。
第３形態例に係るシールビア電極１３２は、第１形態例に係るシールビア電極１３２を複数の除去部１３４によって複数のセグメント部１３３に分割した形態を有していると見なせる。この形態では、複数の除去部１３４がシールビア電極１３２の角部（具体的には四隅）に形成され、各セグメント部１３３が端子電極５１の各辺に沿って延びるライン状に形成されている。
【0229】
第１～第３形態例に係るシールビア電極１３２のうちの少なくとも２つのシールビア電極１３２の特徴が組み合わされた形態を有するシールビア電極１３２が採用されてもよい。
以上、半導体装置１８１は、半導体チップ２、絶縁層２０、接続配線１２３、端子電極５１およびシールビア電極１３２を含む。絶縁層２０は、半導体チップ２の上に形成されている。接続配線１２３は、絶縁層２０内に配置されている。端子電極５１は、接続配線１２３に対向するように絶縁層２０の上に配置されている。シールビア電極１３２は、接続配線１２３および端子電極５１に接続されるように絶縁層２０内において接続配線１２３および端子電極５１の周縁部の間に介在し、平面視において端子電極５１の周縁部に沿って延びる帯状に形成されている。
以上、半導体装置１８１は、半導体チップ２、絶縁層２０、接続配線１２３、端子電極５１およびシールビア電極１３２を含む。絶縁層２０は、半導体チップ２の上に形成されている。接続配線１２３は、絶縁層２０内に配置されている。端子電極５１は、接続配線１２３に対向するように絶縁層２０の上に配置されている。シールビア電極１３２は、接続配線１２３および端子電極５１に接続されるように絶縁層２０内において接続配線１２３および端子電極５１の周縁部の間に介在し、平面視において端子電極５１の周縁部に沿って延びる帯状に形成されている。
【0230】
この構造によれば、仮に、端子電極５１を起点とするクラックが生じた場合であっても、シールビア電極１３２によって当該クラックを終端させることができる。これにより、平面視において端子電極５１外へのクラックの拡張を抑制できる。シールビア電極１３２は、平面視において端子電極５１の内方部を取り囲む環状に形成されていることが好ましい。この構造によれば、端子電極５１の全周に亘って、クラックの拡張を抑制できる。
【0231】
シールビア電極１３２は、絶縁層２０内において接続配線１２３および端子電極５１の間の領域において、絶縁層２０のみが配置された閉空間を区画していることが好ましい。シールビア電極１３２は、接続配線１２３および端子電極５１を接続する単一の接続部材からなることが好ましい。つまり、シールビア電極１３２は、接続配線１２３および端子電極５１の間を結ぶ単一の電流経路を形成していることが好ましい。
【0232】
シールビア電極１３２は、接続配線１２３の周縁部および端子電極５１の周縁部の間に介在していることが好ましい。シールビア電極１３２は、端子電極５１の辺に沿って平行に延びていることが好ましい。接続配線１２３は、半導体チップ２から絶縁層２０の厚さ方向に第５間隔Ｓ５を空けて絶縁層２０内に配置され、端子電極５１は、接続配線１２３から絶縁層２０の厚さ方向に第５間隔Ｓ５未満の第６間隔Ｓ６（Ｓ６＜Ｓ５）を空けて配置されていることが好ましい。
【0233】
半導体装置１８１は、回路デバイス１０および多層配線３１を含むことが好ましい。回路デバイス１０は、半導体チップ２に形成されている。多層配線３１は、回路デバイス１０に電気的に接続されるように絶縁層２０の厚さ方向に積層配置された複数の配線３２を含む。この場合、接続配線１２３は、複数の配線３２のうちの少なくとも１つに電気的に接続されていることが好ましい。
【0234】
この構造によれば、端子電極５１を起点とするクラックの拡張を抑制しながら、端子電極５１を多層配線３１に電気的に接続できる。また、この構造によれば、クラックの拡張をシールビア電極１３２によって抑制できるので、端子電極５１や接続配線１２３が、クラックに起因して多層配線３１と短絡することを抑制できる。この場合、接続配線１２３は平面視において複数の配線３２から間隔を空けて絶縁層２０内に配置され端子電極５１は、平面視において複数の配線３２から間隔を空けて接続配線１２３の上に配置されていることが好ましい。接続配線１２３は、絶縁層２０のみを挟んで半導体チップ２に対向していることが好ましい。
【0235】
多層配線３１は、絶縁層２０において回路デバイス１０を被覆する部分に形成されていることが好ましい。接続配線１２３は、絶縁層２０において回路デバイス１０外を被覆する部分に形成されていることが好ましい。この構造において、接続配線１２３および端子電極５１は、半導体チップ２において回路デバイス１０外の領域に対向していることが好ましい。この構造によれば、導線３１２の接続時の応力から回路デバイス１０を保護できる。また、仮に、端子電極５１でクラックが生じたとしても、当該クラックに起因する物理的な影響や電気的な影響が回路デバイス１０で生じることを抑制できる。
【0236】
半導体装置１８１は、外側ダイオード１５（整流器／浮遊整流器）を含むことが好ましい。外側ダイオード１５は、半導体チップ２の表層部において回路デバイス１０外の領域に形成されたアノード領域１６、および、アノード領域１６の表層部に形成されたカソード領域１７を含む。この場合、接続配線１２３は、絶縁層２０において外側ダイオード１５を被覆する部分に形成されていることが好ましい。
【0237】
この構造によれば、外側ダイオード１５は、半導体チップ２（デバイス領域８）に対して逆バイアス接続されている。つまり、外側ダイオード１５は、外側領域９からデバイス領域８に至る電流経路を遮蔽している。この構造によれば、絶縁層２０において端子電極５１および半導体チップ２の間に意図しない電流経路が形成された場合であっても、当該電流経路を外側ダイオード１５によって遮蔽できる。
【0238】
意図しない電流経路には、クラックに起因する不所望な電流経路が含まれてもよい。この構造において、カソード領域１７は、電気的浮遊状態に形成されていることが好ましい。つまり、外側ダイオード１５は、浮遊ダイオードとして形成されていることが好ましい。この構造によれば、電流経路の遮蔽効果を適切に高めることができる。
半導体装置１８１は、異電位配線５３を含んでいてもよい。異電位配線５３は、絶縁層２０内において接続配線１２３近傍に引き回された多層配線３１の一部からなり、近接する端子電極５１とは異なる電位が印加される。この構造によれば、導線３１２の接続時の応力から異電位配線５３を保護できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する物理的な影響や電気的な影響が端子電極５１および異電位配線５３の間で生じることを抑制できる。一例として、クラックに起因して端子電極５１が、異電位配線５３と短絡することを抑制できる。
半導体装置１８１は、異電位配線５３を含んでいてもよい。異電位配線５３は、絶縁層２０内において接続配線１２３近傍に引き回された多層配線３１の一部からなり、近接する端子電極５１とは異なる電位が印加される。この構造によれば、導線３１２の接続時の応力から異電位配線５３を保護できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する物理的な影響や電気的な影響が端子電極５１および異電位配線５３の間で生じることを抑制できる。一例として、クラックに起因して端子電極５１が、異電位配線５３と短絡することを抑制できる。
【0239】
図３９は、図５に対応し、本発明の第１５実施形態に係る半導体装置１９１を第１形態例に係る外側ダミー配線７２と共に示す拡大図である。図４０は、図３９に示すXL-XL線に沿う断面図である。以下、第１４実施形態に係る半導体装置１８１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図３９および図４０を参照して、半導体装置１９１は、第１形態例に係るシールビア電極１３２を含む。むろん、半導体装置１９１は、第１形態例に係るシールビア電極１３２に代えて、第２～第３形態例に係るシールビア電極１３２（図３８Ａ～図３８Ｂ参照）のいずれか１つを含んでいてもよい。また、半導体装置１９１は、第１形態例に係るシールビア電極１３２に代えて、第１～第３形態例に係るシールビア電極１３２のうちの少なくとも２つのシールビア電極１３２の特徴が組み合わされた形態を有するシールビア電極１３２を含んでいてもよい。
図３９および図４０を参照して、半導体装置１９１は、第１形態例に係るシールビア電極１３２を含む。むろん、半導体装置１９１は、第１形態例に係るシールビア電極１３２に代えて、第２～第３形態例に係るシールビア電極１３２（図３８Ａ～図３８Ｂ参照）のいずれか１つを含んでいてもよい。また、半導体装置１９１は、第１形態例に係るシールビア電極１３２に代えて、第１～第３形態例に係るシールビア電極１３２のうちの少なくとも２つのシールビア電極１３２の特徴が組み合わされた形態を有するシールビア電極１３２を含んでいてもよい。
【0240】
半導体装置１９１は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように複数の接続領域１２２内にそれぞれ配置された複数の外側ダミー配線７２（ダミー配線）を含む。図３９および図４０では、１つの端子電極５１（第１端子電極５１Ａ）の下方に１つの外側ダミー配線７２が配置された形態が示されている。また、図３９では、外側ダミー配線７２がハッチングによって示されている。以下、１つの外側ダミー配線７２を例にとって説明する。
【0241】
外側ダミー配線７２は、平面視において接続配線１２３、端子電極５１および多層配線領域３０（複数の配線３２）から離間して配置され、接続配線１２３、多層配線３１（複数の配線３２）および端子電極５１から電気的に独立している。つまり、外側ダミー配線７２は、複数のデバイス領域８からも電気的に独立している。外側ダミー配線７２は、具体的には、電気的浮遊状態に形成されている。
【0242】
外側ダミー配線７２は、多層配線３１に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、外側ダミー配線７２は、平面視において端子電極５１から多層配線３１側に第３距離Ｄ３を空けて配置され、多層配線３１から端子電極５１側に第３距離Ｄ３を超える第４距離Ｄ４（Ｄ３＜Ｄ４）を空けて配置されてことが好ましい。第３距離Ｄ３および第４距離Ｄ４は、外側ダミー配線７２において多層配線領域３０側の外縁を基準としている。
【0243】
外側ダミー配線７２は、接続領域１２２内において半導体チップ２に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、外側ダミー配線７２は、半導体チップ２から絶縁層２０の厚さ方向に第３間隔Ｓ３を空けて配置され、端子電極５１から絶縁層２０の厚さ方向に第３間隔Ｓ３未満の第４間隔Ｓ４（Ｓ４＜Ｓ３）を空けて配置されてことが好ましい。外側ダミー配線７２は、この形態では、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）の直下に位置する第３層間絶縁膜２２Ｃの上に膜状に形成されている。つまり、外側ダミー配線７２は、接続配線１２３と同一層に配置されている。
【0244】
外側ダミー配線７２は、平面視において複数のデバイス領域８外の領域（外側領域９）に対向している。外側ダミー配線７２は、この形態では、平面視において複数の分離構造１１によって取り囲まれた領域（分離領域１２）に対向している。つまり、外側ダミー配線７２は、平面視において外側ダイオード１５に対向している。外側ダミー配線７２は、平面視において分離構造１１から内方に間隔を空けて分離領域１２に対向していてもよい。
【0245】
外側ダミー配線７２は、この形態では、絶縁層２０の一部のみを挟んで半導体チップ２（外側ダイオード１５）に対向していることが好ましい。つまり、接続領域１２２において外側ダミー配線７２の直下の領域に多層配線３１の一部が形成されていないことが好ましい。
外側ダミー配線７２の直下の領域において、絶縁層２０の厚さ方向に外側ダミー配線７２および半導体チップ２を結ぶ電流経路は、絶縁層２０の一部および外側ダイオード１５によってそれぞれ遮蔽されている。むろん、接続領域１２２において外側ダミー配線７２の直下の領域に多層配線３１の一部が形成されていてもよい。この場合、外側ダイオード１５の直上に多層配線３１の最下の配線３２（第１配線３２Ａ）が形成されていてないことが好ましい。
外側ダミー配線７２の直下の領域において、絶縁層２０の厚さ方向に外側ダミー配線７２および半導体チップ２を結ぶ電流経路は、絶縁層２０の一部および外側ダイオード１５によってそれぞれ遮蔽されている。むろん、接続領域１２２において外側ダミー配線７２の直下の領域に多層配線３１の一部が形成されていてもよい。この場合、外側ダイオード１５の直上に多層配線３１の最下の配線３２（第１配線３２Ａ）が形成されていてないことが好ましい。
【0246】
外側ダミー配線７２は、平面視において接続配線１２３に沿って延びるライン状に形成されている。外側ダミー配線７２は、平面視において少なくとも多層配線領域３０（異電位配線５３）に沿う部分に形成されていることが好ましい。平面視において絶縁主面２１の面方向に沿ってシールビア電極１３２に対向している。外側ダミー配線７２は、平面視においてシールビア電極１３２に複数方向から対向していることが好ましい。外側ダミー配線７２は、平面視において接続配線１２３に複数方向から対向していることが好ましい。
【0247】
外側ダミー配線７２は、この形態では、平面視において引き出し配線１２５から間隔を空けて接続配線１２３を取り囲むように接続配線１２３に沿って延びている。外側ダミー配線７２は、複数の配線３２と同様に、第１主面３側からこの順に積層された第１バリア膜３４、主配線膜３５および第２バリア膜３６を含む。
外側ダミー配線７２は、図４１Ａ～図４１Ｄに示される種々の形態を採り得る。図４１Ａは、図３９に示す半導体装置１９１を第２形態例に係る外側ダミー配線７２と共に示す拡大図である。図４１Ａを参照して、第２形態例では、複数（この形態では２つ）の外側ダミー配線７２が形成されている。複数の外側ダミー配線７２は、第１外側ダミー配線７２Ａおよび第２外側ダミー配線７２Ｂを含む。
外側ダミー配線７２は、図４１Ａ～図４１Ｄに示される種々の形態を採り得る。図４１Ａは、図３９に示す半導体装置１９１を第２形態例に係る外側ダミー配線７２と共に示す拡大図である。図４１Ａを参照して、第２形態例では、複数（この形態では２つ）の外側ダミー配線７２が形成されている。複数の外側ダミー配線７２は、第１外側ダミー配線７２Ａおよび第２外側ダミー配線７２Ｂを含む。
【0248】
第１～第２外側ダミー配線７２Ａ～７２Ｂは、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように複数の接続領域１２２内にそれぞれ配置されている。第１～第２外側ダミー配線７２Ａ～７２Ｂは、平面視において端子電極５１から多層配線領域３０側に向けてこの順に配置されている。
第１外側ダミー配線７２Ａは、この形態では、平面視において端子電極５１に沿って延びるライン状に形成されている。第１外側ダミー配線７２Ａは、具体的には、平面視において引き出し配線１２５から間隔を空けて接続配線１２３を取り囲むように延びている。第２外側ダミー配線７２Ｂは、この形態では、端子電極５１に沿って延びるライン状に形成されている。第２外側ダミー配線７２Ｂは、具体的には、平面視において引き出し配線１２５から間隔を空けて第１外側ダミー配線７２Ａを取り囲むように延びている。
第１外側ダミー配線７２Ａは、この形態では、平面視において端子電極５１に沿って延びるライン状に形成されている。第１外側ダミー配線７２Ａは、具体的には、平面視において引き出し配線１２５から間隔を空けて接続配線１２３を取り囲むように延びている。第２外側ダミー配線７２Ｂは、この形態では、端子電極５１に沿って延びるライン状に形成されている。第２外側ダミー配線７２Ｂは、具体的には、平面視において引き出し配線１２５から間隔を空けて第１外側ダミー配線７２Ａを取り囲むように延びている。
【0249】
第１～第２外側ダミー配線７２Ａ～７２Ｂは、多層配線３１に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、第２外側ダミー配線７２Ｂは、端子電極５１から多層配線３１側に第３距離Ｄ３を空けて配置され、多層配線３１から端子電極５１側に第３距離Ｄ３を超える第４距離Ｄ４（Ｄ３＜Ｄ４）を空けて配置されてことが好ましい。第３距離Ｄ３および第４距離Ｄ４は、第２外側ダミー配線７２Ｂにおいて多層配線領域３０側の外縁を基準としている。
【0250】
この形態では、第１～第２外側ダミー配線７２Ａ～７２Ｂが、同一層（第３層間絶縁膜２２Ｃ）の上に配置された例について説明した。しかし、第１～第２外側ダミー配線７２Ａ～７２Ｂは、異なる層に配置されていてもよい。たとえば、第１外側ダミー配線７２Ａが第３層間絶縁膜２２Ｃの上に配置される一方で、第２外側ダミー配線７２Ｂが第２層間絶縁膜２２Ｂの上に配置されてもよい。この場合、第２外側ダミー配線７２Ｂは、平面視において端子電極５１（接続配線１２３）を取り囲む環状に形成されていてもよい。
【0251】
また、第１外側ダミー配線７２Ａが第２層間絶縁膜２２Ｂの上に配置される一方で、第２外側ダミー配線７２Ｂが第３層間絶縁膜２２Ｃの上に配置されてもよい。これらの場合においても、第１～第２外側ダミー配線７２Ａ～７２Ｂは、半導体チップ２に対して端子電極５１に近接するように配置されることが好ましい。この場合、第１外側ダミー配線７２Ａは、平面視において端子電極５１（接続配線１２３）を取り囲む環状に形成されていてもよい。
【0252】
図４１Ｂは、図３９に示す半導体装置１９１を第３形態例に係る外側ダミー配線７２と共に示す拡大図である。図４１Ｂを参照して、第３形態例に係る外側ダミー配線７２は、平面視において端子電極５１に沿って間隔を空けてドット状に配列された複数のセグメント部７３を含む。
第３形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。複数のセグメント部７３は、端子電極５１に沿って一列に並んで配列されている。各セグメント部７３は、平面視において四角形状に形成されている。各セグメント部７３の平面形状は任意であり、円形状や多角形状に形成されていてもよい。
第３形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。複数のセグメント部７３は、端子電極５１に沿って一列に並んで配列されている。各セグメント部７３は、平面視において四角形状に形成されている。各セグメント部７３の平面形状は任意であり、円形状や多角形状に形成されていてもよい。
【0253】
図４１Ｃは、図３９に示す半導体装置１９１を第４形態例に係る外側ダミー配線７２と共に示す拡大図である。図４１Ｃを参照して、第４形態例に係る外側ダミー配線７２は、端子電極５１の周縁に沿って間隔を空けてライン状に配列された複数（この形態では５個）のセグメント部７３を含む。
第４形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。この形態では、複数の除去部７４が外側ダミー配線７２の角部（具体的には四隅）に形成され、各セグメント部７３が端子電極５１の各辺に沿って延びるライン状に形成されている。
第４形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。この形態では、複数の除去部７４が外側ダミー配線７２の角部（具体的には四隅）に形成され、各セグメント部７３が端子電極５１の各辺に沿って延びるライン状に形成されている。
【0254】
図４１Ｄは、図３９に示す半導体装置１９１を第５形態例に係る外側ダミー配線７２と共に示す拡大図である。図４１Ｄを参照して、第５形態例に係る外側ダミー配線７２は、平面視において接続配線１２３を取り囲むように、接続配線１２３および引き出し配線１２５のいずれか一方または双方（この形態では引き出し配線１２５）から引き出されている。外側ダミー配線７２は、この形態では、接続配線１２３、端子電極５１および多層配線領域３０に電気的に接続されている。外側ダミー配線７２は、この形態では、平面視において接続配線１２３を取り囲む環状に形成されている。
【0255】
第１～第５形態例に係る外側ダミー配線７２のうちの少なくとも２つの外側ダミー配線７２の特徴が組み合わされた形態を有する外側ダミー配線７２が採用されてもよい。
以上、半導体装置１９１によっても、第１４実施形態に係る半導体装置１８１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１９１は、外側ダミー配線７２（ダミー配線）を含む。外側ダミー配線７２は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように接続領域１２２内に配置されている。
以上、半導体装置１９１によっても、第１４実施形態に係る半導体装置１８１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１９１は、外側ダミー配線７２（ダミー配線）を含む。外側ダミー配線７２は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように接続領域１２２内に配置されている。
【0256】
この構造によれば、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックを外側ダミー配線７２によって終端させることができる。これにより、平面視において接続領域１２２外へのクラックの拡張を抑制できる。つまり、接続領域１２２から多層配線領域３０へのクラックの拡張を外側ダミー配線７２によって抑制できる。
図４２は、図３７に対応し、本発明の第１６実施形態に係る半導体装置２０１を第１形態例に係るシールビア電極１３２および第１形態例に係る外側ダミー配線７２と共に示す断面図である。以下、第１４実施形態に係る半導体装置１８１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図４２は、図３７に対応し、本発明の第１６実施形態に係る半導体装置２０１を第１形態例に係るシールビア電極１３２および第１形態例に係る外側ダミー配線７２と共に示す断面図である。以下、第１４実施形態に係る半導体装置１８１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0257】
図４２を参照して、半導体装置２０１は、第１４実施形態に係るシールビア電極１３２（図３５参照）および第１５実施形態に係る外側ダミー配線７２（図３９参照）を含む。半導体装置２０１は、この形態では、第１形態例に係るシールビア電極１３２および第１形態例に係る外側ダミー配線７２を含む。
半導体装置２０１は、接続領域１２２内に配置された外側ビア電極１０２を含む。外側ビア電極１０２は、接続領域１２２内に形成されたビア開口４１に埋設されている。外側ビア電極１０２は、接続領域１２２内において外側ダミー配線７２に接続されるように端子電極５１および外側ダミー配線７２の間の厚さ位置に埋設されている。外側ビア電極１０２は、端子電極５１には接続されていない。
半導体装置２０１は、接続領域１２２内に配置された外側ビア電極１０２を含む。外側ビア電極１０２は、接続領域１２２内に形成されたビア開口４１に埋設されている。外側ビア電極１０２は、接続領域１２２内において外側ダミー配線７２に接続されるように端子電極５１および外側ダミー配線７２の間の厚さ位置に埋設されている。外側ビア電極１０２は、端子電極５１には接続されていない。
【0258】
外側ビア電極１０２は、電気的浮遊状態に形成されていることが好ましい。つまり、外側ビア電極１０２は、外側ダミー配線７２を電気的浮遊状態に固定していることが好ましい。外側ビア電極１０２は、この形態では、平面視において引き出し配線１２５から間隔を空けて外側ダミー配線７２に沿って延びるライン状に形成されている。外側ビア電極１０２は、外側ダミー配線７２は、平面視において少なくとも多層配線領域３０（異電位配線５３）に沿う部分に形成されていることが好ましい。外側ビア電極１０２は、平面視において引き出し配線１２５から間隔を空けて端子電極５１を取り囲むように延びている。
【0259】
具体的な図示は省略されるが、外側ビア電極１０２は、外側ダミー配線７２に沿って間隔を空けてドット状に分離配列された複数のセグメント部を有していてもよい。また、外側ビア電極１０２は、外側ダミー配線７２に沿って間隔を空けてライン状に分離配列された複数のセグメント部を有していてもよい。
外側ビア電極１０２は、配線ビア電極３３と同様に、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。外側ビア電極１０２は、この形態では、配線ビア電極３３と同様にタングステンプラグ電極からなる。最上絶縁膜５４は、この形態では、絶縁層２０の上において外側ビア電極１０２の全域を被覆している。
外側ビア電極１０２は、配線ビア電極３３と同様に、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。外側ビア電極１０２は、この形態では、配線ビア電極３３と同様にタングステンプラグ電極からなる。最上絶縁膜５４は、この形態では、絶縁層２０の上において外側ビア電極１０２の全域を被覆している。
【0260】
この形態では、半導体装置２０１が第１形態例に係るシールビア電極１３２を含む例について説明した。しかし、半導体装置２０１は、第１形態例に係るシールビア電極１３２に代えて、第２～第３形態例に係るシールビア電極１３２（図３８Ａ～図３８Ｂ参照）のいずれか１つを含んでいてもよい。また、半導体装置２０１は、第１形態例に係るシールビア電極１３２に代えて、第１～第３形態例に係るシールビア電極１３２のうちの少なくとも２つのシールビア電極１３２の特徴が組み合わされた形態を有するシールビア電極１３２を含んでいてもよい。
【0261】
また、半導体装置２０１は、第１形態例に係る外側ダミー配線７２に代えて、第２～第５形態例に係る外側ダミー配線７２（図４１Ａ～図４１Ｄ参照）のいずれか１つを含んでいてもよい。また、半導体装置２０１は、第１形態例に係る外側ダミー配線７２に代えて、第１～第５形態例に係る外側ダミー配線７２のうちの少なくとも２つの外側ダミー配線７２の特徴が組み合わされた形態を有する外側ダミー配線７２を含んでいてもよい。これらの場合において、外側ビア電極１０２は、外側ダミー配線７２に沿ってライン状、環状またはドット状に形成されていてもよい。
【0262】
以上、半導体装置２０１によっても、第１５実施形態に係る半導体装置１９１に対して述べた効果を奏することができる。また、半導体装置２０１は、外側ダミー配線７２に加えて、接続領域１２２内に配置された外側ビア電極１０２を含む。外側ビア電極１０２は、接続領域１２２内において外側ダミー配線７２に接続されるように端子電極５１および外側ダミー配線７２の間の厚さ位置に埋設されている。この構造によれば、仮に端子電極５１を起点とするクラックが生じた場合であっても、外側ビア電極１０２によって当該クラックを終端させることができる。
【0263】
図４３は、図３６に対応し、本発明の第１７実施形態に係る半導体装置２１１を第１形態例に係る多孔質領域１１２と共に示す断面図である。以下、半導体装置１８１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体装置２１１は、前述の第７実施形態の場合と同様に、絶縁層２０の表層部に形成された多孔質領域１１２を含む。多孔質領域１１２は、絶縁層２０において複数の空孔が導入された領域からなり、この形態では、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）を利用して形成されている。つまり、多孔質領域１１２は、多層配線領域３０の表層部、および、接続領域１２２の表層部に形成されている。
半導体装置２１１は、前述の第７実施形態の場合と同様に、絶縁層２０の表層部に形成された多孔質領域１１２を含む。多孔質領域１１２は、絶縁層２０において複数の空孔が導入された領域からなり、この形態では、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）を利用して形成されている。つまり、多孔質領域１１２は、多層配線領域３０の表層部、および、接続領域１２２の表層部に形成されている。
【0264】
複数の空孔は、絶縁層２０の表層部において絶縁層２０の厚さ方向および面方向に間隔を空けて形成されている。つまり、複数の空孔は、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）内において最上の層間絶縁膜２２の厚さ方向および幅方向に間隔を空けて形成されている。複数の空孔は、１ｎｍ以上５００ｎｍ以下の範囲で不揃いのサイズをそれぞれ有している。多孔質領域１１２は、１ｎｍ以上１００ｎｍ以下の範囲に収まる複数の空孔を有していることが好ましい。多孔質領域１１２は、１ｎｍ以上１０ｎｍ以下の範囲に収まる複数の空孔を有していることが特に好ましい。
【0265】
接続配線１２３は、多孔質領域１１２に接するように接続領域１２２内に配置されている。接続配線１２３は、この形態では、第３層間絶縁膜２２Ｃの上に配置され、多孔質領域１１２によって被覆されている。端子電極５１は、接続領域１２２において多孔質領域１１２が形成された部分の上に配置されている。端子電極５１は、この形態では、接続領域１２２において多孔質領域１１２を挟んで接続配線１２３に対向している。
【0266】
つまり、端子電極５１は、多孔質領域１１２および接続領域１２２を挟んで半導体チップ２に対向している。端子電極５１は、多孔質領域１１２の厚さ未満の厚さを有していることが好ましい。シールビア電極１３２は、多孔質領域１１２内において接続領域１２２および端子電極５１に接続されている。シールビア電極１３２は、この形態では、絶縁層２０内において接続配線１２３および端子電極５１の間の領域において、多孔質領域１１２のみが配置された閉空間を区画している。
【0267】
多孔質領域１１２は、図４４に示される形態を採り得る。図４４は、図４３に示す半導体装置２１１を第２形態例に係る多孔質領域１１２と共に示す断面図である。第２形態例に係る多孔質領域１１２は、絶縁層２０の厚さ方向の全域に形成されている。つまり、絶縁層２０は、多孔質絶縁層１１３からなる。また、多層配線３１は多孔質絶縁層１１３内に形成され、接続配線１２３は多孔質絶縁層１１３内に形成されている。接続領域１２２は多孔質絶縁層１１３の一部を挟んで半導体チップ２に対向し、端子電極５１は多孔質絶縁層１１３の一部を挟んで接続領域１２２に対向している。
【0268】
以上、半導体装置２１１によっても、第１４実施形態に係る半導体装置１８１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２１１は、少なくとも絶縁層２０の表層部に形成された多孔質領域１１２を含む。多孔質領域１１２は、絶縁層２０において複数の空孔が導入された領域からなる。この構造によれば、多孔質領域１１２によって絶縁層２０の表層部における弾性率を低下させることができる。
【0269】
これにより、端子電極５１に対する導線３１２の接続時の応力を多孔質領域１１２によって緩和できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する衝撃を複数の空孔によって解放（緩和）し、クラックを終端させることができる。これにより、クラックの拡張を抑制できる。第１７実施形態に係る多孔質領域１１２は、第１４実施形態の他、第１５～第１６実施形態にも適用できる。
【0270】
図４５は、図５に対応し、本発明の第１８実施形態に係る半導体装置２２１を第１形態例に係る内側ビア電極１２６と共に示す拡大図である。図４６は、図４５に示すXLVI-XLVI線に沿う断面図である。図４７は、図４５に示すXLVII-XLVII線に沿う断面図である。以下、半導体装置１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0271】
半導体装置２２１は、第８実施形態に係る半導体装置１２１等と同様の態様で形成された接続領域１２２、接続配線１２３、引き出し配線１２５および端子電極５１を含む。半導体装置２２１は、第８実施形態に係る半導体装置１２１等と異なり、接続配線１２３において複数の貫通孔１２４を有していない。接続領域１２２、接続配線１２３、引き出し配線１２５および端子電極５１の各説明については、省略する。
【0272】
半導体装置２２１は、接続配線１２３および端子電極５１を電気的に接続するように絶縁層２０内において接続配線１２３および端子電極５１の間に介在する複数の内側ビア電極１２６（ビア電極）を含む。図４５では、内側ビア電極１２６がハッチングによって示されている。
内側ビア電極１２６は、絶縁層２０内に形成されたビア開口４１に埋設されている。複数の内側ビア電極１２６は、平面視において端子電極５１の内方部から端子電極５１の周縁部の全周に向けて間隔を空けて配列されている。各端子電極５１の直下には、同電位となる１つの接続配線１２３が配置され、各端子電極５１とは異なる電位が印加される異電位配線５３は配置されていない。
内側ビア電極１２６は、絶縁層２０内に形成されたビア開口４１に埋設されている。複数の内側ビア電極１２６は、平面視において端子電極５１の内方部から端子電極５１の周縁部の全周に向けて間隔を空けて配列されている。各端子電極５１の直下には、同電位となる１つの接続配線１２３が配置され、各端子電極５１とは異なる電位が印加される異電位配線５３は配置されていない。
【0273】
複数の内側ビア電極１２６は、接続領域１２２の電極面に沿って、第１方向Ｘおよび第２方向Ｙに間隔を空けて一列に配列されている。複数の内側ビア電極１２６は、この形態では、平面視において接続配線１２３および端子電極５１の間の領域に絶縁層２０の一部からそれぞれなる複数の十字路部が区画されるように行列状に配列されている。複数の内側ビア電極１２６は、第１方向Ｘおよび第２方向Ｙに等間隔に配列されていることが好ましい。
【0274】
複数の内側ビア電極１２６は、この形態では、平面視において四角形状にそれぞれ形成されている。各内側ビア電極１２６の平面形状は任意であり、円形状や多角形状に形成されていてもよい。各内側ビア電極１２６は、平面視において０．１μｍ以上５μｍ以下の幅を有していてもよい。各内側ビア電極１２６の幅は、各内側ビア電極１２６の幅のうち最も狭い部分の幅によって定義される。複数の内側ビア電極１２６は、０．１μｍ以上５μｍ以下の間隔を空けて形成されていてもよい。
【0275】
複数の内側ビア電極１２６は、接続配線１２３に対する占有割合が５０％以上８０％以下となるように配列されていることが好ましい。占有割合は、平面視において接続配線１２３の平面積に占める複数の内側ビア電極１２６の総面積の割合である。接続配線１２３の平面積は、接続配線１２３の周縁によって取り囲まれた領域の平面積である。複数の内側ビア電極１２６の総面積は、各内側ビア電極１２６の平面積の合計値である。
【0276】
複数の内側ビア電極１２６は、端子電極５１に対する占有割合が５０％以上８０％以下となるように配列されていることが好ましい。占有割合は、平面視において端子電極５１の平面積に占める複数の内側ビア電極１２６の総面積の割合である。端子電極５１の平面積は、端子電極５１の周縁によって取り囲まれた領域の平面積である。複数の内側ビア電極１２６の総面積は、各内側ビア電極１２６の平面積の合計値である。
【0277】
複数の内側ビア電極１２６は、配線ビア電極３３と同様に、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。複数の内側ビア電極１２６は、この形態では、配線ビア電極３３と同様にタングステンプラグ電極からなる。
複数の内側ビア電極１２６は、図４８Ａ～図４８Ｅに示される種々の形態を採り得る。図４８Ａは、図４５に示す半導体装置２２１を第２形態例に係る内側ビア電極１２６と共に示す拡大図である。図４８Ａを参照して、複数の内側ビア電極１２６は、この形態では、平面視において千鳥状に配列されている。複数の内側ビア電極１２６は、平面視において接続配線１２３および端子電極５１の間の領域に絶縁層２０の一部からそれぞれなる複数のＴ字路部を区画している。
複数の内側ビア電極１２６は、図４８Ａ～図４８Ｅに示される種々の形態を採り得る。図４８Ａは、図４５に示す半導体装置２２１を第２形態例に係る内側ビア電極１２６と共に示す拡大図である。図４８Ａを参照して、複数の内側ビア電極１２６は、この形態では、平面視において千鳥状に配列されている。複数の内側ビア電極１２６は、平面視において接続配線１２３および端子電極５１の間の領域に絶縁層２０の一部からそれぞれなる複数のＴ字路部を区画している。
【0278】
複数の内側ビア電極１２６は、第１方向Ｘおよび第２方向Ｙに等間隔に一列に配列されていることが好ましい。複数の内側ビア電極１２６は、この形態では、平面視において四角形状にそれぞれ形成されている。複数の内側ビア電極１２６の平面形状は任意であり、円形状や多角形状に形成されていてもよい。また、複数の内側ビア電極１２６は、平面形状に応じて、接続配線１２３に複数のＹ字路部を区画していてもよい。
【0279】
図４８Ｂは、図４５に示す半導体装置２２１を第３形態例に係る内側ビア電極１２６と共に示す拡大図である。図４８Ｂを参照して、複数の内側ビア電極１２６は、この形態では、平面視において一方方向に延びるストライプ状に配列されている。複数の内側ビア電極１２６は、平面視において接続配線１２３および端子電極５１の間の領域に絶縁層２０の一部からなるストライプ部を区画している。
【0280】
複数の内側ビア電極１２６は、具体的には、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。むろん、複数の内側ビア電極１２６は、平面視において第２方向Ｙに延びるストライプ状に形成されていてもよい。複数の内側ビア電極１２６は、等間隔に配列されていることが好ましい。
図４８Ｃは、図４５に示す半導体装置２２１を第４形態例に係る内側ビア電極１２６と共に示す拡大図である。図４８Ｃを参照して、複数の内側ビア電極１２６は、この形態では、平面視において異なる方向に延びる複数のストライプ状に配列されている。複数の内側ビア電極１２６は、平面視において接続配線１２３および端子電極５１の間の領域に絶縁層２０の一部からそれぞれなり、異なる方向に延びる複数のストライプ部を区画している。
図４８Ｃは、図４５に示す半導体装置２２１を第４形態例に係る内側ビア電極１２６と共に示す拡大図である。図４８Ｃを参照して、複数の内側ビア電極１２６は、この形態では、平面視において異なる方向に延びる複数のストライプ状に配列されている。複数の内側ビア電極１２６は、平面視において接続配線１２３および端子電極５１の間の領域に絶縁層２０の一部からそれぞれなり、異なる方向に延びる複数のストライプ部を区画している。
【0281】
複数の内側ビア電極１２６は、平面視において一方方向（第１方向Ｘ）に延びる第１グループＧＡ、および、第１グループＧＡから間隔を空けて一方方向に交差する交差方向（第２方向Ｙ）に延びる第２グループＧＢを含む。第１グループＧＡおよび第２グループＧＢの個数や配置は任意である。複数の内側ビア電極１２６は、等間隔に配列されていることが好ましい。
【0282】
図４８Ｄは、図４５に示す半導体装置２２１を第５形態例に係る内側ビア電極１２６と共に示す拡大図である。図４８Ｄを参照して、内側ビア電極１２６は、この形態では、平面視において格子状に形成されている。内側ビア電極１２６は、平面視において接続配線１２３および端子電極５１の間の領域に、絶縁層２０の一部からそれぞれなり、行列状に配列された複数のセグメント部２２２を区画している。
【0283】
内側ビア電極１２６は、平面視において一方方向（第１方向Ｘ）に延びる第１グループＧＡ、および、第１グループＧＡに交差するように一方方向（第１方向Ｘ）に交差する交差方向（第２方向Ｙ）に延びる第２グループＧＢを含む。複数のセグメント部２２２は、平面視において第１グループＧＡおよび第２グループＧＢによって行列状に区画されている。むろん、内側ビア電極１２６は、平面視において複数のセグメント部２２２が千鳥状に区画されるように格子状に形成されていてもよい。
【0284】
図４８Ｅは、図４５に示す半導体装置２２１を第６形態例に係る内側ビア電極１２６と共に示す拡大図である。図４８Ｅを参照して、複数の内側ビア電極１２６は、この形態では、平面視において端子電極５１の内方部から周縁部に向けて間隔を空けて複数の環状にそれぞれ形成されている。複数の内側ビア電極１２６は、この形態では、平面視において端子電極５１の中央部をそれぞれ取り囲む環状（具体的には四角環状）にそれぞれ形成されている。複数の内側ビア電極１２６は、シールビア電極１３２として機能しているとも見なせる。
【0285】
複数の内側ビア電極１２６は、平面視において接続配線１２３および端子電極５１の間の領域に絶縁層２０の一部からそれぞれなる複数の環状部を区画している。むろん、１つの内側ビア電極１２６が、平面視において螺旋状に形成され、接続配線１２３および端子電極５１の間の領域に絶縁層２０の一部からなる螺旋部を区画していてもよい。
第１～第６形態例に係る内側ビア電極１２６のうちの少なくとも２つの内側ビア電極１２６の特徴が組み合わされた形態を有する内側ビア電極１２６が採用されてもよい。
第１～第６形態例に係る内側ビア電極１２６のうちの少なくとも２つの内側ビア電極１２６の特徴が組み合わされた形態を有する内側ビア電極１２６が採用されてもよい。
【0286】
以上、半導体装置２２１は、半導体チップ２、絶縁層２０、接続配線１２３、端子電極５１、および、複数の内側ビア電極１２６を含む。絶縁層２０は、半導体チップ２の上に形成されている。接続配線１２３は、絶縁層２０内に配置されている。端子電極５１は、接続配線１２３に対向するように絶縁層２０の上に配置されている。複数の内側ビア電極１２６は、接続配線１２３および端子電極５１を電気的に接続するように絶縁層２０内において接続配線１２３および端子電極５１の間に介在している。
【0287】
複数の内側ビア電極１２６は、平面視において端子電極５１の内方部から端子電極５１の周縁部の全周に向けて間隔を空けて配列されている。この構造によれば、複数の内側ビア電極１２６によって端子電極５１の直下の強度を高めることができる。これにより、導線３１２の接続時の応力に起因するクラックが、端子電極５１に生じることを抑制できる。よって、端子電極５１の信頼性を向上できる。
【0288】
半導体装置２２１によれば、端子電極５１およびその周囲の信頼性を向上できる。たとえば、この構造によれば、端子電極５１を起点とするクラックが絶縁層２０に生じることを抑制できる。また、この構造によれば、端子電極５１のクラックを抑制できるので、当該クラックに起因する電気的な影響が端子電極５１の周囲で生じることを抑制できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックを複数の内側ビア電極１２６によって終端させることができる。これにより、平面視において端子電極５１外へのクラックの拡張を抑制できる。
【0289】
複数の内側ビア電極１２６は、接続配線１２３の平面積に占める総面積の割合が５０％以上８０％以下となるように配列されていることが好ましい。複数の内側ビア電極１２６は、端子電極５１の平面積に占める総面積の割合が５０％以上８０％以下となるように配列されていることが好ましい。複数の内側ビア電極１２６は、平面視において行列状、千鳥状、ストライプ状、格子状、同心環状および螺旋状のうちの少なくとも１のパターンで形成されていることが好ましい。複数の内側ビア電極１２６は、端子電極５１の電極面に沿う第１方向Ｘ、および、第１方向Ｘに交差する第２方向Ｙに間隔を空けて配列されていることが好ましい。
【0290】
端子電極５１の全域が、平面視において接続配線１２３に対向していてもよい。端子電極５１は、平面視において接続配線１２３の周縁に取り囲まれた領域内に配置されていてもよい。接続配線１２３は、半導体チップ２から絶縁層２０厚さ方向に第５間隔Ｓ５を空けて配置され、端子電極５１は、接続配線１２３から絶縁層２０の厚さ方向に第５間隔Ｓ５未満の第６間隔Ｓ６（Ｓ６＜Ｓ５）を空けて配置されていることが好ましい（図４６参照）。
【0291】
半導体装置２２１は、回路デバイス１０および多層配線３１を含むことが好ましい。回路デバイス１０は、半導体チップ２に形成されている。多層配線３１は、回路デバイス１０に電気的に接続されるように絶縁層２０の厚さ方向に積層配置された複数の配線３２を含む。この場合、接続配線１２３は、複数の配線３２のうちの少なくとも１つに電気的に接続されていることが好ましい。
【0292】
この構造によれば、端子電極５１を起点とするクラックの発生を抑制しながら、端子電極５１を多層配線３１に電気的に接続できる。また、この構造によれば、クラックの拡張を複数の内側ビア電極１２６によって抑制できるので、端子電極５１が、クラックに起因して多層配線３１と短絡することを抑制できる。端子電極５１は、平面視において多層配線３１（複数の配線３２）から間隔を空けて接続配線１２３の上に配置されていることが好ましい。接続配線１２３は、絶縁層２０のみを挟んで半導体チップ２に対向していてもよい。
【0293】
多層配線３１は、絶縁層２０において回路デバイス１０を被覆する部分に形成されていることが好ましい。接続配線１２３は、絶縁層２０において回路デバイス１０外を被覆する部分に形成されていることが好ましい。この構造において、接続配線１２３および端子電極５１は、半導体チップ２において回路デバイス１０外の領域に対向していることが好ましい。この構造によれば、導線３１２の接続時の応力から回路デバイス１０を保護できる。また、仮に、端子電極５１でクラックが生じたとしても、当該クラックに起因する物理的な影響や電気的な影響が回路デバイス１０で生じることを抑制できる。
【0294】
半導体装置２２１は、外側ダイオード１５（整流器／浮遊整流器）を含むことが好ましい。外側ダイオード１５は、半導体チップ２の表層部において回路デバイス１０外の領域に形成されたアノード領域１６、および、アノード領域１６の表層部に形成されたカソード領域１７を含む。この場合、接続配線１２３は、絶縁層２０において外側ダイオード１５を被覆する部分に形成されていることが好ましい。
【0295】
この構造によれば、外側ダイオード１５は、半導体チップ２（デバイス領域８）に対して逆バイアス接続されている。つまり、外側ダイオード１５は、外側領域９からデバイス領域８に至る電流経路を遮蔽している。この構造によれば、絶縁層２０において端子電極５１および半導体チップ２の間に意図しない電流経路が形成された場合であっても、当該電流経路を外側ダイオード１５によって遮蔽できる。
【0296】
意図しない電流経路には、クラックに起因する不所望な電流経路が含まれてもよい。この構造において、カソード領域１７は、電気的浮遊状態に形成されていることが好ましい。つまり、外側ダイオード１５は、浮遊ダイオードとして形成されていることが好ましい。この構造によれば、電流経路の遮蔽効果を適切に高めることができる。
半導体装置２２１は、異電位配線５３を含んでいてもよい。異電位配線５３は、絶縁層２０内において接続配線１２３近傍に引き回された多層配線３１の一部からなり、近接する端子電極５１とは異なる電位が印加される。この構造によれば、導線３１２の接続時の応力から異電位配線５３を保護できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する物理的な影響や電気的な影響が端子電極５１および異電位配線５３の間で生じることを抑制できる。一例として、クラックに起因して端子電極５１が、異電位配線５３と短絡することを抑制できる。
半導体装置２２１は、異電位配線５３を含んでいてもよい。異電位配線５３は、絶縁層２０内において接続配線１２３近傍に引き回された多層配線３１の一部からなり、近接する端子電極５１とは異なる電位が印加される。この構造によれば、導線３１２の接続時の応力から異電位配線５３を保護できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する物理的な影響や電気的な影響が端子電極５１および異電位配線５３の間で生じることを抑制できる。一例として、クラックに起因して端子電極５１が、異電位配線５３と短絡することを抑制できる。
【0297】
図４９は、図４５に対応し、本発明の第１９実施形態に係る半導体装置２３１を第１形態例に係るシールビア電極１３２と共に示す拡大図である。以下、第１８実施形態に係る半導体装置２２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図４９を参照して、半導体装置２３１は、第１形態例に係る内側ビア電極１２６を含む。むろん、半導体装置２３１は、第１形態例に係る内側ビア電極１２６に代えて、第２～第６形態例に係る内側ビア電極１２６（図４８Ａ～図４８Ｅ参照）のいずれか１つを含んでいてもよい。また、半導体装置２０１は、第１形態例に係る内側ビア電極１２６に代えて、第１～第６形態例に係る内側ビア電極１２６のうちの少なくとも２つの内側ビア電極１２６の特徴が組み合わされた形態を有する内側ビア電極１２６を含んでいてもよい。
図４９を参照して、半導体装置２３１は、第１形態例に係る内側ビア電極１２６を含む。むろん、半導体装置２３１は、第１形態例に係る内側ビア電極１２６に代えて、第２～第６形態例に係る内側ビア電極１２６（図４８Ａ～図４８Ｅ参照）のいずれか１つを含んでいてもよい。また、半導体装置２０１は、第１形態例に係る内側ビア電極１２６に代えて、第１～第６形態例に係る内側ビア電極１２６のうちの少なくとも２つの内側ビア電極１２６の特徴が組み合わされた形態を有する内側ビア電極１２６を含んでいてもよい。
【0298】
半導体装置２３１は、複数の接続領域１２２内にそれぞれ形成されたシールビア電極１３２を含む。図４９では、１つの端子電極５１（第１端子電極５１Ａ）の直下に配置されたシールビア電極１３２が示されている。また、図４９では、シールビア電極１３２がハッチングによって示されている。以下、１つのシールビア電極１３２を例にとって説明する。
【0299】
シールビア電極１３２は、接続配線１２３および端子電極５１に接続されるように絶縁層２０内において接続配線１２３および端子電極５１の周縁部の間に介在し、平面視において端子電極５１の周縁部に沿って延びる帯状に形成されている。つまり、接続配線１２３および端子電極５１は、この形態では、複数の内側ビア電極１２６およびシールビア電極１３２の双方によって電気的に接続されている。シールビア電極１３２は、絶縁層２０内に形成されたビア開口４１に埋設されている。
【0300】
シールビア電極１３２は、平面視において複数の内側ビア電極１２６から間隔を空けて端子電極５１の周縁部に対向するように端子電極５１の内方部から周縁部側に間隔を空けて配置されている。シールビア電極１３２は、平面視において端子電極５１の辺に沿って平行に延びている。シールビア電極１３２は、平面視において接続配線１２３の周縁部および端子電極５１の周縁部の間に介在している。シールビア電極１３２は、この形態では、平面視において端子電極５１の内方部を取り囲む環状（この形態では四角環状）に形成され、複数の内側ビア電極１２６が配列された領域を取り囲んでいる。
【0301】
シールビア電極１３２は、端子電極５１の中央に対して端子電極５１の周縁に近接する領域に配置されていることが好ましい。つまり、シールビア電極１３２は、端子電極５１の中央から端子電極５１の周縁に第５距離Ｄ５を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第５距離Ｄ５未満の第６距離Ｄ６（Ｄ６＜Ｄ５）を空けて配置されてことが好ましい。第５距離Ｄ５および第６距離Ｄ６は、シールビア電極１３２において端子電極５１の内方部側の内縁を基準としている。
【0302】
シールビア電極１３２は、配線ビア電極３３と同様に、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。シールビア電極１３２は、この形態では、配線ビア電極３３と同様にタングステンプラグ電極からなる。
シールビア電極１３２は、図５０Ａ～図５０Ｂに示される種々の形態を採り得る。図５０Ａは、図４９に示す半導体装置２２１を第２形態例に係るシールビア電極１３２と共に示す拡大図である。図５０Ａを参照して、第２形態例では、複数（この形態では２つ）のシールビア電極１３２が形成されている。複数のシールビア電極１３２は、第１シールビア電極１３２Ａおよび第２シールビア電極１３２Ｂを含む。
シールビア電極１３２は、図５０Ａ～図５０Ｂに示される種々の形態を採り得る。図５０Ａは、図４９に示す半導体装置２２１を第２形態例に係るシールビア電極１３２と共に示す拡大図である。図５０Ａを参照して、第２形態例では、複数（この形態では２つ）のシールビア電極１３２が形成されている。複数のシールビア電極１３２は、第１シールビア電極１３２Ａおよび第２シールビア電極１３２Ｂを含む。
【0303】
第１～第２シールビア電極１３２Ａ～１３２Ｂは、平面視において端子電極５１の周縁部に対向するように、端子電極５１の内方部から周縁部側に間隔を空けてこの順に配置されている。第１シールビア電極１３２Ａは、平面視において複数の内側ビア電極１２６から間隔を空けて端子電極５１の周縁に沿って延びるライン状に形成されている。第１シールビア電極１３２Ａは、具体的には、平面視において端子電極５１の内方部を取り囲む環状（この形態では四角環状）に形成され、接続配線１２３において複数の内側ビア電極１２６が形成された領域を取り囲んでいる。
【0304】
第２シールビア電極１３２Ｂは、平面視において端子電極５１の周縁および第１シールビア電極１３２Ａの間に配置され、端子電極５１の周縁に沿って延びるライン状に形成されている。第２シールビア電極１３２Ｂは、具体的には、平面視において第１シールビア電極１３２Ａを取り囲む環状（この形態では四角環状）に形成されている。
第１～第２シールビア電極１３２Ａ～１３２Ｂは、端子電極５１の中央に対して端子電極５１に周縁に近接する領域に配置されていることが好ましい。第１シールビア電極１３２Ａは、端子電極５１の中央から端子電極５１の周縁に第５距離Ｄ５を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第５距離Ｄ５未満の第６距離Ｄ６（Ｄ６＜Ｄ５）を空けて配置されてことが好ましい。第５距離Ｄ５および第６距離Ｄ６は、第１シールビア電極１３２Ａにおいて端子電極５１の内方部側の内縁を基準としている。
第１～第２シールビア電極１３２Ａ～１３２Ｂは、端子電極５１の中央に対して端子電極５１に周縁に近接する領域に配置されていることが好ましい。第１シールビア電極１３２Ａは、端子電極５１の中央から端子電極５１の周縁に第５距離Ｄ５を空けて配置され、端子電極５１の周縁から端子電極５１の中央に第５距離Ｄ５未満の第６距離Ｄ６（Ｄ６＜Ｄ５）を空けて配置されてことが好ましい。第５距離Ｄ５および第６距離Ｄ６は、第１シールビア電極１３２Ａにおいて端子電極５１の内方部側の内縁を基準としている。
【0305】
図５０Ｂは、図４９に示す半導体装置２２１を第３形態例に係るシールビア電極１３２と共に示す拡大図である。図５０Ｂを参照して、第３形態例に係るシールビア電極１３２は、この形態では、端子電極５１の周縁に沿って間隔を空けてライン状に配列された複数（この形態では４個）のセグメント部１３３を含む。
第３形態例に係るシールビア電極１３２は、第１形態例に係るシールビア電極１３２を複数の除去部１３４によって複数のセグメント部１３３に分割した形態を有していると見なせる。この形態では、複数の除去部１３４がシールビア電極１３２の角部（具体的には四隅）に形成され、各セグメント部１３３が端子電極５１の各辺に沿って延びるライン状に形成されている。
第３形態例に係るシールビア電極１３２は、第１形態例に係るシールビア電極１３２を複数の除去部１３４によって複数のセグメント部１３３に分割した形態を有していると見なせる。この形態では、複数の除去部１３４がシールビア電極１３２の角部（具体的には四隅）に形成され、各セグメント部１３３が端子電極５１の各辺に沿って延びるライン状に形成されている。
【0306】
第１～第３形態例に係るシールビア電極１３２のうちの少なくとも２つのシールビア電極１３２の特徴が組み合わされた形態を有するシールビア電極１３２が採用されてもよい。
以上、半導体装置２３１によっても、第１８実施形態に係る半導体装置２２１に対して述べた効果を奏することができる。また、半導体装置２３１は、シールビア電極１３２を含む。シールビア電極１３２は、接続配線１２３および端子電極５１に接続されるように絶縁層２０内において接続配線１２３および端子電極５１の周縁部の間に介在し、平面視において端子電極５１の周縁部に沿って延びる帯状に形成されている。
以上、半導体装置２３１によっても、第１８実施形態に係る半導体装置２２１に対して述べた効果を奏することができる。また、半導体装置２３１は、シールビア電極１３２を含む。シールビア電極１３２は、接続配線１２３および端子電極５１に接続されるように絶縁層２０内において接続配線１２３および端子電極５１の周縁部の間に介在し、平面視において端子電極５１の周縁部に沿って延びる帯状に形成されている。
【0307】
この構造によれば、仮に、端子電極５１を起点とするクラックが生じた場合であっても、シールビア電極１３２によって当該クラックを終端させることができる。これにより、平面視において端子電極５１外へのクラックの拡張を抑制できる。シールビア電極１３２は、平面視において端子電極５１の内方部を取り囲む環状に形成されていることが好ましい。この構造によれば、端子電極５１の全周に亘って、クラックの拡張を抑制できる。
【0308】
図５１は、図４５に対応し、本発明の第２０実施形態に係る半導体装置２４１を第１形態例に係る外側ダミー配線７２と共に示す拡大図である。図５２は、図５１に示すLII-LII線に沿う断面図である。以下、第１８実施形態に係る半導体装置２２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図５１および図５２を参照して、半導体装置２４１は、第１形態例に係る内側ビア電極１２６を含む。むろん、半導体装置２４１は、第１形態例に係る内側ビア電極１２６に代えて、第２～第６形態例に係る内側ビア電極１２６（図４８Ａ～図４８Ｅ参照）のいずれか１つを含んでいてもよい。また、半導体装置２４１は、第１形態例に係る内側ビア電極１２６に代えて、第１～第６形態例に係る内側ビア電極１２６のうちの少なくとも２つの内側ビア電極１２６の特徴が組み合わされた形態を有する内側ビア電極１２６を含んでいてもよい。
図５１および図５２を参照して、半導体装置２４１は、第１形態例に係る内側ビア電極１２６を含む。むろん、半導体装置２４１は、第１形態例に係る内側ビア電極１２６に代えて、第２～第６形態例に係る内側ビア電極１２６（図４８Ａ～図４８Ｅ参照）のいずれか１つを含んでいてもよい。また、半導体装置２４１は、第１形態例に係る内側ビア電極１２６に代えて、第１～第６形態例に係る内側ビア電極１２６のうちの少なくとも２つの内側ビア電極１２６の特徴が組み合わされた形態を有する内側ビア電極１２６を含んでいてもよい。
【0309】
半導体装置２４１は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように複数の接続領域１２２内にそれぞれ配置された複数の外側ダミー配線７２（ダミー配線）を含む。図５１および図５２では、１つの端子電極５１（第１端子電極５１Ａ）の下方に１つの外側ダミー配線７２が配置された形態が示されている。また、図５１では、外側ダミー配線７２がハッチングによって示されている。以下、１つの外側ダミー配線７２を例にとって説明する。
【0310】
外側ダミー配線７２は、平面視において接続配線１２３、端子電極５１および多層配線領域３０（複数の配線３２）から離間して配置され、接続配線１２３、多層配線３１（複数の配線３２）および端子電極５１から電気的に独立している。つまり、外側ダミー配線７２は、複数のデバイス領域８からも電気的に独立している。外側ダミー配線７２は、具体的には、電気的浮遊状態に形成されている。
【0311】
外側ダミー配線７２は、多層配線３１に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、外側ダミー配線７２は、平面視において端子電極５１から多層配線３１側に第３距離Ｄ３を空けて配置され、多層配線３１から端子電極５１側に第３距離Ｄ３を超える第４距離Ｄ４（Ｄ３＜Ｄ４）を空けて配置されてことが好ましい。第３距離Ｄ３および第４距離Ｄ４は、外側ダミー配線７２において多層配線領域３０側の外縁を基準としている。
【0312】
外側ダミー配線７２は、接続領域１２２内において半導体チップ２に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、外側ダミー配線７２は、半導体チップ２から絶縁層２０の厚さ方向に第３間隔Ｓ３を空けて配置され、端子電極５１から絶縁層２０の厚さ方向に第３間隔Ｓ３未満の第４間隔Ｓ４（Ｓ４＜Ｓ３）を空けて配置されてことが好ましい。外側ダミー配線７２は、この形態では、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）の直下に位置する第３層間絶縁膜２２Ｃの上に膜状に形成されている。つまり、外側ダミー配線７２は、接続配線１２３と同一層に配置されている。
【0313】
外側ダミー配線７２は、平面視において複数のデバイス領域８外の領域（外側領域９）に対向している。外側ダミー配線７２は、この形態では、平面視において複数の分離構造１１によって取り囲まれた領域（分離領域１２）に対向している。つまり、外側ダミー配線７２は、平面視において外側ダイオード１５に対向している。外側ダミー配線７２は、平面視において分離構造１１から内方に間隔を空けて分離領域１２に対向していてもよい。
【0314】
外側ダミー配線７２は、この形態では、絶縁層２０の一部のみを挟んで半導体チップ２（外側ダイオード１５）に対向していることが好ましい。つまり、接続領域１２２において外側ダミー配線７２の直下の領域に多層配線３１の一部が形成されていないことが好ましい。
外側ダミー配線７２の直下の領域において、絶縁層２０の厚さ方向に外側ダミー配線７２および半導体チップ２を結ぶ電流経路は、絶縁層２０の一部および外側ダイオード１５によってそれぞれ遮蔽されている。むろん、接続領域１２２において外側ダミー配線７２の直下の領域に多層配線３１の一部が形成されていてもよい。この場合、外側ダイオード１５の直上に多層配線３１の最下の配線３２（第１配線３２Ａ）が形成されていてないことが好ましい。
外側ダミー配線７２の直下の領域において、絶縁層２０の厚さ方向に外側ダミー配線７２および半導体チップ２を結ぶ電流経路は、絶縁層２０の一部および外側ダイオード１５によってそれぞれ遮蔽されている。むろん、接続領域１２２において外側ダミー配線７２の直下の領域に多層配線３１の一部が形成されていてもよい。この場合、外側ダイオード１５の直上に多層配線３１の最下の配線３２（第１配線３２Ａ）が形成されていてないことが好ましい。
【0315】
外側ダミー配線７２は、平面視において接続配線１２３に沿って延びるライン状に形成されている。外側ダミー配線７２は、平面視において少なくとも多層配線領域３０（異電位配線５３）に沿う部分に形成されていることが好ましい。外側ダミー配線７２は、平面視において絶縁主面２１の面方向に沿って複数の内側ビア電極１２６に対向している。外側ダミー配線７２は、平面視において接続配線１２３に複数方向から対向していることが好ましい。
【0316】
外側ダミー配線７２は、具体的には、平面視において引き出し配線１２５から間隔を空けて接続配線１２３を取り囲むように接続配線１２３に沿って延びている。外側ダミー配線７２は、複数の配線３２と同様に、第１主面３側からこの順に積層された第１バリア膜３４、主配線膜３５および第２バリア膜３６を含む。
外側ダミー配線７２は、図５３Ａ～図５３Ｄに示される種々の形態を採り得る。図５３Ａは、図５１に示す半導体装置２４１を第２形態例に係る外側ダミー配線７２と共に示す拡大図である。図５３Ａを参照して、第２形態例では、複数（この形態では２つ）の外側ダミー配線７２が形成されている。複数の外側ダミー配線７２は、第１外側ダミー配線７２Ａおよび第２外側ダミー配線７２Ｂを含む。
外側ダミー配線７２は、図５３Ａ～図５３Ｄに示される種々の形態を採り得る。図５３Ａは、図５１に示す半導体装置２４１を第２形態例に係る外側ダミー配線７２と共に示す拡大図である。図５３Ａを参照して、第２形態例では、複数（この形態では２つ）の外側ダミー配線７２が形成されている。複数の外側ダミー配線７２は、第１外側ダミー配線７２Ａおよび第２外側ダミー配線７２Ｂを含む。
【0317】
第１～第２外側ダミー配線７２Ａ～７２Ｂは、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように複数の接続領域１２２内にそれぞれ配置されている。第１～第２外側ダミー配線７２Ａ～７２Ｂは、平面視において端子電極５１から多層配線領域３０側に向けてこの順に配置されている。
第１外側ダミー配線７２Ａは、この形態では、平面視において端子電極５１に沿って延びるライン状に形成されている。第１外側ダミー配線７２Ａは、具体的には、平面視において引き出し配線１２５から間隔を空けて接続配線１２３を取り囲むように延びている。第２外側ダミー配線７２Ｂは、この形態では、端子電極５１に沿って延びるライン状に形成されている。第２外側ダミー配線７２Ｂは、具体的には、平面視において引き出し配線１２５から間隔を空けて第１外側ダミー配線７２Ａを取り囲むように延びている。
第１外側ダミー配線７２Ａは、この形態では、平面視において端子電極５１に沿って延びるライン状に形成されている。第１外側ダミー配線７２Ａは、具体的には、平面視において引き出し配線１２５から間隔を空けて接続配線１２３を取り囲むように延びている。第２外側ダミー配線７２Ｂは、この形態では、端子電極５１に沿って延びるライン状に形成されている。第２外側ダミー配線７２Ｂは、具体的には、平面視において引き出し配線１２５から間隔を空けて第１外側ダミー配線７２Ａを取り囲むように延びている。
【0318】
第１～第２外側ダミー配線７２Ａ～７２Ｂは、多層配線３１に対して端子電極５１に近接する領域に配置されていることが好ましい。つまり、第２外側ダミー配線７２Ｂは、端子電極５１から多層配線３１側に第３距離Ｄ３を空けて配置され、多層配線３１から端子電極５１側に第３距離Ｄ３を超える第４距離Ｄ４（Ｄ３＜Ｄ４）を空けて配置されてことが好ましい。第３距離Ｄ３および第４距離Ｄ４は、第２外側ダミー配線７２Ｂにおいて多層配線領域３０側の外縁を基準としている。
【0319】
この形態では、第１～第２外側ダミー配線７２Ａ～７２Ｂが、同一層（第３層間絶縁膜２２Ｃ）の上に配置された例について説明した。しかし、第１～第２外側ダミー配線７２Ａ～７２Ｂは、異なる層に配置されていてもよい。たとえば、第１外側ダミー配線７２Ａが第３層間絶縁膜２２Ｃの上に配置される一方で、第２外側ダミー配線７２Ｂが第２層間絶縁膜２２Ｂの上に配置されてもよい。この場合、第２外側ダミー配線７２Ｂは、平面視において端子電極５１（接続配線１２３）を取り囲む環状に形成されていてもよい。
【0320】
また、第１外側ダミー配線７２Ａが第２層間絶縁膜２２Ｂの上に配置される一方で、第２外側ダミー配線７２Ｂが第３層間絶縁膜２２Ｃの上に配置されてもよい。これらの場合においても、第１～第２外側ダミー配線７２Ａ～７２Ｂは、半導体チップ２に対して端子電極５１に近接するように配置されることが好ましい。この場合、第１外側ダミー配線７２Ａは、平面視において端子電極５１（接続配線１２３）を取り囲む環状に形成されていてもよい。
【0321】
図５３Ｂは、図５１に示す半導体装置２４１を第３形態例に係る外側ダミー配線７２と共に示す拡大図である。図５３Ｂを参照して、第３形態例に係る外側ダミー配線７２は、平面視において端子電極５１に沿って間隔を空けてドット状に配列された複数のセグメント部７３を含む。
第３形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。複数のセグメント部７３は、端子電極５１に沿って一列に並んで配列されている。各セグメント部７３は、平面視において四角形状に形成されている。各セグメント部７３の平面形状は任意であり、円形状や多角形状に形成されていてもよい。
第３形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。複数のセグメント部７３は、端子電極５１に沿って一列に並んで配列されている。各セグメント部７３は、平面視において四角形状に形成されている。各セグメント部７３の平面形状は任意であり、円形状や多角形状に形成されていてもよい。
【0322】
図５３Ｃは、図５１に示す半導体装置２４１を第４形態例に係る外側ダミー配線７２と共に示す拡大図である。図５３Ｃを参照して、第４形態例に係る外側ダミー配線７２は、端子電極５１の周縁に沿って間隔を空けてライン状に配列された複数（この形態では５個）のセグメント部７３を含む。
第４形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。この形態では、複数の除去部７４が外側ダミー配線７２の角部（具体的には四隅）に形成され、各セグメント部７３が端子電極５１の各辺に沿って延びるライン状に形成されている。
第４形態例に係る外側ダミー配線７２は、第１形態例に係る外側ダミー配線７２を複数の除去部７４によって複数のセグメント部７３に分割した形態を有していると見なせる。この形態では、複数の除去部７４が外側ダミー配線７２の角部（具体的には四隅）に形成され、各セグメント部７３が端子電極５１の各辺に沿って延びるライン状に形成されている。
【0323】
図５３Ｄは、図５１に示す半導体装置２４１を第５形態例に係る外側ダミー配線７２と共に示す拡大図である。図５３Ｄを参照して、第５形態例に係る外側ダミー配線７２は、平面視において接続配線１２３を取り囲むように、接続配線１２３および引き出し配線１２５のいずれか一方または双方（この形態では引き出し配線１２５）から引き出されている。外側ダミー配線７２は、この形態では、接続配線１２３、端子電極５１および多層配線領域３０に電気的に接続されている。外側ダミー配線７２は、この形態では、平面視において接続配線１２３を取り囲む環状に形成されている。
【0324】
第１～第５形態例に係る外側ダミー配線７２のうちの少なくとも２つの外側ダミー配線７２の特徴が組み合わされた形態を有する外側ダミー配線７２が採用されてもよい。
以上、半導体装置２４１によっても、第１８実施形態に係る半導体装置２２１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２４１は、外側ダミー配線７２（ダミー配線）を含む。外側ダミー配線７２は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように接続領域１２２内に配置されている。
以上、半導体装置２４１によっても、第１８実施形態に係る半導体装置２２１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２４１は、外側ダミー配線７２（ダミー配線）を含む。外側ダミー配線７２は、平面視において少なくとも端子電極５１および多層配線領域３０の間の領域に位置するように接続領域１２２内に配置されている。
【0325】
この構造によれば、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックを外側ダミー配線７２によって終端させることができる。これにより、平面視において接続領域１２２外へのクラックの拡張を抑制できる。つまり、接続領域１２２から多層配線領域３０へのクラックの拡張を外側ダミー配線７２によって抑制できる。
図５４は、図４５に対応し、本発明の第２１実施形態に係る半導体装置２５１を第１形態例に係るシールビア電極１３２および第１形態例に係る外側ダミー配線７２と共に示す拡大図である。以下、第１８実施形態に係る半導体装置２２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図５４は、図４５に対応し、本発明の第２１実施形態に係る半導体装置２５１を第１形態例に係るシールビア電極１３２および第１形態例に係る外側ダミー配線７２と共に示す拡大図である。以下、第１８実施形態に係る半導体装置２２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0326】
図５４を参照して、半導体装置２５１は、第１９実施形態に係るシールビア電極１３２（図４９参照）および第２０実施形態に係る外側ダミー配線７２（図５１参照）を含む。半導体装置２５１は、この形態では、第１形態例に係るシールビア電極１３２および第１形態例に係る外側ダミー配線７２を含む。
むろん、半導体装置２５１は、第１形態例に係るシールビア電極１３２に代えて、第２～第３形態例に係るシールビア電極１３２（図５０Ａ～図５０Ｂ参照）のいずれか１つを含んでいてもよい。また、半導体装置２５１は、第１形態例に係るシールビア電極１３２に代えて、第１～第３形態例に係るシールビア電極１３２のうちの少なくとも２つのシールビア電極１３２の特徴が組み合わされた形態を有するシールビア電極１３２を含んでいてもよい。
むろん、半導体装置２５１は、第１形態例に係るシールビア電極１３２に代えて、第２～第３形態例に係るシールビア電極１３２（図５０Ａ～図５０Ｂ参照）のいずれか１つを含んでいてもよい。また、半導体装置２５１は、第１形態例に係るシールビア電極１３２に代えて、第１～第３形態例に係るシールビア電極１３２のうちの少なくとも２つのシールビア電極１３２の特徴が組み合わされた形態を有するシールビア電極１３２を含んでいてもよい。
【0327】
また、半導体装置２５１は、第１形態例に係る外側ダミー配線７２に代えて、第２～第５形態例に係る外側ダミー配線７２（図５３Ａ～図５３Ｄ参照）のいずれか１つを含んでいてもよい。また、半導体装置２５１は、第１形態例に係る外側ダミー配線７２に代えて、第１～第５形態例に係る外側ダミー配線７２のうちの少なくとも２つの外側ダミー配線７２の特徴が組み合わされた形態を有する外側ダミー配線７２を含んでいてもよい。
【0328】
以上、半導体装置２５１によれば、第１９実施形態に係る半導体装置２３１に対して述べた効果、および、第２０実施形態に係る半導体装置２４１に対して述べた効果を奏することができる。
図５５は、図４７に対応し、本発明の第２２実施形態に係る半導体装置２６１を第１形態例に係る外側ダミー配線７２と共に示す断面図である。以下、第１８実施形態に係る半導体装置２２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図５５は、図４７に対応し、本発明の第２２実施形態に係る半導体装置２６１を第１形態例に係る外側ダミー配線７２と共に示す断面図である。以下、第１８実施形態に係る半導体装置２２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0329】
図５５を参照して、半導体装置２６１は、第１形態例に係る内側ビア電極１２６を含む。むろん、半導体装置２６１は、第１形態例に係る内側ビア電極１２６に代えて、第２～第６形態例に係る内側ビア電極１２６（図４８Ａ～図４８Ｅ参照）のいずれか１つを含んでいてもよい。また、半導体装置２６１は、第１形態例に係る内側ビア電極１２６に代えて、第１～第６形態例に係る内側ビア電極１２６のうちの少なくとも２つの内側ビア電極１２６の特徴が組み合わされた形態を有する内側ビア電極１２６を含んでいてもよい。
【0330】
半導体装置２６１は、第１形態例に係る外側ダミー配線７２に加えて、接続領域１２２内に配置された外側ビア電極１０２を含む。外側ビア電極１０２は、接続領域１２２内に形成されたビア開口４１に埋設されている。外側ビア電極１０２は、接続領域１２２内において外側ダミー配線７２に接続されるように端子電極５１および外側ダミー配線７２の間の厚さ位置に埋設されている。外側ビア電極１０２は、端子電極５１には接続されていない。
【0331】
外側ビア電極１０２は、電気的浮遊状態に形成されていることが好ましい。つまり、外側ビア電極１０２は、外側ダミー配線７２を電気的浮遊状態に固定していることが好ましい。外側ビア電極１０２は、この形態では、平面視において引き出し配線１２５から間隔を空けて外側ダミー配線７２に沿って延びるライン状に形成されている。外側ビア電極１０２は、外側ダミー配線７２は、平面視において少なくとも多層配線領域３０（異電位配線５３）に沿う部分に形成されていることが好ましい。外側ビア電極１０２は、平面視において引き出し配線１２５から間隔を空けて端子電極５１を取り囲むように延びている。
【0332】
具体的な図示は省略されるが、外側ビア電極１０２は、外側ダミー配線７２に沿って間隔を空けてドット状に分離配列された複数のセグメント部を有していてもよい。また、外側ビア電極１０２は、外側ダミー配線７２に沿って間隔を空けてライン状に分離配列された複数のセグメント部を有していてもよい。
外側ビア電極１０２は、配線ビア電極３３と同様に、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。外側ビア電極１０２は、この形態では、配線ビア電極３３と同様にタングステンプラグ電極からなる。最上絶縁膜５４は、この形態では、絶縁層２０の上において外側ビア電極１０２の全域を被覆している。
外側ビア電極１０２は、配線ビア電極３３と同様に、ビア開口４１の内壁側からこの順に積層されたビアバリア膜４２およびビア主電極４３をそれぞれ含む。外側ビア電極１０２は、この形態では、配線ビア電極３３と同様にタングステンプラグ電極からなる。最上絶縁膜５４は、この形態では、絶縁層２０の上において外側ビア電極１０２の全域を被覆している。
【0333】
この形態では、半導体装置２６１が第１形態例に係る外側ダミー配線７２を含む例について説明した。しかし、半導体装置２６１は、第１形態例に係る外側ダミー配線７２に代えて、第２～第５形態例に係る外側ダミー配線７２（図５３Ａ～図５３Ｄ参照）のいずれか１つを含んでいてもよい。これらの場合において、外側ビア電極１０２は、外側ダミー配線７２に沿ってライン状、環状またはドット状に形成されていてもよい。
【0334】
また、半導体装置２６１は、第１形態例に係る外側ダミー配線７２に代えて、第１～第５形態例に係る外側ダミー配線７２のうちの少なくとも２つの外側ダミー配線７２の特徴が組み合わされた形態を有する外側ダミー配線７２を含んでいてもよい。この場合において、外側ビア電極１０２は、外側ダミー配線７２に沿ってライン状、環状またはドット状に形成されていてもよい。
【0335】
以上、半導体装置２６１によっても、第２０実施形態に係る半導体装置２４１に対して述べた効果を奏することができる。また、半導体装置２６１は、外側ダミー配線７２に加えて、接続領域１２２内に配置された外側ビア電極１０２を含む。外側ビア電極１０２は、接続領域１２２内において外側ダミー配線７２に接続されるように端子電極５１および外側ダミー配線７２の間の厚さ位置に埋設されている。この構造によれば、仮に、端子電極５１を起点とするクラックが生じた場合であっても、外側ビア電極１０２によって当該クラックを終端させることができる。むろん、外側ビア電極１０２は、第１１実施形態に係る半導体装置１５１にも適用できる。
【0336】
図５６は、図４６に対応し、本発明の第２３実施形態に係る半導体装置２７１を第１形態例に係る多孔質領域１１２と共に示す断面図である。以下、第１８実施形態に係る半導体装置２２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図５６を参照して、半導体装置２７１は、第１形態例に係る内側ビア電極１２６を含む。むろん、半導体装置２７１は、第１形態例に係る内側ビア電極１２６に代えて、第２～第６形態例に係る内側ビア電極１２６（図４８Ａ～図４８Ｅ参照）のいずれか１つを含んでいてもよい。また、半導体装置２７１は、第１形態例に係る内側ビア電極１２６に代えて、第１～第６形態例に係る内側ビア電極１２６のうちの少なくとも２つの内側ビア電極１２６の特徴が組み合わされた形態を有する内側ビア電極１２６を含んでいてもよい。
図５６を参照して、半導体装置２７１は、第１形態例に係る内側ビア電極１２６を含む。むろん、半導体装置２７１は、第１形態例に係る内側ビア電極１２６に代えて、第２～第６形態例に係る内側ビア電極１２６（図４８Ａ～図４８Ｅ参照）のいずれか１つを含んでいてもよい。また、半導体装置２７１は、第１形態例に係る内側ビア電極１２６に代えて、第１～第６形態例に係る内側ビア電極１２６のうちの少なくとも２つの内側ビア電極１２６の特徴が組み合わされた形態を有する内側ビア電極１２６を含んでいてもよい。
【0337】
半導体装置２７１は、前述の第７実施形態の場合と同様に、絶縁層２０の表層部に形成された多孔質領域１１２を含む。多孔質領域１１２は、絶縁層２０において複数の空孔が導入された領域からなり、この形態では、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）を利用して形成されている。つまり、多孔質領域１１２は、多層配線領域３０の表層部、および、接続領域１２２の表層部に形成されている。
【0338】
複数の空孔は、絶縁層２０の表層部において絶縁層２０の厚さ方向および面方向に間隔を空けて形成されている。つまり、複数の空孔は、最上の層間絶縁膜２２（第４層間絶縁膜２２Ｄ）内において最上の層間絶縁膜２２の厚さ方向および幅方向に間隔を空けて形成されている。複数の空孔は、１ｎｍ以上５００ｎｍ以下の範囲で不揃いのサイズをそれぞれ有している。多孔質領域１１２は、１ｎｍ以上１００ｎｍ以下の範囲に収まる複数の空孔を有していることが好ましい。多孔質領域１１２は、１ｎｍ以上１０ｎｍ以下の範囲に収まる複数の空孔を有していることが特に好ましい。
【0339】
接続配線１２３は、多孔質領域１１２に接するように接続領域１２２内に配置されている。接続配線１２３は、この形態では、第３層間絶縁膜２２Ｃの上に配置され、多孔質領域１１２によって被覆されている。端子電極５１は、接続領域１２２において多孔質領域１１２が形成された部分の上に配置されている。
端子電極５１は、この形態では、接続領域１２２において多孔質領域１１２を挟んで接続配線１２３に対向している。つまり、端子電極５１は、多孔質領域１１２および接続領域１２２を挟んで半導体チップ２に対向している。端子電極５１は、多孔質領域１１２の厚さ未満の厚さを有していることが好ましい。複数の内側ビア電極１２６は、多孔質領域１１２内において接続領域１２２および端子電極５１に接続されている。
端子電極５１は、この形態では、接続領域１２２において多孔質領域１１２を挟んで接続配線１２３に対向している。つまり、端子電極５１は、多孔質領域１１２および接続領域１２２を挟んで半導体チップ２に対向している。端子電極５１は、多孔質領域１１２の厚さ未満の厚さを有していることが好ましい。複数の内側ビア電極１２６は、多孔質領域１１２内において接続領域１２２および端子電極５１に接続されている。
【0340】
多孔質領域１１２は、図５７に示される形態を採り得る。図５７は、図５６に示す半導体装置２７１を第２形態例に係る多孔質領域１１２と共に示す断面図である。第２形態例に係る多孔質領域１１２は、絶縁層２０の厚さ方向の全域に形成されている。つまり、絶縁層２０は、多孔質絶縁層１１３からなる。また、多層配線３１は多孔質絶縁層１１３内に形成され、接続配線１２３は多孔質絶縁層１１３内に形成されている。接続配線１２３は多孔質絶縁層１１３の一部を挟んで半導体チップ２に対向し、端子電極５１は多孔質絶縁層１１３の一部を挟んで接続配線１２３に対向している。
【0341】
以上、半導体装置２７１によっても、半導体装置２２１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２７１は、少なくとも絶縁層２０の表層部に形成された多孔質領域１１２を含む。多孔質領域１１２は、絶縁層２０において複数の空孔が導入された領域からなる。この構造によれば、多孔質領域１１２によって絶縁層２０の表層部における弾性率を低下させることができる。
【0342】
これにより、端子電極５１に対する導線３１２の接続時の応力を多孔質領域１１２によって緩和できる。また、仮に、端子電極５１を起点とするクラックが生じたとしても、当該クラックに起因する衝撃を複数の空孔によって解放（緩和）し、クラックを終端させることができる。これにより、クラックの拡張を抑制できる。第１７実施形態に係る多孔質領域１１２は、第１８実施形態の他、第１９～第２２実施形態にも適用できる。
【0343】
図５８は、図６に対応し、本発明の第２４実施形態に係る半導体装置２８１を示す断面図である。以下、半導体装置２２１等に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体装置２８１は、複数の端子電極５１の上にそれぞれ形成された複数のパッド電極２８２を含む。図５８では、１つの端子電極５１（第１端子電極５１Ａ）の上に形成された１つのパッド電極２８２が示されている。以下、１つのパッド電極２８２を例にとって説明する。パッド電極２８２は、端子電極５１において対応するパッド開口５５から露出する部分の上にそれぞれ形成されている。
半導体装置２８１は、複数の端子電極５１の上にそれぞれ形成された複数のパッド電極２８２を含む。図５８では、１つの端子電極５１（第１端子電極５１Ａ）の上に形成された１つのパッド電極２８２が示されている。以下、１つのパッド電極２８２を例にとって説明する。パッド電極２８２は、端子電極５１において対応するパッド開口５５から露出する部分の上にそれぞれ形成されている。
【0344】
パッド電極２８２は、導線３１２に接続されることによって、導線３１２および端子電極５１を電気的に接続させる。パッド電極２８２は、端子電極５１の面方向に沿って延び、パッド開口５５の壁部に接している。パッド電極２８２は、パッド開口５５を埋め戻し、最上絶縁膜５４の主面から上方に突出している。パッド電極２８２は、この形態では、最上絶縁膜５４の主面にオーバラップしている。
【0345】
パッド電極２８２は、めっき膜からなることが好ましい。パッド電極２８２は、導線３１２対する親和性が端子電極５１よりも高い金属めっき膜からなることが特に好ましい。パッド電極２８２は、貴金属めっき膜からなることが最も好ましい。パッド電極２８２は、この形態では、端子電極５１側からこの順に積層されたＮｉ膜２８３、Ｐｄ膜２８４およびＡｕ膜２８５を含む積層構造を有している。Ｎｉ膜２８３、Ｐｄ膜２８４およびＡｕ膜２８５は、めっき膜からそれぞれなる。
【0346】
Ｎｉ膜２８３は、端子電極５１の面方向に沿って延び、パッド開口５５の壁部に接している。Ｎｉ膜２８３は、パッド開口５５を埋め戻し、最上絶縁膜５４の主面から上方に突出している。Ｎｉ膜２８３は、この形態では、最上絶縁膜５４の主面にオーバラップしている。Ｐｄ膜２８４は、Ｎｉ膜２８３の外面に沿って膜状に形成され、最上絶縁膜５４の主面にオーバラップしている。Ｐｄ膜２８４は、Ｎｉ膜２８３の厚さ未満の厚さを有していることが好ましい。Ａｕ膜２８５は、Ｐｄ膜２８４の外面に沿って膜状に形成され、最上絶縁膜５４の主面にオーバラップしている。Ａｕ膜２８５は、Ｐｄ膜２８４の厚さ未満の厚さを有していることが好ましい。
【0347】
パッド電極２８２は、必ずしもＮｉ膜２８３、Ｐｄ膜２８４およびＡｕ膜２８５の全てを含む必要はなく、Ｎｉ膜２８３、Ｐｄ膜２８４およびＡｕ膜２８５のうちの少なくとも１つを含んでいればよい。
以上、半導体装置２８１によっても半導体装置２２１に対して述べた効果と同様の効果を奏することができる。むろん、パッド電極２８２が形成された構造は、第１実施形態の他、第２～第２３実施形態にも適用できる。
以上、半導体装置２８１によっても半導体装置２２１に対して述べた効果と同様の効果を奏することができる。むろん、パッド電極２８２が形成された構造は、第１実施形態の他、第２～第２３実施形態にも適用できる。
【0348】
本発明の実施形態は、さらに他の形態で実施できる。
前述の各実施形態では、外側ダイオード１５が形成された例について説明した。しかし、前述の各実施形態において、外側ダイオード１５が取り除かれた形態が採用されてもよい。この構造によれば、外側ダイオード１５に係る効果を得ることはできないが、それ以外の効果については前述の各実施形態において述べた効果と同様の効果を奏することができる。
前述の各実施形態では、外側ダイオード１５が形成された例について説明した。しかし、前述の各実施形態において、外側ダイオード１５が取り除かれた形態が採用されてもよい。この構造によれば、外側ダイオード１５に係る効果を得ることはできないが、それ以外の効果については前述の各実施形態において述べた効果と同様の効果を奏することができる。
【0349】
前述の各実施形態では、半導体チップ２がシリコンチップからなる例について説明した。しかし、半導体チップ２は、ワイドバンドギャップ半導体からなる半導体チップからなっていてもよい。ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きいバンドギャップを有する半導体である。ワイドバンドギャップ半導体としては、ＧａＮ（窒化ガリウム）やＳｉＣ（炭化シリコン）が例示される。
【0350】
この明細書では、第１～第２４実施形態について説明したが、第１～第２４実施形態に示された特徴の少なくとも２つが組み合わされた形態を有する半導体装置が採用されてもよい。
以下、この明細書および図面から抽出される特徴の例を示す。以下の［Ａ１］～［Ａ２０］、［Ｂ１］～［Ｂ２０］、［Ｃ１］～［Ｃ２０］、［Ｄ１］～［Ｄ２０］、［Ｅ１］～［Ｅ２０］、および、［Ｆ１］～［Ｆ２０］は、端子電極の信頼性を向上できる半導体装置を提供する。
以下、この明細書および図面から抽出される特徴の例を示す。以下の［Ａ１］～［Ａ２０］、［Ｂ１］～［Ｂ２０］、［Ｃ１］～［Ｃ２０］、［Ｄ１］～［Ｄ２０］、［Ｅ１］～［Ｅ２０］、および、［Ｆ１］～［Ｆ２０］は、端子電極の信頼性を向上できる半導体装置を提供する。
【0351】
［Ａ１］チップ（２）と、前記チップ（２）に形成された回路素子（１０）と、前記回路素子（１０）を被覆するように前記チップ（２）の上に形成された絶縁層（２０）と、前記回路素子（１０）に電気的に接続されるように前記絶縁層（２０）の厚さ方向に積層配置された複数の配線（３２）を有し、前記絶縁層（２０）内に形成された多層配線領域（３０）と、前記絶縁層（２０）の厚さ方向の全域に前記配線（３２）を有さず、前記絶縁層（２０）内において前記多層配線領域（３０）外の領域に形成された絶縁領域（５０）と、前記絶縁領域（５０）を挟んで前記チップ（２）に対向するように前記絶縁層（２０）の上に配置された端子電極（５１）と、を含む、半導体装置。
【0352】
［Ａ２］前記多層配線領域（３０）は、前記絶縁層（２０）において前記回路素子（１０）を被覆する部分に形成され、前記絶縁領域（５０）は、前記絶縁層（２０）において前記回路素子（１０）外を被覆する部分に形成され、前記端子電極（５１）は、前記チップ（２）において前記回路素子（１０）外の領域に対向している、Ａ１に記載の半導体装置。
【0353】
［Ａ３］前記チップ（２）の表層部において前記回路素子（１０）外の領域に形成された陽極領域（１６）、および、前記陽極領域（１６）の表層部に形成された陰極領域（１７）を含む整流器（１５）をさらに含み、前記絶縁領域（５０）は、前記絶縁層（２０）において前記整流器（１５）を被覆する部分に形成され、前記端子電極（５１）は、前記整流器（１５）に対向している、Ａ１またはＡ２に記載の半導体装置。
【0354】
［Ａ４］前記陰極領域（１７）は、電気的に浮遊状態に形成されている、Ａ３に記載の半導体装置。
［Ａ５］前記端子電極（５１）に部分的に対向するように前記絶縁領域（５０）内に配置され、複数の前記配線（３２）から電気的に独立したダミー配線（６２）をさらに含む、Ａ１～Ａ４のいずれか一つに記載の半導体装置。
［Ａ５］前記端子電極（５１）に部分的に対向するように前記絶縁領域（５０）内に配置され、複数の前記配線（３２）から電気的に独立したダミー配線（６２）をさらに含む、Ａ１～Ａ４のいずれか一つに記載の半導体装置。
【0355】
［Ａ６］前記ダミー配線（６２）は、平面視において前記端子電極（５１）の周縁部に沿ってドット状、ライン状、または、環状に形成されている、Ａ５に記載の半導体装置。
［Ａ７］前記ダミー配線（６２）は、電気的に浮遊状態に形成されている、Ａ５またはＡ６に記載の半導体装置。
［Ａ８］前記絶縁領域（５０）において前記端子電極（５１）および前記ダミー配線（６２）の間に介在し、前記端子電極（５１）および前記ダミー配線（６２）を電気的に接続するダミービア電極（９２）をさらに含む、Ａ５～Ａ７のいずれか一つに記載の半導体装置。
［Ａ７］前記ダミー配線（６２）は、電気的に浮遊状態に形成されている、Ａ５またはＡ６に記載の半導体装置。
［Ａ８］前記絶縁領域（５０）において前記端子電極（５１）および前記ダミー配線（６２）の間に介在し、前記端子電極（５１）および前記ダミー配線（６２）を電気的に接続するダミービア電極（９２）をさらに含む、Ａ５～Ａ７のいずれか一つに記載の半導体装置。
【0356】
［Ａ９］平面視において前記端子電極（５１）および前記多層配線領域（３０）の間の領域に位置するように前記絶縁層（２０）内に配置され、複数の前記配線（３２）から電気的に独立した外側ダミー配線（７２）をさらに含む、Ａ１～Ａ８のいずれか一つに記載の半導体装置。
［Ａ１０］前記外側ダミー配線（７２）は、平面視において前記端子電極（５１）に沿ってドット状、ライン状、または、環状に形成されている、Ａ９に記載の半導体装置。
［Ａ１０］前記外側ダミー配線（７２）は、平面視において前記端子電極（５１）に沿ってドット状、ライン状、または、環状に形成されている、Ａ９に記載の半導体装置。
【0357】
［Ａ１１］前記外側ダミー配線（７２）は、電気的に浮遊状態に形成されている、Ａ９またはＡ１０に記載の半導体装置。
［Ａ１２］前記絶縁領域（５０）内において、前記外側ダミー配線（７２）に接続されるように前記端子電極（５１）および前記外側ダミー配線（７２）の間の厚さ位置に埋設された外側ビア電極（１０２）をさらに含む、Ａ９～Ａ１１のいずれか一つに記載の半導体装置。
［Ａ１２］前記絶縁領域（５０）内において、前記外側ダミー配線（７２）に接続されるように前記端子電極（５１）および前記外側ダミー配線（７２）の間の厚さ位置に埋設された外側ビア電極（１０２）をさらに含む、Ａ９～Ａ１１のいずれか一つに記載の半導体装置。
【0358】
［Ａ１３］前記絶縁層（２０）の一部を挟んで前記配線（３２）に対向するように前記端子電極（５１）から前記絶縁層（２０）の上に引き出された引き出し電極（５２）と、前記絶縁層（２０）内において前記引き出し電極（５２）および前記配線（３２）の間に介在し、前記引き出し電極（５２）および前記配線（３２）を電気的に接続するビア電極（３３）と、をさらに含む、Ａ１～Ａ１２のいずれか一つに記載の半導体装置。
【0359】
［Ａ１４］複数の前記端子電極（５１）を含む、Ａ１～Ａ１３のいずれか一つに記載の半導体装置。
［Ａ１５］複数の前記絶縁領域（５０）を含、Ａ１～Ａ１４のいずれか一つに記載の半導体装置。
［Ａ１６］前記絶縁層（２０）において複数の空孔が導入された領域からなり、少なくとも前記絶縁層（２０）の表層部に形成された多孔質領域（１１２、１１３）をさらに含み、前記端子電極（５１）は、前記絶縁層（２０）の前記多孔質領域（１１２、１１３）の上に配置されている、Ａ１～Ａ１５のいずれか一つに記載の半導体装置。
［Ａ１５］複数の前記絶縁領域（５０）を含、Ａ１～Ａ１４のいずれか一つに記載の半導体装置。
［Ａ１６］前記絶縁層（２０）において複数の空孔が導入された領域からなり、少なくとも前記絶縁層（２０）の表層部に形成された多孔質領域（１１２、１１３）をさらに含み、前記端子電極（５１）は、前記絶縁層（２０）の前記多孔質領域（１１２、１１３）の上に配置されている、Ａ１～Ａ１５のいずれか一つに記載の半導体装置。
【0360】
［Ａ１７］前記端子電極（５１）の上に形成されたパッド電極（２８２）をさらに含む、Ａ１～Ａ１６のいずれか一つに記載の半導体装置。
［Ａ１８］チップ（２）と、前記チップ（２）を被覆する絶縁層（２０）と、前記絶縁層（２０）内で多層配線（３１）を形成する複数の配線（３２）と、前記絶縁層（２０）のみを挟んで前記チップ（２）に対向するように、平面視において複数の前記配線（３２）から離間して前記絶縁層（２０）の上に配置された端子電極（５１）と、を含む、半導体装置。
［Ａ１８］チップ（２）と、前記チップ（２）を被覆する絶縁層（２０）と、前記絶縁層（２０）内で多層配線（３１）を形成する複数の配線（３２）と、前記絶縁層（２０）のみを挟んで前記チップ（２）に対向するように、平面視において複数の前記配線（３２）から離間して前記絶縁層（２０）の上に配置された端子電極（５１）と、を含む、半導体装置。
【0361】
［Ａ１９］前記チップ（２）の表層部に形成された陽極領域（１６）、および、前記陽極領域（１６）の表層部に形成された陰極領域（１７）を含む整流器（１５）をさらに含み、前記絶縁層（２０）は、前記整流器（１５）を被覆し、前記端子電極（５１）は、前記絶縁層（２０）のみを挟んで前記整流器（１５）に対向している、Ａ１８に記載の半導体装置。
【0362】
［Ａ２０］前記絶縁層（２０）の一部を挟んで前記配線（３２）に対向するように、前記端子電極（５１）から前記絶縁層（２０）の上に引き出された引き出し電極（５２）と、前記絶縁層（２０）内において前記引き出し電極（５２）および前記配線（３２）の間に介在し、前記引き出し電極（５２）および前記配線（３２）を電気的に接続するビア電極（３３）と、をさらに含む、Ａ１８またはＡ１９に記載の半導体装置。
【0363】
［Ｂ１］チップ（２）と、前記チップ（２）の上に形成された絶縁層（２０）と、前記絶縁層（２０）内に配置された接続配線（１２３）と、前記接続配線（１２３）に形成された複数の貫通孔（１２４）と、前記接続配線（１２３）に対向するように前記絶縁層（２０）の上に配置された端子電極（５１）と、を含む、半導体装置。
［Ｂ２］前記端子電極（５１）は、複数の前記貫通孔（１２４）の全てに対向している、Ｂ１に記載の半導体装置。
［Ｂ２］前記端子電極（５１）は、複数の前記貫通孔（１２４）の全てに対向している、Ｂ１に記載の半導体装置。
【0364】
［Ｂ３］複数の前記貫通孔（１２４）が、前記接続配線（１２３）の内方部に形成されている、Ｂ１またはＢ２に記載の半導体装置。
［Ｂ４］複数の前記貫通孔（１２４）は、平面視において前記接続配線（１２３）の内方部から周縁部の全周に向けて間隔を空けて配列されている、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置。
［Ｂ４］複数の前記貫通孔（１２４）は、平面視において前記接続配線（１２３）の内方部から周縁部の全周に向けて間隔を空けて配列されている、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置。
【0365】
［Ｂ５］複数の前記貫通孔（１２４）は、前記接続配線（１２３）の電極面に沿う第１方向（Ｘ）、および、前記第１方向（Ｘ）に交差する第２方向（Ｙ）に間隔を空けて配列されている、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置。
［Ｂ６］複数の前記貫通孔（１２４）は、前記接続配線（１２３）に複数の十字路部が区画されるように行列状に配列されている、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置。
［Ｂ６］複数の前記貫通孔（１２４）は、前記接続配線（１２３）に複数の十字路部が区画されるように行列状に配列されている、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置。
【0366】
［Ｂ７］複数の前記貫通孔（１２４）は、前記接続配線（１２３）に複数のＴ字路部が区画されるように千鳥状に配列されている、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置。
［Ｂ８］複数の前記貫通孔（１２４）は、前記接続配線（１２３）の周縁によって取り囲まれた領域の平面積に占める総面積の割合が２０％以上８０％以下となるように配列されている、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置。
［Ｂ８］複数の前記貫通孔（１２４）は、前記接続配線（１２３）の周縁によって取り囲まれた領域の平面積に占める総面積の割合が２０％以上８０％以下となるように配列されている、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置。
【0367】
［Ｂ９］前記接続配線（１２３）および前記端子電極（５１）を電気的に接続するように前記絶縁層（２０）内において前記接続配線（１２３）および前記端子電極（５１）の間に介在するビア電極（１２６、１３２）をさらに含む、Ｂ１～Ｂ８のいずれか一つに記載の半導体装置。
［Ｂ１０］前記ビア電極（１２６、１３２）は、平面視において複数の前記貫通孔（１２４）から間隔を空けて前記端子電極（５１）の周縁部に形成されている、Ｂ９に記載の半導体装置。
［Ｂ１０］前記ビア電極（１２６、１３２）は、平面視において複数の前記貫通孔（１２４）から間隔を空けて前記端子電極（５１）の周縁部に形成されている、Ｂ９に記載の半導体装置。
【0368】
［Ｂ１１］複数の前記ビア電極（１２６）が、平面視において前記端子電極（５１）の周縁部に沿って一列に並んで配列されている、Ｂ９またはＢ１０に記載の半導体装置。
［Ｂ１２］前記ビア電極（１３２）は、平面視において前記端子電極（５１）の周縁部に沿って帯状に延びている、Ｂ９またはＢ１０に記載の半導体装置。
［Ｂ１３］前記ビア電極（１３２）は、平面視において複数の前記貫通孔（１２４）を取り囲む環状に形成されている、Ｂ１２に記載の半導体装置。
［Ｂ１２］前記ビア電極（１３２）は、平面視において前記端子電極（５１）の周縁部に沿って帯状に延びている、Ｂ９またはＢ１０に記載の半導体装置。
［Ｂ１３］前記ビア電極（１３２）は、平面視において複数の前記貫通孔（１２４）を取り囲む環状に形成されている、Ｂ１２に記載の半導体装置。
【0369】
［Ｂ１４］前記チップ（２）に形成された回路素子（１０）と、前記回路素子（１０）に電気的に接続されるように前記絶縁層（２０）の厚さ方向に積層配置された複数の配線（３２）と、をさらに含み、前記接続配線（１２３）は、複数の前記配線（３２）のうちの少なくとも１つに電気的に接続されている、Ｂ１～Ｂ１３のいずれか一つに記載の半導体装置。
【0370】
［Ｂ１５］平面視において前記端子電極（５１）および前記配線（３２）の間に位置するように前記絶縁層（２０）内に配置されたダミー配線（７２）をさらに含む、Ｂ１３またはＢ１４に記載の半導体装置。
［Ｂ１６］前記ダミー配線は、平面視において前記端子電極に沿って延びる帯状に形成されている、Ｂ１５に記載の半導体装置。
［Ｂ１６］前記ダミー配線は、平面視において前記端子電極に沿って延びる帯状に形成されている、Ｂ１５に記載の半導体装置。
【0371】
［Ｂ１７］前記接続配線（１２３）は、前記絶縁層（２０）のみを挟んで前記チップ（２）に対向している、Ｂ１～Ｂ１６のいずれか一つに記載の半導体装置。
［Ｂ１８］前記チップ（２）の表層部に形成された陽極領域（１６）、および、前記陽極領域（１６）の表層部に形成された陰極領域（１７）を含む整流器（１５）をさらに含み、前記絶縁層（２０）は、前記整流器（１５）を被覆し、前記接続配線（１２３）は、前記絶縁層（２０）を挟んで前記整流器（１５）に対向している、Ｂ１～Ｂ１７のいずれか一つに記載の半導体装置。
［Ｂ１８］前記チップ（２）の表層部に形成された陽極領域（１６）、および、前記陽極領域（１６）の表層部に形成された陰極領域（１７）を含む整流器（１５）をさらに含み、前記絶縁層（２０）は、前記整流器（１５）を被覆し、前記接続配線（１２３）は、前記絶縁層（２０）を挟んで前記整流器（１５）に対向している、Ｂ１～Ｂ１７のいずれか一つに記載の半導体装置。
【0372】
［Ｂ１９］前記絶縁層（２０）において複数の空孔が導入された領域からなり、少なくとも前記絶縁層（２０）の表層部に形成された多孔質領域（１１２、１１３）をさらに含み、前記接続配線（１２３）は、前記多孔質領域（１１２、１１３）に接するように前記絶縁層（２０）内に配置され、複数の前記貫通孔（１２４）には、前記多孔質領域（１１２、１１３）の一部がそれぞれ充填され、前記端子電極（５１）は、前記多孔質領域（１１２、１１３）を被覆している、Ｂ１～Ｂ１８のいずれか一つに記載の半導体装置。
【0373】
［Ｂ２０］前記端子電極（５１）の上に形成されたパッド電極（２８２）をさらに含む、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置。
［Ｃ１］チップ（２）と、前記チップ（２）の上に形成された絶縁層（２０）と、前記絶縁層（２０）内に配置された接続配線（１２３）と、前記接続配線（１２３）に対向するように前記絶縁層（２０）の上に配置された端子電極（５１）と、前記接続配線（１２３）および前記端子電極（５１）に接続されるように前記絶縁層（２０）内において前記接続配線（１２３）および前記端子電極（５１）の周縁部の間に介在し、平面視において前記端子電極（５１）の周縁部に沿って延びる帯状に形成されたシールビア電極（１３２）と、を含む、半導体装置。
［Ｃ１］チップ（２）と、前記チップ（２）の上に形成された絶縁層（２０）と、前記絶縁層（２０）内に配置された接続配線（１２３）と、前記接続配線（１２３）に対向するように前記絶縁層（２０）の上に配置された端子電極（５１）と、前記接続配線（１２３）および前記端子電極（５１）に接続されるように前記絶縁層（２０）内において前記接続配線（１２３）および前記端子電極（５１）の周縁部の間に介在し、平面視において前記端子電極（５１）の周縁部に沿って延びる帯状に形成されたシールビア電極（１３２）と、を含む、半導体装置。
【0374】
［Ｃ２］前記シールビア電極（１３２）は、平面視において前記端子電極（５１）の内方部を取り囲む環状に形成されている、Ｃ１に記載の半導体装置。
［Ｃ３］前記シールビア電極（１３２）は、前記絶縁層（２０）内において前記接続配線（１２３）および前記端子電極（５１）の間の領域において、前記絶縁層（２０）のみが配置された閉空間を区画している、Ｃ２に記載の半導体装置。
［Ｃ３］前記シールビア電極（１３２）は、前記絶縁層（２０）内において前記接続配線（１２３）および前記端子電極（５１）の間の領域において、前記絶縁層（２０）のみが配置された閉空間を区画している、Ｃ２に記載の半導体装置。
【0375】
［Ｃ４］前記シールビア電極（１３２）は、前記接続配線（１２３）および前記端子電極（５１）を接続する単一の接続部材からなる、Ｃ２またはＣ３に記載の半導体装置。
［Ｃ５］前記シールビア電極（１３２）は、前記接続配線（１２３）および前記端子電極（５１）の間を結ぶ単一の電流経路を形成している、Ｃ２～Ｃ４のいずれか一つに記載の半導体装置。
［Ｃ５］前記シールビア電極（１３２）は、前記接続配線（１２３）および前記端子電極（５１）の間を結ぶ単一の電流経路を形成している、Ｃ２～Ｃ４のいずれか一つに記載の半導体装置。
【0376】
［Ｃ６］前記シールビア電極（１３２）は、前記接続配線（１２３）の周縁部および前記端子電極（５１）の周縁部の間に介在している、Ｃ１～Ｃ５のいずれか一つに記載の半導体装置。
［Ｃ７］前記シールビア電極（１３２）は、前記端子電極（５１）の辺に沿って平行に延びている、Ｃ１～Ｃ６のいずれか一つに記載の半導体装置。
［Ｃ７］前記シールビア電極（１３２）は、前記端子電極（５１）の辺に沿って平行に延びている、Ｃ１～Ｃ６のいずれか一つに記載の半導体装置。
【0377】
［Ｃ８］前記端子電極（５１）は、平面視において前記接続配線（１２３）の周縁に取り囲まれた領域内に配置されている、Ｃ１～Ｃ７のいずれか一つに記載の半導体装置。
［Ｃ９］前記端子電極（５１）の全域が、前記接続配線（１２３）に対向している、Ｃ１～Ｃ８のいずれか一つに記載の半導体装置。
［Ｃ１０］前記接続配線（１２３）は、前記チップ（２）から前記絶縁層（２０）の厚さ方向に第１間隔（Ｓ５）を空けて前記絶縁層（２０）内に配置され、前記端子電極（５１）は、前記接続配線（１２３）から前記絶縁層（２０）の厚さ方向に前記第１間隔（Ｓ５）未満の第２間隔（Ｓ６）を空けて前記絶縁層（２０）の上に配置されている、Ｃ１～Ｃ９のいずれか一つに記載の半導体装置。
［Ｃ９］前記端子電極（５１）の全域が、前記接続配線（１２３）に対向している、Ｃ１～Ｃ８のいずれか一つに記載の半導体装置。
［Ｃ１０］前記接続配線（１２３）は、前記チップ（２）から前記絶縁層（２０）の厚さ方向に第１間隔（Ｓ５）を空けて前記絶縁層（２０）内に配置され、前記端子電極（５１）は、前記接続配線（１２３）から前記絶縁層（２０）の厚さ方向に前記第１間隔（Ｓ５）未満の第２間隔（Ｓ６）を空けて前記絶縁層（２０）の上に配置されている、Ｃ１～Ｃ９のいずれか一つに記載の半導体装置。
【0378】
［Ｃ１１］前記チップ（２）に形成された回路素子（１０）と、前記回路素子（１０）に電気的に接続されるように前記絶縁層（２０）の厚さ方向に積層配置された複数の配線（３２）と、をさらに含み、前記接続配線（１２３）は、複数の前記配線（３２）のうちの少なくとも１つに電気的に接続されている、Ｃ１～Ｃ１０のいずれか一つに記載の半導体装置。
【0379】
［Ｃ１２］前記端子電極（５１）は、平面視において複数の前記配線（３２）から間隔を空けて前記接続配線（１２３）の上に配置されている、Ｃ１１に記載の半導体装置。
［Ｃ１３］平面視において前記端子電極（５１）および前記配線（３２）の間に位置するように前記絶縁層（２０）内に配置されたダミー配線（７２）をさらに含む、Ｃ１１またはＣ１２に記載の半導体装置。
［Ｃ１３］平面視において前記端子電極（５１）および前記配線（３２）の間に位置するように前記絶縁層（２０）内に配置されたダミー配線（７２）をさらに含む、Ｃ１１またはＣ１２に記載の半導体装置。
【0380】
［Ｃ１４］前記ダミー配線は、平面視において前記端子電極に沿って延びる帯状に形成されている、Ｃ１３に記載の半導体装置。
［Ｃ１５］前記接続配線（１２３）は、前記絶縁層（２０）のみを挟んで前記チップ（２）に対向している、Ｃ１～Ｃ１４のいずれか一つに記載の半導体装置。
［Ｃ１６］前記チップ（２）の表層部に形成された陽極領域（１６）、および、前記陽極領域（１６）の表層部に形成された陰極領域（１７）を含む整流器（１５）をさらに含み、前記絶縁層（２０）は、前記整流器（１５）を被覆し、前記接続配線（１２３）は、前記絶縁層（２０）を挟んで前記整流器（１５）に対向している、Ｃ１～Ｃ１５のいずれか一つに記載の半導体装置。
［Ｃ１５］前記接続配線（１２３）は、前記絶縁層（２０）のみを挟んで前記チップ（２）に対向している、Ｃ１～Ｃ１４のいずれか一つに記載の半導体装置。
［Ｃ１６］前記チップ（２）の表層部に形成された陽極領域（１６）、および、前記陽極領域（１６）の表層部に形成された陰極領域（１７）を含む整流器（１５）をさらに含み、前記絶縁層（２０）は、前記整流器（１５）を被覆し、前記接続配線（１２３）は、前記絶縁層（２０）を挟んで前記整流器（１５）に対向している、Ｃ１～Ｃ１５のいずれか一つに記載の半導体装置。
【0381】
［Ｃ１７］前記絶縁層（２０）において複数の空孔が導入された領域からなり、少なくとも前記絶縁層（２０）の表層部に形成された多孔質領域（１１２、１１３）をさらに含み、前記端子電極（５１）は、前記絶縁層（２０）の前記多孔質領域（１１２、１１３）の上に配置され、前記シールビア電極（１３２）は、前記絶縁層（２０）の前記多孔質領域（１１２）に形成されている、Ｃ１～Ｃ１６のいずれか一つに記載の半導体装置。
【0382】
［Ｃ１８］前記シールビア電極（１３２）は、前記接続配線（１２３）とは異なる金属材料からなる、Ｃ１～Ｃ１７のいずれか一つに記載の半導体装置。
［Ｃ１９］前記接続配線（１２３）は、Ａｌ系金属層を含み、前記端子電極（５１）は、Ａｌ系金属層を含み、前記シールビア電極（１３２）は、Ｗ系金属層をそれぞれ含む、Ｃ１～Ｃ１８のいずれか一つに記載の半導体装置。
［Ｃ１９］前記接続配線（１２３）は、Ａｌ系金属層を含み、前記端子電極（５１）は、Ａｌ系金属層を含み、前記シールビア電極（１３２）は、Ｗ系金属層をそれぞれ含む、Ｃ１～Ｃ１８のいずれか一つに記載の半導体装置。
【0383】
［Ｃ２０］前記端子電極（５１）の上に形成されたパッド電極（２８２）をさらに含む、Ｃ１～Ｃ１９のいずれか一つに記載の半導体装置。
［Ｄ１］チップ（２）と、前記チップ（２）の上に形成された絶縁層（２０）と、前記絶縁層（２０）内に配置された接続配線（１２３）と、前記接続配線（１２３）に対向するように前記絶縁層（２０）の上に配置された端子電極（５１）と、前記接続配線（１２３）および前記端子電極（５１）を電気的に接続するように前記絶縁層（２０）内において前記接続配線（１２３）および前記端子電極（５１）の間に介在する第１ビア電極（１２６）と、平面視において前記端子電極（５１）の周囲に配置され、前記絶縁層（２０）内において前記接続配線（１２３）および前記端子電極（５１）の間の厚さ範囲に形成された第２ビア電極（１０２）と、を含む、半導体装置。
［Ｄ１］チップ（２）と、前記チップ（２）の上に形成された絶縁層（２０）と、前記絶縁層（２０）内に配置された接続配線（１２３）と、前記接続配線（１２３）に対向するように前記絶縁層（２０）の上に配置された端子電極（５１）と、前記接続配線（１２３）および前記端子電極（５１）を電気的に接続するように前記絶縁層（２０）内において前記接続配線（１２３）および前記端子電極（５１）の間に介在する第１ビア電極（１２６）と、平面視において前記端子電極（５１）の周囲に配置され、前記絶縁層（２０）内において前記接続配線（１２３）および前記端子電極（５１）の間の厚さ範囲に形成された第２ビア電極（１０２）と、を含む、半導体装置。
【0384】
［Ｄ２］前記接続配線（１２３）に横方向に隣り合うように前記絶縁層（２０）内に配置され、前記接続配線（１２３）とは異なる電位が印加される異電位配線（５３）をさらに含み、前記端子電極（５１）は、平面視において前記異電位配線（５３）から間隔を空けて配置され、前記第２ビア電極（１０２）は、平面視において前記接続配線（１２３）および前記異電位配線（５３）の間の領域に配置されている、Ｄ１に記載の半導体装置。
【0385】
［Ｄ３］前記第２ビア電極（１０２）は、前記異電位配線（５３）が配置された領域から前記接続配線（１２３）が配置された領域を区画するように前記接続配線（１２３）の周囲に配置されている、Ｄ２に記載の半導体装置。
［Ｄ４］前記第２ビア電極（１０２）は、平面視において前記端子電極（５１）に沿ってライン状に延びている、Ｄ１～Ｄ３のいずれか一つに記載の半導体装置。
［Ｄ４］前記第２ビア電極（１０２）は、平面視において前記端子電極（５１）に沿ってライン状に延びている、Ｄ１～Ｄ３のいずれか一つに記載の半導体装置。
【0386】
［Ｄ５］前記第２ビア電極（１０２）は、平面視において前記端子電極（５１）を取り囲む環状に形成されている、Ｄ１～Ｄ４のいずれか一つに記載の半導体装置。
［Ｄ６］複数の前記第１ビア電極（１２６）が、前記接続配線（１２３）および前記端子電極（５１）の間に介在している、Ｄ１～Ｄ５のいずれか一つに記載の半導体装置。
［Ｄ７］複数の前記第１ビア電極（１２６）は、前記接続配線（１２３）および前記端子電極（５１）の周縁部の間に介在し、平面視において前記端子電極（５１）の周縁部に沿って間隔を空けて形成されている、Ｄ６に記載の半導体装置。
［Ｄ６］複数の前記第１ビア電極（１２６）が、前記接続配線（１２３）および前記端子電極（５１）の間に介在している、Ｄ１～Ｄ５のいずれか一つに記載の半導体装置。
［Ｄ７］複数の前記第１ビア電極（１２６）は、前記接続配線（１２３）および前記端子電極（５１）の周縁部の間に介在し、平面視において前記端子電極（５１）の周縁部に沿って間隔を空けて形成されている、Ｄ６に記載の半導体装置。
【0387】
［Ｄ８］複数の前記第１ビア電極（１２６）は、前記端子電極（５１）の内方部から前記端子電極（５１）の周縁部に間隔を空けて形成されている、Ｄ６またはＤ７に記載の半導体装置。
［Ｄ９］前記接続配線（１２３）に形成された複数の貫通孔（１２４）をさらに含む、Ｄ１～Ｄ８のいずれか一つに記載の半導体装置。
［Ｄ９］前記接続配線（１２３）に形成された複数の貫通孔（１２４）をさらに含む、Ｄ１～Ｄ８のいずれか一つに記載の半導体装置。
【0388】
［Ｄ１０］複数の前記貫通孔（１２４）は、平面視において内方部から周縁部の全周に向けて間隔を空けて配列されている、Ｄ９に記載の半導体装置。
［Ｄ１１］前記端子電極（５１）は、平面視において前記接続配線（１２３）の周縁に取り囲まれた領域内に配置されている、Ｄ１～Ｄ１０のいずれか一つに記載の半導体装置。
［Ｄ１１］前記端子電極（５１）は、平面視において前記接続配線（１２３）の周縁に取り囲まれた領域内に配置されている、Ｄ１～Ｄ１０のいずれか一つに記載の半導体装置。
【0389】
［Ｄ１２］前記端子電極（５１）の全域が、前記接続配線（１２３）に対向している、Ｄ１～Ｄ１１のいずれか一つに記載の半導体装置。
［Ｄ１３］前記接続配線（１２３）は、前記チップ（２）から前記絶縁層（２０）の厚さ方向に第１間隔（Ｓ５）を空けて前記絶縁層（２０）内に配置され、前記端子電極（５１）は、前記接続配線（１２３）から前記絶縁層（２０）の厚さ方向に前記第１間隔（Ｓ５）未満の第２間隔（Ｓ６）を空けて前記絶縁層（２０）の上に配置されている、Ｄ１～Ｄ１２のいずれか一つに記載の半導体装置。
［Ｄ１３］前記接続配線（１２３）は、前記チップ（２）から前記絶縁層（２０）の厚さ方向に第１間隔（Ｓ５）を空けて前記絶縁層（２０）内に配置され、前記端子電極（５１）は、前記接続配線（１２３）から前記絶縁層（２０）の厚さ方向に前記第１間隔（Ｓ５）未満の第２間隔（Ｓ６）を空けて前記絶縁層（２０）の上に配置されている、Ｄ１～Ｄ１２のいずれか一つに記載の半導体装置。
【0390】
［Ｄ１４］前記接続配線（１２３）は、前記絶縁層（２０）のみを挟んで前記チップ（２）に対向している、Ｄ１～Ｄ１３のいずれか一つに記載の半導体装置。
［Ｄ１５］前記チップ（２）の表層部に形成された陽極領域（１６）、および、前記陽極領域（１６）の表層部に形成された陰極領域（１７）を含む整流器（１５）をさらに含み、前記絶縁層（２０）は、前記整流器（１５）を被覆し、前記接続配線（１２３）は、前記絶縁層（２０）を挟んで前記整流器（１５）に対向している、Ｄ１～Ｄ１４のいずれか一つに記載の半導体装置。
［Ｄ１５］前記チップ（２）の表層部に形成された陽極領域（１６）、および、前記陽極領域（１６）の表層部に形成された陰極領域（１７）を含む整流器（１５）をさらに含み、前記絶縁層（２０）は、前記整流器（１５）を被覆し、前記接続配線（１２３）は、前記絶縁層（２０）を挟んで前記整流器（１５）に対向している、Ｄ１～Ｄ１４のいずれか一つに記載の半導体装置。
【0391】
［Ｄ１６］前記絶縁層（２０）において複数の空孔が導入された領域からなり、少なくとも前記絶縁層（２０）の表層部に形成された多孔質領域（１１２）をさらに含み、前記端子電極（５１）は、前記絶縁層（２０）の前記多孔質領域（１１２）の上に配置されている、Ｄ１～Ｄ１５のいずれか一つに記載の半導体装置。
［Ｄ１７］複数の前記第１ビア電極（１２６）は、前記接続配線（１２３）とは異なる金属材料からそれぞれなる、Ｄ１～Ｄ１６のいずれか一つに記載の半導体装置。
［Ｄ１７］複数の前記第１ビア電極（１２６）は、前記接続配線（１２３）とは異なる金属材料からそれぞれなる、Ｄ１～Ｄ１６のいずれか一つに記載の半導体装置。
【0392】
［Ｄ１８］前記接続配線（１２３）は、Ａｌ系金属層を含み、前記端子電極（５１）は、Ａｌ系金属層を含み、複数の前記第１ビア電極（１２６）は、Ｗ系金属層をそれぞれ含む、Ｄ１～Ｄ１７のいずれか一つに記載の半導体装置。
［Ｄ１９］前記端子電極（５１）の上に形成されたパッド電極（２８２）をさらに含む、Ｄ１～Ｄ１８のいずれか一つに記載の半導体装置。
［Ｄ１９］前記端子電極（５１）の上に形成されたパッド電極（２８２）をさらに含む、Ｄ１～Ｄ１８のいずれか一つに記載の半導体装置。
【0393】
［Ｄ２０］前記パッド電極（２８２）は、めっき膜を含む、Ｄ１９に記載の半導体装置。
［Ｅ１］チップ（２）と、前記チップ（２）を被覆する絶縁層（２０）と、前記絶縁層（２０）において複数の空孔が導入された領域からなり、少なくとも前記絶縁層（２０）の表層部に形成された多孔質領域（１１２、１１３）と、前記多孔質領域（１１２、１１３）を被覆するように前記絶縁層（２０）の上に配置された端子電極（５１）と、を含む、半導体装置。
［Ｅ１］チップ（２）と、前記チップ（２）を被覆する絶縁層（２０）と、前記絶縁層（２０）において複数の空孔が導入された領域からなり、少なくとも前記絶縁層（２０）の表層部に形成された多孔質領域（１１２、１１３）と、前記多孔質領域（１１２、１１３）を被覆するように前記絶縁層（２０）の上に配置された端子電極（５１）と、を含む、半導体装置。
【0394】
［Ｅ２］前記チップ（２）の表層部に形成された陽極領域（１６）、および、前記陽極領域（１６）の表層部に電気的に浮遊状態に形成された陰極領域（１７）を含む浮遊整流器（１５）をさらに含み、前記絶縁層（２０）は、前記浮遊整流器（１５）を被覆し、前記端子電極（５１）は、前記絶縁層（２０）を挟んで前記浮遊整流器（１５）に対向している、Ｅ１に記載の半導体装置。
【0395】
［Ｅ３］前記端子電極（５１）は、前記絶縁層（２０）の厚さ未満の厚さを有している、Ｅ１またはＥ２に記載の半導体装置。
［Ｅ４］前記端子電極（５１）は、前記多孔質領域（１１２、１１３）の厚さ未満の厚さを有している、Ｅ１～Ｅ３のいずれか一つに記載の半導体装置。
［Ｅ５］前記絶縁層（２０）の厚さ方向の全域に前記多孔質領域（１１２、１１３）が形成されている、Ｅ１～Ｅ４のいずれか一つに記載の半導体装置。
［Ｅ４］前記端子電極（５１）は、前記多孔質領域（１１２、１１３）の厚さ未満の厚さを有している、Ｅ１～Ｅ３のいずれか一つに記載の半導体装置。
［Ｅ５］前記絶縁層（２０）の厚さ方向の全域に前記多孔質領域（１１２、１１３）が形成されている、Ｅ１～Ｅ４のいずれか一つに記載の半導体装置。
【0396】
［Ｅ６］前記多孔質領域（１１２、１１３）は、前記絶縁層（２０）において１ｎｍ以上１００ｎｍ以下のサイズをそれぞれ有する複数の前記空孔が導入された領域からなる、Ｅ１～Ｅ５のいずれか一つに記載の半導体装置。
［Ｅ７］前記チップ（２）に形成された回路素子（１０）と、前記多孔質領域（１１２、１１３）に接するように前記絶縁層（２０）内に配置され、前記回路素子（１０）に電気的に接続された接続配線（１２３）と、前記多孔質領域（１１２、１１３）を挟んで前記接続配線（１２３）に対向するように前記絶縁層（２０）の上に配置された前記端子電極（５１）と、前記接続配線（１２３）および前記端子電極（５１）を電気的に接続するように前記多孔質領域（１１２、１１３）内において前記接続配線（１２３）および前記端子電極（５１）の間に介在する複数のビア電極（１２６）と、をさらに含む、Ｅ１～Ｅ６のいずれか一つに記載の半導体装置。
［Ｅ７］前記チップ（２）に形成された回路素子（１０）と、前記多孔質領域（１１２、１１３）に接するように前記絶縁層（２０）内に配置され、前記回路素子（１０）に電気的に接続された接続配線（１２３）と、前記多孔質領域（１１２、１１３）を挟んで前記接続配線（１２３）に対向するように前記絶縁層（２０）の上に配置された前記端子電極（５１）と、前記接続配線（１２３）および前記端子電極（５１）を電気的に接続するように前記多孔質領域（１１２、１１３）内において前記接続配線（１２３）および前記端子電極（５１）の間に介在する複数のビア電極（１２６）と、をさらに含む、Ｅ１～Ｅ６のいずれか一つに記載の半導体装置。
【0397】
［Ｅ８］複数の前記ビア電極（１２６）は、前記端子電極（５１）の平面積に占める総面積の割合が５０％以上８０％以下となるように配列されている、Ｅ７に記載の半導体装置。
［Ｅ９］複数の前記ビア電極（１２６）は、平面視において前記端子電極（５１）の内方部から前記端子電極（５１）の周縁部の全周に向けて間隔を空けて配列されている、Ｅ７またはＥ８に記載の半導体装置。
［Ｅ９］複数の前記ビア電極（１２６）は、平面視において前記端子電極（５１）の内方部から前記端子電極（５１）の周縁部の全周に向けて間隔を空けて配列されている、Ｅ７またはＥ８に記載の半導体装置。
【0398】
［Ｅ１０］前記チップ（２）に形成された回路素子（１０）と、前記多孔質領域（１１２、１１３）に接するように前記絶縁層（２０）内に配置され、前記回路素子（１０）に電気的に接続された接続配線（１２３）と、前記多孔質領域（１１２、１１３）を挟んで前記接続配線（１２３）に対向するように前記絶縁層（２０）の上に配置された前記端子電極（５１）と、前記接続配線（１２３）に形成され、前記多孔質領域（１１２、１１３）の一部がそれぞれ埋め込まれた複数の貫通孔（１２４）と、前記多孔質領域（１１２、１１３）を挟んで前記接続配線（１２３）に対向するように前記絶縁層（２０）の上に配置された前記端子電極（５１）と、前記接続配線（１２３）および前記端子電極（５１）を電気的に接続するように前記多孔質領域（１１２、１１３）内において前記接続配線（１２３）および前記端子電極（５１）の間に介在するビア電極（１２６）と、をさらに含む、Ｅ１～Ｅ６のいずれか一つに記載の半導体装置。
【0399】
［Ｅ１１］複数の前記貫通孔（１２４）が、前記接続配線（１２３）の内方部に形成されており、前記ビア電極（１２６）が、平面視において複数の前記貫通孔（１２４）から間隔を空けて前記端子電極（５１）の周縁部に形成されている、Ｅ１０に記載の半導体装置。
［Ｅ１２］複数の前記貫通孔（１２４）は、平面視において内方部から周縁部の全周に向けて間隔を空けて配列されている、Ｅ１０またはＥ１１に記載の半導体装置。
［Ｅ１２］複数の前記貫通孔（１２４）は、平面視において内方部から周縁部の全周に向けて間隔を空けて配列されている、Ｅ１０またはＥ１１に記載の半導体装置。
【0400】
［Ｅ１３］前記チップ（２）に形成された回路素子（１０）と、前記多孔質領域（１１２、１１３）に接するように前記絶縁層（２０）内に配置され、前記回路素子（１０）に電気的に接続された接続配線（１２３）と、前記多孔質領域（１１２、１１３）を挟んで前記接続配線（１２３）に対向するように前記絶縁層（２０）の上に配置された前記端子電極（５１）と、前記接続配線（１２３）および前記端子電極（５１）を電気的に接続するように前記多孔質領域（１１２、１１３）内において前記接続配線（１２３）および前記端子電極（５１）の周縁部の間に介在し、平面視において前記端子電極（５１）の周縁部に沿ってライン状に延びる第２ビア電極（１３２）と、を含む、Ｅ１～Ｅ６のいずれか一つに記載の半導体装置。
【0401】
［Ｅ１４］前記第２ビア電極（１３２）は、前記接続配線（１２３）および前記端子電極（５１）の間を結ぶ単一の電流経路を形成している、Ｅ１３に記載の半導体装置。
［Ｅ１５］前記第２ビア電極（１３２）は、前記多孔質領域（１１２、１１３）内において前記接続配線（１２３）および前記端子電極（５１）の間の領域において、前記多孔質領域（１１２、１１３）のみが配置された閉空間を区画している、Ｅ１３またはＥ１４に記載の半導体装置。
［Ｅ１５］前記第２ビア電極（１３２）は、前記多孔質領域（１１２、１１３）内において前記接続配線（１２３）および前記端子電極（５１）の間の領域において、前記多孔質領域（１１２、１１３）のみが配置された閉空間を区画している、Ｅ１３またはＥ１４に記載の半導体装置。
【0402】
［Ｅ１６］前記チップ（２）に形成された回路素子（１０）と、前記多孔質領域（１１２、１１３）に接するように前記絶縁層（２０）内に配置され、前記回路素子（１０）に電気的に接続された接続配線（１２３）と、前記多孔質領域（１１２、１１３）を挟んで前記接続配線（１２３）に対向するように前記絶縁層（２０）の上に配置された前記端子電極（５１）と、前記接続配線（１２３）および前記端子電極（５１）を電気的に接続するように前記多孔質領域（１１２、１１３）内において前記接続配線（１２３）および前記端子電極（５１）の間に介在するビア電極（１２６）と、平面視において前記端子電極（５１）の周囲に配置され、前記多孔質領域（１１２、１１３）内において前記接続配線（１２３）および前記端子電極（５１）の間の厚さ範囲に形成された外側ビア電極（１０２）と、をさらに含む、Ｅ１～Ｅ６のいずれか一つに記載の半導体装置。
【0403】
［Ｅ１７］前記接続配線（１２３）に横方向に隣り合うように前記絶縁層（２０）内に配置され、前記接続配線（１２３）とは異なる電位が印加される異電位配線（５３）をさらに含み、前記端子電極（５１）は、平面視において前記異電位配線（５３）から間隔を空けて配置され、前記外側ビア電極（１０２）は、平面視において前記接続配線（１２３）および前記異電位配線（５３）の間の領域に配置されている、Ｅ１６に記載の半導体装置。
【0404】
［Ｅ１８］前記外側ビア電極（１０２）は、平面視において前記端子電極（５１）に沿ってライン状に延びている、Ｅ１６またはＥ１７に記載の半導体装置。
［Ｅ１９］前記チップ（２）に形成された回路素子（１０）と、前記回路素子（１０）に電気的に接続されるように前記絶縁層（２０）の厚さ方向に積層配置された複数の配線（３２）を有し、前記絶縁層（２０）内に形成された多層配線領域（３０）と、前記絶縁層（２０）の厚さ方向の全域に前記配線（３２）を有さず、前記絶縁層（２０）内において前記多層配線領域（３０）外の領域に形成され、少なくとも表層部において前記多孔質領域（１１２、１１３）を有する絶縁領域（５０）と、をさらに含み、前記端子電極（５１）は、前記絶縁領域（５０）を挟んで前記チップ（２）に対向するように、平面視において前記多層配線領域（３０）から離間して前記多孔質領域（１１２、１１３）の上に配置された前記端子電極（５１）と、を含む、Ｅ１～Ｅ６のいずれか一つに記載の半導体装置。
［Ｅ１９］前記チップ（２）に形成された回路素子（１０）と、前記回路素子（１０）に電気的に接続されるように前記絶縁層（２０）の厚さ方向に積層配置された複数の配線（３２）を有し、前記絶縁層（２０）内に形成された多層配線領域（３０）と、前記絶縁層（２０）の厚さ方向の全域に前記配線（３２）を有さず、前記絶縁層（２０）内において前記多層配線領域（３０）外の領域に形成され、少なくとも表層部において前記多孔質領域（１１２、１１３）を有する絶縁領域（５０）と、をさらに含み、前記端子電極（５１）は、前記絶縁領域（５０）を挟んで前記チップ（２）に対向するように、平面視において前記多層配線領域（３０）から離間して前記多孔質領域（１１２、１１３）の上に配置された前記端子電極（５１）と、を含む、Ｅ１～Ｅ６のいずれか一つに記載の半導体装置。
【0405】
［Ｅ２０］前記端子電極（５１）に部分的に対向するように前記絶縁領域（５０）内に配置され、複数の前記配線（３２）から電気的に独立したダミー配線（６２）をさらに含む、Ｅ１９に記載の半導体装置。
［Ｆ１］チップ（２）と、前記チップ（２）の上に形成された絶縁層（２０）と、前記絶縁層（２０）内に配置された接続配線（１２３）と、前記接続配線（１２３）に対向するように前記絶縁層（２０）の上に配置された端子電極（５１）と、前記接続配線（１２３）および前記端子電極（５１）を電気的に接続するように前記絶縁層（２０）内において前記接続配線（１２３）および前記端子電極（５１）の間に介在し、平面視において前記端子電極（５１）の内方部から前記端子電極（５１）の周縁部の全周に向けて間隔を空けて配列された複数のビア電極（１２６）と、を含む、半導体装置。
［Ｆ１］チップ（２）と、前記チップ（２）の上に形成された絶縁層（２０）と、前記絶縁層（２０）内に配置された接続配線（１２３）と、前記接続配線（１２３）に対向するように前記絶縁層（２０）の上に配置された端子電極（５１）と、前記接続配線（１２３）および前記端子電極（５１）を電気的に接続するように前記絶縁層（２０）内において前記接続配線（１２３）および前記端子電極（５１）の間に介在し、平面視において前記端子電極（５１）の内方部から前記端子電極（５１）の周縁部の全周に向けて間隔を空けて配列された複数のビア電極（１２６）と、を含む、半導体装置。
【0406】
［Ｆ２］複数の前記ビア電極（１２６）は、前記端子電極（５１）の平面積に占める総面積の割合が５０％以上８０％以下となるように配列されている、Ｆ１に記載の半導体装置。
［Ｆ３］複数の前記ビア電極（１２６）は、前記端子電極（５１）の電極面に沿う第１方向（Ｘ）、および、前記第１方向（Ｘ）に交差する第２方向（Ｙ）に間隔を空けて配列されている、Ｆ１またはＦ２に記載の半導体装置。
［Ｆ３］複数の前記ビア電極（１２６）は、前記端子電極（５１）の電極面に沿う第１方向（Ｘ）、および、前記第１方向（Ｘ）に交差する第２方向（Ｙ）に間隔を空けて配列されている、Ｆ１またはＦ２に記載の半導体装置。
【0407】
［Ｆ４］複数の前記ビア電極（１２６）は、前記接続配線（１２３）および前記端子電極（５１）の間において前記絶縁層（２０）の一部からそれぞれなる複数の十字路部を区画するように行列状に配列されている、Ｆ１～Ｆ３のいずれか一つに記載の半導体装置。
［Ｆ５］複数の前記ビア電極（１２６）は、前記接続配線（１２３）および前記端子電極（５１）の間において前記絶縁層（２０）の一部からそれぞれなる複数のＴ字路部を区画するように千鳥状に配列されている、Ｆ１～Ｆ４のいずれか一つに記載の半導体装置。
［Ｆ５］複数の前記ビア電極（１２６）は、前記接続配線（１２３）および前記端子電極（５１）の間において前記絶縁層（２０）の一部からそれぞれなる複数のＴ字路部を区画するように千鳥状に配列されている、Ｆ１～Ｆ４のいずれか一つに記載の半導体装置。
【0408】
［Ｆ６］前記端子電極（５１）の全域が、前記接続配線（１２３）に対向している、Ｆ１～Ｆ５のいずれか一つに記載の半導体装置。
［Ｆ７］前記端子電極（５１）は、平面視において前記接続配線（１２３）の周縁に取り囲まれた領域内に配置されている、Ｆ１～Ｆ６のいずれか一つに記載の半導体装置。
［Ｆ８］前記接続配線（１２３）は、前記チップ（２）から前記絶縁層（２０）の厚さ方向に第１間隔（Ｓ５）を空けて前記絶縁層（２０）内に配置され、前記端子電極（５１）は、前記接続配線（１２３）から前記絶縁層（２０）の厚さ方向に前記第１間隔（Ｓ５）未満の第２間隔（Ｓ６）を空けて前記絶縁層（２０）の上に配置されている、Ｆ１～Ｆ７のいずれか一つに記載の半導体装置。
［Ｆ７］前記端子電極（５１）は、平面視において前記接続配線（１２３）の周縁に取り囲まれた領域内に配置されている、Ｆ１～Ｆ６のいずれか一つに記載の半導体装置。
［Ｆ８］前記接続配線（１２３）は、前記チップ（２）から前記絶縁層（２０）の厚さ方向に第１間隔（Ｓ５）を空けて前記絶縁層（２０）内に配置され、前記端子電極（５１）は、前記接続配線（１２３）から前記絶縁層（２０）の厚さ方向に前記第１間隔（Ｓ５）未満の第２間隔（Ｓ６）を空けて前記絶縁層（２０）の上に配置されている、Ｆ１～Ｆ７のいずれか一つに記載の半導体装置。
【0409】
［Ｆ９］前記チップ（２）に形成された回路素子（１０）と、前記回路素子（１０）に電気的に接続されるように前記絶縁層（２０）の厚さ方向に積層配置された複数の配線（３２）と、をさらに含み、前記接続配線（１２３）は、複数の前記配線（３２）のうちの少なくとも１つに電気的に接続されている、Ｆ１～Ｆ８のいずれか一つに記載の半導体装置。
【0410】
［Ｆ１０］前記端子電極（５１）は、平面視において複数の前記配線（３２）から間隔を空けて前記接続配線（１２３）の上に配置されている、Ｆ９に記載の半導体装置。
［Ｆ１１］前記接続配線（１２３）は、前記絶縁層（２０）のみを挟んで前記チップ（２）に対向している、Ｆ１～Ｆ１０のいずれか一つに記載の半導体装置。
［Ｆ１２］前記接続配線（１２３）および前記端子電極（５１）を電気的に接続するように前記絶縁層（２０）において前記接続配線（１２３）および前記端子電極（５１）の間に介在し、平面視において前記端子電極（５１）の周縁部に沿って延びるライン状に形成されたシールビア電極（１３２）をさらに含む、Ｆ１～Ｆ１１のいずれか一つに記載の半導体装置。
［Ｆ１１］前記接続配線（１２３）は、前記絶縁層（２０）のみを挟んで前記チップ（２）に対向している、Ｆ１～Ｆ１０のいずれか一つに記載の半導体装置。
［Ｆ１２］前記接続配線（１２３）および前記端子電極（５１）を電気的に接続するように前記絶縁層（２０）において前記接続配線（１２３）および前記端子電極（５１）の間に介在し、平面視において前記端子電極（５１）の周縁部に沿って延びるライン状に形成されたシールビア電極（１３２）をさらに含む、Ｆ１～Ｆ１１のいずれか一つに記載の半導体装置。
【0411】
［Ｆ１３］前記シールビア電極（１３２）は、平面視において複数の前記ビア電極（１２６）が形成された領域を取り囲む環状に形成されている、Ｆ１２に記載の半導体装置。
［Ｆ１４］前記絶縁層（２０）内において前記接続配線（１２３）および前記端子電極（５１）の間の厚さ範囲に形成され、平面視において前記端子電極（５１）に沿って延びるライン状に形成された外側シールビア電極（１０２）をさらに含む、Ｆ１～Ｆ１３のいずれか一つに記載の半導体装置。
［Ｆ１４］前記絶縁層（２０）内において前記接続配線（１２３）および前記端子電極（５１）の間の厚さ範囲に形成され、平面視において前記端子電極（５１）に沿って延びるライン状に形成された外側シールビア電極（１０２）をさらに含む、Ｆ１～Ｆ１３のいずれか一つに記載の半導体装置。
【0412】
［Ｆ１５］前記外側シールビア電極（１０２）は、平面視において前記端子電極（５１）を取り囲む環状に形成されている、Ｆ１４に記載の半導体装置。
［Ｆ１６］前記チップ（２）の表層部に形成された陽極領域（１６）、および、前記陽極領域（１６）の表層部に形成された陰極領域（１７）を含む整流器（１５）をさらに含み、前記絶縁層（２０）は、前記整流器（１５）を被覆し、前記接続配線（１２３）は、前記絶縁層（２０）を挟んで前記整流器（１５）に対向している、Ｆ１～Ｆ１５のいずれか一つに記載の半導体装置。
［Ｆ１６］前記チップ（２）の表層部に形成された陽極領域（１６）、および、前記陽極領域（１６）の表層部に形成された陰極領域（１７）を含む整流器（１５）をさらに含み、前記絶縁層（２０）は、前記整流器（１５）を被覆し、前記接続配線（１２３）は、前記絶縁層（２０）を挟んで前記整流器（１５）に対向している、Ｆ１～Ｆ１５のいずれか一つに記載の半導体装置。
【0413】
［Ｆ１７］前記絶縁層（２０）において複数の空孔が導入された領域からなり、少なくとも前記絶縁層（２０）の表層部に形成された多孔質領域（１１２、１１３）をさらに含み、前記端子電極（５１）は、前記絶縁層（２０）の前記多孔質領域（１１２、１１３）の上に配置され、複数の前記ビア電極（１２６）は、前記絶縁層（２０）の前記多孔質領域（１１２、１１３）に形成されている、Ｆ１～Ｆ１６のいずれか一つに記載の半導体装置。
【0414】
［Ｆ１８］複数の前記ビア電極（１２６）は、前記接続配線（１２３）とは異なる金属材料からそれぞれなる、Ｆ１～Ｆ１７のいずれか一つに記載の半導体装置。
［Ｆ１９］前記接続配線（１２３）は、Ａｌ系金属層を含み、前記端子電極（５１）は、Ａｌ系金属層を含み、複数の前記ビア電極（１２６）は、Ｗ系金属層をそれぞれ含む、Ｆ１～Ｆ１８のいずれか一つに記載の半導体装置。
［Ｆ１９］前記接続配線（１２３）は、Ａｌ系金属層を含み、前記端子電極（５１）は、Ａｌ系金属層を含み、複数の前記ビア電極（１２６）は、Ｗ系金属層をそれぞれ含む、Ｆ１～Ｆ１８のいずれか一つに記載の半導体装置。
【0415】
［Ｆ２０］前記端子電極（５１）の上に形成されたパッド電極（２８２）をさらに含む、Ｆ１～Ｆ１９のいずれか一つに記載の半導体装置。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
【符号の説明】
【0416】
１ 半導体装置
２ 半導体チップ
１０ 回路デバイス
１５ 整流器
１６ 陽極領域
１７ 陰極領域
２０ 絶縁層
３０ 多層配線領域
３１ 多層配線
３２ 配線
３３ ビア電極
５０ 絶縁領域
５１ 端子電極
５２ 引き出し電極
６１ 半導体装置
６２ ダミー配線
７１ 半導体装置
７２ 外側ダミー配線
８１ 半導体装置
９１ 半導体装置
９２ ダミービア電極
１０１ 半導体装置
１０２ 外側ビア電極
１１１ 半導体装置
１１２ 多孔質領域
２８２ パッド電極
２ 半導体チップ
１０ 回路デバイス
１５ 整流器
１６ 陽極領域
１７ 陰極領域
２０ 絶縁層
３０ 多層配線領域
３１ 多層配線
３２ 配線
３３ ビア電極
５０ 絶縁領域
５１ 端子電極
５２ 引き出し電極
６１ 半導体装置
６２ ダミー配線
７１ 半導体装置
７２ 外側ダミー配線
８１ 半導体装置
９１ 半導体装置
９２ ダミービア電極
１０１ 半導体装置
１０２ 外側ビア電極
１１１ 半導体装置
１１２ 多孔質領域
２８２ パッド電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図12】
【図13】
【図14A】
【図14B】
【図14C】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24A】
【図24B】
【図24C】
【図25】
【図26A】
【図26B】
【図27】
【図28】
【図29A】
【図29B】
【図29C】
【図29D】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38A】
【図38B】
【図39】
【図40】
【図41A】
【図41B】
【図41C】
【図41D】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48A】
【図48B】
【図48C】
【図48D】
【図48E】
【図49】
【図50A】
【図50B】
【図51】
【図52】
【図53A】
【図53B】
【図53C】
【図53D】
【図54】
【図55】
【図56】
【図57】
【図58】