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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-20
(45)【発行日】2024-06-28
(54)【発明の名称】ダイオード
(51)【国際特許分類】
H01L 27/06 20060101AFI20240621BHJP
H01L 21/822 20060101ALI20240621BHJP
H01L 27/04 20060101ALI20240621BHJP
【ＦＩ】
H01L27/06 311A
H01L27/04 H
【請求項の数】
3
(21)【出願番号】P 2020164381
(22)【出願日】2020-09-30
(65)【公開番号】P2022056567
(43)【公開日】2022-04-11
【審査請求日】2023-07-20
(73)【特許権者】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(73)【特許権者】
【識別番号】593165487
【氏名又は名称】学校法人金沢工業大学
(74)【代理人】
【識別番号】110003166
【氏名又は名称】弁理士法人山王内外特許事務所
(72)【発明者】
【氏名】杣田 一郎
(72)【発明者】
【氏名】津留 正臣
(72)【発明者】
【氏名】伊東 健治
【審査官】市川 武宜
(56)【参考文献】
【文献】特開平５－１２９５３１（ＪＰ，Ａ）
【文献】特開２０１９－１２９１７１（ＪＰ，Ａ）
【文献】特開２００６－０１９５１１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／０４
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２１／８２２
(57)【特許請求の範囲】
【請求項1】
ソース端子、ドレイン端子及びゲート端子を有しており、前記ソース端子が、ダイオードのカソード端子と接続されているＮ型トランジスタと、ソース端子、ドレイン端子及びゲート端子を有しており、当該ドレイン端子が前記Ｎ型トランジスタのドレイン端子と接続され、当該ソース端子が、前記ダイオードのアノード端子と接続されているＰ型トランジスタと、
前記Ｎ型トランジスタのゲート端子と一端が接続され、前記Ｐ型トランジスタのソース端子と他端が接続されており、前記Ｎ型トランジスタのゲート端子と前記Ｎ型トランジスタのソース端子との間を流れる直流電流を抑制する第１の直流電流抑制受動回路と、
前記Ｐ型トランジスタのゲート端子と一端が接続され、前記Ｎ型トランジスタのソース端子と他端が接続されており、前記Ｐ型トランジスタのゲート端子と前記Ｐ型トランジスタのソース端子との間を流れる直流電流を抑制する第２の直流電流抑制受動回路と
を備えたダイオード。
【請求項2】
前記第１の直流電流抑制受動回路として、抵抗が用いられ、前記第２の直流電流抑制受動回路として、抵抗が用いられていることを特徴とする請求項１記載のダイオード。
【請求項3】
前記第１の直流電流抑制受動回路として、抵抗とキャパシタとが並列に接続されている並列回路が用いられ、前記第２の直流電流抑制受動回路として、抵抗とキャパシタとが並列に接続されている並列回路が用いられていることを特徴とする請求項１記載のダイオード。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ダイオードに関するものである。
【背景技術】
【0002】
以下の非特許文献１には、クロスカップルペア構造のダイオード（以下「ＣＣＰダイオード」と称する）が開示されている。当該ダイオードは、ＮＭＯＳと、ＰＭＯＳとを備えている。
当該ＮＭＯＳのソース端子は、当該ＰＭＯＳのゲート端子と接続され、当該ＮＭＯＳのドレイン端子は、当該ＰＭＯＳのドレイン端子と接続されている。当該ＮＭＯＳのゲート端子は、当該ＰＭＯＳのソース端子と接続されている。ＣＣＰダイオードは、ＰＭＯＳのソース端子とＮＭＯＳのゲート端子とが接続されている端子をアノード端子として、ＮＭＯＳのソース端子とＰＭＯＳのゲート端子とが接続されている端子をカソード端子としている。
順方向電圧として、カソード端子に印加されている電圧よりも高い電圧がアノード端子に印加されたときは、アノード端子からカソード端子に向かって電流が流れる。即ち、ＮＭＯＳのドレイン端子とソース端子との間に電流が流れ、ＰＭＯＳのドレイン端子とソース端子との間に電流が流れる。
逆方向電圧として、ＮＭＯＳの逆方向降伏電圧とＰＭＯＳの逆方向降伏電圧との合計値未満の電圧がカソード端子に印加されたときは、ＮＭＯＳのゲート端子とソース端子との間、及び、ＰＭＯＳのゲート端子とソース端子との間のそれぞれは、ゲート端子に印加された電圧によって、強く遮断される。このため、ＣＣＰダイオードのカソード端子とアノード端子との間に電流が流れない。
当該ＮＭＯＳのソース端子は、当該ＰＭＯＳのゲート端子と接続され、当該ＮＭＯＳのドレイン端子は、当該ＰＭＯＳのドレイン端子と接続されている。当該ＮＭＯＳのゲート端子は、当該ＰＭＯＳのソース端子と接続されている。ＣＣＰダイオードは、ＰＭＯＳのソース端子とＮＭＯＳのゲート端子とが接続されている端子をアノード端子として、ＮＭＯＳのソース端子とＰＭＯＳのゲート端子とが接続されている端子をカソード端子としている。
順方向電圧として、カソード端子に印加されている電圧よりも高い電圧がアノード端子に印加されたときは、アノード端子からカソード端子に向かって電流が流れる。即ち、ＮＭＯＳのドレイン端子とソース端子との間に電流が流れ、ＰＭＯＳのドレイン端子とソース端子との間に電流が流れる。
逆方向電圧として、ＮＭＯＳの逆方向降伏電圧とＰＭＯＳの逆方向降伏電圧との合計値未満の電圧がカソード端子に印加されたときは、ＮＭＯＳのゲート端子とソース端子との間、及び、ＰＭＯＳのゲート端子とソース端子との間のそれぞれは、ゲート端子に印加された電圧によって、強く遮断される。このため、ＣＣＰダイオードのカソード端子とアノード端子との間に電流が流れない。
【先行技術文献】
【非特許文献】
【0003】
【文献】Shunya Tsuchimoto et al,. 「SOI-CMOS High Power Rectifier with Cross Coupled CMOS Piar」IEEE, Asia-Pasific Microwave Conference,2018
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来型の、例えばＮＭＯＳのゲート端子とドレイン端子とが接続されたゲート制御型ダイオードでは、ゲート制御型ダイオードとしての逆方向降伏電圧が、ＮＭＯＳのドレイン端子とソース端子との間の耐圧によって決まる。当該逆方向降伏電圧は、図２に示す逆方向降伏電圧に等しい。ゲート制御型ダイオードに逆方向降伏電圧が印加されたときに流れる電流は、ＮＭＯＳのドレイン端子とソース端子との間に流れる電流が支配的である。
これに対して、非特許文献１に開示されているＣＣＰダイオードは、ゲート制御型ダイオードと挙動が異なり、逆方向電圧が高くなることによって、逆方向降伏を起こしたときに流れる電流は、ＮＭＯＳのゲート端子とＮＭＯＳのソース端子との間の電流（以下、「第１の電流」と称する）と、ＰＭＯＳのゲート端子とＰＭＯＳのソース端子との間を流れる電流（以下、「第２の電流」と称する）とが支配的となる。このため、ＣＣＰダイオードの逆方向耐電圧を高めるには、従来のゲート制御型ダイオードとは異なる対策が必要であった。
しかしながら、非特許文献１には、ＣＣＰダイオードの逆方向耐電圧を高める手法が開示されていない。
これに対して、非特許文献１に開示されているＣＣＰダイオードは、ゲート制御型ダイオードと挙動が異なり、逆方向電圧が高くなることによって、逆方向降伏を起こしたときに流れる電流は、ＮＭＯＳのゲート端子とＮＭＯＳのソース端子との間の電流（以下、「第１の電流」と称する）と、ＰＭＯＳのゲート端子とＰＭＯＳのソース端子との間を流れる電流（以下、「第２の電流」と称する）とが支配的となる。このため、ＣＣＰダイオードの逆方向耐電圧を高めるには、従来のゲート制御型ダイオードとは異なる対策が必要であった。
しかしながら、非特許文献１には、ＣＣＰダイオードの逆方向耐電圧を高める手法が開示されていない。
【0005】
本開示は、上記のような課題を解決するためになされたもので、非特許文献１に記載のＣＣＰダイオードよりも、逆方向降伏電圧を高めることができるダイオードを得ることを目的とする。
【課題を解決するための手段】
【0006】
本開示に係るダイオードは、ゲート端子、ドレイン端子及びソース端子を有しており、ソース端子が、ダイオードのカソード端子と接続されているＮ型トランジスタと、ゲート端子、ドレイン端子及びソース端子を有しており、当該ドレイン端子がＮ型トランジスタのドレイン端子と接続され、当該ソース端子が、ダイオードのアノード端子と接続されているＰ型トランジスタと、Ｎ型トランジスタのゲート端子と一端が接続され、Ｐ型トランジスタのソース端子と他端が接続されており、Ｎ型トランジスタのゲート端子とＮ型トランジスタのソース端子との間を流れる直流電流を抑制する第１の直流電流抑制受動回路と、Ｐ型トランジスタのゲート端子と一端が接続され、Ｎ型トランジスタのソース端子と他端が接続されており、Ｐ型トランジスタのゲート端子とＰ型トランジスタのソース端子との間を流れる直流電流を抑制する第２の直流電流抑制受動回路とを備えるものである。
【発明の効果】
【0007】
本開示によれば、非特許文献１に記載のＣＣＰダイオードよりも、逆方向降伏電圧を高めることができる。
【図面の簡単な説明】
【0008】
【図1】実施の形態１に係るダイオードを示す構成図である。
【図2】ＮＭＯＳ３のドレイン電流についての、ドレイン端子３ｂとソース端子３ａとの間の電圧依存性を示す説明図である。
【図3】ＮＭＯＳ３のドレイン電流についての、ゲート端子３ｃとソース端子３ａとの間の電圧依存性を示す説明図である。
【図4】ＰＭＯＳ４のドレイン電流についての、ゲート端子４ｃとソース端子４ａとの間の電圧依存性を示す説明図である。
【図5】実施の形態２に係るダイオードを示す構成図である。
【図6】実施の形態３に係るダイオードを示す構成図である。
【発明を実施するための形態】
【0009】
以下、本開示をより詳細に説明するために、本開示を実施するための形態について、添付の図面に従って説明する。
【0010】
実施の形態１．
図１は、実施の形態１に係るダイオードを示す構成図である。
図１に示すダイオードは、カソード端子１及びアノード端子２を有している。
図１に示すダイオードは、クロスカップルペア構造のダイオードであり、ＮＭＯＳ３及びＰＭＯＳ４を備えている。ＮＭＯＳ３は、Ｎ型トランジスタであり、ＰＭＯＳ４は、Ｐ型トランジスタである。
図１に示すダイオードでは、Ｎ型トランジスタとして、ＮＭＯＳ３が用いられ、Ｐ型トランジスタとして、ＰＭＯＳ４が用いられている。しかし、図１に示すダイオードが備えるトラジスタが、Ｎ型トランジスタとＰ型トランジスタとであればよく、ＮＭＯＳ３以外のＮ型トランジスタを用いてもよいし、ＰＭＯＳ４以外のＰ型トランジスタを用いてもよい。
また、図１に示すダイオードは、第１の直流電流抑制受動回路５及び第２の直流電流抑制受動回路６を備えている。
図１は、実施の形態１に係るダイオードを示す構成図である。
図１に示すダイオードは、カソード端子１及びアノード端子２を有している。
図１に示すダイオードは、クロスカップルペア構造のダイオードであり、ＮＭＯＳ３及びＰＭＯＳ４を備えている。ＮＭＯＳ３は、Ｎ型トランジスタであり、ＰＭＯＳ４は、Ｐ型トランジスタである。
図１に示すダイオードでは、Ｎ型トランジスタとして、ＮＭＯＳ３が用いられ、Ｐ型トランジスタとして、ＰＭＯＳ４が用いられている。しかし、図１に示すダイオードが備えるトラジスタが、Ｎ型トランジスタとＰ型トランジスタとであればよく、ＮＭＯＳ３以外のＮ型トランジスタを用いてもよいし、ＰＭＯＳ４以外のＰ型トランジスタを用いてもよい。
また、図１に示すダイオードは、第１の直流電流抑制受動回路５及び第２の直流電流抑制受動回路６を備えている。
【0011】
ＮＭＯＳ３は、ソース端子３ａ、ドレイン端子３ｂ及びゲート端子３ｃを有している。
ＮＭＯＳ３のソース端子３ａは、カソード端子１及び第２の直流電流抑制受動回路６の他端のそれぞれと接続されている。
ＮＭＯＳ３のドレイン端子３ｂは、ＰＭＯＳ４のドレイン端子４ｂと接続されている。
ＮＭＯＳ３のゲート端子３ｃは、第１の直流電流抑制受動回路５の一端と接続されている。
ＮＭＯＳ３のソース端子３ａは、カソード端子１及び第２の直流電流抑制受動回路６の他端のそれぞれと接続されている。
ＮＭＯＳ３のドレイン端子３ｂは、ＰＭＯＳ４のドレイン端子４ｂと接続されている。
ＮＭＯＳ３のゲート端子３ｃは、第１の直流電流抑制受動回路５の一端と接続されている。
【0012】
ＰＭＯＳ４は、ソース端子４ａ、ドレイン端子４ｂ及びゲート端子４ｃを有している。
ＰＭＯＳ４のソース端子４ａは、アノード端子２及び第１の直流電流抑制受動回路５の他端のそれぞれと接続されている。
ＰＭＯＳ４のドレイン端子４ｂは、ＮＭＯＳ３のドレイン端子３ｂと接続されている。
ＰＭＯＳ４のゲート端子４ｃは、第２の直流電流抑制受動回路６の一端と接続されている。
ＰＭＯＳ４のソース端子４ａは、アノード端子２及び第１の直流電流抑制受動回路５の他端のそれぞれと接続されている。
ＰＭＯＳ４のドレイン端子４ｂは、ＮＭＯＳ３のドレイン端子３ｂと接続されている。
ＰＭＯＳ４のゲート端子４ｃは、第２の直流電流抑制受動回路６の一端と接続されている。
【0013】
第１の直流電流抑制受動回路５の一端は、ＮＭＯＳ３のゲート端子３ｃと接続されている。
第１の直流電流抑制受動回路５の他端は、ＰＭＯＳ４のソース端子４ａ及びアノード端子２のそれぞれと接続されている。
第１の直流電流抑制受動回路５は、ＮＭＯＳ３のゲート端子３ｃとＮＭＯＳ３のソース端子３ａとの間を流れる直流電流を抑制する。
第１の直流電流抑制受動回路５の他端は、ＰＭＯＳ４のソース端子４ａ及びアノード端子２のそれぞれと接続されている。
第１の直流電流抑制受動回路５は、ＮＭＯＳ３のゲート端子３ｃとＮＭＯＳ３のソース端子３ａとの間を流れる直流電流を抑制する。
【0014】
第２の直流電流抑制受動回路６の一端は、ＰＭＯＳ４のゲート端子４ｃと接続されている。
第２の直流電流抑制受動回路６の他端は、ＮＭＯＳ３のソース端子３ａ及びカソード端子１のそれぞれと接続されている。
第２の直流電流抑制受動回路６は、ＰＭＯＳ４のゲート端子４ｃとＰＭＯＳ４のソース端子４ａとの間を流れる直流電流を抑制する。
第２の直流電流抑制受動回路６の他端は、ＮＭＯＳ３のソース端子３ａ及びカソード端子１のそれぞれと接続されている。
第２の直流電流抑制受動回路６は、ＰＭＯＳ４のゲート端子４ｃとＰＭＯＳ４のソース端子４ａとの間を流れる直流電流を抑制する。
【0015】
図２は、ＮＭＯＳ３のドレイン電流についての、ドレイン端子３ｂとソース端子３ａとの間の電圧依存性を示す説明図である。
図３は、ＮＭＯＳ３のドレイン電流についての、ゲート端子３ｃとソース端子３ａとの間の電圧依存性を示す説明図である。
図４は、ＰＭＯＳ４のドレイン電流についての、ゲート端子４ｃとソース端子４ａとの間の電圧依存性を示す説明図である。
図１に示すダイオードには、順方向電圧として、カソード端子１に印加されている電圧よりも高い電圧がアノード端子２に印加され、図３に示すＮＭＯＳ３の閾値電圧よりも高い電圧がＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間に印加され、図４に示すＰＭＯＳ４の閾値電圧よりも高い電圧がＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間に印加され、図２に示す順方向降伏電圧未満の電圧がＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間に印加され、かつ、順方向降伏電圧未満の電圧がＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間に印加されるように、アノード端子２に電圧が印加される場合を想定する。
この場合、ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間をドレイン電流が流れ、ＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間をドレイン電流が流れるため、アノード端子２からカソード端子１に向かって電流が流れる。即ち、ＰＭＯＳ４のソース端子４ａ→ＰＭＯＳ４のドレイン端子４ｂ→ＮＭＯＳ３のドレイン端子３ｂ→ＮＭＯＳ３のソース端子３ａの経路で電流が流れる。
図３は、ＮＭＯＳ３のドレイン電流についての、ゲート端子３ｃとソース端子３ａとの間の電圧依存性を示す説明図である。
図４は、ＰＭＯＳ４のドレイン電流についての、ゲート端子４ｃとソース端子４ａとの間の電圧依存性を示す説明図である。
図１に示すダイオードには、順方向電圧として、カソード端子１に印加されている電圧よりも高い電圧がアノード端子２に印加され、図３に示すＮＭＯＳ３の閾値電圧よりも高い電圧がＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間に印加され、図４に示すＰＭＯＳ４の閾値電圧よりも高い電圧がＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間に印加され、図２に示す順方向降伏電圧未満の電圧がＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間に印加され、かつ、順方向降伏電圧未満の電圧がＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間に印加されるように、アノード端子２に電圧が印加される場合を想定する。
この場合、ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間をドレイン電流が流れ、ＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間をドレイン電流が流れるため、アノード端子２からカソード端子１に向かって電流が流れる。即ち、ＰＭＯＳ４のソース端子４ａ→ＰＭＯＳ４のドレイン端子４ｂ→ＮＭＯＳ３のドレイン端子３ｂ→ＮＭＯＳ３のソース端子３ａの経路で電流が流れる。
【0016】
ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間に、図２に示す順方向降伏電圧未満の順方向電圧が印加されているときは、ゲート酸化膜によって電流が遮断されるため、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間に第１の電流が流れない。また、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間に第２の電流が流れない。よって、順方向降伏電圧未満の順方向電圧が印加されているときは、第１の直流電流抑制受動回路５において電圧降下を生じることがなく、第２の直流電流抑制受動回路６において電圧降下を生じることがない。
仮に、順方向降伏電圧以上の順方向電圧が印加された場合、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間に第１の電流が流れ、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間に第２の電流が流れる。以下、第１の電流及び第２の電流のそれぞれを順方向電流と呼ぶことがある。第１の電流が流れることによって、第１の直流電流抑制受動回路５において電圧降下が生じ、第２の電流が流れることによって、第２の直流電流抑制受動回路６において電圧降下が生じる。これにより、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間の電圧が低下し、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間の電圧が低下するため、順方向降伏電圧以上の順方向電圧が印加された場合、順方向電流が抑制される。
ダイオードが使用されるときは、一般的に、順方向降伏電圧未満の順方向電圧が印加され、順方向降伏電圧未満の順方向電圧が印加されたときは、低い閾値電圧によって、多くの電流が流れることが望ましい。順方向降伏電圧未満の順方向電圧では、ＮＭＯＳ３のゲート酸化膜及びＰＭＯＳ４のゲート酸化膜によって、第１の電流と第２の電流とが流れないため、第１の直流電流抑制受動回路５と第２の直流電流抑制受動回路６とによる電圧降下がなく、アノード端子２とカソード端子１と間の電圧差をそのままＮＭＯＳ３及びＰＭＯＳ４におけるそれぞれの閾値電圧として用いることができる。よって、第１の直流電流抑制受動回路５と第２の直流電流抑制受動回路６とは、通常のＣＣＰダイオードの順方向の直流電流電圧特性に悪影響を与ることがない。
仮に、順方向降伏電圧以上の順方向電圧が印加された場合、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間に第１の電流が流れ、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間に第２の電流が流れる。以下、第１の電流及び第２の電流のそれぞれを順方向電流と呼ぶことがある。第１の電流が流れることによって、第１の直流電流抑制受動回路５において電圧降下が生じ、第２の電流が流れることによって、第２の直流電流抑制受動回路６において電圧降下が生じる。これにより、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間の電圧が低下し、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間の電圧が低下するため、順方向降伏電圧以上の順方向電圧が印加された場合、順方向電流が抑制される。
ダイオードが使用されるときは、一般的に、順方向降伏電圧未満の順方向電圧が印加され、順方向降伏電圧未満の順方向電圧が印加されたときは、低い閾値電圧によって、多くの電流が流れることが望ましい。順方向降伏電圧未満の順方向電圧では、ＮＭＯＳ３のゲート酸化膜及びＰＭＯＳ４のゲート酸化膜によって、第１の電流と第２の電流とが流れないため、第１の直流電流抑制受動回路５と第２の直流電流抑制受動回路６とによる電圧降下がなく、アノード端子２とカソード端子１と間の電圧差をそのままＮＭＯＳ３及びＰＭＯＳ４におけるそれぞれの閾値電圧として用いることができる。よって、第１の直流電流抑制受動回路５と第２の直流電流抑制受動回路６とは、通常のＣＣＰダイオードの順方向の直流電流電圧特性に悪影響を与ることがない。
【0017】
次に、図１に示すダイオードに対して逆方向電圧が印加されているときの動作について説明する。
まず、図１に示すダイオードに対する逆方向電圧として、逆方向降伏電圧未満の電圧が印加されているときの動作について説明する。
アノード端子２に印加されている電圧よりも高く、かつ、図１に示すダイオードの逆方向降伏電圧未満の逆方向電圧がカソード端子１に印加された場合を想定する。例えば、ＮＭＯＳ３の逆方向降伏電圧が１Ｖであって、ＰＭＯＳ４の逆方向降伏電圧が１Ｖである場合、図１に示すダイオードの逆方向降伏電圧は２Ｖである。ここでは、アノード端子２に印加されている電圧が、例えば０Ｖであり、カソード端子１に印加された電圧が、例えば０．５Ｖであるとする。
この場合、ＮＭＯＳ３におけるゲート端子３ｃの電圧が０Ｖ、ソース端子３ａの電圧が０．５Ｖであり、ドレイン端子３ｂの電圧が例えば０．２５Ｖであるとすれば、ゲート端子３ｃの電圧は、ドレイン端子３ｂの電圧及びソース端子３ａの電圧のそれぞれよりも低く、ＮＭＯＳ３のドレイン電流は、図３に示すような電圧依存性を有しているため、ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間の電流は遮断される。
また、この場合、ＰＭＯＳ４におけるソース端子４ａの電圧が０Ｖであり、ゲート端子４ｃの電圧が例えば０．５Ｖ、ドレイン端子４ｂの電圧が例えば０．２５Ｖであるとすれば、ゲート端子４ｃの電圧は、ドレイン端子４ｂの電圧及びソース端子４ａの電圧のそれぞれよりも高く、ＰＭＯＳ４のドレイン電流は、図４に示すような電圧依存性を有しているため、ＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間の電流は遮断される。
ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間の電流が遮断され、ＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間の電流が遮断されるため、カソード端子１とアノード端子２との間には、極めて微弱な電流しか流れない。
まず、図１に示すダイオードに対する逆方向電圧として、逆方向降伏電圧未満の電圧が印加されているときの動作について説明する。
アノード端子２に印加されている電圧よりも高く、かつ、図１に示すダイオードの逆方向降伏電圧未満の逆方向電圧がカソード端子１に印加された場合を想定する。例えば、ＮＭＯＳ３の逆方向降伏電圧が１Ｖであって、ＰＭＯＳ４の逆方向降伏電圧が１Ｖである場合、図１に示すダイオードの逆方向降伏電圧は２Ｖである。ここでは、アノード端子２に印加されている電圧が、例えば０Ｖであり、カソード端子１に印加された電圧が、例えば０．５Ｖであるとする。
この場合、ＮＭＯＳ３におけるゲート端子３ｃの電圧が０Ｖ、ソース端子３ａの電圧が０．５Ｖであり、ドレイン端子３ｂの電圧が例えば０．２５Ｖであるとすれば、ゲート端子３ｃの電圧は、ドレイン端子３ｂの電圧及びソース端子３ａの電圧のそれぞれよりも低く、ＮＭＯＳ３のドレイン電流は、図３に示すような電圧依存性を有しているため、ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間の電流は遮断される。
また、この場合、ＰＭＯＳ４におけるソース端子４ａの電圧が０Ｖであり、ゲート端子４ｃの電圧が例えば０．５Ｖ、ドレイン端子４ｂの電圧が例えば０．２５Ｖであるとすれば、ゲート端子４ｃの電圧は、ドレイン端子４ｂの電圧及びソース端子４ａの電圧のそれぞれよりも高く、ＰＭＯＳ４のドレイン電流は、図４に示すような電圧依存性を有しているため、ＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間の電流は遮断される。
ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間の電流が遮断され、ＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間の電流が遮断されるため、カソード端子１とアノード端子２との間には、極めて微弱な電流しか流れない。
【0018】
次に、図１に示すダイオードに対する逆方向電圧として、逆方向降伏電圧以上の電圧が印加されているときの動作について説明する。
アノード端子２に印加されている電圧よりも高い電圧がカソード端子１に印加されたとする。ここでは、アノード端子２に印加されている電圧が、例えば０Ｖであり、カソード端子１に印加された電圧が、例えば２Ｖであるとする。
図１に示すダイオードが、第１の直流電流抑制受動回路５を備えておらず、ＮＭＯＳ３のゲート端子３ｃがアノード端子２と接続されていれば、ＮＭＯＳ３のゲート端子３ｃには０Ｖ、ソース端子３ａには２Ｖ、ドレイン端子３ｂには例えば１Ｖの電圧が印加される。
また、図１に示すダイオードが、第２の直流電流抑制受動回路６を備えておらず、ＰＭＯＳ４のゲート端子４ｃがカソード端子１と接続されていれば、ＰＭＯＳ４のゲート端子４ｃには２Ｖ、ソース端子４ａには０Ｖ、ドレイン端子４ｂには例えば１Ｖの電圧が印加される。
このとき、ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間の電圧が１Ｖであるの対して、ゲート端子３ｃとソース端子３ａとの間の電圧が２Ｖであり、ドレイン端子３ｂとソース端子３ａとの間の電圧よりも、ゲート端子３ｃとソース端子３ａとの間の電圧の方が高い。このため、ＮＭＯＳ３のゲート酸化膜には、ホットキャリアが注入される。ＮＭＯＳ３のゲート酸化膜にホットキャリアが注入されることによって、ＮＭＯＳ３のソース端子３ａからゲート端子３ｃに向かって流れる電流が発生する。即ち、ゲート端子３ｃとソース端子３ａとの間を流れる第１の電流が発生する。
また、ＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間の電圧が１Ｖであるの対して、ゲート端子４ｃとソース端子４ａとの間の電圧が２Ｖであり、ドレイン端子４ｂとソース端子４ａとの間の電圧よりも、ゲート端子４ｃとソース端子４ａとの間の電圧の方が高い。このため、ＰＭＯＳ４のゲート酸化膜には、ホットキャリアが注入される。ＰＭＯＳ４のゲート酸化膜にホットキャリアが注入されることによって、ＰＭＯＳ４のゲート端子４ｃからソース端子４ａに向かって流れる電流が発生する。即ち、ゲート端子４ｃとソース端子４ａとの間を流れる第２の電流が発生する。
第１の電流及び第２の電流のそれぞれは、ＮＭＯＳ３及びＰＭＯＳ４のそれぞれに印加される逆方向電圧に対して指数関数的に増大し、ダイオードの逆方向降伏が起こる。
アノード端子２に印加されている電圧よりも高い電圧がカソード端子１に印加されたとする。ここでは、アノード端子２に印加されている電圧が、例えば０Ｖであり、カソード端子１に印加された電圧が、例えば２Ｖであるとする。
図１に示すダイオードが、第１の直流電流抑制受動回路５を備えておらず、ＮＭＯＳ３のゲート端子３ｃがアノード端子２と接続されていれば、ＮＭＯＳ３のゲート端子３ｃには０Ｖ、ソース端子３ａには２Ｖ、ドレイン端子３ｂには例えば１Ｖの電圧が印加される。
また、図１に示すダイオードが、第２の直流電流抑制受動回路６を備えておらず、ＰＭＯＳ４のゲート端子４ｃがカソード端子１と接続されていれば、ＰＭＯＳ４のゲート端子４ｃには２Ｖ、ソース端子４ａには０Ｖ、ドレイン端子４ｂには例えば１Ｖの電圧が印加される。
このとき、ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間の電圧が１Ｖであるの対して、ゲート端子３ｃとソース端子３ａとの間の電圧が２Ｖであり、ドレイン端子３ｂとソース端子３ａとの間の電圧よりも、ゲート端子３ｃとソース端子３ａとの間の電圧の方が高い。このため、ＮＭＯＳ３のゲート酸化膜には、ホットキャリアが注入される。ＮＭＯＳ３のゲート酸化膜にホットキャリアが注入されることによって、ＮＭＯＳ３のソース端子３ａからゲート端子３ｃに向かって流れる電流が発生する。即ち、ゲート端子３ｃとソース端子３ａとの間を流れる第１の電流が発生する。
また、ＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間の電圧が１Ｖであるの対して、ゲート端子４ｃとソース端子４ａとの間の電圧が２Ｖであり、ドレイン端子４ｂとソース端子４ａとの間の電圧よりも、ゲート端子４ｃとソース端子４ａとの間の電圧の方が高い。このため、ＰＭＯＳ４のゲート酸化膜には、ホットキャリアが注入される。ＰＭＯＳ４のゲート酸化膜にホットキャリアが注入されることによって、ＰＭＯＳ４のゲート端子４ｃからソース端子４ａに向かって流れる電流が発生する。即ち、ゲート端子４ｃとソース端子４ａとの間を流れる第２の電流が発生する。
第１の電流及び第２の電流のそれぞれは、ＮＭＯＳ３及びＰＭＯＳ４のそれぞれに印加される逆方向電圧に対して指数関数的に増大し、ダイオードの逆方向降伏が起こる。
【0019】
図１に示すダイオードが、第１の直流電流抑制受動回路５を備えることなく、Ｎ型トランジスタとしてＮＭＯＳ３を用いる場合、増大した第１の電流によってゲート酸化膜が破壊されることがある、また、図１に示すダイオードが、第２の直流電流抑制受動回路６を備えることなく、Ｐ型トランジスタとしてＰＭＯＳ４を用いる場合、増大した第２の電流によってゲート酸化膜が破壊されることがある。
【0020】
図１に示すダイオードは、第１の直流電流抑制受動回路５及び第２の直流電流抑制受動回路６を備えている。
ダイオードに対する逆方向電圧として、アノード端子２に印加されている電圧よりも高い電圧がカソード端子１に印加されたとする。ここでは、アノード端子２に印加されている電圧が、例えば０Ｖであり、カソード端子１に印加された電圧が、例えば２Ｖであるとする。
このとき、ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間の電圧が１Ｖであるの対して、ゲート端子３ｃとソース端子３ａとの間の電圧が２Ｖであり、ドレイン端子３ｂとソース端子３ａとの間の電圧よりも、ゲート端子３ｃとソース端子３ａとの間の電圧の方が高い。このため、ＮＭＯＳ３のゲート酸化膜には、ホットキャリアが注入される。
ＮＭＯＳ３のゲート酸化膜にホットキャリアが注入されることによって、ＮＭＯＳ３のソース端子３ａからゲート端子３ｃに向かって流れる電流が発生する。即ち、ゲート端子３ｃとソース端子３ａとの間を流れる第１の電流が発生する。しかし、第１の電流が、第１の直流電流抑制受動回路５に流れるため、第１の直流電流抑制受動回路５が持つインピーダンスによって、ＮＭＯＳ３のゲート電圧が上昇する。例えば、０Ｖから０．５Ｖに上昇する。ＮＭＯＳ３のゲート電圧が上昇することによって、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間の電圧が、例えば１．５Ｖに緩和され、第１の電流が抑制されるという負帰還がかかる。
ダイオードに対する逆方向電圧として、アノード端子２に印加されている電圧よりも高い電圧がカソード端子１に印加されたとする。ここでは、アノード端子２に印加されている電圧が、例えば０Ｖであり、カソード端子１に印加された電圧が、例えば２Ｖであるとする。
このとき、ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間の電圧が１Ｖであるの対して、ゲート端子３ｃとソース端子３ａとの間の電圧が２Ｖであり、ドレイン端子３ｂとソース端子３ａとの間の電圧よりも、ゲート端子３ｃとソース端子３ａとの間の電圧の方が高い。このため、ＮＭＯＳ３のゲート酸化膜には、ホットキャリアが注入される。
ＮＭＯＳ３のゲート酸化膜にホットキャリアが注入されることによって、ＮＭＯＳ３のソース端子３ａからゲート端子３ｃに向かって流れる電流が発生する。即ち、ゲート端子３ｃとソース端子３ａとの間を流れる第１の電流が発生する。しかし、第１の電流が、第１の直流電流抑制受動回路５に流れるため、第１の直流電流抑制受動回路５が持つインピーダンスによって、ＮＭＯＳ３のゲート電圧が上昇する。例えば、０Ｖから０．５Ｖに上昇する。ＮＭＯＳ３のゲート電圧が上昇することによって、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間の電圧が、例えば１．５Ｖに緩和され、第１の電流が抑制されるという負帰還がかかる。
【0021】
同様に、ＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間の電圧が１Ｖであるの対して、ゲート端子４ｃとソース端子４ａとの間の電圧が２Ｖであり、ドレイン端子４ｂとソース端子４ａとの間の電圧よりも、ゲート端子４ｃとソース端子４ａとの間の電圧の方が高い。このため、ＰＭＯＳ４のゲート酸化膜には、ホットキャリアが注入される。ＰＭＯＳ４のゲート酸化膜にホットキャリアが注入されることによって、ＰＭＯＳ４のゲート端子４ｃからソース端子４ａに向かって流れる電流が発生する。即ち、ゲート端子４ｃとソース端子４ａとの間を流れる第２の電流が発生する。しかし、第２の電流が、第２の直流電流抑制受動回路６に流れるため、第２の直流電流抑制受動回路６が持つインピーダンスによって、ＰＭＯＳ４のゲート電圧が低下する。例えば、２Ｖから１．５Ｖに低下する。ＰＭＯＳ４のゲート電圧が低下することによって、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間の電圧が、例えば１．５Ｖに緩和され、第２の電流が抑制されるという負帰還がかかる。
よって、図１に示すダイオードは、第１の直流電流抑制受動回路５及び第２の直流電流抑制受動回路６を備えていないダイオードよりも、ダイオードの逆方向降伏電圧が高くなる。
よって、図１に示すダイオードは、第１の直流電流抑制受動回路５及び第２の直流電流抑制受動回路６を備えていないダイオードよりも、ダイオードの逆方向降伏電圧が高くなる。
【0022】
以上の実施の形態１では、ゲート端子３ｃ、ドレイン端子３ｂ及びソース端子３ａを有しており、ソース端子３ａが、ダイオードのカソード端子１と接続されているＮＭＯＳ３と、ゲート端子４ｃ、ドレイン端子４ｂ及びソース端子４ａを有しており、ドレイン端子４ｂがＮＭＯＳ３のドレイン端子３ｂと接続され、ソース端子４ａが、ダイオードのアノード端子２と接続されているＰＭＯＳ４と、ＮＭＯＳ３のゲート端子３ｃと一端が接続され、ＰＭＯＳ４のソース端子４ａと他端が接続されており、ＮＭＯＳ３のゲート端子３ｃとＮＭＯＳ３のソース端子３ａとの間を流れる直流電流を抑制する第１の直流電流抑制受動回路５と、ＰＭＯＳ４のゲート端子４ｃと一端が接続され、ＮＭＯＳ３のソース端子３ａと他端が接続されており、ＰＭＯＳ４のゲート端子４ｃとＰＭＯＳ４のソース端子４ａとの間を流れる直流電流を抑制する第２の直流電流抑制受動回路６とを備えるように、ダイオードを構成した。したがって、ダイオードは、非特許文献１に記載のＣＣＰダイオードよりも、逆方向降伏電圧を高めることができる。
【0023】
実施の形態２．
実施の形態２では、第１の直流電流抑制受動回路５として、抵抗７が用いられ、第２の直流電流抑制受動回路６として、抵抗８が用いられているダイオードについて説明する。
実施の形態２では、第１の直流電流抑制受動回路５として、抵抗７が用いられ、第２の直流電流抑制受動回路６として、抵抗８が用いられているダイオードについて説明する。
【0024】
図５は、実施の形態２に係るダイオードを示す構成図である。図５において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
抵抗７の一端は、ＮＭＯＳ３のゲート端子３ｃと接続されている。
抵抗７の他端は、ＰＭＯＳ４のソース端子４ａ及びアノード端子２のそれぞれと接続されている。
逆方向電圧として、アノード端子２に印加されている電圧よりも高く、かつ、逆方向降伏電圧以上の電圧がカソード端子１に印加されたときに、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間を流れる第１の電流によって、抵抗７において、電圧降下が発生する。このため、抵抗７は、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間に印加される電圧を緩和する。ゲート端子３ｃとソース端子３ａとの間に印加される電圧が緩和されることによって、負帰還がかかり、第１の電流が抑制される。
抵抗７の一端は、ＮＭＯＳ３のゲート端子３ｃと接続されている。
抵抗７の他端は、ＰＭＯＳ４のソース端子４ａ及びアノード端子２のそれぞれと接続されている。
逆方向電圧として、アノード端子２に印加されている電圧よりも高く、かつ、逆方向降伏電圧以上の電圧がカソード端子１に印加されたときに、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間を流れる第１の電流によって、抵抗７において、電圧降下が発生する。このため、抵抗７は、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間に印加される電圧を緩和する。ゲート端子３ｃとソース端子３ａとの間に印加される電圧が緩和されることによって、負帰還がかかり、第１の電流が抑制される。
【0025】
抵抗８の一端は、ＰＭＯＳ４のゲート端子４ｃと接続されている。
抵抗８の他端は、ＮＭＯＳ３のソース端子３ａ及びカソード端子１のそれぞれと接続されている。
逆方向電圧として、アノード端子２に印加されている電圧よりも高く、かつ、逆方向降伏電圧以上の電圧がカソード端子１に印加されたときに、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間を流れる第２の電流によって、抵抗８において、電圧降下が発生する。このため、抵抗８は、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間に印加される電圧を緩和する。ゲート端子４ｃとソース端子４ａとの間に印加される電圧が緩和されることによって、負帰還がかかり、第２の電流が抑制される。
抵抗８の他端は、ＮＭＯＳ３のソース端子３ａ及びカソード端子１のそれぞれと接続されている。
逆方向電圧として、アノード端子２に印加されている電圧よりも高く、かつ、逆方向降伏電圧以上の電圧がカソード端子１に印加されたときに、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間を流れる第２の電流によって、抵抗８において、電圧降下が発生する。このため、抵抗８は、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間に印加される電圧を緩和する。ゲート端子４ｃとソース端子４ａとの間に印加される電圧が緩和されることによって、負帰還がかかり、第２の電流が抑制される。
【0026】
抵抗７は、図１に示す第１の直流電流抑制受動回路５と同様に動作し、抵抗８は、図１に示す第２の直流電流抑制受動回路６と同様に動作する。
したがって、図５に示すダイオードは、図１に示すダイオードと同様に、逆方向降伏電圧以上の逆方向電圧が印加されても、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間を流れる第１の電流と、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間を流れる第２の電流との増大を抑えることができる。このため、ダイオードの逆方向降伏電圧を高めることができる。
したがって、図５に示すダイオードは、図１に示すダイオードと同様に、逆方向降伏電圧以上の逆方向電圧が印加されても、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間を流れる第１の電流と、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間を流れる第２の電流との増大を抑えることができる。このため、ダイオードの逆方向降伏電圧を高めることができる。
【0027】
実施の形態３．
実施の形態３では、第１の直流電流抑制受動回路５として、抵抗７とキャパシタ９とが並列に接続されている並列回路が用いられ、第２の直流電流抑制受動回路６として、抵抗８とキャパシタ１０とが並列に接続されている並列回路が用いられているダイオードについて説明する。
実施の形態３では、第１の直流電流抑制受動回路５として、抵抗７とキャパシタ９とが並列に接続されている並列回路が用いられ、第２の直流電流抑制受動回路６として、抵抗８とキャパシタ１０とが並列に接続されている並列回路が用いられているダイオードについて説明する。
【0028】
図６は、実施の形態３に係るダイオードを示す構成図である。図６において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
キャパシタ９は、抵抗７と並列に接続されている。
即ち、キャパシタ９の一端は、ＮＭＯＳ３のゲート端子３ｃと接続されている。
キャパシタ９の他端は、ＰＭＯＳ４のソース端子４ａ及びアノード端子２のそれぞれと接続されている。
キャパシタ９は、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間を流れる直流電流を遮断し、抵抗７は、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間を流れる直流電流を抑制する。
図６に示すダイオードを、ダイオードとして動作させるには、第１の直流電流抑制受動回路５が直流を通す必要があるため、直流を遮断するキャパシタ９と並列に抵抗７が接続されている。
キャパシタ９は、抵抗７と並列に接続されている。
即ち、キャパシタ９の一端は、ＮＭＯＳ３のゲート端子３ｃと接続されている。
キャパシタ９の他端は、ＰＭＯＳ４のソース端子４ａ及びアノード端子２のそれぞれと接続されている。
キャパシタ９は、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間を流れる直流電流を遮断し、抵抗７は、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間を流れる直流電流を抑制する。
図６に示すダイオードを、ダイオードとして動作させるには、第１の直流電流抑制受動回路５が直流を通す必要があるため、直流を遮断するキャパシタ９と並列に抵抗７が接続されている。
【0029】
キャパシタ１０は、抵抗８と並列に接続されている。
即ち、キャパシタ１０の一端は、ＰＭＯＳ４のゲート端子４ｃと接続されている。
キャパシタ１０の他端は、ＮＭＯＳ３のソース端子３ａ及びカソード端子１のそれぞれと接続されている。
キャパシタ１０は、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間を流れる直流電流を遮断し、抵抗８は、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間を流れる直流電流を抑制する。
図６に示すダイオードを、ダイオードとして動作させるには、第２の直流電流抑制受動回路６が直流を通す必要があるため、直流を遮断するキャパシタ１０と並列に抵抗８が接続されている。
即ち、キャパシタ１０の一端は、ＰＭＯＳ４のゲート端子４ｃと接続されている。
キャパシタ１０の他端は、ＮＭＯＳ３のソース端子３ａ及びカソード端子１のそれぞれと接続されている。
キャパシタ１０は、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間を流れる直流電流を遮断し、抵抗８は、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間を流れる直流電流を抑制する。
図６に示すダイオードを、ダイオードとして動作させるには、第２の直流電流抑制受動回路６が直流を通す必要があるため、直流を遮断するキャパシタ１０と並列に抵抗８が接続されている。
【0030】
次に、順方向降伏電圧未満の交流の順方向電圧が印加されたときの図６に示すダイオードの動作について説明する。
実施の形態２に係る図５に示すダイオードに交流の順方向電圧が印加されると、交流の順方向電圧が、抵抗７を通して、ＮＭＯＳ３のゲート端子３ｃに印加される。順方向電圧が直流であれば、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間に存在する容量成分のインピーダンスは、抵抗７を無視できるほどに大きいため、ダイオードの特性に影響を与えない。
順方向電圧が交流である場合、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間に存在する容量成分のインピーダンスが低下し、抵抗７を無視できなくなるため、当該容量成分のインピーダンスは、ダイオードの特性に影響を与える。
即ち、ＮＭＯＳ３に印加される交流の順方向電圧は、抵抗７と当該容量成分のインピーダンスとによって分圧される。ＮＭＯＳ３のゲート端子３ｃに印加される電圧が分圧によって小さくなると、ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間に流れる電流が小さくなる。このため、直流の順方向電圧が印加されるときと比べて、交流の順方向電圧が印加されるときは、順方向電流が低下する。このことは、ＮＭＯＳ３の閾値電圧が高くなったことに等しい。
同様に、ＰＭＯＳ４に印加される交流の順方向電圧は、抵抗８と、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間に存在する容量成分のインピーダンスとによって分圧される。ＰＭＯＳ４のゲート端子４ｃに印加される電圧が分圧によって小さくなると、ＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間に流れる電流が小さくなる。このため、直流の順方向電圧が印加されるときと比べて、交流の順方向電圧が印加されるときは、順方向電流が低下する。このことは、ＰＭＯＳ４の閾値電圧が高くなったことに等しい。
実施の形態２に係る図５に示すダイオードに交流の順方向電圧が印加されると、交流の順方向電圧が、抵抗７を通して、ＮＭＯＳ３のゲート端子３ｃに印加される。順方向電圧が直流であれば、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間に存在する容量成分のインピーダンスは、抵抗７を無視できるほどに大きいため、ダイオードの特性に影響を与えない。
順方向電圧が交流である場合、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間に存在する容量成分のインピーダンスが低下し、抵抗７を無視できなくなるため、当該容量成分のインピーダンスは、ダイオードの特性に影響を与える。
即ち、ＮＭＯＳ３に印加される交流の順方向電圧は、抵抗７と当該容量成分のインピーダンスとによって分圧される。ＮＭＯＳ３のゲート端子３ｃに印加される電圧が分圧によって小さくなると、ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間に流れる電流が小さくなる。このため、直流の順方向電圧が印加されるときと比べて、交流の順方向電圧が印加されるときは、順方向電流が低下する。このことは、ＮＭＯＳ３の閾値電圧が高くなったことに等しい。
同様に、ＰＭＯＳ４に印加される交流の順方向電圧は、抵抗８と、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間に存在する容量成分のインピーダンスとによって分圧される。ＰＭＯＳ４のゲート端子４ｃに印加される電圧が分圧によって小さくなると、ＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間に流れる電流が小さくなる。このため、直流の順方向電圧が印加されるときと比べて、交流の順方向電圧が印加されるときは、順方向電流が低下する。このことは、ＰＭＯＳ４の閾値電圧が高くなったことに等しい。
【0031】
実施の形態３に係る図６に示すダイオードでは、抵抗７と並列にキャパシタ９を接続し、抵抗８と並列にキャパシタ１０を接続している。交流の順方向電圧が印加されると、キャパシタ９のインピーダンスが、直流の順方向電圧が印加されるときよりも、小さくなるため、抵抗７とキャパシタ９との合成インピーダンスが小さくなる。また、キャパシタ１０のインピーダンスが、直流の順方向電圧が印加されるときよりも、小さくなるため、抵抗８とキャパシタ１０との合成インピーダンスが小さくなる。
抵抗７とキャパシタ９との合成インピーダンスが、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間に存在する容量成分のインピーダンスよりも十分に小さければ、抵抗７と、キャパシタ９と、当該容量成分とによる分圧によって、ゲート端子３ｃとソース端子３ａとの間の電圧の低下は、無視できる程度に小さくなる。つまり、順方向電圧が交流であっても、閾値電圧に影響を与えなくなる。
同様に、抵抗８とキャパシタ１０との合成インピーダンスが、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間に存在する容量成分のインピーダンスよりも十分に小さければ、抵抗８と、キャパシタ１０と、当該容量成分とによる分圧によって、ゲート端子４ｃとソース端子４ａとの間の電圧の低下は、無視できる程度に小さくなる。つまり、順方向電圧が交流であっても、閾値電圧に影響を与えなくなる。
抵抗７とキャパシタ９との合成インピーダンスが、ＮＭＯＳ３のゲート端子３ｃとソース端子３ａとの間に存在する容量成分のインピーダンスよりも十分に小さければ、抵抗７と、キャパシタ９と、当該容量成分とによる分圧によって、ゲート端子３ｃとソース端子３ａとの間の電圧の低下は、無視できる程度に小さくなる。つまり、順方向電圧が交流であっても、閾値電圧に影響を与えなくなる。
同様に、抵抗８とキャパシタ１０との合成インピーダンスが、ＰＭＯＳ４のゲート端子４ｃとソース端子４ａとの間に存在する容量成分のインピーダンスよりも十分に小さければ、抵抗８と、キャパシタ１０と、当該容量成分とによる分圧によって、ゲート端子４ｃとソース端子４ａとの間の電圧の低下は、無視できる程度に小さくなる。つまり、順方向電圧が交流であっても、閾値電圧に影響を与えなくなる。
【0032】
したがって、図６に示すダイオードでは、順方向降伏電圧未満の順方向電圧が交流で与えられたとき、ＮＭＯＳ３のドレイン端子３ｂとソース端子３ａとの間を流れる電流の低下と、ＰＭＯＳ４のドレイン端子４ｂとソース端子４ａとの間を流れる電流の低下とを抑えることができる。
【0033】
図６に示すダイオードでは、２つの並列回路が、抵抗とキャパシタとの組み合わせである。しかし、順方向電圧が交流で与えられるとき、並列回路における合成インピーダンスが十分に小さくなり、直流を通過させることが可能な組み合わせであればよく、抵抗とキャパシタとの組み合わせや、２つの素子の並列接続のみの組み合わせに限るものではない。
【0034】
なお、本開示は、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【0035】
１ カソード端子、２ アノード端子、３ ＮＭＯＳ、３ａ ソース端子、３ｂ ドレイン端子、３ｃ ゲート端子、４ ＰＭＯＳ、４ａ ソース端子、４ｂ ドレイン端子、４ｃ ゲート端子、５ 第１の直流電流抑制受動回路、６ 第２の直流電流抑制受動回路、７，８ 抵抗、９，１０ キャパシタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】