(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-06-20
(45)【発行日】2024-06-28
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/76 20060101AFI20240621BHJP
H01L 29/78 20060101ALI20240621BHJP
H01L 29/739 20060101ALI20240621BHJP
【FI】
H01L29/78 652R
H01L29/78 652Q
H01L29/78 655F
H01L29/78 653C
H01L29/78 652J
H01L29/78 652C
H01L29/78 652M
H01L29/78 655B
H01L29/78 652K
H01L29/78 652D
H01L29/78 652N
(21)【出願番号】P 2021524738
(86)(22)【出願日】2020-05-19
(86)【国際出願番号】 JP2020019805
(87)【国際公開番号】W WO2020246230
(87)【国際公開日】2020-12-10
【審査請求日】2023-03-22
(31)【優先権主張番号】P 2019104630
(32)【優先日】2019-06-04
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】村▲崎▼ 耕平
【審査官】恩田 和彦
(56)【参考文献】
【文献】特開2013-140885(JP,A)
【文献】特開2017-212462(JP,A)
【文献】特開2019-024138(JP,A)
【文献】国際公開第2014/061619(WO,A1)
【文献】特開2017-005117(JP,A)
【文献】国際公開第2016/098409(WO,A1)
【文献】特開2009-206478(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 29/78
H01L 29/739
H01L 21/336
H01L 21/76
(57)【特許請求の範囲】
【請求項1】
一方側の第1主面および他方側の第2主面を有する第1導電型の半導体層と、
前記半導体層の前記第1主面の表層部に設定されたアクティブ領域と、
前記半導体層の前記第1主面の表層部において前記アクティブ領域の外側に設定された外側領域と、
前記外側領域に、前記アクティブ領域を取り囲むように設けられた第2導電型の主接合領域と、
前記アクティブ領域に形成され、電気的に浮遊状態とされる第2導電型のフローティング領域と、
前記半導体層の前記第1主面の表層部において、前記フローティング領域を分離する領域分離トレンチ構造と、
前記領域分離トレンチ構造から間隔を空けて配置され、前記主接合領域を外側に区画するように配置された外側分離トレンチ構造と、
前記領域分離トレンチ構造と前記外側分離トレンチ構造との間に配置され、前記主接合領域と前記フローティング領域との間に介在された介在領域と、を含む、半導体装置。
【請求項2】
前記領域分離トレンチ構造から前記外側分離トレンチ構造までの前記介在領域の幅が、前記領域分離トレンチ構造の幅よりも広い、請求項1に記載の半導体装置。
【請求項3】
前記領域分離トレンチ構造と前記外側分離トレンチ構造とを結合して連続させる結合トレンチ構造をさらに含む、請求項1または2に記載の半導体装置。
【請求項4】
前記領域分離トレンチ構造と前記外側分離トレンチ構造とが分断されている、請求項1~3のいずれか一項に記載の半導体装置。
【請求項5】
前記外側分離トレンチ構造が、前記領域分離トレンチ構造から間隔を空けて配置された第1外側分離トレンチ構造と、前記第1外側分離トレンチ構造から間隔を空けて配置され、前記主接合領域を外側に区画するように配置された第2外側分離トレンチ構造とを含み、前記介在領域が、前記第1外側分離トレンチ構造と前記第2外側分離トレンチ構造との間の領域を含む、請求項1~4のいずれか一項に記載の半導体装置。
【請求項6】
前記外側分離トレンチ構造が、前記第1外側分離トレンチ構造および前記第2外側分離トレンチ構造を結合する外側結合トレンチ構造をさらに含み、前記第1主面に垂直な方向から見る平面視において環状を呈している、請求項5に記載の半導体装置。
【請求項7】
前記領域分離トレンチ構造および前記外側分離トレンチ構造が共通に接続される電極をさらに含む、請求項1~6のいずれか一項に記載の半導体装置。
【請求項8】
前記領域分離トレンチ構造および前記外側分離トレンチ構造を前記電極に接続するための分離トレンチコンタクトが、平面視において前記フローティング領域内に配置されている、請求項7に記載の半導体装置。
【請求項9】
前記介在領域の第2導電型不純物濃度が前記半導体層の第2不純物濃度と等しい、請求項1~8のいずれか一項に記載の半導体装置。
【請求項10】
前記介在領域が、前記半導体層よりも第2導電型不純物濃度が高く、前記第1主面に露出し、前記領域分離トレンチ構造および前記外側分離トレンチ構造よりも浅い位置に底部を有するウェル領域を含む、請求項1~8のいずれか一項に記載の半導体装置。
【請求項11】
前記領域分離トレンチ構造は、前記半導体層の前記第1主面に形成された領域分離トレンチと、前記領域分離トレンチの内表面に形成された領域分離絶縁層と、前記領域分離絶縁層を介して前記領域分離トレンチに埋め込まれた領域分離電極層とを含む、請求項1~10のいずれか一項に記載の半導体装置。
【請求項12】
前記外側分離トレンチ構造は、前記半導体層の前記第1主面に形成された外側分離トレンチと、前記外側分離トレンチの内表面に形成された外側分離絶縁層と、前記外側分離絶縁層を介して前記外側分離トレンチに埋め込まれた外側分離電極層とを含む、請求項1~11のいずれか一項に記載の半導体装置。
【請求項13】
前記領域分離トレンチ構造が、前記フローティング領域とは反対側にFET(電界効果型トランジスタ)構造領域を区画している、請求項1~12のいずれか一項に記載の半導体装置。
【請求項14】
前記FET構造領域において、前記半導体層の前記第1主面に形成されたトレンチゲート構造をさらに含む、請求項13に記載の半導体装置。
【請求項15】
前記第2主面の表層部に形成された第2導電型のコレクタ領域をさらに含む、請求項14に記載の半導体装置。
【請求項16】
前記フローティング領域が、前記領域分離トレンチ構造よりも前記第1主面から深い位置に底部を有している、請求項1~15のいずれか一項に記載の半導体装置。
【請求項17】
前記主接合領域が、前記外側分離トレンチ構造よりも前記第1主面から深い位置に底部を有している、請求項1~16のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置に関する。
【背景技術】
【0002】
米国特許出願公開2013/0175574は、セル形成領域と、それを取り巻く環状のP型セル周辺接合領域とを有するデバイスチップを備えたIE型トレンチゲートIGBTを開示している(同文献の
図36参照)。セル形成領域には、多数の線状単位セル領域が敷き詰められている。線状単位セル領域は、アクティブセル領域およびインアクティブセル領域を含む。アクティブセル領域とインアクティブセル領域との間には、トレンチゲート電極が配置されている。インアクティブセル領域には、P型フローティング領域が設けられている。P型フローティング領域は、トレンチゲート電極およびこれに連なる端部トレンチゲート電極が埋設されたトレンチによって区画されている。P型セル周辺接合領域は、端部トレンチゲート電極を挟んでP型フローティング領域に対向している。P型セル周辺接合領域は、メタルエミッタ電極に接続されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
米国特許出願公開2013/0175574の構造では、P型セル周辺接合領域と、P型フローティング領域とが対向しており、それらの間の間隔はプロセス精度に依存する。そのため、P型セル周辺接合領域とP型フローティング領域とが接合しまうおそれがある。また、それらが接合していない場合であっても、P型セル周辺接合領域とP型フローティング領域との間隔が狭いと、寄生のPNPトランジスタが形成されてしまう恐れがある。それにより、ゲート電圧に対するコレクタ電流の特性が不安定になる。たとえば、閾値付近で発振が生じるおそれがある。したがって、必ずしも動作が安定しない。
【課題を解決するための手段】
【0004】
この発明の一実施形態に係る半導体装置は、一方側の第1主面および他方側の第2主面を有する第1導電型の半導体層を含む。半導体装置は、前記半導体層の前記第1主面の表層部に設定されたアクティブ領域を含む。半導体装置は、前記半導体層の前記第1主面の表層部において前記アクティブ領域の外側に設定された外側領域を含む。半導体装置は、前記外側領域に、前記アクティブ領域を取り囲むように設けられた第2導電型の主接合領域を含む。半導体装置は、前記アクティブ領域に形成され、電気的に浮遊状態とされる第2導電型のフローティング領域を含む。半導体装置は、前記半導体層の前記第1主面の表層部において、前記フローティング領域を分離する領域分離トレンチ構造を含む。半導体装置は、前記領域分離トレンチ構造から間隔を空けて配置され、前記主接合領域を外側に区画するように配置された外側分離トレンチ構造を含む。半導体装置は、前記領域分離トレンチ構造と前記外側分離トレンチ構造との間に配置され、前記主接合領域と前記フローティング領域との間に介在された介在領域、を含む。
【0005】
この構成によれば、アクティブ領域の外側に設けられた主接合領域と、フローティング領域との間には、領域分離トレンチ構造および外側分離トレンチ構造が介在する。また、さらにこれらのトレンチ構造の間の介在領域が介在する。これにより、主接合領域とフローティング領域とを確実に分離して、それらの接合を回避でき、かつそれらの間の不所望な接近を回避できる。
【0006】
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
【図面の簡単な説明】
【0007】
【
図1】
図1は、この発明の一実施形態に係る半導体装置の平面図である。
【
図2】
図2は、アクティブ領域と外側領域との境界部付近の構成を説明するための拡大平面図であり、
図1に示す領域IIにおける半導体層の表面の構成を示す。
【
図3】
図3は、
図2のIII-III線断面図であり、FET構造領域およびフローティング領域に関連する断面構造を示す。
【
図4】
図4は、アクティブ領域と外側領域との境界付近の断面図であり、
図2のIV-IV線に沿う断面構造を示す。
【
図5】
図5は、この発明の第2の実施形態に係る半導体装置の構成を説明するための部分拡大平面図である。
【
図6】
図6は、フローティング領域と主接合領域との分離構造を説明するための断面図であり、
図5のVI-VI線に沿う断面構造を示す。
【
図7】
図7は、この発明の第3の実施形態に係る半導体装置の構成を説明するための断面図である。
【
図8】
図8は、この発明の第4の実施形態に係る半導体装置の構成を説明するための断面図である。
【
図9】
図9は、この発明の第5の実施形態に係る半導体装置の構成を説明するための断面図である。
【発明を実施するための形態】
【0008】
図1は、この発明の一実施形態に係る半導体装置1の平面図である。半導体装置1は、この実施形態では、IGBT(Insulated Gate Bipolar Transistor)を有する電子部品である。
【0009】
半導体装置1は、チップ状の半導体層2を含む。半導体層2は、具体的には、一方側の第1主面2aおよび他方側の第2主面2b(
図3参照)を有している。第1主面2aおよび第2主面2bは、いずれも平坦面である。
図1には、第1主面2aに垂直な方向から見た平面視における半導体装置1の構成が示されている。第1主面2aおよび第2主面2bは、この実施形態では、四角形状、より具体的には矩形状である。半導体層2は、第1主面2aおよび第2主面2bを接続する側面2c,2d,2e,2f(この実施形態では4つの側面)を有している。
【0010】
以下の説明において、便宜的に、第1主面2aおよび第2主面2bに垂直な方向、すなわち、第1主面2aおよび第2主面2bの法線に平行な方向を半導体層2の「法線方向Z」という。また、法線方向Zから見ることを「平面視」という。さらに、便宜的に、法線方向Zに垂直であって一つの側面2cに平行な方向を「第1方向X」といい、法線方向Zおよび第1方向Xのいずれにも垂直な方向(側面2cの隣の他の側面2dに平行な方向)を「第2方向Y」という。
【0011】
半導体層2は、アクティブ領域3および外側領域4(周辺領域)を含む。アクティブ領域3および外側領域4は、半導体層2の第1主面2aに設定されている。
【0012】
アクティブ領域3は、平面視において、半導体層2の側面2c~2fから内方に間隔を空けて半導体層2の中央部に設定されている。アクティブ領域3は、平面視において半導体層2の4つの側面2c~2fにそれぞれ平行な4辺を有する四角形状(より具体的には矩形状)に設定されていてもよい。この実施形態では、アクティブ領域3は、矩形の一つの辺の中央部付近から内方に窪んだ凹部3aを有している。
【0013】
外側領域4は、アクティブ領域3の外側の領域である。外側領域4は、平面視においてアクティブ領域3の周縁に沿って帯状に延びている。外側領域4は、平面視において、アクティブ領域3を取り囲んでいる。外側領域4は、より具体的には、平面視においてアクティブ領域3を取り囲む無端状(四角環状)に設定されている。この実施形態では、外側領域4は、アクティブ領域3の凹部3aに整合するように、アクティブ領域3に向かって内方に突出した凸部4aを有している。
【0014】
アクティブ領域3のほぼ全域を覆うように、膜状のエミッタ電極5が配置されている。エミッタ電極5の中央部には、エミッタパッド領域5aが設定されている。エミッタパッド領域5aは、ボンディングワイヤが接合されるボンディングパッドを提供する。
【0015】
外側領域4には、膜状のゲート電極6が配置されている。ゲート電極6とエミッタ電極5とは、間隔7(この実施形態ではスリット状の間隔)によって、互いに離隔されており、それによって電気的に絶縁されている。ゲート電極6は、外側領域4の凸部4aと整合するように配置されたゲートパッド部6Aと、ゲートパッド部6Aから延びたゲート配線6Bとを含む。ゲート配線6Bは、ゲートフィンガとも呼ばれる。ゲートパッド部6Aは、この実施形態では、平面視において矩形状に形成されている。ゲートパッド部6Aの中央部にはゲートパッド領域6aが設定されている。ゲートパッド領域6aは、ボンディングワイヤが接合されるボンディングパッドを提供する。ゲート配線6Bは、外側領域4に沿って帯状に延びている。この実施形態では、2つのゲート配線6Bがゲートパッド部6Aに結合されている。各ゲート配線6Bは、半導体層2の一側面2dに沿って延び、さらにその側面2dに隣接する別の側面2c,2eに沿うように折れ曲がって平面視L字形に形成されている。
【0016】
図2は、アクティブ領域3と外側領域4との境界部付近の構成を説明するための拡大平面図であり、
図1に示す領域IIにおける半導体層2の表面(第1主面2a)の構成を示す。より正確には、
図2は、エミッタ電極5およびゲート電極6のほか、半導体層2の第1主面2aに形成された層間絶縁膜等の図示を省いた拡大平面図である。
【0017】
外側領域4において、半導体層2の表層部(第1主面2aからその内方に至る領域をいう。以下同じ。)には、主接合領域45(周辺接合領域)が設けられている。主接合領域45は、
図2において斜線を付して示すように、平面視において、アクティブ領域3を外側から取り囲むように設定されている。より具体的には、主接合領域45は、平面視において、アクティブ領域3を取り囲む環状(無端状)に設定されている。主接合領域45は、半導体層2の終端構造を構成しており、逆バイアス時に広がる空乏層によって電界集中を緩和する。
【0018】
半導体層2には、複数本のトレンチゲート構造10(明瞭化のために二重斜線を付して示す。)が形成されている。各トレンチゲート構造10は、たとえば第2方向Yに沿って直線状に延びている。複数のトレンチゲート構造10は、第1方向Xに間隔を開けて平行に形成されている。各トレンチゲート構造10の第1方向Xに関する両側には、一対の領域分離トレンチ構造30(明瞭化のために二重斜線を付して示す。)が配置されている。各領域分離トレンチ構造30は、トレンチゲート構造10に沿って延びている。この実施形態では、各領域分離トレンチ構造30は、第2方向Yに沿って延びている。平面視においてトレンチゲート構造10を挟んで隣接する一対の領域分離トレンチ構造30の間にFET(電界効果型トランジスタ)構造領域9が設定されている。
【0019】
第1方向Xに隣接する一対のトレンチゲート構造10の間には、領域分離トレンチ構造30が位置している。領域分離トレンチ構造30は、p型のフローティング領域40を区画している。フローティング領域40は、領域分離トレンチ構造30を挟んでFET構造領域9に対向している。この実施形態では、領域分離トレンチ構造30は、トレンチゲート構造10に沿って線状に延びる2本の主分離トレンチ構造34を含む。この2本の主分離トレンチ構造34の間にフローティング領域40が設定されている。領域分離トレンチ構造30は、2本の主分離トレンチ構造34の対応する端部同士を互いに結合する端部連結トレンチ構造35をさらに含む。この端部連結トレンチ構造35と主分離トレンチ構造34とによって囲まれた領域にフローティング領域40が配置されている。端部連結トレンチ構造35は、トレンチゲート構造10の長手方向に直交する方向、すなわち、第1方向Xに沿って線状に延びている。したがって、領域分離トレンチ構造30は、平面視において矩形状のフローティング領域40をその内方に区画している。
【0020】
第1方向Xに隣接する2本のトレンチゲート構造10の間に配置された2本の主分離トレンチ構造34は、フローティング領域40内においても、互いに結合されている。具体的には、フローティング領域40内には、2本の主分離トレンチ構造34を結合する中間連結トレンチ構造36が配置されている。中間連結トレンチ構造36は、平面視において、線状に形成されている。中間連結トレンチ構造36は、フローティング領域40を第1方向Xに沿って横切っている。
【0021】
中間連結トレンチ構造36に関して、当該中間連結トレンチ構造36に接続するように分離引出電極層37が配置されている。分離引出電極層37は、中間連結トレンチ構造36を第2方向Yに沿って横切るように配置されている。分離引出電極層37は、この実施形態では、平面視において、矩形形状を有している。分離引出電極層37上に分離トレンチコンタクト38が設定されている。分離トレンチコンタクト38は、フローティング領域40の直上に配置されている。分離トレンチコンタクト38は、分離引出電極層37をエミッタ電極5に接続する。それにより、領域分離トレンチ構造30は、中間連結トレンチ構造36および分離引出電極層37を介してエミッタ電極5に電気的に接続されている。
【0022】
分離トレンチコンタクト38は、分離引出電極層37上において、中間連結トレンチ構造36からずれて配置されている。分離トレンチコンタクト38は、この実施形態では、複数個設けられている。より具体的には、複数(この実施形態では2個)の分離トレンチコンタクト38が、第2方向Yに関して、中間連結トレンチ構造36の両側に配置されている。
【0023】
フローティング領域40から第2方向Yに間隔を開けて、外側分離トレンチ構造50が配置されている。より詳細には、端部連結トレンチ構造35から第2方向Yの外側に間隔を開けて外側分離トレンチ構造50が配置されている。外側分離トレンチ構造50は、線状に形成されている。外側分離トレンチ構造50は、端部連結トレンチ構造35と平行に形成されている。
【0024】
外側分離トレンチ構造50の両端部は、主分離トレンチ構造延長部34Aに結合されている。主分離トレンチ構造延長部34Aは、主分離トレンチ構造34から第2方向Yの外側へと線状に延長されている。主分離トレンチ構造延長部34Aは、主分離トレンチ構造34(
図3参照)と同様の構造を有している。主分離トレンチ構造延長部34Aは、領域分離トレンチ構造30と外側分離トレンチ構造50とを結合して連続させる結合トレンチ構造の一例である。このように、一対の主分離トレンチ構造延長部34A、端部連結トレンチ構造35および外側分離トレンチ構造50によって、半導体層2の表層部に介在領域60が区画されている。
【0025】
主接合領域45は、この実施形態では、p型の領域である。主接合領域45は、外側分離トレンチ構造50に対して、外側から接している。また、主接合領域45は、主分離トレンチ構造延長部34Aに対して、介在領域60の反対側から接している。さらに、主接合領域45は、FET構造領域9に対して外側から接している。
【0026】
トレンチゲート構造10は、第2方向Yに関して、外側分離トレンチ構造50を超えて外側領域4まで延びている。すなわち、トレンチゲート構造10の両端部は、外側分離トレンチ構造50よりも第2方向Yに関して外側に位置している。各トレンチゲート構造10の両端部は、一対の外側トレンチゲート構造15(
図2には一方側の外側トレンチゲート構造15のみを示す。)にそれぞれ結合されている。それにより、複数のトレンチゲート構造10は、外側トレンチゲート構造15によって互いに連結されている。すなわち、外側トレンチゲート構造15は、複数のトレンチゲート構造10を連結するトレンチゲート連結構造を提供する。外側トレンチゲート構造15は、第1方向Xに沿って線状に延びている。外側トレンチゲート構造15は、この実施形態では、主接合領域45内に形成されている。
【0027】
FET構造領域9には、エミッタコンタクト17が設定されている。エミッタコンタクト17は、FET構造領域9に形成されているFET構造のエミッタ領域にエミッタ電極5(
図1参照)を接続する。エミッタコンタクト17は、トレンチゲート構造10の両側に設けられている。
【0028】
各エミッタコンタクト17は、トレンチゲート構造10に沿って線状に延びている。この実施形態では、エミッタコンタクト17は、第2方向Yに関して、途中で分断されている。より具体的には、中間連結トレンチ構造36の付近の領域、さらに具体的には、分離引出電極層37に対応する領域において、エミッタコンタクト17が分断されている。分離引出電極層37と、エミッタコンタクト17とは、X方向に見たときに重なり合わない配置となっている。
【0029】
図3は、
図2のIII-III線断面図であり、FET構造領域9およびフローティング領域40に関連する断面構造を示す。半導体層2は、n
-型の半導体基板18を含む単結晶構造を有している。半導体基板18は、FZ(Floating Zone)法を経て形成されたシリコン製のFZ基板であってもよい。FZ(Floating Zone)法を経て形成されたシリコン製のFZ基板であってもよい。
【0030】
半導体基板18のn型不純物濃度は、4.0×1013cm-3以上2.0×1014cm-3以下であってもよい。半導体基板18の厚さは、50μm以上200μm以下であってもよい。半導体基板18の厚さは、50μm以上100μm以下、100μm以上150μm以下、または、150μm以上200μm以下であってもよい。
【0031】
半導体層2の第2主面2bには、コレクタ電極8が形成されている。コレクタ電極8は、半導体層2の第2主面2bに電気的に接続されている。コレクタ電極8は、半導体層2の第2主面2bとの間でオーミック接触を形成している。コレクタ電極8は、アクティブ領域3にコレクタ信号を伝達する。
【0032】
半導体層2の第2主面2bの表層部には、p型のコレクタ領域71が形成されている。コレクタ領域71のp型不純物濃度は、1.0×1015cm-3以上1.0×1018cm-3以下であってもよい。コレクタ領域71は、コレクタ電極8との間でオーミック接触を形成している。コレクタ領域71は、第2主面2bの表層部の全域に形成されていてもよい。
【0033】
コレクタ領域71には、n型のバッファ層72が積層されている。バッファ層72は、半導体層2の第2主面2bの表層部の全域に形成されていてもよい。バッファ層72のn型不純物濃度は、半導体基板18のn型不純物濃度よりも大きい。
【0034】
バッファ層72の厚さは、0.5μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、または、25μm以上30μm以下であってもよい。
【0035】
第1方向Xに沿って、フローティング領域40とFET構造領域9とが交互に配置されている。フローティング領域40とFET構造領域9とが、領域分離トレンチ構造30(主分離トレンチ構造34)によって分離されている。FET構造領域9内にトレンチゲート構造10を含むFET構造20が形成されている。トレンチゲート構造10は、第1方向Xに関して、FET構造領域9の中央付近に形成されている。より詳細には、トレンチゲート構造10は、FET構造領域9を第1方向Xに関してほぼ等分するように配置されている。
【0036】
トレンチゲート構造10は、ゲートトレンチ11、ゲート絶縁層12およびゲート電極層13を含む。ゲートトレンチ11は、半導体層2の第1主面2aに形成されている。より具体的には、ゲートトレンチ11は、第1主面2aから半導体層2内の所定の深さまで第1主面2aに垂直な方向(法線方向Z)に延びて掘り下げられている。
【0037】
ゲートトレンチ11は、一対の側壁11aおよびそれらの底縁を結合する底壁11bを含む。ゲートトレンチ11の側壁11aは、半導体層2の第1主面2aに対して垂直に形成されていてもよい。また、ゲートトレンチ11の側壁11aは、半導体層2の第1主面2aから底壁11bに向かって、第1主面2aに対して下り傾斜していてもよい。ゲートトレンチ11は、開口側の開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。ゲートトレンチ11の底壁11bは、第2方向Yに沿って第1主面2aにほぼ平行に延びている。ゲートトレンチ11の底壁11bは、半導体層2の第1主面2aに対して平行に形成されていてもよい。ゲートトレンチ11の底壁11bは、半導体層2の第2主面2bに向かって窪む凹湾曲面状に形成されていてもよい。
【0038】
ゲートトレンチ11は、開口エッジ部を含む。ゲートトレンチ11の開口エッジ部は、ゲートトレンチ11の側壁11aおよび半導体層2の第1主面2aを接続している。ゲートトレンチ11の開口エッジ部は、半導体層2の第1主面2aからゲートトレンチ11の側壁11aに向かって下り傾斜した傾斜部を有している。ゲートトレンチ11の開口エッジ部は、半導体層2の第2主面2bに向かって窪んだ凹湾曲状に形成されていてもよい。これにより、ゲートトレンチ11の開口側には、底壁11b側の開口幅よりも広い開口幅を有する幅広部が形成されている。ゲートトレンチ11の開口エッジ部は、半導体層2の第1主面2aに向って突出する凸湾曲面状に形成されていてもよい。
【0039】
ゲートトレンチ11の第1主面2aに垂直な方向(法線方向Z)の深さは、3.0μm以上7.0μm以下であってもよい。ゲートトレンチ11の深さは、3.0μm以上4.0μm以下、4.0μm以上5.0μm以下、5.0μm以上6.0μm以下、または、6.0μm以上7.0μm以下であってもよい。
【0040】
ゲートトレンチ11の長手方向に直交する幅は、0.5μm以上3.0μm以下であってもよい。ゲートトレンチ11の幅は、ゲートトレンチ11の第1方向Xの幅である。ゲートトレンチ11の幅は、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、1.5μm以上2.0μm以下、2.0μm以上2.5μm以下、または、2.5μm以上3.0μm以下であってもよい。
【0041】
ゲート絶縁層12は、ゲートトレンチ11の内壁に沿って膜状に形成されている。ゲート絶縁層12は、ゲートトレンチ11内において凹状の空間を区画している。ゲート絶縁層12は、この実施形態では、シリコン酸化膜を含む。ゲート絶縁層12は、シリコン酸化膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
【0042】
ゲート絶縁層12は、第1領域12a、第2領域12bおよび第3領域12cを含む。第1領域12aは、ゲートトレンチ11の側壁11aを被覆している。第2領域12bは、ゲートトレンチ11の底壁11bを被覆している。第3領域12cは、ゲートトレンチ11の開口エッジ部を被覆している。
【0043】
第2領域12bの厚さは、第1領域12aの厚さ以上であってもよい。第2領域12bの厚さは、第1領域12aの厚さよりも大きくてよい。第3領域12cの厚さは、第1領域12aの厚さ以上であってもよい。第3領域12cの厚さは、第1領域12aの厚さよりも大きくてよい。むろん、一様な厚さを有するゲート絶縁層12が形成されていてもよい。
【0044】
第3領域12cは、ゲートトレンチ11の開口エッジ部においてゲートトレンチ11内に向けて膨出した膨出部を含む。第3領域12cは、ゲートトレンチ11の内方に向かって張り出しており、その表面は凸湾曲面を形成している。第3領域12cは、ゲートトレンチ11の開口エッジ部においてゲートトレンチ11の開口を狭めている。
【0045】
ゲート電極層13は、ゲート絶縁層12を挟んでゲートトレンチ11に埋め込まれている。ゲート電極層13は、より具体的には、ゲートトレンチ11においてゲート絶縁層12によって区画された凹状の空間に埋め込まれている。ゲート電極層13は、ゲート信号によって制御される。すなわち、ゲート電極層13は、ゲート電極6に電気的に接続されている。
【0046】
ゲート電極層13は、断面視において半導体層2の第1主面2aに垂直な方向(法線方向Z)に沿って延びる壁状に形成されている。このような壁状のゲート電極層13が、ゲートトレンチ11に沿って第2方向Yに線状に延びている。ゲート電極層13は、ゲートトレンチ11の開口エッジ部側に位置する上端部を有している。ゲート電極層13の上端部は、半導体層2の第1主面2aに対してゲートトレンチ11の底壁11b側に位置している。
【0047】
ゲート電極層13の上端部には、ゲートトレンチ11の底壁11bに向かって窪んだ窪みが形成されている。ゲート電極層13の上端部の窪みは、ゲートトレンチ11の底壁11bに向かう先細り形状に形成されている。ゲート電極層13の上端部は、ゲート絶縁層12の第3領域12cに沿って括れた括れ部を有している。
【0048】
FET構造20は、半導体層2の第1主面2aの表層部に形成されたp型のボディ領域21を含む。ボディ領域21のp型不純物濃度は、1.0×1016cm-3以上1.0×1018cm-3以下であってもよい。
【0049】
ボディ領域21は、トレンチゲート構造10の両サイドにそれぞれ形成されている。ボディ領域21は、平面視においてトレンチゲート構造10に沿って延びる帯状に形成されている。ボディ領域21は、ゲートトレンチ11の側壁11aから露出している。ボディ領域21の底部は、第1主面2aに垂直な方向(法線方向Z)に関して、半導体層2の第1主面2aおよびゲートトレンチ11の底壁11bの間の深さ位置に配置されている。
【0050】
FET構造20は、ボディ領域21の表層部に形成されたn+型のエミッタ領域22を含む。エミッタ領域22のn型不純物濃度は、1.0×1019cm-3以上1.0×1021cm-3以下であってもよい。
【0051】
エミッタ領域22は、トレンチゲート構造10の両サイドにそれぞれ形成されている。エミッタ領域22は、平面視においてトレンチゲート構造10に沿って延びる帯状に形成されている。エミッタ領域22は、半導体層2の第1主面2aから露出している。さらに、エミッタ領域22は、ゲートトレンチ11の側壁11aから露出している。エミッタ領域22の底部は、第1主面2aに垂直な方向(法線方向Z)に関して、ゲート電極層13の上端部およびボディ領域21の底部の間の深さ位置に配置されている。
【0052】
FET構造20は、この実施形態では、半導体層2においてボディ領域21に対して第2主面2b側の領域に形成されたn+型のキャリアストレージ領域23を含む。キャリアストレージ領域23のn型不純物濃度は、半導体層2のn型不純物濃度よりも高い。キャリアストレージ領域23のn型不純物濃度は、1.0×1015cm-3以上1.0×1017cm-3以下であってもよい。
【0053】
キャリアストレージ領域23は、トレンチゲート構造10の両サイドにそれぞれ形成されている。キャリアストレージ領域23は、平面視においてトレンチゲート構造10に沿って延びる帯状に形成されている。キャリアストレージ領域23は、ゲートトレンチ11の側壁11aから露出している。キャリアストレージ領域23の底部は、第1主面2aに垂直な方向(法線方向Z)に関して、ボディ領域21の底部およびゲートトレンチ11の底壁11bの間の深さ位置に配置されている。
【0054】
キャリアストレージ領域23は、半導体層2に供給された正孔(キャリア)がボディ領域21に引き戻される(排出される)のを抑制する。これにより、半導体層2においてFET構造20の直下の領域に正孔が蓄積される。その結果、オン抵抗の低減およびオン電圧の低減が図られる。
【0055】
FET構造20は、この実施形態では、さらに半導体層2の第1主面2aに形成されたエミッタトレンチ25を含む。エミッタトレンチ25は、トレンチゲート構造10の両サイドにそれぞれ形成されている。
【0056】
エミッタトレンチ25は、トレンチゲート構造10から第1方向Xに間隔を空けて形成されている。エミッタトレンチ25は、平面視においてトレンチゲート構造10に沿って帯状に延びている。第2方向Yに関して、エミッタトレンチ25の長さは、トレンチゲート構造10の長さ以下である。エミッタトレンチ25の長さは、より具体的には、トレンチゲート構造10の長さ未満である。エミッタトレンチ25は、より具体的には、エミッタ領域22に形成されている。エミッタトレンチ25は、エミッタ領域22を貫通していてもよい。エミッタトレンチ25の内壁からは、エミッタ領域22が露出している。
【0057】
FET構造20は、ボディ領域21においてエミッタトレンチ25の底壁に沿う領域に形成されたp+型のコンタクト領域24を含む。コンタクト領域24のp型不純物濃度は、ボディ領域21のp型不純物濃度よりも大きい。コンタクト領域24のp型不純物濃度は、1.0×1019cm-3以上1.0×1020cm-3以下であってもよい。
【0058】
コンタクト領域24は、平面視においてエミッタトレンチ25に沿って帯状に延びている。コンタクト領域24は、エミッタトレンチ25の底壁から露出している。コンタクト領域24の底部は、法線方向Zに関して、エミッタトレンチ25の底壁およびボディ領域21の底部の間の深さ位置に形成されている。
【0059】
このように、FET構造20では、ゲート電極層13が、ゲート絶縁層12を挟んでボディ領域21およびエミッタ領域22に対向している。この実施形態では、ゲート電極層13は、ゲート絶縁層12を挟んでキャリアストレージ領域23にも対向している。
【0060】
ボディ領域21においてエミッタ領域22およびキャリアストレージ領域23の間の領域に、IGBTのチャネルが形成される。チャネルのオンオフは、ゲート信号によって制御される。
【0061】
半導体層2の第1主面2aには、各FET構造領域9を他の領域から区画する領域分離構造29が形成されている。領域分離構造29は、半導体層2の第1主面2aの表層部においてFET構造20に隣り合う領域に形成されている。
【0062】
領域分離構造29は、より具体的には、FET構造領域9の両サイドに形成されている。領域分離構造29は、互いに隣り合う複数のFET構造領域9の間の領域にそれぞれ形成されている。これにより、複数のFET構造領域9は、領域分離構造29によってそれぞれ分離されている。
【0063】
領域分離構造29は、半導体層2に注入された正孔の移動を制限する。すなわち、正孔は、領域分離構造29を迂回してFET構造20に流れ込む。これにより、半導体層2においてFET構造20の直下の領域に正孔が蓄積され、正孔の密度が高められる。その結果、オン抵抗の低減およびオン電圧の低減が図られる。
【0064】
領域分離構造29は、半導体層2の第1主面2aの表層部においてFET構造20に隣り合う領域に形成されたp型のフローティング領域40を含む。フローティング領域40は、電気的に浮遊状態に形成されている。
【0065】
フローティング領域40の底部は、法線方向Zに関して、キャリアストレージ領域23の底部および第2主面2bの間の深さ位置に形成されている。フローティング領域40の底部は、この実施形態では、ゲートトレンチ11の底壁11bおよび第2主面2bの間の深さ位置に形成されている。
【0066】
フローティング領域40のp型不純物濃度は、ボディ領域21のp型不純物濃度以上であってもよい。フローティング領域40のp型不純物濃度は、ボディ領域21のp型不純物濃度よりも大きくてもよい。
【0067】
フローティング領域40のp型不純物濃度は、1.0×1016cm-3以上1.0×1020cm-3以下であってもよい。フローティング領域40のp型不純物濃度は、1.0×1018cm-3以上1.0×1020cm-3以下であることが好ましい。
【0068】
フローティング領域40は、平面視においてFET構造20に沿って延びる帯状に形成されている。第2方向Yに関して、フローティング領域40の長さは、ゲートトレンチ11の長さよりも小さい。
【0069】
領域分離構造29は、フローティング領域40をFET構造20から区画する領域分離トレンチ構造30を含む。領域分離トレンチ構造30は、平面視においてフローティング領域40を取り囲む環状(この実施形態では四角環状)に形成されている(
図2参照)。
【0070】
領域分離トレンチ構造30は、領域分離トレンチ31、領域分離絶縁層32および領域分離電極層33を含む。
【0071】
領域分離トレンチ31は、半導体層2の第1主面2aに形成されている。領域分離トレンチ31は、側壁31aおよび底壁31bを含む。領域分離トレンチ31の側壁31aは、半導体層2の第1主面2aに対して垂直に形成されていてもよい。領域分離トレンチ31の側壁31aは、半導体層2の第1主面2aから底壁31bに向かって、第1主面2aに対して下り傾斜していてもよい。領域分離トレンチ31は、開口エッジ部側の開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。
【0072】
領域分離トレンチ31においてFET構造20に面する側壁31aからは、エミッタ領域22、ボディ領域21およびキャリアストレージ領域23が露出している。領域分離トレンチ31においてフローティング領域40に面する側壁31aからは、フローティング領域40が露出している。
【0073】
領域分離トレンチ31の底壁31bは、第2方向Yに沿って第1主面2aにほぼ平行に延びている。領域分離トレンチ31の底壁31bは、半導体層2の第1主面2aに対して平行に形成されていてもよい。領域分離トレンチ31の底壁31bは、半導体層2の第2主面2bに向かって窪む凹湾曲面状に形成されていてもよい。領域分離トレンチ31の底壁31bは、フローティング領域40の底部によって被覆されている。つまり、フローティング領域40は、領域分離トレンチ31の底壁31bを被覆する被覆部を有している。
【0074】
領域分離トレンチ31は、開口エッジ部を含む。領域分離トレンチ31の開口エッジ部は、領域分離トレンチ31の側壁31aおよび半導体層2の第1主面2aを接続している。領域分離トレンチ31の開口エッジ部は、半導体層2の第1主面2aから領域分離トレンチ31の側壁31aに向かって第1主面2aに対して下り傾斜した傾斜部を有している。領域分離トレンチ31の開口エッジ部は、半導体層2の第2主面2bに向かって窪んだ凹湾曲状に形成されている。これにより、領域分離トレンチ31の開口エッジ部には、底壁31b側の開口幅よりも広い開口幅を有する幅広部が形成されている。領域分離トレンチ31の開口エッジ部は、半導体層2の第1主面2aに向かう凸湾曲面状に形成されていてもよい。
【0075】
領域分離トレンチ31の法線方向Zの深さは、3.0μm以上7.0μm以下であってもよい。領域分離トレンチ31の深さは、3.0μm以上4.0μm以下、4.0μm以上5.0μm以下、5.0μm以上6.0μm以下、または、6.0μm以上7.0μm以下であってもよい。領域分離トレンチ31の深さは、ゲートトレンチ11の深さと等しくてもよい。
【0076】
領域分離トレンチ31の幅は、0.5μm以上3.0μm以下であってもよい。領域分離トレンチ31の幅は、領域分離トレンチ31が延びる方向に直交する平面視における幅であり、主分離トレンチ構造34においては、第1方向Xの幅である。領域分離トレンチ31の幅は、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、1.5μm以上2.0μm以下、2.0μm以上2.5μm以下、または、2.5μm以上3.0μm以下であってもよい。領域分離トレンチ31の幅は、ゲートトレンチ11の幅と等しくてもよい。
【0077】
領域分離絶縁層32は、領域分離トレンチ31の内壁に沿って膜状に形成されている。領域分離絶縁層32は、領域分離トレンチ31内において凹状の空間を区画している。領域分離絶縁層32は、この実施形態では、シリコン酸化膜を含む。領域分離絶縁層32は、シリコン酸化膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
【0078】
領域分離絶縁層32は、第1領域32a、第2領域32bおよび第3領域32cを含む。第1領域32aは、領域分離トレンチ31の側壁31aを被覆している。第2領域32bは、領域分離トレンチ31の底壁31bを被覆している。第3領域32cは、領域分離トレンチ31の開口エッジ部を被覆している。
【0079】
第2領域32bの厚さは、第1領域32aの厚さ以上であってもよい。第2領域32bの厚さは、第1領域32aの厚さよりも大きくてよい。第3領域32cの厚さは、第1領域32aの厚さ以上であってもよい。第3領域32cの厚さは、第1領域32aの厚さよりも大きくてよい。
【0080】
第3領域32cは、領域分離トレンチ31の開口エッジ部において領域分離トレンチ31内に向けて膨出した膨出部を含む。第3領域32cは、領域分離トレンチ31の内方に向かって凸湾曲面状に張り出している。第3領域32cは、領域分離トレンチ31の開口エッジ部において領域分離トレンチ31の開口を狭めている。むろん、一様な厚さを有する領域分離絶縁層32が形成されていてもよい。
【0081】
領域分離電極層33は、領域分離絶縁層32を挟んで領域分離トレンチ31に埋め込まれている。領域分離電極層33は、より具体的には、領域分離トレンチ31において領域分離絶縁層32によって区画された凹状の空間に埋め込まれている。領域分離電極層33は、エミッタ信号によって制御される。すなわち、領域分離電極層33は、エミッタ電極5に電気的に接続されている。エミッタ信号は、グランド電位または基準電位の信号である。
【0082】
領域分離電極層33は、断面視において半導体層2の第1主面2aの法線方向Zに沿って延びる壁状に形成されている。領域分離電極層33は、領域分離トレンチ31の開口エッジ部側に位置する上端部を有している。領域分離電極層33の上端部は、半導体層2の第1主面2aに対して領域分離トレンチ31の底壁31b側に位置している。
【0083】
領域分離電極層33の上端部には、領域分離トレンチ31の底壁31bに向かって窪んだ窪みが形成されている。領域分離電極層33の上端部の窪みは、領域分離トレンチ31の底壁31bに向かう先細り形状に形成されている。領域分離電極層33の上端部は、領域分離絶縁層32の第3領域32cに沿って括れた括れ部を有している。
【0084】
半導体層2の第1主面2aの上には、主面絶縁層79が形成されている。主面絶縁層79は、第1主面2aに沿って膜状に形成されている。主面絶縁層79は、ゲート絶縁層12および領域分離絶縁層32と連続している。主面絶縁層79は、この実施形態では、シリコン酸化膜を含む。主面絶縁層79は、シリコン酸化膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
【0085】
主面絶縁層79の上に層間絶縁層80が形成されている。層間絶縁層80は、半導体層2の第1主面2aに沿って膜状に形成されている。層間絶縁層80は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層80は、酸化シリコンの一例としてのPSG(Phosphor Silicate Glass)および/またはBPSG(Boron Phosphor Silicate Glass)を含んでいてもよい。
【0086】
層間絶縁層80は、この実施形態では、半導体層2の第1主面2a側からこの順に積層された第1層間絶縁層81および第2層間絶縁層82を含む積層構造を有している。第1層間絶縁層81は、PSGまたはBPSGを含んでいてもよい。第2層間絶縁層82は、第1層間絶縁層81とは異なる絶縁材料を含む。第2層間絶縁層82は、PSGまたはBPSGを含んでいてもよい。
【0087】
層間絶縁層80には、エミッタコンタクト開口85が形成されている。エミッタコンタクト開口85は、エミッタトレンチ25を露出させている。エミッタコンタクト開口85は、エミッタトレンチ25に連通している。エミッタコンタクト開口85の開口エッジ部は、層間絶縁層80の内方に窪む凹湾曲面状に形成されている。これにより、エミッタコンタクト17は、エミッタトレンチ25のよりも大きい開口幅を有している。
【0088】
エミッタトレンチ25は、この実施形態では、第1層間絶縁層81および主面絶縁層79を貫通して、半導体層2の第1主面2aに形成されている。エミッタトレンチ25には、エミッタプラグ電極層86が埋め込まれている。エミッタプラグ電極層86は、エミッタトレンチ25内においてエミッタ領域22およびコンタクト領域24に電気的に接続されている。
【0089】
エミッタプラグ電極層86は、この実施形態では、バリア電極層87および主電極層88を含む積層構造を有している。バリア電極層87は、エミッタトレンチ25の内壁に沿って膜状に形成されている。バリア電極層87は、エミッタトレンチ25内において凹状の空間を区画している。
【0090】
バリア電極層87は、チタン層または窒化チタン層を含む単層構造を有していてもよい。バリア電極層87は、チタン層および窒化チタン層を含む積層構造を有していてもよい。この場合、窒化チタン層は、チタン層の上に積層されていてもよい。
【0091】
主電極層88は、バリア電極層87を挟んでエミッタトレンチ25に埋め込まれている。主電極層88は、より具体的には、エミッタトレンチ25においてバリア電極層87によって区画された凹状の空間に埋め込まれている。主電極層88は、タングステンを含んでいてもよい。
【0092】
層間絶縁層80の上には、エミッタ電極5が形成されている。エミッタ電極5は、アルミニウム、銅、Al-Si-Cu(アルミニウム-シリコン-銅)合金、Al-Si(アルミニウム-シリコン)合金、または、Al-Cu(アルミニウム-銅)合金のうちの少なくとも一種を含んでいてもよい。エミッタ電極5は、これらの導電材料のうちのいずれか一種を含む単層構造を有していてもよい。エミッタ電極5は、これらの導電材料のうちの少なくとも2種が任意の順序で積層された積層構造を有していてもよい。
【0093】
エミッタ電極5は、層間絶縁層80の上から、エミッタコンタクト開口85に入り込んでエミッタコンタクト17を形成している。すなわち、エミッタ電極5は、エミッタコンタクト開口85において、エミッタ領域22およびコンタクト領域24に電気的に接続されている。エミッタ電極5は、より具体的には、エミッタコンタクト開口85内においてエミッタプラグ電極層86に電気的に接続されている。エミッタ電極5は、エミッタプラグ電極層86を介してエミッタ領域22およびコンタクト領域24に電気的に接続されている。
【0094】
フローティング領域40は、層間絶縁層80によって、エミッタ電極5から絶縁されている。すなわち、フローティング領域40は、電気的に浮遊状態とされている。
【0095】
図4は、アクティブ領域3と外側領域4との境界付近の断面図であり、
図2のIV-IV線に沿う断面構造を示す。フローティング領域40は、領域分離トレンチ構造30(
図2の断面では端部連結トレンチ構造35)によって、その外側の領域から分離されている。さらに、領域分離トレンチ構造30から第2方向Yの外側に間隔を空けて、外側分離トレンチ構造50が配置されている。外側分離トレンチ構造50の外側に主接合領域45が設けられている。すなわち、領域分離トレンチ構造30(とくに端部連結トレンチ構造35)、外側分離トレンチ構造50およびこれらの間の半導体層2中の領域である介在領域60は、領域離隔構造49を形成している。領域離隔構造49は、主接合領域45とのフローティング領域40とを離隔して、それらの接合または近接を阻止する。
【0096】
主接合領域45は、フローティング領域40と同様のp型不純物濃度を有していてもよい。この場合、主接合領域45とフローティング領域とは、同一の工程で形成されてもよい。主接合領域45のp型不純物濃度は、ボディ領域21のp型不純物濃度以上であってもよい。フローティング領域40のp型不純物濃度は、ボディ領域21のp型不純物濃度よりも大きくてもよい。主接合領域45のp型不純物濃度は、1.0×1016cm-3以上1.0×1020cm-3以下であってもよい。主接合領域45のp型不純物濃度は、1.0×1018cm-3以上1.0×1020cm-3以下であることが好ましい。
【0097】
外側分離トレンチ構造50は、領域分離トレンチ構造30と同様の構成を有しているので、外側分離トレンチ構造50の各部には、領域分離トレンチ構造30の対応部分と同一参照符号を付して詳細な説明を省略する。外側分離トレンチ構造50は、半導体層2の第1主面2aに形成された分離トレンチ31(外側分離トレンチ)と、分離トレンチ31の内表面に形成された分離絶縁層32(外側分離絶縁層)と、分離絶縁層32を介して分離トレンチ31に埋め込まれた分離電極層33(外側分離電極層)とを含む。
【0098】
主接合領域45の底部は、外側分離トレンチ構造50の分離トレンチ31の底部よりも深い位置に配置されている。外側分離トレンチ構造50の分離トレンチ31の底壁は、主接合領域45の底部によって被覆されている。つまり、主接合領域45は、外側分離トレンチ構造50の分離トレンチ31の底壁を被覆する被覆部を有している。
【0099】
外側分離トレンチ構造50に関して、分離トレンチ31の法線方向Zの深さは、3.0μm以上7.0μm以下であってもよい。分離トレンチ31の深さは、3.0μm以上4.0μm以下、4.0μm以上5.0μm以下、5.0μm以上6.0μm以下、または、6.0μm以上7.0μm以下であってもよい。分離トレンチ31の深さは、ゲートトレンチ11の深さと等しくてもよい。
【0100】
また、外側分離トレンチ構造50に関して、分離トレンチ31の幅は、0.5μm以上3.0μm以下であってもよい。分離トレンチ31の幅は、分離トレンチ31が延びる方向に直交する平面視における幅であり、外側分離トレンチ構造50においては、第2方向Yの幅である。分離トレンチ31の幅は、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、1.5μm以上2.0μm以下、2.0μm以上2.5μm以下、または、2.5μm以上3.0μm以下であってもよい。分離トレンチ31の幅は、ゲートトレンチ11の幅と等しくてもよい。
【0101】
領域分離トレンチ構造30(
図4の断面では端部連結トレンチ構造35)と外側分離トレンチ構造50との間の間隔は、領域分離トレンチ構造30の幅よりも広い。したがって、介在領域60の第2方向Yの幅は、領域分離トレンチ構造30の幅よりも広い。また、領域分離トレンチ構造30と外側分離トレンチ構造50との間隔は、外側分離トレンチ構造50の幅よりも広い。したがって、介在領域60の第2方向Yの幅は、外側分離トレンチ構造50の幅よりも広い。
【0102】
外側分離トレンチ構造50から、第2方向Yに沿ってさらに外側に間隔を空けて、外側トレンチゲート構造15が配置されている。外側トレンチゲート構造15は、延びる方向が異なる点を除いて、トレンチゲート構造10と同様の構成を有しているので、外側トレンチゲート構造15の各部には、トレンチゲート構造10の対応部分と同一参照符号を付して説明を省略する。
【0103】
外側トレンチゲート構造15は、この実施形態では、主接合領域45内に配置されている。
【0104】
外側トレンチゲート構造15のゲート電極層13は、ゲートトレンチ11から半導体層2の第1主面2aの上に引き出されたゲート引出電極層15aを有している。ゲート引出電極層15aは、外側トレンチゲート構造15のゲートトレンチ11から半導体層2の第1主面2aの上に引き出されている。ゲート引出電極層15aは、第2方向Yに沿って引き出されている。
【0105】
ゲート引出電極層15aは、層間絶縁層80に形成されたゲートコンタクト開口90を介して、ゲート配線6Bに電気的に接続されている。ゲート電極6に印加されたゲート信号は、ゲート配線6Bおよびゲート引出電極層15aを介して、ゲート電極層13に伝達される。ゲートコンタクト開口90には、ゲートプラグ電極層91が埋め込まれている。ゲートプラグ電極層91は、エミッタプラグ電極層86と同様の構成を有しているので、その各部にはエミッタプラグ電極層86の対応部分と同一参照符号を付して説明を省略する。
【0106】
中間連結トレンチ構造36は、第2方向Yに関してフローティング領域40を分断するように配置されている。中間連結トレンチ構造36は、領域分離トレンチ構造30と同様の構成を有しているので、中間連結トレンチ構造36の各部には、領域分離トレンチ構造30の対応部分と同一参照符号を付して説明を省略する。
【0107】
中間連結トレンチ構造36の電極層33は、トレンチ31から半導体層2の第1主面2aの上に引き出された分離引出電極層37を有している。分離引出電極層37は、第2方向Yに沿って、トレンチ31の両側に引き出されている。より具体的には、領域分離電極層33は、ポリシリコンからなり、分離引出電極層37は、電極層33と一体的に形成されたポリシリコン膜からなる。
【0108】
分離引出電極層37は、層間絶縁層80に形成された領域分離コンタクト開口93を介して、エミッタ電極5に電気的に接続されている。分離引出電極層37に印加されたエミッタ信号は、分離引出電極層37を介して、領域分離電極層33に伝達される。領域分離コンタクト開口93には、領域分離プラグ電極層94が埋め込まれている。領域分離プラグ電極層94は、エミッタプラグ電極層86と同様の構成を有しているので、その各部にはエミッタプラグ電極層86の対応部分と同一参照符号を付して説明を省略する。
【0109】
主接合領域45の上方において、層間絶縁層80および主面絶縁層79を貫通する主接合コンタクト開口96が形成されている。エミッタ電極5は、主接合コンタクト開口96に入り込んで、主接合領域45に接合している。したがって、主接合領域45は、エミッタ電位に制御される。主接合コンタクト開口96において露出する主接合領域45の表面には、エミッタ電極5とのオーミック接触のためのp+型領域が設けられてもよい。このようなp+型領域は、ボディコンタクト領域24と同じ工程で形成できる。
【0110】
以上のように、この実施形態の半導体装置1は、一方側の第1主面2aおよび他方側の第2主面2bを有する第1導電型(この実施形態ではn型)の半導体層2を含む。半導体装置1は、半導体層2の第1主面2aの表層部に設定されたアクティブ領域3を含む。半導体装置1は、半導体層2の第1主面2aの表層部においてアクティブ領域3の外側に設定された外側領域4を含む。外側領域4には、アクティブ領域3を取り囲むように、第2導電型(この実施形態ではp型)の主接合領域45が設けられている。アクティブ領域3には、電気的に浮遊状態とされる第2導電型(この実施形態ではp型)のフローティング領域40が形成されている。半導体装置1は、半導体層2の第1主面2aの表層部において、フローティング領域40を分離する領域分離トレンチ構造30を含む。半導体装置1は、領域分離トレンチ構造30から間隔を空けて配置され、主接合領域45を外側に区画するように配置された外側分離トレンチ構造50を含む。半導体装置1は、領域分離トレンチ構造30と外側分離トレンチ構造50との間に配置され、主接合領域45とフローティング領域40との間に介在する介在領域60を含む。
【0111】
このように、アクティブ領域3の外側に設けられた主接合領域45と、フローティング領域40との間には、領域分離トレンチ構造30および外側分離トレンチ構造50が介在している。また、これらのトレンチ構造の間に介在領域60が介在する。これにより、主接合領域45とフローティング領域40とを確実に分離して、それらの接合を回避でき、かつそれらの間の不所望な接近を回避できる。
【0112】
したがって、p型の主接合領域45とp型のフローティング領域40との間に適切な間隔を保持できるので、それらの間に寄生のpnpトランジスタが形成されることを回避できる。その結果、たとえば、ゲート電圧に対するコレクタ電流の特性において、閾値付近で発振が生じるような不具合を回避できる。こうして、安定動作が可能な半導体装置1を提供できる。
【0113】
この実施形態では、領域分離トレンチ構造30から外側分離トレンチ構造50までの介在領域60の幅が、領域分離トレンチ構造30の幅よりも広い。この構成により、介在領域60が充分な幅を有しているので、フローティング領域40と主接合領域45との間には、充分な間隔が確保される。それにより、安定動作が可能な半導体装置1を提供できる。
【0114】
また、この実施形態の半導体装置1は、領域分離トレンチ構造30と外側分離トレンチ構造50とを結合して連続させる結合トレンチ構造(主分離トレンチ構造延長部34A)を含む。この構成により、領域分離トレンチ構造30と外側分離トレンチ構造50とを同電位にすることができる。より具体的には、領域分離トレンチ構造30および外側分離トレンチ構造50の領域分離電極層33が連続し、それらは同電位となる。これにより、フローティング領域40と主接合領域45とを確実に分離できる。すなわち、介在領域60での電界を緩和できるので、フローティング領域40と主接合領域45との間のキャリア移動を抑制できる。
【0115】
この実施形態の半導体装置1は、領域分離トレンチ構造30および外側分離トレンチ構造50が共通に接続される電極(エミッタ電極5)を含む。
【0116】
より具体的には、この実施形態では、領域分離トレンチ構造30および外側分離トレンチ構造50の領域分離電極層33は、連続している。それらはいずれもエミッタ電極5に電気的に接続される。したがって、領域分離トレンチ構造30および外側分離トレンチ構造50の領域分離電極層33は、エミッタ電極5と同電位(グランド電位または基準電位)に制御される。これにより、フローティング領域40と主接合領域45との分離を一層確実にして、半導体装置1の安定動作化に寄与できる。
【0117】
この実施形態では、介在領域60の第2導電型不純物濃度が半導体層2の第2不純物濃度と等しい。より具体的には、介在領域60には、フローティング領域40と主接合領域45とを電気的に接続させるようなp型領域が設けられていない。これにより、フローティング領域40と主接合領域45との間のキャリアの移動を抑制できる。
【0118】
また、この実施形態では、領域分離トレンチ構造30は、半導体層2の第1主面2aに形成された領域分離トレンチ31を含む。領域分離トレンチ構造30は、領域分離トレンチ31の内表面に形成された領域分離絶縁層32を含む。領域分離トレンチ構造30は、領域分離絶縁層32を介して領域分離トレンチ31に埋め込まれた領域分離電極層33を含む。この構成により、領域分離電極層33の電位を制御することで、アクティブ領域3の電界を制御しながら、アクティブ領域3内に領域分離構造29を提供できる。
【0119】
また、この実施形態では、外側分離トレンチ構造50は、半導体層2の第1主面2aに形成された分離トレンチ31(外側分離トレンチ)を含む。外側分離トレンチ構造50は、分離トレンチ31の内表面に形成された分離絶縁層32(外側分離絶縁層)を含む。外側分離トレンチ構造50は、分離絶縁層32を介して分離トレンチ31に埋め込まれた分離電極層33(外側分離電極層)を含む。この構成により、分離電極層33の電位を制御することで、外側領域4の電界を制御でき、外側領域4に適切な終端構造を備えることができる。
【0120】
領域分離トレンチ構造30および外側分離トレンチ構造50が同様な構成を有している場合、これらは同一工程で形成できる。
【0121】
この実施形態では、領域分離トレンチ構造30が、フローティング領域40とは反対側にFET構造領域9を区画している。この構成により、アクティブ領域3内にFET構造領域9を区画できる。より具体的には、フローティング領域40および領域分離トレンチ構造30を含む領域分離構造29によって、FET構造領域9が区画される。領域分離構造29は、半導体層2に注入された正孔の移動を制限する。すなわち、正孔は、領域分離構造29を迂回してFET構造領域9に流れ込む。それにより、FET構造20の直下の領域に正孔が蓄積されるので、正孔の密度が高まる。その結果、オン抵抗の低減およびオン電圧の低減を図ることができる。
【0122】
また、この実施形態では、領域分離トレンチ構造30および外側分離トレンチ構造50の領域分離電極層33をエミッタ電極5に接続するための分離トレンチコンタクト38が、平面視においてフローティング領域40内に配置されている。これにより、正孔が移動できる領域を増やすことなく、領域分離トレンチ構造30および外側分離トレンチ構造50をエミッタ電極5に接続できる。それにより、FET構造領域9における正孔密度を高めることができる。
【0123】
この実施形態では、FET構造領域9において、半導体層2の第1主面2aには、トレンチゲート構造10が形成されている。この構成により、トレンチゲート型のFET構造20を備えることができる。
【0124】
トレンチゲート構造10は、半導体層2の第1主面2aに形成されたゲートトレンチ11を含む。トレンチゲート構造10は、ゲートトレンチ11の内表面に形成されたゲート絶縁層12を含む。トレンチゲート構造10は、ゲート絶縁層12を介してゲートトレンチ11に埋め込まれたゲート電極層13を含む。トレンチゲート構造10と領域分離トレンチ構造30とが同様の構成を有している場合、これらは同一工程で形成できる。トレンチゲート構造10、領域分離トレンチ構造30および外側分離トレンチ構造50が同様な構成を有している場合、これらは同一工程で形成できる。
【0125】
また、この実施形態の半導体装置1は、第2主面2bの表層部に形成された第2導電型のコレクタ領域71を含む。これにより、IGBTを含む半導体装置1を提供できる。
【0126】
この実施形態では、フローティング領域40が、領域分離トレンチ構造30よりも第1主面2aから深い位置に底部を有している。この構成により、FET構造領域9の正孔密度を一層効率的に高めることができる。
【0127】
フローティング領域40が領域分離トレンチ構造30よりも深くまで及んでいる場合、フローティング領域40と主接合領域45との分離が一層重要である。外側分離トレンチ構造50は、領域分離トレンチ構造30との間の介在領域60とともに、フローティング領域40および主接合領域45の接合または接近を確実に阻止する。それにより、安定動作可能な半導体装置1を提供できる。
【0128】
また、この実施形態では、主接合領域45が、外側分離トレンチ構造50よりも第1主面2aから深い位置に底部を有している。これにより、外側領域4に適切な終端構造を備えることができる。
【0129】
主接合領域45の深さは、フローティング領域40の深さとほぼ等しくてもよい。たとえば、主接合領域45とフローティング領域40とは同一工程で形成されてもよい。また、領域分離トレンチ構造30および外側分離トレンチ構造50は同一工程で形成されてもよい。この場合に、フローティング領域40の底部を領域分離トレンチ構造30よりも深い位置に配置しようとすれば、主接合領域45の底部は外側分離トレンチ構造50よりも深く位置する。このような場合であっても、フローティング領域40と主接合領域45との間には、領域分離トレンチ構造30、介在領域60および外側分離トレンチ構造50が介在するので、それらの間には充分な間隔が確保される。したがって、安定動作可能な半導体装置1を提供できる。
【0130】
図5は、この発明の第2の実施形態に係る半導体装置1の構成を説明するための部分拡大平面図であり、前述の
図2に対応する領域の構成が示されている。
図5において、
図2の各部の対応部分には同一参照符号を付して説明を省略する。
【0131】
この実施形態では、領域分離トレンチ構造30(とくに端部連結トレンチ構造35)から第2方向Yに沿って外側に離隔した位置に第1外側分離トレンチ構造51および第2外側分離トレンチ構造52が設けられている。
【0132】
第1外側分離トレンチ構造51は、平面視において、第1方向Xに沿って線状に延びている。すなわち、第1外側分離トレンチ構造51は、平面視において、端部連結トレンチ構造35と平行に延びている。第2外側分離トレンチ構造52は、第1外側分離トレンチ構造51から第2方向Yに沿って離隔した位置に設けられている。第2外側分離トレンチ構造52は、平面視において、第1方向Xに沿って線状に延びている。すなわち、第2外側分離トレンチ構造52は、平面視において、端部連結トレンチ構造35と平行である。また、第2外側分離トレンチ構造52は、平面視において、第1外側分離トレンチ構造51と平行である。
【0133】
第1外側分離トレンチ構造51の両端部と、第2外側分離トレンチ構造52の両端部とは、第1方向Xに関してほぼ同じ位置に配置されている。第1外側分離トレンチ構造51の一端部と第2外側分離トレンチ構造52の一端部とは、第1外側結合トレンチ構造53によって結合されている。第1外側分離トレンチ構造51の他端部と、第2外側分離トレンチ構造52の他端部とは、第2外側結合トレンチ構造54によって結合されている。第1外側結合トレンチ構造53は、第2方向Yに沿って線状に延びている。第2外側結合トレンチ構造54は、第2方向Yに沿って線状に延びている。したがって、第1外側結合トレンチ構造53および第2外側結合トレンチ構造54は、互いに平行である。
【0134】
第1および第2外側分離トレンチ構造51,52ならびに第1および第2外側結合トレンチ構造53,54は、平面視において、閉ループ(この実施形態では、四角形(より具体的には矩形)のループ)を形成する環状の外側分離トレンチ構造50を形成しており、その周囲から分離された半導体領域55を提供する。すなわち、介在領域60は、当該半導体領域55を含む。介在領域60は、さらに、外側分離トレンチ構造50と領域分離トレンチ構造30との間の半導体領域56を含む。
【0135】
端部連結トレンチ構造35と、第1外側分離トレンチ構造51とに跨がって、分離引出電極層67が設けられている。分離引出電極層67は、たとえばポリシリコン膜からなる。分離引出電極層67上には、端部連結トレンチ構造35と、第1外側分離トレンチ構造51との間の領域に、エミッタ電極5への接続のための分離トレンチコンタクト68が設定されている。
【0136】
外側トレンチゲート構造15は、第2外側分離トレンチ構造52に対して、第2方向Yに関して外側に離隔して配置されている。
【0137】
主接合領域45(斜線を付して示す)は、環状に形成された外側分離トレンチ構造50に対して、半導体領域55の外側から接している。すなわち、主接合領域45は、第2外側分離トレンチ構造52に対して、第2方向Yに関して外側から接している。主接合領域45は、第1および第2外側結合トレンチ構造53,54に対して、第1方向Xに関して、外側から接している。主接合領域45は、第1外側分離トレンチ構造51には接していない。この実施形態では、主接合領域45は、第2外側分離トレンチ構造52に対して、その全長に渡って接している。主接合領域45は、第1外側結合トレンチ構造53の一部の領域に接している。より具体的には、主接合領域45は、第1外側結合トレンチ構造53に対して、第2外側分離トレンチ構造52側の端部から途中部までの領域に接しており、当該途中部から第1外側分離トレンチ構造51側の端部までの領域には接していない。主接合領域45は、第2外側結合トレンチ構造54の一部の領域に接している。より具体的には、主接合領域45は、第2外側結合トレンチ構造54に対して、第2外側分離トレンチ構造52側の端部から途中部までの領域に接しており、当該途中部から第1外側分離トレンチ構造51側の端部までの領域には接していない。
【0138】
主接合領域45は、隣り合う外側分離トレンチ構造50の間において、ほぼ直線状に延びる縁部を有している。この縁部は、たとえば第1方向Xに沿って延びている。縁部は、第1外側分離トレンチ構造51よりも、第2方向Yに関して外側に位置している。主接合領域45の縁部は、アクティブ領域3の内方に向かって突出した凸湾曲線状に形成されていてもよい。
【0139】
主接合領域45の外縁45aは、この実施形態では、外側トレンチゲート構造15よりも外側に配置されている。換言すれば、外側トレンチゲート構造15は、主接合領域45内に配置されている。
【0140】
この実施形態では、主接合領域45内において、隣接するトレンチゲート構造10同士を互いに結合する連結トレンチゲート構造16が設けられている。連結トレンチゲート構造16は、線状に延びている。より具体的には、連結トレンチゲート構造16は、トレンチゲート構造10と直交する方向(第2方向Y)に沿って線状に延びている。各トレンチゲート構造10の第2方向Yに関する両側において、連結トレンチゲート構造16の結合位置が第1方向Xに沿ってずらされている。これにより、トレンチゲート構造10と連結トレンチゲート構造16とがT字状に結合されており、十字状の結合が回避されている。十字状の結合によって線幅が局所的に大きくなることを回避するためである。連結トレンチゲート構造16の配置に応じて、平面視環状の複数の外側分離トレンチ構造50は、第2方向Yの長さが異なっている。前述の第1の実施形態においても、同様な連結トレンチゲート構造16が採用されてもよい。
【0141】
図6は、p型のフローティング領域40とp型の主接合領域45との分離構造を説明するための断面図であり、
図5のVI-VI線に沿う断面構造を示す。
【0142】
p型のフローティング領域40は、領域分離トレンチ構造30(
図6の断面では端部連結トレンチ構造35)によって、その外側の領域から分離されている。さらに、端部連結トレンチ構造35から第2方向Yの外側に間隔を空けて、第1外側分離トレンチ構造51が配置されている。さらに、第1外側分離トレンチ構造51から第2方向Yの外側に間隔を空けて第2外側分離トレンチ構造52が配置されている。第2外側分離トレンチ構造52の外側に主接合領域45が設けられている。
【0143】
すなわち、端部連結トレンチ構造35、第1外側分離トレンチ構造51および第2外側分離トレンチ構造52、ならびに端部連結トレンチ構造35から第2外側分離トレンチ構造52に至る介在領域60は、領域離隔構造49を形成している。領域離隔構造49は、主接合領域45とフローティング領域40とを離隔して、それらの接合または近接を阻止する。
【0144】
第1および第2外側分離トレンチ構造51,52は、領域分離トレンチ構造30と同様の構成を有しているので、第1および第2外側分離トレンチ構造51,52の各部には、領域分離トレンチ構造30の対応部分と同一参照符号を付して説明を省略する。第1および第2外側結合トレンチ構造53,54も領域分離トレンチ構造30と同様の構成である。
【0145】
端部連結トレンチ構造35および第1外側分離トレンチ構造51の分離電極層33は、それぞれの分離トレンチ31から半導体層2の第1主面2aの上に引き出された分離引出電極層67を有している。分離引出電極層67は、第2方向Yに沿って、端部連結トレンチ構造35と第1外側分離トレンチ構造51との間の領域に引き出されている。より具体的には、分離電極層33は、ポリシリコンからなり、分離引出電極層67は、端部連結トレンチ構造35および第1外側分離トレンチ構造51の分離電極層33と一体的に形成されたポリシリコン膜からなる。
【0146】
分離引出電極層67は、層間絶縁層80に形成された領域分離コンタクト開口97を介して、エミッタ電極5に電気的に接続されている。領域分離コンタクト開口97には、領域分離プラグ電極層98が埋め込まれている。領域分離プラグ電極層98は、エミッタプラグ電極層86と同様の構成を有しているので、その各部にはエミッタプラグ電極層86の対応部分と同一参照符号を付して説明を省略する。分離引出電極層67に印加されたエミッタ信号は、領域分離プラグ電極層98および分離引出電極層67を介して、領域分離電極層33に伝達される。
【0147】
第2外側分離トレンチ構造52から、第2方向Yに沿ってさらに外側に間隔を空けて、連結トレンチゲート構造16が配置されている。連結トレンチゲート構造16は、トレンチゲート構造10と同様の構成を有しているので、連結トレンチゲート構造16の各部には、トレンチゲート構造10の対応部分と同一参照符号を付して説明を省略する。
【0148】
連結トレンチゲート構造16は、この実施形態では、前述のとおり、主接合領域45内に配置されている。
【0149】
連結トレンチゲート構造16から、第2方向Yに沿ってさらに外側に間隔を空けて、外側トレンチゲート構造15が配置されている。外側トレンチゲート構造15は、この実施形態では、前述のとおり、主接合領域45の内側に配置されている。外側トレンチゲート構造15およびそのゲート電極6への接続構造は、第1の実施形態と同様(
図4参照)であるので、説明を省略する。
【0150】
介在領域60を構成する2つの半導体領域55,56は、この実施形態では、いずれにもp型領域は設けられておらず、半導体層2と等しい不純物濃度を有している。
【0151】
この実施形態においても、前述の第1の実施形態と同様の効果を実現でき、安定動作可能な半導体装置1を提供できる。
【0152】
また、この実施形態では、領域分離トレンチ構造30と外側分離トレンチ構造50とが分断されている。それにより、領域分離トレンチ構造30と外側分離トレンチ構造50との間の間隔を確保しやすく、それに応じて、フローティング領域40と主接合領域45との間隔を確保しやすい構造となっている。
【0153】
また、この実施形態では、外側分離トレンチ構造50は、領域分離トレンチ構造30から間隔を空けて配置された第1外側分離トレンチ構造51を含む。外側分離トレンチ構造50は、第1外側分離トレンチ構造51から間隔を空けて配置され、主接合領域45を外側に区画するように配置された第2外側分離トレンチ構造52を含む。介在領域60は、第1外側分離トレンチ構造51と第2外側分離トレンチ構造52との間の半導体領域55を含む。
【0154】
この構成により、フローティング領域40と主接合領域45との間に、領域分離トレンチ構造30、第1および第2外側分離トレンチ構造52および介在領域60が介在している。それにより、フローティング領域40と主接合領域45との間に充分な間隔が確保されている。したがって、フローティング領域40と主接合領域45との間のキャリアの移動に起因する動作特性の悪化を回避して、安定動作可能な半導体装置1を提供できる。
【0155】
また、この実施形態では、外側分離トレンチ構造50が、第1外側分離トレンチ構造51および第2外側分離トレンチ構造52を結合する外側結合トレンチ構造53,54をさらに含み、第1主面2aに垂直な方向から見る平面視において環状を呈している。
【0156】
この構成により、環状の外側分離トレンチ構造50が内方に区画する半導体領域55によって、フローティング領域40と主接合領域45との間の間隔を確保できる。それにより、フローティング領域40と主接合領域45との間のキャリアの移動を一層効果的に抑制できるので、半導体装置1の安定動作に寄与できる。
【0157】
図7は、この発明の第3の実施形態に係る半導体装置1の構成を説明するための断面図であり、前述の
図4に相当する断面構造を示す。すなわち、第3の実施形態は第1の実施形態の変形例である。また、
図8は、この発明の第4の実施形態に係る半導体装置1の構成を説明するための断面図であり、
図6に相当する断面構造を示す。すなわち、第4の実施形態は第2の実施形態の変形例である。
【0158】
これらの実施形態では、介在領域60が、半導体層2よりも第2導電型不純物濃度(この実施形態ではp型不純物濃度)の高いウェル領域61を含む。このようなウェル領域61は、主面絶縁層79にかかる電界を緩和して、半導体装置1の動作の安定性に寄与する。すなわち、介在領域60の表面(第1主面2a)に形成されている絶縁層(主面絶縁層79)の破壊を抑制できる。
【0159】
p型のウェル領域61は、第1主面2aに露出し、第1主面2aから所定の深さまでの領域に形成されている。ウェル領域61の底部の深さ位置は、この実施形態では、領域分離トレンチ構造30の底部よりも浅い。また、ウェル領域61の底部の深さ位置は、この実施形態では、外側分離トレンチ構造50の底部よりも浅い。さらに、ウェル領域61の底部の深さ位置は、フローティング領域40の底部よりも浅い。また、ウェル領域61の底部の深さ位置は、主接合領域45の底部よりも浅い。
【0160】
ウェル領域61の底部の深さ位置は、ボディ領域21の底部の深さ位置とほぼ等しくてもよい。この場合、p型のボディ領域21を形成するための不純物拡散工程において、同時に、介在領域60にp型不純物を拡散して、ウェル領域61を形成することができる。
【0161】
ウェル領域61のp型不純物濃度は、ボディ領域21のp型不純物濃度と等しくてもよい。ウェル領域61のp型不純物濃度は、1.0×1017cm-3以上1.0×1018cm-3以下であってもよい。
【0162】
図9は、この発明の第5の実施形態に係る半導体装置1の構成を説明するための断面図であり、前述の
図3に相当する構成が示されている。この実施形態は、
図3の構成からコレクタ領域71を省いて、MIS(Metal-Insulator-Semiconductor)型FETの半導体装置1を構成したものである。この場合、前述の第1の実施形態に関連する説明において、「エミッタ」を「ソース」と読み替え、「コレクタ」を「ドレイン」と読み替えればよい。ドレイン電極8と半導体層2との間には、オーミック接触のためのn
+型コンタクト層73が設けられることが好ましい。
【0163】
以上、この発明の具体的な実施形態について説明してきたが、この発明は、前述の実施形態の構成に限定されない。たとえば、前述の実施形態では、第1導電型がn型、第2導電型がp型の例について説明したが、第1導電型がp型、第2導電型がn型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、n型領域をp型領域に置き換え、p型領域をn型領域に置き換えることによって得られる。
【0164】
また、第1実施形態等では、領域分離トレンチ構造30に対して1本の線状の外側分離トレンチ構造50が対向する構造を示し、第2実施形態等では領域分離トレンチ構造30に対して2本の線状の第1および第2外側分離トレンチ構造51,52が対向する構造を示している。領域分離トレンチ構造30に対向する外側分離トレンチ構造は、3本以上であってもよい。
【0165】
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
【0166】
この出願は、2019年6月4日提出の日本国特許出願2019-104630号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれるものとする。
【符号の説明】
【0167】
1 半導体装置
2 半導体層
2a 第1主面
2b 第2主面
3 アクティブ領域
4 外側領域
5 エミッタ電極(ソース電極)
6 ゲート電極
8 コレクタ電極(ドレイン電極)
9 FET構造領域
10 トレンチゲート構造
15 外側トレンチゲート構造
16 連結トレンチゲート構造
20 FET構造
29 領域分離構造
30 領域分離トレンチ構造
31 トレンチ
32 絶縁層
33 電極層
34 主分離トレンチ構造
34A 主分離トレンチ構造延長部(結合トレンチ構造)
35 端部連結トレンチ構造
36 中間連結トレンチ構造
37 分離引出電極層
38 分離トレンチコンタクト
40 フローティング領域
45 主接合領域
49 領域離隔構造
50 外側分離トレンチ構造
51 第1外側分離トレンチ構造
52 第2外側分離トレンチ構造
53 第1外側結合トレンチ構造
54 第2外側結合トレンチ構造
55 半導体領域
56 半導体領域
60 介在領域
61 ウェル領域
67 分離引出電極層
68 分離トレンチコンタクト
79 主面絶縁層
80 層間絶縁層
85 エミッタコンタクト開口
90 ゲートコンタクト開口
93 領域分離コンタクト開口
96 主接合コンタクト開口
97 領域分離コンタクト開口