特許 7508336 半導体基板及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-21

(45)【発行日】2024-07-01

(54)【発明の名称】半導体基板及び表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20240624BHJP

   G02F 1/167 20190101ALI20240624BHJP

   G02F 1/16766 20190101ALI20240624BHJP

   H01L 21/336 20060101ALI20240624BHJP

   H01L 29/786 20060101ALI20240624BHJP

【ＦＩ】

G09F9/30 338

G02F1/167

G02F1/16766

H01L29/78 612Z

H01L29/78 618B

H01L29/78 618Z

【請求項の数】 6

(21)【出願番号】P 2020179100

(22)【出願日】2020-10-26

(65)【公開番号】P2022070073

(43)【公開日】2022-05-12

【審査請求日】2023-08-02

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】林 宏宜

【審査官】石本 努

(56)【参考文献】

【文献】特開平０３－００９３２８（ＪＰ，Ａ）

【文献】特開２００３－０５８１０７（ＪＰ，Ａ）

【文献】特開２０００－２１６４０４（ＪＰ，Ａ）

【文献】特開２００９－０４９３９３（ＪＰ，Ａ）

【文献】特開２０１９－１８６３０１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０２Ｆ１／１３４３－１／１３４５

１／１３５－１／１３６８

１／１５－１／１９

Ｇ０９Ｆ９／３０－９／４６

Ｈ０１Ｌ２１／３３６

２１／８２３２－２１／８２３８

２１／８２４９

２７／０６

２７／０７

２７／０８５－２７／０９２

２７／１１８

２９／７８６

Ｈ０５Ｂ３３／００－３３／２８

４４／００

４５／６０

Ｈ１０Ｋ５０／００－９９／００

(57)【特許請求の範囲】

【請求項1】

第１方向に延伸する走査線と、
前記走査線上に設けられた、第１絶縁層と、
前記第１絶縁層上において、前記走査線上に重畳する酸化物半導体層と、
前記酸化物半導体層上に設けられた第２絶縁層と、
前記第２絶縁層に設けられた、第１開口部及び第２開口部と、
前記第２絶縁層上に設けられ、前記第１方向と交差する第２方向に延伸する信号線と、
前記第２絶縁層上に設けられ、前記第２方向に延伸する接続電極と、
を備え、
前記信号線は、前記第１開口部を介して、前記酸化物半導体層に接続され、
前記接続電極は、前記第２開口部を介して、前記酸化物半導体層に接続され、
前記酸化物半導体層は、前記第２方向に延伸する第１端部及び第２端部を有し、
前記第１開口部は、前記第２方向に延伸する第３端部及び第４端部を有し、
前記第２開口部は、前記第２方向に延伸する第５端部及び第６端部を有し、
前記第３端部及び前記第５端部は、前記第１方向に間隔を置いて対向し、
前記第１端部は、前記第１方向において、前記第３端部及び前記第４端部との間に位置し、
前記第２端部は、前記第１方向において、前記第５端部及び前記第６端部との間に位置し、
前記信号線は、前記酸化物半導体層に重畳し、前記第２方向に延伸する第７端部を有し、
前記接続電極は、前記酸化物半導体層に重畳し、前記第２方向に延伸し、前記第７端部に対向する第８端部を有し、
前記第３端部は、前記第１方向において、前記第１端部及び前記第７端部との間に位置し、
前記第５端部は、前記第１方向において、前記第２端部及び前記第８端部との間に位置する、半導体基板。

【請求項2】

前記酸化物半導体層は、第１酸化物半導体層及び第２酸化物半導体層を含み、
前記第２酸化物半導体層は、前記第１酸化物半導体層と前記第２方向に間隔を置いて配置され、
前記第１酸化物半導体層は、前記第１方向に沿って延伸する第９端部及び第１０端部を有し、
前記第２酸化物半導体層は、前記第１方向に沿って延伸する第１１端部及び第１２端部を有し、
前記第１開口部は、前記第１方向に沿って延伸する第１３端部及び第１４端部を有し、
前記第２開口部は、前記第１方向に沿って延伸する第１５端部及び第１６端部を有し、
前記第１０端部及び第１２端部は、前記第２方向に間隔を置いて対向し、
前記第９端部は、前記第２方向において、前記第１０端部及び前記第１３端部、並びに、前記第１０端部及び前記第１５端部との間に位置し、
前記第１１端部は、前記第２方向において、前記第１２端部及び前記第１４端部、並びに、前記第１２端部及び前記第１６端部との間に位置する、請求項１に記載の半導体基板。

【請求項3】

前記第１開口部は、前記第１酸化物半導体層及び前記第２酸化物半導体層に重畳し、
前記第２開口部は、前記第１酸化物半導体層及び前記第２酸化物半導体層に重畳する、請求項２に記載の半導体基板。

【請求項4】

第１基材と、前記第１基材上に設けられ、第１方向に延伸する走査線と、前記走査線上に設けられた、第１絶縁層と、前記走査線上に設けられた酸化物半導体層と、前記酸化物半導体層上に設けられた第２絶縁層と、前記第２絶縁層に設けられた、第１開口部及び第２開口部と、前記第２絶縁層上に設けられ、前記第１方向と交差する第２方向に延伸する信号線と、前記第２絶縁層上に設けられ、前記第２方向に延伸する接続電極と、前記接続電極に接続された画素電極と、を備えた半導体基板と、
前記画素電極と対向した第２基材と、前記第２基材並びに前記画素電極との間に位置し前記画素電極と対向した対向電極と、を備えた対向基板と、
前記画素電極及び前記対向電極との間に位置し、前記画素電極及び前記対向電極との間に印加される電圧がかかる表示機能層と、を備え、
前記信号線は、前記第１開口部を介して、前記酸化物半導体層に接続され、
前記接続電極は、前記第２開口部を介して、前記酸化物半導体層に接続され、
前記酸化物半導体層は、前記第２方向に延伸する第１端部及び第２端部を有し、
前記第１開口部は、前記第２方向に延伸する第３端部及び第４端部を有し、
前記第２開口部は、前記第２方向に延伸する第５端部及び第６端部を有し、
前記第３端部及び前記第５端部は、前記第１方向において間隔を置いて対向し、
前記第１端部は、前記第１方向において、前記第３端部及び前記第４端部との間に位置し、
前記第２端部は、前記第１方向において、前記第５端部及び前記第６端部との間に位置し、
前記信号線は、前記第２方向に延伸する第７端部を有し、
前記接続電極は、前記第２方向に延伸し、前記第７端部に対向する第８端部を有し、
前記第３端部は、前記第１方向において、前記第１端部及び前記第７端部との間に位置し、
前記第５端部は、前記第１方向において、前記第２端部及び前記第８端部との間に位置する、表示装置。

【請求項5】

前記酸化物半導体層は、第１酸化物半導体層及び第２酸化物半導体層を含み、
前記第２酸化物半導体層は、前記第１酸化物半導体層と前記第２方向に間隔を置いて配置され、
前記第１酸化物半導体層は、前記第１方向に沿って延伸する第９端部及び第１０端部を有し、
前記第２酸化物半導体層は、前記第１方向に沿って延伸する第１１端部及び第１２端部を有し、
前記第１開口部は、前記第１方向に沿って延伸する第１３端部及び第１４端部を有し、
前記第２開口部は、前記第１方向に沿って延伸する第１５端部及び第１６端部を有し、
前記第１０端部及び第１２端部は、前記第２方向において間隔を置いて対向し、
前記第９端部は、前記第２方向において、前記第１０端部及び前記第１３端部、並びに、前記第１０端部及び前記第１５端部との間に位置し、
前記第１１端部は、前記第２方向において、前記第１２端部及び前記第１４端部、並びに、前記第１２端部及び前記第１６端部との間に位置する、請求項４に記載の表示装置。

【請求項6】

前記第１開口部は、前記第１酸化物半導体層及び前記第２酸化物半導体層に重畳し、
前記第２開口部は、前記第１酸化物半導体層及び前記第２酸化物半導体層に重畳する、請求項５に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体基板及び表示装置に関する。

【背景技術】

【0002】

表示装置として、例えば電気泳動表示装置が知られている。このような電気泳動表示装置では、スイッチング素子として薄膜トランジスタを使用している。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１１－２２１０９７号公報

【文献】特開２０２０－１２６２１８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本実施形態は、特性のムラの発生が抑制され、均一な特性を有する半導体基板、及び当該半導体基板を有する表示装置を提供する。

【課題を解決するための手段】

【0005】

一実施形態に係る半導体基板は、第１方向に延伸する走査線と、前記走査線に重なる第１半導体層と第２半導体層と、前記第１半導体層及び前記第２半導体層を覆う絶縁層と、前記絶縁層上に設けられ、前記走査線に交差し、第２方向に延伸する信号線と、を備える半導体基板であり、前記絶縁層は一対の長辺及び一対の短辺からなる第１開口部を有し、前記第１開口部の前記長辺は前記第２方向に平行であり、前記第１開口部の前記短辺は前記第１方向に平行であり、前記信号線は、前記第１開口部を介して、前記第１半導体層及び前記第２半導体層に接続される。

【0006】

また、一実施形態に係る半導体基板は、第１方向に延伸する走査線と、前記走査線上に設けられた、第１絶縁層と、前記第１絶縁層上において、前記走査線上に重畳する酸化物半導体層と、前記酸化物半導体層上に設けられた第２絶縁層と、前記第２絶縁層に設けられた、第１開口部及び第２開口部と、前記第２絶縁層上に設けられ、前記第１方向と交差する第２方向に延伸する信号線と、前記第２絶縁層上に設けられ、前記第２方向に延伸する接続電極と、を備え、前記信号線は、前記第１開口部を介して、前記酸化物半導体層に接続され、前記接続電極は、前記第２開口部を介して、前記酸化物半導体層に接続され、前記酸化物半導体層は、前記第２方向に延伸する第１端部及び第２端部を有し、前記第１開口部は、前記第２方向に延伸する第３端部及び第４端部を有し、前記第２開口部は、前記第２方向に延伸する第５端部及び第６端部を有し、前記第３端部及び前記第５端部は、前記第１方向に間隔を置いて対向し、前記第１端部は、前記第１方向において、前記第３端部及び前記第４端部との間に位置し、前記第２端部は、前記第１方向において、前記第５端部及び前記第６端部との間に位置する。

【0007】

一実施形態に係る表示装置は、第１基材と、前記第１基材上に設けられ、第１方向に延伸する走査線と、前記走査線上に設けられた、第１絶縁層と、前記走査線上に設けられた酸化物半導体層と、前記酸化物半導体層上に設けられた第２絶縁層と、前記第２絶縁層に設けられた、第１開口部及び第２開口部と、前記第２絶縁層上に設けられ、前記第１方向と交差する第２方向に延伸する信号線と、前記第２絶縁層上に設けられ、前記第２方向に延伸する接続電極と、前記接続電極に接続された画素電極と、を備えた半導体基板と、前記画素電極と対向した第２基材と、前記第２基材並びに前記画素電極との間に位置し前記画素電極と対向した対向電極と、を備えた対向基板と、前記画素電極及び前記対向電極との間に位置し、前記画素電極及び前記対向電極との間に印加される電圧がかかる表示機能層と、を備え、前記信号線は、前記第１開口部を介して、前記酸化物半導体層に接続され、前記接続電極は、開口部を介して、前記酸化物半導体層に接続され、前記酸化物半導体層は、前記第２方向に延伸する第１端部及び第２端部を有し、前記第１開口部は、前記第２方向に延伸する第３端部及び第４端部を有し、前記第２開口部は、前記第２方向に延伸する第５端部及び第６端部を有し、前記第３端部及び前記第５端部は、前記第１方向において間隔を置いて対向し、前記第１端部は、前記第１方向において、前記第３端部及び前記第４端部との間に位置し、前記第２端部は、前記第１方向において、前記第５端部及び前記第６端部との間に位置する。

【図面の簡単な説明】

【0008】

【図1】図１は、本実施形態の半導体基板の平面図である。

【図2】図２は、図１のうち、走査線を示す平面図である。

【図3】図３は、図１のうち、走査線及び半導体層を示す平面図である。

【図4】図４は、図１のうち、走査線、半導体層、及び絶縁層の開口部を示す平面図である。

【図5】図５は、図１のうち、走査線、半導体層、絶縁層の開口部、信号線、及び接続電極を示す平面図である。

【図6】図６は、図１のうち、半導体層、信号線、接続電極、絶縁層、及び開口部を示す図である。

【図7】図７は、図１のＡ１－Ａ２に沿った半導体基板の断面図である。

【図8】図８は、図７のうち、走査線、半導体層、絶縁層の開口部、信号線、接続電極のみを示している。

【図9】図９は、図７の別の構成例を示す断面図である。

【図10】図１０は、本実施形態の表示装置を説明する図である。

【図11】図１１は、表示装置を示す断面図である。

【図12】図１２は、表示装置の一部を示す拡大平面図である。

【図13】図１３は、実施形態における半導体基板の他の構成例を示す平面図である。

【発明を実施するための形態】

【0009】

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
以下、図面を参照しながら一実施形態に係る半導体基板について詳細に説明する。

【0010】

本実施形態においては、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第３方向Ｚの矢印の先端に向かう方向を上又は上方と定義し、第３方向Ｚの矢印の先端に向かう方向とは反対側の方向を下又は下方と定義する。

【0011】

また、「第１部材の上方の第２部材」及び「第１部材の下方の第２部材」とした場合、第２部材は、第１部材に接していてもよく、又は第１部材から離れて位置していてもよい。後者の場合、第１部材と第２部材との間に、第３の部材が介在していてもよい。一方、「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は第１部材に接している。

【0012】

また、第３方向Ｚの矢印の先端側に半導体基板を観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視という。第１方向Ｘ及び第３方向Ｚによって規定されるＸ－Ｚ平面、あるいは第２方向Ｙ及び第３方向Ｚによって規定されるＹ－Ｚ平面における半導体基板の断面を見ることを断面視という。

【0013】

図１は、本実施形態の半導体基板の平面図である。図２は、図１のうち走査線を示す平面図である。図３は、図１のうち、走査線及び半導体層を示す平面図である。図４は、図１のうち、走査線、半導体層、及び絶縁層の開口部を示す平面図である。図５は、図１のうち、走査線、半導体層、絶縁層の開口部、信号線、及び接続電極を示す平面図である。図６は、図１のうち、半導体層、信号線、接続電極、絶縁層、及び開口部を示す図である。図７は、図１のＡ１－Ａ２に沿った半導体基板の断面図である。図８は、図７のうち、走査線、半導体層、絶縁層の開口部、信号線、接続電極のみを示している。図９は、図７の別の構成例を示す断面図である。詳細は後述するが、図１に示す基板ＳＵＢ１は、表示装置ＤＳＰに備えられている。

【0014】

図１から図５に示す基板ＳＵＢ１において、走査線ＧＬは、第１方向Ｘに延伸して配置されている。信号線ＳＬは、第２方向Ｙに延伸して配置されている。走査線ＧＬ及び信号線ＳＬの交点には、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））Ｔｒ１及びＴｒ２（以下トランジスタＴｒ１及びＴｒ２）が配置されている。なお本実施形態において、トランジスタＴｒ１及びＴｒ２を区別する必要がない場合は、単にトランジスタＴｒと呼ぶこともある。
トランジスタＴｒ１の半導体層ＳＣ１及びトランジスタＴｒ２の半導体層ＳＣ２は、それぞれ長辺および短辺を有し、実質的に同形状（実質的に同面積）の半導体層を、互いに平行に配置されている。なお半導体層ＳＣ１及びＳＣ２を区別する必要がない場合は、単に半導体層ＳＣと呼ぶこともある。

【0015】

本実施形態の半導体層ＳＣ１及びＳＣ２に用いられる材料は、酸化物半導体である。このように酸化物半導体層を有するトランジスタ（以下酸化物半導体トランジスタともいう）は、オフリーク電流が極めて小さい。酸化物半導体トランジスタを、スイッチング素子として表示装置の画素に使う場合、画素容量に書き込んだ電荷を長時間保持でき、所望の電圧を保持し続けることが可能である。

【0016】

また、トランジスタＴｒは、上述のようにトランジスタＴｒ１及びＴｒ２の２個に限らず、トランジスタＴｒ１及びＴｒ２にさらにトランジスタＴｒ３を追加した３個の構造（後述する図１３参照）であってもよく、３個以上のトランジスタＴｒを有するものであってもよい。
同様に半導体層ＳＣも、上述のように半導体層ＳＣ１及びＳＣ２の２個に限らず、トランジスタの数に合わせ３個以上をそれぞれ並列に配置させる構造であってもよい。

【0017】

トランジスタＴｒ１の半導体層ＳＣ１及びトランジスタＴｒ２の半導体層ＳＣ２は、それぞれ平面視で信号線ＳＬに接触する領域ＲＳ１及びＲＳ２を有している。半導体層ＳＣ１及び半導体層ＳＣ２は、それぞれ平面視で接続電極ＤＥ（ドレイン電極ともいう）に接触する領域ＲＤ１及びＲＤ２を有している。領域ＲＳ１及びＲＳ２をそれぞれソース領域、及び、領域ＲＤ１及びＲＤ２をそれぞれドレイン領域と呼ぶこともある。

【0018】

半導体層ＳＣ１は、領域ＲＳ１及び領域ＲＤ１との間にチャネル形成領域ＲＣ１を有している、半導体層ＳＣ２は、領域ＲＳ２及び領域ＲＤ２との間にチャネル形成領域ＲＣ２を有している。半導体層ＳＣ１及び半導体層ＳＣ２のそれぞれのチャネル形成領域ＲＣ１及びＲＣ２の全体は、同一の走査線ＧＬに重畳している。

【0019】

走査線ＧＬが半導体層ＳＣ１及びＳＣ２に重畳する領域では、走査線ＧＬは半導体層ＳＣ１及びＳＣ２を覆っている。すなわち、当該領域における第１方向Ｘに沿った長さは、半導体層ＳＣ１及びＳＣ２それぞれの長さより長い。当該領域における第２方向Ｙに沿った長さは、半導体層ＳＣ１及びＳＣ２の長さの和より長い。

【0020】

領域ＲＳ１及びＲＳ２を特に区別する必要がない場合は、単に領域ＲＳと呼ぶことがある。領域ＲＤ１及びＲＤ２を特に区別する必要がない場合は、単に領域ＲＤと呼ぶことがある。チャネル形成領域ＲＣ１及びＲＣ２を特に区別する必要がない場合は、単にチャネル形成領域ＲＣと呼ぶことがある。
詳細は後述するが、半導体層ＳＣ１及びＳＣ２のそれぞれの上には、絶縁層ＥＳが設けられている。絶縁層ＥＳには、信号線ＳＬ、半導体層ＳＣ１の領域ＲＳ１、及び半導体層ＳＣ２のＲＳ２、に重畳して、開口部ＥＳＣＨ１が設けられている。接続電極ＤＥ、半導体層ＳＣ１の領域ＲＤ１、及び半導体層ＳＣ２の領域ＲＤ２に重畳して、開口部ＥＳＣＨ２が設けられている。開口部ＥＳＣＨ２は、第１方向Ｘに沿って、開口部ＥＳＣＨ１と間隔をおいて配置されている。本実施形態では、開口部ＥＳＣＨ１及びＥＳＣＨ２を、それぞれ第１開口部及び第２開口部と呼ぶこともある。特に区別する必要がない場合は、開口部ＥＳＣＨ１及びＥＳＣＨ１を、併せて開口部ＥＳＣＨと呼ぶ。

【0021】

開口部ＥＳＣＨ１及びＥＳＣＨ２は、それぞれ、一対の長辺及び一対の短辺を有する概略長方形形状を有している。開口部ＥＳＣＨ１及びＥＳＣＨ２のそれぞれにおいて、第２方向Ｙに沿って延伸する長辺は、第１方向Ｘに沿って延伸する短辺よりも長い。また、開口部ＥＳＣＨは、概略長方形形状に限らず、第２方向Ｙに平行な長軸を有し、第１方向Ｘに平行な短軸を有する楕円形形状であってもよい。開口部ＥＳＣＨは、長方形形状、楕円形形状に限らず、長軸と短軸、又は長辺と短辺を有し、少なくとも２つ以上の半導体層ＳＣを一つの開口部ＥＳＣＨで露出させる所定の形状であればよい。

【0022】

なお本実施形態において、半導体層ＳＣ２及び半導体層ＳＣ１のチャネル形成領域ＲＣ１以外の一部は、走査線ＧＬに重畳しなくてもよい。半導体層ＳＣ１については、半導体層ＳＣ１のチャネル形成領域ＲＣ１が走査線ＧＬに重畳していればトランジスタとして機能するため、走査線ＧＬから半導体層ＳＣ１のチャネル形成領域ＲＣ１を除く一部（具体的には領域ＲＳ１の一部及び領域ＲＤ１の一部）を走査線ＧＬから露出させている。これにより、ゲート電極（走査線ＧＬ）と信号線ＳＬ及び接続電極ＤＥとで形成される容量による負荷を低減できる。

【0023】

上記を換言すると、図１及び図５に示す基板ＳＵＢ１では、走査線ＧＬと、半導体層ＳＣ１、信号線ＳＬ、及び接続電極ＤＥとが重畳する面積を小さくなるようにしている。また、走査線ＧＬに一部が重畳しない領域を有する半導体層は、半導体層ＳＣ２であってもよい。その場合は、半導体層ＳＣ１の全体が同一の走査線ＧＬに重畳する。

【0024】

また、上述の実質的に同形状（実質的に同面積）の「実質的」については、設計思想としては同形状（同面積）としているものの、理想的な均一の同形状（同面積）に製造することは難しいため製造プロセスにより生じる多少の形状および面積のばらつきを含むことを意味するものである。また、「平行」についても設計思想としての平行を意味し、理想的な平行を製造上実現することが難しいため製造プロセスにより生じる角度のばらつきを含むことを意味するものである。

【0025】

また図１に示す基板ＳＵＢ１には、接続電極ＤＴＣが設けられている。接続電極ＤＴＣは、走査線ＧＬに重畳し、第１方向Ｘに信号線ＳＬに間隔を置いて位置している。接続電極ＤＴＣは、信号線ＳＬ及び接続電極ＤＥと同じ材料で形成されている。接続電極ＤＴＣは、絶縁層ＧＩ及び絶縁層ＥＳに形成されるコンタクトホールＣＨ１にて、走査線ＧＬと接続されている。
図１及び図５では、２つのコンタクトホールＣＨ１を設けた構成を示している。複数のコンタクトホールＣＨ１を設けることにより、基板ＳＵＢ１の歩留まり向上を図ることができる。ただしこれに限定されず、コンタクトホールＣＨ１は１つだけ設ける構成にしてもよい。他のコンタクトホールについても同様である。

【0026】

補助ゲート電極ＴＵＧは、平面視にて、走査線ＧＬ、接続電極ＤＴＣ、及び接続電極ＤＥに重畳している。補助ゲート電極ＴＵＧは、平面視にて、半導体層ＳＣ１及び半導体層ＳＣ２それぞれチャネル形成領域ＲＣ１及びＲＣ２の両方に重畳していればよい。本実施形態において、補助ゲート電極ＴＵＧは、半導体層ＳＣ１及び半導体層ＳＣ２のそれぞれのチャネル形成領域ＲＣ１及びＲＣ２の全体に重畳している。
また補助ゲート電極ＴＵＧは、絶縁層ＰＡＳに形成されるコンタクトホールＣＨ２にて、接続電極ＤＴＣと接続されている。これにより補助ゲート電極ＴＵＧは、接続電極ＤＴＣを介して、走査線ＧＬに電気的に接続される。
ただし、補助ゲート電極ＴＵＧ、接続電極ＤＴＣ、コンタクトホールＣＨ１及びコンタクトホールＣＨ２を設けない構造であってもよい。

【0027】

図５に示す基板ＳＵＢ１のトランジスタＴｒ（Ｔｒ１及びＴｒ２）では、基材ＢＡ１、走査線ＧＬ（ゲート電極）、絶縁層ＧＩ、半導体層ＳＣ（ＳＣ１及びＳＣ２）、信号線ＳＬ及び接続電極ＤＥ、が、第３方向Ｚにおいてこの順に積層されている。信号線ＳＬ及び接続電極ＤＥは、同じ材料で形成されている。接続電極ＤＥは、第２方向Ｙに沿って延伸し、信号線ＳＬと第１方向Ｘにおいて間隔をおいて配置され、信号線ＳＬと平行に配置されている。
また断面図として図示しないが、接続電極ＤＴＣは、信号線ＳＬ及び接続電極ＤＥと同層に設けられている。補助ゲート電極ＴＵＧは、絶縁層ＰＡＳを挟んで、信号線ＳＬ、接続電極ＤＥ、及び接続電極ＤＴＣ上に設けられている。なお本実施形態では、同一の材料及び同一の工程で形成された層を同層としている。
画素電極ＰＥについては、後述する。

【0028】

半導体層ＳＣは、絶縁層ＧＩの上に設けられている。上述のように、半導体層ＳＣのうち、絶縁層ＧＩを挟んで、信号線ＳＬに接触する領域が領域ＲＳ（ＲＳ１及びＲＳ２）、接続電極ＤＥに接触する領域がＲＤ（ＲＤ１及びＲＤ２）、領域ＲＳ及びＲＤに挟持される領域がチャネル形成領域ＲＣ（ＲＣ１及びＲＣ２）である。
上述のように、半導体層ＳＣ上には絶縁層ＥＳが設けられており、絶縁層ＥＳは開口部ＥＳＣＨを有している。

【0029】

ここで半導体層ＳＣ、並びに、信号線ＳＬ及び接続電極ＤＥの製造工程について説明する。半導体層ＳＣを形成後、当該信号線ＳＬ及び接続電極ＤＥの材料となる導電層を成膜する。当該導電層を、例えばドライエッチング等パターニングすることにより、所望の形状を有する信号線ＳＬ及び接続電極ＤＥを形成する。このような製造工程で形成されるトランジスタは、いわゆるチャネルエッチ型トランジスタと呼ばれる。

【0030】

チャネルエッチ型トランジスタでは、当該導電層をパターニングして信号線ＳＬ及び接続電極ＤＥを分離するので、一度のパターニング工程で信号線ＳＬ及び接続電極ＤＥを形成可能という利点を有する。一方、パターニング工程において、半導体層ＳＣのチャネル形成領域ＲＣもエッチングされてしまい、チャネル形成領域ＲＣにダメージが生じてしまう恐れがある。チャネル形成領域ＲＣへのダメージは、トランジスタの特性に悪影響を及ぼす恐れがある。これによりトランジスタの特性の差が発生し、基板全体での特性差が生じ、半導体基板に特性のムラが発生する恐れが生じる。

【0031】

そこで本実施形態では、半導体層ＳＣ形成後、半導体層ＳＣ上に無機絶縁材料、例えば酸化珪素で絶縁層ＥＳを積層し、その後絶縁層ＥＳのうち、信号線ＳＬ及び接続電極ＤＥとの接続領域にのみ開口部を形成する。いわゆるチャネルストッパ型トランジスタを形成する。チャネルストッパ型トランジスタでは、チャネル形成領域ＲＣが絶縁層ＥＳで覆われる。よって、信号線ＳＬ及び接続電極ＤＥ形成工程、すなわち、絶縁層ＥＳ上に導電層を成膜、当該導電層を、例えばドライエッチング等パターニングしても、チャネル形成領域ＲＣにダメージが生じない。よって、半導体基板での特性のムラの発生が抑制され、均一な特性を得ることができる。

【0032】

図６及び図８において、構成要素の端部のうち、第１方向Ｘに沿って並んで位置し、第２方向Ｙに沿って延伸する端部について述べる。半導体層ＳＣ１の信号線ＳＬ側の端部及び接続電極ＤＥ側の端部を、それぞれ端部ＥＯ１ａ及びＥＯ１ｂとする。半導体層ＳＣ２の信号線ＳＬ側の端部及び接続電極ＤＥ側の端部を、それぞれ端部ＥＯ２ａ及びＥＯ２ｂとする。端部ＥＯ１ａ及びＥＯ２ａを併せて端部ＥＯａと呼ぶこともある。端部ＥＯ１ｂ及びＥＯ２ｂを併せて端部ＥＯｂと呼ぶこともある。
端部ＥＯ１ａ及びＥＯ１ｂは、第１方向Ｘに間隔をおいて配置されている。端部ＥＯ２ａ及びＥＯ２ｂは、第１方向Ｘに間隔をおいて配置されている。

【0033】

信号線ＳＬの端部のうち、半導体層ＳＣと重畳する端部を端部ＥＲ１、半導体層ＳＣと重畳しない端部を端部ＥＲ２とする。接続電極ＤＥの端部のうち、半導体層ＳＣと重畳する端部を端部ＥＤ１、半導体層ＳＣと重畳しない端部を端部ＥＤ２とする。端部ＥＲ１及び端部ＥＤ１は隣接しており、互いに対向する。
端部ＥＲ１及びＥＲ２は、第１方向Ｘに間隔をおいて配置されている。端部ＥＤ１及びＥＤ２は、第１方向Ｘに間隔をおいて配置されている。

【0034】

絶縁層ＥＳの開口部ＥＳＣＨ１の端部のうち、半導体層ＳＣ１と重畳する端部を端部ＥＴ１ａ、半導体層ＳＣと重畳しない端部を端部ＥＴ１ｂとする。開口部ＥＳＣＨ２の端部のうち、半導体層ＳＣと重畳する端部を端部ＥＴ２ａ、半導体層ＳＣと重畳しない端部を端部ＥＴ２ｂとする。端部ＥＴ１ａ及びＥＴ２ａは隣接し、第１方向Ｘにおいて間隔をおいて互いに対向している。端部ＥＴ１ａ及びＥＴ１ｂは、開口部ＥＳＣＨ１の一対の長辺（もしくは開口部ＥＳＣＨ１の長軸に沿う端部）に該当する。端部ＥＴ１ｃ及びＥＴ１ｄは、開口部ＥＳＣＨ１の一対の短辺（もしくは開口部ＥＳＣ１の短軸に沿う端部）に該当する。端部ＥＴ２ａ及びＥＴ２ｂは、開口部ＥＳＣＨ２の一対の長辺（もしくは開口部ＥＳＣＨ２の長軸に沿う端部）に該当する。端部ＥＴ２ｃ及びＥＴ２ｄは、開口部ＥＳＣＨ２の一対の短辺（もしくは開口部ＥＳＣＨ２の短軸に沿う端部）に該当する。
図８では端部ＥＲ２及びＥＴ１ｂのそれぞれ、端部ＥＤ２及びＥＴ２ｂのそれぞれが一致しない例を示しているが、これに限定されない。端部ＥＲ２及びＥＴ１ｂのそれぞれ、端部ＥＤ２及びＥＴ２ｂのそれぞれは一致していてもよい。

【0035】

端部ＥＯ１ａは、端部ＥＴ１ａ及びＥＴ１ｂとの間に位置している。端部ＥＴ１ａは、端部ＥＯ１ａ及びＥＲ１との間に位置している。
端部ＥＯ１ｂは、端部ＥＴ２ａ及びＥＴ２ｂとの間に位置している。端部ＥＴ２ａは、端部ＥＯ１ｂ及びＥＤ１との間に位置している。
換言すると、端部ＥＯ１ａは、開口部ＥＳＣＨ１内に位置している。端部ＥＯ１ｂは、開口部ＥＳＣＨ２内に位置している。

【0036】

端部ＥＯ１ａは、端部ＥＴ１ｂから第１方向Ｘに沿って距離ｄ１ａだけ離れている。端部ＥＴ１ａは、端部ＥＯ１ａから第１方向Ｘに沿って距離ｄ１ｂだけ離れている。
端部ＥＯ１ｂは、端部ＥＴ２ｂから第１方向Ｘと逆方向に沿って距離ｄ２ａだけ離れている。端部ＥＴ２ａは、端部ＥＯ１ｂから第１方向Ｘと逆方向に沿って距離ｄ２ｂだけ離れている。

【0037】

開口部ＥＳＣＨ１及びＥＳＣＨ２は、それぞれ、半導体層ＳＣ１及びＳＣ２に重畳している。したがって、開口部ＥＳＣＨ１の端部ＥＴ１ａ及びＥＴ１ｂの長さは、それぞれ、半導体層ＳＣ１の端部ＥＯ１ａ及び半導体層ＳＣ２の端部ＥＯ２ａの長さの和より長い。
同様に、開口部ＥＳＣＨ２の端部ＥＴ２ａ及びＥＴ２ｂの長さは、それぞれ、半導体層ＳＣ１の端部ＥＯ１ｂ及び半導体層ＳＣ２の端部ＥＯ２ｂの長さの和より長い。

【0038】

また、開口部ＥＳＣＨは、信号線ＳＬ及び接続電極ＤＥが並列に配置された２以上の半導体層ＳＣにコンタクトされるものであればよく、２以上の半導体層ＳＣに接続される長方形状の開口部ＥＳＣＨの端部ＥＴ１ｂ及びＥＴ２ｂは、半導体層ＳＣの端部ＥＯ１ａ、ＥＯ１ｂ、ＥＯ２ａ、ＥＯ２ｂの内側に形成されるものであってもよい。具体的には、半導体層ＳＣ１の端部ＥＯ１ａ及びＥＯ１ｂとの間に、端部ＥＴ１ｂ及びＥＴ２ｂが位置していてもよい。同様に、半導体層ＳＣ２の端部ＥＯ２ａ及びＥＯ２ｂとの間に、端部ＥＴ１ｂ及びＥＴ２ｂが位置していてもよい。

【0039】

信号線ＳＬの端部ＥＲ１は、開口部ＥＳＣＨ１の端部ＥＴ１ａから第１方向Ｘに沿って距離ｄ１ｃだけ離れている。
接続電極ＤＥの端部ＥＤ１は、開口部ＥＳＣＨ２の端部ＥＴ２ａから第１方向Ｘと逆方向に沿って距離ｄ２ｃだけ離れている。
なお図７及び図８がトランジスタＴｒ１の断面を示しているため、トランジスタＴｒ１の構成要素である半導体層ＳＣ１を例にして説明しているが、トランジスタＴｒ２の半導体層ＳＣ２も同様である。

【0040】

半導体層ＳＣ１及びＳＣ２それぞれにおいて、チャネル形成領域ＲＣ１及びＲＣ２の第１方向Ｘに沿った長さを、それぞれ、チャネル長Ｌ１及びＬ２とする。特に区別する必要がない場合は、単にチャネル長Ｌと呼ぶ。チャネル長Ｌは、開口部ＥＳＣＨ１の端部ＥＴ１ａ及び開口部ＥＳＣＨ２の端部ＥＴ２ａとの距離に相当する。

【0041】

構成要素の端部のうち、第２方向Ｙに沿って並んで位置し、第１方向Ｘに沿って延伸する端部について述べる。半導体層ＳＣ１の端部のうち、半導体層ＳＣ２と隣接する端部を端部ＥＯ１ｄ、端部ＥＯ１ｄと反対側の端部を端部ＥＯ１ｃとする。半導体層ＳＣ２の端部のうち、半導体層ＳＣ１と隣接する端部を端部ＥＯ２ｄ、端部ＥＯ２ｄと反対側の端部を端部ＥＯ２ｃとする。端部ＥＯ１ｄ及びＥＯ２ｄは、第２方向Ｙにおいて間隔をおいて対向している。

【0042】

半導体層ＳＣ１及びＳＣ２は、端部ＥＴ１ｃ及びＥＴ１ｄとの間、並びに、端部ＥＴ２ｃ及びＥＴ２ｄとの間に配置されている。すなわち、端部ＥＯ１ｃ及びＥＯ２ｃは、端部ＥＴ１ｃ及びＥＴ１ｄとの間、並びに、端部ＥＴ２ｃ及びＥＴ２ｄとの間に配置されている。
端部ＥＯ１ｃは、端部ＥＴ１ｃ及びＥＴ２ｃとは一致していない。半導体層ＳＣ１の端部ＥＯ１ｃは、開口部ＥＳＣＨ１の端部ＥＴ１ｃと、第２方向Ｙに沿って距離ｇ１ａだけ離れている。半導体層ＳＣ１の端部ＥＯ１ｃは、開口部ＥＳＣＨ２の端部ＥＴ２ｃと、第２方向Ｙに沿って距離ｇ２ａだけ離れている。端部ＥＴ１ｃ及びＥＴ２ｃが第１方向Ｘに延伸する同一線上に位置していれば、距離ｇ１ａ及びｇ２ａは一致する。その場合は、距離ｇ１ａ及びｇ２ａを距離ｇａと言い換えてもよい。

【0043】

端部ＥＯ２ｃは、端部ＥＴ１ｄ及びＥＴ２ｄとは一致していない。半導体層ＳＣ２の端部ＥＯ２ｃは、開口部ＥＳＣＨ１の端部ＥＴ１ｄと、第２方向Ｙと逆方向に沿って距離ｇ１ｂだけ離れている。半導体層ＳＣ２の端部ＥＯ２ｃは、開口部ＥＳＣＨ２の端部ＥＴ２ｄと、第２方向Ｙと逆方向に沿って距離ｇ２ｂだけ離れている。端部ＥＴ１ｄ及びＥＴ２ｄが第１方向Ｘに延伸する同一線上に位置していれば、距離ｇ１ｂ及びｇ２ｂは一致する。その場合は、距離ｇ１ｂ及びｇ２ｂを距離ｇｂと言い換えてもよい。

【0044】

半導体層ＳＣ１及びＳＣ２それぞれにおいて、チャネル形成領域ＲＣ１及びＲＣ２の第２方向Ｙに沿った長さを、それぞれ、チャネル幅Ｗ１及びＷ２とする。特に区別する必要がない場合は、単にチャネル幅Ｗと呼ぶ。チャネル幅Ｗは、半導体層ＳＣの第２方向Ｙに沿った長さに相当する。
開口部ＥＳＣＨ１の端部ＥＴ１ｃ及び開口部ＥＴＳＣＨ２の端部ＥＴ２ｃを、半導体層ＳＣ１の端部ＥＯ１ｃから離すことにより、トランジスタＴｒ１のチャネル幅Ｗを維持することができる。同様に、開口部ＥＳＣＨ１の端部ＥＴ１ｄ及び開口部ＥＴＳＣＨ２の端部ＥＴ２ｄを、半導体層ＳＣ２の端部ＥＯ２ｃから離すことにより、トランジスタＴｒ２のチャネル幅Ｗを維持することができる。

【0045】

図８に示す基材ＢＡ１は、樹脂、ガラス等の絶縁性の材料で形成されている。基材ＢＡ１と走査線ＧＬとの間には、図示しない絶縁層（ＵＣとする）が設けられていてもよい。
図７に示すように、絶縁層ＥＳ、信号線ＳＬ、接続電極ＤＥを覆って、さらなる絶縁層ＰＡＳが形成されている。

【0046】

絶縁層ＧＩ、並びに、絶縁層ＵＣ及び絶縁層ＰＡＳが設けられる場合においてそれぞれの絶縁層は、酸化珪素等の酸化物や、窒化珪素等の窒化物が用いられた無機絶縁層である。絶縁層ＵＣ、絶縁層ＧＩ、絶縁層ＰＡＳは、それぞれ単層に限定されず、複数の絶縁層が積層されていてもよい。例えば、絶縁層ＵＣに酸化珪素と窒化珪素の積層膜、絶縁層ＧＩに酸化珪素膜、絶縁層ＰＡＳに酸化珪素と窒化珪素の積層膜を用いてもよい。

【0047】

絶縁層ＥＳとしては、上述の酸化珪素、あるいは、酸化珪素及び窒化珪素の積層膜を用いてもよい。
ただし、例えば、絶縁層ＥＳとして酸化珪素を用い、絶縁層ＧＩは、窒化珪素及び酸化珪素の２層の積層を用いることが好ましい。または、例えば、絶縁層ＥＳとして酸化珪素を用い、絶縁層ＧＩは、絶縁層ＥＳと同じ酸化珪素を含まないことが好ましい。同じ酸化珪素とは、珪素と酸素の比率が概略同じであることを意味する。すなわち、絶縁層ＥＳと絶縁層ＧＩにおける珪素と酸素の比率が異なることが好ましい。絶縁層ＥＳ及びＧＩがいずれも同じ酸化珪素である場合、開口部ＥＳＣＨを設けるためのエッチングにおいて、下層の絶縁層ＧＩまでエッチングされてしまう恐れがある。例えば、図９に示すように、絶縁層ＧＩが窒化珪素で形成される絶縁層ＧＩ１及び酸化珪素で形成される絶縁層ＧＩ２の２層の積層であるならば、上層の酸化珪素で形成される絶縁層ＧＩ２は絶縁層ＥＳのエッチングの影響を受けるものの、下層の窒化珪素で形成される絶縁層ＧＩ１により過度なエッチングを防ぐことが可能である。

【0048】

図７及び図９に示すように、絶縁層ＰＡＳ上に、補助ゲート電極ＴＵＧが形成され、絶縁層ＰＡＳ及び補助ゲート電極ＴＵＧを覆う有機樹脂層、具体的にはアクリル樹脂やポリイミド樹脂を有する絶縁層ＰＬＮが設けられている。絶縁層ＰＬＮ上には、画素電極ＰＥがトランジスタＴｒ１及びＴｒ２それぞれの一部を覆うように設けられている。

【0049】

走査線ＧＬ、信号線ＳＬ、接続電極ＤＥ、接続電極ＤＴＣ、及び補助ゲート電極ＴＵＧは、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ａｇ（銀）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｃｕ（銅）、Ｃｒ（クロム）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成される。またこれら金属材料及び合金の単層構造であってもよいし、上述の金属材料を適宜積層した多層構造であってもよい。

【0050】

図１０は、本実施形態の表示装置を説明する図である。図１０（Ａ）は、本実施形態の表示装置ＤＳＰを示す回路図である。図１０（Ｂ）は、図１０（Ａ）の表示装置ＤＳＰの１つの画素ＰＸを示す回路図である。なお、図１０（Ａ）及び（Ｂ）においては、全ての画素ＰＸ及び全ての配線について図示していない。

【0051】

表示装置ＤＳＰは、画像を表示する表示領域ＤＡと、表示領域ＤＡ以外の非表示領域ＮＤＡと、を備えている。本実施形態において、非表示領域ＮＤＡは、額縁状に形成されている。
図１０（Ａ）に示すように、表示装置ＤＳＰは、基材ＢＡ１、表示領域ＤＡにて基材ＢＡ１の上方にマトリクス状に配列された複数の画素ＰＸ、複数の走査線ＧＬと、複数の信号線ＳＬと、複数本の容量配線ＣＷと、を備えている。なお走査線及び信号線をそれぞれゲート線及びソース線ともいう。

【0052】

本実施形態では、走査線ＧＬの数をＭとし、それぞれ走査線ＧＬ＿１乃至ＧＬ＿Ｍとする。ただし走査線において個々の区別が必要ない場合は、単に走査線ＧＬと呼ぶ。また信号線ＳＬの数をＮとし、それぞれ信号線ＳＬ＿１乃至ＳＬ＿Ｎとする。ただし信号線ＳＬにおいて個々の区別が必要ない場合は、単に信号線ＳＬと呼ぶ。すなわち表示装置ＤＳＰは、Ｍ行Ｎ列の画素ＰＸを有している。

【0053】

表示装置ＤＳＰは、走査線駆動回路ＧＤ１及びＧＤ２（ゲートドライバともいう）、及び信号線駆動回路ＳＤ（ソースドライバともいう）を備えている。走査線駆動回路ＧＤ１及びＧＤ２は後述する走査線ＧＬを駆動する。走査線駆動回路ＧＤ１及びＧＤ２は、非表示領域ＮＤＡに配置されている。信号線駆動回路ＳＤは、信号線ＳＬを駆動する。信号線駆動回路ＳＤは、非表示領域ＮＤＡに配置されている。

【0054】

走査線ＧＬは、走査線駆動回路ＧＤに接続され、第１方向Ｘに延伸し、第２方向Ｙに並んで配置される。走査線ＧＬは、第１方向Ｘに並んだ複数の画素ＰＸに電気的に接続されている。信号線ＳＬは、信号線駆動回路ＳＤに接続され、第２方向Ｙに延伸し、第１方向Ｘに並んで配置される。信号線ＳＬは、第２方向Ｙに並んだ複数の画素ＰＸに電気的に接続されている。容量配線ＣＷは、第１方向Ｘ又は第２方向Ｙに延出している。本実施形態において、容量配線ＣＷは、第２方向Ｙに延出し、第２方向Ｙに並んだ複数の画素ＰＸに電気的に接続されている。複数の容量配線ＣＷは、非表示領域ＮＤＡにて束ねられ、駆動素子ＤＲＩに接続されている。

【0055】

走査線駆動回路ＧＤは、走査線ＧＬに制御信号ＳＧを与え、走査線ＧＬを駆動する。信号線駆動回路ＳＤは、信号線ＳＬに画像信号（例えば、映像信号）Ｖｓｉｇを与え、信号線ＳＬを駆動する。駆動素子ＤＲＩは容量配線ＣＷに定電圧Ｖｐｃを与え、容量配線ＣＷは定電位に固定される。また、駆動素子ＤＲＩは、対向電極ＣＥにコモン電圧Ｖｃｏｍを与え、対向電極ＣＥは定電位（コモン電位）に固定される。本実施形態において、対向電極ＣＥは、全ての画素ＰＸで共用されるため共通電極と称され得る。本実施形態において、容量配線ＣＷは、対向電極ＣＥと同電位に設定されているが、対向電極ＣＥと異なる電位に設定されていてもよい。走査線駆動回路ＧＤ、信号線駆動回路ＳＤ、及び駆動素子ＤＲＩは、複数の画素ＰＸを駆動するための駆動部を構成している。

【0056】

図１０（Ｂ）に示すように、各々の画素ＰＸは、上述のトランジスタＴｒ１及びＴｒ２、並びに、第１容量Ｃ１及び第２容量Ｃ２と、を備えている。
トランジスタＴｒ１及びＴｒ２は、それぞれ、第１端子ｔ１、第２端子ｔ２、及び制御端子ｔ３を有している。本実施形態では、制御端子ｔ３はゲート電極として機能し、第１端子ｔ１及び第２端子ｔ２の一方がソース電極（信号線ＳＬ）として機能し、第１端子ｔ１及び第２端子ｔ２の他方が接続電極ＤＥとして機能している。トランジスタＴｒ１及びＴｒ２は、電気的に信号線ＳＬと画素電極ＰＥとの間にて並列に接続されている。

【0057】

トランジスタＴｒ１及びＴｒ２の各々において、第１端子ｔ１は信号線ＳＬに接続され、第２端子ｔ２は画素電極ＰＥに接続され、制御端子ｔ３は走査線ＧＬに接続されている。これにより、トランジスタＴｒ１及びＴｒ２の各々は、走査線ＧＬに与えられる制御信号ＳＧにより、導通状態又は非導通状態に切替えられる。画像信号Ｖｓｉｇは、信号線ＳＬ及び導通状態のトランジスタＴｒ１及びＴｒ２を介して画素電極ＰＥに印加される。
第１容量Ｃ１及び第２容量Ｃ２は、キャパシタである。第１容量Ｃ１は、画素電極ＰＥと容量配線ＣＷとの間に接続されている。第２容量Ｃ２は、画素電極ＰＥと対向電極ＣＥとの間に接続されている。

【0058】

図１１は、表示装置ＤＳＰを示す断面図である。ここでは１つの画素ＰＸに注目して説明している。
図１１に示すように、基板ＳＵＢ１は、基材ＢＡ１と、基材ＢＡ１の上に設けられた駆動素子層ＤＶＬと、駆動素子層ＤＶＬの上に設けられた画素電極ＰＥと、を備えている。
なお駆動素子層ＤＶＬには、上述したトランジスタＴｒ１及びＴｒ２、走査線ＧＬ、信号線ＳＬ、各配線層、並びに各絶縁層等が含まれている。

【0059】

基板ＳＵＢ２は、画素電極ＰＥと対向した基材ＢＡ２と、基材ＢＡ２と画素電極ＰＥとの間に位置し画素電極ＰＥと対向した対向電極ＣＥと、を備えている。対向電極ＣＥは、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料で形成されている。

【0060】

本実施形態において、基板ＳＵＢ１は半導体基板であり、基板ＳＵＢ２は対向基板である。基材ＢＡ１及びＢＡ２は、樹脂、ガラス等の絶縁性の材料で形成されている。本実施形態において、基材ＢＡ２は、画面側（観察側）に位置し、光透過性を有している。基材ＢＡ１は、画面の反対側に位置しているため、不透明であってもよいし、透明であってもよい。なお基材ＢＡ１及びＢＡ２を、それぞれ、第１基材及び第２基材と呼ぶこともある。基板ＳＵＢ１及びＳＵＢ２を、それぞれ、第１基板及び第２基板と呼ぶこともある。

【0061】

表示装置ＤＳＰの表示機能層ＤＬは、画素電極ＰＥと対向電極ＣＥとの間に位置している。表示機能層ＤＬには、画素電極ＰＥと対向電極ＣＥとの間に印加される電圧がかかる。本実施形態において、表示装置ＤＳＰは電気泳動表示装置であり、表示機能層ＤＬは電気泳動層である。表示機能層ＤＬは、Ｘ－Ｙ平面内においてほとんど隙間なく配列された複数のマイクロカプセルＭＣＰによって形成されている。
表示装置ＤＳＰの粘着層ＡＬは、画素電極ＰＥと表示機能層ＤＬとの間に位置している。

【0062】

マイクロカプセルＭＣＰは、例えば２０μｍ～７０μｍ程度の粒径を有する球状体である。図示した例では、スケールの関係上、１つの画素電極ＰＥと対向電極ＣＥとの間に、多くのマイクロカプセルＭＣＰが配置されているが、１辺の長さが百～数百μｍ程度の矩形状、又は多角形状の画素ＰＸにおいては、１個～１０個程度のマイクロカプセルＭＣＰが配置されている。

【0063】

マイクロカプセルＭＣＰは、分散媒ＤＰＲと、複数の黒色粒子ＢＰＬと、複数の白色粒子ＷＰＬとを備えている。黒色粒子ＢＰＬ及び白色粒子ＷＰＬは、電気泳動粒子と称される場合もある。マイクロカプセルＭＣＰの外殻部（壁膜）ＯＷＬは、例えば、アクリル樹脂等の透明な樹脂を用いて形成されている。分散媒ＤＰＲ、マイクロカプセルＭＣＰ内において、黒色粒子ＢＰＬと、白色粒子ＷＰＬとを分散させる液体である。黒色粒子ＢＰＬは、例えば、アニリンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。白色粒子ＷＰＬは、例えば、二酸化チタン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。これらの顔料には、必要に応じて各種添加剤を添加することができる。また、黒色粒子ＢＰＬ及び白色粒子ＷＰＬの代わりに、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。

【0064】

上記構成の表示機能層ＤＬにおいて、画素ＰＸを黒表示させる場合、画素電極ＰＥが対向電極ＣＥよりも相対的に高電位に保持される。すなわち、対向電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが正極性に保持される。これにより、正に帯電した黒色粒子ＢＰＬが対向電極ＣＥに引き寄せられる一方、負に帯電した白色粒子ＷＰＬが画素電極ＰＥに引き寄せられる。その結果、対向電極ＣＥ側からこの画素ＰＸを観察すると黒色が視認される。一方、画素ＰＸを白表示させる場合には、対向電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが負極性に保持される。これにより、負に帯電した白色粒子ＷＰＬが対向電極ＣＥ側へ引き寄せられる一方、正に帯電した黒色粒子ＢＰＬが画素電極ＰＥに引き寄せられる。その結果、この画素ＰＸを観察すると白色が視認される。

【0065】

なお、本実施形態において、画素電極ＰＥは、粘着層ＡＬに接している。但し、画素電極ＰＥと粘着層ＡＬとの間に絶縁性の保護層が介在し、保護層で画素電極ＰＥが保護されていてもよい。

【0066】

図１２は、表示装置の一部を示す拡大平面図である。
画素電極ＰＥは、互いに電気的に接続された画素電極ＰＥ１及び画素電極ＰＥ２を有している。走査線ＧＬは、画素電極ＰＥ１と交差している。画素電極ＰＥ２は、第２方向Ｙにおいて走査線ＧＬに間隔を置いて位置している。

【0067】

ここでｍ行目の走査線ＧＬ＿ｍ及びｎ列目の信号線ＳＬ＿ｎ及びに接続されるトランジスタＴｒ１及びＴｒ２を、トランジスタＴｒ＿（ｍ，ｎ）とする（ただし、ｍは１以上Ｍ－１以下の自然数、ｎは１以上Ｎ－１以下の自然数である）。トランジスタＴｒ＿（ｍ，ｎ）を含み、走査線ＧＬ＿ｍ、走査線ＧＬ＿ｍ＋１、信号線ＳＬ＿ｎ、信号線ＳＬ＿ｎ＋１によって区画される画素ＰＸを、画素ＰＸ（ｍ，ｎ）とする。
なお以下主にｎ列目の画素について述べるため、特に必要でなければ列を示す「ｎ」は省略する。

【0068】

画素ＰＸ（ｍ，ｎ）の接続電極ＤＴＣは、走査線ＧＬ＿ｍに重畳し、第１方向Ｘに信号線ＳＬ＿ｎ及び信号線ＳＬ＿ｎ＋１に間隔を置いて位置している。
画素ＰＸ（ｍ，ｎ）の接続電極ＤＥは、第２方向Ｙに延在している。画素ＰＸ（ｍ，ｎ）の接続電極ＤＥの一端部は、走査線ＧＬ＿ｍに重畳する領域において、信号線ＳＬ＿ｎと接続電極ＤＴＣとの間に位置し、上述のように、各々の半導体層ＳＣに重畳している。画素ＰＸ（ｍ，ｎ）の接続電極ＤＥの他端部は、画素ＰＸ（ｍ，ｎ）の画素電極ＰＥ２に重畳している。

【0069】

容量電極ＯＥは、半導体層ＳＣ、信号線ＳＬ、接続電極ＤＴＣ、及び接続電極ＤＥに間隔を置いて位置し、画素電極ＰＥ１及び画素電極ＰＥ２にそれぞれ重畳している。本実施形態において、容量電極ＯＥの全体は、平面視にて、画素電極ＰＥ１の内側に位置し、かつ、画素電極ＰＥ２の内側に位置している。画素ＰＸ（ｍ，ｎ）及び１行前の画素ＰＸ（ｍ－１，ｎ）の容量電極ＯＥは、走査線ＧＬ＿ｍに対して互いに対向している。容量電極ＯＥは、信号線ＳＬ及び接続電極ＤＥと同層に形成されている。

【0070】

接続配線ＮＷは、第２方向Ｙに延在し、走査線ＧＬと交差し、信号線ＳＬと交差しない。接続配線ＮＷは、走査線ＧＬを挟んで第２方向Ｙに隣り合う２個の容量電極ＯＥを接続している。接続配線ＮＷは補助ゲート電極ＴＵＧと同層に形成されている。本実施形態において、第２方向Ｙに並ぶ複数の接続配線ＮＷ及び複数の容量電極ＯＥは、電気的に接続され、容量配線ＣＷを形成している。

【0071】

接続電極ＴＰＣは、補助ゲート電極ＴＵＧに間隔を置いて位置し、接続電極ＤＥ及び画素電極ＰＥ１に重畳している。接続電極ＴＰＣは、絶縁層ＰＬＮに形成されたコンタクトホールＣＨ５を介して画素電極ＰＥ１に電気的に接続されている。接続電極ＴＰＣは、絶縁層ＰＡＳに形成されたコンタクトホールＣＨ４を介して接続電極ＤＥに電気的に接続されている。
なお接続電極ＤＥは、絶縁層ＧＩ及び絶縁層ＥＳに形成されたコンタクトホールＣＨ３を介して、画素電極ＰＥ２に電気的に接続されている。これにより、接続電極ＤＥ、接続電極ＴＰＣ、画素電極ＰＥ１、及び画素電極ＰＥ２が電気的に接続される。

【0072】

走査線ＧＬ及び画素電極ＰＥ２は、同一の材料で形成される。信号線ＳＬ、接続電極ＤＥ、接続電極ＤＴＣ、及び容量電極ＯＥは、同一の材料で形成される。補助ゲート電極ＴＵＧ及び接続電極ＴＰＣ、及び接続配線ＮＷは、同一の材料で形成される。
また、接続配線ＮＷは、信号線ＳＬと同一の材料で形成されるものであってもよい。

【0073】

すなわち、走査線ＧＬ、画素電極ＰＥ２、信号線ＳＬ、接続電極ＤＥ、接続電極ＤＴＣ、容量電極ＯＥ、接続配線ＮＷ、補助ゲート電極ＴＵＧ、及び接続電極ＴＰＣは、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ａｇ（銀）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｃｕ（銅）、Ｃｒ（クロム）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成される。またこれら金属材料及び合金の単層構造であってもよいし、上述の金属材料を適宜積層した多層構造であってもよい。

【0074】

画素電極ＰＥ１は、透明導電層又は光反射層、あるいは光反射層と透明導電層との積層体で構成されている。
透明導電層は、対向電極ＣＥと同様、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料で形成される。

【0075】

上述した実施形態の半導体基板は、上述した基板ＳＵＢ１に限らず、各種の半導体基板に適用可能である。
また、上述した実施形態の表示装置ＤＳＰは、上述した電気泳動表示装置に限らず、各種の表示装置に適用可能である。例示すると、表示装置ＤＳＰは、液晶表示装置であってもよい。その場合、表示機能層ＤＬは液晶層である。液晶層は、例えば、高分子分散液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）を利用していてもよい。

【0076】

本開示において、半導体層ＳＣ１の端部ＥＯ１ａを第１端部、端部ＥＯ１ｂを第２端部とする。開口部ＥＳＣＨ１の端部ＥＴ１ａを第３端部、端部ＥＴ１ｂを第４端部とする。開口部ＥＳＣＨ２の端部ＥＴ２ａを第５端部、端部ＥＴ２ｂを第６端部とする。信号線ＳＬの端部ＥＲ１を第７端部、接続電極ＤＥの端部ＥＤ１を第８端部とする。

【0077】

半導体層ＳＣ１の端部ＥＯ１ｃを第９端部、端部ＥＯ１ｄを第１０端部とする。半導体層ＳＣ２の端部ＥＯ２ｃを第１１端部、端部ＥＯ２ｄを第１２端部とする。開口部ＥＳＣＨ１の端部ＥＴ１ｃを第１３端部、端部ＥＴ１ｄを第１４端部とする。開口部ＥＳＣＨ２の端部ＥＴ２ｃを第１５端部、端部ＥＴ２ｄを第１６端部とする。
ただし、数字は便宜的に付したものであり、上記に限定されるものではない。

【0078】

端部ＥＯ１ａ（第１端部）、端部ＥＯ１ｂ（第２端部）、端部ＥＴ１ａ（第３端部）、端部ＥＴ１ｂ（第４端部）、端部ＥＴ２ａ（第５端部）、端部ＥＴ２ｂ（第６端部）、端部ＥＲ１（第７端部）、及び端部ＥＤ１（第８端部）は、第１方向Ｘにおいて間隔をおいて配置されている。
端部ＥＯ１ｃ（第９端部）、端部ＥＯ１ｄ（第１０端部）端部ＥＯ２ｃ（第１１端部）、端部ＥＯ２ｄ（第１２端部）、端部ＥＴ１ｃ（第１３端部）及び端部ＥＴ２ｃ（第１５端部）、並びに、端部ＥＴ１ｄ（第１４端部）及び端部ＥＴ２ｄ（第１６端部）、第２方向Ｙにおいて間隔をおいて配置されている。

【0079】

＜構成例１＞
図１３は、実施形態における半導体基板の他の構成例を示す平面図である。図１３に示した構成例では、図１に示した構成例と比較して、３つのトランジスタを有する、という点で異なっている。
図１３に示す基板ＳＵＢ１は、図１で示すトランジスタＴｒ１及びＴｒ２との間に、トランジスタＴｒ３を有している。トランジスタＴｒ３は、第２方向Ｙに沿って、トランジスタＴｒ１及びＴｒ２との間に配置されている。トランジスタＴｒ３の半導体層ＳＣ３は、トランジスタＴｒ１の半導体層ＳＣ１及びトランジスタＴｒ２の半導体層ＳＣ２との間に設けられている。

【0080】

並列に配置された半導体層ＳＣが増えることにより、トランジスタのチャネル幅Ｗが増加するのと同じ効果が得られる。すなわち、トランジスタを流れる電流を増加させることが可能である。これによりトランジスタの高耐圧化や移動度向上の効果を得ることができる。
なお本構成例では、３つのトランジスタを設ける例について説明したが、これに限定されない。トランジスタの数は４つ以上でもよい。その場合は、トランジスタＴｒ１及びＴｒ２との間に、２つ以上のトランジスタ、つまり、半導体層ＳＣ１及びＳＣ２との間に、２つ以上の半導体層を設ければよい。
本構成例の基板ＳＵＢ１も、上述した実施形態と同様に、表示装置へ適用することが可能である。
本構成例においても、実施形態と同様の効果を奏する。

【0081】

本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0082】

ＤＳＰ…表示装置、ＥＤ１…端部、ＥＤ２…端部、ＥＯ１ａ…端部、ＥＯ１ｂ…端部、ＥＯ１ｃ…端部、ＥＯ１ｄ…端部、ＥＯ２ａ…端部、ＥＯ２ｂ…端部、ＥＯ２ｃ…端部、ＥＯ２ｄ…端部、ＥＯａ…端部、ＥＯｂ…端部、ＥＲ１…端部、ＥＲ２…端部、ＥＳ…絶縁層、ＥＳＣＨ…開口部、ＥＳＣＨ１…開口部、ＥＳＣＨ２…開口部、ＥＴ１ａ…端部、ＥＴ１ｂ…端部、ＥＴ１ｃ…端部、ＥＴ１ｄ…端部、ＥＴ２ａ…端部、ＥＴ２ｂ…端部、ＥＴ２ｃ…端部、ＥＴ２ｄ…端部、ＥＴＳＣＨ２…開口部、ＲＣ…チャネル形成領域、ＳＣ…半導体層、ＳＬ…信号線、ＳＵＢ１…基板、ＳＵＢ２…基板、Ｔｒ…トランジスタ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】