特許 7508391 固体撮像装置、固体撮像装置の駆動方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-21

(45)【発行日】2024-07-01

(54)【発明の名称】固体撮像装置、固体撮像装置の駆動方法

(51)【国際特許分類】

   H04N 1/028 20060101AFI20240624BHJP

   H04N 25/779 20230101ALI20240624BHJP

   H04N 25/701 20230101ALI20240624BHJP

【ＦＩ】

H04N1/028 A

H04N25/779

H04N25/701

【請求項の数】 12

(21)【出願番号】P 2021038316

(22)【出願日】2021-03-10

(65)【公開番号】P2022138434

(43)【公開日】2022-09-26

【審査請求日】2023-02-02

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004185

【氏名又は名称】インフォート弁理士法人

(74)【代理人】

【識別番号】110002907

【氏名又は名称】弁理士法人イトーシン国際特許事務所

(72)【発明者】

【氏名】柏木 実

【審査官】橘 高志

(56)【参考文献】

【文献】特開２００３－１５２９５２（ＪＰ，Ａ）

【文献】特開２００９－１３０７９９（ＪＰ，Ａ）

【文献】特開平０８－００８７０１（ＪＰ，Ａ）

【文献】特許第３６２０４４０（ＪＰ，Ｂ２）

【文献】国際公開第２０１５／１１９２４３（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ １／０２８

Ｈ０４Ｎ ２５／７７９

Ｈ０４Ｎ ２５／７０１

(57)【特許請求の範囲】

【請求項1】

複数の画素が直線状に配列された画素部と、
前記複数の画素に対応する複数の転送ブロックを備えるアナログシフトレジスタと、
タイミングジェネレータと、
前記タイミングジェネレータに接続される信号線上に直列に接続された複数の遅延素子と、
前記信号線上における前記複数の遅延素子の間の複数の分岐ノードに一端がそれぞれ接続され、前記複数の転送ブロックに他端がそれぞれ接続される複数のクロックドライバと、
を備え、
前記画素部の前記複数の画素が、入射光を光電変換して信号電荷を発生し蓄積し、
前記タイミングジェネレータが、前記信号線にパルス信号を出力し、
前記複数の遅延素子が、受信する前記パルス信号を同一の遅延量だけそれぞれ遅延することで、前記複数の分岐ノードにおける前記パルス信号の遅延量をそれぞれ異ならせ、
前記複数のクロックドライバが、接続される分岐ノードから前記パルス信号をそれぞれ受信し、受信する前記パルス信号が経由した前記遅延素子の数に応じて、位相がそれぞれ異なる複数の駆動信号を生成し、
前記複数の転送ブロックに前記複数の駆動信号がそれぞれ印加されることで、前記アナログシフトレジスタが、前記画素部から受けた前記信号電荷を一方向に転送する、
固体撮像装置。

【請求項2】

前記信号線上における前記タイミングジェネレータに最も近い前記遅延素子は、前記一方向の上流側に配置され、
前記複数の分岐ノードの内の、前記上流側にある分岐ノードにおける前記パルス信号の遅延量は、前記一方向の下流側にある分岐ノードにおける前記パルス信号の遅延量よりも小さい、
請求項１に記載の固体撮像装置。

【請求項3】

前記複数のクロックドライバの内の、
最も前記上流側にあるクロックドライバは、前記タイミングジェネレータと、最も前記上流側にある遅延素子と、の間の分岐ノードに接続され、
最も前記下流側にあるクロックドライバは、最も前記下流側にある遅延素子と、前記複数の転送ブロックの内の最も前記下流側にある転送ブロックと、の間に接続される、
請求項２に記載の固体撮像装置。

【請求項4】

前記信号線上における前記タイミングジェネレータに最も近い前記遅延素子は、前記一方向の下流側に配置され、
前記複数の分岐ノードの内の、前記下流側にある分岐ノードにおける前記パルス信号の遅延量は、前記一方向の上流側にある分岐ノードにおける前記パルス信号の遅延量よりも小さい、
請求項１に記載の固体撮像装置。

【請求項5】

前記複数のクロックドライバの内の、
最も前記下流側にあるクロックドライバは、前記タイミングジェネレータと、最も前記下流側にある遅延素子と、の間の分岐ノードに接続され、
最も前記上流側にあるクロックドライバは、最も前記上流側にある遅延素子と、前記複数の転送ブロックの内の最も前記上流側にある転送ブロックと、の間に接続される、
請求項４に記載の固体撮像装置。

【請求項6】

前記同一の遅延量は、１画素信号期間を、前記複数の転送ブロックの数で割った時間に相当する量である、
請求項１～５の何れか一項に記載の固体撮像装置。

【請求項7】

複数の画素が直線状に配列された画素部と、前記複数の画素に対応する複数の転送ブロックを備えるアナログシフトレジスタと、タイミングジェネレータと、前記タイミングジェネレータに接続される信号線上に直列に接続された複数の遅延素子と、前記信号線上における前記複数の遅延素子の間の複数の分岐ノードに一端がそれぞれ接続され、前記複数の転送ブロックに他端がそれぞれ接続される複数のクロックドライバと、を備える固体撮像装置の駆動方法であって、
前記画素部の前記複数の画素が、入射光を光電変換して信号電荷を発生し蓄積し、
前記タイミングジェネレータが、前記信号線にパルス信号を出力し、
前記複数の遅延素子が、受信する前記パルス信号を同一の遅延量だけそれぞれ遅延することで、前記複数の分岐ノードにおける前記パルス信号の遅延量をそれぞれ異ならせ、
前記複数のクロックドライバが、接続される分岐ノードから前記パルス信号をそれぞれ受信し、受信する前記パルス信号が経由した前記遅延素子の数に応じて、位相がそれぞれ異なる複数の駆動信号を生成し、
前記複数の転送ブロックに前記複数の駆動信号がそれぞれ印加されることで、前記アナログシフトレジスタが、前記画素部から受けた前記信号電荷を一方向に転送する、
固体撮像装置の駆動方法。

【請求項8】

前記信号線上における前記タイミングジェネレータに最も近い前記遅延素子は、前記一方向の上流側に配置され、
前記複数の分岐ノードの内の、前記上流側にある分岐ノードにおける前記パルス信号の遅延量は、前記一方向の下流側にある分岐ノードにおける前記パルス信号の遅延量よりも小さい、
請求項７に記載の固体撮像装置の駆動方法。

【請求項9】

前記複数のクロックドライバの内の、
最も前記上流側にあるクロックドライバは、前記タイミングジェネレータと、最も前記上流側にある遅延素子と、の間の分岐ノードに接続され、
最も前記下流側にあるクロックドライバは、最も前記下流側にある遅延素子と、前記複数の転送ブロックの内の最も前記下流側にある転送ブロックと、の間に接続される、
請求項８に記載の固体撮像装置の駆動方法。

【請求項10】

前記信号線上における前記タイミングジェネレータに最も近い前記遅延素子は、前記一方向の下流側に配置され、
前記複数の分岐ノードの内の、前記下流側にある分岐ノードにおける前記パルス信号の遅延量は、前記一方向の上流側にある分岐ノードにおける前記パルス信号の遅延量よりも小さい、
請求項７に記載の固体撮像装置の駆動方法。

【請求項11】

前記複数のクロックドライバの内の、
最も前記下流側にあるクロックドライバは、前記タイミングジェネレータと、最も前記下流側にある遅延素子と、の間の分岐ノードに接続され、
最も前記上流側にあるクロックドライバは、最も前記上流側にある遅延素子と、前記複数の転送ブロックの内の最も前記上流側にある転送ブロックと、の間に接続される、
請求項１０に記載の固体撮像装置の駆動方法。

【請求項12】

前記同一の遅延量は、１画素信号期間を、前記複数の転送ブロックの数で割った時間に相当する量である、
請求項７～１１の何れか一項に記載の固体撮像装置の駆動方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、固体撮像装置、固体撮像装置の駆動方法に関する。

【背景技術】

【0002】

固体撮像装置には、複数の画素を直線状に配列したリニアイメージセンサがある。リニアイメージセンサは、例えば複写機、ファクシミリ、イメージスキャナなどの画像読み取り装置に使用されている。

【0003】

固体撮像装置は、画素により入射光を光電変換して、信号電荷を生成する。生成された信号電荷は、例えばＣＣＤ（Charge Coupled Device）として構成されたアナログシフトレジスタにより転送され、アナログシフトレジスタの端部に設けられた出力部から、信号電荷量に応じたアナログの出力信号として出力される。固体撮像装置から出力された出力信号は、画像読み取り装置が備えるＡＦＥ（Analog Front End）等の信号処理ＩＣ（Integrated Circuit）によって、デジタル信号へ変換される。

【0004】

アナログシフトレジスタは、タイミングジェネレータが発生したパルス信号に基づきクロックドライバが生成した駆動信号により駆動される。このとき、画像読み取り装置をコストダウンしてかつ扱い易くするために、半導体チップとして構成された固体撮像装置に、タイミングジェネレータおよびクロックドライバを内蔵することがある。

【0005】

アナログシフトレジスタには、ＣＣＤを駆動するための多数の電極が設けられている。ＣＣＤは、電極の電位をハイレベルとローレベルに交互に変化させることで、電極下のポテンシャルを変化させ、信号電荷を転送する。電極に供給される電流量は、電位がハイレベルまたはローレベルに維持されているときは小さく、ハイレベルからローレベル、またはローレベルからハイレベルに遷移するときは大きくなる。従って、クロックドライバからアナログシフトレジスタの全ての電極に供給される電流の総量は大きく変動する。このため、クロックドライバを固体撮像装置に内蔵する構成では、ＣＣＤ駆動時のクロックドライバの電流変動により、出力部から出力される出力信号にノイズが発生することがある。

【0006】

出力信号には、ノイズが重畳しているノイズ期間と、ノイズがほぼ重畳していない平坦期間とがあり、信号処理ＩＣはＡ／Ｄ変換などの信号処理を平坦期間に行うことが望ましい。しかし、クロックドライバの電流変動が大きいと、信号処理ＩＣが処理を行うのに必要な平坦期間が十分に確保できなくなる。特に、固体撮像装置を高速に動作させるために、タイミングジェネレータが発生するパルス信号のクロック数を上げる場合には、平坦期間がより短くなってしまう。その結果、信号処理ＩＣは、ノイズ期間の出力信号も処理に用いることになり、本来の信号値とは異なるデジタル値にＡ／Ｄ変換され、結果的に画質が劣化することがある。

【先行技術文献】

【特許文献】

【0007】

【文献】特開２００８－１９９５０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

そこで、実施形態は、アナログシフトレジスタを駆動するクロックドライバを内蔵しても、出力信号の波形が劣化するのを軽減できる固体撮像装置、固体撮像装置の駆動方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

実施形態の固体撮像装置は、複数の画素が直線状に配列された画素部と、前記複数の画素に対応する複数の転送ブロックを備えるアナログシフトレジスタと、タイミングジェネレータと、前記タイミングジェネレータに接続される信号線上に直列に接続された複数の遅延素子と、前記信号線上における前記複数の遅延素子の間の複数の分岐ノードに一端がそれぞれ接続され、前記複数の転送ブロックに他端がそれぞれ接続される複数のクロックドライバと、を備え、前記画素部の前記複数の画素が、入射光を光電変換して信号電荷を発生し蓄積し、前記タイミングジェネレータが、前記信号線にパルス信号を出力し、前記複数の遅延素子が、受信する前記パルス信号を同一の遅延量だけそれぞれ遅延することで、前記複数の分岐ノードにおける前記パルス信号の遅延量をそれぞれ異ならせ、前記複数のクロックドライバが、接続される分岐ノードから前記パルス信号をそれぞれ受信し、受信する前記パルス信号が経由した前記遅延素子の数に応じて、位相がそれぞれ異なる複数の駆動信号を生成し、前記複数の転送ブロックに前記複数の駆動信号がそれぞれ印加されることで、前記アナログシフトレジスタが、前記画素部から受けた前記信号電荷を一方向に転送する。

【図面の簡単な説明】

【0010】

【図1】第１の実施形態に係わる固体撮像装置の概略の構成を示す図である。

【図2】第１の実施形態に係わる固体撮像装置のアナログシフトレジスタの模式的な断面図である。

【図3】第１～第５の実施形態に係わる固体撮像装置のアナログシフトレジスタの駆動動作を示すタイミングチャートである。

【図4】第２の実施形態に係わる固体撮像装置の概略の構成を示す図である。

【図5】第３の実施形態に係わる固体撮像装置の概略の構成を示す図である。

【図6】第４の実施形態に係わる固体撮像装置の概略の構成を示す図である。

【図7】第５の実施形態に係わる固体撮像装置の概略の構成を示す図である。

【図8】第１の比較例に係わる固体撮像装置の概略の構成を示す図である。

【図9】第１の比較例に係わる固体撮像装置のアナログシフトレジスタの模式的な断面図である。

【図10】第１および第２の比較例に係わる固体撮像装置のアナログシフトレジスタの駆動動作を示すタイミングチャートである。

【図11】第２の比較例に係わる固体撮像装置の概略の構成を示す図である。

【図12】第２の比較例に係わる固体撮像装置のアナログシフトレジスタの模式的な断面図である。

【発明を実施するための形態】

【0011】

以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（構成）

【0012】

図１は、本実施形態に係わる固体撮像装置の概略の構成を示す図である。

【0013】

固体撮像装置１は、例えば１枚の半導体基板１８（図２参照）上に構成されたリニアイメージセンサであり、画素部１１と、シフトゲート１２と、アナログシフトレジスタ１３と、出力部１４と、タイミングジェネレータ１５と、クロックドライバ１６と、遅延素子１７とを備えている。

【0014】

画素部１１は、入射光を光電変換して信号電荷を発生し蓄積する複数の画素１１ａが、直線状に配列されている。

【0015】

シフトゲート１２は、画素部１１からアナログシフトレジスタ１３へ信号電荷を転送する。シフトゲート１２は、複数の画素１１ａに対応する複数のシフトゲート電極１２ａを備え、複数のシフトゲート電極１２ａのそれぞれに電圧を印加することで、複数の画素１１ａに蓄積された信号電荷をアナログシフトレジスタ１３の複数の転送ブロック１３－１～１３－ｎへそれぞれ転送する。ここで、ｎは正の整数である。画素部１１の各画素１１ａが信号電荷の蓄積を開始した後に、シフトゲート電極１２ａに電圧を印加するタイミングを制御することで、画素１１ａによる信号電荷の蓄積時間が制御される。

【0016】

アナログシフトレジスタ１３は、複数の画素１１ａに対応する複数の転送ブロック１３－１～１３－ｎを備え、複数の転送ブロック１３－１～１３－ｎに複数の駆動信号がそれぞれ印加されることで、シフトゲート１２を介して画素部１１から受けた信号電荷のそれぞれを一方向に転送する。

【0017】

出力部１４は、アナログシフトレジスタ１３の一方向の端部に設けられ、アナログシフトレジスタ１３により転送された信号電荷を、信号電荷量に応じたアナログの出力信号ＯＳ（図３参照）に変換する。具体的に、出力部１４は、転送ブロック１３－ｎに隣接する部分に設けられている。従って、信号電荷が転送される一方向における、上流側に転送ブロック１３－１が位置し、下流側に転送ブロック１３－ｎが位置する。出力部１４で変換されたアナログの出力信号ＯＳは、固体撮像装置１から出力され、例えば固体撮像装置１の外部に設けられた信号処理回路によりＡ／Ｄ変換されて、デジタル信号処理が行われる。

【0018】

タイミングジェネレータ１５は、パルス信号を出力する。

【0019】

クロックドライバ１６は、複数設けられており、タイミングジェネレータ１５から出力されたパルス信号に基づき、アナログシフトレジスタ１３を駆動するための複数の駆動信号をそれぞれ生成する。本実施形態では、アナログシフトレジスタ１３を、第１の駆動信号ＣＫ１と第２の駆動信号ＣＫ２とにより駆動するようになっており、ｉ＝１～ｎとすると、転送ブロック１３－ｉに対して、第１の駆動信号ＣＫ１－ｉを印加するためのクロックドライバ１６ａ－ｉと、第２の駆動信号ＣＫ２－ｉを印加するためのクロックドライバ１６ｂ－ｉと、がそれぞれ設けられている。

【0020】

図２は、本実施形態に係わる固体撮像装置１のアナログシフトレジスタ１３の模式的な断面図である。

【0021】

半導体基板１８の表面付近に、チャネル１９が形成されている。チャネル１９上には、図示しない絶縁体層を介して、複数の転送ゲート電極２５が形成されている。図２の例では、１つの転送ブロックに対して４つの転送ゲート電極２５が形成されている。具体的に、転送ブロック１３－ｉに対しては、転送ゲート電極２５－ｉａ１，２５－ｉａ２，２５－ｉｂ１，２５－ｉｂ２が形成されている（図面が煩雑になるのを避けるために、図２にはｉ＝１の符号例を示す）。

【0022】

これら４つの転送ゲート電極２５の内の、転送ゲート電極２５－ｉａ１，２５－ｉａ２にはクロックドライバ１６ａ－ｉが接続されて第１の駆動信号ＣＫ１－ｉが供給され、転送ゲート電極２５－ｉｂ１，２５－ｉｂ２にはクロックドライバ１６ｂ－ｉが接続されて第２の駆動信号ＣＫ２－ｉが供給される。

【0023】

図２に示すように、クロックドライバ１６ａ－ｉの出力信号ラインとクロックドライバ１６ａ－（ｉ＋１）の出力信号ラインは分断されて接続されておらず、クロックドライバ１６ｂ－ｉの出力信号ラインとクロックドライバ１６ｂ－（ｉ＋１）の出力信号ラインは分断されて接続されていない。このため、転送ブロック１３－ｉの番号「ｉ」とは異なる番号「ｊ」の駆動信号ＣＫ１－ｊ，ＣＫ２－ｊは、転送ブロック１３－ｉへ供給されない。

【0024】

図３は、本実施形態および後述する第２～第５実施形態に係わる固体撮像装置１，１Ａ～１Ｄのアナログシフトレジスタ１３の駆動動作を示すタイミングチャートである。

【0025】

第１の駆動信号ＣＫ１－ｉおよび第２の駆動信号ＣＫ２－ｉは、それぞれ、ハイレベル（Ｈ）とローレベル（Ｌ）とを交番に繰り返すパルス信号であり、かつ第１の駆動信号ＣＫ１－ｉと第２の駆動信号ＣＫ２－ｉとは例えば逆位相の信号となっている。この場合、第１の駆動信号ＣＫ１－ｉがハイレベル（Ｈ）であれば第２の駆動信号ＣＫ２－ｉはローレベル（Ｌ）となり、第１の駆動信号ＣＫ１－ｉがローレベル（Ｌ）であれば第２の駆動信号ＣＫ２－ｉはハイレベル（Ｈ）となる。

【0026】

駆動信号ＣＫ１－ｉ，ＣＫ２－ｉのハイレベル（Ｈ）とローレベル（Ｌ）が変化することで、各転送ゲート電極２５－ｉａ１，２５－ｉａ２，２５－ｉｂ１，２５－ｉｂ２下のチャンネル領域のポテンシャルが変化し、信号電荷のキャリアである例えば電子が、一方向に隣接するチャンネル領域へ順次転送される。

【0027】

遅延素子１７は、タイミングジェネレータ１５から出力されたパルス信号を遅延時間Ｔｄｉｆｆ（図３参照）だけ遅延することで、パルス信号の位相を調整する。遅延素子１７は、複数の遅延素子１７ａ－１～１７ａ－ｎ、および複数の遅延素子１７ｂ－１～１７ｂ－ｎを備えている。遅延素子１７は、例えば、電気抵抗および電気容量の組み合わせにより信号を遅延する素子である。ただし、遅延素子１７として、その他の構成を採用しても構わない。

【0028】

本実施形態においては、クロックドライバ１６ａ－ｉは、信号線２１を経由してタイミングジェネレータ１５と接続され、クロックドライバ１６ｂ－ｉは、信号線２２を経由してタイミングジェネレータ１５と接続されている。タイミングジェネレータ１５は、パルス信号を、信号線２１，２２へそれぞれ出力する。さらに、本実施形態では、複数のクロックドライバ１６ａ－ｉ（ｉ＝１～ｎ）はタイミングジェネレータ１５と並列になるように信号線２１に接続され、複数のクロックドライバ１６ｂ－ｉ（ｉ＝１～ｎ）はタイミングジェネレータ１５と並列になるように信号線２２に接続されている。

【0029】

そして、第１の遅延素子１７ａ－１は、信号線２１からクロックドライバ１６ａ－１へ向かう分岐ノードと、タイミングジェネレータ１５と、の間に配置されている。その他の遅延素子１７ａ－ｉ（ｉ＝２～ｎ）は、信号線２１からクロックドライバ１６ａ－（ｉ－１）へ向かう分岐ノードと、信号線２１からクロックドライバ１６ａ－ｉへ向かう分岐ノードと、の間に配置されている。すなわち、複数の遅延素子１７ａ－１～１７ａ－ｎは、タイミングジェネレータ１５と直列になるように、信号線２１上に接続されている。

【0030】

同様に、第１の遅延素子１７ｂ－１は、信号線２２からクロックドライバ１６ｂ－１へ向かう分岐ノードと、タイミングジェネレータ１５と、の間に配置されている。その他の遅延素子１７ｂ－ｉ（ｉ＝２～ｎ）は、信号線２２からクロックドライバ１６ｂ－（ｉ－１）へ向かう分岐ノードと、信号線２２からクロックドライバ１６ｂ－ｉへ向かう分岐ノードと、の間に配置されている。すなわち、複数の遅延素子１７ｂ－１～１７ｂ－ｎは、タイミングジェネレータ１５と直列になるように、信号線２２上に接続されている。

【0031】

この構成により、クロックドライバ１６ａ－ｉは、遅延素子１７ａ－１～１７ａ－ｉによって位相調整されたパルス信号に基づき、駆動信号ＣＫ１－ｉを生成する。また、クロックドライバ１６ｂ－ｉは、遅延素子１７ｂ－１～１７ｂ－ｉにより位相調整されたパルス信号に基づき、駆動信号ＣＫ２－ｉを生成する。従って、タイミングジェネレータ１５との間に配置された遅延素子１７の数は、クロックドライバ１６ａ－ｉがｉ＝１～ｎの何れであるかに応じて異なり、クロックドライバ１６ｂ－ｉがｉ＝１～ｎの何れであるかに応じて異なる。この構成を採用することで、駆動信号ＣＫ１－ｉはｉ＝１～ｎのそれぞれで位相が異なり、駆動信号ＣＫ２－ｉはｉ＝１～ｎのそれぞれで位相が異なる。

【0032】

ここで図３に示す１画素信号期間をＳＰとすると、遅延素子１７ａ－１～１７ａ－ｉのそれぞれがＳＰ／ｎだけパルス信号を遅延する構成であり、かつ、遅延素子１７ｂ－１～１７ｂ－ｉのそれぞれがＳＰ／ｎだけパルス信号を遅延する構成であることが好ましい。この場合、駆動信号ＣＫ１－（ｉ＋１）は駆動信号ＣＫ１－ｉよりもＳＰ／ｎだけ遅延し、駆動信号ＣＫ２－（ｉ＋１）は駆動信号ＣＫ２－ｉよりもＳＰ／ｎだけ遅延する。すなわち、隣接する２つの転送ブロック１３－ｉ，１３－（ｉ＋１）に供給される２つの駆動信号ＣＫ１，ＣＫ２の位相差の値（遅延時間Ｔｄｉｆｆ）は、ＳＰ／ｎとなる。

【0033】

その結果、駆動信号ＣＫ１－ｉのハイレベル（Ｈ）とローレベル（Ｌ）が切り替わるタイミングは、ｉがｉ＝１，２，…，ｎと変化するにつれてＳＰ／ｎずつ遅れていく。また、駆動信号ＣＫ２－ｉのハイレベル（Ｈ）とローレベル（Ｌ）が切り替わるタイミングは、ｉがｉ＝１，２，…，ｎと変化するにつれてＳＰ／ｎずつ遅れていく。従って、駆動信号ＣＫ１－１～ＣＫ１－ｎおよび駆動信号ＣＫ２－１～ＣＫ２－ｎの電流値の合計ＩＣＫのピークが、図３に示すように、時間的に均等に分散して、経時変化が小さくなる。

【0034】

全てのクロックドライバ１６に流れる電流の値ＩＣＫは、駆動前にＩ０であったとすると、アナログシフトレジスタ１３全体を駆動したときに例えばＩ１付近の値に上昇する。しかし、それぞれのクロックドライバ１６ａ－ｉ，１６ｂ－ｉの電流値のピークがずれているために、Ｉ１付近で小さい振幅で変動するだけであり、大きな電流変動は生じない。

【0035】

ここで、図８は第１の比較例に係わる固体撮像装置１０１の概略の構成を示す図、図９は第１の比較例に係わる固体撮像装置１０１のアナログシフトレジスタ１１３の模式的な断面図、図１０は第１および第２の比較例に係わる固体撮像装置１０１，１０１Ａのアナログシフトレジスタ１１３の駆動動作を示すタイミングチャートである。

【0036】

図８に示すように、第１の比較例の固体撮像装置１０１は、半導体基板１１８（図９参照）上に構成されたリニアイメージセンサであり、画素部１１１と、シフトゲート１１２と、アナログシフトレジスタ１１３と、出力部１１４と、タイミングジェネレータ１１５と、クロックドライバ１１６とを備えている。

【0037】

画素部１１１に複数の画素が配列され、シフトゲート１１２が画素部１１１からアナログシフトレジスタ１１３へ信号電荷を転送し、アナログシフトレジスタ１１３が信号電荷を一方向へ転送し、タイミングジェネレータ１１５がパルス信号を出力するのは上述した実施形態と同様である。

【0038】

図９に示すように、アナログシフトレジスタ１１３は、半導体基板１１８に形成されたチャネル１１９と、チャネル１１９上に絶縁体層を介して形成された複数の転送ゲート電極１２５と、を備える。

【0039】

第１の比較例のクロックドライバ１１６は、信号線１２１を介してタイミングジェネレータ１１５と接続されたクロックドライバ１１６ａと、信号線１２２を介してタイミングジェネレータ１１５と接続されたクロックドライバ１１６ｂと、を有する。クロックドライバ１１６ａは、タイミングジェネレータ１１５から出力されたパルス信号に基づき、第１の駆動信号ＣＫ１を生成する。クロックドライバ１１６ｂは、タイミングジェネレータ１１５から出力されたパルス信号に基づき、第２の駆動信号ＣＫ２を生成する。

【0040】

図９に示すように、第１の駆動信号ＣＫ１は、複数の転送ゲート電極１２５の内の、例えば偶数番目の転送ゲート電極１２５の全てに印加される。第２の駆動信号ＣＫ２は、複数の転送ゲート電極１２５の内の、例えば奇数番目の転送ゲート電極１２５の全てに印加される。

【0041】

従って、２つのクロックドライバ１１６ａ，１１６ｂにより生成された第１、第２の駆動信号ＣＫ１，ＣＫ２が、アナログシフトレジスタ１１３に設けられた全ての転送ゲート電極１２５を同時に駆動する。

【0042】

このために、駆動前にはＩ０であった全てのクロックドライバ１１６に流れる電流の値ＩＣＫは、アナログシフトレジスタ１１３全体を駆動したときに、第１の駆動信号ＣＫ１と第２の駆動信号ＣＫ２のハイレベル（Ｈ）とローレベル（Ｌ）が切り替わるタイミングにおいて、例えば電流ピーク値Ｉ２まで急激に上昇する。ここに、第１の比較例の電流ピーク値Ｉ２を第１の実施形態の電流ピーク値Ｉ１と比較すると、Ｉ２≫Ｉ１である。

【0043】

また、第１の駆動信号ＣＫ１と第２の駆動信号ＣＫ２のハイレベル（Ｈ）とローレベル（Ｌ）が固定されているときは、電流値ＩＣＫはＩ０からほぼ変動しない。

【0044】

このような電流値ＩＣＫがＩ０からＩ２まで大きく経時変化する電流は、電源、グランド等を通じて出力信号ＯＳに対するノイズとなる。ここで、１画素の信号電荷を転送する１画素信号期間ＳＰにおいて、出力信号ＯＳにノイズが発生する期間をノイズ期間ＮＰ、ノイズが発生しない期間を平坦期間ＦＰとする。図１０に示すように、出力部１１４からの出力信号ＯＳにノイズ期間ＮＰが生じると、１画素信号期間ＳＰにおける平坦期間ＦＰは短くなってしまう。

【0045】

特に、固体撮像装置１０１を高いクロック数で高速に動作させるときは、１画素信号期間ＳＰが短くなるが、クロック数を変えてもノイズ期間ＮＰは一定であるために、１画素信号期間ＳＰが短縮された分だけ平坦期間ＦＰが短くなってしまう。

【0046】

出力部１１４から出力されるアナログの出力信号ＯＳは、固体撮像装置１０１の外部に設けられた信号処理回路によりＡ／Ｄ変換などの信号処理が行われる。平坦期間ＦＰが、信号処理回路が信号処理を行うのに必要な期間に足りない場合、ノイズ期間ＮＰに出力された出力信号ＯＳも信号処理されることになり、本来の信号値とは異なる値として処理されてしまう。その結果、画質の劣化が生じることがあった。

【0047】

また、図１１は第２の比較例に係わる固体撮像装置１０１Ａの概略の構成を示す図、図１２は第２の比較例に係わる固体撮像装置１０１Ａのアナログシフトレジスタ１１３の模式的な断面図である。

【0048】

第２の比較例のクロックドライバ１１６は、タイミングジェネレータ１１５に対して、信号線１２１を介して複数のクロックドライバ１１６ａ－１～１１６ａ－ｎが並列に接続され、信号線１２２を介して複数のクロックドライバ１１６ｂ－１～１１６ｂ－ｎが並列に接続されている。

【0049】

従って、１つのクロックドライバ１１６ａ－ｉ，１１６ｂ－ｉの電流値は小さいが、全クロックドライバ１１６ａ－１～１１６ａ－ｎが同時に第１の駆動信号ＣＫ１を生成し、全クロックドライバ１１６ｂ－１～１１６ｂ－ｎが同時に第２の駆動信号ＣＫ２を生成するために、全てのクロックドライバ１１６に流れる電流の値ＩＣＫが、アナログシフトレジスタ１１３全体を駆動したときにほぼ電流ピーク値Ｉ２まで上昇するのは第１の比較例と同様である。

【0050】

従って、第２の比較例の構成においても、図１０に示したように平坦期間ＦＰが短くなり、本来の信号値とは異なる値として処理されてしまう場合が生じる。

【0051】

これに対して第１の実施形態によれば、図３に示したように、クロックドライバ１６の駆動タイミングを分散したことで、電流値ＩＣＫのピークがＩ２よりも小さいＩ１に低減され、かつ電流値ＩＣＫの経時的な変動が抑制される。このために、出力部１４からの出力信号ＯＳにノイズ期間ＮＰが基本的に生じることはなく、１画素信号期間ＳＰのほぼ全てが平坦期間ＦＰとなる。従って、アナログシフトレジスタ１３を駆動するクロックドライバ１６を内蔵した固体撮像装置１において、出力信号ＯＳの波形が劣化するのを軽減できる。これにより、固体撮像装置１の外部に設けられた信号処理回路は、出力信号ＯＳの本来の信号値に応じたデジタル信号値を得られ、画質の劣化を防止できる。また、外部の信号処理回路は、１画素信号期間ＳＰのほぼ全てをＡ／Ｄ変換処理を含む信号処理に使用できるため、時間的な余裕をもって信号処理を行える。

【0052】

また、固体撮像装置１にタイミングジェネレータ１５およびクロックドライバ１６を内蔵したために、固体撮像装置１の外部にタイミングジェネレータおよびクロックドライバを設ける必要がなくなり、固体撮像装置１を搭載する画像読み取り装置の小型化および低コスト化を実現できる。

【0053】

さらに、固体撮像装置１単体で出力信号ＯＳの波形の劣化が軽減されているために、クロックドライバ１６から出力される駆動信号に起因するノイズを低減するための部品等を固体撮像装置１内に組み込む必要がなくなり、固体撮像装置１自体の小型化および低コスト化を実現できる。
（第２の実施形態）

【0054】

図４は、本実施形態に係わる固体撮像装置１Ａの概略の構成を示す図である。第２の実施形態では、第１の実施形態と同様の部分に同一の符号を付して説明を省略し、主に異なる点について説明する。

【0055】

第１の実施形態では、複数のクロックドライバ１６ａ－１～１６ａ－ｎはタイミングジェネレータ１５と並列になるように信号線２１に接続され、複数のクロックドライバ１６ｂ－１～１６ｂ－ｎはタイミングジェネレータ１５と並列になるように信号線２２に接続されていた。これに対して、本実施形態では、複数のクロックドライバ１６ａ－１～１６ａ－ｎは複数の信号線２１－１～２１－ｎを介してそれぞれ個別にタイミングジェネレータ１５と接続され、複数のクロックドライバ１６ｂ－１～１６ｂ－ｎは信号線２２－１～２２－ｎを介してそれぞれ個別にタイミングジェネレータ１５と接続されている。

【0056】

タイミングジェネレータ１５は、信号線２１－１～２１－ｎに対してそれぞれ異なる位相のパルス信号を出力し、信号線２２－１～２２－ｎに対してそれぞれ異なる位相のパルス信号を出力する。

【0057】

このとき、信号線２１－（ｉ＋１）に出力されるパルス信号の位相は、信号線２１－ｉに出力されるパルス信号の位相よりもＳＰ／ｎだけ遅延していることが好ましい。同様に、信号線２２－（ｉ＋１）に出力されるパルス信号の位相は、信号線２２－ｉに出力されるパルス信号の位相よりもＳＰ／ｎだけ遅延していることが好ましい。

【0058】

これにより、クロックドライバ１６ａ－１～１６ａ－ｎは図３に示したような駆動信号ＣＫ１－１～ＣＫ１－ｎをそれぞれ発生し、クロックドライバ１６ｂ－１～１６ｂ－ｎは図３に示したような駆動信号ＣＫ２－１～ＣＫ２－ｎをそれぞれ発生して、転送ブロック１３－１～１３－ｎを駆動する。従って、全てのクロックドライバ１６に流れる電流の値ＩＣＫ、および出力信号ＯＳの波形も図３と同様になる。

【0059】

第２の実施形態によれば、タイミングジェネレータ１５と複数のクロックドライバ１６とを個別の信号線により接続し、タイミングジェネレータ１５から複数のクロックドライバ１６へ出力するパルス信号の位相をそれぞれ異ならせることによっても、上述した第１の実施形態とほぼ同様の効果を奏することができる。
（第３の実施形態）

【0060】

図５は、本実施形態に係わる固体撮像装置１Ｂの概略の構成を示す図である。第３の実施形態では、第１，２の実施形態と同様の部分に同一の符号を付して説明を省略し、主に異なる点について説明する。

【0061】

本実施形態では、複数のクロックドライバ１６ａ－ｉ（ｉ＝１～ｎ）は、複数の遅延素子１７ａ－ｉ（ｉ＝１～ｎ）とそれぞれ直列に接続され、複数のクロックドライバ１６ｂ－ｉ（ｉ＝１～ｎ）は、複数の遅延素子１７ｂ－ｉ（ｉ＝１～ｎ）とそれぞれ直列に接続されている。

【0062】

そして、直列に接続されたクロックドライバ１６ａ－ｉおよび遅延素子１７ａ－ｉを１組とすると、ｎ組がタイミングジェネレータ１５と並列になるように信号線２１に接続されている。同様に、直列に接続されたクロックドライバ１６ｂ－ｉおよび遅延素子１７ｂ－ｉを１組とすると、ｎ組がタイミングジェネレータ１５と並列になるように信号線２２に接続されている。

【0063】

複数の遅延素子１７ａ－１～１７ａ－ｎは遅延量がそれぞれ異なり、複数の遅延素子１７ｂ－１～１７ｂ－ｎは遅延量がそれぞれ異なる。このとき、遅延素子１７ａ－ｉおよび遅延素子１７ｂ－ｉの遅延量が、（ｉ×ＳＰ）／ｎであると好ましい。

【0064】

これにより、クロックドライバ１６ａ－１～１６ａ－ｎは図３に示したような駆動信号ＣＫ１－１～ＣＫ１－ｎをそれぞれ発生し、クロックドライバ１６ｂ－１～１６ｂ－ｎは図３に示したような駆動信号ＣＫ２－１～ＣＫ２－ｎをそれぞれ発生して、転送ブロック１３－１～１３－ｎを駆動する。従って、全てのクロックドライバ１６に流れる電流の値ＩＣＫ、および出力信号ＯＳの波形も図３と同様になる。

【0065】

第３の実施形態によれば、クロックドライバ１６ａ－ｉと遅延素子１７ａ－ｉを直列に接続した組をｎ組設けて、ｎ組をタイミングジェネレータ１５と並列になるように接続し、クロックドライバ１６ｂ－ｉと遅延素子１７ｂ－ｉを直列に接続した組をｎ組設けて、ｎ組をタイミングジェネレータ１５と並列になるように接続した場合でも、番号「ｉ」が異なる複数の遅延素子１７の遅延量をそれぞれ異ならせることで、上述した第１および第２の実施形態とほぼ同様の効果を奏することができる。
（第４の実施形態）

【0066】

図６は、本実施形態に係わる固体撮像装置１Ｃの概略の構成を示す図である。第４の実施形態では、第１～３の実施形態と同様の部分に同一の符号を付して説明を省略し、主に異なる点について説明する。

【0067】

本実施形態の固体撮像装置１Ｃは、図５に示した固体撮像装置１Ｂに対して、タイミングジェネレータ１５から出力されたパルス信号の減衰や遅延を補償するために、パルス信号を増幅する中継器２０を１つ以上設けた構成となっている。

【0068】

画素部１１に複数の画素１１ａが一方向に配列された固体撮像装置１は、一方向に直交する方向の長さに比べて、一方向の長さが長い。従って、タイミングジェネレータ１５から発生されたパルス信号を一方向に伝送する場合、配線の長さ（配線抵抗、寄生容量等）によるパルス信号の減衰および遅延（位相ずれ）を無視できない場合がある。さらに、遅延素子１７が、上述したような電気抵抗および電気容量の組み合わせにより信号を遅延する素子である場合、遅延素子１７の負荷によりパルス信号が減衰する。また、クロックドライバ１６の負荷もパルス信号が減衰し位相ずれが生じる要因となる。そこで、こうしたパルス信号の減衰や遅延を補償するために中継器２０を設けている。

【0069】

中継器２０は、図６に示す例では、タイミングジェネレータ１５と並列になるように信号線２１に接続された例えば２つの中継器２０ａ－１，２０ａ－２と、タイミングジェネレータ１５と並列になるように信号線２２に接続された例えば２つの中継器２０ｂ－１，２０ｂ－２と、を備えている。

【0070】

中継器２０ａ－１に対して、クロックドライバ１６ａ－ｉおよび遅延素子１７ａ－ｉの幾つかの組が並列に接続され、中継器２０ａ－２に対して、クロックドライバ１６ａ－ｉおよび遅延素子１７ａ－ｉの他の組が並列に接続される。例えば、ｎが偶数であって２つの中継器２０ａ－１，２０ａ－２に対してｎ組を等分に配置する場合、中継器２０ａ－１にｉ＝１～（ｎ／２）の組が接続され、中継器２０ａ－２にｉ＝｛（ｎ／２）＋１｝～ｎの組が接続される。

【0071】

同様に、中継器２０ｂ－１に対して、クロックドライバ１６ｂ－ｉおよび遅延素子１７ｂ－ｉの幾つかの組が並列に接続され、中継器２０ｂ－２に対して、クロックドライバ１６ｂ－ｉおよび遅延素子１７ｂ－ｉの他の組が並列に接続される。例えば、ｎが偶数であって２つの中継器２０ｂ－１，２０ｂ－２に対してｎ組を等分に配置する場合、中継器２０ｂ－１にｉ＝１～（ｎ／２）の組が接続され、中継器２０ｂ－２にｉ＝｛（ｎ／２）＋１｝～ｎの組が接続される。

【0072】

なお、タイミングジェネレータ１５が、例えば図６に示すように、信号電荷が転送される一方向における上流側の端部に設けられている場合、中継器２０ａ－２は中継器２０ａ－１よりもタイミングジェネレータ１５からの距離が遠く、中継器２０ｂ－２は中継器２０ｂ－１よりもタイミングジェネレータ１５からの距離が遠い。従って、距離に応じたパルス信号の減衰率の相違を考慮して、中継器２０ａ－２と中継器２０ａ－１との増幅率を異ならせ、中継器２０ｂ－２と中継器２０ｂ－１との増幅率を異ならせてもよい。

【0073】

その後、複数の遅延素子１７が、中継器２０から配分されたパルス信号をそれぞれ異なる遅延量で遅延して位相を調整するのは、第３の実施形態と同様である。

【0074】

なお、第４の実施形態では、第３の実施形態の構成に対して中継器２０を追加する例を説明したが、これに限らず、第１～第３，第５の実施形態の構成に対して中継器２０を追加しても構わない。一例を挙げれば、図４に示した第４の実施形態の構成に対して中継器２０を追加する場合には、タイミングジェネレータ１５と、複数のクロックドライバ１６との間に、タイミングジェネレータ１５から出力されたパルス信号を中継する中継器２０を１つ以上設ければ良い。具体的には、信号線２１－１～２１－ｎおよび信号線２２－１～２２－ｎのそれぞれに中継器２０を設けても良い。

【0075】

第４の実施形態によれば、上述した３の実施形態とほぼ同様の効果を奏するとともに、中継器２０を設けたために、タイミングジェネレータ１５から出力されたパルス信号の、配線の長さ（配線抵抗、寄生容量等）による位相ずれ、およびクロックドライバ１６等の負荷による位相ずれを避けられる。
（第５の実施形態）

【0076】

図７は、本実施形態に係わる固体撮像装置１Ｄの概略の構成を示す図である。第５の実施形態では、第１～４の実施形態と同様の部分に同一の符号を付して説明を省略し、主に異なる点について説明する。

【0077】

本実施形態では、アナログシフトレジスタ１３の複数の転送ブロック１３－１～１３－ｎは、信号電荷が転送される一方向における、上流側に転送ブロック１３－ｎが位置し、下流側に転送ブロック１３－１が位置している。従って、出力部１４は、転送ブロック１３－１に隣接する部分に設けられている。

【0078】

複数のクロックドライバ１６ａ－ｉ（ｉ＝１～ｎ）はタイミングジェネレータ１５と並列になるように信号線２１に接続され、複数のクロックドライバ１６ｂ－ｉ（ｉ＝１～ｎ）はタイミングジェネレータ１５と並列になるように信号線２２に接続されている。ここで、タイミングジェネレータ１５から出力されるパルス信号の上流側にクロックドライバ１６ａ－１，１６ｂ－１が配置され、下流側にクロックドライバ１６ａ－ｎ，１６ｂ－ｎが配置される。クロックドライバ１６ａ－ｉ，１６ｂ－ｉは、転送ブロック１３－ｉと接続される。

【0079】

信号線２１上における、クロックドライバ１６ａ－（ｉ－１）への分岐ノードと、クロックドライバ１６ａ－ｉへの分岐ノードとの間に、遅延素子１７ａ－ｉが配置されている（ｉ＝２～ｎ）。信号線２２上における、クロックドライバ１６ｂ－（ｉ－１）への分岐ノードと、クロックドライバ１６ｂ－ｉへの分岐ノードとの間に、遅延素子１７ｂ－ｉが配置されている（ｉ＝２～ｎ）。

【0080】

なお、本実施形態においては、信号線２１上におけるクロックドライバ１６ａ－１への分岐ノードとタイミングジェネレータ１５との間の遅延素子１７ａ－１と、信号線２２上におけるクロックドライバ１６ｂ－１への分岐ノードとタイミングジェネレータ１５との間の遅延素子１７ｂ－１と、を省略している。ｎ個のクロックドライバ１６の位相をそれぞれ異ならせることは、（ｎ－１）個の遅延素子１７により可能となるために、遅延素子１７ａ－１，１７ｂ－１を省略する構成を、他の実施形態に適用しても構わない。

【0081】

また、図７に示す構成例では、タイミングジェネレータ１５を固体撮像装置１Ｄの右側に配置しているために、信号線２１および信号線２２の配線長が長くなっている。そこで、固体撮像装置１Ｄの構成上可能であれば、タイミングジェネレータ１５を固体撮像装置１Ｄの左側に配置して、信号線２１および信号線２２の配線長を短くしてもよい。

【0082】

第１の実施形態の構成では、上流側の転送ブロック１３－１から下流側の転送ブロック１３－ｎへ向けて動作タイミングが徐々に遅れていたが、本実施形態の構成では、下流側の転送ブロック１３－１から上流側の転送ブロック１３－ｎへ向けて動作タイミングが徐々に遅れる。

【0083】

第５の実施形態によれば、上述した第１の実施形態とほぼ同様の効果を奏することができる。

【0084】

また、第１～第４の実施形態において、出力部１４から出力信号ＯＳとして最初に出力されるのは、画素１１ａから転送ブロック１３－ｎへ転送された信号電荷であり、転送ブロック１３－ｎに印加される駆動信号ＣＫ１－ｎ，ＣＫ２－ｎの遅延量は、例えばＳＰである。これに対し、本実施形態において、出力部１４から出力信号ＯＳとして最初に出力されるのは、画素１１ａから転送ブロック１３－１へ転送された信号電荷であり、転送ブロック１３－１に印加される駆動信号ＣＫ１－１，ＣＫ２－１の遅延量は、例えば０である。従って、本実施形態では、出力部１４からの出力信号ＯＳの出力開始を、第１の実施形態よりも早くできる。

【0085】

加えて、遅延素子１７ａ－１，１７ｂ－１を省略したために、出力信号ＯＳの出力開始をより早くし、かつ構成をより簡単にできる。

【0086】

なお、上述した幾つかの実施形態においては、遅延素子１７を明示的に設けたが、これに限定されず、配線自体の寄生容量および寄生抵抗による遅延効果を利用するようにしても構わない。

【0087】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0088】

１，１Ａ-１Ｄ 固体撮像装置、１１ 画素部、１１ａ 画素、１２ シフトゲート、１２ａ シフトゲート電極、１３ アナログシフトレジスタ、１３－１～１３－ｎ 転送ブロック、１４ 出力部、１５ タイミングジェネレータ、１６ クロックドライバ、１７ 遅延素子、１８ 半導体基板、１９ チャネル、２０ 中継器、２１，２２ 信号線、２５ 転送ゲート電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】