特許 7509696 ホログラフィック投射のためのデータ分配

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-24

(45)【発行日】2024-07-02

(54)【発明の名称】ホログラフィック投射のためのデータ分配

(51)【国際特許分類】

   G09G 3/36 20060101AFI20240625BHJP

   G09G 3/20 20060101ALI20240625BHJP

   G09F 9/00 20060101ALI20240625BHJP

【ＦＩ】

G09G3/36

G09G3/20 621D

G09G3/20 633U

G09G3/20 612U

G09G3/20 660X

G09G3/20 621M

G09G3/20 680C

G09G3/20 623D

G09G3/20 611A

G09F9/00 359

【請求項の数】 15

(21)【出願番号】P 2020567593

(86)(22)【出願日】2019-06-03

(65)【公表番号】

(43)【公表日】2021-10-11

(86)【国際出願番号】 EP2019064374

(87)【国際公開番号】W WO2019233959

(87)【国際公開日】2019-12-12

【審査請求日】2022-03-29

(31)【優先権主張番号】18176173.5

(32)【優先日】2018-06-05

(33)【優先権主張国・地域又は機関】EP

(73)【特許権者】

【識別番号】514156563

【氏名又は名称】アイメック・ヴェーゼットウェー

【氏名又は名称原語表記】ＩＭＥＣ ＶＺＷ

(74)【代理人】

【識別番号】100101454

【弁理士】

【氏名又は名称】山田 卓二

(74)【代理人】

【識別番号】100132241

【弁理士】

【氏名又は名称】岡部 博史

(74)【代理人】

【識別番号】100135703

【弁理士】

【氏名又は名称】岡部 英隆

(72)【発明者】

【氏名】フランキー・カトール

(72)【発明者】

【氏名】ヤン・ヘヌー

(72)【発明者】

【氏名】グザヴィエ・ロッテンベルク

【審査官】橋本 直明

(56)【参考文献】

【文献】米国特許第０７２３７０５５（ＵＳ，Ｂ１）

【文献】特表２０１１－５１０３４２（ＪＰ，Ａ）

【文献】特開２００９－１１０００６（ＪＰ，Ａ）

【文献】特開２００３－０５８１３０（ＪＰ，Ａ）

【文献】特開２００３－０２９７１５（ＪＰ，Ａ）

【文献】米国特許第１０８０２７４３（ＵＳ，Ｂ２）

【文献】米国特許出願公開第２０１９／００３４１１１（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｇ ３／３６

Ｇ０９Ｇ ３／２０

Ｇ０９Ｆ ９／００

(57)【特許請求の範囲】

【請求項1】

３Ｄライトフィールド投射のためのデータ分配システム（１００、２００、３００、４００）であって、
－ 入力データ（１０１）のストリームを受信するように構成された複数の入力端子（１０２）、及びディスプレイのピクセル素子（１１０）に接続可能であり入力データの少なくとも一部を、一つ若しくは複数のピクセル素子に供給するように構成された複数の出力端子（１０３）と、
－ 入力データ（１０１）のストリームを受信して、入力データのストリーム（１０１）に含まれる少なくとも３Ｄシーンの空間的及び／又は時間的パターンを検出するように構成された手段（１１５）と、検出された空間的及び／又は時間的パターンに基づいて、制御変数のシーケンス及びイネーブル変数のシーケンスを導出する手段（１１３、１１４）と、
－ 入力端子（１０２）と出力端子（１０３）との間の複数のデータ経路と、
－ 複数のデータスイッチ（１０５）であって、それぞれは、入力端子（１０２）で受信されると、入力データ（１０１）のデータ経路上での伝送を、制御変数を介して、制御するように構成されている、複数のデータスイッチ（１０５）と、
－ 複数の入力端子（１０２）から複数の出力端子（１０３）への入力データの伝送を導くように構成された制御プレーンであって、制御プレーンは、
イネーブル変数に従って、制御変数のシーケンスから１つ以上の制御変数をデータスイッチ（１０５）に印加し、このことにより複数の入力端子（１０２）から複数の出力端子（１０３）への入力データの伝送を導くように構成された複数の制御スイッチ（１０４）と、
制御変数のシーケンスを制御スイッチに伝播するように構成された少なくとも１つの第１のディレイライン（１１１）と、及び、
イネーブル変数のシーケンスを制御スイッチに伝播するように構成された少なくとも１つの第２のディレイライン（１１２）とを含み、
前記少なくとも１つの第１のディレイライン（１１１）および前記少なくとも１つの第２のディレイライン（１１２）は、制御変数のシーケンスがイネーブル変数のシーケンスと時間的に整列するように、同期した関係で動作する、制御プレーンと、並びに、
を含む、システム。

【請求項2】

前記複数の出力端子（１０３）のうち少なくとも１つの出力端子（１０３）に対して伝送された入力データに関して局所的な後処理計算（３０１）を実行するための手段を、さらに含む、請求項１に記載のシステム。

【請求項3】

前記空間的及び／又は時間的パターンを検出するための手段が、局所的な後処理計算の実行を制御するようにも構成されている、請求項２に記載のシステム。

【請求項4】

局所的な後処理計算を実行するための手段が、伝送された入力データに関して動作するローカルデータデコーダを含む、請求項２または３に記載のシステム。

【請求項5】

局所的な後処理計算を実行するための手段が、前記複数の出力端子（１０３）のうち少なくとも１つに対して新たに伝送された入力データが、以前にその出力端子に伝送された入力データと比較して変更されたかどうかを識別するための回路を含む、請求項２～請求項４のいずれか１項に記載のシステム。

【請求項6】

前記複数のデータスイッチ（１０５）および／または前記複数の制御スイッチ（１０４）が、少なくとも１つの薄膜トランジスタを含む、請求項１～請求項５のいずれか１項に記載のシステム。

【請求項7】

請求項１～請求項６のいずれか１項に記載のデータ分配システムと、ディスプレイ表面上に配置されたピクセル素子を含むディスプレイとを含む、３Ｄライトフィールド投射装置であって、
前記複数の出力端子のうちの各出力端子は、受信した入力データの出力端子への伝送が、アドレス指定されたピクセル素子の更新を引き起こすように、少なくとも１つのピクセル素子に接続され、少なくとも１つのピクセル素子を対処している、３Ｄライトフィールド投射装置。

【請求項8】

前記少なくとも１つの第１のディレイラインに沿って伝播する制御変数のシーケンスからの各制御変数を印可することは、出力端子が、ディスプレイのピクセル素子を、１つ以上のピクセル素子を含む複数の不連続のクラスタとして対処し、これによりディスプレイの空間的な分割を提供することである、請求項７に記載の投射装置。

【請求項9】

請求項８に記載の投射装置であって、
少なくとも１つのクラスタが少なくとも２つの隣接するピクセル素子を含み、該少なくとも２つのピクセル素子は曲線を形成するように相互に接続され、
該少なくとも２つのピクセル素子が、前記シーケンスからの制御変数の選択の順序によって順次対処される、
投射装置。

【請求項10】

前記曲線が、直角のターンによって結合される直線の曲線セグメントを含む、スペース充填巻線曲線であり、これにより、前記曲線は前記少なくとも１つのクラスタの全ての前記ピクセル素子を接続する、請求項９に記載の投射装置。

【請求項11】

請求項８～１０のいずれか１項に記載の投射装置であって、
各クラスタの前記ピクセル素子が、代表的なストリームのコレクションのうちの入力データの各ストリームに対して、同様の更新レートを有する、
投射装置。

【請求項12】

更にスプリッタを含み、
前記スプリッタは、
入力データ（１０１）の受信されたストリームを入力データの複数の小さいチャンクに分割し、
入力データのこれらの小さいチャンクを１つ以上のクラスタのデータ入力電極（１０２）に適用する、
請求項１１に記載の投射装置。

【請求項13】

請求項１１または１２に記載の投射装置であって、
ピクセル素子の複数の不連続のクラスタのそれぞれの形状が、入力データを代表するデータストリームのコレクションが前記データ分配システムに供給されたときに、前記データ分配システムをシミュレートすること若しくはエミュレートすることを介して設計時に割り当てられる、
投射装置。

【請求項14】

各クラスタのピクセル素子の前記更新レートが、パターンを検出するための手段（１１５）によって、実行時に、動的に構成される、請求項１１～１３のいずれか１項に記載の投射装置。

【請求項15】

３Ｄライトフィールド投射のための、並列の入力データのストリームを分配する方法であって、
－ 並列の入力データ（１０１）のストリームを取得するステップと、
－ 並列の入力データ（１０１）のストリームに含まれる３Ｄシーンの空間的及び／時間的パターンを検出するステップと、
－ 検出された空間的及び／時間的パターンに基づいて制御変数のシーケンス及びイネーブル変数のシーケンスを導出して制御変数のシーケンスを少なくとも１つの第１のディレイライン（１１１）に注入するステップと、
－ 少なくとも１つのイネーブル変数を少なくとも１つの第２のディレイライン（１１２）に注入するステップであって、前記少なくとも１つの第１のディレイライン（１１１）および前記少なくとも１つの第２のディレイライン（１１２）は、制御変数のシーケンスがイネーブル変数のシーケンスと時間的に整列するように、同期した関係で動作するように構成されている、注入するステップと、
－ 前記少なくとも１つの第１のディレイライン（１１１）に沿って伝搬する制御変数のシーケンスのうちの１つから制御変数を選択して、入力端子（１０２）と出力端子（１０３）との間のデータパスが確立されるように、選択された制御変数をデータスイッチ（１０５）に印加するステップと、
－ 複数の制御スイッチ（１０４）を介して、制御変数の選択を制御するステップであって、各制御スイッチの状態は、前記少なくとも１つの第２のディレイライン（１１２）に沿って伝播する前記少なくとも１つのイネーブル変数に依存する、制御するステップと、及び、
－ 出力端子にて、伝送された入力データが、ディスプレイの一つ若しくは複数のピクセル素子（１１０）に書き込まれるように、前記確立されたデータパスのそれぞれに沿って並列の入力データを伝送するステップと
を含む、分配する方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、エネルギ効率の高いデータ分配システムおよび方法全般に関し、より詳細には、ホログラフィック光投射デバイスにおける部分的ディスプレイ更新のためのデータ分配システム及び方法に関する。

【背景技術】

【0002】

従来のディスプレイアプリケーションでは、ピクセル値は行単位で定期的に更新される。このため、新しいフレームのビデオコンテンツデータが与えられてディスプレイを更新するには、ディスプレイのピクセル値を更新することができないデッドタイムを伴い、フレームの新しいビデオコンテンツデータを全てのディスプレイピクセルに分配してアップロードするのに多くのエネルギを消費する、ディスプレイ領域の全体スキャンを必要とする。したがって、入力ビデオデータの受信ストリームにおける大量のデータ量の、タイムリでエネルギ効率の良い分配および更新に対処できる、性能の良い、基本的なデータ分配ハードウェアが必要とされている。これは、定期的更新を必要とする大量のピクセルを有する高解像度ディスプレイの場合に特に重要であり、また、例えば、立体視ディスプレイや、３Ｄライトフィールドディスプレイのような３Ｄディスプレイや、ホログラフィックディスプレイのように、単一の視聴者若しくは複数の視聴者に対して、大きな視野角での、奥行き知覚を提供するなど、強化された視聴快適性と機能を提供するコンパクトなディスプレイの場合には、更に重要である。

【0003】

データ分配やデータのダイナミックアドレッシング（書き込みと読み出し）のためのシステムの例としては、クロスバースイッチ設計やＤＲＡＭメモリアクセス技術が知られている。前者の場合、スイッチングコンポーネントの数は２次関数的に増加し、アクセス帯域幅を拡大する際に十分にエネルギ効率の高いソリューションを提供することはできない。更に、少なくとも揮発性のＣＭＯＳ設計の場合、分配して保存されるデータは定期的にリフレッシュする必要があり、通常はミリ秒の範囲での更新が必要である。従って、可能な限りリソースを節約し、高いスループットと低い更新レイテンシを特徴とするソリューションが必要とされている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態の目的は、３Ｄライトフィールド及びホログラフィック投射にデータを分配する効率的な高スループット－低レイテンシシステムを提供することである。

【課題を解決するための手段】

【0005】

上記の目的は、本発明に係る方法および装置によって達成される。

【0006】

第１の形態では、本発明は、３Ｄライトフィールド投射のためのデータを分配するためのシステムに関する。それは、入力データのストリームを受信するのに適した複数の入力端子、及びディスプレイのピクセル素子に接続可能な複数の出力端子を含む。複数のデータ経路が、入力端子と出力端子との間に存在し、複数のデータスイッチは、入力端子で受信されると、入力データのデータ経路上での伝送を、制御変数を介して、制御するのに適している。データを分配するためのシステムは、更に、制御変数をデータスイッチに適用するように適合された制御プレーンを含む。制御プレーンは、イネーブル変数を介して、制御変数のシーケンスから１つ以上の制御変数を選択し、前記１つ以上の制御変数をデータスイッチに適用するための複数の制御スイッチを含む。制御変数のシーケンスを伝播するのに適した少なくとも１つの第１のディレイライン、および、イネーブル変数のシーケンスを伝播するのに適した少なくとも１つの第２のディレイラインも、制御プレーンに含まれる。前記少なくとも１つの第１のディレイライン、および前記少なくとも１つの第２のディレイラインは、それぞれ１つ以上のディレイユニットを含む。前記少なくとも１つの第１のディレイラインの前記１つ以上のディレイユニットの各々は、前記少なくとも１つの第２のディレイラインの前記１つ以上のディレイユニットの正に１つと同期した関係にある。データを分配するためのシステムは、システム実行時に受信されると、入力データのストリームに含まれるパターンを検出するための手段も含む。検出されたパターンは制御変数のシーケンスを決定する。

【0007】

本発明の実施形態の利点は、制御変数の選択が、ディスプレイの接続可能なピクセル素子に適用されるホログラフィック画像データの部分的な更新を提供し、それによって面積単位当たりのオーバーヘッドのエネルギが低減されることである。

【0008】

また、制御変数が、より低い容量負荷およびより短いレイテンシを有する短いディレイライン上で順次送信されることも利点である。

【0009】

制御変数または制御シーケンス全体が、リフレッシュされることなく、データスイッチ上に長時間保存され得ることは、本発明の実施形態の利点である。

【0010】

本発明のいくつかの実施形態では、パターンを検出するための手段は、制御プレーンの更新パターンの選択を決定するランタイムエンジンを含んでもよく、これはシステムのエネルギ効率の高い使用にプラスに影響する。

【0011】

本発明の実施形態の利点は、制御プレーンの設計が、ルーティングのオーバーヘッドを低減し、それによってエネルギおよび面積効率の良いデータ分配システムを提供することである。

【0012】

高い入力データ量のトラフィックがシステムによって処理され、高いスループット率が達成されることは、本発明の実施形態の利点である。

【0013】

本発明のいくつかの実施形態によると、データを分配するためのシステムは、前記複数の出力端子のうち少なくとも１つの出力端子に対して伝送された入力データに関して局所的な後処理計算を実行するための手段を、さらに含む。

【0014】

局所的な後処理計算を実行するための手段は、本発明の特定の実施形態では、伝送された入力データに関して動作するローカルデータデコーダを含む。

【0015】

本発明の他の実施形態では、前記局所的な後処理計算を実行するための手段が、前記複数の出力端子のうち少なくとも１つに対して新たに伝送された入力データが、以前にその出力端子に伝送された入力データと比較して変更されたかどうかを識別するための回路を含む。

【0016】

本発明のいくつかの実施形態に対しては、前記パターンを検出するための手段が、局所的な後処理計算の実行を制御するようにも適合され得る。

【0017】

本発明のいくつかの実施形態では、局所的な後処理計算が、局所的なレベルで、かつ分配された方法で行われてもよいという利点がある。これにより、より多くの後処理機能が可能となり、ピクセルレベルの制御が増加する。

【0018】

本発明のいくつかの実施形態では、ローカルデコード手段が、入力データの伝送に必要なワイヤの数を減らし、入力データ圧縮手段によって入力データをよりコンパクトに表現できるようにするという利点がある。したがって、より高い入力データスループットレートが達成可能である。

【0019】

本発明のいくつかの実施形態の利点は、多くのデバイスが、ラッチまたはレジスタを必要とせずに、例えばＣＭＯＳロジックの場合のように、局所的に実装されてもよく、多くのデバイスが、分配された方法で互いに独立して後処理計算を実行してもよいということである。

【0020】

既に伝送された入力データが局所的に再利用されることは、本発明のいくつかの実施形態の利点である。したがって、ピクセル素子への入力データの冗長な書き込みが回避され得、データ分配システムは、よりエネルギ効率の高い方法で動作する。

【0021】

本発明のいくつかの実施形態によれば、少なくとも１つの第１のディレイラインの１つ以上のディレイユニットの各々と、少なくとも１つの第２のディレイラインの１つ以上のディレイユニットの正に１つとの、間の同期関係は、少なくとも１つの第１のディレイラインおよび第２のディレイラインの１つ以上のディレイユニットに分配される同期クロック信号によって確立される。これは、様々なディレイユニットの遅延時間を非常に正確に制御し、遅延時間のほぼ完全な一致を得ることができる、という利点を有する。

【0022】

本発明のいくつかの実施形態によれば、少なくとも１つの第１のディレイラインの１つ以上のディレイユニットの各々と、少なくとも１つの第２のディレイラインの１つ以上のディレイユニットの正に１つとの、間の同期関係は、クロックフリーのウエーブパイプライン回路によって確立される。これは、クロック分配回路が不要であり、関連するクロック負荷が回避されるので、有利である。したがって、データ分配システムの非常にエネルギ効率の高い実装が、提供され得る。

【0023】

本発明のいくつかの実施形態によると、複数のデータスイッチおよび／または複数の制御スイッチが、少なくとも１つの薄膜トランジスタ（ＴＦＴ）を含む。これは、ＴＦＴバックプレーン技術を用いて、薄膜トランジスタからなる各層が中間金属層を介して次の層に接続されているバックエンドオブラインプロセスにおいて、複数の層を積層することができるという利点がある。

【0024】

本発明のいくつかの実施形態の利点は、より大きなノードを有するＴＦＴデバイスが低コストで製造されることである。

【0025】

本発明のいくつかの実施形態の利点は、高い閾値電圧を有するＴＦＴデバイスが、制御データのより良い長期記憶を可能にすることである。

【0026】

本発明のいくつかの実施形態によれば、ＴＦＴデバイスは、ＩＧＺＯ材料で実装され得、これは、非常に低いリーク電流を可能にするので、有利である。

【0027】

本発明のいくつかの実施形態によれば、データを分配するためのシステムは、制御変数のシーケンスを生成するための手段および／またはイネーブル変数のシーケンスを生成するための手段をさらに含む。これらのシーケンス生成手段は、本発明の特定の実施形態では、オフラインのコンピューティングデバイス上で実行される圧縮およびホログラフィックデータ変換のためのアルゴリズムであってもよい。圧縮および／または変換されたデータは、ディスク上に格納されてもよく、そこからデータを分配するためのシステムにストリーミングされる。

【0028】

第２の形態では、本発明は、第１の形態のいずれかに係る、データを分配するためのシステムと、ディスプレイ表面上に配置されたピクセル素子を含むディスプレイとを含む、３Ｄライトフィールド投射装置に関する。前記複数の出力端子のうちの各出力端子は、受信した入力データの出力端子への伝送が、アドレス指定されたピクセル素子の更新を引き起こすように、少なくとも１つのピクセル素子に接続され、少なくとも１つのピクセル素子を対処している。

【0029】

ピクセル素子のグループ（例えば、カラーピクセル、粗いレンダリングにおけるピクセルのブロック）は、１つの唯一の出力端子によってアドレスされてもよく、これは、ワイヤリングオーバーヘッドをさらに減少させる。単一のピクセル素子は、出力端子のグループ（例えば、位相情報及び強度情報）によってアドレスされてもよい。ディスプレイが部分的に更新され得ることは有利であり、これにより、デバイスの消費電力が大幅に低減される。

【0030】

本発明のいくつかの実施によると、前記少なくとも１つの第１のディレイラインに沿って伝播する制御変数のシーケンスから各制御変数を順次選択することが、曲線が前記ディスプレイ表面上の対応するシーケンスのピクセル素子、若しくはピクセル素子のグループを順次接続するように、アドレス指定されているピクセル素子、若しくはピクセル素子のグループの、前記対応するシーケンスを定義する。

【0031】

本発明の同じ若しくは他の実施形態によると、制御変数の１つのシーケンスが、前記ディスプレイ表面上の更新されたピクセル素子、若しくはピクセル素子のグループの、少なくとも１つの曲線を決定している。前記少なくとも１つの曲線に沿った前記更新されたピクセル素子、若しくはピクセル素子のグループは、前記シーケンスからの制御変数の選択の順序によって順次対処され、前記少なくとも１つの曲線は、前記ディスプレイ表面上のそれ自身と交差しない。

【0032】

これは、ディスプレイの部分的な更新がディスプレイ全体の局所的領域でのみ行われるため、画像コンテンツの空間的な相関関係がより容易に利用される、という利点がある。順次アドレス指定されたピクセル素子若しくはピクセル素子のグループの非交差曲線の利点は、より複雑でなく、よりコンパクトな設計レイアウトによって与えられる。

【0033】

本発明の同じ若しくは他の実施形態によると、制御変数の１つのシーケンスが、前記ディスプレイ表面上の更新されたピクセル素子、若しくはピクセル素子のグループの、少なくとも１つの曲線を決定している。前記少なくとも１つの曲線に沿った前記更新されたピクセル素子、若しくはピクセル素子のグループは、前記シーケンスからの制御変数の選択の順序によって順次対処され、前記少なくとも１つの曲線は、前記ディスプレイ表面上の隣接するピクセル素子を接続する。

【0034】

これは、ディスプレイ上の最も近い隣接するピクセル素子、若しくはピクセル素子のグループを、接続する少なくとも１つの曲線に沿ったディスプレイの部分的な更新が、ワイヤルーティングの長さを回避するか、または減少させるので、有利である。

【0035】

本発明の同じ若しくは他の実施形態によると、少なくとも１つの曲線が、直線の曲線セグメントが直角のターンによって結合されている、スペース充填巻線曲線であり、これにより、少なくも１つの曲線は前記ディスプレイの接続される領域に属する全ての前記ピクセル素子を接続する。

【0036】

本発明のこれらの実施形態の利点は、ディスプレイ面のこのような組織化が、依然として単純なジオメトリに繋がり、長いチェーン長を必要としないコンパクトな空間クラスタを可能にすることである。したがって、より短いワイヤリング距離が得られ、その結果、より低いレイテンシが得られ得る。

【0037】

本発明のいくつかの実施形態によれば、前記ディスプレイ表面上の複数の曲線が定義され、各曲線は前記ディスプレイ表面上の直線である。直線は、前記ディスプレイのピクセル素子の行に対応する。

【0038】

これは、ディスプレイのピクセル素子を行でアドレスすることにより、より容易なルーティング／フロアプランニングを可能にする、という利点を有する。

【0039】

本発明のいくつかの実施形態によれば、各ピクセル素子は、電気的に制御可能な位相変化材料からなる。

【0040】

本発明のそれらの実施形態の利点は、既存の位相変化材料技術がピクセル素子を実装するために使用され、その結果、メモリを用いたピクセル素子の高速かつ効率的な電子制御を提供する完全に統合されたソリューションが得られることである。

【0041】

本発明のいくつかの実施形態によれば、ピクセル素子の、複数の不連続のクラスタが、前記ディスプレイの空間的な分割を提供し、各クラスタの前記ピクセル素子が、代表的なストリームのコレクションのうちの入力データの各ストリームに対して、同様の更新レートを有する。

【0042】

ピクセル素子のクラスタは、プロファイリングによって収集された事前知識に基づいて設計時に割り当てることができる、という利点がある。そのため、エネルギや資源の効率的なシステムを実現できる可能性がある。

【0043】

本発明のいくつかの実施形態によると、投射装置は、更にスプリッタを含み、前記スプリッタは、入力データの受信されたストリームを入力データの複数の小さいチャンクに分割し、入力データのこれらの小さいチャンクを１つ以上のクラスタのデータ入力電極に適用する。

【0044】

本発明のいくつかの実施形態の利点は、データ分配システムが非常に高いデータレートを扱うことができることである。例えば、視聴者に連続性の印象を与える、十分に高いフレームレート／ディスプレイ更新レートに必要な、テラビット毎秒（Ｔｂｐｓ）のデータ伝送レートをサポートすることができる。より多くのチャンクでの入力データを分割することによって、システムのレイテンシは、必要なときにかなり低く留まるように、制御することができる。

【0045】

本発明のいくつかの実施形態によると、前記ディスプレイ表面の複数の不連続のクラスタのそれぞれの形状が、代表的なストリームのコレクションが供給されたときに、データを分配するためのシステムのプロファイリングによって得られるヒストグラムに基づいて、設計時に割り当てられる。

【0046】

これは、エネルギ効率や画質などに関して、特定の利用例に合わせてクラスタ形状を最適化できる、という利点がある。既存の代表的なビデオデータは、クラスタ形状を最適化するために効率的に利用され、多くの可能な利用例をカバーすることができる。

【0047】

本発明のいくつかの実施形態によれば、データを分配するためのシステムのプロファイリングは、ソフトウェアでシミュレーションすることによって得られる。本発明の他の実施形態によれば、データを分配するためのシステムのプロファイリングは、ハードウェアでエミュレーションすることによって得られる。

【0048】

本発明のいくつかの実施形態によると、各クラスタのピクセル素子の前記更新レートが、パターンを検出するための手段によって、実行時に、動的に適合される。これにより、設計時に割り当てられるクラスタが、システム実行時に効率的に利用されるような柔軟な設計が可能になる。

【0049】

第３の形態では、本発明は、並列の入力データのストリームを、書き込みのための２Ｄまたは３Ｄ記憶媒体に分配する方法を、記載する。最初に、並列の入力データのストリームが提供され、１つ以上の入力端子に適用される。並列の入力データのストリームに含まれるパターンが検出され、その関数として、制御変数のシーケンスが決定される。次に、制御変数のシーケンスが、少なくとも１つの第１のディレイラインに注入され、少なくとも１つのイネーブル変数が、少なくとも１つの第２のディレイラインに注入される。前記少なくとも１つの第１のディレイラインおよび前記少なくとも１つの第２のディレイラインは、それぞれ、１つ以上のディレイユニットを含む。前記少なくとも１つの第１のディレイラインの１つ以上のディレイユニットの各々は、前記少なくとも１つの第２のディレイラインの１つ以上のディレイユニットの正に１つと同期した関係にある。前記少なくとも１つの第１のディレイラインに沿って伝搬する制御変数のシーケンスのうちの１つから、制御変数が選択され、入力端子と出力端子との間のデータパスが確立されるように、選択された制御変数が、データスイッチに適用される。更に、複数の制御スイッチが、制御変数の選択を制御する。各制御スイッチの状態は、前記少なくとも１つの第２のディレイラインに沿って伝播する前記少なくとも１つのイネーブル変数に依存する。最後に、出力端子にて、伝送された入力データが、接続可能な２Ｄまたは３Ｄ記憶媒体のメモリロケーションに書き込まれるように、前記確立されたデータパスのそれぞれに沿って並列の入力データが伝送される。

【0050】

本発明の特定の好ましい側面は、添付の独立請求項および従属請求項に記載されている。従属請求項の特徴は、独立請求項の特徴、および他の従属請求項の特徴と適宜組み合わせてもよく、単に請求項に明示的に記載されているだけではない。

【0051】

本発明、及び、先行技術に対して達成された利点を要約する目的のために、本発明の特定の目的および利点は、上述の本明細書に記載されている。もちろん、必ずしもすべてのそのような目的または利点が、本発明の特定の実施形態に従って達成され得るわけではないことが理解されるべきである。したがって、例えば、当業者であれば、本発明は、本明細書で教示または示唆されるような、他の目的または利点を必ずしも達成することなく、本明細書で教示されるような１つの利点または利点群を達成または最適化するような方法で、具現化または実施されてもよいことを認識するであろう。

【0052】

本発明の上述および他の形態は、以下に記載される実施形態を参照して明らかになり、また解明されるであろう。

【図面の簡単な説明】

【0053】

本発明を、例によって、添付の図面を参照して更に説明する。

【0054】

【図1】図１は、本発明の実施形態で用い得るデータ分配システムの概略図であり、制御プレーンは単一の制御チェーンを含む。

【図2】図２は、本発明の実施形態で用い得るデータ分配システムの概略図であり、制御プレーンは２つの異なる制御チェーンを含む。

【図3】図３は、本発明の実施形態に係る、データ分配システムの概略図であり、制御プレーンは単一の制御チェーンを含み、局所的な後処理計算を実行する分配手段はローカルデコーダとして提供される。

【図4】図４は、制御変数のシーケンスが符号化される本発明の実施形態を示す。

【図5】図５は、本発明の実施形態の、第１と第２のディレイラインのディレイユニット間の、対のマッチングが、同期クロック信号の分配によってどのようにして得られるか、を示している。

【図6】図６は、ピクセル素子からなる平面ディスプレイを示し、各ピクセル素子はデータ出力電極に接続され、個別のピクセル素子は曲線によって接続されている。

【図7】図７は、個別のピクセル素子が直線で接続される、ピクセル素子を含む平面ディスプレイを示す。

【図8】図８は、個別のピクセル素子が、直線のカーブセグメントが直角のターンによって結合される空間充填の巻線である曲線によって接続される、ピクセル素子を含む平面ディスプレイを示す。

【図9】図９は、個々のピクセル素子が、直線のカーブセグメントが直角のターンによって結合される空間充填の巻線である複数の曲線によって接続される、ピクセル素子を含む平面ディスプレイを示す。

【0055】

図面は概略的なものに過ぎず、限定するものではない。図面では、いくつかの要素のサイズは、例示目的のために、誇張されていることもあり、オンスケールで描かれていないこともある。寸法及び相対的な寸法は、本発明の実施形態への実際の縮小に、必ずしも対応するものではない。

【0056】

特許請求の範囲の参照符号は、本発明の範囲を限定するものとは解釈されない。

【0057】

異なる図面において、同じ参照符号は、同じ若しくは類似の要素を参照する。

【発明を実施するための形態】

【0058】

本発明は、特定の実施形態に関して特定の図面を参照して説明されるが、本発明は、それに限定されず、特許請求の範囲によってのみ説明される。

【0059】

明細書および特許請求の範囲における第１、第２などの用語は、類似の要素を区別するために使用され、必ずしも時間的、空間的、ランク付けまたは他の方法で、順序を説明するのに使用されるものでもない。そのように使用される用語は、適切な条件で交換可能であり、本明細書に記載の本発明の実施形態は、本明細書に記載または図示以外の順序で動作できることを理解されたい。

【0060】

さらに、明細書および特許請求の範囲における、頂部、底、前、後、先頭、末尾、～の下、～を覆って、などの方向性の用語は、説明する図面の方向に言及する説明の目的で使用され、必ずしも相対位置を記述するものではない。本発明の実施形態の構成要素は、複数の異なる方向に配置できるので、方向性の用語は、例示の目的でのみ使用され、特に明記の無い限り、限定することを意図するものではない。したがって、そのように使用される用語は、適宜の状況下で交換可能なものであり、本明細書に記載の本発明の実施形態は、本明細書に記載または図示以外の方向で動作し得ることを理解されたい。

【0061】

請求項で使用される「含む」という用語は、その後に記載される手段に限定されると解釈すべきではないことに留意されたい。他の要素やステップを除外するものではない。したがって、それは、言及される特徴、整数、ステップまたは構成要素の存在を指定するものとして解釈するべきであるが、１つ以上の他の特徴、整数、ステップ若しくは構成要素、またはそれらのグループの存在または追加を排除するものではない。したがって、「手段ＡおよびＢを含む装置」という表現の範囲は、構成要素ＡおよびＢのみからなる装置に限定されるべきではない。これは、本発明に関して、装置の関連するに過ぎない構成要素がＡおよびＢである、ということを意味する。

【0062】

本明細書全体を通して、「一つの実施形態」または「実施形態」への言及は、実施形態に関連して説明される特定の特徴、構造若しくは特性が、本発明の少なくとも一つの実施形態に含まれることを意味する。したがって、本明細書全体を通して様々な場所での「一つの実施形態において」または「実施形態において」というフレーズの出現は、必ずしも全てが同じ実施形態を指すとは限らないが、そうでもあり得る。さらに、一つまたは複数の実施形態では、本開示から当業者に明らかであるように、特定の特徴、構造若しくは特性を任意の適切な方法で組み合わせることができる。

【0063】

同様に、本発明の例示的な実施形態の説明において、本発明の様々な特徴は、開示を合理化し、一つまたは複数の様々な発明の態様の理解を助ける目的で、単一の実施形態、図、若しくはその説明にまとめられることがある、ということを理解されたい。しかしながら、この開示方法は、本発明が各請求項に明示的に記載されているよりも多くの特徴を必要とするという意図を反映していると解釈されるべきではない。むしろ、以下の請求項が反映するように、発明の態様は、前述の単一の開示された実施形態の、全ての特徴よりも少ない特徴にある。したがって、発明の詳細な説明に続く請求項は、本明細書に明示的に組み込まれ、各請求項は、本発明の別個の実施形態としてそれ自体規定されている。

【0064】

さらに、本明細書に記載のいくつかの実施形態は、他の実施形態に含まれる他の特徴ではなくいくつかの特徴を含むが、異なる実施形態の特徴の組み合わせは、本発明の範囲内にあり、当技術分野の人々によって理解されるように、異なる実施形態を形成することを意味する。

【0065】

本発明の特定の特徴または態様を説明するときの特定の用語の使用は、その用語が、その用語が関連付けられている本発明の特徴または態様の特定の特徴を含むべく限定されるように本明細書で再定義されていることを意味すると解釈されるべきではないことに留意されたい。

【0066】

本明細書で提供される説明では、多くの特定の詳細が記載されている。しかし、当然ながら、本発明の実施形態は、これらの特定の詳細なしで実施され得る。他の例では、この説明の理解を曖昧にしないために、よく知られた方法、構造、および技法は詳細には示されていない。

【0067】

定義

【0068】

発明の詳細な説明の、図および例示的な実施形態で参照される制御チェーンは、本発明の文脈において、入力データの分配を、入力データがデータ分配システムに動作可能に結合されるディスプレイのピクセル素子を変更するのに使用される位置に導くために必要な全ての素子を含む制御プレーンの一部に対応する。したがって、制御チェーンは、これらのピクセル素子の完全な若しくは部分的な更新も操作する。入力データの実際の分配は、データ分配システムのデータプレーンに属するスイッチによって実行される。制御プレーンは、複数の制御チェーンを含むことができ、各制御チェーンは、入力データを特定の位置に導くように適合されており、異なる制御チェーンによってアドレス指定される位置は重複することもある。

【0069】

データ入力電極およびデータ出力電極をそれぞれの入力および出力端子として有する本発明の、図および例示的な実施形態を、以下に説明する。しかしながら、当業者は、本発明の実施形態が電極に限定されず、任意のタイプの適切な電気接点または電気コネクタが入力または出力端子として提供され得ることを理解するであろう。

【0070】

本発明の例示的な実施形態は、一般に、３Ｄライトフィールド作成ディスプレイまたは投射デバイスの例として、ホログラフィックディスプレイ／プロジェクタに言及している。ホログラフィックディスプレイとホログラフィックプロジェクタという用語は、完全な３Ｄシーンの表示を可能にするという意味で同じ意味で使用される。これは、３Ｄライトフィールドを作成する他のディスプレイまたは投射デバイスが、本発明の第２の態様の実施形態の範囲に含まれることを、排除するものではない。当業者は、例えば、（近眼）ライトフィールドディスプレイを用いて投射するために４Ｄライトフィールド情報のストリームをエンコード、フォーマット、または編成する方法を知っており、その結果、エンコード、フォーマット、または編成されたストリームは、本発明の第１の態様の実施形態によるデータ分配システムにより分配され得る。同様の理由は、奥行き知覚の有無にかかわらず、非投射ディスプレイのデータ分配システムにも当てはまる。たとえば、マイクロレンズを使用し、マクロピクセルを定義して不均一な角度照明と奥行き知覚を実現する自動立体レンチキュラーディスプレイなどである。結果として、レンズアレイによって増強される２Ｄディスプレイの３Ｄアプリケーションでは、スケーリングされ、より高密度で、より大きなピクセルアレイが求められている。より一般的には、本発明はまた、大きなピクセル密度および／または大きなピクセル数を有する標準的な２Ｄディスプレイ、例えば、数百万ピクセルを有するコンパクトなＬＤＣまたはＴＦＴ ２Ｄディスプレイにおける、データ分配システムに対して実施され得る。後者は、投射のないデバイスの、すなわち直接表示に適している、非限定的な例である。さらに、本発明は、部分的な動的更新が有用であり、エネルギ効率が高く、高スループットで、低レイテンシのデータ分配を要求する、任意のディスプレイに適用できる。ホログラフィックプロジェクタの上記の例のコンテキストでの、高スループット、低レイテンシのデータ分配は、サブ波長範囲、たとえば１／４波長解像度の青色光でも、良好な解像度で１０Ｇｂｉｔｓ／ｃｍ^２を超える高密度データスループットを意味する。このデータは、ちらつきのない流動的運動知覚の一般的なフレームレート、たとえば２４ｆｐｓ、４８ｆｐｓなどで分配される可能性がある。このフレームレートは、３色ディスプレイの場合は３倍になる可能性がある。したがって、１メガピクセルを超える一般的なピクセル数と２４ビットの色深度の場合、低レイテンシのデータ分配システムは、０．５ギガビット／秒を超える全体的なデータスループットレートと、１Ｔビット／秒／ｃｍ^２を超えるデータスループット密度をサポートする。関連する電力消費は、好ましくは数ワット未満、より好ましくは数ミリワット未満の範囲である。ただし、システム全体のパフォーマンスを指定する独自の方法や好ましい方法はない場合がある。一般に、最大パフォーマンス（速度）でのシステム操作が満たされない場合は、予想される全体システムの仕様で対処するために、追加の並列処理が導入される、という次のルールがある。

【0071】

次に、本発明の第１の態様の実施形態に係るデータ分配システムが、図１を参照して説明される。データ分配システムは、ホログラフィックディスプレイ／プロジェクタに関連して説明されるが、これに限定されず、他のディスプレイまたはプロジェクタアプリケーション、例えば、一般的な３Ｄライトフィールドディスプレイアプリケーション、３Ｄマイクロレンズディスプレイ、高いピクセル数および／またはピクセル密度を伴う２Ｄ ＬＣＤディスプレイアプリケーションにおいても、使用され得る。それは、データをルーティングするためのマルチステージスイッチングネットワークの最終層として実装され得るのであり、この場合、本発明に係る分配用の入力データは、この最終層で取得される事前ルーティングされたデータに対応する。そうであれば、データ分配システムの制御プレーンは、例えば、制御チェーンをも使用することによって、事前ルーティングスイッチングファブリックを介したデータのルーティングを操作する制御プレーンと一致し得る。本発明の好ましい実施形態は、入力データを分配するためのデータスイッチの単一のステージのみを有するものとして説明されているが、本発明はそれらの実施形態に限定されない。例えば、入力データを開始位置から目標位置に分配するためのデータスイッチの二つ以上のステージを有することが可能であり、データプレーン内のデータスイッチの二つ以上のステージは、制御プレーンによって十分に調整されている。しかしながら、マルチシステムの最終層は、ディスプレイのピクセル素子への入力データの分配を制御するので、ホログラフィックディスプレイ／プロジェクタアプリケーションで重要な関心事である。つまり、ピクセル素子の更新方法を制御するために重要である。

【0072】

図１は、複数のデータ入力電極１０２と複数のデータ出力電極１０３との間に複数のデータパスを含むデータ分配システム１００を概略的に示している。（データプレーンの一部としての）データスイッチ１０５は、これらのデータパス上の入力データ１０１の伝送を管理するためにデータパスに沿って配置される。データ入力電極１０２とデータ出力電極１０３との間のデータパスは、部分的に重複し得る。例えば、一つの同じデータ入力電極１０２で始まり、異なるデータ出力電極１０３で終わるデータパスは、共通のセクションを共有する。制御プレーンは、複数の制御スイッチ１０４と、第１および第２のディレイライン１１１、１１２とを備える。システム１００は、システムランタイムの間に入力データ１０１のストリームに含まれるパターンを検出する手段１１５をさらに備える。データ分配システム１００のデータ入力電極１０２、例えば、マルチビット伝送ラインの端部のデータ入力電極は、システム１００が使用されているとき、すなわち、入力データ１０１が受信され、ディスプレイの接続可能なピクセル素子１１０に分配されて、ピクセル素子１１０にて信号をアップロードして更新するときに、入力データ１０１のストリームを受信するのに適している。複数のデータスイッチ１０５の各データスイッチは、データ入力電極１０２に、およびデータ出力電極１０３に接続され、データ入力電極１０２からデータ出力電極１０３に向かって入力データ１０１の受信ストリームを、制御された方法で分配する。本発明のいくつかの実施形態では、各データスイッチ１０５は、正に一つのデータ入力電極１０２と、および正に一つのデータ出力電極１０３に、接続されている。本発明の他の実施形態では、各データスイッチ１０５は、一つのデータ入力電極１０２に、およびいくつかのデータ出力電極１０３に、接続され得る。

【0073】

データ出力電極１０３は、ディスプレイ、例えばホログラフィックディスプレイのピクセル素子１１０に接続可能である。ピクセル素子１１０への接続は、正に一つのデータ出力電極１０３が一つのピクセル素子に接続されるようなものである。より一般的には、二つ以上のデータ出力電極１０３を、（例えば、ピクセル素子に同時に書き込むことができるビット数を並列化するため、または各ピクセル素子の強度およびフェーズレベルに関する情報を分離するため）一つのピクセル素子に接続できる。データ分配システム１００は、入力電極１０２から出力電極１０３への入力データ１０１の分配を操作する素子を含む制御チェーンを備える。データ分配システム１００のそのような制御チェーンは、第１のディレイライン１１１と、第１のディレイライン１１１およびデータスイッチ１０５に電気的に結合する制御スイッチ１０４とを備える。電気的結合は、制御スイッチ１０４が所定の状態、例えばそれが導通しているオン状態にある場合、第１のディレイライン１１１に沿って伝搬する制御変数が選択され、データスイッチ１０５の少なくとも一つに向けられるようなものである。それにより、対応するデータ入力電極１０２から対応するデータ出力電極１０３への入力データ１０１の転送が制御される。制御スイッチ１０４はまた、制御スイッチ１０４のスイッチングイベントを制御するイネーブル変数を受信するように、第２のディレイライン１１２に動作可能に接続されている。参照により本明細書に組み込まれるＥＰ１７１８２２３２．３にさらに広範に記載されるように、第１のディレイライン１１１は、一つまたは複数のディレイユニット１０６、１０７を含み、一つまたは複数のディレイユニット１０８、１０９も含む第２のディレイライン１１２と、同期関係にある。両方のディレイライン間の同期関係は、両方のディレイラインのディレイユニットのペアワイズマッチングによって確立できる。例えば、第２のディレイライン１１２のディレイユニット１０８のディレイ時間Ｔ_２２は、第１のディレイライン１１１の対応するディレイユニット１０６のディレイ時間Ｔ_１２の関数として決定され、第２のディレイライン１１２のディレイユニット１０９のディレイ時間Ｔ_２３は、第１のディレイライン１１１の対応するディレイユニット１０７のディレイ時間Ｔ_１３の関数として決定され、等である。本発明のいくつかの実施形態では、第２のディレイライン１１２のディレイユニット１０８のディレイ時間Ｔ_２２が、所与の用途のために許容されるエラーマージン内で、第１のディレイライン１１１の対応するディレイユニット１０６のディレイ時間Ｔ_１２の２倍であり、第２のディレイライン１１２のディレイユニット１０９のディレイ時間Ｔ_２３が、前記エラーマージン内で、第１のディレイライン１１１の対応するディレイユニット１０７のディレイ時間Ｔ_１３の２倍であり、・・・・等であるように、第１および第２のディレイラインの対応するディレイユニットを設計することが、好ましい。第１のディレイライン１１１のディレイユニット１０６、１０７と、第２のディレイライン１１２のディレイユニット１０８、１０９との間の、この同期関係は、（第２のディレイライン１１２に沿って伝搬する）イネーブル変数が一つのディレイユニット１０８、１０９だけ進むごとに、（第１のディレイライン１１１に沿って伝搬する）制御変数のシーケンスを構成する連続する制御変数と時間的に整列する、という効果を有する。同様に、同期関係は、二つのシーケンス間の時間のオフセット、たとえば、制御変数の制御シーケンスとイネーブル変数のイネーブルシーケンスが、制御された方法で増加することを、示している。二つのシーケンスは、第１および第２のディレイライン１１１、１１２上で共伝搬している。例示的な実施形態では、第２のディレイライン１１２のディレイユニット１０８、１０９は、クロック付き２ビットシフトレジスタとして提供され得、一方、第１のディレイライン１１１の対応するディレイユニット１０６、１０７は、第２のディレイライン１１２の２ビットシフトレジスタと同じクロック信号によってクロック付けされる、１ビットシフトレジスタとして、提供され得る。別の例示的な実施形態では、ディレイユニット１０６、１０７、１０８、１０９は、共通のクロック信号によって同期されないが、イネーブル変数と連続する制御変数との時間的整列が、ウエーブパイプライン回路により、例えば、第２のディレイライン１１２へのディレイバッファの制御された挿入により、達成される、フリップフロップまたはレジスタによって提供され得る。さらに別の例示的な実施形態では、ディレイユニット１０６、１０７、１０８、１０９は、集中ＲＣ回路としてモデル化および構築できる伝送ラインセグメントとして提供され得る。伝送ラインセグメントの抵抗値とキャパシタンスとを注意深く一致させると、二つの共伝搬シーケンス間の時間オフセットを適切に制御できる。第２のディレイライン１１２のディレイユニット１０８、１０９のディレイ時間は、第１のディレイライン１１１の対応するディレイユニット１０６、１０７のディレイ時間の正確に２倍である必要はない。イネーブル変数と連続する制御変数との間に十分な時間的オーバーラップが確認されている限り、ある程度の許容可能な変動が存在する。例えば、イネーブル変数は、存在するか存在しないパルスであるように、そして同様に制御変数のために、選択され得る。制御変数のパルス幅と比較して、イネーブル変数のパルス幅が短い（たとえば、１０％短い）と、伝搬中のオフセットの時間ジッタに関してある程度の柔軟性が得られる。したがって、第２のディレイライン１１２のディレイユニット１０８のディレイ時間Ｔ_２２は、目標値２．０ではなく、第１のディレイライン１１１の対応するディレイユニット１０６のディレイ時間Ｔ１２の２．１倍であり、第２のディレイライン１１２のディレイユニット１０９のディレイ時間Ｔ_２３は、目標値２．０ではなく、第１のディレイライン１１１の対応するディレイユニット１０７のディレイ時間Ｔ_１３の１．９倍であり、・・・・等であってもよい。

【0074】

本発明のいくつかの実施形態では、第１のディレイライン１１１および／または第２のディレイライン１１２は、多数ビットとして表される制御変数またはイネーブル変数を伝搬するように考案されたものでもよい。本発明の他の実施形態では、第１のディレイライン１１１および／または第２のディレイライン１１２は、単一のビットとして表される制御変数またはイネーブル変数を伝播するように考案されたものでもよい。

【0075】

入力データ１０１を提供する手段、例えば、入力データ１０１を記憶媒体からデータ分配システムに、場合によっては事前ルーティングネットワークを介して、転送するデータ転送手段は、データ分配システム１００に含まれてもよいし、データ分配システム１００の外部にあってもよい。入力データ１０１は、限定はされないが、コンピュータやサーバの外部記憶ディスクから、有線接続または無線接続を介してデータ分配システム１００に転送されてもよい。

【0076】

特定の実施形態では、入力データ１０１は、より高いデータ伝送、分配、およびディスプレイ更新レートが得られるという利点を伴う入力データ１０１のストリームの、適切なエラー訂正および／またはデータ圧縮を達成するように、符号化および／または圧縮される。いくつかの実施形態では、入力投射データ１０１は、前処理された入力データであってもよく、オフラインで得られた入力データ、例えば圧縮および／または符号化された入力データ、および／またはホログラフィックデータ投射のために変換された入力データであってもよく、そのように前処理された入力データは、次に、適切な記憶媒体、例えばコンピュータ上の記憶ディスクに格納され、そこから、操作時にデータ分配システム１００にリトリーブされ、ストリーム化される。本発明の文脈において、入力データ１０１は、典型的には、３Ｄシーンの代表的な高レベルの記述を形成する、予め定義されたプリミティブのセットのうちのプリミティブを表す。各プリミティブは、その後、ローカルデコーディングおよび／または局所的な後処理ステップで解釈され、（ホログラフィック）ディスプレイのピクセル素子の個々またはグループのレベルでの、３Ｄシーン情報の物理的表現での、例えば、ディスプレイと相互作用する光のための光学的フェーズおよび／または振幅分布としての、結果をもたらす。非常に単純な例として、３Ｄ空間の単純なポイントが全体の３Ｄシーンを構成している、と想像することができる。（ホログラフィック）ディスプレイのピクセル素子の個々のまたはグループのレベルでの、この３Ｄシーンポイントの物理的表現は、フレネルゾーンプレートの準連続または離散バージョンを示すディスプレイの伝送変調されたピクセル素子、または、フレネルレンズプロファイルを模倣したディスプレイのフェーズ変調されたピクセル素子に、対応し得る。プリミティブは、ピクセル素子のリング全体またはその一部の円弧状部分の、透過率／反射率またはフェーズ応答に対応し得る。本発明のいくつかの実施形態では、ストリーム化された入力データ１０１は、複数の制御チェーンに関連付けられたデータ入力電極１０２に適用される、入力データ１０１のいくつかのより小さなチャンクに、分割されてもよい。本発明の実施形態に係るデータ分配システム１００が非常に高いデータレートを扱うことができることは、本発明の実施形態の利点であり、例えば、一人以上の視聴者に連続性の印象を与える十分に高いフレームレート／ディスプレイ更新レートのために必要なテラビット／秒（Ｔｂｐｓ）データ転送レートをサポートすることができる。入力データ１０１をチャンクに分割することにより、システム１００のレイテンシも制御することができ、必要なときには可能な限り低く保つことができる。

【0077】

入力データ１０１のストリームに含まれるパターンを検出する手段１１５は、ストリーム化された入力データ１０１（例えば、そこに含まれるプリミティブまたはそれらの解釈された対応物、すなわちそれらの復号化された表現）を受信して分析し、それに応答して、一つ以上の制御チェーンに命令を送り得る。そのような命令の非限定的な例としては、とりわけ、データスイッチ１０５にて適用され、記憶されている制御変数のシーケンスを更新するための命令、または既に分配された入力データの後処理ステップを、更新されたパラメータでのみ繰り返す局所的な計算手段への命令、が挙げられる。パターン検出手段１１５によって分析され検出されるパターンは、表示されるべき３Ｄシーン全体の、またはその一部のみの、並進、回転、およびスケール変換を包含し得る。これらのパターンの検出は、プリミティブが、これらのパターンの下で、例えば、並進（例えば、３Ｄシーンの移動オブジェクト）または回転（例えば、３Ｄシーンの回転オブジェクト）の下で、決定論的に変化するので、有用である。局所的な後処理／再計算による、既に転送された入力データの変更は、このような状況下では、入力データの再ロードおよび再分配の完全な新しいサイクルを開始するのに比べて、よりエネルギ効率が高いかもしれない。上述したパターンはすべて入力データ１０１の機能的な変換を意味するが、動的なパターンも分析および検出され得る。動的パターンは、入力データ１０１の分配の時間的側面、例えばデータ出力電極１０３がどのレートで更新されるかに関するものである。通常の状態では、頻繁な更新を必要とする急速に進化する画像またはシーンコンテンツを有するディスプレイ領域、すなわち、これらの領域に対応するデータ出力電極１０３への入力データ１０１の頻繁な更新／上書きを意味するディスプレイ領域を有することが予想され、一方、ディスプレイの他の領域は、ゆっくりと進化しており、よって、入力データ１０１の分配および上書きをより頻繁に必要としない、画像またはシーンコンテンツを有することが、予想される。すなわち、複数のデータ出力電極１０３は、ディスプレイのリフレッシュサイクル毎に、部分的にしか更新されない。したがって、パターン検出手段１１５は、入力データ１０１がある程度の期間にわたって更新されるときの準静的パターンを検出するように構成されていてもよい。これらの準静的な入力データ１０１のアップロードパターンについては、制御プレーンの制御チェーンが更新動作を行わないので、制御プレーンをよりエネルギ効率よく使用することができる。この目的のために、パターン検出手段は、更新のためのプリミティブの検出された属性がどの程度迅速に変化するかを比較してもよいし、全体的に新しいプリミティブが更新されるかどうかを検出してもよい。ディスプレイの、いくつかのセグメント化された非重複領域にわたって検出される安定した入力データ１０１のアップロードパターンは、典型的には、データ出力電極１０３のクラスタと、データスイッチ１０５に格納された制御変数の一定のシーケンスとに、関連付けられている。したがって、一つのクラスタの入力データ１０１の更新レートは、準静的パターンが持続する限り（および制御変数のシーケンスが更新されない限り）結び付けられており、これは、ストリーム化された入力データ１０１の、実際の入力データ１０１の更新レートに対する近似となり得る。しかしながら、この近似は、無視される偏差が、あらゆるリフレッシュサイクルにおいて説明されるとしても、再構成される３Ｄシーンの変化に寄与しない限り、または（例えば、画質に著しく影響を与えることによって）決定的に寄与しない限り、許容される。

【0078】

最終的に、パターン検出手段１１５は、特定のデータ出力電極１０３に従前に転送されたものと同一の入力データ１０１も検出し得る。これは、検出された準静的パターンの内部でも同様である。この場合、入力データ１０１は、古いものを上書きするために再び分配されなくてもよく、また、局所的な後処理も不要である。このことは、再利用可能な入力データが初めて転送された後、それぞれのデータスイッチ１０５を閉じたままにしておくことによって達成され、すなわち、それぞれのデータスイッチ１０５（例えば、高閾値電圧トランジスタデバイス）は、パスゲートのように機能する。

【0079】

パターン検出は、各データ出力電極１０３における入力データ１０１の更新イベントに適用されてもよいし、それによってアドレス指定された、接続するディスプレイのクラスタ化領域に対応するデータ出力電極１０３のクラスタの、更新イベントに適用されてもよい。入力データ１０１の更新イベントに対する、検出されたパターンは、検出されたパターンが既に分配された入力データ１０１の局所的な後処理のための入力として使用されるべきか否かを決定する、閾値操作の対象となってもよい。局所的な後処理を開始するために使用されない場合、新しい入力データ１０１の再ロードおよび再分配をトリガしてもよい。例えば、３Ｄシーンの中で急速に移動する物体は、ゆっくりと回転する３Ｄシーンの物体と比較して、より頻繁な入力データ１０１の更新、例えば分配される新鮮な入力データを必要とするであろう。ここで、ゆっくりと回転する３Ｄシーンの物体に対しては、データ出力電極１０３の一つまたは複数のクラスタに、例えば支配的な立体角がシーンの回転する３Ｄ物体を最適に支持するデータ出力電極のクラスタに、まだ存在する、既に分配された入力データ１０１を再処理するのに十分な時間がある。その結果、入力データ１０１の分配を操作する一つ以上の制御チェーンに属する制御変数は、エネルギ効率を改善するために厳密に必要な場合にのみ、更新される。必要性の基準は、一般に、ターゲットアプリケーションおよび／または所望の画質に依存する。その結果、データ分配システム１００は、入力データ１０１の分配のより効率的な方法に動的に適応する。制御変数についての、一つの新しいシーケンスまたは複数の新しいシーケンスが、必要になった場合、例えば閾値を超えて検出されたパターンまたは検出されなかったパターンに応答して、それらは、制御プレーンによって決定され、注入のために第１のディレイライン１１１に（複数の制御チェーンが関与している場合には、複数の第１のディレイラインに）提供される。各データスイッチ１０５における制御変数の更新は、イネーブルシーケンス、例えばトラベリング「ワン」（シングルパルス）を同時に生成して第２のディレイライン１１２に注入することによって、達成される。制御変数１１３のシーケンスを生成するための手段、およびイネーブル変数１１４のシーケンスを生成するための手段は、データ分配システム１００の制御プレーン構造に含まれていてもよいが、外部シーケンス生成手段、例えばプログラマブルビットパターンジェネレータ、ＦＰＧＡ、または他のコンピューティングハードウェア実装として、提供されてもよい。

【0080】

データ出力電極１０３（およびディスプレイの対応するピクセル素子１１０）における高速入力データ分配および更新レートに対応する入力データ１０１の急激な変化の例は、転送された関連データ、例えばビデオデータの、完全なシーン変化である。静止したシーンの前景にある移動物体、またはゆっくりと移動して静止している物体の突然のテクスチャの変化は、（局所的な後処理が利用できない場合）入力データ１０１の更新レートの変化を誘発するビデオコンテンツデータの他の非限定的な例であり、および／または、例えば、１００フレーム／秒（ｆｐｓ）のオーダの更新レートを必要とする移動物体またはテクスチャ変更によってトリガされて、入力データ１０１の更新レートが高い領域への、及び、例えば、１００ｆｐｓよりも大幅に小さい更新レートを必要とする、若しくは全く更新されない、静的な背景またはゆっくりと移動する物体によってトリガされて、中程度または低い入力データ１０１の更新レートの領域への、ホログラフィックディスプレイ表面の、したがって基礎となるデータ出力電極１０３の、セグメンテーション／クラスタリングを可能にするものである。これらのクラスタ化された領域は、接続されたディスプレイのピクセル素子１１０のより大きなマトリクスの矩形サブマトリックスによってサポートされてもよいし、ピクセル素子１１０のより大きなマトリクスの円形セクションによってサポートされてもよい。当業者であれば、他の選択が可能であることが分かるであろう。再構成された３Ｄシーンの小さな不完全性は許容されてもよい。したがって、一部の領域は、３Ｄシーンが部分的に修正された場合、例えば、支配的な立体角が修正中に変化しない３Ｄシーンの部分をサポートする領域など、更新を必要としない場合がある。それゆえ、非常に多様なビデオシーンおよび画像コンテンツを含む入力データ１０１のストリームの代表的なアンサンブルを研究することが可能であり、アドレス指定されたデータ出力電極１０３の更新レートをプロファイリングすることが可能であり、これは、ホログラフィックディスプレイの夫々のピクセル素子１１０に接続されている場合には、それが正常に分配された後にビデオシーンまたは画像コンテンツを再作成するものである。このプロファイリングは、データ分配システム１００の設計時に起こる。それは、例えば、所与のシーンシナリオのための複数のデータ出力電極１０３にわたる更新レートの分配に関する情報を提供する、ヒストグラムの記録を含み得る。この設計時間プロファイリングの結果として、例えばデータ分配システム１００のエミュレーションまたはシミュレーションによって、データ出力電極１０３のクラスタは、所与のシナリオに対して同様の入力データ１０１の更新レートを有することが識別され得る。ディスプレイプレーン、ひいては複数の基礎となるデータ出力電極１０３は、したがって、複数の不連続なクラスタに分割される。そうして識別されるデータ出力電極１０３のクラスタの各々は、データ分配システム１００の制御プレーン内に別個の制御チェーンを提供し得る。制御チェーンは、更新レートの変化を実現するのに必要なシステムインフラストラクチャを提供する。更新レートの変化は、データスイッチ１０５の制御変数の更新に対応するので、単一の制御チェーンは、これまでに述べた制御プレーンの全ての要素、すなわち、第１および第２のディレイライン１１１、１１２、および複数の制御スイッチ１０４を提供する。しかしながら、全体としての制御プレーンは、識別される全てのクラスタを制御しているので、全体としての制御プレーンは、複数の制御チェーンを含み得る。図１に示すような本発明の例示的な実施形態は、単一の制御チェーンのみを有する。二つの制御チェーンを有する本発明の別の例示的な実施形態は、図２に図示されており、後で更に説明する。本発明の実施形態の利点は、多数のクラスタが識別され得、それぞれに個別の制御チェーンが割り当てられ得ることである。この多数のクラスタは、クラスタ化された更新レートのための微細な粒度を提供し、これにより、かなり短い制御チェーンの更新に対して、高い画像品質および低いレイテンシ並びに面積当たりのエネルギのオーバーヘッドを、もたらす。

【0081】

本発明のいくつかの実施形態では、ピクセル素子１１０からなるディスプレイは、データ分配システム１００が作動しているときにディスプレイのピクセル素子１１０が夫々のデータ出力電極１０３に電気的に結合されるように、データ分配システム１００に接続可能である、若しくは、含まれていてもよい。ディスプレイのピクセル素子１１０は、相変化材料からなる電子制御可能なセルとして形成されていてもよいが、これに限定されるものではない。電子制御可能なピクセル素子１１０の他の非限定的な例としては、液晶材料、電気光学材料、アクティブ制御発光ダイオードが挙げられるが、これらに限定されるものではなく、ディスプレイの種類および用途に応じて任意の特定の選択が可能である。相変化材料のピクセル素子１１０の利点は、それらが現在の状態を維持するのに一定の電源を必要としない、という事実によって与えられる；相変化材料のピクセル素子１１０に電力供給する電源は、実質的に切断されてもよいが、それでもピクセル素子１１０はそれらの最新の適用状態を記憶し、維持する。したがって、任意の適切な記憶材料が、ディスプレイに入射する光との十分な相互作用を提供する場合、例えば、回折、反射、吸収、またはそれらの組み合わせを介して、入射光の光学的位相、角度分布、および／または振幅を変化させる場合、ホログラフィックプロジェクタディスプレイのピクセル素子１１０に用いられてもよい。本発明の好ましい実施形態では、ピクセル素子１１０を構成するディスプレイは、データ分配システム１００の不可欠な部分であり、例えば、データ分配システム１００がレイアウトされる半導体基板の上に形成される。例えば、ピクセル素子１１０は、例えば適切な相変化材料からなるセルとして形成され、これらのセルは、個々のセルをアドレスするための電子制御構造を含み、さらに、例えば垂直バックエンド・オブ・ライン（ＢＥＯＬ）スタック内にデータ分配システムを含む、シリコン基板のような半導体基板の上に堆積されてパターニングされる。これは、コンパクトで完全に統合されたホログラフィックディスプレイおよびデータ分配システム１００が得られるという利点があり、それはまた、ウェハ・プロセス可能であり、したがって、低コストおよび高い再現性で大量生産に適している。あるいは、データ分配システム１００とディスプレイを別々に用意し、ワイヤなどの適当な接続手段を介して接続することも可能である。更に他の実施形態では、ピクセル素子１１０は、例えば、電子制御構造およびＢＥＯＬスタックとＴＳＶで接続することによって、Ｓ半導体基板の底面に提供されてもよい。本発明の好ましい実施形態では、ピクセル素子１１０は、非常に小さい横方向寸法を特徴とし、例えば、単一のピクセル素子１１０は、横方向寸法の両方において１００ナノメートルのように小さくてもよく、またはさらに小さくてもよい。縮小された横方向寸法のピクセル素子１１０は、より広い範囲の視野角を備えることができるホログラフィックディスプレイまたは他の立体視ディスプレイのために特に有用であり、ピクセル素子１１０がその横方向寸法にて２００ナノメートルよりも小さく設計されている場合、例えば、両横方向寸法にて１００ナノメートルであるように設計されている場合、４００ナノメートルの青色光でも、例えば、１８０度の完全な視野角を達成するものとなり得る。各ピクセル素子１１０によって占有される面積が減少することはまた、各ディスプレイに必要なウェハダイ面積が減少することで、よりコンパクトなディスプレイを設計することを可能にし、このことは製造コストをさらに減少させ得る。あるいは、ディスプレイのための所定のダイ領域は、より多くのピクセル素子１１０で満たされてもよく、このことは、より良好なディスプレイ解像度をもたらすディスプレイアパーチャを拡大するのに好適である。本発明の好ましい実施形態では、ディスプレイは、少なくとも１つのメガピクセルを含む。

【0082】

本発明のいくつかの実施形態では、データスイッチ１０５および／または制御スイッチ１０４は、マイクロエレクトロニクストランジスタデバイスとして提供され得る。例えば、データスイッチ１０５および／または制御スイッチ１０４は、パストランジスタとして提供され得る。これは、ロジックゲート、例えばパストランジスタスイッチを構築するのに必要なトランジスタの数が減少し、それ故に面積当たりのエネルギのオーバーヘッド、回路および配線の複雑さが減少することを特徴とする、データ分配システム１００にとっての利点である。本発明のいくつかの実施形態では、各データスイッチおよび／または各制御スイッチは、データ入力電極１０２からデータ出力電極１０３への入力データ１０１の転送を制御する正に一つのトランジスタデバイス（典型的にはｎ－ＭＯＳトランジスタデバイス）に対応し得る。本発明の他の実施形態では、各データスイッチおよび／または各制御スイッチは、例えば、データ入力電極１０２からデータ出力電極１０３への入力データ１０１の転送を制御するための、フルコンプリメンタリｎ－ｐ型ＣＭＯＳスイッチであってもよいが、これに限定されない、一つ以上のトランジスタデバイスに対応してもよい。

【0083】

本発明の特定の実施形態では、データスイッチ１０５および／または制御スイッチ１０４は、廉価に製造される薄膜トランジスタ（ＴＦＴ）として提供される。これは、ＴＦＴ技術を用いて、ＢＥＯＬプロセスのメタライゼーション層の間に集積される多数のＴＦＴ層を垂直に積層し、それにより、最大１０個以上の垂直に積層されたＴＦＴ素子層を実現することができる、という利点を有する。したがって、ディスプレイの各ピクセル素子のための面積を縮小することができ、同時に、分配型電子ピクセル制御ロジックおよび任意のデータ後処理ロジックをピクセル単位で局所的に提供することが、可能である。従来の平面ＣＭＯＳ技術とは対照的に、典型的なＴＦＴノードが３５ｎｍ～４０ｎｍに縮小されても、シリコン貫通ビア（ＴＳＶ）により、ダイスタック間の上下配線による面積当たりのエネルギのオーバーヘッドは回避される。本発明の特定の実施形態では、制御スイッチ１０４は、高閾値電圧、高インピーダンスデバイス、例えばトンネルＦＥＴまたはＴＦＴデバイスである。これは、低電力、低リークデバイスを実現するという利点を有する。高閾値電圧、高インピーダンスのＴＦＴデバイス、例えばインジウム－ガリウム－亜鉛－酸化物（ＩＧＺＯ）材料で実装されたＴＦＴデバイス、またはグラフェン、ＭｏＳ２などの適切な２D材料で実装されたＴＦＴデバイスを、使用することは特に有利である。用語ＩＧＺＯは、原子番号ｘ、ｙ、ｚ、およびｗの値に関して、化合物ＩｎｘＧａｙＺｎＯｗの、例えばＩｎ２Ｇａ２ＺｎＯ、すべての実現可能な変種を包含する。しかしながら、本発明の実施形態は、高インピーダンス特性と高閾値電圧とを組み合わせたデバイスに限定されない。別途の実施形態は、高インピーダンスのみを有するデバイス、または高閾値電圧のみを有するデバイスを、実装する。

【0084】

制御スイッチ１０４が高閾値電圧、高インピーダンスのＴＦＴデバイスとして実装される本発明の実施形態では、ＴＦＴデバイス上に蓄積される電荷、例えばパスゲート薄膜トランジスタのゲート上に蓄積される電荷のための非常に低いリーク電流が実現され得る。ＩＧＺＯ材料を用いて実装される単一のＴＦＴデバイスは、例えば、２Ｖ以下であってもよい閾値電圧において、１０ｆＡ以下、例えば１～１０ｆＡの間のリーク電流を有し得る。その結果、典型的なＣＭＯＳデバイスは、更新動作を必要としない静的なシーンまたは若しくはシーンの静的な部分であっても、数秒のオーダの定期的な時間間隔でリークされる電荷のリフレッシュ動作を必要とするのに対し、制御変数は、数日または数週間も保存されることがある。本発明のこのような実施形態の利点は、ほとんどのデバイスが含まれているため、制御プレーンがあまり頻繁に更新される必要がないことである。これは、実用的なシーン更新には現実的である。後続の更新値間の類似性のための、ユーザ定義の品質尺度は、制御プレーンのリフレッシュ動作をさらに制限し、制御変数が記憶されている間の時間間隔を増加させ得る。データスイッチ１０５は、より低い閾値電圧、例えば２Ｖよりも有意に低い閾値電圧、例えば１Ｖよりも低い閾値電圧を有するＴＦＴデバイスであってもよく、同様にＩＧＺＯ材料で実装されてもよい。本発明のいくつかの実施形態に係る、データスイッチ１０５としてのＴＦＴデバイスのしきい値電圧の低下は、スイッチング周波数の利得が評価され得る場合に許容され、例えば、１ＭＨｚより大きいスイッチング周波数、例えば１０ＭＨｚより大きいスイッチング周波数、例えば１００ＭＨｚのスイッチング周波数を有するデータスイッチ１０５が、評価される。より速いスイッチング周波数で動作するデータスイッチ１０５は、入力データ１０１をさらに迅速に転送することも可能ではあるが、消費電力の増加には繋がる。データ分配システム１００において、スイッチング周波数を最大化するのではなく、並列性を利用することが一般的に好ましく、例えば、並列に動作する複数のチェーン、即ち、ディスプレイの異なる領域に属するピクセル素子１１０に対応するデータ出力電極１０３において入力データ１０１を転送して更新するチェーンを提供することにより、データ分配システム１００における並列性を利用することが好ましい。しかしながら、本発明のいくつかの実施形態では、データスイッチ１０５に対する速度要件は、例えば、最高のホログラフィック画像品質を要求するアプリケーションにおいて、例えば、約５０フレーム／秒（ｆｐｓ）よりも大きい入力データ１０１のストリーミングレートで、例えば、３色２４ｆｐｓのビデオ品質のために７２ｆｐｓのようなレートが優先する。これらの場合、より高いスイッチング周波数を達成するために、データスイッチ１０５の閾値電圧を下げてもよい。これとは対照的に、よりエネルギに敏感なアプリケーションは、より低い入力データ更新レート、例えば、約３０フレーム／秒以下の入力データストリーミングレートに対応する、より低い入力データ更新レートを要求し、その見返りとして、やや低いホログラフィック画像品質を受け入れる。この場合、本発明の実施形態では、デバイススタックまたは材料の選択などの要因に応じて、例えば、１Ｖより大きい閾値電圧、２Ｖより大きい閾値電圧、または５Ｖより大きい閾値電圧、例えば１０Ｖを有する、高い閾値データスイッチ１０５を実装し得る。その結果、転送される投射入力データ１０１は、データ出力電極１０３に接続する関連データスイッチ１０５が割り込み／遮断されており、且つ低いリーク特性を有する限り、例えば、蓄積される電荷値として、そのデータ出力電極１０３に効率的に格納されることになる。
データスイッチ１０５を高閾値電圧ＣＭＯＳデバイス（例えば、高酸化物ＣＭＯＳ）で実装することは、例えば、ＣＭＯＳデータスイッチがオフになった後、数秒間、接続されたデータ出力電極１０３に電荷が蓄積されることを引き起こす可能性がある。これは、受信される入力データ１０１のストリーム内の情報の冗長性または繰り返しの再利用を活用する本発明の実施形態において有利である。実際、特定のデータ出力電極１０３若しくはそれに接続するピクセル素子１１０に転送するための、受信される投射入力データ１０１が、そのデータ出力電極１０３若しくはそれに接続するピクセル素子１１０に転送された以前の投射入力データ１０１と、同一又は十分に類似している場合、これらの再利用／繰り返しパターンを検出して、再転送しないことを決定することは、よりエネルギ効率が高くなり得る。したがって、このようなエネルギ効率の高い入力データ１０１の再利用に適応された本発明の実施形態では、高閾値データスイッチ１０５は、以前に転送された投射入力データ１０１が特定のデータ出力電極１０３から漏れることがないことを、確実なものとする。典型的な入力データ１０１のストリームは、典型的なビデオ投射データセットにおけるフレーム間の時間的相関を考慮すると、これらの繰り返しパターンを大量に示すことが予想される。本発明の代替的な実施形態では、データスイッチ１０５および／または制御スイッチ１０４のトランジスタデバイスを実装するためにプレーナＣＭＯＳ技術が使用されてもよく、アクティブデバイスダイがＴＳＶ技術によって垂直に積層されてもよい。これは、非常に高度な技術ノード、例えば１４ｎｍ以下のノード、例えば１０ｎｍ以下のノードが、非常にコンパクトなデバイスおよび高密度のロジックをもたらし得るという利点を有する。図１は、データスイッチ１０５および制御スイッチ１０４の例としてシングルトランジスタスイッチを示しているが、当業者であれば、多数のトランジスタスイッチなどの、異なるタイプのスイッチに適応する方法を知っていることが、理解されるであろう。

【0085】

図１のデータ分配システム１００は、一つの制御チェーンのみからなるが、多数のチェーン、例えば数百または数千のチェーンから構成されていてもよい。各制御チェーンは、別の制御チェーンとは異なっていてもよいし、一つ以上の制御チェーンが同一に設計されていてもよい。図２は、同じデータ入力電極１０２を共有するが、異なるデータ出力電極１０３を有するデータスイッチのスイッチングを制御するための２つの異なる制御チェーンからなるデータ分配システム２００を模式的に示している。データ出力電極１０３は、ディスプレイ、例えばホログラフィックディスプレイのピクセル素子２１０に操作上結合する。隣接するデータ出力電極は、好ましくはディスプレイ表面の近接するピクセル素子に結合されるが、本発明の実施形態は、データ出力電極と画ピクセル素子のこのような結合スキームに限定されるものではない。図２に示された実施形態の第１の制御チェーンは、第１のディレイライン２１１および第２のディレイライン２１２を含み、第２の制御チェーンはまた、第１のディレイライン２１７および第２のディレイライン２１８を含む。この特定の実施形態では、第１の制御チェーンは、第１および第２のディレイライン２１１、２１２の両方で４対の一致したディレイユニットを構成し、第２の制御チェーンは、第１および第２のディレイライン２１７、２１８の両方で３対の一致したディレイユニットのみを構成する。しかしながら、本発明の実施形態は、これらのディレイラインに沿って伝搬する信号の忠実度が失われない限り、制御チェーンの第１および第２のディレイライン２１７、２１８に沿った特定数の対のディレイユニットに限定されず、忠実度の損失の程度は、具体的な利用例によって決定される。図２の例示的な実施形態はまた、データ分配システム２００に含まれる信号生成手段を示す。信号生成手段は、制御変数２１３、２１５のシーケンスを生成するための手段と、イネーブル変数２１４、２１６のシーケンスを生成するための手段とにさらに分割することができる。しかしながら、この分割は限定的ではなく、制御変数の多数のシーケンスおよび／またはイネーブル変数の多数のシーケンスを適切な方法で生成するために、例えば、複数の信号出力ポート、信号の時間多重化などを介して、「もの」を実行することに限定されない、一つのより一般的な信号生成手段が提供されて得る。特に、本発明の実施形態では、限定されるものではないが、イネーブル変数のシーケンスは、同じ効果を有することを条件として、複数の制御チェーン間で共有され得、例えば、「もの」を実行することは、単一の制御チェーンよりも多くの第２のディレイラインに注入され得る。これにより、有利なことに回路設計が単純化される。更に図２を参照すると、制御変数のシーケンスは、第１の制御チェーンの第１のディレイライン２１１および第２の制御チェーンの第１のディレイライン２１７にそれぞれ注入され、イネーブル変数のシーケンスは、第１の制御チェーンの第２のディレイライン２１２および第２の制御チェーンの第２のディレイライン２１８にそれぞれ注入される。統合的なソリューションでは、信号生成手段は、データ分配システム２００を含む同じ半導体基板に統合されていてもよいし、データ分配システム２００を含む半導体基板に接続する別個のダイ上に設けられてもよい。しかしながら、本発明の実施形態は、信号発生手段を含むデータ分配システム２００に限定されない。データ分配システム２００のディレイラインは、データ分配システム２００が作動しているときに、データ分配システム２００の外部に存在し得る、それら信号発生手段に適宜に結合し得る限り、信号生成手段無しで、提供されてもよい。好適な実施形態では、データスイッチ１０５および／または制御スイッチ１０４は、異なる層に実装されてもよく、層は、データ分配システム２００のコンパクトな若しくは完全に統合されたバージョンを得るように、垂直方向に積層されてもよい。図２を参照して、制御スイッチ２０４１、２０４２およびデータスイッチ２０５１、２０５２は、単層で、例えば、ＴＦＴデバイスを構成する第１の単層で、実装され得、制御スイッチ２０４３、２０４４およびデータスイッチ２０５３、２０５４は、異なる層で、例えば、ＴＦＴデバイスを構成する第２の単層で、実装され得る。両層、例えば、各ＴＦＴデバイスを構成する第１の単層および第２の単層は、ＢＥＯＬプロセスで、例えば、それらの間に介在される金属層を介して接続することによって、一緒に積層されてもよい。ディスプレイのピクセル素子２１０は、便宜上、図２の上部に描かれている。データ分配システム２００が垂直ＢＥＯＬ層スタックで実装される本発明の実施形態では、ディスプレイのピクセル素子２１０もまた、このスタックの一部であってもよく、例えば、スタックの上部に配置されてもよい。

【0086】

図３は、本発明の一実施形態に従ったデータ分配システム３００を模式的に示しており、その中でデータ分配システム３００は単一の制御チェーンで構成されている。図３のデータ分配システムは、図１のデータ分配システム１００に似ているが、図３では、データ分配システム３００は、１つ以上のデータ出力電極１０３にて転送された入力データ１０１の分配の後処理が可能になるように、局所的な後処理計算３０１を実行するための手段をさらに備えている。局所的な後処理計算３０１の例としては、ローカルデコード、（例えば、相変化材料セルを用いて）ディスプレイ上に記憶された以前の値と比較してピクセル値が変化したかどうかの識別、転送された入力データへの（幾何学的な）変換の適用、または、エラーの検出および／または修正が、挙げられる。ピクセル値の変化の識別を伴う実施形態では、比較は、ピクセル素子のメモリセルを書き込むよりも少ないエネルギを必要とする。ピクセル値が連続した更新の間に大部分が類似している場合、これは全体的なエネルギの大幅な節約をもたらすことができる。

【0087】

図３に示す特定の実施形態では、局所的な後処理計算を実行する手段は、転送された入力データ１０１に含まれるエンコードされた情報をデコードするのに適する（例えば、ＴＦＴ回路として実装されている）デコーダ、例えば、プリミティブを解釈するのに適したデコーダである。転送された情報を局所的かつ分散的に、例えば単一のピクセルまたはピクセルのグループ／クラスタに対応するレベルでデコードすることは、多くの利点を有する。分配されるローカルデコード手段を有するデータ分配システム３００は、例えば、入力データ１０１がターゲット位置、例えばディスプレイの１つ以上のピクセル素子に対応する１つ以上のデータ出力電極に分配されるまで、高度に圧縮された表現のままであり得るので、より高い入力データレート、例えばＴｂｐｓのオーダのレートで動作し得る。さらに、入力データ提供装置、例えば外部記憶ディスクから、ターゲット位置、例えば接続可能なディスプレイのターゲットピクセル素子への、入力データ１０１の伝送のためのエラー訂正コードと、エラー検出およびエラー訂正回路を含む局所的な後処理演算手段を使用することにより、伝送中に発生したエラーを局所的に検出および訂正することができ、入力データ１０１の他の位置への伝送に影響を与えたり、速度を落としたりすることはない。さらに、転送された入力データ１０１に作用するデコーダを提供することは、（デコードされた）入力投射データ１０１の分配・伝送に先立ってデコードを行うデータ分配システムに比べて、データ分配に必要な配線数を削減できるという利点がある。このような配線の削減は設計面積の節約にもなり、全体のキャパシタンスが下がるため、配線の容量的な負荷が繰り返されることによる面積当たりのオーバーヘッドのエネルギも削減できる。局所的な後処理を実行する分配手段によって提供される余分な後処理機能と、設計スペースを占有し、面積当たりのオーバーヘッドのエネルギに寄与するローカルロジックのオーバーヘッドとの間には、トレードオフが存在する。当業者であれば、局所的な後処理手段は、例えば、ＴＦＴ技術には限定されないが、ＴＦＴ技術無しで、任意の適切なデバイス技術で実装することができることが理解されるであろう。例として、インジウム－錫－亜鉛－酸化物（ＩＴＺＯ）材料で、またはインジウム－ガリウム－亜鉛－酸化物（ＩＧＺＯ）材料で、若しくはグラフェン、ＭｏＳ^２などの適当な２Ｄ材料で、実装されたＴＦＴデバイスが、後処理手段を実装するために使用されてもよい。ＩＴＺＯおよびＩＧＺＯという用語は、それぞれ、原子番号の値ｘ、ｙ、ｚ、およびｗ、例えばＩｎ_２Ｇａ_２ＺｎＯ、に関して、化合物Ｉｎ_ｘＳｎ_ｙＺｎ_ｚＯ_ｗまたはＩｎ_ｘＧａ_ｙＺｎ_ｚＯ_ｗのすべての実現可能な変種を包含する。ＴＦＴ以外にも、他のデバイス、さらにはモノリシックに積層されたＣＭＯＳデバイスも選択肢の一つとなり得る。一例として、これに限定されることなく、ＴＦＴ ＢＥＯＬスタック技術を使用してもよい。しかしながら、ＴＦＴ技術をＢＥＯＬスタックで使用する本発明の実施形態は、ＴＦＴデバイスの低いリーク電流が、典型的にはロジックゲート内のより少ない部品で済むパストランジスタロジックを可能にし、さらに、典型的にはフルＣＭＯＳソリューションの場合のようなラッチまたはレジスタの実装を必要としない可能性がある、という事実から、利益を得ることができることが理解される。いくつかの実施形態では、デコードされる伝送の投射入力データは、例えば、ピクセル素子の相変化材料またはメモリ材料の固相を変更するための、ピクセル素子出力電圧または電流の範囲内の、離散的な電圧または電流レベルを表すマルチビット電圧信号であってもよい。他の実施形態では、デコードされる伝送の投射入力データは、ピクセル素子のグループを変更するための情報を表すマルチビット電圧信号であってもよく、例えば、赤、緑、および青のピクセル素子を変更するための情報を表すマルチビット電圧信号であってもよく、これらのピクセル素子は、一緒になってディスプレイのカラーピクセルを形成する。この場合、ディスプレイのピクセル素子は、好適なカラーフィルタを備えている。

【0088】

図４は、制御変数のシーケンスがエンコードされる本発明の実施形態を示す。データ分配システム４００の単一の制御チェーンは、第１のディレイライン４１１および第２のディレイライン４１２が、第１のディレイライン４１１に沿って伝播する制御変数のシーケンスの中の符号化された制御変数をデコードするために適合されていることを除いて、図１のチェーンに類似している。エンコードされた制御変数シーケンス４１３を生成するための手段は、チェーンの少なくとも第１のディレイライン４１１に操作上接続されており、いくつかの実施形態におけるデータ分配システム４００に含まれていてもよい。１つ以上のデコーダ４０１は、それぞれの制御スイッチを介して第１のディレイライン４１１に接続されている。したがって、単一のエンコードされた制御変数、例えばエンコードされた制御ビットは、その時点で、第２のディレイライン４１２からイネーブル変数を受信し、それによりオープンとなる、制御スイッチによって、第１のディレイライン４１１に沿った位置から選択され得る。単一のエンコードされた制御変数は、単一のエンコードされた制御変数が、入力データ１０１の伝送を制御するための対応するデータスイッチのセットに送られるデコードされた制御変数のセットにデコードされる、という結果を伴って、デコーダ４０１に向けられる。

【0089】

図５は、対状のマッチしたディレイユニットが、同期する関係にある遅延時間を有するディレイライン５１１、５１２を示す。この特定の実施形態では、遅延時間の同期は、同期クロック信号の分配によって得られる。クロック信号生成手段５０１は、データ分配システムに含まれていてもよいし、外部装置として提供されていてもよい。クロック信号生成手段５０１で生成された同期クロック信号は、第１のディレイライン５１１のディレイユニットと第２のディレイライン５１２のディレイユニットに分配される。このような実施形態では、ディレイライン５１１、５１２は、ディレイユニット５０６、５０７、５０９としてのクロックシフトレジスタを構成してもよい。これらのレジスタは、適用されるクロック信号が所定の遷移を経た場合に、それらの入力で提示されたシーケンス、例えば制御変数のシーケンスおよびそれらのそれぞれの手段、例えば信号ソース５１３、５１４によって生成されたイネーブル変数のシーケンスに対して、シフト動作を実行するように適合されている。本発明のいくつかの実施形態では、チェーンの第２のディレイラインのディレイユニットの遅延時間は、許容可能なエラーの範囲内で、第１のディレイラインの対応するディレイユニットの遅延時間の２倍である。図５の例示的な実施形態では、これは、第１のディレイライン５１１のディレイユニット５０６、５０７を、２エッジのクロック信号の立ち上がりエッジと立ち下がりエッジの両方で、すなわち、規則的で周期的なクロック信号の半サイクルごとにトリガすることによって得られるのに対し、第２のディレイライン５１２の対応するディレイユニット５０８、５０９は、完全なクロックサイクルに１回だけ、例えば、クロック信号の立ち下がりエッジでのみトリガされる。代替的に、制御変数のシーケンスおよびイネーブル変数のシーケンスがビットシーケンスである場合、第１のディレイライン５１１のディレイユニット５０６、５０７は、ｎビットシフトレジスタ、例えば１ビットレジスタであってもよく、一方、第２のディレイライン５１２の対応するディレイユニット５０８、５０９は、２ｎビットシフトレジスタ、例えば２ビットシフトレジスタであってもよい。前の実施形態で説明したように、制御スイッチ１０４を通過する選択された制御変数は、入力データ１０１の伝送を制御するためのデータスイッチに向けられる。渡された制御変数は、データスイッチを実装するために使用され得るトランジスタデバイス、例えばＴＦＴデバイスの、ゲートキャパシタ上の電荷として（低リーク電流で）効率的に格納されてもよい。同期シフトレジスタにより実装されたディレイラインは、対応するディレイユニットの遅延時間を非常に正確に同期させることができるという利点がある。さらに、シフトレジスタは、シフトされたシーケンス変数の信号レベルを復元するために使用することができ、それによって、これらのディレイラインに沿って伝搬する信号のより良い信号忠実度を達成することができ、例えば、信号フェージングによる信号忠実度の損失が制限される。別の利点は、シフトレジスタ、例えばＣＭＯＳシフトレジスタは、各インジェクション及び伝搬サイクルの後に完全にシャットオフすることができ、それにより、ディレイラインがアイドル状態にあるときのスタティック消費電力を低減することができるという事実に存在する。

【0090】

第２の形態において、本発明は、第１の形態のデータ分配システムを構成する３Ｄライトフィールド投射装置、例えばホログラフィックディスプレイに関する。この３Ｄライトフィールド投射装置はまた、データ分配システムのデータ出力電極に結合するピクセル素子を有するディスプレイを含む。複数のピクセル素子は、ディスプレイの表面上に配置されており、好ましくは平面である。しかしながら、投射装置に関連するいくつかの実施形態では、複数のピクセル素子を可撓性の基板上に配置することが有用である場合がある。これは、ディスプレイを凹凸のある、平面ではない支持構造に装着したり、着脱可能に取り付けたりすることができ、また、より高い曲げひずみにも耐えることができる、という利点を有する。ディスプレイおよびディスプレイのピクセル素子は、本発明の第１の形態に関連する従前の実施形態に関して、特に図１に関連する記載に関して、既に説明した特性のいくつかまたはすべてを共有し得る。例えば、投射装置の好ましい実施形態では、ピクセル素子は、記憶機能を有する、すなわち、もはや通電信号が提供されない場合であっても、最後に印加された信号によってもたらされた状態に留まる、位相変化材料からなる。ディスプレイのピクセル素子は、グループ化されていてもよい。いくつかの実施形態では、カラーピクセルを実装するために隣接するピクセル素子がグループ化されていてもよく、例えば、赤、緑、および青のピクセル素子がディスプレイ表面上で隣接するピクセル素子であるように、ピクセル素子にカラーマスクまたはカラーフィルタを適用することによって、カラーピクセルを実装することができる。

【0091】

投射のいくつかの実施形態では、データ分配システムは、以下でより詳細に説明するように、特定のディスプレイまたはディスプレイの特定の領域で動作するように最適化され得る。

【0092】

図６は、ピクセル素子６１０からなる平面ディスプレイ６００を示し、各ピクセル素子６１０はデータ出力電極６０３に接続されている。前に説明したように、制御チェーンのデータスイッチにおける制御変数の更新は、好ましくは、連続した、時間的に順序付けられたプロセス（ウエーブパイプライン）であり、制御変数が連続して更新されるデータスイッチは、それに応じて順序付けられ得る。ウエーブパイプラインプロセスは、最も高い入力データスループットと最も低いス面積／エネルギオーバーヘッドを引き起こす。しかしながら、制御プレーンの制御チェーンを制御する外部ホスト（例えばＰＣ）は、すべてをオーケストレーションするために、どの制御シーケンスおよびイネーブルシーケンスを適用するかをオフラインまたは前もって計算しなければならない。このオフラインの段階（これは非常に複雑なソフトウェアツールである可能性がある）では、（例えば外部記憶装置からの）入力データの供給が、制御プレーンの制御チェーンの供給と同期した方法で行われることを確実にする。ウエーブパイプラインの場合、このオーケストレーションは非常に複雑になり、したがって、オフラインフェーズはコストがかかる。あるいは、このオフライン計算を防止して、オンラインフェーズにプッシュすることも可能である。このような実施形態では、データスイッチを制御するためのすべての制御チェーンの新しい制御変数が最初にロードされ、その後、更新されたデータパス上に入力データが分配されるだけである。すべての新しい制御変数が存在する瞬間まで、ロードされた入力データの分配のための２つの選択肢がある。新しいデータパスがまだ完全に更新されていないため、入力データが中断することなくロードされ、以前に割り当てられたデータパスに分配されるか、または、新しい入力データのロードのためのストールが強制される。前者のオプションは、（例えば、ＴＦＴパストランジスタの後ろに）古い制御変数を格納し、その後、（例えば、余分な外部制御ビットにより）一度にすべての古い制御変数を更新するための、余分な回路を必要とする。後者のオプションは、（以前にこのピクセル素子にルーティングされた入力データに対応する）古いピクセル値がディスプレイ上に一時的に保持されることを、意味する。この制御変数のロードが起こる非常に高いレート（１０－１００ＭＨｚ）を考えると、ピクセル素子が接続されるデータ出力電極のための更新レートが１００Ｈｚより速くなる必要はないので、これは問題ではないかもしれない。

【0093】

各データスイッチは、特定のデータ出力電極への入力データの伝送を可能にし、したがって、それに接続されたディスプレイの特定のピクセル素子またはピクセル素子群への入力データの伝送を可能にするので、制御チェーンの制御シーケンスによって駆動されるデータスイッチのオーダリングは、ディスプレイ表面上のアドレス指定されたピクセル素子またはピクセル素子群のオーダリングに、自ずとつながる。その順序で、アドレス指定されたピクセル素子の幾何学的中心を接続することは、ディスプレイ表面に画定されて規制される曲線をもたらす。アドレス指定されたピクセル素子群は、ここでは、曲線上の１点のみによって表されるブロック画素またはマクロピクセルエンティティとみなされる。その結果、データ出力電極、および接続されたピクセル素子の、各クラスタには、少なくとも１つの制御チェーンが提供される。通常、クラスタごとに１つの制御チェーンが提供されるが、（例えば、ピクセル素子を更新するための待ち時間の点で）制御チェーンが長すぎる場合には、複数の制御チェーンに分割する必要がある。クラスタに関連付けられる制御チェーン（複数可）は、そのクラスタ内のピクセル素子の更新レートを制御し、そのクラスタ内の更新レートの変更は、そのクラスタの（ブロック）ピクセル素子を結ぶ曲線に沿って順次実行される。したがって、クラスタ内で望ましい更新シーケンス形状（微細な粒度）を示すような特定のチェーンを設計することも可能である。

【0094】

発明のいくつかの実施形態では、制御変数およびイネーブル変数のシーケンスは、システム設計時に事前計算（オフライン計算）され、例えば、限定された命令シーケンスのセットが作成されて、システム使用時に使用される。本発明の他の実施形態では、制御変数およびイネーブル変数のシーケンスはシステム実行時に生成され、より可撓性を達成し、完全に予め定められる命令セットを設計時にもはや構築する必要がない、という利点を有する。設計時のプロファイリングに基づいて、入力データセット（ストリーム）とそれに対応する制御変数およびイネーブル変数のシーケンスを最も発生する可能性の高い、グループ化したランタイムシードシナリオの適切なセットが、（更新シーケンスの「形状」を定義する）その粒度がシステムランタイム中に制御プレーンによって使用される制御変数およびイネーブル変数のシーケンスの最終的な粒度サイズよりも遥かに小さくなるように、決定される。ランタイムにおいて、発生する可能性の高い入力データセットの利用可能なシードシナリオから始めて、より大きな複合の「可能性の高い」入力データセットおよび関連する制御／イネーブル変数のシーケンスが発展し、その結果、２Ｄまたは３Ｄホログラフィックトランスデューサのより大きな表面または体積をそれぞれカバーするように、それらの組み合わせが形成されてもよい。これは、最も有望な複合を探索し、それに基づいて、制御プレーンのための制御／イネーブル変数のシーケンスおよびデータプレーンのための「可能性のある」データセットの両方の、最終的な実装を実行する、ランタイム決定エンジンによって、達成され得る。これは、ストリーム化された入力データが、シードシナリオデータセットの組み合わせによって近似されることを意味する。さらに、本発明の特定の実施形態では、プリミティブなシードシナリオクラスタが複合体に結合され得る方法を支配する設計時規則／条件を決定することができ、それにより、ランタイムに費やされなければならない探索努力および時間の量がさらに制限される。

【0095】

本発明のいくつかの実施形態では、複数の制御チェーンは、このようにして、複数のそのような曲線に対応しており、曲線は、ディスプレイ表面上で非交差であってもよいが、それに限定されない。これは、そのような曲線は、それ自体が交差しないことを意味し、また、ディスプレイ表面上の他の曲線と交差しないことを意味する。しかしながら、公知の３Ｄ ＢＥＯＬスタック技術はまた、所望のアプリケーションに適切であれば、交差する曲線を設計することを可能にするので、非交差の曲線は本発明の限定的な実施形態ではないことが当業者には理解されるであろう。同じまたは他の実施形態では、そのような曲線は、ディスプレイ表面上の隣接する（ブロック）ピクセル素子を接続する。ここで、隣接する（ブロック）ピクセル素子とは、最も近傍にある（ブロック）ピクセル素子を指す。したがって、ディスプレイ表面上の複数の曲線が複数の直線６２０に対応し、そのような２つの直線が交差しない例が、図６に示されている。直線６２０は、異なる方向を向いていてもよく、異なる長さであってもよい。また、ディスプレイ６００は、部分的な更新の対象ではなく、投射のために積極的に使用されることさえないかもしれない、他のピクセル素子６１１を含み、したがって、そのようなピクセル素子６１１に対していかなる曲線も規定し得ないこともある。当業者であれば、ディスプレイのすべてのピクセル素子が３Ｄライトフィールドの生成に寄与しているわけではないことが理解されるであろう。いくつかのピクセル素子は、ディスプレイパネルによって隠されていてもよいし、別の目的を果たしていてもよく、例えば、ディスプレイフィードバック、ディスプレイ較正、感覚測定などのために使用され得る。図６において、ピクセル素子６１１の列は、ディスプレイ較正に使用されるピクセル素子の例示的な配置であるが、他の配置も可能であり、特定の行または列に限定されるものではない。

【0096】

図７は、各ピクセル素子が対応するデータ出力電極７０３に結合され、複数のピクセル接続曲線７２０がディスプレイ表面上の平行な直線のセットとして形成されている、ピクセル素子７１０からなる平面ディスプレイ７００を図示している。この特定の実施形態では、各曲線、したがって各基礎となる制御チェーンは、ディスプレイ７００のピクセル素子の列に対応する。この構成は、その幾何学的形状が特に単純であり、これにより、基礎となる回路設計および配線のためのフロアプランニングが容易になる。

【0097】

図８は、各ピクセル素子が対応するデータ出力電極８０３に結合され、単一のピクセル接続曲線８２０が、スペース充填巻線曲線として形状付けられている、ピクセル素子８１０からなる平面ディスプレイ８００を図示している。スペース充填巻線曲線にそって、直線の曲線セグメントが、直角ターンによって、この場合には、直角の内側螺旋状の蛇のような曲線によって、結合されている。

【0098】

図９は、各ピクセル素子が対応するデータ出力電極９０３に結合され、多数のピクセル接続曲線９２０が、スペース充填巻線曲線として形状付けられている、ピクセル素子９１０からなる平面ディスプレイ９００を図示している。スペース充填巻線曲線に沿って、直線の曲線セグメントが、直角ターンによって、結合されている。スペース充填巻線曲線９２０のセットは、ピクセル素子の不連続のクラスタを形成し、それらの結合は、ディスプレイ９００全体を覆う。

【0099】

本発明は、図面および前述の説明において詳細に図示および説明されてきたが、そのような図示および説明は、例示的または例示的なものとみなされるべきであり、制限的なものではない。前述の説明は、本発明の特定の実施形態を詳述している。しかしながら、前記の説明がテキストでどれだけ詳細に示されていても、本発明は多くの方法で実施され得ることが理解されるであろう。本発明は、開示された実施形態に限定されない。

【0100】

開示された実施形態に対する他の変形例は、図面、開示、および添付の特許請求の範囲の検討から、発明を実施するのに熟練した当業者によって理解され、効果を得ることができる。特許請求の範囲において、「含む」「構成する」という語は、他の要素またはステップを排除するものではなく、不定冠詞「ａ」または「ａｎ」は、複数の要素を排除するものではない。特定の手段が相互に異なる従属請求項に引用されているという単なる事実は、これらの手段の組み合わせが有利に使用できないことを示すものではない。請求項のいかなる参照符号も、その範囲を限定するものと解釈されるべきではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】