特許 7509788 電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-24

(45)【発行日】2024-07-02

(54)【発明の名称】電子機器

(51)【国際特許分類】

   H01L 21/60 20060101AFI20240625BHJP

【ＦＩ】

H01L21/60 311Q

【請求項の数】 15

(21)【出願番号】P 2021542189

(86)(22)【出願日】2020-02-03

(65)【公表番号】

(43)【公表日】2022-03-22

(86)【国際出願番号】 JP2020003917

(87)【国際公開番号】W WO2020162390

(87)【国際公開日】2020-08-13

【審査請求日】2023-01-11

(31)【優先権主張番号】P 2019018088

(32)【優先日】2019-02-04

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2019174039

(32)【優先日】2019-09-25

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】今東 孝之

(72)【発明者】

【氏名】田中 薫

(72)【発明者】

【氏名】宮崎 雅志

【審査官】小池 英敏

(56)【参考文献】

【文献】米国特許出願公開第２０１１／０１１４９８７（ＵＳ，Ａ１）

【文献】特開２０１０－２７８１３９（ＪＰ，Ａ）

【文献】特開２００３－１７４０５５（ＪＰ，Ａ）

【文献】特開２００５－２１７１４７（ＪＰ，Ａ）

【文献】国際公開第２０１１／１１４７５１（ＷＯ，Ａ１）

【文献】特開２０１８－１６０５８９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／６０

Ｈ０１Ｌ ２１／５２

Ｈ０１Ｓ ５／００

Ｂ２２Ｆ ９／００

Ｂ２２Ｆ １／００

Ｈ０１Ｂ ５／００

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
熱膨張率が前記半導体基板とは異なるチップと、
前記半導体基板および前記チップの対向する主面に設けられた接続パッド同士を接続する多孔質金属層を含む接続部と
を有し、
前記チップは、
半導体レーザであり、
前記半導体基板は、
温度センサを有する電子機器。

【請求項2】

前記チップは、
熱膨張率が前記半導体基板とは０．１ｐｐｍ／℃以上異なる
請求項１に記載の電子機器。

【請求項3】

半導体基板と、
熱膨張率が前記半導体基板とは異なるチップと、
前記半導体基板および前記チップの対向する主面に設けられた接続パッド同士を接続する多孔質金属層を含む接続部と
を有し、
前記チップは、
半導体レーザであり、
前記半導体基板は、
前記半導体レーザを駆動する駆動回路を有し、
前記半導体レーザは、
レーザ光を出射する２次元に配列された複数の発光素子を有し、
前記複数の発光素子のそれぞれは、
アノード電極およびカソード電極が同一平面上に設けられ、
前記半導体基板は、
スイッチを有し、
前記スイッチは、
前記アノード電極または前記カソード電極と接続され、
複数の前記発光素子のグループ毎に接続されており、
前記発光素子は、
前記グループ毎に発光制御される
電子機器。

【請求項4】

前記スイッチは、
前記発光素子毎に接続されており、
前記発光素子は、
個別に発光制御される
請求項３に記載の電子機器。

【請求項5】

各前記アノード電極または各前記カソード電極と各前記スイッチとは、前記接続部によって接続される
請求項３に記載の電子機器。

【請求項6】

前記発光素子は、
共通の基板上に形成されている
請求項３に記載の電子機器。

【請求項7】

前記発光素子は、
ＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）構造を有する
請求項３に記載の電子機器。

【請求項8】

前記半導体基板と前記チップとの間および前記接続部の間には、絶縁性樹脂が充填されている
請求項１に記載の電子機器。

【請求項9】

前記多孔質金属層は、
粒子径が０．００５μｍ～１．０μｍの金属粒子を含む
請求項１または請求項３に記載の電子機器。

【請求項10】

前記接続部は、
前記多孔質金属層と前記半導体基板側の接続パッドとの間、および前記多孔質金属層と前記チップ側の接続パッドとの間のうち、少なくともいずれか一方に前記多孔質金属層と同一成分の金属膜を有する
請求項１または請求項３に記載の電子機器。

【請求項11】

前記金属膜は、
前記接続部における前記主面と直交する方向の厚さに対する膜厚の比率が１０％以下である
請求項１０に記載の電子機器。

【請求項12】

前記金属膜は、
前記接続部における前記主面と直交する方向の厚さに対する膜厚の比率が５％未満である
請求項１１に記載の電子機器。

【請求項13】

前記金属膜は、
前記接続部における前記主面と直交する方向の厚さの半分に対する膜厚の比率が１０％以下である
請求項１０に記載の電子機器。

【請求項14】

前記金属膜は、
前記接続部における前記主面と直交する方向の厚さの半分に対する膜厚の比率が５％未満である
請求項１３に記載の電子機器。

【請求項15】

前記多孔質金属層の厚みまたは縦方向の伸びと、前記接続部の厚みまたは縦方向の伸びとの比率は、９０％以上である
請求項１に記載の電子機器。

【発明の詳細な説明】

【関連出願の参照】

【0001】

本出願は、２０１９年２月４日に出願された日本国特許出願番号２０１９－０１８０８８および２０１９年９月２５日に出願された日本国特許出願番号２０１９－１７４０３９の優先権の利益を享受し、それら日本国特許出願の全内容は本出願において援用される。

【技術分野】

【0002】

本開示は、電子機器に関する。

【背景技術】

【0003】

半導体基板上に電子部品のチップを実装する技術として、例えば、半導体基板の上面に凸設される金属製のバンプと、チップの下面に設けられる接続パッドとを圧接しながら過熱して接続するフリップチップ実装がある（例えば、特開２０１１－０７７３０８号公報参照）。バンプの材料としては、一般にバルク状の金、銅、および、はんだ等が用いられる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１１－０７７３０８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、バンプの材料としてバルク状の金または銅を使用して、半導体基板に半導体基板とは熱膨張率が異なるチップをフリップチップ実装する場合、高温高圧でバンプによる接続を行う必要があり、チップがダメージを受けて電子機器の信頼性が低下する。

【0006】

また、バンプの材料としてはんだを使用した場合、比較的低温低圧で半導体基板とチップとを接続することはできるが、接続強度が金や銅のバンプに比べて低いため、半導体基板とチップとの熱膨張率が異なる場合に、接続強度の点で信頼性が低下する。

【課題を解決するための手段】

【0007】

本開示によれば、電子機器が提供される。電子機器は、半導体基板と、チップと、接続部とを有する。前記チップは、熱膨張率が前記半導体基板とは異なる。前記接続部は、前記半導体基板および前記チップの対向する主面に設けられた接続パッド同士を接続する多孔質金属層を含む。

【図面の簡単な説明】

【0008】

本発明のより完全な認識やそれに伴う利点は、以下の発明の詳細な説明を添付図面と照らし合わせて読めば、容易に理解できよう。

【0009】

【図1】本開示に係る電子機器の断面を示す説明図である。

【図2A】本開示に係る半導体基板にバンプを形成する工程を示す説明図である。

【図2B】本開示に係る半導体基板にバンプを形成する工程を示す説明図である。

【図2C】本開示に係る半導体基板にバンプを形成する工程を示す説明図である。

【図2D】本開示に係る半導体基板にバンプを形成する工程を示す説明図である。

【図3A】本開示に係るチップにバンプを形成する工程を示す説明図である。

【図3B】本開示に係るチップにバンプを形成する工程を示す説明図である。

【図3C】本開示に係るチップにバンプを形成する工程を示す説明図である。

【図3D】本開示に係るチップにバンプを形成する工程を示す説明図である。

【図4】実施形態に係る測距装置の構成の一例を示すブロック図である。

【図5】実施形態に係る測距装置における構成要素の配置例を示す説明図である。

【図6】実施形態に係る駆動回路の等価モデルを示す回路図である。

【図7】実施形態に係る発光素子に流れる電流の立ち上がり時間および立ち下がり時間の説明図である。

【図8】実施形態に係る光源装置の断面構造の説明図である。

【図9A】実施形態に係る光源装置の組み立て工程の説明図である。

【図9B】実施形態に係る光源装置の組み立て工程の説明図である。

【図9C】実施形態に係る光源装置の組み立て工程の説明図である。

【発明を実施するための形態】

【0010】

以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号および同一のハッチングを付することにより重複する説明を省略する。

【0011】

［１．電子機器の断面構造］
図１に示すように、本開示に係る電子機器１は、半導体基板２と、チップ３と、半導体基板２およびチップ３の対向する主面に設けられた接続パッド２１，３１同士を接続する接続部（以下、バンプ４と記載する）とを備える。以下では、半導体基板２、チップ３、および接続パッド２１，３１について詳細に説明する。他の実施形態は、他の例示的な詳細を含みうる。

【0012】

チップ３は、例えば、半導体レーザであり、ＧａＡｓ（ヒ化ガリウム）の基材の内部に、接続パッド３１や半導体レーザの発光部３２等が形成される。発光部３２は、レーザ光を出射する２次元に配置された複数の発光素子３２１を備える。なお、チップ３の機材に形成される電子部品は、半導体レーザの発光部３２以外の任意の電子部品であってもよい。また、チップ３の基材は、例えば、ＩｎＰ（リン化インジウム）等の半絶縁性基材であってもよい。

【0013】

半導体基板２は、例えば、Ｓｉ（シリコン）基板であり、内部に半導体レーザを駆動する駆動回路２２が形成される。なお、半導体基板２の内部に形成される電子回路は、半導体レーザの駆動回路２２以外の任意の電子回路であってもよい。

【0014】

電子機器１は、半導体基板２にチップ３がフリップチップ実装され、バンプ４によって半導体基板２内の駆動回路２２と、半導体レーザであるチップ３とが電気的に接続される。

【0015】

ここで、一般的なフリップチップ実装では、半導体基板またはチップの対向する主面に設けられるバルク状のＡｕ（金）、Ｃｕ（銅）、および、はんだ等の金属製のバンプを圧接しながら加熱することによって、半導体基板にチップを実装する。

【0016】

しかしながら、半導体基板とチップとの熱膨張率が、例えば、０．１ｐｐｍ／℃以上異なる場合に、バンプの材料としてバルク状のＡｕ、Ｃｕ、および、はんだ等が用いられると以下のような問題が発生する。

【0017】

例えば、バンプの材料としてバルク状のＡｕを用いる場合、熱膨張率が異なる半導体基板とチップとをバンプによって安定して接続するためには、３００℃以上の高温に加熱し、半導体基板とチップとの間に１００ＭＰａ以上の高圧を掛ける必要がある。

【0018】

また、バンプの材料としてバルク状のＣｕを用いる場合には、３８０℃以上の加熱が必要である。このように、バンプの材料としてバルク状のＡｕやＣｕを用いる場合には、高温高圧でバンプによる接続を行う必要があり、かかる高温高圧がチップにダメージを与えることがあり、電子機器の信頼性が低下することがある。

【0019】

一方、バンプの材料としてはんだを用いる場合、ＡｕやＣｕに比べて低温低圧でバンプによる接続を行うことはできるが、はんだは耐熱性および接続強度がＡｕやＣｕに劣る。このため、はんだ製のバンプは、例えば、チップに搭載される半導体レーザ等の電子部品の発熱によってチップが熱膨張すると、半導体基板とチップとの熱膨張率の違いによってオープン故障が発生し、電子機器の信頼性を低下させるおそれがある。

【0020】

ここで、上記したように、本開示に係る半導体基板２は、Ｓｉ基板であり、熱膨張率が５．７ｐｐｍ／℃である。一方、本開示に係るチップ３の基材は、ＧａＡｓであり、熱膨張率が２．６ｐｐｍ／℃である。

【0021】

このように、電子機器１は、半導体基板２とチップ３との熱膨張率の差が０．１ｐｐｍ／℃よりも遥かに大きい。このため、電子機器１は、バンプの材料がバルク状のＡｕ、Ｃｕ、または、はんだであった場合、上記のような問題が発生して信頼性が低下するおそれがある。

【0022】

そこで、電子機器１のバンプ４は、例えば、Ａｕの多孔質金属層４１を含む。多孔質金属層４１は、粒子径が０．００５μｍ～１．００３μｍのＡｕ粒子を含む。なお、多孔質金属層４１の成分は、例えば、Ｃｕ、Ａｇ（銀）、またはＰｔ（プラチナ）であってもよい。

【0023】

粒子径が０．００５μｍ～１．０μｍの金属粒子を含む多孔質金属層４１は、粒子径のサイズ効果により、バルク状の金属の融点よりも低い温度で金属接合が可能である。例えば、多孔質金属層４１は、成分がＡｕの場合では１００℃程度、Ａｇの場合では２５０℃程度、Ｃｕの場合では１５０℃程度の温度で半導体基板２とチップ３とを接続することができる。これにより、電子機器１は、熱によるチップ３のダメージを低減することができるので、信頼性を向上させることができる。

【0024】

たとえば、多孔質金属層４１およびバンプ４の高さの比率、たとえば、多孔質金属層４１の厚みまたは縦方向の伸びとバンプ４の厚みまたは縦方向の伸びとの比率は９０％以上であってよく、また、９５％以上であってもよい。ここで、縦方向の伸びとは、縦方向に沿った伸びであり、縦方向は半導体基板２およびチップ３の積層方向であってよく、たとえば、半導体基板２またはチップ３の主面に垂直な方向である。多孔質金属層４１に加えて、バンプ４は、無孔質または多孔質金属層４１よりも小さい気孔率を有する１または複数の層を含んでいてよく、たとえば、かかる気孔率は空隙の体積分率である。金属層の例について、たとえば金属膜４２、４３を参照しながら以下に説明する。また、多孔質金属層４１は、弾性があるため、例えば、半導体レーザの発熱によりチップ３が半導体基板２とは異なる熱膨張率で膨張しても弾性変形するので、オープン故障の発生を抑制することができる。これにより、上述した多孔質金属層４１およびバンプ４の高さの比率を有する電子機器１は、例えば、はんだ製のバンプを使用する場合に比べて信頼性を向上させることができる。

【0025】

かかる電子機器１は、上面にバンプ４が設けられた半導体基板２にチップ３を積層し、バンプ４の多孔質金属層４１を溶融させずに接続パッド３１と接続させて半導体基板２にチップ３をフリップチップ実装することによって製造される。

【0026】

また、電子機器１は、下面に多孔質金属層４１を含むバンプが設けられたチップ３を半導体基板２に積層し、バンプの多孔質金属層４１を溶融させずに接続パッド２１と接続させて半導体基板２にチップ３を、たとえばフリップチップ実装することによって製造されてもよい。なお、バンプは、積層前の半導体基板２およびチップ３の双方に設けられてもよい。

【0027】

バンプ４は、半導体基板２側に設けられる場合、多孔質金属層４１と半導体基板２側の接続パッド２１との間に、金属膜４２を備える。また、バンプは、チップ３側に設けられる場合、多孔質金属層４１とチップ３側の接続パッド３１との間に、金属膜を備える。

【0028】

本開示では、バンプ４における半導体基板２の主面と直交する方向の厚さに対する金属膜４２の膜厚の比率を２％～１０％以下にすることで、バンプ４のピッチを２０μｍ以下にするファインピッチ化を可能にした。かかるファインピッチ化については、バンプ４の形成工程と合わせて後述する。

【0029】

［２．バンプの形成工程］
次に、図２Ａ～図３Ｄを参照し、本開示に係るバンプの形成工程について説明する。図２Ａ～図２Ｄは、本開示に係る半導体基板２にバンプ４を形成する工程を示す説明図である。図３Ａ～図３Ｄは、本開示に係るチップ３にバンプ４ａ（図３Ｄ参照）を形成する工程を示す説明図である。

【0030】

図２Ａに示すように、半導体基板２にバンプ４を形成する場合には、まず、半導体基板２の接続パッド２１が設けられた側の表面にフォトレジスト層５１を形成する。その後、フォトリソグラフィー技術によって、フォトレジスト層５１における後にバンプ４を形成する位置に貫通孔を形成して、接続パッド２１の表面を露出させる。

【0031】

このとき、隣設する貫通孔の中心間の間隔が２０μｍ（２０μｍピッチ）となるように、貫通孔を形成する。かかる貫通孔は、後の工程で多孔質金属層４１の材料となる金属粒子を含むペースト４０が充填されるが、２０μｍピッチという微細な構造であるため、このままの状態でペースト４０が充填されると、微細な構造がダメージを受けて崩れるおそれがある。

【0032】

そこで、図２Ｂに示すように、フォトレジスト層５１および接続パッド２１の上面に、例えば、スパッタリングによって、金属膜４２を形成する。金属膜４２の材料としては、後に貫通孔に充填するペースト４０に含まれる金属粒子と同一成分の金属を選択する。なお、ここでは、Ａｕの金属膜４２を形成する。

【0033】

これにより、フォトレジスト層５１は、表面が金属膜４２によってコーティングされることにより硬化するので、貫通孔に金属粒子を含むペースト４０が充填される場合に、微細な構造が崩れることを防止することができる。

【0034】

また、ここで形成する金属膜４２の膜厚が厚すぎると貫通孔の開口が狭くなり、貫通孔に金属粒子を含むペースト４０を充填することが困難になる。そこで、ここでは、貫通孔の深さＤ、換言すれば、後に形成されるバンプ４における半導体基板２の主面と直交する方向の厚さ（バンプ４の高さＤ）に対する金属膜４２の膜厚の比率が１０％以下となる薄い金属膜４２を形成する。

【0035】

例えば、２０μｍピッチで並ぶ高さ１０μｍのバンプ４を形成する場合には、金属膜４２の膜厚を０．２μｍとする。これにより、金属膜４２を形成しても貫通孔の開口が狭くなることを防止することができるため、後の工程で貫通孔に金属粒子を含むペースト４０を十分に充填することができる。

【0036】

続いて、図２Ｃに示すように、フォトレジスト層５１に形成した貫通孔に、例えば、純度が９９．９重量％以上で粒子径が０．００５μｍ～１．０μｍのＡｕ粒子を含むペースト４０を充填する。貫通孔にペースト４０を充填する方法としては、例えば、スクリーン印刷、滴下したペースト４０をヘラで広げる方法等、任意の方法を用いることができる。

【0037】

その後、ペースト４０を乾燥および焼結させた後、剥離液等によってフォトレジスト層５１を剥離する。これにより、図２Ｄに示すように、接続パッド２１の表面に、Ａｕの金属膜４２と、粒子径が０．００５μｍ～１．０μｍのＡｕ粒子を含む多孔質金属層４１とが順次積層された２層構造のバンプ４が完成する。

【0038】

このように、バンプ４は、バンプ４の高さに対する膜厚の比率が１０％以下の金属膜４２を備える。かかる金属膜４２は、フォトレジスト層５１にパターニングされるバンプ４の微細な構造の崩れを防止するために、フォトレジスト層５１および接続パッド２１の表面に形成されるものである。これにより、バンプ４は、ピッチを２０μｍ以下にするファインピッチ化が可能となった。

【0039】

また、金属膜４２は、スパッタリングによって接続パッド２１の表面に形成されるので、接続パッド２１が金属膜４２とは異なる成分の金属であっても、接続パッド２１と強固に接合される。

【0040】

また、金属膜４２は、表面に積層される多孔質金属層４１とは異なる成分の金属により形成されてもよいが、同一成分のＡｕによって形成された場合、多孔質金属層４１は、成分が異なる他の金属膜上に設けられる場合よりも、強固な接合力で金属膜４２と接合される。なお、バンプ４がＡｕ以外の成分（例えば、Ｃｕ，Ａｇ（銀）またはＰｔ（プラチナ））の場合、金属膜４２も同様に、Ａｕ以外の成分（例えば、Ｃｕ，Ａｇ（銀）またはＰｔ（プラチナ））が用いられ得る。

【0041】

次に、チップ３に図３Ｄに示すバンプ４ａを形成する工程について説明する。図３Ａに示すように、チップ３にバンプ４ａを形成する場合には、まず、チップ３の接続パッド３１が設けられた側の表面にフォトレジスト層５２を形成する。その後、フォトリソグラフィー技術によって、フォトレジスト層５２における後にバンプ４ａを形成する位置に貫通孔を形成して、接続パッド３１の表面を露出させる。

【0042】

その後、図３Ｂに示すように、フォトレジスト層５２および接続パッド３１の上面に、例えば、スパッタリングによって、金属膜４３を形成する。金属膜４３の材料としては、後に貫通孔に充填するペースト４０に含まれる粒子と同一成分が選択され、たとえばＡｕである。

【0043】

これにより、フォトレジスト層５２は、表面が金属膜４３によってコーティングされることにより硬化するので、貫通孔に粒子、たとえばＡｕ粒子、を含むペースト４０が充填される場合に、微細な構造が崩れることを防止することができる。

【0044】

また、ここでも、貫通孔の深さＤ、換言すれば、後に形成されるバンプ４ａにおけるチップ３の主面と直交する方向の厚さ（バンプ４ａの高さＤ）に対する金属膜４３の膜厚の比率が１０％以下となる薄い金属膜４３を形成する。

【0045】

例えば、半導体基板２側のバンプ４と同じく、２０μｍピッチで並ぶ高さ１０μｍのバンプを形成する場合には、金属膜４３の膜厚を０．２μｍとする。これにより、金属膜４３を形成しても貫通孔の開口が狭くなることを防止することができるため、後の工程で貫通孔にＡｕ粒子を含むペースト４０を十分に充填することができる。

【0046】

続いて、図３Ｃに示すように、フォトレジスト層５２に形成した貫通孔に、例えば、純度が９９．９重量％以上で粒子、たとえば粒子径が０．００５μｍ～１．０μｍのＡｕ粒子、を含むペースト４０を充填する。

【0047】

その後、ペースト４０を乾燥および焼結させた後、剥離液等によってフォトレジスト層５２を剥離する。これにより、図３Ｄに示すように、接続パッド３１の表面に、たとえば、Ａｕの金属膜４３と、粒子径が０．００５μｍ～１．０μｍのＡｕ粒子を含む多孔質金属層４１とが順次積層された２層構造のバンプ４ａが完成する。

【0048】

このように、バンプ４ａは、バンプ４ａの高さに対する膜厚の比率が１０％以下の金属膜４３を備える。これにより、バンプ４ａは、半導体基板２側のバンプ４と同様に、ピッチを２０μｍ以下にするファインピッチ化が可能となる。

【0049】

また、バンプ４ａによれば、半導体基板２側のバンプ４と同様に、金属膜４３と接続パッド３１とを強固に接合させることができ、金属膜４３と多孔質金属層４１とを強固に接合させることができる。

【0050】

上述した実施形態では、バンプ４が設けられた半導体基板２にバンプ４ａが設けられていないチップ３が実装される場合と、バンプ４が設けられていない半導体基板２にバンプ４ａが設けられたチップ３が実装される場合とについて説明したがこれは一例にすぎない。

【0051】

本開示に係る電子機器は、バンプ４が設けられた半導体基板２に、バンプ４ａが設けられたチップ３が実装される構成であってもよい。かかる構成の場合、金属膜４２，４３は、半導体基板２とチップ３とを接続する接続部となるバンプ４およびバンプ４ａの積層体における半導体基板２およびチップ３の主面と直交する方向の厚さの半分に対する膜厚の比率が１０％以下、好ましくは５％以下となる。

【0052】

また、上述した実施形態では、チップ３の基材がＳｉ以外の基材である場合について説明したが、チップ３の基材は、熱膨張率が半導体基板２と異なるものであれば、Ｓｉに不純物がドープされたものであってもよい。

【0053】

上述した半導体レーザの発光部３２を備えるチップ３、および、半導体レーザの駆動回路２２を備える半導体基板２は、例えば、ＴｏＦセンサやストラクチャードライト等の測距装置に搭載される。半導体レーザの発光部３２は、測距装置に搭載される場合、例えば、ＴｏＦセンサの光源やストラクチャードライトの光源として機能する。

【0054】

次に、図４を参照し、実施形態に係る電子機器１が搭載される測距装置について説明する。図４は、実施形態に係る測距装置１００の構成の一例を示すブロック図である。図４に示すように、測距装置１００は、光源装置１１０と、撮像装置１２０と、制御部１３０とを備える。

【0055】

光源装置１１０は、発光部３２が設けられたチップ３と、駆動回路２２が設けられた半導体基板２と、電源回路１１１と、発光側光学系１１２とを備える。撮像装置１２０は、撮像側光学系１２１と、イメージセンサ１２２と、画像処理部１２３とを備える。

【0056】

制御部１３０は、測距部１３１を備える。制御部１３０は、光源装置１１０に含まれる場合、撮像装置１２０に含まれる場合、或いは、光源装置１１０や撮像装置１２０とは別体に構成される場合がある。

【0057】

発光部３２は、レーザ光を出射する２次元に配列された複数の発光素子３２１（図１参照）を備える。各発光素子３２１は、例えば、ＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）構造を有する。

【0058】

駆動回路２２は、発光部３２を駆動するための電気回路を有する。電源回路１１１は、例えば、測距装置１００に設けられたバッテリ（図示略）等から供給される入力電圧から駆動回路２２の電源電圧を生成する。駆動回路２２は、電源電圧によって発光部３２を駆動する。

【0059】

発光部３２から出射される光は、発光側光学系１１２を介して測距対象となる被写体Ｓに照射される。そして、このように照射された光の被写体Ｓからの反射光は、撮像側光学系１２１を介してイメージセンサ１２２の撮像面に入射する。

【0060】

イメージセンサ７は、例えばＣＣＤ（Charge Coupled Device）センサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ等の撮像素子を有し、上記のように撮像側光学系１２１を介して入射する被写体Ｓからの反射光を受光し、電気信号に変換して出力する。

【0061】

イメージセンサ１２２は、受光した光を光電変換して得た電気信号に対して、例えば、ＣＤＳ(Correlated Double Sampling)処理、ＡＧＣ(Automatic Gain Control)処理などを実行し、さらにＡ／Ｄ(Analog/Digital)変換処理を行う。

【0062】

そして、イメージセンサ１２２は、デジタルデータとしての画像信号を、後述する画像処理部１２３に出力する。また、イメージセンサ１２２は、フレーム同期信号を駆動回路２２に出力する。これにより、駆動回路２２は、発光部３２における発光素子３２１をイメージセンサ１２２のフレーム周期に応じたタイミングで発光させることが可能となる。

【0063】

画像処理部１２３は、例えば、ＤＳＰ（Digital Signal Processor）等の画像処理プロセッサによって構成される。画像処理部１２３は、イメージセンサ１２２から入力されるデジタル信号（画像信号）に対して、各種の画像信号処理を施す。

【0064】

制御部１３０は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等を有するマイクロコンピュータ、或いはＤＳＰ等の情報処理装置によって構成される。制御部１３０は、発光部３２による発光動作を制御するための駆動回路２２の制御や、イメージセンサ１２２による撮像動作に係る制御を行う。

【0065】

また、制御部１３０は、測距部１３１としての機能を有する。測距部１３１は、画像処理部１２３を介して入力される画像信号（つまり被写体Ｓからの反射光を受光して得られる画像信号）に基づき、被写体Ｓまでの距離を測定する。

【0066】

また、測距部１３１は、被写体Ｓの三次元形状の特定を可能とするために、被写体Ｓの各部について距離の測定を行う。また、制御部１３０は、電源回路１１１に対する制御を行う構成とされる場合もある。

【0067】

ここで、測距装置１００における具体的な測距の手法について説明する。測距装置１００における測距手法としては、例えばＳＴＬ（Structured Light：構造化光）方式やＴｏＦ（Time of Flight：光飛行時間）方式による測距手法を採用することができる。

【0068】

ＳＴＬ方式は、例えばドットパターンや格子パターン等の所定の明／暗パターンを有する光を照射された被写体Ｓを撮像して得られる画像に基づいて距離を測定する方式である。

【0069】

ＳＴＬ方式では、ドットパターンによるパターン光を被写体Ｓに照射する。パターン光は、複数のブロックに分割されており、各ブロックにはそれぞれ異なるドットパターンが割当てられており、ブロック間でドットパターンが重複しないようにされている。ＳＴＬ方式を採用する場合、発光部３２は、ＳＴＬの光源として機能する。

【0070】

また、ＴｏＦ方式は、発光部３２より発された光が対象物で反射されてイメージセンサ１２２に到達するまでの光の飛行時間（時間差）を検出することで、対象物までの距離を測定する方式である。

【0071】

ＴｏＦ方式として、いわゆるダイレクトＴｏＦ方式を採用する場合、イメージセンサ１２２としてはＳＰＡＤ（Single Photon Avalanche Diode）を用い、また発光部３２はパルス駆動する。

【0072】

この場合、測距部１３１は、画像処理部１２３を介して入力される画像信号に基づき、発光部３２より発せられイメージセンサ１２２により受光される光について発光から受光までの時間差を計算し、該時間差と光の速度とに基づいて被写体Ｓの各部までの距離を計算する。

【0073】

なお、ＴｏＦ方式として、いわゆるインダイレクトＴｏＦ方式（位相差法）を採用する場合、イメージセンサ７としては、例えば、ＩＲ（赤外光）イメージセンサが用いられる。ＴｏＦ方式を採用する場合、発光部３２は、ＴｏＦセンサの光源として機能する。

【0074】

次に、図５を参照し、実施形態に係る測距装置１００における構成要素の配置例について説明する。図５は、実施形態に係る測距装置１００における構成要素の配置例を示す説明図である。

【0075】

図５に示すように、測距装置１００は、実装基板１０１における同一平面上に光源装置１１０と撮像装置１２０とが搭載される。なお、図５では、制御部１３０の図示を省略している。撮像装置１２０は、複数の撮像素子１２４が配列されたイメージセンサ１２２と、画像処理部１２３とを有し、イメージセンサ１２２は、画像処理部１２３上に積層して設けられる。

【0076】

また、光源装置１１０は、発光部３２を備えるチップ３と、駆動回路２２を備える半導体基板２とを有し、チップ３は半導体基板２上にフリップチップ実装される。このように、半導体基板２およびチップ３は、積層構造となっている。

【0077】

このため、光源装置１１０は、例えば、半導体基板２およびチップ３が同一平面上に並べて搭載される場合に比べて、実装基板１０１における専有面積を小さくすることで小型化が可能となる。

【0078】

なお、光源装置１１０は、温度センサが設けられた半導体基板上に発光部３２を備えるチップ３が積層されてフリップチップ実装され、実装基板１０１上における半導体基板２と同一平面上に、駆動回路２２を備える半導体基板２が搭載される構成であってもよい。

【0079】

かかる構成の場合、温度センサは、発光部３２近傍の温度を検出する。駆動回路２２は、温度センサによって検出される発光部３２近傍の温度に応じて、発光部３２を駆動制御する。これにより、駆動回路２２は、温度の変化によって生じる発光部３２の発光特性の変動を抑制することができる。

【0080】

また、半導体基板２とチップ３とは、前述したＡｕの多孔質金属層４１を含むバンプ４によって接続される。これにより、半導体基板２とチップ３とは、比較的低温低圧の条件の下で接続することができるので、熱によるダメージを低減することができる。

【0081】

また、半導体基板２がシリコンであり、チップ３にＧａＡｓの機材が用いられている場合、チップ３が発熱して半導体基板２とは異なる熱膨張率で膨張しても、多孔質金属層４１が弾性変形するので、バンプ４でオープン故障が発生することを抑制することができる。

【0082】

また、光源装置１１０は、半導体基板２上にチップ３が積層されてＡｕの多孔質金属層４１を含むバンプ４によってフリップチップ実装される。かかる構成によれば、半導体基板２およびチップ３が同一平面上に並べて搭載される場合に比べて、発光の高速化を図ることができる。これにより、測距部１３１は、測距精度を向上させることが可能となる。次に、かかる発光の高速化および測距精度の向上について、図６および図７を参照して説明する。

【0083】

図６は、実施形態に係る駆動回路２２の等価モデルを示す回路図である。図７は、実施形態に係る発光素子３２１に流れる電流の立ち上がり時間および立ち下がり時間の説明図である。図６に示すように、駆動回路２２は、発光素子３２１に電流を流して発光させる場合、活性抵抗Ｒとなる発光素子３２１に大電流の発光電流Ｉ１を流す。

【0084】

このとき、駆動回路２２と発光部３２とを接続するバンプ４の寄生容量Ｃにも分流電流Ｉ２が流れ、寄生インダクタンスＬにも駆動電流Ｉ３が流れるが、寄生インダクタンスＬには、逆起電流Ｉ４が流れる。

【0085】

このため、図７に一点鎖線で示すように、発光素子３２１に流れる電流は、瞬時に立ち上がり、瞬時に立ち下がることが理想的であるが、実際には太実線で示すように、逆起電流Ｉ４の影響により、大電流駆動時に発光電流Ｉ１が鈍る。

【0086】

これにより、発光素子３２１に流れる発光電流Ｉ１の立ち上がり時間（ライズタイム：Ｔｒ）および立ち下がり時間（フォールタイム：Ｔｆ）が長くなる。このライズタイムＴｒおよびフォールタイムＴｆは、駆動回路２２と発光部３２とを接続する接続線が長くなるほど長くなる。

【0087】

このため、半導体基板２およびチップ３が同一平面上に並べて搭載される光源装置の場合、半導体基板２内の駆動回路２２とチップ３内の発光部３２とが長いボンディングワイヤによって接続されるため、ライズタイムＴｒおよびフォールタイムＴｆが長くなる。

【0088】

これに対して、実施形態に係る光源装置１１０は、駆動回路２２と発光部３２とがボンディングワイヤよりも短いバンプ４によって接続されるので、ライズタイムＴｒおよびフォールタイムＴｆが長くなることを抑制することができる。したがって、光源装置１１０は、半導体基板２およびチップ３が同一平面上に並べて搭載される光源装置よりも発光の高速化が可能となる。

【0089】

また、測距部１３１は、半導体基板２およびチップ３が同一平面上に並べて搭載される光源装置の場合、ライズタイムＴｒが長くなり、測距精度が低下することがある。例えば、測距装置１００がＴｏＦセンサの場合、測距部１３１は、発光素子３２１の発光輝度がピークになったタイミングからイメージセンサ１２２による受光輝度がピークになるタイミングまでの時間に基づいて被写体Ｓまでの距離を測定する。

【0090】

このとき、半導体基板２およびチップ３が同一平面上に並べて搭載される光源装置は、前述したように、ライズタイムＴｒが長くなる。これに伴って発光素子３２１の発光輝度が緩やかに高くなるため、イメージセンサ１２２による受光輝度も緩やかに上昇する。

【0091】

このため、測距部１３１は、イメージセンサ１２２による受光輝度が本来のピークに達する前に、受光輝度がピークに達したと誤判定し、被写体Ｓまでの距離を実際の距離よりも短く測定してしまい測距精度が低下する。

【0092】

これに対して、実施形態に係る光源装置１１０は、発光の高速化が可能であるため、発光素子３２１の発光輝度を俊敏に上昇させることができる。このため、イメージセンサ１２２による受光輝度も俊敏に上昇する。

【0093】

したがって、測距部１３１は、イメージセンサ１２２による受光輝度が本来のピークに達するタイミングをより正確に判定することにより、被写体Ｓまでの距離を正しく測定することができるので、測距精度を向上させることができる。

【0094】

次に、図８を参照し、光源装置１１０の断面構造の一例について説明する。図８は、実施形態に係る光源装置１１０の断面構造の説明図である。図８に示すように、光源装置１１０は、駆動回路２２（図１参照）が形成されたＳｉの半導体基板２上に、チップ３が積層されてフリップチップ実装された構造である。

【0095】

チップ３は、例えば、ＧａＡｓ基板１４１の表面（図８では下面）に複数の発光素子３２１が形成されている。複数の発光素子３２１のそれぞれは、ＧａＡｓ基板１４１側がカソードであり、半導体基板２側がアノードであり、カソード同士が接続される。なお、発光素子３２１のそれぞれは、ＧａＡｓ基板１４１側がアノードとなり、半導体基板２側がカソードとなってもよい。この場合、アノード同士が接続される。

【0096】

また、複数の発光素子３２１のそれぞれは、アノード電極１４２およびカソード電極１４３が同一平面上に並べて設けられる。複数の発光素子３２１は、アノード電極１４２からカソード電極１４３へ電流が流れることで発光し、図８に白抜き矢印で示すように、ＧａＡｓ基板１４１の表面（下面）から裏面（上面）へ向かう方向へレーザ光を出射する。

【0097】

半導体基板２は、チップ３と面する側の表面に、複数の接続パッド１５０が設けられる。複数の接続パッド１５０は、積層されるチップのアノード電極１４２およびカソード電極１４３と対向する位置にそれぞれ設けられる。

【0098】

接続パッド１５０と、アノード電極１４２およびカソード電極１４３とは、Ａｕの多孔質金属層４１を含むバンプ４によって接続される。また、カソード電極１４３と接続される接続パッド１５０は、配線１５１を介してグランド（図示略）と接続される。

【0099】

また、各アノード電極１４２と接続される接続パッド１５０には、それぞれ、スイッチ１５４の一端と接続パッド１５０との間に設けられた、配線１５２およびパッド１５３を介して、スイッチ１５４の一端が接続される。スイッチ１５４の他端には、発光電流Ｉ１を供給する電流源に接続される。なお、電極１４２がカソード電極となり、電極１４３がアノード電極となる場合、スイッチ１５４は、カソードとなる各電極に接続される。

【0100】

各スイッチ１５４は、駆動回路２２によって、それぞれ個別に制御される。これにより、駆動回路２２は、各発光素子３２１を、それぞれ個別に独立制御することができる。その結果、光源装置１１０は、測距装置１００がＳＴＬ方式によって測距を行う場合に、様々な種類のドットパターンによるパターン光を被写体Ｓに照射することができる。なお、各スイッチ１５４は、複数の発光素子３２１で共有して、いくつかの発光素子３２１のグループ毎に制御してもよい。

【0101】

次に、図９Ａ～図９Ｃを参照し、光源装置１１０の組み立て工程について説明する。図９Ａ～図９Ｃは、実施形態に係る光源装置１１０の組み立て工程の説明図である。ここでは、チップ３と半導体基板２との接続工程について説明する。

【0102】

また、ここでは、図９Ａ～図９Ｃに示す構成要素のうち、図８に示す構成要素と同一の構成については、図８に示す符号と同一の符号を付することにより、重複する説明を省略する。なお、ここでは、発光素子３２１のアノード電極１４２側にバンプ４ａ（図３Ｄ参照）が設けられている場合について説明するが、半導体基板２の接続パッド１５０側にバンプ４（図２Ｄ参照）が設けられていてもよい。

【0103】

図９Ａに示すように、バンプ４ａは、発光素子３２１のアノード電極１４２側、つまり、チップ３側に設けられる場合、例えば、Ａｕを含む多孔質金属層４１とアノード電極１４２との間にＡｕの金属膜４３を備える。

【0104】

金属膜４３は、バンプ４ａの高さに対する膜厚の比率が１０％未満、より好ましくは５％未満の厚さである。例えば、金属膜４３は、高さ（厚さ）が１０μｍの多孔質金属層４１が形成される場合、膜厚が０．２μｍとなるように形成される。

【0105】

また、半導体基板２の接続パッド１５０側にバンプ４（図２Ｄ参照）が設けられる場合も同様に、金属膜４２は、バンプ４の高さに対する膜厚の比率が１０％未満、より好ましくは５％未満の厚となるように形成される。例えば、金属膜４２は、高さ（厚さ）が１０μｍの多孔質金属層４１が形成される場合、膜厚が０．２μｍとなるように形成される。

【0106】

かかる金属膜４３は、チップ３にバンプ４ａを形成するためのパターニングが施されたフォトレジスト層５２（図３Ｂ参照）の微細な構造を強固にするために形成される。これにより、バンプ４ａは、高さを略１０μｍとする場合、ピッチを２０μｍ以下にするファインピッチ化が可能となる。

【0107】

また、ここでは、半導体基板２側の接続パッド１５０の成分が多孔質金属層４１と同じＡｕであるものとして説明するが、接続パッド１５０の成分がＡｕ以外の場合、接続パッド１５０の表面に多孔質金属層４１の成分と同じＡｕの膜を形成しておく。これにより、接続パッド１５０と多孔質金属層４１との接続強度を高めることができる。

【0108】

かかるチップ３と半導体基板２とを接続する場合には、図９Ａに示すように、まず、半導体基板２上にチップ３を配置し、半導体基板２上面に設けられる接続パッド１５０と、チップ３側のアノード電極１４２に設けられるバンプ４ａとの位置合わせを行う。

【0109】

続いて、図９Ｂに示すように、チップ３を降下させてバンプ４ａの下面を接続パッド１５０の上面に当接させて所定の圧力を掛ける。その後、１００℃程度の比較的低い温度に加熱し、バンプ４ａにおけるＡｕの多孔質金属層４１を溶融させずに、バンプ４ａによって接続パッド１５０とアノード電極１４２とを接続させる。

【0110】

このとき、多孔質金属層４１は、過熱される温度および掛けられる圧力によって厚さ方向に若干つぶされて高さ（厚さ）が小さくなる。その結果、バンプ４ａによってチップ３と半導体基板２とが接続された後の状態では、金属膜４３は、バンプ４ａの高さに対する膜厚の比率が２０％未満となる。

【0111】

また、半導体基板２の接続パッド１５０側にバンプ４（図２Ｄ参照）が設けられる場合も同様に、バンプ４によってチップ３と半導体基板２とが接続された後の状態では、金属膜４２は、バンプ４の高さに対する膜厚の比率が２０％未満となる。

【0112】

ここで、チップ３に設けられる発光素子３２１の側面および発光素子３２１のアノードに設けられるアノード電極１４２の側面および下面の周縁部は、絶縁膜１４４によって被覆されている。かかる絶縁膜１４４は、例えば、ＳｉＯ２（酸化シリコン）およびＳｉＮ（窒化シリコン）の少なくとも一つを含んでいてよい。

【0113】

また、半導体基板２の上面に設けられる接続パッド１５０の側面および上面の周縁部は、絶縁膜１５５によって被覆されている。かかる絶縁膜１５５は、例えば、ＳｉＯ２およびＳｉＮの少なくとも一つを含んでいてよい。接続パッド１５０の上面における絶縁膜１５５によって被覆されていない部分、換言すれば、絶縁膜１５５における上部開口部の径は、バンプ４ａの径よりも大きく形成される。

【0114】

これにより、接続パッド１５０の位置とバンプ４ａの位置とに若干のズレが生じていても、バンプ４ａによって接続パッド１５０と発光素子３２１のアノード電極１４２とを確実に接続することができる。

【0115】

その後、図９Ｃに示すように、半導体基板２とチップ３との間、および半導体基板２とチップ３との接続部の間に、絶縁性樹脂１０２を充填することにより、隣接するバンプ４ａ間を絶縁して光源装置１１０の組み立てが完了する。

【0116】

これにより、光源装置１１０は、隣接するバンプ４ａ同士が絶縁性樹脂１０２によって絶縁されるので、バンプ４ａ間のショート故障を防止することができると共に、衝撃によるバンプ４ａのオープン故障を防止することができる。

【0117】

［３．効果］
電子機器１は、半導体基板２と、チップ３と、接続部（バンプ４）とを有する。チップ３は、熱膨張率が半導体基板２とは異なる。バンプ４は、半導体基板２およびチップ３の対向する主面に設けられた接続パッド２１，３１同士を接続する多孔質金属層４１を含む。

【0118】

これにより、電子機器１は、バルク状の金属製のバンプによって半導体基板２およびチップ３の接続パッド２１，３１同士を接続する場合に比べて、低温低圧の処理で半導体基板２およびチップ３の接続パッド２１，３１同士を接続することができる。したがって、電子機器１は、高温高圧によるダメージを低減することができるので、信頼性を向上させることができる。

【0119】

また、チップ３は、熱膨張率が半導体基板２とは０．１ｐｐｍ／℃以上異なる。これにより、電子機器１は、例えば、チップ３が発熱して半導体基板２とは異なる熱膨張率で膨張しても、多孔質金属層４１が弾性変形するので、バンプ４でオープン故障が発生することを抑制することができる。

【0120】

また、チップ３は、半導体レーザであり、半導体基板２は、半導体レーザを駆動する駆動回路２２を有する。これにより、電子機器１は、半導体レーザの発光に伴う発熱により、チップ３が半導体基板２とは異なる熱膨張率で膨張しても、多孔質金属層４１が弾性変形するので、バンプ４でオープン故障が発生することを抑制することができる。

【0121】

また、チップ３は、半導体レーザである。半導体基板は、温度センサを有する。これにより、半導体レーザを駆動する駆動回路２２は、温度センサによって検出される発光部３２近傍の温度に応じて発光部３２を駆動制御することで、温度の変化によって生じる発光部３２の発光特性の変動を抑制することができる。

【0122】

また、半導体レーザは、レーザ光を出射する２次元に配列された複数の発光素子３２１を有する。複数の発光素子３２１は、アノード電極１４２およびカソード電極１４３が同一平面上に設けられている。これにより、半導体レーザは、駆動回路２２との接続を容易に行うことができる。

【0123】

また、半導体基板２は、スイッチ１５４を有する。スイッチ１５４は、アノード電極１４２またはカソード電極１４３と接続されている。これにより、駆動回路２２は、測距装置１００がＳＴＬ方式によって測距を行う場合に、各スイッチ１５４を個別に制御することによって、様々な種類のドットパターンによるパターン光を被写体Ｓに照射することができる。

【0124】

また、スイッチ１５４は、複数の発光素子３２１毎に接続されている。発光素子３２１は、グループ毎に発光制御される。これにより、測距装置１００は、発光素子３２１のグループ毎に発光パターンを変化させることによって、様々な種類のパターン光を被写体Ｓに照射することができる。

【0125】

また、スイッチ１５４は、発光素子３２１毎に接続されている。発光素子３２１は、個別に発光制御される。これにより、測距装置１００は、任意の発光パターンのパターン光を被写体Ｓに照射することができる。

【0126】

また、発光素子３２１は、共通の基板上に形成されている。これにより、半導体レーザは、複数の発光素子３２１によって１つのアノード電極１４２またはカソード電極１４３を共用することができる。

【0127】

また、各アノード電極１４２または各カソード電極１４３と各スイッチ１５４とは、接続部（バンプ４）によって接続される。これにより、光源装置１１０は、バルク状の金属製のバンプによって半導体基板２およびチップ３を接続する場合に比べて、低温低圧の処理で半導体基板２およびチップ３を接続することができる。したがって、光源装置１１０は、高温高圧によるダメージを低減することができるので、信頼性を向上させることができる。

【0128】

発光素子３２１は、ＶＣＳＥＬ構造を有する。これにより、光源装置１１０は、消費電力を低減することができ、大量生産が可能となる。

【0129】

また、半導体基板２とチップ３との間および接続部（バンプ４）の間には、絶縁性樹脂１０２が充填されている。これにより、光源装置１１０は、隣接するバンプ４同士が絶縁性樹脂１０２によって絶縁されるので、バンプ４間のショート故障を防止することができると共に、衝撃によるバンプ４のオープン故障を防止することができる。

【0130】

また、多孔質金属層４１は、粒子径が０．００５μｍ～１．０μｍの金属粒子を含む。かかる多孔質金属層４１は、金属粒子のサイズ効果により、バルク状の金属の融点よりも低い温度で金属接合が可能である。これにより、電子機器１は、半導体基板２およびチップ３の接続パッド２１，３１同士が比較的低温で金属接合可能な多孔質金属層４１によって接続されるので、熱によるダメージが低減されることで信頼性を向上させることができる。

【0131】

また、バンプ４は、多孔質金属層４１と半導体基板２側の接続パッド２１との間、および多孔質金属層４１とチップ３側の接続パッド３１との間のうち、少なくともいずれか一方に多孔質金属層４１と同一成分の金属膜４２，４３を有する。

【0132】

これにより、接続パッド２１，３１と多孔質金属層４１との成分が異なる場合であっても、金属膜４２，４３と多孔質金属層４１とによって、接続パッド２１，３１間を強固に接続することができる。

【0133】

また、金属膜４２，４３は、バンプ４，４ａを形成する工程で使用されるパターニング後のフォトレジスト層５１，５２の表面を硬化させるために形成された薄膜である。これにより、微細な構造のバンプ４，４ａを形成することができるので、バンプ４，４ａのファインピッチ化を図ることができる。

【0134】

また、金属膜４２は、バンプ４における半導体基板２の主面と直交する方向の厚さに対する膜厚の比率が１０％未満、好ましくは５％未満である。また、金属膜４３は、バンプ４ａにおけるチップ３の主面と直交する方向の厚さに対する膜厚の比率が１０％未満、好ましくは５％未満である。

【0135】

これにより、フォトレジスト層５１，５２にパターニングされるバンプ４，４ａ形成用の貫通孔が金属膜４２，４３の形成によって狭くなることを防止することができる。その結果、フォトレジスト層５１，５２にパターニングされる貫通孔に、バンプ４，４ａの材料となる金属粒子を含むペースト４０を適切に充填することができる。

【0136】

また、半導体基板２およびチップ３がバンプ４とバンプ４ａとによって接続された電子機器の場合、金属膜４２，４３は、バンプ４，４ａの積層体における半導体基板２およびチップ３の主面と直交する方向の厚さの半分に対する膜厚の比率が１０％未満、好ましくは５％未満である。

【0137】

これにより、フォトレジスト層５１，５２にパターニングされるバンプ４，４ａ形成用の貫通孔が金属膜４２，４３の形成によって狭くなることを防止することができる。その結果、フォトレジスト層５１，５２にパターニングされる貫通孔に、バンプ４，４ａの材料となる金属粒子を含むペースト４０を適切に充填することができる。

【0138】

また、電子機器１は、半導体基板２と、バンプ４とを有する。バンプ４は、半導体基板２の主面に設けられた接続パッド２１の表面に順次積層される金属膜４２および多孔質金属層４１を含む。そして、金属膜４２は、バンプ４における半導体基板２の主面と直交する方向の厚さに対する膜厚の比率が１０％未満である。

【0139】

これにより、半導体基板２は、バンプ４のファインピッチ化が可能になると共に、バルク状の金属製バンプを用いる場合に比べて低温低圧の処理により、熱膨張率が半導体基板２とは異なるチップ３のフリップチップ実装が可能になる。

【0140】

また、半導体基板２は、たとえば、フリップチップ実装される半導体レーザを駆動する駆動回路２２を有する。駆動回路２２は、半導体レーザが備える複数の発光素子３２１における各アノード電極１４２と電流源との間を接続する各スイッチ１５４を制御して各発光素子を独立制御する。これにより、駆動回路２２は、測距装置１００がＳＴＬ方式によって測距を行う場合に、光源装置１１０によって様々な種類のドットパターンによるパターン光を被写体Ｓに照射させることができる。

【0141】

また、電子機器１は、チップ３と、バンプ４ａとを有する。バンプ４ａは、チップ３の主面に設けられた接続パッド３１の表面に順次積層される金属膜４３および多孔質金属層４１を含む。そして、金属膜４３は、バンプ４ａにおけるチップ３の主面と直交する方向の厚さに対する膜厚の比率が１０％以下である。

【0142】

これにより、チップ３は、バンプ４ａのファインピッチ化が可能になると共に、バルク状の金属製バンプを用いる場合に比べて低温低圧の処理により、熱膨張率がチップ３とは異なる半導体基板２へのフリップチップ実装が可能となる。

【0143】

また、チップ３は、半導体レーザである。半導体レーザは、レーザ光を出射する２次元に配列された複数の発光素子３２１を有する。複数の発光素子３２１は、アノード電極１４２およびカソード電極１４３が同一平面上に設けられている。これにより、半導体レーザは、駆動回路２２との接続を容易に行うことができる。

【0144】

また、チップ３は、駆動回路２２上にバンプ４を介して接合することができるため、実装基板１０１の面積を小さくすることができる。

【0145】

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

【0146】

なお、本技術は以下のような構成も取ることができる。
（１）
半導体基板と、
熱膨張率が前記半導体基板とは異なるチップと、
前記半導体基板および前記チップの対向する主面に設けられた接続パッド同士を接続する多孔質金属層を含む接続部と
を有する電子機器。
（２）
前記チップは、
熱膨張率が前記半導体基板とは０．１ｐｐｍ／℃以上異なる
前記（１）に記載の電子機器。
（３）
前記チップは、
半導体レーザであり、
前記半導体基板は、
前記半導体レーザを駆動する駆動回路を有する
前記（１）または（２）に記載の電子機器。
（４）
前記チップは、
半導体レーザであり、
前記半導体基板は、
温度センサを有する
前記（１）から（３）に記載の電子機器。
（５）
前記半導体レーザは、
レーザ光を出射する２次元に配列された複数の発光素子を有し、
前記複数の発光素子のそれぞれは、
アノード電極およびカソード電極が同一平面上に設けられている
前記（３）または（４）に記載の電子機器。
（６）
前記半導体基板は、
スイッチを有し、
前記スイッチは、
前記アノード電極または前記カソード電極と接続されている
前記（５）に記載の電子機器。
（７）
前記スイッチは、
複数の前記発光素子のグループ毎に接続されており、
前記発光素子は、
前記グループ毎に発光制御される
前記（６）に記載の電子機器。
（８）
前記スイッチは、
前記発光素子毎に接続されており、
前記発光素子は、
個別に発光制御される
前記（６）に記載の電子機器。
（９）
各前記アノード電極または各前記カソード電極と各前記スイッチとは、前記接続部によって接続される
前記（６）～（８）のいずれか一つに記載の電子機器。
（１０）
前記発光素子は、
共通の基板上に形成されている
前記（５）～（９）のいずれか一つに記載の電子機器。
（１１）
前記発光素子は、
ＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）構造を有する
前記（５）～（１０）のいずれか一つに記載の電子機器。
（１２）
前記半導体基板と前記チップとの間および前記接続部の間には、絶縁性樹脂が充填されている
前記（１）～（１１）のいずれか一つに記載の電子機器。
（１３）
前記多孔質金属層は、
粒子径が０．００５μｍ～１．０μｍの金属粒子を含む、前記（１）～（１２）のいずれかに記載の電子機器。
（１４）
前記接続部は、
前記多孔質金属層と前記半導体基板側の接続パッドとの間、および前記多孔質金属層と前記チップ側の接続パッドとの間のうち、少なくともいずれか一方に前記多孔質金属層と同一成分の金属膜を有する、前記（１）～（１３）のいずれかに記載の電子機器。
（１５）
前記金属膜は、
前記接続部における前記主面と直交する方向の厚さに対する膜厚の比率が１０％以下である、前記（１４）に記載の電子機器。
（１６）
前記金属膜は、
前記接続部における前記主面と直交する方向の厚さに対する膜厚の比率が５％未満である、前記（１５）に記載の電子機器。
（１７）
前記金属膜は、
前記接続部における前記主面と直交する方向の厚さの半分に対する膜厚の比率が１０％以下である、前記（１４）に記載の電子機器。
（１８）
前記金属膜は、
前記接続部における前記主面と直交する方向の厚さの半分に対する膜厚の比率が５％未満である、前記（１７）に記載の電子機器。
（１９）
前記多孔質金属層および前記接続部における前記主面と直交する方向の高さの比率は、９０％よりも大きい、前記（１）～（１８）のいずれかに記載の電子機器。
（２０）
半導体基板と、
前記半導体基板の主面に設けられた接続パッドの表面に順次積層される金属膜および多孔質金属層を含むバンプと
を有し、
前記金属膜は、
前記バンプにおける前記主面と直交する方向の厚さに対する膜厚の比率が１０％以下である
電子機器。
（２１）
前記半導体基板は、
フリップチップ実装される半導体レーザを駆動する駆動回路を有し、
前記駆動回路は、
前記半導体レーザが備える複数の各発光素子と電流源との間を接続する各スイッチを制御して各前記発光素子を独立制御する
前記（２０）に記載の電子機器。
（２２）
チップと、
前記チップの主面に設けられた接続パッドの表面に順次積層される金属膜および多孔質金属層を含むバンプと
を有し、
前記金属膜は、
前記バンプにおける前記主面と直交する方向の厚さに対する膜厚の比率が１０％以下である、電子機器。
（２３）
前記チップは、
半導体レーザであり、
前記半導体レーザは、
レーザ光を出射する２次元に配列された複数の発光素子を有し、
前記複数の発光素子のそれぞれは、
アノード電極およびカソード電極が同一平面上に設けられている
前記（２２）に記載の電子機器。

【0147】

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。以前に説明した少なくとも１つの例示や図とともに上述した側面および特徴は、他の例示と組み合わせることが可能であり、かかる他の例示の好ましい特徴と置き換えたり、かかる他の例示の好ましい特徴を付加的に導入したりしてもよい。たとえば、上述した構造的および／または機能的な詳細は、（１９）～（２３）の記載のように構成された電子機器へ同様に適用されてよい。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3A】

【図3B】

【図3C】

【図3D】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図9C】