特許 7509895 メモリデバイス内の線に対する構成可能な抵抗率

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-06-24

(45)【発行日】2024-07-02

(54)【発明の名称】メモリデバイス内の線に対する構成可能な抵抗率

(51)【国際特許分類】

   H10B 63/10 20230101AFI20240625BHJP

   H01L 21/82 20060101ALI20240625BHJP

   H10N 70/20 20230101ALI20240625BHJP

【ＦＩ】

H10B63/10

H01L21/82 W

H10N70/20

【請求項の数】 24

(21)【出願番号】P 2022547178

(86)(22)【出願日】2021-01-06

(65)【公表番号】

(43)【公表日】2023-05-10

(86)【国際出願番号】 US2021012301

(87)【国際公開番号】W WO2021158320

(87)【国際公開日】2021-08-12

【審査請求日】2022-09-29

(31)【優先権主張番号】16/781,975

(32)【優先日】2020-02-04

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(72)【発明者】

【氏名】バネルジー クーシク

(72)【発明者】

【氏名】ギャン アイザイア オー．

(72)【発明者】

【氏名】カッセル ロバート

(72)【発明者】

【氏名】ジャオ ジャン

(72)【発明者】

【氏名】クーパー ウィリアム エル．

(72)【発明者】

【氏名】ジョンソン ジェイソン アール．

(72)【発明者】

【氏名】オトール マイケル ピー．

【審査官】加藤 俊哉

(56)【参考文献】

【文献】米国特許出願公開第２０１７／００７７１８４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０１２３２６２（ＵＳ，Ａ１）

【文献】特表２０１９－５３６２６０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ６３／１０

Ｈ０１Ｌ ２１／８２

Ｈ１０Ｎ ７０／２０

(57)【特許請求の範囲】

【請求項1】

メモリデバイスに対してアクセス線の第１のセットを形成することと、
前記アクセス線の第１のセットを、第１の時間の間、第１の抵抗率と関連付けられる第１の程度まで酸化することと、
前記アクセス線の第１のセットを酸化した後、前記メモリデバイスに対してアクセス線の第２のセットを形成することと、
前記アクセス線の第２のセットを、前記第１の時間とは異なる第２の時間の間、前記第１の抵抗率とは異なる第２の抵抗率に関連付けられる第２の程度まで酸化すること
を含む、方法。

【請求項2】

前記アクセス線の第２のセットは前記アクセス線の第１のセットの上方にある、請求項１に記載の方法。

【請求項3】

前記第２の程度は前記第１の程度よりも少ない、請求項２に記載の方法。

【請求項4】

前記アクセス線の第１のセットと結合されたメモリセルの第１のデッキを形成することと、
前記アクセス線の第２のセットと結合されたメモリセルの第２のデッキを形成すること
を更に含む、請求項１に記載の方法。

【請求項5】

前記アクセス線の第１のセットを酸化することは、前記アクセス線の第１のセットを酸素を含むプラズマに曝すことを含み、
前記アクセス線の第２のセットを酸化することは、前記アクセス線の第２のセットを酸素を含むプラズマに曝すことを含む、
請求項１に記載の方法。

【請求項6】

前記アクセス線の第１のセットは、第１のドライエッチングプロセスの一部として酸素を含むプラズマに曝され、
前記アクセス線の第２のセットは、第２のドライエッチングプロセスの一部として酸素を含むプラズマに曝される、
請求項５に記載の方法。

【請求項7】

前記アクセス線の第１のセット及び前記アクセス線の第２のセットはウェーハ上に形成され、
前記方法は、
前記アクセス線の第１のセットが酸素を含むプラズマに曝されている間に第１の電圧を前記ウェーハに印加することと、
前記アクセス線の第２のセットが酸素を含むプラズマに曝されている間に第２の電圧を前記ウェーハに印加すること
を更に含み、
前記第１の程度は、前記第１の電圧に少なくとも部分的に基づき、
前記第２の程度は、前記第２の電圧に少なくとも部分的に基づく、
請求項５に記載の方法。

【請求項8】

前記アクセス線の第１のセットは、前記第１の時間の間、酸素を含むプラズマに曝され、前記第１の程度は、前記第１の時間に少なくとも部分的に基づき、
前記アクセス線の第２のセットは、前記第２の時間の間、酸素を含むプラズマに曝され、前記第２の程度は、前記第２の時間に少なくとも部分的に基づく、
請求項５に記載の方法。

【請求項9】

前記アクセス線の第１のセット及び前記アクセス線の第２のセットはウェーハ上に形成され、
前記方法は、
前記アクセス線の第１のセットが酸素を含むプラズマに曝されている間に、前記ウェーハを第１の温度に加熱することと、
前記アクセス線の第２のセットが酸素を含むプラズマに曝されている間に、前記ウェーハを第２の温度に加熱すること
を更に含み、
前記第１の程度は、前記第１の温度に少なくとも部分的に基づき、
前記第２の程度は、前記第２の温度に少なくとも部分的に基づく、
請求項５に記載の方法。

【請求項10】

第１の量の電力を使用して前記アクセス線の第１のセットが曝される前記プラズマを励起することと、
第２の量の電力を使用してアクセス線の前記第２のセットが曝される前記プラズマを励起すること
を更に含み、
前記第１の程度は、前記第１の量の電力に少なくとも部分的に基づき、
前記第２の程度は、前記第２の量の電力に少なくとも部分的に基づく、
請求項５に記載の方法。

【請求項11】

前記アクセス線の第１のセットは、第１の量の圧力下で酸素を含むプラズマに曝され、前記第１の程度は、前記第１の量の圧力に少なくとも部分的に基づき、
前記アクセス線の第２のセットは、第２の量の圧力下で酸素を含むプラズマに曝され、前記第２の程度は、前記第２の量の圧力に少なくとも部分的に基づく、
請求項５に記載の方法。

【請求項12】

前記アクセス線の第１のセットは、第１の濃度の酸素を含むプラズマに曝され、前記第１の程度は、前記第１の濃度に少なくとも部分的に基づき、
前記アクセス線の第２のセットは、第２の濃度の酸素を含むプラズマに曝され、前記第２の程度は、前記第２の濃度に少なくとも部分的に基づく、
請求項５に記載の方法。

【請求項13】

前記アクセス線の第１のセットを酸化することは、前記アクセス線の第１のセットを過酸化水素に曝すことを含み、
前記アクセス線の第２のセットを酸化することは、前記アクセス線の第２のセットを過酸化水素に曝すことを含む、
請求項１に記載の方法。

【請求項14】

前記アクセス線の第１のセットが過酸化水素に曝されている間に前記アクセス線の第１のセットを水酸化アンモニウムに曝すことと、
前記アクセス線の第２のセットが過酸化水素に曝されている間に前記アクセス線の第２のセットを水酸化アンモニウムに曝すこと
を更に含む、請求項１３に記載の方法。

【請求項15】

前記アクセス線の第１のセットが過酸化水素に曝される前に、前記アクセス線の第１のセットを水酸化アンモニウムに曝すことと、
前記アクセス線の第２のセットが過酸化水素に曝される前に、前記アクセス線の第２のセットを水酸化アンモニウムに曝すこと
を更に含む、請求項１３に記載の方法。

【請求項16】

前記アクセス線の第１のセットは、前記第１の時間の間、過酸化水素に曝され、前記第１の程度は、前記第１の時間に少なくとも部分的に基づき、
前記アクセス線の第２のセットは、前記第２の時間の間、過酸化水素に曝され、前記第２の程度は、前記第２の時間に少なくとも部分的に基づく、
請求項１３に記載の方法。

【請求項17】

前記アクセス線の第１のセットを過酸化水素に曝すことは、前記アクセス線の第１のセットを、第１の濃度の過酸化水素を含む第１の溶液に曝すことを含み、前記第１の程度は、前記第１の濃度に少なくとも部分的に基づき、
前記アクセス線の第２のセットを過酸化水素に曝すことは、前記アクセス線の第２のセットを、第２の濃度の過酸化水素を含む第２の溶液に曝すことを含み、前記第２の程度は、前記第２の濃度に少なくとも部分的に基づく、
請求項１３に記載の方法。

【請求項18】

アクセス線の第１のセットと結合されたメモリセルの第１のデッキであって、前記アクセス線の第１のセットは、第１の厚さを有する金属酸化物を各々含む、前記メモリセルの第１のデッキと、
前記メモリセルの第１のデッキの上方のメモリセルの第２のデッキであって、前記メモリセルの第２のデッキは、アクセス線の第２のセットと結合され、前記アクセス線の第２のセットは、第２の厚さを有する金属酸化物を各々含み、前記第１の厚さは前記第２の厚さよりも厚い、前記メモリセルの第２のデッキと
を含む、装置。

【請求項19】

前記アクセス線の第１のセットは、前記第１の厚さを有する前記金属酸化物の下に第３の厚さを有する金属を各々含み、
前記アクセス線の第２のセットは、前記第２の厚さを有する前記金属酸化物の下に第４の厚さを有する金属を各々含む、
請求項１８に記載の装置。

【請求項20】

前記第４の厚さは前記第３の厚さよりも厚い、請求項１９に記載の装置。

【請求項21】

前記アクセス線の第１のセット及び前記アクセス線の第２のセットは、タングステンを各々含み、
前記金属酸化物は酸化タングステンを含む、
請求項１８に記載の装置。

【請求項22】

メモリセルの複数のデッキを形成することと、
アクセス線の複数のセットを形成することであって、前記アクセス線の複数のセットの各々は、前記メモリセルの複数のデッキの内の少なくとも１つと結合されることと、
前記アクセス線の複数のセット内に含まれるアクセス線のセットを、第１の時間の間、第１の抵抗率と関連付けられる第１の程度まで酸化することと、
前記アクセス線の複数のセット内に含まれるアクセス線の第２のセットを、前記第１の時間とは異なる第２の時間の間、前記第１の抵抗率とは異なる第２の抵抗率に関連付けられる第２の程度まで酸化すること
を含む、方法。

【請求項23】

前記アクセス線のセットを酸化することは、前記アクセス線のセットの各アクセス線内に、第１の厚さを有する金属酸化物の個別の第１の層を形成することを含み、
前記アクセス線の第２のセットを酸化することは、前記アクセス線の第２のセットの各アクセス線内に、第２の厚さを有する金属酸化物の個別の第２の層を形成することを含む、
請求項２２に記載の方法。

【請求項24】

前記アクセス線のセットを酸化することは、前記アクセス線のセットを酸素を含むプラズマに曝すこと、又は前記アクセス線のセットを過酸化水素に曝すことに少なくとも部分的に基づく、
請求項２２に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

［クロスリファレンス］
本特許出願は、２０２１年１月６日に出願された“ＣＯＮＦＩＧＵＲＡＢＬＥ ＲＥＳＩＳＴＩＶＩＴＹ ＦＯＲ ＬＩＮＥＳ ＩＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”と題するＢａｎｅｒｊｅｅ等による国際特許出願ＰＣＴ／ＵＳ２０２１／０１２３０１の国内段階の出願であり、それは、２０２０年２月４日に出願された“ＣＯＮＦＩＧＵＲＡＢＬＥ ＲＥＳＩＳＴＩＶＩＴＹ ＦＯＲ ＬＩＮＥＳ ＩＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”と題するＢａｎｅｒｊｅｅ等による米国特許出願第１６／７８１，９７５号の優先権を主張し、各々の出願は、本願の譲受人に譲渡され、参照により各々の全体が本明細書に明示的に組み込まれる。

【0002】

［技術分野］
以下は、一般的に、メモリデバイスに関し、より具体的には、メモリデバイスの線の構成可能な抵抗率に関する。

【背景技術】

【0003】

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を格納するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラミングすることによって格納される。例えば、バイナリデバイスは、ほとんどの場合、論理１又は論理０によりしばしば示される２つの状態の内の１つを格納する。他のデバイスでは、２つよりも多い状態が格納され得る。格納された情報にアクセスするために、デバイスのコンポーネントは、メモリデバイス内の少なくとも１つの格納された状態を読み出し得、又はセンシングし得る。情報を格納するために、デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。

【0004】

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等、様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源がない場合でも、それらの格納された論理状態を長期間維持し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源から切断された場合、それらの格納された状態を喪失し得る。

【図面の簡単な説明】

【0005】

【図1】本明細書に開示するような例に従ったメモリアレイ内の線に対する構成可能な抵抗率をサポートする例示的なメモリデバイスを説明する。

【図2】本明細書に開示するような例に従ったメモリアレイ内の線に対する構成可能な抵抗率をサポートするメモリアレイの一例を説明する。

【図3】本明細書に開示するような例に従ったメモリアレイ内の線に対する抵抗率を構成するための例示的な方法のフロー図を説明する。

【図4】本明細書に開示するような例に従ったメモリアレイ内の線に対する抵抗率を構成するための例示的な方法のフロー図を説明する。

【図5】本明細書に開示するような例に従ったメモリアレイ内の線に対する抵抗率を構成することをサポートする方法を説明するフローチャートを説明する。

【図6】本明細書に開示するような例に従ったメモリアレイ内の線に対する抵抗率を構成することをサポートする方法を説明するフローチャートを説明する。

【図7】本明細書に開示するような例に従ったメモリアレイ内の線に対する抵抗率を構成することをサポートする方法を説明するフローチャートを説明する。

【図8】本明細書に開示するような例に従ったメモリアレイ内の線に対する抵抗率を構成することをサポートする方法を説明するフローチャートを説明する。

【発明を実施するための形態】

【0006】

（例えば、読み出し又は書き込み動作中に）メモリセルにアクセスすることは、メモリセルにより格納された論理状態を読み出す（例えば、センシングする）こと又は所望の論理状態を格納するためにメモリセルに書き込む（例えば、プログラミングする）ことの何れかのために、メモリセルに渡って非ゼロの電圧を印加することを含み得る。アレイ内のメモリセルは、異なるアクセス線と結合され得、それらの交点に位置し得、したがって、メモリセルにアクセスすることは、メモリセルと結合された異なるアクセス線に個別の電圧を印加することを含む。各アクセス線は、（例えば、１つ以上のビア又はその他の相互接続によって、アレイの外部に位置するドライバを用いて）対応するドライバと結合され得、メモリセルとアクセス線に対するドライバとの間の電流経路（信号経路）の距離は、少なくとも該アクセス線又はドライバの文脈では、メモリセルに対する電気距離（ＥＤ）と称され得る。

【0007】

相対的に大きなＥＤを有するメモリセルは遠位のメモリセルと称され得、相対的に小さなＥＤを有するメモリセルは近位のメモリセルと称され得る。アレイ内では、複数のメモリセルは、各個々のアクセス線と結合され得る。例えば、メモリセルは、行及び列として配列され、メモリセルの各行は対応する行線（ワード線とも呼ばれる）と結合され、メモリセルの各列は対応する列線（デジット線又はビット線とも呼ばれる）と結合される。

【0008】

アクセス線と結合された遠位のメモリセルに関しては、相対的に低い抵抗率を有するようにアクセス線を構成することが望ましいことがある。アクセス線に対する相対的に低い抵抗率は、例えば、遠位のメモリセルにアクセスするために必要な駆動電流の量を低減し得る。近位のメモリセルに関しては、しかしながら、相対的に高い抵抗率を有するようにアクセス線を構成することが望ましいことがある。アクセス線に対する相対的に高い抵抗率は、例えば、（メモリセルが導電状態に置かれた場合にメモリセルを通じて放電し得る、アレイ内の寄生容量に蓄積された電荷に起因して）近位のメモリセルにアクセスした場合に近位のメモリセルに流れる電流スパイク（例えば、過渡電流）の重大度（振幅、大きさ）を低減し得、それによって近位のメモリセルの寿命を延ばす（摩耗を減らす）。したがって、所与のアクセス線に対して、所望の（目標の）抵抗率は、アクセス線と結合された遠位及び近位のメモリセルに対する競合する考慮事項に基づいて折衷（中間、妥協、スイートスポット）値として決定され得る。

【0009】

幾つかのメモリアレイは、複数レベルのアクセス線を含み得る。例えば、メモリセルの各デッキは、２次元（２Ｄ）アレイとして配列された（例えば、平面内の行及び列に配列された）メモリセルのセットを含み得、メモリセルの複数のデッキは、相互に積み重ねて製造され得、さもなければ配列され（例えば積み重ねられ）得る。追加的又は代替的に、メモリセルの単一のデッキの文脈では、幾つかのアクセス線は、デッキのメモリセルの下に位置し得る一方、他のアクセス線は、デッキのメモリセルの上方に位置し得る。異なるレベルにあるアクセス線は、それらの対応するデバイスから異なる距離に、したがって異なるＥＤに位置し得るので、アクセス線の所望の抵抗率は、アクセス線が位置するメモリアレイのレベルに依存し得る。例えば、ドライバがアレイの下に位置する場合、アレイのより高いレベルにあるアクセス線は、アレイのより低いレベルにあるアクセス線よりも、それらの対応するドライバから遠くにあり得る。したがって、そうした例では、より高いアクセス線と結合されたメモリセルに対する最小及び最大のＥＤは、より低いのアクセス線と結合されたメモリセルに対する最小及び最大のＥＤに比べて増加するであろう。また、マルチレベルアレイは、異なるデッキの態様が独立して製造され得るので、変動又は欠陥の影響を受けやすいことがあり、アレイと関連付けられる寄生容量、及び過渡電流と関連付けられる関連する問題は、アレイ内のレベル数が増加するにつれて更に深刻になり得る。

【0010】

前述のことを考慮して、又は当業者によって理解され得るその他の理由のために、異なる抵抗率を有するように（例えば、アレイのより高いレベルにあるアクセス線に対して、アレイのより低いレベルにあるアクセス線よりも抵抗率が低くなるように、関連するドライバから遠くにある、より高いレベルのアクセス線を補償するように）メモリアレイの異なるレベルにあるアクセス線を構成（調整）することが望ましいことがある。コスト、複雑さ、又はその他の考慮事項に起因して、しかしながら、同じ材料を使用して、及び同じ最初の目標の寸法を用いてメモリアレイの異なるレベルにあるアクセス線を製造することも望ましいことがある。例えば、異なる層にあるアクセス線の最初に形成された断面積（例えば、幅又は高さ、厚さ）を変更することは、様々な性能上の利点を提供し得るが、関連するコスト又は複雑さに関連する欠点をも有し得る。

【0011】

本明細書に説明するように、しかしながら、メモリアレイの異なるレベルにある異なるアクセス線は、異なるレベルにあるアクセス線を異なる程度に酸化することに基づいて異なる抵抗率を有するように構成（調節、調整）され得る。例えば、アレイの異なるレベルにあるアクセス線は、相互に同じ抵抗率（例えば、同じ材料、同じ厚さ）を有するように最初に形成され得、したがって、同じ製造プロセスは、アクセス線の形成に関して両方のレベルにおいて使用され得るが、より強度に酸化されたアクセス線がより高い抵抗率を有するように、あるレベルにあるアクセス線は、別のレベルにあるアクセス線よりも大幅に酸化され得る。酸化は、例えば、ウェット又はドライ技術を使用して達成され得、所与のレベルにあるアクセス線の抵抗率は、酸化の程度を制御することに基づいて構成（制御、調節、調整）され得る。

【0012】

開示の機構は、図１及び図２を参照して説明するように、例示的なメモリアレイの文脈でまず説明される。開示のこれらの及びその他の機構は、図３～図８を参照して説明するように、様々なプロセスフロー及びフローチャートによって更に例証され、それらを参照して説明される。

【0013】

図１は、本明細書に開示するような例に従ったメモリデバイス内の線に対する構成可能な抵抗率をサポートする例示的なメモリデバイス１００を説明する。メモリデバイス１００は、電子メモリ装置とも称され得る。図１は、メモリデバイス１００の様々なコンポーネント及び機構の例示的な表現である。したがって、メモリデバイス１００のコンポーネント及び機構は、機能的相互関係を説明するために示され、必ずしもメモリデバイス１００内の実際の物理的位置ではないことを理解すべきである。更に、図１に含まれる幾つかの要素が数値表示でラベルが付されているが、その他の対応する要素は、同じであり、又は類似していると理解されるであろうが、描写した機構の視認性及び明瞭さを向上させるために、ラベルが付されていない。

【0014】

図１の説明する例では、メモリデバイス１００は、３次元（３Ｄ）メモリアレイ１０２を含む。３Ｄメモリアレイ１０２は、異なる状態を格納するようにプログラミング可能であり得るメモリセル１０５を含む。幾つかの例では、各メモリセル１０５は、論理０及び論理１として示される２つの状態の内の１つを格納するように、したがって１ビットの情報を格納するようにプログラミング可能であり得る。幾つかの例では、メモリセル１０５は、２つより多い論理状態の内の１つを格納するように、したがって、１ビットよりも多い情報を格納するように構成され得る。

【0015】

３Ｄメモリアレイ１０２は、相互に積み重ねて形成された２つ以上の２次元（２Ｄ）メモリアレイを含み得る。このことは、２Ｄアレイと比較して、単一のダイ又は基板上に配置又は創出され得るメモリセルの数を増加させ得、それによって、製造コストを削減し得、メモリデバイスの性能を向上させ得、又はそれらの両方を実現し得る。メモリアレイ１０２は、メモリセル１０５の２つのデッキ（レベル）を含み得、したがって、３Ｄメモリアレイとみなされ得るが、デッキの数は２つに限定されず、幾つかの場合、１つ又は２つ以上であり得る。各デッキは、あるデッキ内のメモリセル１０５が別のデッキのメモリセルと（正確に、重なり合って、又は凡そ）整列され得、メモリセルスタック１４５を形成するように整列又は配置され得る。

【0016】

メモリセル１０５は、幾つかの例では、自己選択メモリセル、相変化メモリ（ＰＣＭ）セル、及び／又は別のタイプの抵抗性又は閾値ベースのメモリセルであり得る。自己選択メモリセル１０５は、ストレージ素子及びセルセレクタ（選択）素子の両方として各々機能する材料（例えば、カルコゲナイド材料）の１つ以上のコンポーネントを含み得、それによって、別個のセルセレクタ回路（ストレージに寄与しないセレクタ回路）の必要性を排除する。こうした素子は、ストレージ及びセレクタコンポーネント（又は素子）、又は自己選択メモリコンポーネント（又は素子）と称され得る。対照的に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）又はＰＣＭセル等の他のタイプのメモリセルは、何れの論理状態の格納にも寄与せずメモリセルの選択又は非選択に寄与する３端子セレクタ素子（例えば、トランジスタ）又は２端子セレクタ素子（例えば、ダイオード）等の別個の（専用の）セルセレクタ素子を各々含み得る。

【0017】

メモリアレイ１０２は、ＷＬ＿１～ＷＬ＿Ｍとラベルが付されたデッキ毎の複数のワード線１１０（例えば、行線）と、ＢＬ＿１～ＢＬ＿Ｎとラベルが付された複数のビット線１１５（例えば、列線）とを含み得、Ｍ及びＮはアレイのサイズに依存する。幾つかの例では、メモリセル１０５の各行はワード線１１０に接続され、メモリセル１０５の各列はビット線１１５に接続される。幾つかの場合、ワード線１１０及びビット線１１５は、それらがメモリセル１０５へのアクセスを可能にし得るので、総称してアクセス線と称され得る。幾つかの例では、ワード線１１０は行線１１０としても知られ得、ビット線１１５はデジット線１１５又は列線１１５としても知られ得る。アクセス線、ワード線、及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に交換可能である。ワード線１１０又はビット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びビット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、カーボン、導電的にドープされた半導体、又はその他の導電性材料、合金、若しくは化合物等の導電性材料で作られ得る。

【0018】

ワード線１１０及びビット線１１５は、メモリセルのアレイを創出するように、相互に実質的に垂直であり得（すなわち、直交し得）、さもなければ相互に交差し得る。図１に示すように、メモリセルスタック１４５内の２つのメモリセル１０５は、ビット線１１５等の共通の導電線を共有し得る。すなわち、ビット線１１５は、メモリセルスタック１４５の上部メモリセル１０５の下部電極及び下部メモリセル１０５の上部電極と電子通信し得る。他の構成が可能であり得、例えば、第３のデッキ（図示せず）は、アクセス線１１０を下図のデッキ又は上図のデッキと共有し得る。一般的に、１つのメモリセル１０５は、ワード線１１０及びビット線１１５等の２つの導電線の交点に位置し得る。この交点は、メモリセル１０５のアドレスと称され得る。対象のメモリセル１０５は、通電したワード線１１０とビット線１１５との交点に位置するメモリセル１０５であり得、すなわち、ワード線１１０及びビット線１１５は、それらの交点にあるメモリセル１０５を読み出す、書き込む、又はその他の方法でアクセスするために通電され得る。同じワード線１１０又はビット線１１５と電子通信する（例えば、接続された）その他のメモリセル１０５は、非対象のメモリセル１０５と称され得る。

【0019】

電極は、メモリセル１０５とワード線１１０又はビット線１１５とに結合され得る。電極という用語は、導体を指し得、幾つかの場合、メモリセル１０５への電気的コンタクトとして用いられ得る。電極は、メモリデバイス１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。幾つかの例では、メモリセル１０５は、電極によって相互に及びアクセス線１１０、１１５から分離された複数の自己選択又はその他のメモリコンポーネント（例えば、選択コンポーネント及びストレージコンポーネント）を含み得る。前述のように、自己選択メモリセル１０５の場合、単一のコンポーネント（例えば、メモリセル１０５内のカルコゲニド材料のセクション又は層）は、（例えば、メモリセル１０５の状態を格納するための、又は格納に寄与するための）ストレージ素子、及び（例えば、メモリセル１０５を選択するための、又は選択に寄与するための）セレクタ要素の両方として使用され得る。

【0020】

メモリセルスタック１４５内の電極は、各々同じ材料（例えば、カーボン）のものであり得、又は様々な（異なる）材料のものであり得る。幾つかの場合、電極はアクセス線とは異なる材料であり得る。幾つかの例では、電極は、該材料とワード線１１０、ビット線１１５、又は別のメモリコンポーネントと間の化学的相互作用を防ぐために、自己選択又はその他のメモリコンポーネント内に含まれる材料（例えば、カルコゲニド材料）をワード線１１０から、ビット線１１５から、及び相互に遮蔽し得る。

【0021】

読み出し及び書き込み等の動作は、対応するワード線１１０及びビット線１１５を活性化又は選択することによってメモリセル１０５上で実施され得る。メモリセル１０５にアクセスすることは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し得、受信した行アドレスに基づいて適切なワード線１１０を活性化し得る。こうしたプロセスは、行又はワード線アドレスのデコードと称され得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し得、適切なビット線１１５を活性化し得る。こうしたプロセスは、列又はビット線アドレスのデコードと称され得る。行デコーダ１２０及び／又は列デコーダ１３０は、例えば、デコーダ回路を使用して実装されるデコーダの例であり得る。幾つかの場合、行デコーダ１２０及び／又は列デコーダ１３０は、（夫々）ワード線１１０又はビット線１１５に印加される電圧を増加させるように構成されたチャージポンプ回路を含み得る。

【0022】

メモリセル１０５は、メモリセル１０５により格納された論理状態を判定するために（例えば、メモリコントローラ１４０、行デコーダ１２０、及び／又は列デコーダ１３０と協働して）メモリセル１０５がアクセスされる場合にセンスコンポーネント１２５によって読み出され（例えば、センシングされ）得る。センスコンポーネント１２５は、メモリセル１０５により格納された論理状態を指し示す（例えば、少なくとも部分的に基づく）出力信号を１つ以上のコンポーネント（例えば、列デコーダ１３０、入力／出力コンポーネント１３５、メモリコントローラ１４０）に提供し得る。幾つかの例では、検出された論理状態は、ホストデバイス（例えば、データストレージのためにメモリデバイス１００を使用するデバイス、組み込まれた用途でメモリデバイス１００と結合されたプロセッサ）に提供され得、そうしたシグナリングは、入力／出力コンポーネント１３５から直接、又はメモリコントローラ１４０を介して提供され得る。

【0023】

センスコンポーネント１２５は、ラッチングと称され得る、メモリセル１０５を読み出すことに基づいて得られる信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、入力／出力コンポーネント１３５として列デコーダ１３０を通じてその後出力され得る。幾つかの場合、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の一部であり得る。又は、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０に接続され得、又はそれらと電子通信し得る。センスコンポーネントは、その機能的目的を失うことなく、列デコーダ又は行デコーダの何れかと関連付けられ得ることを当業者は理解するであろう。

【0024】

明確にするためにメモリアレイ１０２の側面に示されているが、行デコーダ１２０及び列デコーダ１３０は、幾つかの場合、メモリアレイ１０２の下方にあり得る。各デコーダ１２０、１３０は、（例えば、１つ以上の関連するメモリセル１０５にアクセスするために）アクセス線１１０、１１５を所望の電圧に駆動するように構成された１つ以上のドライバを含み得、又はそれらと結合され得る。幾つかの場合、ドライバは、メモリアレイ１０２の下の領域全体に分散され得る。ドライバをそれらの対応するアクセス線１１０、１１５と結合するために、メモリデバイス１００の１つ以上の層又はデッキを通ってビアが拡張し得る。例えば、アクセス線１１０、１１５が水平方向（例えば、ｘ方向又はｙ方向）に拡張するとみなされる場合、ビアは、垂直（ｚ）方向に拡張し得る。幾つかの場合、ドライバとアクセス線との間の１つ以上の層は、（複数の）相互接続層又は纏めて（１つの）相互接続層と称され得る金属ルーティング線を含み得、ドライバは、相互接続層内の対応する線と結合され得、ビアは、相互接続層とアクセス線１１５を含む層との間に拡張し得る。

【0025】

幾つかの場合、メモリアレイ１０２の異なるレベルにあるアクセス線は、異なる抵抗率を有し得る。例えば、（下部デッキと関連付けられた）メモリアレイ１０２の下部にあるワード線１１０は、（上部デッキと関連付けられた）メモリアレイ１０２の上部にあるワード線１１０とは異なる（例えば、より高い）抵抗率を有し得る。別の例として、（下部デッキと関連付けられた）メモリアレイ１０２の下部にあるワード線１１０は、説明されたビット線１１５とは異なる（例えば、より高い）抵抗率を有し得る。追加的又は代替的に、（上部デッキと関連付けられた）メモリアレイ１０２の上部にあるワード線１１０は、説明したビット線１１５とは異なる（例えば、より低い）抵抗率を有し得る。異なるレベルにあるアクセス線の異なる抵抗率は、本明細書に説明するように、異なるレベルにあるアクセス線が異なる程度に酸化されることに関連し得る。より高い抵抗率を有するアクセス線は、より低い抵抗率を有するアクセス線よりも大幅に酸化され得る。

【0026】

図２は、本明細書に開示するような例を用いたメモリアレイ２００内の線に対する構成可能な抵抗率をサポートする３Ｄメモリアレイ２００の一例を説明する。メモリアレイ２００は、図１を参照して説明したメモリアレイ１０２の一部分の一例であり得る。メモリアレイ２００は、基板２０４の上方に配置されたメモリセルの第１のアレイ又はデッキ２０５－ａと、第１のアレイ又はデッキ２０５－ａの上方に配置されたメモリセルの第２のアレイ又はデッキ２０５－ｂとを含み得る。メモリアレイ２００の例は２つのデッキ２０５－ａ、２０５－ｂを含むが、１つのデッキ２０５（例えば、２Ｄメモリアレイ）又は２つより多いデッキ２０５も可能であることを理解すべきである。更に、図２に含まれる幾つかの要素が数値表示でラベルが付されているが、その他の対応する要素は、同じであり、又は同様であると理解されるであろうが、描写した機構の視認性及び明瞭さを高めるために、ラベルが付されていない。

【0027】

メモリアレイ２００はまた、ワード線２１０及びビット線２１５を含み得、これらは、図１を参照して説明したようなワード線１１０及びビット線１１５の例であり得る。ワード線２１０及びビット線２１５は、対応する金属層から最初に形成（製造）され得、したがって、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、チタン（Ｔｉ）、又は金属合金等の金属材料を最初に含み得る。

【0028】

形成された（例えば、パターニングされた）後、ワード線２１０及びビット線２１５は、本明細書の他の場所でより詳細に説明するように、所望の抵抗率を有するようにメモリアレイ２００の所与のレベルにあるワード線２１０及びビット線２１５を構成するために酸化され得る。幾つかの場合、アクセス線の抵抗率は、アクセス線の長さの単位あたりの電気抵抗の量として表され得る（例えば、抵抗率は、幾つかの場合、平方メートルで表されるアクセス線の断面積が乗算された、メートルの長さあたりのオームである、オームメートルの単位で表され得、アクセス線の断面積が一定の場合には、アクセス線の長さの単位あたりの電気抵抗の固定量になる）。追加的又は代替的に、アクセス線の抵抗率は、シート抵抗として表され得、これは、均一な厚さを有する材料のシートを含む、又はシートから形成される材料の抵抗率の尺度であり得る。幾つかの場合、シート抵抗はオームスクエアの単位で表され得、これは、（例えば、オームメートルの抵抗率の単位をメートルで表されるように均一なシートの厚さで除算した結果として）次元的にはオームに等しくてもよいが、具体的には、（例えば、従来の抵抗器のもの等のバルク抵抗ではなく）シート抵抗を含意する。

【0029】

第１のデッキ２０５－ａのメモリセルは、第１の電極２２５－ａ、メモリ素子２２０－ａ、及び第２の電極２２５－ｂを含み得る。また、第２のデッキ２０５－ｂのメモリセルは、第１の電極２２５－ｃ、メモリ素子２２０－ｂ、及び第２の電極２２５－ｄを含み得る。第１のデッキ２０５－ａ及び第２のデッキ２０５－ｂのメモリセルは、幾つかの例では、図１を参照して説明したように、各デッキ２０５－ａ及び２０５－ｂの対応するメモリセルがビット線２１５又はワード線２１０を共有し得るように、共通の導電線を有し得る。例えば、第２のデッキ２０５－ｂの第１の電極２２５－ｃ及び第１のデッキ２０５－ａの第２の電極２２５－ｂは、ビット線２１５－ａが垂直方向に隣接するメモリセルによって共有されるように、ビット線２１５－ａに結合され得る。

【0030】

メモリアレイ２００のアーキテクチャは、幾つかの場合、クロスポイントアーキテクチャと称され得、メモリセルは、図２に説明するように、ワード線２１０とビット線２１５との間のトポロジカルなクロスポイントで形成される。こうしたクロスポイントアーキテクチャは、少なくともその他の幾つかのメモリアーキテクチャと比較して、製造コストが低い相対的に高密度のデータストレージを提供し得る。例えば、クロスポイントアーキテクチャは、少なくとも幾つかのその他のアーキテクチャと比較して、面積が減少し、その結果、メモリセル密度が増加したメモリセルを有し得る。

【0031】

明確にするために、メモリセル毎に１つのメモリ素子２２０が示されているが、第１のデッキ２０５－ａ及び第２のデッキ２０５－ｂのメモリセルは、１つ以上のメモリ素子２２０（例えば、情報を格納するように構成可能なメモリ材料を含む素子）を各々含み得、これは、自己選択メモリ素子であってもなくてもよい。幾つかの例では、メモリ素子２２０は、例えば、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、カーボン（Ｃ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、若しくはインジウム（ＩＮ）、又はそれらの様々な組み合わせを含むカルコゲニド材料又はその他の合金を含み得る。幾つかの例では、主にセレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を有するカルコゲニド材料は、ＳＡＧ合金と称され得る。幾つかの例では、ＳＡＧ合金はまた、シリコン（Ｓｉ）を含み得、そうしたカルコゲニド材料は、ＳｉＳＡＧ合金と称され得る。他の幾つかの例では、ＳＡＧ合金はまた、インジウム（Ｉｎ）を含み得、そうしたカルコゲニド材料は、幾つかの場合、ＩｎＳＡＧ合金と称され得る。幾つかの例では、カルコゲナイドは、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、又はフッ素（Ｆ）等の追加の元素を、各々原子又は分子の形態で含み得る。

【0032】

幾つかの場合、メモリ素子２２０はＰＣＭセル内に含まれ得る。ＰＣＭセル内において、メモリ素子２２０は、アモルファスから結晶性に、又はその逆に切り替わり得、したがって、メモリ素子２２０を溶融温度を超えて加熱するようにメモリ素子２２０に電圧を印加し、したがってメモリ素子２２０に電流を流し、メモリ素子２２０を所望の状態（例えば、アモルファス又は結晶性）にするように構成された様々なタイミングパラメータに従って電圧及び電流をその後除去することによって、メモリ素子２２０を含むメモリセルに状態が書き込まれ得る。メモリ素子２２０の加熱及び急冷は、メモリ素子２２０に流れる電流の流れを制御することによって達成され得、これは、順に、対応するワード線２１０と対応するビット線２１５との間の電圧差を制御することによって達成され得る。

【0033】

結晶状態にあるメモリ素子２２０は、周期的な構造で配列された原子を有し得、これは、相対的に低い電気抵抗（例えば、セット状態）をもたらし得る。対照的に、アモルファス状態にあるメモリ素子２２０は、周期的な原子構造を全く有さず又は相対的に僅かに有し得、これは、相対的に高い電気抵抗（例えば、リセット状態）を有し得る。メモリ素子２２０のアモルファス状態と結晶状態との間の抵抗値の差は著しいことがあり、例えば、アモルファス状態にある材料は、その結晶状態にある材料の抵抗よりも１桁以上大きな抵抗を有し得る。幾つかの場合、アモルファス状態は、それと関連付けられた閾値電圧を有し得、Ｖｔｈを超えるまで電流は流れないことがある。幾つかのＰＣＭセルは、相変化を受け、それによってストレージ素子として機能するように構成されたあるメモリ素子２２０と、ダイオード（例えば、スナップバックダイオード）として、したがって選択素子として機能するように構成された別のメモリ素子２２０とを含み得る。選択素子は、同じＰＣＭセル内のストレージ素子が結晶状態に置かれた場合でさえ、アモルファス状態のままであるように構成され得る。

【0034】

幾つかの場合、メモリ素子２２０は、部分的にアモルファス及び部分的に結晶性であり得、抵抗は、完全に結晶性又は完全にアモルファス状態にあるメモリ素子２２０の抵抗の間の何らかの値のものであり得る。メモリ素子２２０は、したがって、バイナリ論理の用途以外に使用され得、すなわち、材料内に格納される可能な状態の数は、２つよりも多くてもよい。

【0035】

幾つかの場合、自己選択メモリセル内に含まれるメモリ素子２２０は、（例えば、メモリ（例えば、カルコゲニド）材料の組成に起因して、及び／又はメモリ素子２２０をアモルファス又はガラス相等の単一相に維持するように構成された動作電圧及び電流に起因して）メモリセルの通常の動作中に相変化を受けないように動作し得る。例えば、メモリ素子２２０は、カルコゲニド材料の結晶化を阻害し、したがってアモルファス状態に維持し得る、ヒ素等の化学元素を含み得る。ここで、（例えば、メモリ素子２２０及び電極２２５を含む）メモリセルによりサポートされる論理状態のセットの幾つか又は全ては、メモリ素子２２０のアモルファス状態と関連付けられ得る（例えば、メモリ素子２２０がアモルファス状態にある間にメモリ素子２２０によって格納され得る）。例えば、論理状態“Ｏ”及び論理状態“Ｇ”は両方とも、メモリ素子２２０のアモルファス状態と関連付けられ得る（例えば、メモリ素子２２０がアモルファス状態にある間にメモリ素子２２０によって格納され得る）。幾つかの場合、メモリ素子２２０は、情報ビットに対応する論理状態を格納するように構成され得る。

【0036】

（例えば、電極２２５－ａ、メモリ素子２２０－ａ、及び電極２２５－ｂを含む）メモリセルのプログラミング（書き込み）動作中、プログラミング（書き込み）に使用される極性、又はメモリ素子２２０がアモルファス状態にプログラミングされるか、それとも結晶状態にプログラミングされるは、メモリ素子２２０の閾値電圧又は抵抗等の、メモリ素子２２０の特定の挙動又は特性に影響を与え得（決定し得、セットし得、プログラミングし得）る。メモリ素子２２０により格納された論理状態に依存するメモリ素子２２０の閾値電圧又は抵抗の差（例えば、メモリ素子２２０が論理状態“Ｏ”を格納している場合の閾値電圧又は抵抗と論理状態“Ｇ”を格納している場合の閾値電圧又は抵抗との間の差）は、メモリ素子２２０の読み出しウィンドウに対応し得る。

【0037】

ワード線２１０－ａは、メモリアレイ２００の第１のレベルにあり得、ビット線２１５－ａは、メモリアレイ２００の第２のレベルにあり得、ワード線２１０－ｃは、メモリアレイ２００の第３のレベルにあり得る。各ワード線２１０及びビット線２１５は、個別の金属部分２３０及び金属酸化物部分２３５を含み得る。上に論じ、及び本明細書の他の場所に論じるように、ワード線２１０又はビット線２１５は、対応する金属層から最初に形成され（製造され）得、個別の金属部分２３０は、同じ金属材料を含み得る。上に論じ、本明細書の他の場所でも論じるように、ワード線２１０又はビット線２１５は、個別の金属酸化物部分２３５を形成するためにその後酸化され得る。金属酸化物部分２３５は、金属部分２３０内に含まれる金属の酸化物を含み得る（例えば、金属部分２３０がタングステン（Ｗ）を含む場合、金属酸化物部分２３５は、酸化タングステン（Ｗ_ｘＯ_ｙ）を含み得、金属部分２３０がアルミニウム（Ａｌ）を含む場合、金属酸化物部分２３５は酸化アルミニウム（Ａｌ_ｘＯ_ｙ）を含み得る等々）。

【0038】

ワード線２１０又はビット線２１５の場合、アクセス線の抵抗率は、個別の金属部分２３０の厚さ（断面積）及び個別の金属酸化物部分２３５の厚さに依存し得る。例えば、金属部分２３０は、金属酸化物部分よりも低い抵抗率を有し得、したがって、より厚い金属部分２３０は、より低い抵抗率を有し得る（より高い導電性であり得る）一方、より薄い金属部分２３０は、より高い抵抗率を有し得る（より低い導電性であり得る）。アクセス線の全体的な断面積が固定されている（例えば、メモリアレイ２００のレベル内で又はレベル間で一定である）場合、より厚い金属酸化物部分２３５は、より薄い金属部分２３０に対応し得、したがって、より高い抵抗率に対応し得る一方、より薄い金属酸化物部分２３５は、より厚い金属部分２３０に対応し得、したがって、より低い抵抗率に対応し得る。したがって、同じ全体的な断面積に対して、より大幅に酸化されたアクセス線は、より小幅に酸化されたアクセス線よりも高い抵抗率を有し得る。

【0039】

したがって、メモリアレイ２００の異なるレベルにあるアクセス線（例えば、ワード線２１０又はビット線２１５）の抵抗率の調整（構成）は、所望の厚さの個別の金属部分２３０及び金属酸化物部分２３５を形成するために、アクセス線を異なる程度まで選択的に酸化することを通じて達成され得る。例えば、金属部分２３０－ｃは、（例えば、金属酸化物部分２３５－ｃが金属酸化物部分２３５－ａよりも薄く、ワード線２１０－ｃ及び２１０－ａが同じ材料から最初に形成され、同じ全体的な断面積を有することに起因して）金属部分２３０－ａよりも厚いことがある。したがって、メモリアレイ２００の異なるデッキ２０５にあるアクセス線は、異なる抵抗率を有し得る。追加的又は代替的に、幾つかの場合、メモリアレイ２００の同じデッキ２０５内ではあるが異なるレベルにあるアクセス線は、異なる抵抗率を有し得る。例えば、金属部分２３０－ｂは、（例えば、金属酸化物部分２３５－ｂが金属酸化物部分２３５－ａよりも薄く、ビット線２１５－ａ及びワード線２１０－ａが同じ材料から最初に形成され、同じ全体的な断面積を有することに起因して）金属部分２３０－ａよりも厚いことがある。

【0040】

アクセス線の酸化は、ウェット及びドライ処理技術を含む様々な酸化プロセスによって達成され得る。例えば、アクセス線の酸化は、アクセス線が液体過酸化水素（又は別の液体酸化剤）に曝されるウェット処理技術によって達成され得る。追加的又は代替的に、アクセス線の酸化は、アクセス線が（例えば、ガス又はプラズマの形態で）酸素に曝されるドライ処理技術によって達成され得る。ウェット及び／又はドライ処理技術は、アクセス線の所望の抵抗率が達成されるように酸化物部分２３５の厚さを構成するように調節（制御、調整）され得る。幾つかの場合、メモリアレイ２００の異なるレベルにあるアクセス線は、順次実施され得る（例えば、より高いレベルにあるアクセス線は、より低いレベルにあるアクセス線が既に形成された後に形成され得る）。メモリアレイ２００の所与のレベルにあるアクセス線は、別の（例えば、より高い）レベルにあるアクセス線が形成された後及び形成の前に酸化され得る。

【0041】

図２の例は、金属部分２３０及び金属酸化物部分２３５を別個の副層として説明し、金属酸化物部分２３５に対応する副層は、個別の金属部分２３０に対応する副層の上方にあるが、アクセス線が酸化される製造技術及び製造段階に依存して、同じアクセス線の金属部分２３０及び金属酸化物部分２３５が他の方法で分配され得ることを当業者は理解するであろう。例えば、アクセス線の上面が酸化剤（例えば、液体過酸化水素、ガス又はプラズマ形態の酸素）に曝されている間にアクセス線を酸化することは、金属部分２３０の上方の副層として形成された金属酸化物部分２３５をもたらし得るが、金属酸化物部分２３５は、追加的又は代替的に、金属部分２３０の側壁上に形成され得る。

【0042】

更に、（例えば、あるレベルにある）幾つかのアクセス線は、そうしたアクセス線に対して低い抵抗率を得るように、酸化されないことがある一方で、１つ以上の他のレベルにあるアクセス線は、そうしたアクセス線に対して１つ以上のより高い抵抗率を得るように、１つ以上の異なる程度まで酸化され得ることを、当業者又は通常の当業者は理解するであろう。また、抵抗率の文脈で本明細書に説明する概念は、代わりに、抵抗率の逆数であり得る導電率の文脈で表現され得る。

【0043】

図３は、本明細書に開示するような例に従ったメモリデバイス内の金属線に対する抵抗率を構成するための例示的な方法３００のフロー図を説明する。幾つかの場合、例えば、方法４００は、図１を参照して説明したようなメモリアレイ１０２又は図２を参照して説明したようなメモリアレイ２００のアクセス線等のアクセス線の抵抗率を構成するために使用され得る。特定のシーケンス又は順序で示されているが、特に指定がない限り、プロセスの順序は修正され得る。したがって、説明する実施形態は、例としてのみ理解されるべきであり、説明するプロセスは、異なる順序で実施され得、幾つかのプロセスは、並行して実施され得る。また、様々な実施形態では、１つ以上のプロセスが省略され得る。したがって、あらゆる実施形態で全てのプロセスが必要とされるわけではない。他のプロセスフローが可能である。

【0044】

３０５において、メモリデバイスの第１のレベルにおいて金属線が形成され得る。例えば、金属線は、メモリアレイ内のアクセス線（例えば、ワード線又はビット線）であり得る。金属線は、任意の数のマスキング（例えば、パターニング）、除去（例えば、エッチング）、又は形成（例えば、堆積）技術を使用して形成され得る。例えば、金属層（材料）は、基板の上方に（例えば、基板の上方に同様に形成される材料の介在するスタックの上方に）形成され得、金属層は、任意の数の金属線を形成するようにパターニングされ得る。

【0045】

３１０において、第１のレベルにある金属線は、パラメータ値の第１のセットに従って酸素に曝され得る。金属線を酸素に曝すことは、金属線を構成する金属を酸化し得、それによって金属線の抵抗率を増加させ得る（例えば、有効な厚さを低下させ得る）。パラメータの第１のセットは、第１のレベルにある金属線が酸化される程度、したがって第１のレベルにある金属線の抵抗率を構成するために選択（調整）され得る。第１レベルにある金属線の全体的な断面積は、３１０の後も３０５の後と同じままであり得るが、第１レベルにある金属線内の金属の有効な厚さは、酸化の程度に比例して減少し得る。それ故、第１のレベルにある金属線の抵抗率を調整することは、金属線が３０５において最初にどのように形成されるかに関係なく達成され得る。

【0046】

３０５において形成された金属線は、様々な方法で酸素に曝され得る。例えば、３０５において形成された金属線は、ガス及び／又はプラズマの形態で酸素に曝され得、これは、ドライプロセス又は技術と称され得、金属酸化物（例えば、酸化タングステン）を形成するために金属線（例えば、タングステン線）を酸化し得る。

【0047】

幾つかの場合、３１０は、拡散プロセスを使用することを含み得る。例えば、金属線は、拡散に使用されるプラズマチャンバー内で酸素プラズマに曝され得る。拡散プロセスの例は、化学気相成長（ＣＶＤ）プロセス、原子層堆積（ＡＬＤ）プロセス、プラズマ化学気相成長（ＰＣＤＥＶ）プロセス、又は酸素プラズマが使用され得るその他のプロセスであり得る。そうしたプロセスにおいて、金属は、拡散のために調節され得る様々なパラメータに基づいて、所望の程度（例えば、金属酸化物部分２３５の所望の厚さ）まで、より高い導電性の金属からより低い導電性の金属酸化物に選択的に変換され得る。一例のパラメータとして、プラズマチャンバーの圧力は、所望の程度の酸化を目標とするように変更され得る。この場合、プラズマチャンバーの圧力が高いほど、金属を酸化するためにチャンバー内で利用可能な酸素の増加量に起因して、酸化の度合い（程度）は大きくなり得る。別の例示的なパラメータとして、曝露時間（例えば、金属が酸素プラズマに曝される期間）は、所望の程度の酸化を目標とするように変更され得る。この場合、金属が酸素に曝される時間が長いほど、酸化の程度は大きくなり得る。更に別の例示的なパラメータとして、酸素プラズマの励起電力は、所望の程度の酸化を目標とするように変更され得る。この場合、プラズマの励起電力が大きいほど、金属の酸化の程度は大きくなる。幾つかの例では、拡散プロセスのその他のパラメータが調節され得る。そして、更に別の例示的なパラメータとして、酸素プラズマ内の酸素の濃度は、所望の程度の酸化を目標とするように変更され得る。この場合、酸素の濃度が高いほど、金属の酸化の程度は大きくなる。幾つかの例では、拡散プロセスのその他のパラメータが調節され得る。拡散プロセスと関連付けられるこれらの又は任意の数のその他のパラメータは、酸化の程度、したがって、３０５において形成される金属線の抵抗率を調整するために、独立して、又は組み合わせて設定（調節、構成）され得る。

【0048】

幾つかの場合、３１０は、ドライエッチングプロセスを使用することを含み得る。ドライエッチングプロセスでは、金属線は、ドライエッチングチャンバー内で発された酸素に曝され得る。金属線が酸素に曝されている間、ドライエッチングチャンバー内の静電チャックをバイアスするために電圧が印加され得る。例えば、金属線は、その上方に金属線が形成される又は形成されない基板を通じて静電チャックと電子通信し得、静電チャックに印加されるバイアス電圧は、（例えば、イオン堆積ツールの金属線間の電位差を調整することによって）金属線の酸化の程度に影響を与えるように選択的に調整（構成）され得る。したがって、一例のパラメータとして、（例えば、チャック、イオン堆積ツール、又はそれら両方のバイアス電圧を変更することによって）所望の程度の酸化を目標とするように電圧差は変更され得る。この場合、電圧差が大きいほど、酸化の程度は大きくなり得る。

【0049】

ドライエッチングプロセスはまた、３１０における酸化の程度を制御するために使用され得る任意の数のその他の構成可能なパラメータをサポートし得る。例えば、拡散プロセスと同様に、ドライエッチングチャンバーの圧力、曝露時間、及び励起電力が調整され得る。幾つかの場合、酸化の程度の選択性（制御の程度）を更に高めるために、ドライエッチングプロセスにおいて追加のパラメータが調節され得る。一例のパラメータとして、プラズマの酸素比は、所望の程度の酸化を目標とするように調節され得る。この場合、プラズマの酸素含有量が高いほど、酸化の程度は大きくなり得る。別の例示的なパラメータとして、ドライエッチングチャンバー内の磁場の無線周波数（ＲＦ）電力が調節され得る。この場合、ＲＦ電力が高いほど、酸化の程度は大きくなり得る。更に別の例示的なパラメータとして、チャンバー内のソース電力分布を修正するために、ドライエッチングチャンバーに対する内側対外側のコイル比が調節され得る、この場合、ドライエッチングチャンバーに対する内側対外側のコイル比を調節することは、ウェーハ又はその他の構造体の異なる側面に渡る酸化の均一性に影響を与え得る（例えば、内側対外側のコイル比が高いと、ウェーハ又はその他の構造体の中心から遠く離れた酸化の程度と比較して、ウェーハ又はその他の構造体の中心近くの酸化の程度が大きくなり得る一方で、内側対外側のコイル比が低いと、ウェーハ又はその他の構造体の中心から遠く離れた酸化の程度と比較して、ウェーハ又はその他の構造体の中心近くの酸化の程度は小さくなり得る）。したがって、例えば、メモリデバイスの所与のレベルにあるアクセス線の酸化の程度（したがって抵抗率）は、幾つかの場合、アクセス線の長さに沿って変化し得る（例えば、関連するウェーハの中心から遠くに形成された部分では、酸化が少なく、したがって抵抗が少ない）。そして、更に別の例示的なパラメータとして、チャック、金属線若しくは関連するウェーハ、又はドライエッチングチャンバー若しくはプロセスの別の態様の温度が調節され得る。この場合、温度が高いほど、酸化の程度は大きくなり得る。拡散プロセスと関連付けられるこれらの又は任意の数のその他のパラメータは、酸化の程度、したがって３０５において形成される金属線の抵抗率を調整するために、独立して、又は組み合わせて設定（調節、構成）され得る。

【0050】

３１５において、メモリデバイスの第２のレベルにおいて金属線が形成され得る。例えば、金属線は、メモリアレイ内のアクセス線（例えば、ワード線又はビット線）であり得る。金属線は、任意の数のマスキング（例えば、パターニング）、除去（例えば、エッチング）、又は形成（例えば、堆積）技術を使用して、第２のレベルにおいて形成され得る。例えば、金属層（材料）は、第１のレベルの上方（例えば、第１のレベルの上方に同様に形成される１つ以上の材料又は構造体の介在するスタックの上方）にあり得る第２のレベルにおいて形成され得、第２のレベルにある金属層は、第２のレベルにある任意の数の金属線を形成するようにパターニングされ得る。幾つかの場合、３１５において形成される金属線は、３０５において金属線を形成するために使用されるプロセスと同じ又は同様のプロセスを使用して形成され得るが、メモリデバイスの異なるレベルにおいて適用され得る。したがって、幾つかの場合、３１５において形成される金属線は、３０５において形成される金属線と、材料及び断面積が同一であり得、又は少なくとも実質的に同一であり得る。

【0051】

幾つかの場合、３０５において形成される金属線のセット、及び３１０において形成される金属線のセットは、同じタイプの金属線であり得る（例えば、両セットはワード線であり得、両セットはビット線であり得る）。他の場合、３０５において形成される金属線のセット、及び３１０において形成される金属線のセットは、異なるタイプの金属線であり得る（例えば、一方のセットはワード線であり得、他方のセットはビット線であり得る）。更に、第１レベルにある金属線の下方、第２レベルにある金属線の上方、又は第１レベルと第２レベルとの間に、任意の数の追加の材料又は構造体が形成され得る。例えば、第１レベル及び第２レベルは共に、メモリセルの同じデッキ２０５内に含まれ得、又はメモリセルの異なるデッキ２０５内に含まれ得る。

【0052】

３２０において、第２レベルにある金属線は、パラメータ値の第２のセットに従って酸素に曝され得る。３１０を参照して説明した技術の何れかは、第２のレベルにある金属線を所望の程度まで酸化するために、３２０において、単独で、又は任意の組み合わせで使用され得る。例えば、３２０を参照して説明する任意の数の様々なパラメータは、第１のレベルにある金属線と比較して、第２のレベルにある金属線に対して異なる程度の酸化、したがって異なる抵抗率を目標とするように、単独で、又は任意の組み合わせで調節され得る（例えば、３２０におけるパラメータの第２のセットと３１０におけるパラメータの第１のセットとの間で異なり得る）。したがって、例えば、３１０を参照して説明した任意のパラメータは、３１０における第１の値（設定）と、３２０における第２の値とを有し得る。

【0053】

３０５において形成されたアクセス線が少なくとも部分的に露出されている（例えば、３０５において形成されたアクセス線の各々の少なくとも１つの表面がウェーハの表面に露出されている）間に、３１０と関連付けられる１つ以上の動作が実施され得、３１５において形成されたアクセス線が少なくとも部分的に露出されている（例えば、３１５において形成されたアクセス線の各々の少なくとも１つの表面がウェーハの表面に露出されている）間に、３２０と関連付けられる１つ以上の動作が実施され得る。幾つかの場合、第１の洗浄動作が３０５と３１０との間に実施され得、第２の洗浄動作が３１５と３２０との間に実施され得る。

【0054】

図４は、本明細書に開示するような例に従ったメモリデバイス内の線に対する抵抗率を構成するための例示的な方法４００のフロー図を説明する。幾つかの場合、例えば、方法４００は、図１を参照して説明したようなメモリアレイ１０２又は図２を参照して説明したようなメモリアレイ２００のアクセス線等のアクセス線の抵抗率を構成するために使用され得る。特定のシーケンス又は順序で示されているが、特に指定がない限り、プロセスの順序は修正され得る。したがって、説明する実施形態は、例としてのみ理解されるべきであり、説明するプロセスは、異なる順序で実施され得、幾つかのプロセスは、並行して実施され得る。また、様々な実施形態では、１つ以上のプロセスが省略され得る。したがって、あらゆる実施形態で全てのプロセスが必要とされるわけではない。他のプロセスフローが可能である。

【0055】

４０５において、メモリデバイスの第１のレベルにおいて金属線が形成され得る。例えば、金属線は、メモリアレイ内のアクセス線（例えば、ワード線又はビット線）であり得る。金属線は、任意の数のマスキング（例えば、パターニング）、除去（例えば、エッチング）、又は形成（例えば、堆積）技術を使用して形成され得る。例えば、金属層（材料）は、基板の上方に（例えば、基板の上方に同様に形成される材料の介在するスタックの上方に）形成され得、金属層は、任意の数の金属線を形成するようにパターニングされ得る。

【0056】

４１０において、第１のレベルにある金属線は、パラメータ値の第１のセットに従って、酸化剤（例えば、溶液）に曝され得る。幾つかの場合、酸化剤は過酸化物であり得、又は過酸化物を含み得る。例えば、酸化剤は、過酸化水素又は過酸化水素を含む溶液であり得る。幾つかの場合、酸化剤は、洗浄溶液としても機能し得る溶液内に含まれ得る。例えば、可能性として脱イオン水に加えて、アンモニウム、水酸化アンモニウム、及び過酸化水素を含む溶液は、酸化剤として、及び追加的又は代替的に、洗浄溶液として使用され得る。こうした溶液は、幾つかの場合、ＡＰＭ又は標準洗浄１（ＳＣＩ）溶液と称され得る。

【0057】

４１０において金属線を酸化剤に曝すことは、金属線が構成される金属を酸化し得、それによって金属線の抵抗率を増加させ得る（例えば、有効な厚さを低下させ得る）。パラメータの第１のセットは、第１のレベルにある金属線が酸化される程度、したがって４０５において形成される金属線の抵抗率を構成するために選択（調整）され得る。第１レベルにある金属線の全体的な断面積は、４１０の後も４０５の後と同じままであり得るが、第１レベルにある金属線内の金属の有効な厚さは、酸化の程度に比例して減少し得る。それ故、第１のレベルにある金属線の抵抗率を調整することは、金属線が４０５において最初にどのように形成されるかに関係なく達成され得る。

【0058】

３０５において形成された金属線は、様々な方法で酸化剤に曝され得る。例えば、３０５において形成された金属線は、液体溶液又は酸化剤を使用して酸化剤に曝露され得、これは、ウェットプロセスと称され得る。幾つかの場合、金属線が４０５において形成された後、その後の処理のために金属線を含む構造体を準備するために洗浄プロセスが生じ得る。洗浄プロセスは、４０５において形成された金属線を洗浄溶液に曝すことを含み得る。洗浄溶液は、例えば、水酸化アンモニウムを含み得る。幾つかの場合、洗浄及び酸化の両方が４１０において同時に生じるように、酸化剤が洗浄溶液に添加され得る（例えば、過酸化水素が洗浄溶液に添加され得る）。他の場合、洗浄が４０５と４１０との間に生じるように、４０５において形成された金属線は、洗浄プロセス後に酸化剤に曝され得る（例えば、４０５において形成された金属線は、酸化剤を含まない洗浄溶液を使用して洗浄され得る）。酸化剤を欠く洗浄溶液を使用する別個の洗浄ステップが４０５と４１０との間に使用される場合であっても、４１０において使用される酸化剤は、それでも洗浄能力を有する溶液内に含まれ得る（例えば、酸化剤を欠く第１の洗浄溶液が４０５と４１０との間の洗浄プロセスの一部として使用され得、次に、酸化剤を含む第２の異なる洗浄溶液が４１０において使用され得る）。更に、幾つかの場合、複数の酸化剤は、（例えば、単一の溶液の一部として、又は異なる連続して適用される溶液の一部として）同時に又は連続して使用され得る。

【0059】

ウェットプロセスでは、金属は、ウェットプロセスのために調節され得る様々なパラメータに基づいて、所望の程度（例えば、金属酸化物部分２３５の所望の厚さ）まで、より高い導電性の金属からより低い導電性の金属酸化物に選択的に変換され得る。一例のパラメータとして、金属線が４１０において曝される溶液内の酸化剤（例えば、過酸化水素等の過酸化物）の濃度は、所望の程度の酸化を目標とするように変更され得る。この場合、酸化剤の濃度が高いほど、酸化の程度が大きくなり得る。別の例示的なパラメータとして、曝露時間（金属線が４１０において酸化剤に曝される期間）は、所望の程度の酸化を目標とするように変更され得る。更に別の例示的なパラメータとして、酸化剤は、所望の程度の酸化を目標とするように選択され得る（したがって、レベル毎に変更され得る）。この場合、酸化剤がより強力である（例えば、所与の濃度及び曝露時間でより多く酸化する）ほど、酸化の程度はより大きくなり得る。ウェットプロセスと関連付けられるこれらの又は任意の数のその他のパラメータは、酸化の程度、したがって４０５において形成される金属線の抵抗率を調整するために、独立して、又は組み合わせて設定（調節、構成）され得る。

【0060】

４１５において、メモリデバイスの第２のレベルにおいて金属線が形成され得る。例えば、金属線は、メモリアレイ内のアクセス線（例えば、ワード線又はビット線）であり得る。金属線は、任意の数のマスキング（例えば、パターニング）、除去（例えば、エッチング）、又は形成（例えば、堆積）技術を使用して、第２のレベルにおいて形成され得る。例えば、金属層（材料）は、第１のレベルの上方（例えば、第１のレベルの上方に同様に形成される１つ以上の材料又は構造体の介在するスタックの上方）にあり得る第２のレベルにおいて形成され得、第２のレベルにある金属層は、第２のレベルにある任意の数の金属線を形成するようにパターニングされ得る。幾つかの場合、４１５において形成される金属線は、４０５において金属線を形成するために使用されるプロセスと同じ又は同様のプロセスを使用して形成され得るが、メモリデバイスの異なるレベルにおいて適用され得る。したがって、幾つかの場合、４１５において形成される金属線は、４０５において形成される金属線と材料及び断面積が同一であり得、又は少なくとも実質的に同一であり得る。

【0061】

幾つかの場合、４０５において形成される金属線のセット、及び４１０において形成される金属線のセットは、同じタイプの金属線であり得る（例えば、両セットは、ワード線であり得、両セットはビット線であり得る）。他の場合、４０５において形成される金属線のセット、及び４１０において形成される金属線のセットは、異なるタイプの金属線であり得る（例えば、一方のセットはワード線であり得、他方のセットはビット線であり得る）。更に、第１のレベルにある金属線の下方、第２のレベルにある金属線の上方、又は第１レベルと第２レベルとの間に、任意の数の追加の材料又は構造体が形成され得る。例えば、第１レベル及び第２レベルは共に、メモリセルの同じデッキ２０５内に含まれ得、又はメモリセルの異なるデッキ２０５内に含まれ得る。

【0062】

４２０において、第２のレベルにある金属線は、パラメータ値の第２のセットに従って酸化剤に曝され得る。４１０を参照して説明した技術の内の何れかは、第２のレベルにある金属線を所望の程度まで酸化するために、４０２において、単独で又は任意の組み合わせで使用され得る。例えば、４２０を参照して説明した任意の数の様々なパラメータは、第１のレベルの金属線と比較して、第２のレベルにある金属線に対して異なる程度の酸化、したがって異なる抵抗率を目標とするように、単独で、又は任意の組み合わせで調節され得る（例えば、４２０におけるパラメータの第２のセットと４１０にあるパラメータの第１のセットとの間で異なり得る）。したがって、例えば、４１０を参照して説明した任意のパラメータは、４１０における第１の値（設定）と、４２０における第２の値とを有し得る。

【0063】

４０５において形成されたアクセス線が少なくとも部分的に露出されている（例えば、４０５において形成されたアクセス線の各々の少なくとも１つの表面がウェーハの表面に露出されている）間に、４１０と関連付けられた１つ以上の動作が実施され得、４１５において形成されたアクセス線が少なくとも部分的に露出されている（例えば、４１５において形成されたアクセス線の各々の少なくとも１つの表面がウェーハの表面に露出されている）間に、４２０と関連付けられた１つ以上の動作が実施され得る。更に、金属線は、４１０に関して説明したのと同様の方法で、洗浄プロセスと同時に又はその後に、４２０において酸化剤に曝され得る。

【0064】

図５は、本開示の態様に従ったメモリデバイス内の線に対する構成可能な抵抗率をサポートする１つ以上の方法５００を説明するフローチャートを示す。方法５００の動作は、形成ツール、又はドライ処理ツール、又はウェット処理ツール、又は本明細書に記載されるそれらのコンポーネントによって実装され得る。

【0065】

５０５において、メモリデバイスに対してアクセス線の第１のセットが形成され得る。５０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、５０５の動作の態様は、形成ツールによって実施され得る。

【0066】

５１０において、アクセス線の第１のセットは、第１の程度まで酸化され得る。５１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、５１０の動作の態様は、ウェット処理ツール又はドライ処理ツールによって実施され得る。

【0067】

５１５において、アクセス線の第１のセットが酸化された後、メモリデバイスに対してアクセス線の第２のセットが形成され得る。５１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、５１５の動作の態様は、形成ツールによって実施され得る。

【0068】

５２０において、アクセス線の第２のセットは、第２の程度まで酸化され得る。５２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、５２０の動作の態様は、ウェット処理ツール又はドライ処理ツールによって実施され得る。

【0069】

幾つかの例では、本明細書に説明するような装置は、方法５００等の１つ以上の方法を実施し得る。装置は、メモリデバイスに対してアクセス線の第１のセットを形成することと、アクセス線の第１のセットを第１の程度まで酸化することと、アクセス線の第１のセットを酸化した後、メモリデバイスに対してアクセス線の第２のセットを形成することと、アクセス線の第２のセットを第２の程度まで酸化することを含み得る。

【0070】

本明細書に説明する方法５００及び装置の幾つかの例では、アクセス線の第２のセットは、アクセス線の第１のセットの上方にあり得る。

【0071】

本明細書に説明する方法５００及び装置の幾つかの例では、第２の程度は、第１の程度よりも少なくてもよい。

【0072】

本明細書に記載の方法５００及び装置の幾つかの例は、アクセス線の第１のセットと結合されたメモリセルの第１のデッキを形成することと、アクセス線の第２のセットと結合されたメモリセルの第２のデッキを形成することのための動作、機構、又は手段を更に含み得る。

【0073】

本明細書に説明する方法５００及び装置の幾つかの例では、アクセス線の第１のセットを酸化することのための動作、機構、又は手段は、アクセス線の第１のセットを酸素を含むプラズマに曝すことのための動作、特徴、又は手段を含み得、アクセス線の第２のセットを酸化することのための動作、機構、又は手段は、アクセス線の第２のセットを酸素を含むプラズマに曝すことのための動作、機構、又は手段を含み得る。

【0074】

本明細書に説明する方法５００及び装置の幾つかの例では、アクセス線の第１のセットは、第１のドライエッチングプロセスの一部として酸素を含むプラズマに曝され得、アクセス線の第２のセットは、第２のドライエッチングプロセスの一部として酸素を含むプラズマに曝され得る。

【0075】

幾つかの例では、アクセス線の第１のセット及びアクセス線の第２のセットは、ウェーハ上に形成され得る。本明細書に説明する方法５００及び装置の幾つかの例は、アクセス線の第１のセットが酸素を含むプラズマに曝され得る間に、第１の電圧をウェーハに印加することであって、第１の程度は第１の電圧に基づき得ることと、アクセス線の第２のセットが酸素を含むプラズマに曝され得る間に、第２の電圧をウェーハに印加することであって、第２の程度は第２の電圧に基づき得ることのための動作、機構、又は手段を更に含み得る。

【0076】

本明細書に説明する方法５００及び装置の幾つかの例では、アクセス線の第１のセットは、第１の時間の間、酸素を含むプラズマに曝され得、第１の程度は第１の時間に基づき、アクセス線の第２のセットは、第２の時間の間、酸素を含むプラズマに曝され得、第２の程度は第２の時間に基づく。

【0077】

幾つかの例では、アクセス線の第１のセット及びアクセス線の第２のセットは、ウェーハ上に形成され得る。本明細書に説明する方法５００及び装置の幾つかの例は、アクセス線の第１のセットが酸素を含むプラズマに曝されている間に、ウェーハを第１の温度に加熱することであって、第１の程度は第１の温度に基づき得ることと、アクセス線の第２のセットが酸素を含むプラズマに曝されている間に、ウェーハを第２の温度に加熱することであって、第２の程度は第２の温度に基づき得ることのための動作、機構、又は手段を更に含み得る。

【0078】

本明細書に説明する方法５００及び装置の幾つかの例は、第１の量の電力を使用してアクセス線の第１のセットが曝され得るプラズマを励起することであって、第１の程度は第１の量の電力に基づき得ることと、第２の量の電力を使用してアクセス線の第２のセットが曝され得るプラズマを励起することであって、第２の程度は第２の量の電力に基づき得ることのための動作、機構、又は手段を更に含み得る。

【0079】

本明細書に説明する方法５００及び装置の幾つかの例では、アクセス線の第１のセットは、第１の量の圧力下で酸素を含むプラズマに曝され得、第１の程度は第１の量の圧力に基づき、アクセス線の第２のセットは、第２の量の圧力下で酸素を含むプラズマに曝され得、第２の程度は第２の量の圧力に基づく。

【0080】

本明細書に説明する方法５００及び装置の幾つかの例では、アクセス線の第１のセットは、第１の濃度の酸素を含むプラズマに曝露され得、第１の程度は第１の濃度に基づき、アクセス線の第２のセットは、第２の濃度の酸素を含むプラズマに曝露され得、第２の程度は第２の濃度に基づく。

【0081】

本明細書に説明する方法５００及び装置の幾つかの例では、アクセス線の第１のセットを酸化することのための動作、機構、又は手段は、アクセス線の第１のセットを過酸化水素に曝すことのための動作、機構、又は手段を含み得、アクセス線の第２のセットを酸化することのための動作、機構、又は手段は、アクセス線の第２のセットを過酸化水素に曝すことのための動作、機構、又は手段を含み得る。

【0082】

本明細書に説明する方法５００及び装置の幾つかの例は、アクセス線の第１のセットが過酸化水素に曝され得る間に、アクセス線の第１のセットを水酸化アンモニウムに曝すことと、アクセス線のアクセス線セットの第２のセットが過酸化水素に曝され得る間に、アクセス線の第２のセットを水酸化アンモニウムに曝すことのための動作、機構、又は手段を含み得る。

【0083】

本明細書に説明する方法５００及び装置の幾つかの例は、アクセス線の第１のセットが過酸化水素に曝され得る前に、アクセス線の第１のセットを水酸化アンモニウムに曝すことと、アクセス線のアクセス線セットの第２のセットが過酸化水素に曝され得る前に、アクセス線の第２のセットを水酸化アンモニウムに曝すことのための動作、機構、又は手段を含み得る。

【0084】

本明細書に説明する方法５００及び装置の幾つかの例では、アクセス線の第１のセットは、第１の時間の間、過酸化水素に曝され得、第１の程度は第１の時間に基づき、アクセス線の第２のセットは、第２の時間の間、過酸化水素に曝され得、第２の程度は第２の時間に基づく。

【0085】

本明細書に説明する方法５００及び装置の幾つかの例では、アクセス線の第１のセットを過酸化水素に曝すことのための動作、機構、又は手段は、アクセス線の第１のセットを第１の濃度の過酸化水素を含む第１の溶液に曝すことのための動作、機構、又は手段を含み得、アクセス線の第２のセットを過酸化水素に曝すことのための動作、機構、又は手段は、アクセス線の第２のセットを第２の濃度の過酸化水素を含む第２の溶液に曝すことのための動作、機構、又は手段を含み得る。

【0086】

図６は、本開示の態様に従ったメモリデバイス内の線に対する構成可能な抵抗率をサポートする１つ以上の方法６００を説明するフローチャートを示す。方法６００の動作は、形成ツール若しくはドライ処理ツール、又は本明細書に説明するようなそれらのコンポーネントによって実装され得る。

【0087】

６０５において、メモリデバイスに対してアクセス線の第１のセットが形成され得る。６０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、６０５の動作の態様は、形成ツールによって実施され得る。

【0088】

６１０において、アクセス線の第１のセットは、第１の程度まで酸化され得、このことは、アクセス線の第１のセットを、酸素を含むプラズマに曝すことを含み得る。６１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、６１０の動作の態様は、ドライ処理ツールによって実施され得る。

【0089】

６１５において、アクセス線の第１のセットが酸化された後、メモリデバイスに対してアクセス線の第２のセットが形成され得る。６１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、６１５の動作の態様は、形成ツールによって実施され得る。

【0090】

６２０において、アクセス線の第２のセットは、第２の程度まで酸化され得、このことは、アクセス線の第２のセットを、酸素を含むプラズマに曝すことを含み得る。６２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、６２０の動作の態様は、ドライ処理ツールによって実施され得る。

【0091】

図７は、本開示の態様に従ったメモリデバイス内の線に対する構成可能な抵抗率をサポートする１つ以上の方法７００を説明するフローチャートを示す。方法７００の動作は、形成ツール若しくはウェット処理ツール、又は本明細書に説明するようなそれらのコンポーネントによって実装され得る。

【0092】

７０５において、メモリデバイスに対してアクセス線の第１のセットが形成され得る。７０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、７０５の動作の態様は、形成ツールによって実施され得る。

【0093】

７１０において、アクセス線の第１のセットは、第１の程度まで酸化され得、このことは、アクセス線の第１のセットを過酸化水素に曝すことを含み得る。７１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、７１０の動作の態様は、ウェット処理ツールによって実施され得る。

【0094】

７１５において、アクセス線の第１のセットが酸化された後、メモリデバイスに対してアクセス線の第２のセットが形成され得る。７１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、７１５の動作の態様は、形成ツールによって実施され得る。

【0095】

７２０において、アクセス線の第２のセットは、第２の程度まで酸化され得、このことは、アクセス線の第２のセットを過酸化水素に曝すことを含み得る。７２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、７２０の動作の態様は、ウェット処理ツールによって実施され得る。

【0096】

図８は、本開示の態様に従ったメモリデバイス内の線に対する構成可能な抵抗率をサポートする１つ以上の方法８００を示すフローチャートを示す。方法８００の動作は、形成ツール、又はドライ処理ツール、又はウェット処理ツール、又は本明細書に説明するようなそれらのコンポーネントによって実装され得る。

【0097】

８０５において、メモリセルのデッキのセットが形成され得る。８０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８０５の動作の態様は、形成ツールによって実施され得る。

【0098】

８１０において、アクセス線の複数のセットが形成され得、アクセス線のセットの各々は、メモリセルのデッキの内の少なくとも１つと結合される。８１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８１０の動作の態様は、形成ツールによって実施され得る。

【0099】

８１５において、アクセス線の複数のセット内に含まれるアクセス線のセットが酸化され得る。８１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８１５の動作の態様は、ウェット処理ツール又はドライ処理ツールによって実施され得る。

【0100】

幾つかの例では、本明細書に説明するような装置は、方法８００等の１つ以上の方法を実施し得る。装置は、メモリセルのデッキのセットを形成することと、アクセス線の複数のセットを形成することであって、アクセス線の複数のセットの各々は、メモリセルのデッキの内の少なくとも１つと結合されることと、アクセス線の複数のセット内に含まれるアクセス線のセットを酸化することのための動作、機構、又は手段を含み得る。

【0101】

本明細書に説明する方法８００及び装置の幾つかの例は、アクセス線の複数のセット内に含まれるアクセス線の第２のセットを酸化することのための動作、機構、又は手段を更に含み得る。幾つかの例では、アクセス線のセットを酸化することは、セットの各アクセス線内に、第１の厚さを有する金属酸化物の個別の第１の層を形成することを含み、アクセス線の第２のセットを酸化することは、第２のセットの各アクセス線内に、第２の厚さを有する金属酸化物の個別の第２の層を形成することを含む。

【0102】

本明細書に説明する方法８００及び装置の幾つかの例は、アクセス線のセットを酸素を含むプラズマに曝すこと、又はアクセス線のセットを過酸化水素に曝すことに基づいて、アクセス線のセットを酸化することのための動作、特徴、又は手段を含み得る。

【0103】

上に説明した方法は、可能な実装を説明していること、動作及びステップは、再配置され得、さもなければ修正され得ること、並びに他の実装が可能であることに留意すべきである。更に、２つ以上の方法の部分は組み合わされ得る。

【0104】

装置が説明される。装置は、アクセス線の第１のセットと結合されたメモリセルの第１のデッキを含み得、アクセス線の第１のセットは、第１の厚さを有する金属酸化物と、メモリセルの第１のデッキの上方のメモリセルの第２のデッキとを各々含み、メモリセルの第２のデッキは、アクセス線の第２のセットと結合され、アクセス線の第２のセットは、第２の厚さを有する金属酸化物を各々含む。

【0105】

幾つかの例では、第１の厚さは第２の厚さよりも厚くてもよい。

【0106】

幾つかの例では、アクセス線の第１のセットは、第１の厚さを有する金属酸化物の下に第３の厚さを有する金属を各々含み得、アクセス線の第２のセットは、第２の厚さを有する金属酸化物の下に第４の厚さを有する金属を各々含み得る。幾つかの例では、第４の厚さは第３の厚さよりも厚くてもよい。

【0107】

幾つかの例では、アクセス線の第１のセット及びアクセス線の第２のセットはタングステンを各々含み得、金属酸化物は酸化タングステンを含み得る。

【0108】

本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、（複数の）信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号が信号のバスを表し得ることは、当業者により理解されるであろう。

【0109】

用語“電子通信”、“導電的に接触”、“接続される”、及び“結合される”は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指し得る。コンポーネント間の信号の流れを何時でもサポートし得る何らかの導電経路がコンポーネント間にある場合、コンポーネントは、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）とみなされる。任意の所与の時間において、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）コンポーネント間の導電経路は、接続されるコンポーネントを含むデバイスの動作に基づいて開回路又は閉回路であり得る。接続されるコンポーネント間の導電経路は、コンポーネント間の直接の導電経路であり得、又は接続されるコンポーネント間の導電経路は、スイッチ、トランジスタ、若しくはその他のコンポーネント等の介在コンポーネントを含み得る間接的な導電経路であり得る。幾つかの場合、接続されるコンポーネント間の信号の流れは、例えば、スイッチ又はトランジスタ等の１つ以上の介在コンポーネントを使用して一時的に中断され得る。

【0110】

用語“結合する”は、信号が導電経路を介してコンポーネント間で通信することが現在可能ではないコンポーネント間の開回路の関係から、信号が導電経路を介してコンポーネント間で通信することが可能であるコンポーネント間の閉回路の関係へ移行する状態を指す。コントローラ等のコンポーネントが他のコンポーネントを相互に結合する場合、該コンポーネントは、信号の流れを以前は許さなかった導電経路を介して、他のコンポーネント間を信号が流れること可能にする変化を開始する。

【0111】

用語“絶縁される”は、信号がコンポーネント間を現在流れることが可能ではないコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路がある場合、相互に絶縁される。例えば、コンポーネント間に配置されたスイッチによって分離された２つのコンポーネントは、スイッチが開放されている場合に相互に絶縁される。コントローラが２つのコンポーネントを絶縁する場合、コントローラは、信号が流れることを以前は許していた導電経路を使用して信号がコンポーネント間を流れることを防止する変化に影響を与える。

【0112】

本明細書で使用する用語“層”は、幾何学的構造体の階層又はシートを指す。各層又はレベルは３つの次元（例えば、高さ、幅、及び深さ）を有し得、表面の少なくとも一部分を覆い得る。例えば、層又はレベルは、２つの次元が第３よりも大きい３次元構造体、例えば、薄膜であり得る。層又はレベルは、様々な素子、コンポーネント、及び／又は材料を含み得る。幾つかの場合、１つの層は２つ以上の副層を含み得る。

【0113】

本明細書で使用するとき、用語“実質的に”は、修飾される特徴（例えば、実質的にという用語により修飾される動詞又は形容詞）が絶対的である必要はないが、特徴の利点を実現するのに十分に近いことを意味する。

【0114】

本明細書で使用するとき、用語“電極”は、導電体を指し得、幾つかの場合、メモリセル又はメモリアレイの他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリアレイの素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。

【0115】

メモリアレイを含む本明細書で論じるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの例では、該基板は半導体ウェーハである。他の例では、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがこれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。

【0116】

本明細書で論じるスイッチングコンポーネント又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば、金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば、縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが信号）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。

【0117】

添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用する用語“例示的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明する技術の理解を提供するための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明する例の概念を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示されている。

【0118】

添付の図では、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じタイプの様々なコンポーネントは、参照ラベルに続いてダッシュと、同様のコンポーネントの間で区別する第２のラベルとを付すことにより区別され得る。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用可能である。

【0119】

本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。

【0120】

本明細書の開示と関連して説明する様々な説明ブロック及びモジュールは、本明細書に説明する機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらの任意の組み合わせを用いて実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。

【0121】

本明細書に説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして格納され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内にある。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、ハード配線、又はこれらの任意の組み合わせを使用して実装され得る。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所において実装されるように分散されることを含め、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用するとき、項目のリスト（例えば、“の内の少なくとも１つ”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用するとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”として説明する例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用するとき、句“基づいて”は、句“少なくとも部分的に基づいて“と同じ方法で解釈されるであろう。

【0122】

本明細書の説明は、当業者が開示を製作又は使用可能なように提供されている。開示への様々な修正は当業者に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書に説明した例及び設計に限定されず、本明細書に開示した原理及び新規の機構と一致する最も広い範囲に一致する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】